TWI490866B - 非揮發性記憶體裝置、其程式化方法以及包含該裝置與方法之記憶體系統 - Google Patents

非揮發性記憶體裝置、其程式化方法以及包含該裝置與方法之記憶體系統 Download PDF

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Description

非揮發性記憶體裝置、其程式化方法以及包含該裝置與方法之記憶體系統
本文中之揭露內容是關於半導體記憶體，且更特定而言是關於三維(3D)非揮發性記憶體裝置、其程式化方法以及包含所述裝置與方法之記憶體系統。
半導體記憶體裝置為使用諸如矽(Si)、鍺(Ge)、砷化鎵(GaAs)以及磷化銦(InP)之半導體材料實施之記憶體裝置。半導體記憶體裝置主要劃分成揮發性記憶體裝置以及非揮發性記憶體裝置。
揮發性記憶體裝置為在切斷電源時抹除所儲存資料之記憶體裝置。作為揮發性記憶體裝置，存在靜態隨機存取記憶體(Static Random Access Memory；SRAM)、動態隨機存取記憶體(Dynamic Random Access Memory；DRAM)以及同步動態隨機存取記憶體(Synchronous Dynamic Random Access Memory；SDRAM)。非揮發性記憶體裝置為甚至在切斷電源時仍留存所儲存資料之記憶體裝置。作為非揮發性記憶體裝置，存在唯讀記憶體(Read Only Memory；ROM)、可程式化唯讀記憶體(Programmable Read Only Memory；PROM)、可抹除可程式化唯讀記憶體(Erasable Programmable Read Only Memory；EPROM)、電性可抹除可程式化唯讀記憶體(Electrically Erasable Programmable Read Only Memory；EEPROM)、快閃記憶體裝置(flash memory device)、相變隨機存取記憶體 (Phase-change Random Access Memory；PRAM)、磁阻式隨機存取記憶體(Magnetoresistive Random Access Memory；MRAM)、電阻式隨機存取記憶體(Resistive Random Access Memory；RRAM)以及鐵電式隨機存取記憶體(Ferroelectric Random Access Memory；FRAM)。快閃記憶體裝置主要歸類成「反或」(NOR)型以及「反及」(NAND)型。
本揭露內容提供非揮發性記憶體裝置、其程式化方法以及包含所述裝置與方法之記憶體系統，所述裝置、方法以及記憶體系統改良了可靠性。
本發明概念之實施例提供一種非揮發性記憶體裝置之程式化方法，所述非揮發性記憶體裝置包含基板以及在橫跨所述基板之方向上堆疊之多個記憶胞，所述程式化方法包含：將第一電壓施加至選定位元線；將第二電壓施加至未選定位元線；將第三電壓施加至選定串(selected string)選擇線；將第四電壓施加至未選定串選擇線；以及將程式化操作電壓施加至多條字線，其中所述第一電壓至所述第三電壓為正電壓。
在一些實施例中，所述第一電壓可具有比所述第二電壓低之位準，所述第三電壓可具有比所述第四電壓低之位準，且所述第四電壓可具有比所述第一電壓低之位準。
在其他實施例中，所述第二電壓可為電源電壓。
在另外其他實施例中，所述選定位元線可對應於待程 式化之記憶胞。
在另外其他實施例中，所述未選定位元線可對應於禁止程式化之記憶胞。
在另外其他實施例中，所述多個記憶胞之群組可分別組構(configure)NAND串，且施加所述程式化操作電壓可包含將所述程式化操作電壓施加至共用所述選定位元線之多個NAND串以及共用所述未選定位元線之多個NAND串。
在另外實施例中，所述第三電壓可為電源電壓。
在另外其他實施例中，連接至安置於距所述基板相同高度處之記憶胞的所述多條字線中之部分線可共同連接著，且可將所述程式化操作電壓施加至經共同連接之所述部分線。
在另外其他實施例中，所述第四電壓可為正電壓。
在另外其他實施例中，所述第四電壓可具有比所述第三電壓低之位準。
在另外其他實施例中，所述第一電壓可具有比所述第二電壓低之位準。
在另外其他實施例中，所述第一電壓可具有與所述第四電壓之位準相同的位準。
在另外其他實施例中，所述程式化方法可更包含將所述第四電壓施加至所述未選定串選擇線，以及將接地電壓施加至所述未選定串選擇線。
在另外其他實施例中，所述接地電壓可施加至所述未 選定串選擇線，且所述程式化操作電壓可施加至所述字線。
在另外其他實施例中，所述第四電壓可具有與所述第三電壓之位準相同的位準。
在另外其他實施例中，所述程式化方法可更包含了在將所述第四電壓施加至所述未選定串選擇線時，將具有比所述第一電壓低之位準的第五電壓施加至所述選定位元線。
在另外其他實施例中，所述第五電壓可具有正位準。
在另外其他實施例中，所述第一正電壓可具有與所述第二正電壓之位準相同的位準。
在另外其他實施例中，所述第一正電壓可具有比所述第三正電壓之位準低的位準。
在另外其他實施例中，在施加所述程式化操作電壓時，一選定記憶胞之通道電壓可形成為正電壓。
在本發明概念之其他實施例中，一種非揮發性記憶體裝置包含：記憶胞陣列，所述記憶胞陣列包含基板以及在橫跨所述基板之方向上堆疊之多個記憶胞；以及讀取與寫入電路，所述讀取與寫入電路經由位元線而連接至所述記憶胞陣列，其中在程式化操作中，所述讀取與寫入電路將正電壓施加至對應於待程式化之記憶胞的位元線。
在一些實施例中，在所述程式化操作中，所述讀取與寫入電路可將第二正電壓施加至對應於禁止程式化之記憶胞的位元線。
在其他實施例中，所述正電壓可具有比所述第二正電 壓低之位準。
在另外其他實施例中，所述多個記憶胞之群組可分別組構NAND串，所述位元線可分別連接至所述NAND串中之至少兩個NAND串，且所述非揮發性記憶體裝置可更包含解碼器，所述解碼器在所述程式化操作中將程式化操作電壓傳送至連接至所述至少兩個NAND串之字線。
在另外其他實施例中，所述程式化操作電壓可包含傳送至選定字線之程式化電壓，以及傳送至未選定字線之導通(pass)電壓。
在另外其他實施例中，所述NAND串中之每一者可在橫跨所述基板之方向上擴展且連接至所述位元線中之對應位元線。
在另外實施例中，所述讀取與寫入電路可包含分別對應於所述位元線之多個頁面緩衝器，其中所述頁面緩衝器中之每一者可包含：鎖存器，所述鎖存器在程式化操作中接收並儲存著寫入資料；偏壓電路，所述偏壓電路在儲存於所述鎖存器中之所述寫入資料為程式化資料時將對應位元線設置於所述正電壓。
在另外其他實施例中，所述偏壓電路可包含第一電晶體以及第二電晶體，其中：所述第一電晶體之閘極節點可連接至所述鎖存器，所述第一電晶體之第一節點可接收參考電壓，所述第一電晶體之第二節點可連接至所述第二電晶體之閘極節點，所述第二電晶體之第一節點可接收電源電壓，且所述第二電晶體之第二節點可連接至所述對應位 元線。
在另外其他實施例中，所述偏壓電路可更包含連接在所述第二電晶體之所述第二節點與所述對應位元線之間的第三電晶體，其中所述第三電晶體可回應於程式化操作信號而電性連接所述第二電晶體之所述第二節點與所述對應位元線。
在另外其他實施例中，所述非揮發性記憶體裝置可更包含經由字線以及選擇線而連接至所述記憶胞陣列的解碼器，其中：在所述程式化操作中，所述讀取與寫入電路可將第一正電壓施加至選定位元線且將第二正電壓施加至未選定位元線，且在所述程式化操作中，所述解碼器可將第三正電壓施加至所述選擇線中之選定選擇線，將第四正電壓施加至未選定選擇線，且將程式化操作電壓施加至所述字線。
在另外其他實施例中，在所述程式化操作中所述解碼器可將所述第四正電壓施加至所述未選定選擇線，且將接地電壓施加至所述未選定選擇線。
在本發明概念之另外其他實施例中，一種記憶體系統包含：非揮發性記憶體裝置；以及控制器，所述控制器控制所述非揮發性記憶體裝置，其中所述非揮發性記憶體裝置包含：記憶胞陣列，所述記憶胞陣列包含基板以及在橫跨所述基板之方向上堆疊之多個記憶胞；以及讀取與寫入電路，所述讀取與寫入電路經由位元線而連接至所述記憶胞陣列，其中在程式化操作中，所述讀取與寫入電路將正 電壓施加至對應於待程式化之記憶胞的位元線。
在一些實施例中，所述控制器以及所述非揮發性記憶體裝置可組構半導體磁碟機(固態磁碟機(SSD))。
在其他實施例中，所述控制器以及所述非揮發性記憶體裝置可組構記憶卡。
包含隨附圖式以提供本發明概念之進一步理解，且隨附圖式併入於本說明書中且構成本說明書之部分。所述圖式說明本發明概念之例示性實施例，且所述圖式與【實施方式】一起用來解釋本發明概念之原理。
將參看隨附圖式在下文更詳細地描述本發明概念之例示性實施例。然而，本發明概念可以不同形式來體現，且不應被解釋為限於本文中所闡述之實施例。實情為，提供此等實施例以使得本揭露內容將透徹且完整，且將向熟習此項技術者充分地傳達本發明概念之範疇。相同參考數字在全文中代表相同的元件。相似的參考數字在全文中代表相似的元件。
圖1為說明根據本發明概念之實施例之非揮發性記憶體裝置100的方塊圖。
參看圖1，根據本發明概念之實施例之非揮發性記憶體裝置100包含記憶胞陣列110、位址解碼器120、讀取與寫入電路130、資料輸入/輸出(I/O)電路140，以及控制邏輯150。
記憶胞陣列110經由字線WL而連接至位址解碼器 120，且經由位元線BL而連接至讀取與寫入電路140。記憶胞陣列110包含多個記憶胞。舉例而言，記憶胞陣列110是由可在每一記憶胞中儲存一個或多個位元之多個記憶胞來組構。
位址解碼器120經由字線WL連接至記憶胞陣列110。位址解碼器120根據控制邏輯150之控制來操作。位址解碼器120接收來自外部之位址ADDR。
位址解碼器120解碼所接收的位址ADDR之列位址來選擇對應於所述字線WL之字線。又，位址解碼器120解碼所接收的位址ADDR之行位址且將經解碼的行位址傳送至讀取與寫入電路130。舉例而言，位址解碼器120包含諸如列解碼器、行解碼器以及位址緩衝器之元件。
讀取與寫入電路130經由位元線BL而連接至記憶胞陣列110，且經由資料線DL而連接至資料輸入/輸出電路140。讀取與寫入電路130接收來自位址解碼器120之經解碼的行位址。讀取與寫入電路130使用經解碼的行位址來選擇位元線BL。
舉例而言，讀取與寫入電路130接收來自資料輸入/輸出電路140之資料，且將所接收資料寫入於記憶胞陣列110中。讀取與寫入電路130讀取來自記憶胞陣列110之資料，且將所讀取資料輸出至資料輸入/輸出電路140。讀取與寫入電路130讀取來自記憶胞陣列110之第一儲存區之資料，且將所讀取資料寫入於記憶胞陣列110之第二儲存區中。舉例而言，讀取與寫入電路130執行複製回存 (copy-back)操作。
舉例而言，讀取與寫入電路130包含諸如頁面緩衝器(或頁面暫存器)以及行選擇電路之元件。作為另一實例，讀取與寫入電路130包含諸如感測放大器、寫入驅動器以及行選擇電路之元件。
資料輸入/輸出電路140經由資料線DL而連接至讀取與寫入電路130。資料輸入/輸出電路140根據控制邏輯150之控制來操作。資料輸入/輸出電路140與外部交換資料DATA。資料輸入/輸出電路140經由資料線DL將自外部接收之資料DATA傳送至讀取與寫入電路130。資料輸入/輸出電路140將經由資料線DL自讀取與寫入電路130傳送之資料DATA傳送至外部。舉例而言，資料輸入/輸出電路140包含諸如資料緩衝器之元件。
控制邏輯150連接至位址解碼器120、讀取與寫入電路130以及資料輸入/輸出電路140。控制邏輯150控制非揮發性記憶體裝置100(例如，快閃記憶體裝置)之整體操作。控制邏輯150回應於來自外部之控制信號CTRL而操作。
圖2為說明圖1之記憶胞陣列110的方塊圖。
參看圖2，記憶胞陣列110包含多個記憶體區塊BLK1至BLKz。每一記憶體區塊BLK具有三維(3D)結構(或垂直結構)。每一記憶體區塊BLK包含了在第一方向至第三方向上擴展之結構。舉例而言，每一記憶體區塊BLK包含了在第二方向上擴展之多個NAND串NS。舉例而言， 在第一方向至第三方向上提供所述多個NAND串NS。
每一NAND串NS連接至位元線BL、串選擇線SSL、接地選擇線GSL、字線WL，以及共同源極線CSL。亦即，每一記憶體區塊連接至多條位元線BL、多條串選擇線SSL、多條接地選擇線GSL、多條字線WL，以及共同源極線CSL。將在下文參看圖3更詳細地描述記憶體區塊BLK1至BLKh。
圖3為說明根據本發明概念之實施例的圖2中之記憶體區塊BLK1至BLKh中之記憶體區塊BLKi的透視圖。圖4為沿著圖3之線I-I'截取之橫截面圖。
參看圖3以及圖4，記憶體區塊BLKi包含了在第一方向至第三方向上擴展之結構。
首先，提供一基板111。例示性地，基板111可為具有第一類型之井(well)。舉例而言，基板111可為藉由注入諸如硼(B)之V族元素而形成之p井。作為實例，基板111可為提供至n井之凹穴p井。下文中，假設基板111為p井。然而，基板111不限於此。
在第一方向上擴展之多個摻雜區311至314被提供至基板111上。舉例而言，多個摻雜區311至314具有與基板111之類型不同之第二類型。舉例而言，摻雜區311至314可具有n型。下文中，假設第一摻雜區311至第四摻雜區314具有n型。然而，第一摻雜區311至第四摻雜區314不限於此。
在基板111上的第一摻雜區311與第二摻雜區312之 間的區中，在第二方向上順序地提供在第一方向上擴展之多種絕緣材料112。舉例而言，所述多種絕緣材料112在第二方向上分離一預定距離且提供所述多種絕緣材料112。舉例而言，絕緣材料112可在第二方向上分離一預定距離且提供所述絕緣材料112。例示性地，絕緣材料112可包含諸如氧化矽之類的絕緣材料。
在基板111上的第一摻雜區311與第二摻雜區312之間的區中，提供在第一方向上順序地安置且在第二方向上穿過絕緣材料112之多個柱113。例示性地，所述柱113中之每一者經由絕緣材料112而與基板111接觸。
例示性地，每一柱113可由多種材料形成。舉例而言，每一柱113之表面層114可包含具有第一類型之矽材料。舉例而言，每一柱113之表面層114可包含具有與基板111之類型相同之類型的矽材料。下文中，假設每一柱113之表面層114包含p型矽。然而，每一柱113之表面層114不限於此。
每一柱113之內層115由絕緣材料形成。舉例而言，每一柱113之內層115可包含諸如氧化矽之絕緣材料。作為實例，每一柱113之內層115可包含氣隙。
在第一摻雜區311與第二摻雜區312之間的區中，沿著基板111、絕緣材料112以及柱113之暴露表面提供絕緣層116。舉例而言，可將提供至在第二方向上提供之最後一個絕緣材料112之第二方向的暴露表面的絕緣層116移除。
舉例而言，絕緣層116之厚度可小於絕緣材料112之間的距離之一半。亦即，在提供至絕緣材料112中之第一絕緣材料之下表面的絕緣層116、與提供至在第一絕緣材料之下部部分中之第二絕緣材料之上表面的絕緣層116、之間設有一種除了絕緣材料112以及絕緣層116之外的任何材料都可安置之區。
在第一摻雜區311與第二摻雜區312之間的區中，將導電材料211至291提供至絕緣層116之暴露表面上。舉例而言，將在第一方向上擴展之導電材料211設在鄰近於基板111之絕緣材料112與基板111之間。更具體地，將在第一方向上擴展之導電材料211設在鄰近於基板111之絕緣材料112之下表面的絕緣層116與基板111之間。
將在第一方向上擴展之第一導電材料設在絕緣材料112中之特定絕緣材料之上表面的絕緣層116與安置在所述特定絕緣材料之下部部分處的絕緣材料之下表面的絕緣層116之間。例示性地，將在第一方向上擴展之第一導電材料221至281設在所述絕緣材料112之間。例示性地，第一導電材料211至291可為金屬材料。例示性地，第一導電材料211至291可為諸如多晶矽之導電材料。
將與第一摻雜區311以及第二摻雜區312上之結構相同的結構設在第二摻雜區312與第三摻雜區313之間。在第二摻雜區312與第三摻雜區313之間，例示性地提供了在第一方向上擴展之絕緣材料112、在第一方向上順序地安置且在第三方向上穿過絕緣材料112之柱113、提供至 絕緣材料112以及柱113之暴露表面之絕緣層116，以及在第一方向上擴展之第一導電材料212至292。
將與第一摻雜區311以及第二摻雜區312上之結構相同的結構設在第三摻雜區313與第四摻雜區314之間。在第三摻雜區313與第四摻雜區314之間，例示性地提供了在第一方向上擴展之絕緣材料112、在第一方向上順序地安置且在第三方向上穿過絕緣材料112之柱113、提供至絕緣材料112以及柱113之暴露表面之絕緣層116，以及在第一方向上擴展之第一導電材料213至293。
下文中，界定第一導電材料211至291、212至292以及213至293之高度。界定第一導電材料211至291、212至292以及213至293以順序地具有距基板111之第一高度至第九高度。亦即，鄰近於基板111之第一導電材料211至213具有第一高度。鄰近於第二導電材料331至333之第一導電材料291至293具有第九高度。隨著第一導電材料與基板111之間的距離增加，第一導電材料之高度增加。
將汲極320分別提供至柱113上。例示性地，汲極320可為以第二類型來摻雜之矽材料。舉例而言，汲極320可為以n型來摻雜之矽材料。下文中，假設汲極320包含n型矽。然而，汲極320不限於此。例示性地，所述汲極320中之每一者之寬度可大於對應柱113之寬度。舉例而言，每一汲極320可以小塊形狀提供至對應柱113之上表面。
將在第三方向上擴展之第二導電材料331至333提供 至汲極320上。在第一方向上順序地安置第二導電材料331至333。第二導電材料331至333分別連接至對應區之汲極320。例示性地，汲極320與在第三方向上擴展之導電材料可經由一接觸插塞而連接。例示性地，第二導電材料331至333可為金屬材料。例示性地，第二導電材料331至333可為諸如多晶矽之導電材料。
在圖3以及圖4中，每一柱113連同鄰近於絕緣層116之區以及導電線211至291、212至292以及213至293中之鄰近區一起形成串。舉例而言，每一柱113連同鄰近於絕緣層116之區以及導電線211至291、212至292以及213至293中之鄰近區一起形成NAND串NS。所述NAND串NS包含多個電晶體結構TS。將在下文參看圖5更詳細地描述電晶體結構TS。
圖5為說明圖4之電晶體結構TS的橫截面圖。
參看圖3至圖5，絕緣層116包含第一子(sub)絕緣層117至第三子絕緣層119。柱113之包含p型矽之表面層充當本體(body)。鄰近於柱113之第一子絕緣層117充當穿隧(tunneling)絕緣層。舉例而言，鄰近於柱113之第一子絕緣層117可包含熱氧化物層。
第二子絕緣層118充當電荷儲存層。舉例而言，第二子絕緣層118充當電荷捕集(trapping)層。舉例而言，第二子絕緣層118可包含氮化物層或金屬氧化物層(例如，氧化鋁層或氧化鉿層)。
鄰近於第一導電材料233之第三子絕緣層119充當阻 塞絕緣層。例示性地，鄰近於第一方向上擴展之導電材料233的第三子絕緣層119可形成為單一層或多層。第三子絕緣層119可為具有比第一子絕緣層117以及第二子絕緣層118高之介電常數的高介電層(例如，氧化鋁層或氧化鉿層)。
第一導電材料233充當閘極(或控制閘極)。亦即，充當閘極(或控制閘極)之第一導電材料233、充當阻塞絕緣層之第三子絕緣層119、充當電荷儲存層之第二子絕緣層118，以及充當穿隧絕緣層之第一子絕緣層117，以及包含p型矽且充當本體之表面層114形成電晶體(或記憶胞電晶體結構)。例示性地，第一子絕緣層117至第三子絕緣層119可形成氧化物-氮化物-氧化物(ONO)。在下文中，柱113之包含p型矽之表面層114被稱為第二方向本體。
記憶體區塊BLKi包含多個柱113。亦即，記憶體區塊BLKi包含多個NAND串NS。更詳細地，記憶體區塊BLKi包含了在第二方向(或垂直於基板之方向)上擴展之多個NAND串NS。每一NAND串NS包含了在第二方向上安置之多個電晶體結構TS。每一NAND串NS之電晶體結構TS中之至少一者充當串選擇電晶體SST。每一NAND串NS之電晶體結構TS中之至少一者充當接地選擇電晶體GST。
閘極(或控制閘極)對應於第一方向上擴展之第一導電材料211至291、212至292以及213至293。亦即，閘 極(或控制閘極)在第一方向上擴展且形成字線以及至少兩條選擇線(例如，至少一條串選擇線SSL以及至少一條接地選擇線GSL)。在第三方向上擴展之第二導電材料331至333連接至每一NAND串NS之一個末端。例示性地，在第三方向上擴展之第二導電材料331至333充當位元線BL。亦即，在一個記憶體區塊BLKi中，多個NAND串(strings)連接至一條位元線BL。
在第一方向上擴展之第二型摻雜區311至314被提供至每一NAND串之另一末端。在第一方向上擴展之第二型摻雜區311至314充當共同源極線CSL。
為概括上文所描述，記憶體區塊BLKi包含了在垂直於基板111之方向(亦即，第二方向)上擴展之多個NAND串，且充當NAND快閃記憶體區塊(例如，電荷捕集型)，其中所述多個NAND串NS連接至一條位元線BL。
在圖3至圖5中，已在上文描述了第一導電線211至291、212至292以及213至293被提供至九個層。然而，第一導電線211至291、212至292以及213至293不限於此。舉例而言，第一導電線可被提供至形成記憶胞之至少八個層以及形成選擇電晶體之至少兩個層。第一導電線可被提供至形成記憶胞之至少十六個層以及形成選擇電晶體之至少兩個層。又，第一導電線可被提供至形成記憶胞之多個層以及形成選擇電晶體之至少兩個層。舉例而言，第一導電線可被提供至形成虛設記憶胞之層。
在圖3至圖5中，已在上文描述了三個NAND串NS 連接至一條位元線BL，但本發明概念之實施例不限於此。例示性地，在記憶體區塊BLKi中，m個NAND串NS可連接至一條位元線BL。在此狀況下，亦可與連接至一條位元線BL之NAND串NS之數目成比例地控制在第一方向上擴展之導電材料211至291、212至292以及213至293之數目以及充當共同源極線CSL之摻雜區311至314之數目。
在圖3至圖5中，已在上文描述了三個NAND串NS連接至在第一方向上擴展之一種第一導電材料，但本發明概念之實施例不限於此。舉例而言，n個NAND串NS可連接至一種第一導電材料。在此情況下，可與連接至一種第一導電材料的NAND串NS之數目成比例地控制位元線331至333之數目。
舉例而言，愈靠近基板111，柱113之基於第一方向以及第三方向之橫截面面積可減小。舉例而言，柱113之基於第一方向以及第三方向之橫截面面積可由於製程之特性或誤差而變化。
例示性地，藉由將諸如矽材料之材料以及絕緣材料提供至藉由蝕刻形成之孔來形成柱113。隨著蝕刻深度增加，藉由蝕刻形成之孔之基於第一方向以及第三方向之橫截面面積可減小。亦即，愈靠近基板111，柱113之基於第一方向以及第三方向之橫截面面積可減小。
圖6為說明已在上文參看圖3至圖5描述之記憶體區塊BLKi之等效電路的電路圖。
參看圖3至圖5，NAND串NS11至NS31設在第一位元線BL1與共同源極線CSL之間。NAND串NS11、NS22以及NS32設在第二位元線BL2與共同源極線CSL之間。NAND串NS13、NS23以及NS33設在第三位元線BL3與共同源極線CSL之間。第一位元線BL1至第三位元線BL3對應於在第三方向上擴展之第二導電材料331至333。
每一NAND串NS之串選擇電晶體SST連接至對應的位元線BL。每一NAND串NS之接地選擇電晶體GST連接至共同源極線CSL。記憶胞MC設在每一NAND串NS之串選擇電晶體SST與共同源極線CSL之間。
在下文中，基於列及行來界定NAND串NS。共同連接至一條位元線之NAND串NS形成一個行。舉例而言，連接至第一位元線BL1之NAND串NS11至NS31可對應於第一行。連接至第二位元線BL2之NAND串NS12至NS32可對應於第二行。連接至第三位元線BL3之NAND串NS13至NS33可對應於第三行。連接至一條串選擇線SSL之NAND串形成一個列。舉例而言，連接至第一串選擇線SSL1之NAND串NS11至NS13可形成第一列。連接至第二串選擇線SSL2之NAND串NS21至NS23可形成第二列。連接至第三串選擇線SSL3之NAND串NS31至NS33可形成第三列。
在每一NAND串NS中，界定一種高度。例示性地，在每一NAND串NS中，將接地選擇電晶體GST之高度界定為1。將鄰近於接地選擇電晶體GST之記憶胞MC1之 高度界定為2。將串選擇電晶體SST之高度界定為9。將鄰近於串選擇電晶體SST之記憶胞MC7之高度界定為8。隨著記憶胞MC與接地選擇電晶體GST之間的距離增加，記憶胞MC之高度增加。亦即，將第一記憶胞MC1至第七記憶胞MC7界定為分別具有第二高度至第八高度。
同一列中之NAND串NS共用接地選擇線GSL。不同列中之NAND串NS共用接地選擇線GSL。具有第一高度之第一導電線211至213相連接且藉此形成接地選擇線GSL。
同一列中之NAND串NS中的具有相同高度之記憶胞MC共用字線WL。具有相同高度且對應於不同列之NAND串NS之字線WL共同連接著。亦即，具有相同高度之記憶胞共用字線WL。
具有第二高度之第一導電線221至223共同連接著且藉此形成第一字線WL1。具有第三高度之第一導電線231至233共同連接著且藉此形成第二字線WL2。具有第四高度之第一導電線241至243共同連接著且藉此形成第三字線WL3。具有第五高度之第一導電線251至253共同連接著且藉此形成第四字線WL4。具有第六高度之第一導電線261至263共同連接著且藉此形成第五字線WL5。具有第七高度之第一導電線271至273共同連接著且藉此形成第六字線WL6。具有第八高度之第一導電線281至283共同連接著且藉此形成第七字線WL7。
同一列中之NAND串NS共用串選擇線SSL。不同列 中之NAND串NS分別連接至串選擇線SSL1至SSL3。第一串選擇線SSL1至第三串選擇線SSL3分別對應於具有第九高度之第一導電線291至293。
下文中，將第一串選擇電晶體SST1界定為連接至第一串選擇線SSL1之串選擇電晶體SST。將第二串選擇電晶體SST2界定為連接至第二串選擇線SSL2之串選擇電晶體SST。將第三串選擇電晶體SST3界定為連接至第三串選擇線SSL3之串選擇電晶體SST。
共同源極線CSL連接至共同的NAND串NS。舉例而言，在基板111上之作用區(active region)中，第一摻雜區311至第四摻雜區314可相連接且藉此形成共同源極線CSL。
如圖6中所說明，具有相同深度之字線WL共同連接著。因而，當選擇特定字線WL時，選擇連接至所述特定字線WL之所有NAND串NS。不同列中之NAND串NS連接至不同的串選擇線SSL。因此，藉由選擇以及不選擇串選擇線SSL1至SSL3，連接至同一字線WL之NAND串NS中的未選定列之NAND串NS可與對應的位元線分離，且未選定列之NAND串可連接至對應的位元線。
亦即，藉由選擇以及不選擇串選擇線SSL1至SSL3，可選擇NAND串NS之列。此外，藉由選擇位元線BL1至BL3，可以行為單位來選擇一選定列之NAND串NS。
例示性地，可在程式化與讀取操作中選擇串選擇線SSL1以及SSL2中之一者。亦即，在NAND串NS11至 NS13、NS21至NS23以及NS31至NS33之列單元中執行程式化與讀取操作。
例示性地，在程式化與讀取操作中，可將選擇電壓施加至選定列之選定字線且可將非選擇電壓施加至未選定字線。舉例而言，選擇電壓可為程式化電壓pgm或讀取電壓Vr。作為實例，非選擇電壓可為導通電壓Vpass或非選擇讀取電壓Vread。亦即，可在NAND串NS11至NS13、NS21至NS23以及NS31至NS33之選定列之字線單元中執行程式化與讀取操作。
例示性地，可將第一電壓施加至對應於待程式化之記憶胞之位元線。此外，可將第二電壓施加至對應於待禁止程式化之記憶胞之位元線。下文中，對應於待程式化之記憶胞之位元線被稱作選定位元線。將對應於待禁止程式化之記憶胞之位元線稱作未選定位元線。
下文中，假設在程式化操作中選擇NAND串NS11至NS13、NS21至NS23以及NS31至NS33之第一列。此外，假設選擇第二位元線BL2。又，假設選擇第一位元線BL1至第三位元線BL3。
圖7以及圖8為展示根據本發明概念之實施例的圖6之記憶體區塊之程式化電壓條件的表格。例示性地，在圖7中列出第一列之NAND串NS11至NS13之電壓條件。在圖8中列出第二列之NAND串NS21至NS23之電壓條件。舉例而言，第三列之NAND串NS31至NS33之電壓條件與第二列之NAND串NS21至NS23之電壓條件相 同。因此，將省略第三列之NAND串NS31至NS33之電壓條件。
參看圖6以及圖7，將接地電壓Vss施加至選定位元線BL2，且將電源電壓Vcc施加至未選定位元線BL1以及BL3。
將串選擇線電壓VSSL施加至選定列之串選擇線SSL1。舉例而言，串選擇線電壓VSSL可具有比NAND串NS11至NS13之串選擇電晶體SST之臨限電壓高之位準。
將程式化電壓Vpgm以及導通電壓Vpass施加至字線WL1至WL7。舉例而言，將導通電壓Vpass施加至選定字線且其後施加程式化電壓Vpgm。將導通電壓Vpass施加至未選定字線。作為實例，程式化電壓Vpgm以及導通電壓Vpass用來組構施加至字線WL1至WL7之程式化操作電壓。
將接地電壓Vss施加至接地選擇線GSL。由於將接地電壓Vss施加至接地選擇線GSL，故NAND串NS11至NS13之記憶胞MC1至MC7自共同源極線CSL電性地斷開。
當將導通電壓Vpass施加至字線WL1至WL7時，在NAND串NS11至NS13之記憶胞MC1至MC7中形成通道。NAND串NS11至NS13之串選擇電晶體SST接通，且因此根據在位元線BL1至BL3中設置之電壓來設置NAND串NS11至NS13之記憶胞MC1至MC7之通道。舉例而言，可將接地電壓Vss施加至NAND串NS12之記 憶胞MC1至MC7之通道。可將電源電壓Vcc分別提供至NAND串NS11以及NS13之記憶胞MC1至MC7之通道。作為實例，可將NAND串NS11以及NS13之記憶胞MC1至MC7之通道電壓設置為比電源電壓Vcc低了串選擇電晶體SST之臨限電壓Vth的電壓。
下文中，連接至選定位元線(例如，BL2)的選定列之NAND串(例如，NS12)之記憶胞MC1至MC7的通道被稱為選定通道。連接至未選定位元線(例如，BL1以及BL3)的選定列之NAND串(例如，NS11以及NS13)之記憶胞MC1至MC7的通道被稱為第一未選定通道。
例示性地，在程式化操作中，可將導通電壓Vpass施加至字線WL1至WL7。導通電壓Vpass可為高電壓。當將導通電壓Vpass施加至字線WL1至WL7時，一選定通道之電壓維持為接地電壓。
當將導通電壓Vpass施加至字線WL1至WL7時，第一未選定通道之電壓藉由歸因於導通電壓Vpass之耦合而增加。舉例而言，第一未選定通道之電壓從自未選定位元線BL1以及BL3傳送而來之電壓開始增加。當第一未選定通道之電壓達到特定位準(例如，串選擇線電壓VSSL與串選擇電晶體SST之臨限電壓之間的差)時，對應於第一未選定通道之串選擇電晶體SST關斷。亦即，第一未選定通道浮動。隨後，第一未選定通道之電壓藉由歸因於導通電壓Vpass之耦合而更加增加。
將導通電壓Vpass施加至字線WL1至WL7，且其後 將程式化電壓Vpgm施加至一選定字線。例示性地，程式化電壓Vpgm可為高電壓。程式化電壓Vpgm可具有比導通電壓Vpass高之位準。
當將程式化電壓Vpgm施加至一選定字線時，一選定通道之電壓維持著接地電壓Vss。亦即，將程式化電壓Vpgm施加至一選定記憶胞之控制閘極，且將接地電壓Vss施加至該選定記憶胞之通道。歸因於程式化電壓Vpgm與接地電壓Vss之間的電壓差，在該選定記憶胞中發生傅勒-諾德翰(Fowler-Nordheim；F-N)穿隧效應。歸因於F-N穿隧效應而程式化該選定記憶胞。
當將程式化電壓Vpgm施加至選定字線時，第一未選定通道之電壓藉由歸因於程式化電壓Vpgm之耦合而增加。舉例而言，第一未選定通道之電壓可達到第一升壓電壓Vboost1。程式化電壓Vpgm與第一升壓電壓Vboost1之間的差不引起F-N穿隧效應。亦即，在選定列中，對應於未選定位元線BL1以及BL3之記憶胞被禁止程式化。
參看圖6至圖8，一未選定列之NAND串NS21至NS23以及一選定列之NAND串NS11至NS13共用位元線BL1至BL3。因此，提供至未選定列之NAND串NS21至NS23之位元線電壓與提供至選定列之NAND串NS11至NS13之位元線電壓相同。
將接地電壓Vss施加至選定列之串選擇線SSL2。未選定列之NAND串NS21至NS23以及選定列之NAND串NS11至NS13共用字線WL1至WL7。因此，未選定列之 字線WL1至WL7之電壓與選定列之字線WL1至WL7之電壓相同。
未選定列之NAND串NS21至NS23以及選定列之NAND串NS11至NS13共用接地選擇線GSL。因此，未選定列之接地選擇線GSL之電壓與選定列之接地選擇線GSL之電壓相同。
由於將接地電壓Vss施加至未選定列之串選擇線SSL，故未選定列之NAND串NS21至NS23自位元線BL1至BL3電性地斷開。將接地電壓Vss施加至未選定列之接地選擇線GSL，且因此未選定列之NAND串NS21至NS23自共同源極線CSL電性地斷開。亦即，未選定列之NAND串NS21至NS23之記憶胞MC1至MC7浮動。
在程式化操作中，將導通電壓Vpass施加至字線WL1至WL7。當將導通電壓Vpass施加至字線WL1至WL7時，在未選定列之NAND串NS21至NS23中分別形成通道(在下文中被稱為第二未選定通道)。未選定列之NAND串NS21至NS23之記憶胞MC1至MC7已浮動，且因此第二未選定通道亦處於浮動狀態。因而，第二未選定通道之電壓藉由歸因於導通電壓Vpass之耦合而增加。
施加該導通電壓Vpass，且其後將程式化電壓Vpgm施加至選定字線。第二未選定通道之電壓藉由歸因於導通電壓Vpass之耦合而增加。舉例而言，第二未選定通道之電壓增加至第二升壓電壓Vboost2。程式化電壓Vpgm與第二升壓電壓Vboost2之間的差不引起F-N穿隧效應。因 而，禁止未選定列之NAND串NS21至NS23中之程式化。
程式化電壓Vpgm以及導通電壓Vpass為高電壓。因此，藉由歸因於程式化電壓Vpgm以及導通電壓Vpass之耦合而產生的第二升壓電壓Vboost2為高電壓。在未選定列之NAND串NS21至NS23中，在串選擇電晶體SST之兩個末端中形成由第二升壓電壓Vboost2造成之電場。
隨著在每一NAND串之串選擇電晶體SST之兩個末端中形成的電場之大小增加，自NAND串之通道經由串選擇電晶體SST而發生於位元線之漏電的機率增加。當自NAND串之通道經由串選擇電晶體SST而於位元線發生漏電時，NAND串之通道電壓減小。當NAND串之通道電壓減小時，禁止程式化之NAND串之記憶胞可被軟程式化。亦即，當在每一NAND串之串選擇電晶體SST之兩個末端中形成的電場之大小增加時，程式化干擾之可能性增加。
例示性地，將電源電壓Vcc施加至第一位元線BL1。連接至第一位元線BL1之NAND串NS21之通道電壓為第二升壓電壓Vboost2。因此，在NAND串NS21之串選擇電晶體SST之兩個末端中形成對應於第二升壓電壓Vboost2與電源電壓Vcc之間的差的電場。同樣地，在NAND串NS23之串選擇電晶體SST之兩個末端中形成對應於第二升壓電壓Vboost2與電源電壓Vcc之間的差的電場。
將接地電壓Vss施加至第二位元線BL2。連接至第二位元線BL2之NAND串NS22之通道電壓為第二升壓電壓 Vboost2。因此，在NAND串NS22之串選擇電晶體SST之兩個末端中形成對應於第二升壓電壓Vboost2與接地電壓Vss之間的差的電場。下文中，在每一NAND串之串選擇電晶體SST之兩個末端中形成的電場被稱為串電場。
亦即，連接至一選定位元線(例如，BL2)的未選定列之NAND串(例如，NS22)之串電場比連接至未選定位元線(例如，BL1或BL3)的未選定列之NAND串(例如，NS21或NS23)之串電場大。因此，可在連接至選定位元線BL2的未選定列之NAND串NS22中發生的程式化干擾的機率比可在連接至未選定位元線BL1或BL3的未選定列之NAND串NS21或NS23中發生的程式化干擾的機率高。
為防止此等限制，根據本發明概念之實施例之非揮發性記憶體裝置將第一正電壓施加至選定位元線且將第二正電壓施加至未選定位元線。
圖9為說明圖1之非揮發性記憶體裝置100之程式化方法的流程圖。
參看圖1以及圖9，在操作S110中將第一正電壓施加至一選定位元線。舉例而言，可將第一位元線電壓VBL1施加至所述選定位元線。作為實例，第一位元線電壓VBL1可具有比電源電壓Vcc低之位準。舉例而言，讀取與寫入電路130可設置多條選定位元線中之第一位元線電壓VBL1。
在操作S120中將第二正電壓施加至一未選定位元 線。舉例而言，可將第二位元線電壓VBL2施加至所述未選定位元線。作為實例，第二位元線電壓VBL2可為電源電壓Vcc。舉例而言，讀取與寫入電路130可設置多條選定位元線中之第二位元線電壓VBL2。
在操作S130中將程式化操作電壓施加至字線。舉例而言，將程式化電壓Vpgm施加至一選定字線，且將導通電壓Vpass施加至未選定字線。作為實例，位址解碼器120可將程式化操作電壓傳送至字線。
在本發明概念之上述實施例中，已在上文描述了將第一正電壓施加至選定位元線之操作S110是與將第二正電壓施加至未選定位元線之操作S120不同。然而，可同時執行或可順序地執行將第一正電壓施加至選定位元線之操作與將第二正電壓施加至未選定位元線之操作。當順序地執行將第一正電壓施加至選定位元線之操作與將第二正電壓施加至未選定位元線之操作時，執行所述操作之次序不受限制。
圖10為展示基於圖9之程式化方法之電壓偏移的時序圖。
參看圖9以及圖10，在第一時間t1至第二時間t2中執行位元線設置。舉例而言，可類似於操作S110以及操作S120來執行位元線設置。作為實例，可將第一位元線電壓VBL1施加至位元線BL之選定位元線，且可將第二位元線電壓VBL2施加至位元線BL之未選定位元線。
例示性地，第一位元線電壓VBL1可具有比電源電壓 Vcc低之位準。舉例而言，第一位元線電壓VBL1可具有在約0.1伏特至0.5伏特之範圍內之位準。作為實例，第一位元線電壓VBL1可為約0.3伏特。舉例而言，第二位元線電壓VBL2可為電源電壓Vcc。
對於第二時間t2至第三時間t3而言，執行通道升壓。舉例而言，將串選擇線電壓VSSL施加至對應於選定列之NAND串之串選擇線SSL。串選擇線電壓VSSL可具有比串選擇電晶體SST之臨限電壓高之位準。舉例而言，串選擇線電壓VSSL可為電源電壓Vcc。亦即，選定列之NAND串電性連接至位元線BL。
將接地電壓Vss施加至對應於未選定列之NAND串之串選擇線SSL。亦即，未選定列之NAND串自位元線BL電性地斷開。
將導通電壓Vpass施加至選定字線以及未選定字線。亦即，在NAND串之記憶胞中分別形成通道。
針對第三時間t3，執行程式化。舉例而言，將程式化電壓Vpgm施加至一選定字線。
在位元線設置區段、通道升壓區段以及程式化區段中，將接地電壓Vss施加至接地選擇線GSL。亦即，NAND串自共同源極線CSL電性地斷開。例示性地，為防止歸因於NAND串NS之經升壓的通道電壓與共同源極線CSL之電壓之間的電壓差的漏電，可將正電壓施加至共同源極線CSL。
在圖10中，已在上文描述了在第二時間t2時施加串 選擇線電壓VSSL以及導通電壓Vpass。然而，串選擇線電壓VSSL以及導通電壓Vpass不限於在第二時間t2時施加。舉例而言，將串選擇線電壓VSSL施加至對應於選定列之NAND串之串選擇線SSL，且其後可將導通電壓Vpass施加至一選定字線以及未選定字線。
圖11以及圖12為展示基於圖10之電壓偏移之程式化電壓條件的表格。例示性地，如上文參看圖7所描述，在圖11中列出選定列之NAND串NS11至NS13之電壓條件。此外，如上文參看圖8所描述，在圖12中列出未選定列之NAND串NS21至NS23之電壓條件。
參看圖10以及圖11，將第一位元線電壓VBL1施加至選定位元線BL2，且將第二位元線電壓VBL2施加至未選定位元線BL1以及BL3。將串選擇線電壓VSSL施加至第一串選擇線SSL1。將導通電壓Vpass以及程式化電壓Vpgm施加至字線WL。將接地電壓Vss施加至接地選擇線GSL。
如上文參看圖7所描述，將對應於未選定位元線BL1以及BL3之NAND串NS11以及NS13之通道升壓至第一升壓電壓Vboost1。因此，對應於未選定位元線BL1以及BL3之NAND串NS11以及NS13被禁止程式化。
對應於選定位元線BL2之NAND串NS12之通道電壓為第一位元線電壓VBL1。第一位元線電壓VBL1具有比電源電壓Vcc低之位準。因此，藉由程式化電壓Vpgm與第一位元線電壓VBL1之間的電壓差在對應於選定位元線 BL2之NAND串NS12中執行程式化。
參看圖10至圖12，將第一位元線電壓VBL1施加至選定位元線BL2，且將第二位元線電壓VBL2施加至未選定位元線BL1以及BL3。將接地電壓Vss施加至第二串選擇線SSL2。將導通電壓Vpass以及程式化電壓Vpgm施加至字線WL。將接地電壓Vss施加至接地選擇線GSL。
如上文參看圖8所描述，將未選定列之NAND串NS21至NS23之通道電壓升壓至第二升壓電壓Vboost2。已將第一位元線電壓VBL1施加至選定位元線BL2。因此，基於第二升壓電壓Vboost2與第一位元線電壓VBL1之間的差形成連接至選定位元線BL2的未選定列之NAND串NS22之串電場。比較已在上文參看圖7以及圖8描述之電壓條件，連接至選定位元線BL2的未選定列之NAND串NS22之串電場得以減小。因而，程式化的干擾得以防止且非揮發性記憶體裝置100之可靠性得以改良。
圖13為說明根據本發明概念之另一實施例的圖1之非揮發性記憶體裝置100之程式化方法的流程圖。
參看圖1至圖13，在操作S210中設置位元線。舉例而言，如上文參看圖9至圖12所描述，可將第一正電壓(亦即，第一位元線電壓VBL1)施加至選定位元線。可將第二正電壓(亦即，第二位元線電壓VBL2)施加至未選定位元線。在操作S220中設置通道。舉例而言，可將待程式化之NAND串之通道以及待禁止程式化之NAND串之通道設置成比接地電壓Vss高之正電壓。
在操作S230中將程式化操作電壓施加至字線。舉例而言，將程式化電壓Vpgm施加至選定字線，且將導通電壓Vpass施加至未選定字線。
圖14為展示基於圖13之程式化方法之電壓偏移的時序圖。
參看圖13以及圖14，在第一時間t1至第二時間t2中執行位元線設置。舉例而言，可類似於操作S210中所描述來執行位元線設置。作為實例，可將第三位元線電壓VBL3施加至位元線BL之選定位元線，且可將第二位元線電壓VBL2施加至位元線BL之未選定位元線。
例示性地，第三位元線電壓VBL3可具有比電源電壓Vcc低之位準。舉例而言，第二位元線電壓VBL2可為電源電壓Vcc。
對於第二時間t2至第三時間t3而言，執行通道設置。舉例而言，將第一串選擇線電壓VSSL1施加至連接至選定列之NAND串的選定串選擇線SSL(亦即，串選擇線SSL)。將第二串選擇線電壓VSSL2施加至連接至未選定列之NAND串的未選定串選擇線SSL(亦即，串選擇線SSL)。
例示性地，第一串選擇線電壓VSSL1以及第二串選擇線電壓VSSL2為正電壓。舉例而言，第二串選擇線電壓VSSL2可具有比第一串選擇線電壓VSSL1低之位準。作為實例，第一串選擇線電壓VSSL1可為電源電壓Vcc。舉例而言，第二串選擇線電壓VSSL2可為接通串選擇電晶體 SST之電壓。
在此情況下，藉由第三位元線電壓VBL3以及第一串選擇線電壓VSSL1來設置選定列之NAND串中的連接至選定位元線之NAND串之通道。藉由第二位元線電壓VBL2以及第一串選擇線電壓VSSL1來設置選定列之NAND串中的連接至未選定位元線之NAND串之通道。藉由第三位元線電壓VBL3以及第二串選擇線電壓VSSL2來設置未選定列之NAND串中的連接至選定位元線之NAND串之通道。藉由第二位元線電壓VBL2以及第二串選擇線電壓VSSL2來設置未選定列之NAND串中的連接至未選定位元線之NAND串之通道。
對於第三時間t3與第三時間t4而言，執行通道升壓。舉例而言，可將導通電壓Vpass施加至選定字線以及未選定字線WL。
藉由第二位元線電壓VBL2與第三位元線電壓VBL3以及第一串選擇線電壓VSSL1與第二串選擇線電壓VSSL2來將NAND串之通道設置成正電壓。當將導通電壓Vpass施加至字線WL時，待禁止程式化之NAND串之通道電壓自正電壓升壓。
在第四時間t4時執行程式化。舉例而言，將程式化電壓Vpgm施加至選定字線。
在位元線設置區段、通道設置區段、通道升壓區段以及程式化區段中，將接地電壓Vss施加至接地選擇線GSL。亦即，將NAND串自共同源極線CSL電性地斷開。
圖15以及圖16為展示基於圖14之電壓偏移之程式化電壓條件的表格。例示性地，如上文參看圖11所描述，在圖15中列出選定列之NAND串NS11至NS13之電壓條件。此外，如上文參看圖12所描述，在圖16中列出未選定列之NAND串NS21至NS23之電壓條件。
參看圖14以及圖15，將第三位元線電壓VBL3施加至選定位元線BL2，且將第二位元線電壓VBL2施加至未選定位元線BL1以及BL3。將第一串選擇線電壓VSSL1施加至第一串選擇線SSL1。將第二串選擇線電壓VSSL2施加至第二串選擇線SSL2。將導通電壓Vpass以及程式化電壓Vpgm施加至字線WL。將接地電壓Vss施加至接地選擇線GSL。
如上文參看圖10所描述，將對應於未選定位元線BL1以及BL3之NAND串NS11以及NS13之多個通道升壓至第一升壓電壓Vboost1。舉例而言，將NAND串NS11以及NS13之通道電壓自藉由第二位元線電壓VBL2以及第一串選擇線電壓VSSL1設置之位準升壓。因此，對應於未選定位元線BL1以及BL3之NAND串NS11以及NS13被禁止程式化。
對應於選定位元線BL2之NAND串NS12之通道電壓為第三位元線電壓VBL3。第三位元線電壓VBL3具有比電源電壓Vcc低之位準。又，設定第三位元線電壓VBL3之位準以便不藉由第三位元線電壓VBL3以及第一串選擇線電壓VSSL1升壓。因此，藉由程式化電壓Vpgm與第三 位元線電壓VBL3之間的電壓差而在對應於選定位元線BL2之NAND串NS12中執行程式化。
參看圖14至圖16，將第三位元線電壓VBL3施加至選定位元線BL2，且將第二位元線電壓VBL2施加至未選定位元線BL1以及BL3。將第二串選擇線電壓VSSL2施加至第二串選擇線SSL2。將導通電壓Vpass以及程式化電壓Vpgm施加至字線WL。將接地電壓Vss施加至接地選擇線GSL。
將未選定列之NAND串NS21至NS23之通道電壓升壓至第三升壓電壓Vboost3。舉例而言，可將NAND串NS21至NS23之通道電壓自藉由第二位元線電壓VBL2以及第二串選擇線電壓VSSL2設置之位準升壓。可將NAND串NS22之通道電壓自藉由第三位元線電壓VBL3以及第二串選擇線電壓VSSL2設置之位準升壓。舉例而言，可設定第三位元線電壓VBL3之位準以便藉由第三位元線電壓VBL3以及第二串選擇線電壓VSSL2來升壓。
例示性地，第三位元線電壓VBL3可具有與第二串選擇線電壓VSSL2相同之位準。
已將第三位元線電壓VBL3施加至選定位元線BL2。因此，基於第三升壓電壓Vboost3與第三位元線電壓VBL3之間的差而形成連接至選定位元線BL2的未選定列之NAND串NS22之串電場。
比較已在上文參看圖7以及圖8描述之電壓條件，連接至選定位元線BL2的未選定列之NAND串NS22之串電 場得以減小。因而，程式化的干擾得以防止，且非揮發性記憶體裝置100之可靠性得以改良。
此外，連接至選定位元線BL2的未選定列之NAND串NS22之通道電壓被從藉由第三位元線電壓VBL3以及第二串選擇線電壓VSSL2設置之位準升壓。因此，NAND串NS22之升壓得以穩定地執行，且連接至NAND串NS22之記憶胞之程式化的干擾得以防止。
圖17為展示根據本發明概念之另一實施例的基於圖13之程式化方法之電壓偏移的時序圖。
參看圖13以及圖17，在第一時間t1至第二時間t2中執行位元線設置。作為實例，可將第四位元線電壓VBL4施加至位元線BL之選定位元線，且可將第二位元線電壓VBL2施加至位元線BL之未選定位元線。
例示性地，第四位元線電壓VBL4可為電源電壓Vcc。舉例而言，第二位元線電壓VBL2可為電源電壓Vcc。
對於第二時間t2至第三時間t3而言，執行通道設置。舉例而言，將第一串選擇線電壓VSSL1施加至選定串選擇線SSL，亦即，連接至選定列之NAND串的串選擇線SSL。將第三串選擇線電壓VSSL3施加至未選定串選擇線SSL，亦即，連接至未選定列之NAND串的串選擇線SSL。
例示性地，第一串選擇線電壓VSSL1以及第三串選擇線電壓VSSL3為正電壓。舉例而言，第三串選擇線電壓VSSL3可具有比第一串選擇線電壓VSSL1低之位準。作為實例，第一串選擇線電壓VSSL1可為電源電壓Vcc。舉 例而言，第三串選擇線電壓VSSL3可為電源電壓Vcc。
在此情況下，藉由第三位元線電壓VBL3以及第一串選擇線電壓VSSL1來設置選定列之NAND串中的連接至選定位元線之NAND串之通道。藉由第二位元線電壓VBL2以及第一串選擇線電壓VSSL1來設置選定列之NAND串中的連接至未選定位元線之NAND串之通道。藉由第三位元線電壓VBL3以及第三串選擇線電壓VSSL3來設置未選定列之NAND串中的連接至選定位元線之NAND串之通道。藉由第二位元線電壓VBL2以及第三串選擇線電壓VSSL3來設置未選定列之NAND串中的連接至未選定位元線之NAND串之通道。
對於第三時間t3與第四時間t4而言，未選定串選擇線之電壓被放電至接地電壓Vss。選定位元線之電壓被從第四位元線電壓VBL4降低至第五位元線電壓VBL5。
對於第四時間t4至第五時間t5而言，執行通道升壓。舉例而言，可將導通電壓Vpass施加至選定及未選定字線WL。
藉由第二位元線電壓VBL2與第三位元線電壓VBL3以及第一串選擇線電壓VSSL1與第三串選擇線電壓VSSL3來將NAND串之通道設置成正電壓。當將導通電壓Vpass施加至字線WL時，待禁止程式化之NAND串之通道電壓被從正電壓升壓。
在第五時間t5時執行程式化。舉例而言，將程式化電壓Vpgm施加至一選定字線。
在位元線設置區段、通道設置區段、通道升壓區段以及程式化區段中，將接地電壓Vss施加至接地選擇線GSL。亦即，使NAND串自共同源極線CSL電性地斷開。
圖18以及圖19為展示基於圖17之電壓偏移之程式化電壓條件的表格。例示性地，如上文參看圖11所描述，在圖18中列出選定列之NAND串NS11至NS13之電壓條件。此外，如上文參看圖12所描述，在圖19中列出未選定列之NAND串NS21至NS23之電壓條件。
參看圖18以及圖19，將第四位元線電壓VBL4施加至選定位元線BL2，且接著將第五位元線電壓VBL5施加至選定位元線BL2，且將第二位元線電壓VBL2施加至未選定位元線BL1以及BL3。將第一串選擇線電壓VSSL1施加至第一串選擇線SSL1。將第三串選擇線電壓VSSL3施加至第二串選擇線SSL2，且其後將接地電壓Vss施加至第二串選擇線SSL2。將導通電壓Vpass以及程式化電壓Vpgm施加至字線WL。將接地電壓Vss施加至接地選擇線GSL。
如上文參看圖10所描述，將對應於未選定位元線BL1以及BL3之NAND串NS11以及NS13之通道升壓至第一升壓電壓Vboost1。舉例而言，NAND串NS11以及NS13之通道電壓被從藉由第二位元線電壓VBL2以及第一串選擇線電壓VSSL1設置之位準升壓。因此，對應於未選定位元線BL1以及BL3之NAND串NS11以及NS13被禁止程式化。
對應於選定位元線BL2之NAND串NS12之通道電壓為第五位元線電壓VBL5。第五位元線電壓VBL5具有比電源電壓Vcc低之位準。又，設定第五位元線電壓VBL5之位準以便不藉由第五位元線電壓VBL5以及第一串選擇線電壓VSSL1來升壓。因此，藉由程式化電壓Vpgm與第五位元線電壓VBL5之間的電壓差而在對應於選定位元線BL2之NAND串NS12中執行程式化。
參看圖17至圖19，將第四位元線電壓VBL4施加至選定位元線BL2，且接著將第五位元線電壓VBL5施加至選定位元線BL2，且將第二位元線電壓VBL2施加至未選定位元線BL1以及BL3。將第三串選擇線電壓VSSL3施加至第二串選擇線SSL2，且其後將接地電壓Vss施加至第二串選擇線SSL2。將導通電壓Vpass以及程式化電壓Vpgm施加至字線WL。將接地電壓Vss施加至接地選擇線GSL。
將未選定列之NAND串NS21至NS23之通道電壓升壓至第四升壓電壓Vboost4。舉例而言，可將NAND串NS21至NS23之通道電壓自藉由第二位元線電壓VBL2以及第三串選擇線電壓VSSL3設置之位準升壓。可將NAND串NS22之通道電壓自藉由第四位元線電壓VBL4以及第三串選擇線電壓VSSL3設置之位準升壓。
當施加該導通電壓Vpass以及程式化電壓Vpgm時，將第五位元線電壓VBL5施加至選定位元線BL2。因此，基於第四升壓電壓Vboost4與第五位元線電壓VBL5之間 的差而形成連接至選定位元線BL2的未選定列之NAND串NS22之串電場。
比較已在上文參看圖7以及圖8描述之電壓條件，連接至選定位元線BL2的未選定列之NAND串NS22之串電場得以減小。因而，程式化的干擾得以防止，且非揮發性記憶體裝置100之可靠性得以改良。
已將接地電壓Vss施加至未選定串選擇線SSL2。因此，選定位元線BL2與未選定列之NAND串NS22之間的漏電可減小。連接至選定位元線BL2的未選定列之NAND串NS22之通道電壓被從藉由第四位元線電壓VBL4以及第三串選擇線VSSL3設置之位準升壓。因此，NAND串NS22之升壓可得以穩定地執行，且連接至NAND串NS22之記憶胞之程式化的干擾可得以防止。
圖20為說明圖1之讀取與寫入電路130的方塊圖。
參看圖20，讀取與寫入電路130包含多個頁面緩衝器131至13m。頁面緩衝器131至13m分別連接在位元線BL與資料線DL之間。
在寫入操作中，每一頁面緩衝器接收來自對應資料線之寫入資料。每一頁面緩衝器儲存所接收之寫入資料。基於所儲存之寫入資料，每一頁面緩衝器設置對應的位元線。舉例而言，當所接收之寫入資料為程式化資料時，每一頁面緩衝器將對應的位元線設置成第一位元線電壓VBL1、第三位元線電壓VBL3或第四位元線電壓VBL4與第五位元線電壓VBL5。作為實例，每一頁面緩衝器將 對應的位元線設置成第二位元線電壓VBL2。
圖21為說明根據本發明概念之實施例的圖20之頁面緩衝器131至13m中之一者的電路圖。
參看圖21，頁面緩衝器400包含鎖存器410、選擇電路420、載入電路430、感測電路440、Y閘極(gate)電路450，以及偏壓電路460。
鎖存器410連接至選擇電路420、感測電路440、Y閘極電路450以及偏壓電路460。例示性地，鎖存器410之第一節點N1連接至選擇電路420、Y閘極電路450以及偏壓電路460。在寫入操作中，鎖存器410儲存一種寫入資料。在讀取操作中，鎖存器410儲存所讀取的資料。
選擇電路420連接至位元線BL、鎖存器410、載入電路430、感測電路440、Y閘極電路450以及偏壓電路460。在寫入操作中，例如，選擇電路420回應於選擇信號BLSLT而電性連接鎖存器410與位元線BL。作為實例，選擇電路420包含開關。舉例而言，選擇電路420包含電晶體。選擇電路420回應於選擇信號BLSLT而操作。
載入電路430連接至位元線BL、選擇電路420以及感測電路440。在讀取操作中，例如，載入電路430使用電源電壓Vcc對感測節點SO充電。作為實例，載入電路430包含開關。舉例而言，載入電路430包含電晶體。載入電路430回應於預充電信號PRE而將電源電壓Vcc提供至位元線BL。
感測電路440連接至位元線BL、鎖存器410、選擇電 路420、載入電路430以及偏壓電路460。在讀取操作中，例如，感測電路440回應於鎖存器信號LAT而將感測節點SO之電壓傳送至鎖存器410。作為實例，在讀取操作中啟動鎖存器信號LAT。在此點，回應於感測節點SO之電壓位準而驅動第一電晶體T1。亦即，當感測節點SO之電壓位準高時，感測電路440將接地電壓Vss傳送至鎖存器410。當感測節點SO之電壓位準低時，感測電路440不將接地電壓Vss傳送至鎖存器410。亦即，在讀取操作中，鎖存器410之狀態根據感測節點SO之電壓位準而改變。
舉例而言，感測電路440包含至少兩個開關。作為實例，感測電路440包含第一電晶體T1以及第二電晶體T2。第一電晶體T1連接至位元線BL、鎖存器410、選擇電路420、載入電路430以及偏壓電路460。第二電晶體T2回應於鎖存器信號LAT而將接地電壓Vss提供至第一電晶體T1。
Y閘極電路450連接至鎖存器410、選擇電路420以及偏壓電路460。舉例而言，在讀取與寫入操作中，Y閘極電路450連接資料線DL與鎖存器410。作為實例，在讀取操作中，Y閘極電路450將儲存於鎖存器410中之讀取資料傳送至資料線DL。舉例而言，在寫入操作中，Y閘極電路450將經由資料線DL接收之資料傳送至鎖存器410。
舉例而言，Y閘極電路450包含開關。作為實例，Y閘極電路450包含電晶體。舉例而言，Y閘極電路450回 應於行位址YA而操作。
偏壓電路460連接至鎖存器410、選擇電路420、載入電路430、感測電路440以及Y閘極電路450。舉例而言，在寫入操作中，偏壓電路460將儲存於鎖存器410中之寫入資料提供至位元線BL。作為實例，偏壓電路460將第一位元線電壓VBL1、第三位元線電壓VBL3或第四位元線電壓VBL4與第五位元線電壓VBL5提供至位元線BL。舉例而言，當儲存於鎖存器410中之寫入資料為程式化資料時，偏壓電路460將第一位元線電壓VBL1、第三位元線電壓VBL3或第四位元線電壓VBL4與第五位元線電壓VBL5提供至位元線BL。
舉例而言，偏壓電路460包含至少三個開關。作為實例，偏壓電路460包含第三電晶體T3至第五電晶體T5。第三電晶體T3回應於鎖存器410之第二節點N2之電壓位準而將參考電壓Vref傳送至第四電晶體T4。第四電晶體T4回應於自第三電晶體T3傳送之電壓而將電源電壓Vcc傳送至第五電晶體T5。第五電晶體T5回應於程式化信號PGM_S而將第四電晶體T4之輸出傳送至鎖存器410之第一節點N1。
在寫入操作中，接收該位址ADDR以及該寫入資料。回應於位址ADDR之行位址，Y閘極電路450接通。當Y閘極電路450接通時，將該寫入資料傳送至鎖存器410。
隨後，啟動選擇信號BLSLT。當啟動該選擇信號BLSLT時，選擇電路420電性連接鎖存器410之第一節點 N1與位元線BL。
當寫入資料為程式化資料時，鎖存器410之第一節點N1之電壓具有低位準，且鎖存器410之第二節點N2之電壓具有高位準。當鎖存器410之第二節點N2之電壓具有高位準時，第三電晶體T3接通。因此，將參考電壓Vref傳送至第四電晶體T4之閘極。
第四電晶體T4連接在電源電壓(Vcc)節點與第五電晶體T5之間。回應於自第三電晶體T3接收之參考電壓Vref，第四電晶體T4將電源電壓Vcc傳送至第五電晶體T5。例示性地，經由第四電晶體T4傳送至第五電晶體T5之電壓的位準可低於第四電晶體T4之閘極電壓(亦即，參考電壓Vref)。舉例而言，可設定該參考電壓Vref之位準以便使經由第四電晶體T4而傳送至第五電晶體T5的電壓之位準被控制為第一位元線電壓VBL1、第三位元線電壓VBL3或第四位元線電壓VBL4與第五位元線電壓VBL5。回應於經由第三電晶體T3而傳送之參考電壓Vref，亦即，第四電晶體T4控制電源電壓Vcc之位準為第一位元線電壓VBL1之位準、第三位元線電壓VBL3之位準或第四位元線電壓VBL4與第五位元線電壓VBL5之位準，且將經控制的電壓傳送至第五電晶體T5。
在寫入操作中，啟動程式化信號PGM_S。因此，在寫入操作中，將偏壓電路460之輸出傳送至位元線BL。亦即，當寫入資料為程式化資料時，將位元線BL設置成第一位元線電壓VBL1、第三位元線電壓VBL3或第四位元 線電壓VBL4與第五位元線電壓VBL5。當寫入資料為禁止程式化資料時，鎖存器410之第一節點N1之電壓具有高位準，且鎖存器410之第二節點N2之電壓具有低位準。當鎖存器410之第二節點N2之電壓具有低位準時，偏壓電路460之第三電晶體T3關斷(off)。因此，第四電晶體T4亦關斷，且偏壓電路460與位元線BL電性地斷開。由於鎖存器410之第一節點N1之電壓具有高位準，故將位元線BL設置成高位準。舉例而言，將位元線BL設置成第二位元線電壓VBL2。
如上文描述，頁面緩衝器400將對應於程式化資料之位元線驅動成第一位元線電壓VBL1、第三位元線電壓VBL3或第四位元線電壓VBL4與第五位元線電壓VBL5，且將對應於禁止程式化資料之位元線驅動成第二位元線電壓VBL2。因而，非揮發性記憶體裝置100之可靠性得以改良。
圖22為說明根據本發明概念之另一實施例的圖20之頁面緩衝器131至13m中之一者的電路圖。
參看圖22，頁面緩衝器400'包含鎖存器410、選擇電路420、載入電路430、感測電路440、Y閘極電路450，以及偏壓電路470。鎖存器410、選擇電路420、載入電路430、感測電路440以及Y閘極電路450與圖21之該些組件相同地組構。因此，將省略關於鎖存器410、選擇電路420、載入電路430、感測電路440以及Y閘極電路450之詳細描述。
除了移除第四電晶體T4之外，偏壓電路470與已在上文參看圖21描述之偏壓電路460相同地組構。回應於鎖存器410之第二節點N2之電壓位準，例如，第三電晶體T3傳送一參考電壓Vref。將該參考電壓Vref傳送至第五電晶體T5。
回應於程式化信號PGM_S而接通第五電晶體T5。回應於程式化信號PGM_S，亦即，第五電晶體T5將第三電晶體T3之輸出傳送至位元線BL。例示性地，當一寫入資料為程式化資料時，接通第三電晶體T3。亦即，當一寫入資料為程式化資料時，將位元線BL設置成參考電壓Vref。例示性地，將該參考電壓Vref之位準設定成第一位元線電壓VBL1之位準、第三位元線電壓VBL3之位準或第四位元線電壓VBL4與第五位元線電壓VBL5之位準。
圖23為說明根據本發明概念之另一實施例的圖20之頁面緩衝器131至13m中之一者的電路圖。
參看圖23，頁面緩衝器500包含第一鎖存器510、第一選擇電路520、載入電路530、感測電路540、Y閘極電路550、偏壓電路560、第二鎖存器610、資料傳送電路620，以及傾印電路(dump circuit)630。第一鎖存器510、第一選擇電路520、載入電路530、感測電路540、Y閘極電路550以及偏壓電路560與已在上文參看圖21描述之鎖存器410、選擇電路420、載入電路430、感測電路440、Y閘極電路450以及偏壓電路460相同地組構。因此，將省略關於第一鎖存器510、第一選擇電路520、載入電路530、 感測電路540、Y閘極電路550以及偏壓電路560之詳細描述。
第二鎖存器610連接至資料傳送電路620以及傾印電路630。第二鎖存器610儲存著寫入資料或讀取資料。
資料傳送電路620連接至第二鎖存器610、Y閘極電路550以及第二選擇電路640。資料傳送電路620將經由Y閘極電路550接收之資料傳送至鎖存器610。例示性地，資料傳送電路620包含至少兩個開關。舉例而言，資料傳送電路620包含第六電晶體T6以及第七電晶體T7。第六電晶體T6回應於資料信號D1而操作。第七電晶體T7回應於資料反轉信號nDI而操作。第六電晶體T6以及第七電晶體T7分別連接至第二鎖存器610以及Y閘極電路550之兩個末端。
傾印電路630連接至第二鎖存器610、第一選擇電路520、載入電路530以及感測電路540。傾印電路630將儲存於第二鎖存器610中之資料傳送至第一鎖存器510。舉例而言，傾印電路630包含至少一個開關。舉例而言，傾印電路630包含至少一個電晶體。舉例而言，傾印電路630回應於傾印信號DUMP而操作。
當啟動該傾印信號DUMP時，第二鎖存器610之資料被傳送至感測節點SO。在此點處，若啟動一鎖存器信號LAT，則第一鎖存器510之資料根據感測節點SO之電壓位準而偏移。亦即，第二鎖存器610之資料被傳送至第一鎖存器510。
第二選擇電路640連接至第一鎖存器510、第一選擇電路520、偏壓電路560以及Y閘極電路550。舉例而言，在讀取操作中，第二選擇電路640將儲存於第一鎖存器510中之讀取資料經由Y閘極電路550而傳送至資料線DL。作為實例，第二選擇電路640包含至少一個開關。舉例而言，第二選擇電路640包含至少一個電晶體。舉例而言，第二選擇電路640回應於第二選擇電路PBD0而操作。
圖24為說明根據本發明概念之另一實施例的圖20之頁面緩衝器131至13m中之一者的電路圖。
參看圖24，頁面緩衝器500'包含第一鎖存器510、第一選擇電路520、載入電路530、感測電路540、Y閘極電路550、偏壓電路570、第二鎖存器610、資料傳送電路620以及傾印電路630。第一鎖存器510、第一選擇電路520、載入電路530、感測電路540、Y閘極電路550、第二鎖存器610、資料傳送電路620以及傾印電路630與圖21之該些組件相同地組構。偏壓電路570與已在上文參看圖22描述之偏壓電路470相同地組構。在圖21至圖24中，已在上文描述頁面緩衝器之元件。然而，頁面緩衝器之元件不限於已在上文參看圖21至圖24描述之元件。
例示性地，頁面緩衝器500或500'執行快取(cache)程式化。舉例而言，將第一寫入資料載入至第一鎖存器510中。在程式化第一寫入資料時，將第二寫入資料載入至第二鎖存器610中。當第一寫入資料之程式化完成時，將第二寫入資料傾印至第一鎖存器610。隨後，程式化第二寫 入資料。同樣地，在程式化第二寫入資料時，將第三寫入資料載入至第二鎖存器610中。若執行快取程式化，則非揮發性記憶體裝置100之操作速度可得以增強。
例示性地，頁面緩衝器500或500'執行多位準程式化(multi level programming)。舉例而言，假設最低有效位元(LSB)資料被儲存於記憶胞中。頁面緩衝器500或500'讀取儲存於記憶胞中之LSB資料且將所述LSB資料儲存於第二鎖存器610中。頁面緩衝器500或500'接收最高有效位元(MSB)資料。舉例而言，MSB資料可為寫入資料。頁面緩衝器500或500'將所接收的MSB資料儲存於第一鎖存器510中。基於儲存於第一鎖存器510以及第二鎖存器610中之LSB資料以及該寫入資料(或MSB資料)，頁面緩衝器500或500'執行多位準程式化。
圖25為說明根據本發明概念之實施例的已在上文參看圖3至圖5描述之記憶體區塊BLKi之等效電路的第一應用實例的電路圖。
與已在上文參看圖6描述之等效電路相比較，額外將橫向電晶體LTR提供至記憶體區塊BLKi_1之每一NAND串NS。橫向電晶體LTR連接至接地選擇電晶體GST以及共同源極線CSL。橫向電晶體LTR之閘極(或控制閘極)連接至接地選擇線GSL以及接地選擇電晶體GST之閘極(或控制閘極)。
如圖3至圖6中所說明，鄰近於基板111之導電線211至213分別對應於接地選擇線GSL。當將一預定電壓施加 至導電線211至213時，在第二方向本體114中之對應於導電線211至213之區中形成通道。又，當將該預定電壓施加至導電線211至213時，在基板111中之鄰近於導電線211至213之區中形成通道。形成於基板111中之通道連接對應於共同源極線CSL之摻雜區311至314與形成於第二方向本體114中之通道。
記憶胞MC1至MC3之通道以及共同源極線CSL經由平行於基板且藉由接地選擇線GSL之電壓形成之通道以及垂直於基板且藉由接地選擇線GSL之電壓形成之通道而電性連接著。亦即，在共同源極線CSL與記憶胞MC1至MC3之間，垂直於基板且藉由接地選擇線GSL驅動之電晶體以及平行於基板且藉由接地選擇線GSL驅動之電晶體可操作。垂直於基板之電晶體可為圖25之接地選擇電晶體GST，且平行於基板之電晶體可為圖25之橫向電晶體LTR。
圖26為說明根據本發明概念之另一實施例的已在上文參看圖3至圖5描述之記憶體區塊BLKi之等效電路的第二應用實例BLKi_2的電路圖。與圖6之記憶體區塊BLKi相比較，在每一NAND串NS中，第一接地選擇電晶體GST1以及第二接地選擇電晶體GST2設在記憶胞MC1至MC6與共同源極線CSL之間。又，對應於具有相同高度之接地選擇電晶體GST1或GST2的接地選擇線GSL1以及GSL2可共同連接著。對應於同一NAND串NS之接地選擇線GSL1以及GSL2可共同連接著。
圖27為說明根據本發明概念之另一實施例的已在上文參看圖3至圖5描述之記憶體區塊BLKi之等效電路的第三應用實例BLKi_3的電路圖。與圖26之記憶體區塊BLKi_2相比較，在每一NAND串NS中，兩個串選擇電晶體SST1以及SST2設在記憶胞MC1至MC6與位元線BL之間。
圖28為說明根據本發明概念之另一實施例的已在上文參看圖3至圖5而描述之記憶體區塊BLKi之等效電路的第四應用實例BLKi_4的電路圖。與圖27之記憶體區塊BLKi_3相比較，對應於記憶體區塊BLKi_4之同一NAND串NS之串選擇線SSL共同連接著。
圖29為說明根據本發明概念之另一實施例的已在上文參看圖3至圖5描述之記憶體區塊BLKi之等效電路的第五應用實例BLKi_5的電路圖。與圖6之記憶體區塊BLKi相比較，在每一NAND串NS中，虛設(dummy)記憶胞DMC設在串選擇電晶體SST與記憶胞MC1至MC6之間。虛設記憶胞DMC共同連接至虛設字線DWL。亦即，虛設字線DWL設在串選擇線SSL1至SSL3與字線WL1至WL6之間。
圖30為說明根據本發明概念之另一實施例的已在上文參看圖3至圖5描述之記憶體區塊BLKi之等效電路的第六應用實例BLKi_6的電路圖。與圖6之記憶體區塊BLKi相比較，在每一NAND串NS中，虛設記憶胞DMC設在接地選擇電晶體GST與記憶胞MC1至MC6之間。虛 設記憶胞DMC共同連接至虛設字線DWL。亦即，虛設字線DWL設在接地選擇線GSL與字線WL1至WL6之間。
圖31為說明根據本發明概念之另一實施例的已在上文參看圖3至圖5描述之記憶體區塊BLKi之等效電路的第七應用實例BLKi_7的電路圖。與圖6之記憶體區塊BLKi相比較，在每一NAND串NS中，虛設記憶胞DMC設在串選擇電晶體SST與記憶胞MC1至MC5之間。虛設記憶胞DMC連接至第一虛設字線DWL1。亦即，第一虛設字線DWL1設在串選擇線SSL1至SSL3與字線WL1至WL6之間。
在每一NAND串中，虛設記憶胞DMC設在接地選擇電晶體GST與記憶胞MC1至MC5之間。虛設記憶胞DMC連接至第二虛設字線DWL2。亦即，第二虛設字線DWL2設在接地選擇線GSL與字線WL1至WL5之間。
圖32為說明根據本發明概念之另一實施例的圖3之記憶體區塊BLKi之透視圖。與圖3之記憶體區塊BLKi相比較，在記憶體區塊BLKi'中，可以四邊形的柱形狀提供柱113'。又，絕緣材料120設在安置於第一方向上之多個柱113'之間。
例示性地，絕緣材料120在第二方向上擴展且連接至基板111。又，絕緣材料120在除了設有柱113'之區之外的區中在第一方向上擴展。亦即，已在上文參看圖3描述之導電材料211至291、212至292以及213至293可藉由絕緣材料101而分別劃分成第一部分211a至291a、212a 至292a以及213a至293a與第二部分211b至291b、212b至292b以及213b至293b。亦即，導電材料之經劃分的部分211a至291a、211b至291b、212a至292a、212b至292b、213a至293a以及213b至293b可電性絕緣。
在第一摻雜區311以及第二摻雜區312上之區中，柱113'中之每一者、第一導電材料之第一部分211a至291a以及絕緣層116可形成一個NAND串NS，且柱113'中之每一者、第一導電材料之第二部分211b至291b以及絕緣層116可形成另一NAND串NS。
在第二摻雜區312以及第三摻雜區313上之區中，柱113'中之每一者、第一導電材料之第一部分212a至292a以及絕緣層116可形成一個NAND串NS，且柱113'中之每一者、第一導電材料之第二部分212b至292b以及絕緣層116可形成另一NAND串NS。
在第三摻雜區313以及第四摻雜區314上之區中，柱113'中之每一者、第一導電材料之第一部分213a至293a以及絕緣層116可形成一個NAND串NS，且柱113'中之每一者、第一導電材料之第二部分213b至293b以及絕緣層116可形成另一NAND串NS。
亦即，藉由使用絕緣材料101來劃分提供至每一柱113'之兩側表面的第一導電材料之第一部分211a至291a以及第二部分211b至291b，則每一柱113'可形成兩個NAND串NS。
圖33為說明根據本發明概念之另一實施例的圖2之 記憶體區塊之透視圖。圖34為沿著圖33之記憶體區塊BLKj之線Ⅱ-Ⅱ'截取之橫截面圖。
參看圖33以及圖34，除了以板形狀來提供基板111上之第二型摻雜區315至柱113之下部部分之外，如上文參看圖3至圖31所描述來組構記憶體區塊BLKj。因此，亦如上文參看圖3至圖31所描述來實施記憶體區塊BLKj之等效電路。
圖35為說明根據本發明概念之另一實施例的圖2之記憶體區塊之透視圖。圖36為沿著圖35之記憶體區塊BLKp之線Ⅲ-Ⅲ'截取之橫截面圖。
參看圖35以及圖36，具有板形狀之第二型摻雜區315設在基板111上。以板形狀而設有第一導電材料221'至281'。
柱113'之表面層116'包含絕緣層。類似於已在上文參看圖1至圖34描述之絕緣層116，形成柱113'之表面層116'以儲存資料。舉例而言，表面層116'可包含穿隧絕緣層、電荷儲存層以及阻塞絕緣層。柱113'之中間層114'包含p型矽。柱113'之中間層114'充當第二方向本體。柱113'之內層115'包含絕緣材料。
圖37為說明根據本發明概念之另一實施例的圖2之記憶體區塊之透視圖。圖38為沿著圖37之記憶體區塊BLKq之線Ⅳ-Ⅳ'截取之橫截面圖。
參看圖37以及圖38，將在第一方向上擴展之第一上(upper)字線UW1至第四上字線UW4在第二方向上順序地 提供至基板111上。第一上字線UW1至第四上字線UW4經設置為在第二方向上間隔開一預定距離。提供了在第一方向上順序地安置且在第二方向上穿過第一上字線UW1至第四上字線UW4的第一上柱UP1。
將在第一方向上擴展之第一下(lower)字線DW1至第四下字線DW4在第二方向上順序地提供至在第三方向上與第一上字線UW1至第四上字線UW4分離的基板111上。第一下字線DW1至第四下字線DW4經設置為在第二方向上間隔開一預定距離。提供了在第一方向上順序地安置且在第二方向上穿過第一下字線DW1至第四下字線DW4的第一下柱DP1。此外，提供了在第一方向上順序地安置且在第二方向上穿過第一下字線DW1至第四下字線DW4的第二下柱DP2。舉例而言，第一下柱DP1與第二下柱DP2可在第二方向上平行地安置著。
將在第一方向上擴展之第五上字線UW5至第八上字線UW8在第二方向上順序地提供至在第三方向上與第一下字線DW1至第四下字線DW4分離的基板111上。第五上字線UW5至第八上字線UW8經設置為在第二方向上間隔開一預定距離。提供了在第一方向上順序地安置且在第二方向上穿過第五上字線UW5至第八上字線UW8的第二上柱UP2。
將在第一方向上擴展之共同源極線CSL設在第一下柱DP1以及第二下柱DP2之上部部分上。例示性地，共同源極線CSL可為n型矽。例示性地，當共同源極線CSL 由不具有極性之導電材料(諸如金屬或多晶矽)形成時，可額外將n型源極設在第一下柱DP1與第二下柱DP2之間。例示性地，共同源極線CSL與第一下柱DP1以及第二下柱DP2可分別經由接觸插塞(contact plugs)而連接著。
將汲極320分別提供至第一上柱UP1以及第二上柱UP2之上部部分上。例示性地，汲極320可為n型矽。將在第三方向上擴展之多條位元線BL1至BL3在第一方向上順序地提供至汲極320之多個部分上。例示性地，位元線BL1至BL3可由金屬形成。例示性地，位元線BL1至BL3與汲極320可經由多個接觸插塞而連接。第一上柱UP1以及第二上柱UP2中之每一者包含表面層116"以及內層114"。第一下柱DP1以及第二下柱DP2中之每一者包含表面層116"以及內層114"。第一上柱UP1以及第二上柱UP2與第一下柱DP1以及第二下柱DP2之表面層116"包含阻塞絕緣層、電荷儲存層以及穿隧絕緣層。
穿隧絕緣層可包含熱氧化物層。電荷儲存層可包含氮化物層或金屬氧化物層(例如，氧化鋁層或氧化鉿層)。阻塞絕緣層119可以單一層或多層來形成。阻塞絕緣層119可為具有比電荷儲存層以及穿隧絕緣層高之介電常數的高介電層(例如，氧化鋁層或氧化鉿層)。例示性地，阻塞絕緣層、電荷儲存層以及穿隧絕緣層可形成ONO。
第一上柱UP1以及第二上柱UP2與第一下柱DP1以及第二下柱DP2之內層114"可為p型矽。第一上柱UP1以及第二上柱UP2與第一下柱DP1以及第二下柱DP2之 內層114"可充當本體。第一上柱UP1以及第一下柱DP1經由第一管線接點PC1而相連接。例示性地，第一上柱UP1以及第一下柱DP1之表面層116"經由第一管線接點PC1之表面層而連接。第一管線接點PC1之表面層可由與第一上柱UP1以及第一下柱DP1之表面層116"相同的材料形成。
例示性地，第一上柱UP1和UP2以及第一下柱DP1之內層114"經由第一管線接點PC1之內層而連接。第一管線接點PC1之內層可由與第一上柱UP1以及UP2與第一下柱DP1之內層114"相同的材料形成。
亦即，第一上柱UP1以及第一上字線UW1至第四上字線UW4形成第一上串，且第一下柱DP1以及第一下字線DW1至第四下字線DW4形成第一下串。第一上串以及第一下串分別經由第一管線接點PC1而連接。汲極320以及位元線BL1至BL3連接至第一上串之一個末端。共同源極線CSL連接至第一下串之一個末端。亦即，第一上串以及第一下串形成連接在位元線BL1至BL3與共同源極線CSL之間的多個串。
同樣地，第二上柱UP2以及第五上字線UW5至第八上字線UW8形成第二上串，且第二下柱DP2以及第一下字線DW1至第四下字線DW4形成第二下串。第二上串以及第二下串分別經由第二管線接點PC2而連接。汲極320以及位元線BL1至BL3連接至第二上串之一個末端。共同源極線CSL連接至第二下串之一個末端。亦即，第二上 串以及第二下串形成連接在位元線BL1至BL3與共同源極線CSL之間的多個串。
除了將八個電晶體提供至一個串且兩個串分別連接至第一位元線BL1至第三位元線BL3之外，類似於圖3來組構記憶體區塊BLKi_7之等效電路。然而，並不限制記憶體區塊BLKi_7之字線、位元線以及串之數目。
為了在第一管線接點PC1以及第二管線接點PC2中本體114"處形成通道，例示性地，可提供第一管線接點閘極以及第二管線接點閘極(未圖示)。例示性地，第一管線接點閘極以及第二管線接點閘極(未圖示)可提供至第一管線接點PC1以及第二管線接點PC2之表面上。
例示性地，已在上文描述了在鄰近下柱DP1以及DP2中共用下字線DW1至DW4。然而，當添加鄰近於上柱UP1或UP2之上柱時，鄰近的上柱可共用上字線UW1至UW4或UW5至UW8。
圖39為說明根據本發明概念之實施例的包含圖1之非揮發性記憶體裝置100之記憶體系統1000的方塊圖。
參看圖39，根據本發明概念之實施例的記憶體系統1000包含非揮發性記憶體裝置1100以及控制器1200。
非揮發性記憶體裝置1100如參看圖1至圖38所描述來組構並操作。
控制器1200連接至主機以及非揮發性記憶體裝置1100。回應於來自主機之請求，控制器1200存取非揮發性記憶體裝置1100。舉例而言，控制器1200控制非揮發性 記憶體裝置1100之讀取、寫入、抹除以及背景操作。控制器1200提供非揮發性記憶體裝置1100與主機之間的介面。控制器1200驅動用於控制非揮發性記憶體裝置1100之韌體。
例示性地，如參看圖1所描述，控制器1200將控制信號CTRL以及位址ADDR提供至非揮發性記憶體裝置1100。此外，控制器1200與非揮發性記憶體裝置1100交換資料DATA。
例示性地，控制器1200可更包含RAM、處理單元、主機介面以及記憶體介面。將RAM用作以下各者中之至少一者：處理單元之工作記憶體、非揮發性記憶體裝置1100與主機之間的快取記憶體，以及非揮發性記憶體裝置1100與主機之間的緩衝器記憶體。處理單元控制該控制器1200之整體操作。
主機介面包含用於主機與控制器1200之間的資料交換之協定。例示性地，控制器1200經由各種介面協定中之至少一者而與外部裝置(例如，主機)通信，所述介面協定諸如，通用串列匯流排(Universal Serial Bus；USB)協定、多媒體卡(Multimedia Card；MMC)協定、周邊組件互連(Peripheral Component Interconnection；PCI)協定、快捷周邊組件互連(PCI-Express；PCI-E)協定、進階附接技術(Advanced Technology Attachment；ATA)協定、串行ATA(serial-ATA；SATA)協定、並行ATA(parallel-ATA；PATA)協定、小型組件小型介面(Small Component Small Interface；SCSI)協定、增強型小型磁碟介面(Enhanced Small Disk Interface；ESDI)協定以及積體驅動電子(Integrated Drive Electronics；IDE)協定。記憶體介面與非揮發性記憶體裝置1100形成介面連接。舉例而言，記憶體介面包含NAND介面或NOR介面。
記憶體系統1000可更包含錯誤校正區塊。錯誤校正區塊使用錯誤校正碼(ECC)來偵測並校正自非揮發性記憶體裝置1100讀取之資料之錯誤。例示性地，錯誤校正區塊經設置為控制器1200之元件。錯誤校正區塊可設置為非揮發性記憶體裝置1100之元件。
控制器1200以及非揮發性記憶體裝置1100可整合為一個半導體裝置。例示性地，控制器1200以及非揮發性記憶體裝置1100經整合為用以組構記憶卡之一個半導體裝置。舉例而言，控制器1200以及非揮發性記憶體裝置1100經整合為用以組構諸如以下各者之記憶卡之一個半導體裝置：PC卡(個人電腦記憶卡國際協會(Personal Computer Memory Card International Association；PCMCIA))、緊密快閃卡(Compact Flash card；CF)卡、智慧媒體卡(SM、SMC)卡、記憶棒(memory stick)、多媒體卡(MMC、RS-MMC、微型MMC(MMCmicro))、SD卡(SD、迷你SD(miniSD)、微型SD(microSD)、SDHC)以及通用快閃記憶體裝置(Universal Flash memory device；UFS)。
控制器1200以及非揮發性記憶體裝置1100經整合為用以組構半導體磁碟機(固態磁碟機(Solid State Drive； SSD))之一種半導體裝置。半導體磁碟機(SSD)包含用於將資料儲存於半導體記憶體中之儲存單元。當將記憶體系統1000用作半導體磁碟機(SSD)時，連接至記憶體系統1000之主機之操作速度得以大大地改良。
作為另一實例，記憶體系統1000經設置為諸如以下各者之電子裝置之各種元件中的一者：超級行動PCs(UMPCs)、工作站、迷你筆記型電腦(net-books)、個人數位助理(PDAs)、攜帶型電腦、網路平板(web tablets)、無線電話、行動電話、智慧型電話、電子書(e-books)、攜帶型多媒體播放器(PMPs)、攜帶型遊戲機、導航裝置、黑箱、數位相機、數位多媒體廣播(DMB)播放器、數位音訊記錄器、數位音訊播放器、數位照片記錄器、數位照片播放器、數位視訊記錄器、數位視訊播放器、用於在無線環境下傳輸/接收資訊之裝置、組構家庭網路之各種電子裝置中之一者、組構電腦網路之各種電子裝置中之一者、組構公眾資料服務網路(telematics network)之各種電子裝置中之一者、RFID裝置以及組構計算系統之各種元件中之一者。
例示性地，非揮發性記憶體裝置1100或記憶體系統1000可安裝成為各種類型之封裝。舉例而言，非揮發性記憶體裝置1100或記憶體系統1000可以諸如以下各者之封裝類型來封裝：疊層封裝(Package on Package；PoP)、球狀柵格陣列(Ball Grid Array；BGA)、晶片尺度封裝(Chip Scale Packages；CSP)、塑膠引線晶片載體封裝(Plastic Leaded Chip Carrier；PLCC)、塑膠雙列直插式封裝(Plastic Dual In-line Package；PDIP)、疊片包裝晶粒(Die in Waffle Pack；DIWP)、晶圓形式晶粒(Die in Wafer Form；DIWF)、板上晶片(COB)、陶瓷雙列直插式封裝(Ceramic Dual In-line Package；CERDIP)、塑膠公制四方扁平包裝(Plastic Metric Quad Flat Pack；MQFP)、薄型四方扁平包裝(Thin Quad Flat Pack；TQFP)、小外型封裝(Small Outline Package；SOP)、縮小外型封裝(Shrink Small Outline Package；SSOP)、薄型小外型封裝(Thin Small Outline Package；TSOP)、薄型四方扁平包裝(Thin Quad Flat Pack；TQFP)、系統級封裝(System In Package；SIP)、多晶片封裝(Multi Chip Package；MCP)、晶圓級堆疊封裝(Wafer Level Stack Package；WLSP)、晶圓形式晶粒(Die in Wafer Form；DIWF)、疊片上晶粒封裝(Die On Waffle Package；DOWP)、晶圓級製造封裝(Wafer-level Fabricated Package；WFP)以及晶圓級處理堆疊封裝(Wafer-level Processed Stack Package；WSP)，藉此進行安裝。
圖40為說明圖39之記憶體系統1000之應用實例的方塊圖。
參看圖40，記憶體系統2000包含非揮發性記憶體裝置2100以及控制器2200。非揮發性記憶體裝置2100包含多個非揮發性記憶體晶片。所述多個非揮發性記憶體晶片被劃分成多個群組。非揮發性記憶體晶片之每一群組經由共同通道而與控制器2200通信。在圖40中，說明所述多 個非揮發性記憶體晶片經由第一通道CH1至第k通道CHk而與控制器2200通信。類似於已在上文參看圖1至圖38描述之非揮發性記憶體裝置100來組構每一非揮發性記憶體晶片。
在圖40中，已在上文描述了所述多個非揮發性記憶體晶片連接至一個通道。然而，記憶體系統2000可經修改以使得一個非揮發性記憶體晶片可連接至一個通道。
圖41為說明包含已在上文參看圖40描述之記憶體系統2000之計算系統3000的方塊圖。
參看圖41，計算系統3000包含中央處理單元(CPU)3100、隨機存取記憶體(RAM)3200、使用者介面3300、電源供應器3400以及記憶體系統2000。
記憶體系統2000經由系統匯流排3500而電性連接至CPU 3100、RAM 3200、使用者介面3300以及電源供應器3400。經由使用者介面3300提供或藉由CPU 3100處理之資料儲存於記憶體系統2000中。
在圖41中，說明了非揮發性記憶體裝置2100經由控制器2200連接至系統匯流排3500。然而，非揮發性記憶體裝置2100可直接連接至系統匯流排3500。
在圖41中，說明了提供已在上文參看圖40描述之記憶體系統2000。然而，記憶體系統2000可由已在上文參看圖39描述之記憶體系統1000取代。
例示性地，計算系統3000可包含已在上文參看圖39以及圖40分別描述之所有記憶體系統1000以及2000。
根據本發明概念之實施例，在程式化操作中將正電壓施加至選擇位元線。因而，歸因於通道電壓與位元線電壓之間的差的漏電減小，且非揮發性記憶體裝置之可靠性得以改良。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧非揮發性記憶體裝置
101‧‧‧絕緣材料
110‧‧‧記憶胞陣列
111‧‧‧基板
112‧‧‧絕緣材料
113‧‧‧柱
113'‧‧‧柱
114‧‧‧柱之表面層/第二方向本體
114'‧‧‧柱之中間層/第二方向之本體
114"‧‧‧柱之內層/本體
115‧‧‧柱之內層
115'‧‧‧柱之內層
116‧‧‧絕緣層
116'‧‧‧絕緣層/柱之表面層
116"‧‧‧柱之表面層
117‧‧‧第一子絕緣層
118‧‧‧第二子絕緣層
119‧‧‧第三子絕緣層/阻塞絕緣層
120‧‧‧位址解碼器
130‧‧‧讀取與寫入電路
131至13m‧‧‧頁面緩衝器
140‧‧‧資料輸入/輸出(I/O)電路
150‧‧‧控制邏輯
211至291‧‧‧第一導電材料/第一導電線
211a至291a‧‧‧第一導電材料之第一部分
211b至291b‧‧‧第一導電材料之第二部分
212至292‧‧‧第一導電材料/第一導電線
212a至292a‧‧‧第一導電材料之第一部分
212b至292b‧‧‧第一導電材料之第二部分
213至293‧‧‧第一導電材料/第一導電線
213a至293a‧‧‧第一導電材料之第一部分
213b至293b‧‧‧第一導電材料之第二部分
221'至281'‧‧‧第一導電材料
231至233‧‧‧第一導電線
241至243‧‧‧第一導電線
251至253‧‧‧第一導電線
261至263‧‧‧第一導電線
271至273‧‧‧第一導電線
281至283‧‧‧第一導電線
311‧‧‧第一摻雜區/第二型摻雜區
312‧‧‧第二摻雜區/第二型摻雜區
313‧‧‧第三摻雜區/第二型摻雜區
314‧‧‧第四摻雜區/第二型摻雜區
315‧‧‧第二型摻雜區
320‧‧‧汲極
331至333‧‧‧第二導電材料/位元線
400‧‧‧頁面緩衝器
400'‧‧‧頁面緩衝器
410‧‧‧鎖存器
420‧‧‧選擇電路
430‧‧‧載入電路
440‧‧‧感測電路
450‧‧‧Y閘極電路
460‧‧‧偏壓電路
500‧‧‧頁面緩衝器
500'‧‧‧頁面緩衝器
510‧‧‧第一鎖存器
520‧‧‧第一選擇電路
530‧‧‧載入電路
540‧‧‧感測電路
550‧‧‧Y閘極電路
560‧‧‧偏壓電路
570‧‧‧偏壓電路
610‧‧‧第二鎖存器
620‧‧‧資料傳送電路
630‧‧‧傾印電路
640‧‧‧第二選擇電路
1000‧‧‧記憶體系統
1100‧‧‧非揮發性記憶體裝置
1200‧‧‧控制器
2000‧‧‧記憶體系統
2100‧‧‧非揮發性記憶體裝置
2200‧‧‧控制器
3000‧‧‧計算系統
3100‧‧‧中央處理單元(CPU)
3200‧‧‧隨機存取記憶體(RAM)
3300‧‧‧使用者介面
3400‧‧‧電源供應器
3500‧‧‧系統匯流排
ADDR‧‧‧位址
BL‧‧‧位元線
BL1‧‧‧第一位元線
BL2‧‧‧第二位元線
BL3‧‧‧第三位元線
BLK1‧‧‧記憶體區塊
BLKi‧‧‧記憶體區塊
BLKi'‧‧‧記憶體區塊
BLKi_1‧‧‧記憶體區塊
BLKi_2‧‧‧記憶體區塊之等效電路的第二應用實例
BLKi_3‧‧‧記憶體區塊之等效電路的第三應用實例
BLKi_4‧‧‧記憶體區塊之等效電路的第四應用實例
BLKi_5‧‧‧記憶體區塊之等效電路的第五應用實例
BLKi_6‧‧‧記憶體區塊之等效電路的第六應用實例
BLKi_7‧‧‧記憶體區塊之等效電路的第七應用實例
BLKj‧‧‧記憶體區塊
BLKp‧‧‧記憶體區塊
BLKq‧‧‧記憶體區塊
BLSLT‧‧‧選擇信號
CH1‧‧‧第一通道
CHk‧‧‧第k通道
CSL‧‧‧共同源極線
CTRL‧‧‧控制信號
DATA‧‧‧資料
DL‧‧‧資料線
DMC‧‧‧虛設記憶胞
DP1‧‧‧第一下柱
DP2‧‧‧第二下柱
DW1‧‧‧第一下字線
DW2‧‧‧第二下字線
DW3‧‧‧第三下字線
DW4‧‧‧第四下字線
DWL‧‧‧虛設字線
DWL1‧‧‧第一虛設字線
DWL2‧‧‧第二虛設字線
GSL‧‧‧接地選擇線
GSL1‧‧‧接地選擇線
GSL2‧‧‧接地選擇線
GST‧‧‧接地選擇電晶體
GST1‧‧‧第一接地選擇電晶體
GST2‧‧‧第二接地選擇電晶體
LAT‧‧‧鎖存器信號
LTR‧‧‧橫向電晶體
MC1‧‧‧第一記憶胞
MC2‧‧‧第二記憶胞
MC3‧‧‧第三記憶胞
MC4‧‧‧第四記憶胞
MC5‧‧‧第五記憶胞
MC6‧‧‧第六記憶胞
MC7‧‧‧第七記憶胞
N1‧‧‧鎖存器之第一節點
N2‧‧‧鎖存器之第二節點
NS11‧‧‧NAND串
NS12‧‧‧NAND串
NS13‧‧‧NAND串
NS21‧‧‧NAND串
NS22‧‧‧NAND串
NS23‧‧‧NAND串
NS31‧‧‧NAND串
NS32‧‧‧NAND串
NS33‧‧‧NAND串
PBD0‧‧‧第二選擇電路
PC1‧‧‧第一管線接點
PC2‧‧‧第二管線接點
PGM_S‧‧‧程式化信號
PRE‧‧‧預充電信號
SO‧‧‧感測節點
SSL‧‧‧串選擇線
SSL1‧‧‧第一串選擇線
SSL2‧‧‧第二串選擇線
SSL3‧‧‧第三串選擇線
SST‧‧‧串選擇電晶體
SST1‧‧‧第一串選擇電晶體
SST2‧‧‧第二串選擇電晶體
SST3‧‧‧第三串選擇電晶體
t1‧‧‧第一時間
T1‧‧‧第一電晶體
t2‧‧‧第二時間
T2‧‧‧第二電晶體
t3‧‧‧第三時間
T3‧‧‧第三電晶體
t4‧‧‧第四時間
T4‧‧‧第四電晶體
t5‧‧‧第五時間
T5‧‧‧第五電晶體
T6‧‧‧第六電晶體
T7‧‧‧第七電晶體
TS‧‧‧電晶體結構
UP1‧‧‧第一上柱
UP2‧‧‧第二上柱
UW1‧‧‧第一上字線
UW2‧‧‧第二上字線
UW3‧‧‧第三上字線
UW4‧‧‧第四上字線
UW5‧‧‧第五上字線
UW6‧‧‧第六上字線
UW7‧‧‧第七上字線
UW8‧‧‧第八上字線
VBL1‧‧‧第一位元線電壓
VBL2‧‧‧第二位元線電壓
VBL3‧‧‧第三位元線電壓
VBL4‧‧‧第四位元線電壓
VBL5‧‧‧第五位元線電壓
Vboost1‧‧‧第一升壓電壓
Vboost2‧‧‧第二升壓電壓
Vboost3‧‧‧第三升壓電壓
Vboost4‧‧‧第四升壓電壓
Vcc‧‧‧電源電壓
Vpass‧‧‧導通電壓
Vpgm‧‧‧程式化電壓
Vref‧‧‧參考電壓
Vss‧‧‧接地電壓
VSSL‧‧‧串選擇線電壓
VSSL1‧‧‧第一串選擇線電壓
VSSL2‧‧‧第二串選擇線電壓
VSSL3‧‧‧第三串選擇線電壓
WL‧‧‧字線
WL1‧‧‧第一字線
WL2‧‧‧第二字線
WL3‧‧‧第三字線
WL4‧‧‧第四字線
WL5‧‧‧第五字線
WL6‧‧‧第六字線
WL7‧‧‧第七字線
YA‧‧‧行位址
圖1為說明根據本發明概念之實施例之非揮發性記憶體裝置的方塊圖。
圖2為說明圖1之記憶胞陣列110的方塊圖。
圖3為說明根據本發明概念之實施例的圖2之記憶體區塊中之任一者的透視圖。
圖4為沿著圖3之線I-I'截取之橫截面圖。
圖5為說明圖4之電晶體結構的橫截面圖。
圖6為說明已在上文參看圖3至圖5描述之記憶體區塊之等效電路的電路圖。
圖7以及圖8為展示根據本發明概念之實施例的圖6之記憶體區塊之程式化電壓條件的表格。
圖9為說明圖1之非揮發性記憶體裝置之程式化方法的流程圖。
圖10為展示基於圖9之程式化方法之電壓偏移的時序圖。
圖11以及圖12為展示基於圖10之電壓偏移之程式化電壓條件的表格。
圖13為說明根據本發明概念之另一實施例的圖1之非揮發性記憶體裝置100之程式化方法的流程圖。
圖14為展示基於圖13之程式化方法之電壓偏移的時序圖。
圖15以及圖16為展示基於圖14之電壓偏移之程式化電壓條件的表格。
圖17為展示根據本發明概念之另一實施例的基於圖13之程式化方法之電壓偏移的時序圖。
圖18以及圖19為展示基於圖17之電壓偏移之程式化電壓條件的表格。
圖20為說明圖1之讀取與寫入電路的方塊圖。
圖21為說明根據本發明概念之實施例的圖20之頁面緩衝器中之一者的電路圖。
圖22為說明根據本發明概念之另一實施例的圖20之頁面緩衝器中之一者的電路圖。
圖23為說明根據本發明概念之另一實施例的圖20之頁面緩衝器中之一者的電路圖。
圖24為說明根據本發明概念之另一實施例的圖20之頁面緩衝器中之一者的電路圖。
圖25為說明根據本發明概念之實施例的在上文參看圖3至圖5描述之記憶體區塊之等效電路的第一應用實例的電路圖。
圖26為說明根據本發明概念之另一實施例的在上文參看圖3至圖5描述之記憶體區塊之等效電路的第二應用實例的電路圖。
圖27為說明根據本發明概念之另一實施例的在上文參看圖3至圖5描述之記憶體區塊之等效電路的第三應用實例的電路圖。
圖28為說明根據本發明概念之另一實施例的在上文參看圖3至圖5描述之記憶體區塊之等效電路的第四應用實例的電路圖。
圖29為說明根據本發明概念之另一實施例的在上文參看圖3至圖5描述之記憶體區塊之等效電路的第五應用實例的電路圖。
圖30為說明根據本發明概念之另一實施例的在上文參看圖3至圖5描述之記憶體區塊之等效電路的第六應用實例的電路圖。
圖31為說明根據本發明概念之另一實施例的在上文參看圖3至圖5描述之記憶體區塊之等效電路的第七應用實例的電路圖。
圖32為說明根據本發明概念之另一實施例的圖3之記憶體區塊之透視圖。
圖33為說明根據本發明概念之另一實施例的圖2之記憶體區塊之透視圖。
圖34為沿著圖33之記憶體區塊之線Ⅱ-Ⅱ'截取之橫截面圖。
圖35為說明根據本發明概念之另一實施例的圖2之記憶體區塊之透視圖。
圖36為沿著圖35之記憶體區塊之線Ⅲ-Ⅲ'截取之橫截面圖。
圖37為說明根據本發明概念之另一實施例的圖2之記憶體區塊之透視圖。
圖38為沿著圖37之記憶體區塊之線Ⅳ-Ⅳ'截取之橫截面圖。
圖39為說明根據本發明概念之實施例的包含圖1之非揮發性記憶體裝置之記憶體系統的方塊圖。
圖40為說明圖39之記憶體系統之應用實例的方塊圖。
圖41為說明包含在上文參看圖40描述之記憶體系統之計算系統的方塊圖。
110‧‧‧記憶胞陣列
120‧‧‧位址解碼器
130‧‧‧讀取與寫入電路
140‧‧‧資料輸入/輸出(I/O)電路
150‧‧‧控制邏輯
ADDR‧‧‧位址
BL‧‧‧位元線
CTRL‧‧‧控制信號
DATA‧‧‧資料
DL‧‧‧資料線
WL‧‧‧字線

Claims (19)

  1. 一種非揮發性記憶體裝置之程式化方法，所述非揮發性記憶體裝置包含基板以及在橫跨所述基板之方向上堆疊之多個記憶胞，所述程式化方法包括：將第一電壓施加至選定位元線；將第二電壓施加至未選定位元線；將第三電壓施加至選定串選擇線；將第四電壓施加至未選定串選擇線；以及將程式化操作電壓施加至多條字線，其中，所述第一電壓至所述第三電壓為正電壓，所述第一電壓具有比所述第二電壓低之位準，所述第三電壓具有比所述第四電壓低之位準，且所述第四電壓具有比所述第一電壓低之位準。
  2. 如申請專利範圍第1項所述之程式化方法，其中：在施加所述程式化操作電壓時，一選定記憶胞之通道電壓形成為正電壓。
  3. 如申請專利範圍第1項所述之程式化方法，其中所述第二電壓為電源電壓。
  4. 如申請專利範圍第1項所述之程式化方法，其中所述選定位元線對應於待程式化之記憶胞。
  5. 如申請專利範圍第1項所述之程式化方法，其中所述未選定位元線對應於禁止程式化之記憶胞。
  6. 如申請專利範圍第1項所述之程式化方法，其中： 所述多個記憶胞之群組分別組構NAND串，且施加所述程式化操作電壓包括將所述程式化操作電壓施加至共用所述選定位元線之多個NAND串以及共用所述未選定位元線之多個NAND串。
  7. 如申請專利範圍第1項所述之程式化方法，其中所述第三電壓為電源電壓。
  8. 如申請專利範圍第1項所述之程式化方法，其中：連接至安置於距所述基板相同高度處之記憶胞的所述多條字線中之部分線共同連接著，且將所述程式化操作電壓施加至經共同連接之所述部分線。
  9. 一種非揮發性記憶體裝置之程式化方法，所述非揮發性記憶體裝置包含基板以及在橫跨所述基板之方向上堆疊之多個記憶胞，所述程式化方法包括：將第一電壓施加至選定位元線；將第二電壓施加至未選定位元線；將第三電壓施加至選定串選擇線；將第四電壓施加至未選定串選擇線；以及將程式化操作電壓施加至多條字線，其中，所述第一電壓至所述第三電壓為正電壓，其中所述第四電壓為正電壓。
  10. 如申請專利範圍第9項所述之程式化方法，其中所述第四電壓具有比所述第三電壓低之位準。
  11. 如申請專利範圍第9項所述之程式化方法，其中所述第一電壓具有比所述第二電壓低之位準。
  12. 如申請專利範圍第9項所述之程式化方法，其中所述第一電壓具有與所述第四電壓之位準相同的位準。
  13. 如申請專利範圍第9項所述之程式化方法，所述程式化方法更包括將所述第四電壓施加至所述未選定串選擇線，以及將接地電壓施加至所述未選定串選擇線。
  14. 如申請專利範圍第13項所述之程式化方法，其中將所述接地電壓施加至所述未選定串選擇線，且將所述程式化操作電壓施加至所述字線。
  15. 如申請專利範圍第13項所述之程式化方法，其中所述第四電壓具有與所述第三電壓之位準相同的位準。
  16. 如申請專利範圍第13項所述之程式化方法，所述程式化方法更包括了在將所述第四電壓施加至所述未選定串選擇線時，將具有比所述第一電壓低之位準的第五電壓施加至所述選定位元線。
  17. 如申請專利範圍第16項所述之程式化方法，其中所述第五電壓具有正位準。
  18. 如申請專利範圍第16項所述之程式化方法，其中所述第一正電壓具有與所述第二正電壓之位準相同的位準。
  19. 如申請專利範圍第13項所述之程式化方法，其中所述第一正電壓具有比所述第三正電壓之位準低的位準。
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