KR101519130B1 - 비휘발성 메모리 소자 및 그 형성방법 - Google Patents
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Abstract
비휘발성 메모리 소자 및 그 형성방법이 제공된다. 비휘발성 메모리 소자는 반도체 기판 상의 복수 개의 워드 라인들, 접지 선택 라인, 스트링 선택 라인 및 더미 워드 라인을 포함하며, 더미 워드 라인과 접지 선택 라인이 이격된 거리 및 더미 워드 라인과 워드 라인이 이격된 거리는 워드 라인들이 서로에 대하여 이격된 거리보다 길다.
Description
본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 소자 및 그 형성방법에 관한 것이다.
일반적으로 반도체 메모리 소자는 전기의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 소자(volatile memory device)와 전기의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 소자(nonvolatile memory device)로 구분된다. 플래시 메모리 소자는 비휘발성 메모리 소자로서, 프로그램 및 소거가 가능한 이피롬(EPROM:Erasable Programmable Read Only Memory)과 전기적으로 프로그램 및 소거가 가능한 이이피롬(EEPROM:Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 장치이다. 플래시 메모리 소자는 노아형(NOR type)과 낸드형(NAND type)으로 구분될 수 있다. 낸드형은 복수 개의 메모리 셀들을 하나의 스트링(string)으로 묶어 일체로 제어할 수 있어 고집적화에 유리하다.
본 발명의 목적은 동작 특성이 향상된 비휘발성 메모리 소자 및 그 형성방법을 제공하는 것이다.
본 발명의 실시예에 따른 비휘발성 메모리 소자는 반도체 기판 상의 복수 개의 워드 라인들, 상기 워드 라인들 일측의 접지 선택 라인, 상기 워드 라인들 타측의 스트링 선택 라인, 상기 접지 선택 라인에 바로 인접하는 워드 라인과 상기 접지 선택 라인 사이에 개재되는 제 1 더미 워드 라인, 및 상기 스트링 선택 라인에 바로 인접하는 워드 라인과 상기 스트링 선택 라인 사이에 개재되는 제 2 더미 워드 라인을 포함하되, 상기 제 1 더미 워드 라인과 상기 접지 선택 라인이 이격된 제 1 거리, 및 상기 제 1 더미 워드 라인과 상기 접지 선택 라인에 바로 인접하는 워드 라인이 이격된 제 2 거리는 상기 워드 라인들이 서로에 대하여 이격된 제 3 거리보다 길다.
본 발명의 실시예에 따른 상기 제 2 더미 워드 라인과 상기 스트링 선택 라인이 이격된 제 1 거리, 및 상기 제 2 더미 워드 라인과 상기 스트링 선택 라인에 바로 인접하는 워드 라인이 이격된 제 2 거리는 상기 워드 라인들이 서로에 대하여 이격된 제 3 거리보다 길다.
본 발명의 실시예에 따른 상기 접지 선택 라인의 채널 영역과 상기 제 1 더미 워드 라인의 채널 영역은 상기 접지 선택 라인과 상기 제 1 더미 워드 라인 사이의 상기 반도체 기판과 동일한 도전형을 가질 수 있다.
본 발명의 실시예에 따른 상기 접지 선택 라인의 채널 영역과 상기 제 1 더미 워드 라인의 채널 영역 사이의 상기 반도체 기판에, 소오스/드레인 영역이 기생 전계에 의하여 유도될 수 있다.
본 발명의 실시예에 따른 상기 스트링 선택 라인의 채널 영역과 상기 제 2 더미 워드 라인의 채널 영역은 상기 스트링 선택 라인과 상기 제 2 더미 워드 라인 사이의 상기 반도체 기판과 동일한 도전형을 가질 수 있다.
본 발명의 실시예에 따른 상기 워드 라인들의 채널 영역들은 상기 워드 라인들의 채널 영역들 사이의 상기 반도체 기판과 동일한 도전형을 가질 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 소자는 반도체 기판 상에 교대로 반복하여 적층된 게이트 패턴들 및 절연 패턴들, 상기 게이트 패턴들 및 상기 절연 패턴들을 관통하며, 상기 반도체 기판으로부터 위로 연장되는 반도체 패턴들, 및 상기 반도체 패턴들과 상기 게이트 패턴들 사이에 개재되는 정보저장막을 포함하되, 상기 게이트 패턴들은 복수 개의 워드 라인들, 상기 워드 라인들 일측의 접지 선택 라인, 상기 워드 라인들 타측의 스트링 선택 라인, 상기 접지 선택 라인에 바로 인접하는 워드 라인과 상기 접지 선택 라인 사이에 개재되는 제 1 더미 워드 라인, 및 상기 스트링 선택 라인에 바로 인접하는 워드 라인과 상기 스트링 선택 라인 사이에 개재되는 제 2 더미 워드 라인을 포함하며, 상기 제 1 더미 워드 라인과 상기 접지 선택 라인이 이격된 제 1 거리, 및 상기 제 1 더미 워드 라인과 상기 접지 선택 라인에 바로 인접하는 워드 라인이 이격된 제 2 거리는 상기 워드 라인들이 서로에 대하여 이격된 제 3 거리보다 길다.
본 발명의 실시예에 따른 상기 제 1 더미 워드 라인과 상기 접지 선택 라인 사이, 및 상기 제 1 더미 워드 라인과 상기 접지 선택 라인에 바로 인접하는 워드 라인 사이에 개재된 절연 패턴의 두께는 상기 워드 라인들 사이에 개재된 절연 패턴들의 두께보다 두꺼울 수 있다.
본 발명의 실시예에 따른 상기 제 2 더미 워드 라인과 상기 스트링 선택 라인이 이격된 제 1 거리, 및 상기 제 2 더미 워드 라인과 상기 스트링 선택 라인에 바로 인접하는 워드 라인이 이격된 제 2 거리는 상기 워드 라인들이 서로에 대하여 이격된 제 3 거리보다 길다.
본 발명의 실시예에 따른 상기 제 2 더미 워드 라인과 상기 스트링 선택 라인 사이, 및 상기 제 2 더미 워드 라인과 상기 스트링 선택 라인에 바로 인접하는 워드 라인 사이에 개재된 절연 패턴의 두께는 상기 워드 라인들 사이에 개재된 절연 패턴들의 두께보다 두꺼울 수 있다.
본 발명의 실시예에 따르면, 더미 워드 라인, 워드 라인, 접지 선택 라인 및 스트링 선택 라인의 거리가 조절된다. 이에 따라, 프로그램 디스터번스 현상을 최소화면서 동시에 셀 전류를 확보할 수 있다.
도 1은 2차원 비휘발성 메모리 소자의 프로그램 디스터번스를 설명하기 위한 회로도이다.
도 2는 3차원 메모리 소자의 프로그램 디스터번스를 설명하기 위한 회로도이다.
도 3은 본 발명의 제 1 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 단면도이다.
도 4는 본 발명의 실시예들에 따라 프로그램 디스터번스가 방지되는 것을 보여주는 그래프이다.
도 5는 본 발명의 제 2 실시예에 따른 비휘발성 메모리 소자를 설명하는 사시도이다.
도 6는 본 발명의 제 3 실시예에 따른 비휘발성 메모리 소자를 설명하는 사시도이다.
도 7a 내지 7j는 본 발명의 제 4 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 사시도들이다.
도 8a 내지 8j는 본 발명의 제 5 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 사시도들이다.
도 9a 내지 9g는 본 발명의 제 6 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 사시도들이다.
도 10a 내지 10g는 본 발명의 제 7 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 사시도들이다.
도 11은 본 발명의 실시예들에 따라 비휘발성 메모리 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 12는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 2는 3차원 메모리 소자의 프로그램 디스터번스를 설명하기 위한 회로도이다.
도 3은 본 발명의 제 1 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 단면도이다.
도 4는 본 발명의 실시예들에 따라 프로그램 디스터번스가 방지되는 것을 보여주는 그래프이다.
도 5는 본 발명의 제 2 실시예에 따른 비휘발성 메모리 소자를 설명하는 사시도이다.
도 6는 본 발명의 제 3 실시예에 따른 비휘발성 메모리 소자를 설명하는 사시도이다.
도 7a 내지 7j는 본 발명의 제 4 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 사시도들이다.
도 8a 내지 8j는 본 발명의 제 5 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 사시도들이다.
도 9a 내지 9g는 본 발명의 제 6 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 사시도들이다.
도 10a 내지 10g는 본 발명의 제 7 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 사시도들이다.
도 11은 본 발명의 실시예들에 따라 비휘발성 메모리 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 12는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 2차원 비휘발성 메모리 소자의 프로그램 디스터번스를 설명하기 위한 회로도이다.
도 1을 참조하면, 낸드형 플래시 메모리 셀 어레이는 스트링 선택 라인(String Select Line:SSL)과 접지 선택 라인(Ground Select Line:GSL)을 포함한다. 상기 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에 워드 라인들(WL0~WLn-1)이 배열된다. 상기 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 워드 라인들(WL0~WLn-1)은 정보저장막 및 제어 게이트를 포함할 수 있다. 상기 낸드형 플래시 메모리 소자에서 선택된 메모리 셀(MC1i)의 프로그램 전압 조건이 표시되어 있다. 선택된 비트라인(BLi)에 접지 전압(GND)이 인가되고, 비선택된 비트라인(BLi +1)에 전원 전압(Vcc)이 인가되며, 스트링 선택 라인(SSL)에 전원 전압(Vcc)이 인가된다. 접지 선택 라인(GSL)에 접지 전압(GND)이 인가되고, 공통 소오스 라인(Common Source Line:CSL)에 접지 전압(GND)이 인가된다. 선택된 워드 라인(WL0)에 프로그램 전압(Vpgm)이 인가되고, 비선택된 워드 라인(WL1~WLn-1)에 패스 전압(Vpass)이 인가된다. 기판에는 접지 전압이 인가될 수 있다.
한편, 선택된 워드 라인(WL0)과 비선택된 비트라인(BLi+1)의 메모리 셀(MC1i +1)이 프로그램되는 것은 방지되어야 한다. 따라서, 선택된 워드 라인(WL0)과 비선택된 비트라인(BLi+1)의 메모리 셀(MC1i +1) 트랜지스터의 채널 전압은 하이 레벨(high level)로 부스팅(boosting)된다.
상기 접지 선택 라인(GSL)의 채널 영역과 하이 레벨로 부스팅된 채널 영역 사이의 전위 차이로 인하여, 접지 선택 라인과 이에 인접한 워드 라인(WL0) 사이의 소오스/드레인 영역에서 강한 전기장이 형성되며, 이로 인하여 전자-홀 쌍이 생성된다. 전자-홀 쌍 중 홀은 기판 바이어스 영향을 받아 기판 쪽으로 이동하고, 전자는 접지 선택 라인(GSL)의 채널 전압과 선택된 워드 라인(WL0)의 채널 전압에 의한 강한 횡방향의 전기장에 의해 핫 일렉트론(hot electron)이 된다. 상기 핫 일렉트론은 선택된 워드 라인(WL0)에서 산란하여 정보저장막으로 주입될 수 있다. 이러한 현상은 스트링 선택 라인(SSL)과 인접한 워드 라인(WLn-1) 사이에서도 발생할 수 있다. 이에 따라, 프로그램 금지 셀이 프로그램되는 프로그램 디스터번스(program disturbance) 현상이 발생한다.
도 2는 3차원 메모리 소자의 프로그램 디스터번스를 설명하기 위한 회로도이다.
도 2를 참조하면, 3차원 메모리 소자는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0, BL1, BL2, BL3) 및 상기 공통 소오스 라인(CSL)과 상기 비트라인들(BL0-BL3) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 반도체 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 비트라인들(BL0-BL3)은 반도체 기판으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트라인들(BL0-BL3)은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL0-BL3)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL3) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
접지 선택 트랜지스터들(GST)은 기판으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 접지 선택 라인(GSL)은 공통 소오스 라인(CSL) 및 이에 가장 인접하는 메모리 셀 트랜지스터(MCT) 사이에 배치되는, 평판(plate) 모양 또는 빗(comb) 모양의 도전 패턴일 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 워드라인들(WL0-WL3) 각각은 기판의 상부면에 평행한 평판 모양 또는 빗 모양의 도전 패턴일 수 있다. 한편, 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL3) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)으로부터 수직하게 연장되어 비트 라인(BL0-BL3)에 접속하는 반도체 기둥(pillar)을 포함할 수 있다. 반도체 기둥들은 접지 선택 라인(GSL) 및 워드라인들(WL0-WL3)을 관통하도록 형성될 수 있다. 이에 더하여, 반도체 기둥은 몸체부 및 몸체부의 일단 또는 양단에 형성되는 불순물 영역들을 포함할 수 있다. 예를 들면, 드레인 영역이 반도체 기둥의 상단에 형성될 수 있다.
한편, 워드라인들(WL0-WL3)과 반도체 기둥 사이에는 정보저장막이 배치될 수 있다. 일 실시예에 따르면, 정보저장막은 전하저장막일 수 있다. 예를 들면, 정보저장막은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다.
접지 선택 라인(GSL)과 반도체 기둥사이 또는 스트링 선택 라인들(SSL)과 반도체 기둥 사이에는, 접지 선택 트랜지스터(GST) 또는 스트링 선택 트랜지스터(SST)의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 접지 및 스트링 선택 트랜지스터들(GST, SST) 중의 적어도 하나의 게이트 절연막은 메모리 셀 트랜지스터(MCT)의 정보저장막과 동일한 물질로 형성될 수 있지만, 통상적인 모오스펫(MOSFET)을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 메모리 셀 트랜지스터들(MCT)은 반도체 기둥을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에 따르면, 반도체 기둥은, 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다. 이 경우, 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터(SST)은 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)으로부터의 기생 전계(fringe field)에 의해 형성되는 반전 영역들(inversion layer)을 공유함으로써 전기적으로 연결될 수 있다.
도 1에서 설명한 바와 같이, 동일한 전압조건에서 동일한 원리에 의하여 프로그램 디스터번스 현상이 발생할 수 있다. 다시 말하면, 선택된 메모리 셀(MC1)의 프로그램 전압 조건에서, 비선택된 메모리 셀(MC2)이 프로그램될 수 있다.
도 3은 본 발명의 제 1 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 단면도이다. 도 4는 본 발명의 실시예에 따라 프로그램 디스터번스가 방지되는 것을 보여주는 그래프이다.
도 3을 참조하면, 반도체 기판(10) 상에 복수 개의 워드 라인들(WL0~WLn-1)이 제공된다. 상기 반도체 기판(10)은 예를 들면, 제 1 도전형인 피-형 불순물을 포함할 수 있다. 상기 복수 개의 워드 라인들(WL0~WLn-1)은 상기 반도체 기판(10) 상의 터널 절연막(20), 상기 터널 절연막(20) 상의 전하트랩층(30), 상기 전하트랩층(30) 상의 블로킹 절연막(40), 상기 블로킹 절연막(40) 상의 제어 게이트(50) 및 상기 제어 게이트(50) 상의 하드 마스크(60)를 포함할 수 있다.
상기 워드 라인들(WL0~WLn-1)의 일측에 접지 선택 라인(GSL)이 제공된다. 상기 워드 라인들(WL0~WLn-1)의 타측에 스트링 선택 라인(SSL)이 제공된다. 상기 접지 선택 라인(GSL)에 가장 인접한 워드 라인(WL0)과 상기 접지 선택 라인(GSL) 사이에 제 1 더미 워드 라인(DWL1)이 개재된다. 또한, 상기 스트링 선택 라인(SSL)에 가장 인접한 워드 라인(WLn-1)과 상기 스트링 선택 라인(SSL) 사이에 제 2 더미 워드 라인(DWL2)이 개재된다. 상기 제 1 및 제 2 더미 워드 라인들(DWL1, DWL2)은 수평 전계를 감소시켜 프로그램 디스터번스 현상을 감소시킬 수 있다.
상기 접지 선택 라인(GSL)과 제 1 더미 워드 라인(DWL1)이 이격된 제 1 거리(L1) 및 상기 제 1 더미 워드 라인(DWL1)과 워드 라인(WL0)이 이격된 제 2 거리(L2)는 상기 워드 라인들(WL0~WLn-1)이 서로에 대하여 이격된 제 3 거리(L3)보다 길다. 또한, 상기 스트링 선택 라인(SSL)과 제 2 더미 워드 라인(DWL2)이 이격된 제 1 거리(L1) 및 상기 제 2 더미 워드 라인(DWL2)과 워드 라인(WLn-1)이 이격된 제 2 거리(L2)는 상기 워드 라인들(WL0~WLn-1)이 서로에 대하여 이격된 제 3 거리(L3)보다 길다.
상기 제 1 거리(L1)는 상기 제 2 거리(L2)보다 길거나 동일할 수 있다. 또는 상기 제 1 거리(L1)는 상기 제 2 거리(L2)보다 짧을 수 있다. 상기 접지 선택 라인(GSL)의 채널 영역은 상기 접지 선택 라인(GSL)과 제 1 더미 워드 라인(DWL1) 사이의 반도체 기판(10)과 동일한 도전형을 가질 수 있다. 즉, 접지 선택 라인(GSL)과 제 2 더미 워드 라인(DWL2) 사이에 반대 도전형을 도핑하여 소오스/드레인 영역을 형성하지 않는다. 본 발명의 실시예에 따르면, 상기 접지 선택 라인(GSL)과 제 1 더미 워드 라인(DWL1) 사이의 반도체 기판(10)에, 기생 전계(fringe field)에 의하여 소오스/드레인이 유도될 수 있다.
마찬가지로, 상기 스트링 선택 라인(SSL)의 채널 영역과 제 2 더미 워드 라인(DWL2)의 채널 영역은 스트링 선택 라인(SSL)과 제 2 더미 워드 라인(DWL2) 사이의 반도체 기판(10)과 동일한 도전형을 가질 수 있다. 상기 워드 라인들(WL0~WLn-1)의 채널 영역들은 상기 워드 라인들(WL0~WLn-1)의 채널 영역들 사이의 반도체 기판(10)과 동일한 도전형을 가질 수 있다. 따라서, 본 발명의 제 1 실시예에 따른 비휘발성 메모리 소자의 스트링(string)은 기생 전계를 이용하여 소오스/드레인 영역을 유도한다.
도 4를 참조하면, 횡축은 프로그램 동작에서 더미 워드 라인(DWL)의 전계값을 나타내며, E1은 프로그램 동작에서 핫 일렉트론이 발생하여 워드 라인으로 주입되는 전계를 나타낸다.
일반적으로, 상기 제 1 거리(L1)를 확장하고, 제 2 거리(L2)와 제 3 거리(L3)를 동일하게 설정하게 되면, 접지 선택 라인(GSL)과 더미 워드 라인(DWL) 사이의 최대 전계값이 감소하게 된다. 하지만, 접지 선택 라인(GSL)과 더미 워드 라인(DWL) 사이의 소오스/드레인 영역이 기생 전계에 의하여 발생하는 경우, 셀 전류(cell current)가 비이상적으로 감소하는 문제점이 발생할 수 있다. 또한, 프로그램 동작에서 더미 워드 라인(DWL)의 전압을 감소시키면, 접지 선택 라인(GSL)과 더미 워드 라인(DWL)의 최대 전계는 감소시킬 수 있지만 더미 워드 라인(DWL)과 워드 라인(WL0) 사이의 최대 전계가 증가하여 핫 일렉트론이 발생할 수 있다.
위에서 설명한 상기 제 2 거리(L2)와 제 3 거리(L3)가 동일하고, 상기 제 1 거리(L1)이 상기 제 2 거리(L2)와 제 3 거리(L3)보다 큰 경우를 본 발명의 제 1 실시예와 대비하여 도 4에 나타낸 내용을 설명한다.
상기 제 1 거리(L1) 및 제 2 거리(L2)가 상기 제 3 거리(L3)보다 길다는 것은 접지 선택 라인(GSL)과 더미 워드 라인(DWL) 사이의 최대 전계(GTD)가 증가한다는 것을 의미하며, 상기 더미 워드 라인(DWL)과 워드 라인(WL0) 사이의 최대 전계(DTW)는 감소한다는 것을 의미한다.
본 발명의 제 1 실시예에 따르면, 더미 워드 라인(DWL)의 전압을 조절하게 되면 프로그램 디스터번스를 방지할 수 있으며, 기생 전계가 약화되는 것을 최소화할 수 있다.
도 5는 본 발명의 제 2 실시예에 따른 비휘발성 메모리 소자를 설명하는 사시도이다. 도 3 및 4를 참조하여 설명한 프로그램 디스터번스를 방지하는 원리는 동일하게 적용된다. 따라서, 중복되는 기술적 효과에 대한 설명은 생략하기로 한다.
도 5를 참조하면, 반도체 기판(100) 상에 교대로 반복하여 게이트 패턴들(GSL, DWL1, WL0~WLn-1, DWL2, SSL) 및 절연 패턴들(112)이 적층된다. 상기 최하부 게이트 패턴(GSL)과 상기 반도체 기판(100) 사이에 버퍼 절연막(105)이 배치될 수 있다. 상기 버퍼 절연막(105)은 실리콘 산화막을 포함할 수 있다. 상기 게이트 패턴들(GSL, DWL1, WL0~WLn-1, DWL2, SSL)은 도전성을 가지는 폴리 실리콘 또는 금속을 포함할 수 있다. 상기 절연 패턴들(112)은 실리콘 산화막을 포함할 수 있다.
상기 게이트 패턴들(GSL, DWL1, WL0~WLn-1, DWL2, SSL) 및 상기 절연 패턴들(112)을 관통하며, 상기 반도체 기판(100)으로부터 위로 연장되는 반도체 패턴들(170)이 배치된다. 상기 반도체 패턴들(170)은 실리콘을 포함할 수 있다. 상기 반도체 패턴들(170)과 상기 게이트 패턴들(GSL, DWL1, WL0~WLn-1, DWL2, SSL) 사이에 정보저장막(140)이 개재된다. 상기 정보저장막(140)은 상기 게이트 패턴들(GSL, DWL1, WL0~WLn-1, DWL2, SSL)과 상기 반도체 패턴들(170) 사이뿐만 아니라 상기 게이트 패턴들(GSL, DWL1, WL0~WLn-1, DWL2, SSL)의 상부면 및 하부면에도 배치될 수 있다. 상기 정보저장막(140)은 터널 절연막(142), 전하트랩층(144) 및 블로킹 절연막(146)을 포함할 수 있다. 상기 전하트랩층(144)은 전하 트랩 사이트를 가질 수 있다. 상기 반도체 패턴들(170)이 가지는 관통 영역 내에 매립막(160)이 배치될 수 있다.
상기 반도체 패턴들(170) 사이에 상기 게이트 패턴들(GSL, DWL1, WL0~WLn-1, DWL2, SSL)을 이격시키는 분리 절연막(172)이 배치될 수 있다. 상기 반도체 패턴들(170) 사이의 반도체 기판(100)에 공통 소오스 영역(102)이 제공될 수 있다. 상기 공통 소오스 영역(102)은 상기 분리 절연막(172) 아래의 반도체 기판(100)에 배치될 수 있다. 상기 반도체 패턴들(170) 및 게이트 패턴들(GSL, DWL1, WL0~WLn-1, DWL2, SSL) 상에 상부 층간 절연막(180)이 배치될 수 있다. 상기 상부 층간 절연막(180)에, 상기 반도체 패턴들(170)과 전기적으로 연결되는 콘택 플러그들(185)가 배치될 수 있다. 상기 콘택 플러그들(185)에 전기적으로 연결되며, 상기 게이트 패턴들(GSL, DWL1, WL0~WLn-1, DWL2, SSL)을 가로지르는 비트라인들(190)이 배치될 수 있다.
상기 게이트 패턴들은 복수 개의 워드 라인들(WL0~WLn-1), 상기 워드 라인들(WL0~WLn-1) 일측의 접지 선택 라인(GSL), 워드 라인들(WL0~WLn-1) 타측의 스트링 선택 라인(SSL), 접지 선택 라인(GSL)에 가장 인접하는 워드 라인(WL0)과 접지 선택 라인(GSL) 사이에 개재되는 제 1 더미 워드 라인(DWL1), 스트링 선택 라인(SSL)에 가장 인접하는 워드 라인(WL0)과 스트링 선택 라인(SSL) 사이에 개재되는 제 2 더미 워드 라인(DWL2)을 포함한다. 상기 접지 선택 라인(GSL)과 제 1 더미 워드 라인(DWL1)이 이격된 제 1 거리(L1) 및 상기 제 1 더미 워드 라인(DWL1)과 워드 라인(WL0)이 이격된 제 2 거리(L2)는 상기 워드 라인들(WL0~WLn-1)이 서로에 대하여 이격된 제 3 거리(L3)보다 길다. 또한, 상기 스트링 선택 라인(SSL)과 제 2 더미 워드 라인(DWL2)이 이격된 제 1 거리(L1) 및 상기 제 2 더미 워드 라인(DWL2)과 워드 라인(WLn-1)이 이격된 제 2 거리(L2)는 상기 워드 라인들(WL0~WLn-1)이 서로에 대하여 이격된 제 3 거리(L3)보다 길다.
상기 접지 선택 라인(GSL)과 더미 워드 라인(DWL) 사이 및 상기 더미 워드 라인(DWL)과 워드 라인(WL0) 사이에 개재된 상기 절연 패턴(112)의 두께는 상기 워드 라인들(WL0~WLn-1)이 사이에 개재된 상기 절연 패턴(112)의 두께보다 두꺼울 수 있다. 마찬가지로, 상기 스트링 선택 라인(SSL)과 더미 워드 라인(DWL) 사이 및 상기 더미 워드 라인(DWL)과 워드 라인(WLn-1) 사이에 개재된 상기 절연 패턴(112)의 두께는 상기 워드 라인들(WL0~WLn-1) 사이에 개재된 상기 절연 패턴(112)의 두께보다 두꺼울 수 있다. 상기 제 1 거리(L1)는 상기 제 2 거리(L2)보다 길거나 동일할 수 있다. 또는 상기 제 1 거리(L1)는 상기 제 2 거리(L2)보다 짧을 수 있다. 상기 게이트 패턴들(GSL, DWL1, WL0~WLn-1, DWL2, SSL)은 서로 근접하여 배치되어 기생 전계에 의하여 상기 반도체 패턴들(170)에 소오스/드레인 영역을 유도할 수 있다. 본 발명의 제 2 실시예에 따르며, 3차원적으로 배열된 비휘발성 메모리 소자는 프로그램 디스터번스 현상을 감소시키면서 셀 전류를 확보할 수 있다.
도 6은 본 발명의 제 3 실시예에 따른 비휘발성 메모리 소자를 설명하는 사시도이다. 도 3 및 4를 참조하여 설명한 프로그램 디스터번스를 방지하는 원리는 동일하게 적용된다. 또한, 도 5에서 설명된 제 2 실시예와 중복되는 설명은 생략하기로 한다.
도 6을 참조하면, 반도체 기판(300) 상에 교대로 반복하여 게이트 패턴들(GSL, DWL1, WL0~WLn-1, DWL2, SSL) 및 절연 패턴들(312)이 적층된다. 최하부 게이트 패턴(GSL)과 상기 반도체 기판(100) 사이에 버퍼 절연막(305)이 배치될 수 있다. 상기 게이트 패턴들(GSL, DWL1, WL0~WLn-1, DWL2, SSL) 및 상기 절연 패턴들(312)을 관통하며, 상기 반도체 기판(300)으로부터 위로 연장되는 반도체 패턴들(370)이 배치된다. 상기 반도체 패턴들(370)과 상기 게이트 패턴들(GSL, DWL1, WL0~WLn-1, DWL2, SSL) 사이에 정보저장막(340)이 개재되며, 상기 반도체 패턴(370)의 측면을 따라 배치될 수 있다. 상기 정보저장막(340)은 터널 절연막(342), 전하트랩층(344) 및 블로킹 절연막(346)을 포함할 수 있다. 상기 반도체 패턴들(370)이 가지는 관통 영역 내에 매립막(360)이 배치될 수 있다.
상기 반도체 기판(100) 상부에 공통 소오스 영역(102)이 제공될 수 있다. 상기 반도체 패턴들(370) 및 게이트 패턴들(GSL, DWL1, WL0~WLn-1, DWL2, SSL) 상에 상부 층간 절연막(380)이 배치될 수 있다. 상기 상부 층간 절연막(380)에, 상기 반도체 패턴들(370)과 전기적으로 연결되는 콘택 플러그들(385)가 배치될 수 있다. 상기 콘택 플러그들(385)에 전기적으로 연결되며, 상기 게이트 패턴들(GSL, DWL1, WL0~WLn-1, DWL2, SSL)을 가로지르는 비트라인들(390)이 배치될 수 있다.
상기 게이트 패턴들은 복수 개의 워드 라인들(WL0~WLn-1), 상기 워드 라인들(WL0~WLn-1) 일측의 접지 선택 라인(GSL), 워드 라인들(WL0~WLn-1) 타측의 스트링 선택 라인(SSL), 접지 선택 라인(GSL)에 가장 인접하는 워드 라인(WL0)과 접지 선택 라인(GSL) 사이에 개재되는 제 1 더미 워드 라인(DWL1), 스트링 선택 라인(SSL)에 가장 인접하는 워드 라인(WL0)과 스트링 선택 라인(SSL) 사이에 개재되는 제 2 더미 워드 라인(DWL2)을 포함한다. 상기 접지 선택 라인(GSL)과 제 1 더미 워드 라인(DWL1)이 이격된 제 1 거리(L1) 및 상기 제 1 더미 워드 라인(DWL1)과 워드 라인(WL0)이 이격된 제 2 거리(L2)는 상기 워드 라인들(WL0~WLn-1)이 서로에 대하여 이격된 제 3 거리(L3)보다 길다. 또한, 상기 스트링 선택 라인(SSL)과 제 2 더미 워드 라인(DWL2)이 이격된 제 1 거리(L1) 및 상기 제 2 더미 워드 라인(DWL2)과 워드 라인(WLn-1)이 이격된 제 2 거리(L2)는 상기 워드 라인들(WL0~WLn-1)이 서로에 대하여 이격된 제 3 거리(L3)보다 길다.
상기 접지 선택 라인(GSL)과 제 1 더미 워드 라인(DWL1) 사이 및 상기 제 1 더미 워드 라인(DWL1)과 워드 라인(WL0) 사이에 개재된 상기 절연 패턴(312)의 두께는 상기 워드 라인들(WL0~WLn-1)이 사이에 개재된 상기 절연 패턴(312)의 두께보다 두꺼울 수 있다. 마찬가지로, 상기 스트링 선택 라인(SSL)과 제 2 더미 워드 라인(DWL2) 사이 및 상기 제 2 더미 워드 라인(DWL2)과 워드 라인(WLn-1) 사이에 개재된 상기 절연 패턴(312)의 두께는 상기 워드 라인들(WL0~WLn-1) 사이에 개재된 상기 절연 패턴(312)의 두께보다 두꺼울 수 있다. 상기 제 1 거리(L1)는 상기 제 2 거리(L2)보다 길거나 동일할 수 있다. 또는 상기 제 1 거리(L1)는 상기 제 2 거리(L2)보다 짧을 수 있다. 상기 게이트 패턴들(GSL, DWL1, WL0~WLn-1, DWL2, SSL)은 서로 근접하여 배치되어 기생 전계에 의하여 상기 반도체 패턴들(370)에 소오스/드레인 영역을 유도할 수 있다.
도 7a 내지 7j는 본 발명의 제 4 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 사시도들이다.
도 7a를 참조하면, 반도체 기판(100) 상에 복수 개의 박막들로 구성되는 박막 구조체(115)를 형성한다. 상기 박막 구조체(115)는 차례로 그리고 반복하여 적층된 제 1 절연막(110) 및 제 2 절연막(120)으로 형성될 수 있다. 즉, 상기 박막 구조체(115)는 차례로 적층된 복수 개의 제 1 절연막들(110) 및 이들 사이에 개재되는 복수 개의 제 2 절연막들(120)을 포함할 수 있다. 상기 제 2 절연막(120)은 도 5에서 설명된, 접지 선택 라인(GSL)과 제 1 더미 워드 라인(DWL1)이 이격된 제 1 거리(L1) 및 제 1 더미 워드 라인(DWL1)과 워드 라인(WL0)이 이격된 제 2 거리(L2)는 상기 워드 라인들(WL0~WLn-1)이 서로에 대하여 이격된 제 3 거리(L3)보다 길다는 조건을 만족시키는 두께를 가질 수 있다. 또한, 스트링 선택 라인(SSL)과 제 2 더미 워드 라인(DWL2)이 이격된 제 1 거리(L1) 및 제 2 더미 워드 라인(DWL2)과 워드 라인(WL0)이 이격된 제 2 거리(L2)는 상기 워드 라인들(WL0~WLn-1)이 서로에 대하여 이격된 제 3 거리(L3)보다 길다는 조건을 만족시키는 두께를 가질 수 있다.
상기 제 1 절연막들(110)과 제 2 절연막들(120)은 습식 식각율이 서로 다른 절연막들로 형성될 수 있다. 예를 들면, 상기 제 1 절연막들(110)은 실리콘 산화막으로 형성될 수 있으며, 상기 제 2 절연막들(120)은 실리콘 질화막으로 형성될 수 있다. 상기 박막 구조체(115)와 상기 반도체 기판(100) 사이에 버퍼 절연막(105)이 형성될 수 있다. 상기 버퍼 절연막(105)은 실리콘 산화막으로 형성될 수 있다.
도 7b를 참조하면, 상기 박막 구조체(115)를 패터닝하여, 반도체 기판(100)의 상부면을 노출시키는 복수 개의 관통 영역들(130)을 형성한다. 상기 박막 구조체(115)를 패터닝하는 것은 상기 제 1 절연막(110) 및 제 2 절연막(120)을 패터닝하여 제 1 절연패턴(112) 및 제 2 절연패턴(122)을 형성하는 것을 포함할 수 있다. 구체적으로, 상기 관통 영역들(130)을 형성하는 것은, 박막 구조체(115) 상에 관통 영역들(130)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 식각 마스크로 사용하여 박막 구조체(115)를 이방성 식각하는 단계를 포함할 수 있다. 상기 관통영역들(130)은 2차원적으로 그리고 규칙적으로 형성될 수 있다. 상기 관통 영역들(130)은 도시된 것처럼, 상기 반도체 기판(200)의 상부면을 노출시키는 직사각형의 바닥면을 갖는 트렌치일 수 있다.
도 7c를 참조하면, 상기 관통 영역들(130)을 덮는 반도체막(150)이 형성된다. 상기 반도체막(150)은 상기 관통 영역들(130) 내에 갭 영역(135)을 정의하도록 형성될 수 있다. 상기 반도체막(150)은 화학 기상 증착(chemical vapor deposition) 방법으로 형성될 수 있다.
도 7d를 참조하면, 상기 관통 영역(130) 내에 매립막(160)이 형성될 수 있다. 상기 매립막(160)은 상기 갭 영역(135)을 채우도록 형성될 수 있다. 상기 매립막(160)은 상기 갭 영역(135)을 채우는 절연막을 형성하고, 절연막에 평탄화 공정을 진행하여 형성될 수 있다. 본 발명의 실시예와 다르게, 상기 반도체막(150)은 상기 관통 영역(130)을 모두 채우도록 형성되어, 상기 매립막(160)이 형성되지 않을 수 있다.
상기 반도체막(150)을 패터닝하여, 상기 관통 영역들(130) 내에 상기 반도체 기판(100)으로부터 위로 연장되는 반도체 패턴들(170)이 형성된다. 상기 반도체 패턴들(170)은 상기 제 1 및 제 2 절연 패턴들(112, 122)의 측벽들을 가로지르며 연장될 수 있다. 상기 반도체 패턴들(170)을 형성하는 것은 상기 반도체막(150)을 분리시키는 분리영역들을 형성하는 것을 포함할 수 있다. 상기 분리영역들 내에 갭필 절연막(174)이 채워질 수 있다. 상기 갭필 절연막(174)은 실리콘 산화막일 수 있다.
도 7e를 참조하면, 상기 매립막(160) 및 갭필 절연막(174) 사이의 제 1 절연패턴(112) 및 제 2 절연패턴(122)을 분리시키며, 상기 반도체 기판(100)을 노출시키는 제 1 분리 영역(162)이 형성된다. 상기 제 1 분리 영역(162)은 이방성 식각 공정으로 형성될 수 있다. 상기 제 1 분리 영역(162)은 상기 매립막(160) 사이에 형성될 수 있다.
도 7f를 참조하면, 상기 제 1 분리 영역(162)에 의하여 노출된 제 2 절연패턴(122)이 제거되어 언더컷 영역(164)이 형성된다. 상기 제 2 절연패턴(122)이 제거됨으로써, 상기 제 1 절연패턴(112) 사이의 상기 반도체 패턴들(170)이 노출될 수 있다. 상기 제 2 절연패턴(122)은 습식 식각 공정으로 제거될 수 있다. 상기 제 2 절연패턴(122)은 상기 제 1 절연패턴(112)에 대하여 식각 선택성을 가질 수 있다.
도 7g를 참조하면, 상기 노출된 제 1 절연패턴(112) 및 반도체 패턴들(170)을 덮는 정보저장막(140)이 형성된다. 상기 정보저장막(140)은 전하 트랩 사이트를 가지는 전하트랩층(144)을 포함할 수 있다. 구체적으로, 상기 정보저장막(140)은 상기 반도체 패턴들(170)에 접촉하는 터널 절연막(142), 상기 터널 절연막(144) 상의 전하트랩층(144) 및 전하트랩층(144) 상의 블로킹 절연막(146)으로 형성될 수 있다. 상기 전하트랩층(144)은 실리콘 질화막을 포함할 수 있으며, 상기 터널 절연막(146)은 실리콘 산화막 또는 실리콘 산화막을 포함하는 다층 절연막을 포함할 수 있으며, 상기 블로킹 절연막(142)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)으로 형성될 수 있다. 상기 정보저장막(140)이 세 개의 박막으로 표현되어 있지만, 데이터를 저장할 수 있는 조건에서 세 개 이상의 박막층으로 형성될 수 있다.
도 7h를 참조하면, 상기 제 1 절연패턴(112) 사이의 언더컷 영역(164)에 게이트 패턴(165)이 형성된다. 상기 게이트 패턴(165)은 폴리 실리콘 또는 금속 물질로 형성될 수 있다. 상기 게이트 패턴(165)은 일방향으로 연장되는 라인 형태일 수 있다. 상기 게이트 패턴(165)을 형성하는 것은, 상기 정보저장막(140)이 형성된 제 1 절연 패턴(112) 사이에 게이트 도전막을 형성하고, 상기 게이트 도전막을 패터닝하여 재분리시키는 제 2 분리 영역(163)을 형성하는 것을 포함할 수 있다. 상기 제 2 분리 영역(163)은 상기 제 1 분리 영역(162)과 동일한 위치에 형성될 수 있으며, 상기 제 1 절연 패턴(112)의 측벽을 노출시킬 수 있다.
도 7i를 참조하면, 상기 제 2 분리 영역(163)이 노출하는 상기 반도체 기판(100)에 공통 소오스 영역(102)이 형성된다. 상기 공통 소오스 영역(102)은 이온 주입 공정에 의하여 형성될 수 있다. 상기 제 2 분리 영역(163)을 채우는 분리 절연막(172)이 형성된다. 상기 분리 절연막(172)은 실리콘 산화막으로 형성될 수 있다. 상기 분리 절연막(172)은 상기 제 2 분리 영역(163)을 채우는 절연막을 형성하고, 평탄화 공정을 진행하여 형성될 수 있다.
도 7j를 참조하면, 상기 반도체 패턴들(170) 및 게이트 패턴들(165) 상에 상부 층간 절연막(180)이 형성된다. 상기 상부 층간 절연막(180)에, 상기 반도체 패턴들(170)과 전기적으로 연결되는 콘택 플러그들(185)이 형성된다. 상기 콘택 플러그들(185)과 전기적으로 연결되는 비트라인(190)이 형성된다. 상기 비트라인(190)은 상기 게이트 패턴(165)이 연장되는 방향을 가로지르는 방향으로 연장될 수 있다.
상기 게이트 패턴들은 복수 개의 워드 라인들(WL0~WLn-1), 상기 워드 라인들(WL0~WLn-1) 일측의 접지 선택 라인(GSL), 워드 라인들(WL0~WLn-1) 타측의 스트링 선택 라인(SSL), 접지 선택 라인(GSL)에 가장 인접하는 워드 라인(WL0)과 접지 선택 라인(GSL) 사이에 개재되는 제1 더미 워드 라인(DWL1), 스트링 선택 라인(SSL)에 가장 인접하는 워드 라인(WLn-1)과 스트링 선택 라인(SSL) 사이에 개재되는 제 2 더미 워드 라인(DWL2)을 포함한다. 상기 접지 선택 라인(GSL)과 제 1 더미 워드 라인(DWL1)이 이격된 제 1 거리(L1) 및 상기 제 1 더미 워드 라인(DWL1)과 워드 라인(WL0)이 이격된 제 2 거리(L2)는 상기 워드 라인들(WL0~WLn-1)이 서로에 대하여 이격된 제 3 거리(L3)보다 길다. 또한, 상기 스트링 선택 라인(SSL)과 제 2 더미 워드 라인(DWL2)이 이격된 제 1 거리(L1) 및 상기 제 2 더미 워드 라인(DWL2)과 워드 라인(WLn-1)이 이격된 제 2 거리(L2)는 상기 워드 라인들(WL0~WLn-1)이 서로에 대하여 이격된 제 3 거리(L3)보다 길다.
상기 제 1 거리(L1), 제 2 거리(L2) 및 제 3 거리(L3)는 상기 절연 패턴들(112)의 두께에 비례할 수 있다. 상기 접지 선택 라인(GSL)과 제 1 더미 워드 라인(DWL1) 사이 및 상기 제 1 더미 워드 라인(DWL1)과 워드 라인(WL0) 사이에 개재된 상기 절연 패턴(112)의 두께는 상기 워드 라인들(WL0~WLn-1)이 사이에 개재된 상기 절연 패턴(112)의 두께보다 두꺼울 수 있다. 마찬가지로, 상기 스트링 선택 라인(SSL)과 제 2 더미 워드 라인(DWL2) 사이 및 상기 제 2 더미 워드 라인(DWL2)과 워드 라인(WLn-1) 사이에 개재된 상기 절연 패턴(112)의 두께는 상기 워드 라인들(WL0~WLn-1) 사이에 개재된 상기 절연 패턴(112)의 두께보다 두꺼울 수 있다. 상기 제 1 거리(L1)는 상기 제 2 거리(L2)보다 길거나 동일할 수 있다. 또는 상기 제 1 거리(L1)는 상기 제 2 거리(L2)보다 짧을 수 있다. 상기 게이트 패턴들(165)은 서로 근접하여 배치되어 기생 전계에 의하여 상기 반도체 패턴들(170)에 소오스/드레인 영역을 유도할 수 있다. 본 발명의 제 2 실시예에 따르며, 3차원적으로 배열된 비휘발성 메모리 소자는 프로그램 디스터번스 현상을 감소시키면서 셀 전류를 확보할 수 있다.
도 8a 내지 8j는 본 발명의 제 5 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 사시도들이다. 여기서, 본 발명의 제 4 실시예와 실질적으로 중복되는 기술적 특징은 설명의 간략함을 위하여 생략한다.
도 8a를 참조하면, 반도체 기판(200) 상에 복수 개의 박막들로 구성되는 박막 구조체(215)를 형성한다. 상기 박막 구조체(215)는 차례로 그리고 반복하여 적층된 제 1 절연막(210) 및 제 2 절연막(220)으로 형성될 수 있다. 즉, 상기 박막 구조체(215)는 차례로 적층된 복수 개의 제 1 절연막들(210) 및 이들 사이에 개재되는 복수 개의 제 2 절연막들(220)을 포함할 수 있다. 상기 제 2 절연막(220)은 도 5에서 설명된, 접지 선택 라인(GSL)과 제 1 더미 워드 라인(DWL1)이 이격된 제 1 거리(L1) 및 제 1 더미 워드 라인(DWL1)과 워드 라인(WL0)이 이격된 제 2 거리(L2)는 상기 워드 라인들(WL0~WLn-1)이 서로에 대하여 이격된 제 3 거리(L3)보다 길다는 조건을 만족시키는 두께를 가질 수 있다.
상기 제 1 절연막들(210)과 제 2 절연막들(220)은 습식 식각율이 서로 다른 절연막들로 형성될 수 있다. 예를 들면, 상기 제 1 절연막들(210)은 실리콘 산화막으로 형성될 수 있으며, 상기 제 2 절연막들(220)은 실리콘 질화막으로 형성될 수 있다. 상기 박막 구조체(215)와 상기 반도체 기판(200) 사이에 버퍼 절연막(205)이 형성될 수 있다. 상기 버퍼 절연막(205)은 실리콘 산화막으로 형성될 수 있다.
도 8b를 참조하면, 상기 박막 구조체(215)를 패터닝하여, 반도체 기판(200)의 상부면을 노출시키는 복수 개의 관통 영역들(230)을 형성한다. 상기 박막 구조체(215)를 패터닝하는 것은 상기 제 1 절연막(210) 및 제 2 절연막(220)을 패터닝하여 제 1 절연패턴(212) 및 제 2 절연패턴(222)을 형성하는 것을 포함할 수 있다. 구체적으로, 상기 관통 영역들(230)을 형성하는 것은, 박막 구조체(215) 상에 관통 영역들(230)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 식각 마스크로 사용하여 박막 구조체(215)를 이방성 식각하는 단계를 포함할 수 있다. 상기 관통영역들(230)은 2차원적으로 그리고 규칙적으로 형성될 수 있다. 상기 관통 영역들(230)은 상기 반도체 기판(200)의 상부면을 노출시키는 원형의 바닥면을 갖는 홀 형태일 수 있다.
도 8c를 참조하면, 상기 관통 영역들(230)을 덮는 반도체막(250)이 형성된다. 상기 반도체막(250)은 상기 관통 영역들(230) 내에 갭 영역(235)을 정의하도록 형성될 수 있다. 상기 반도체막(250)은 화학 기상 증착(chemical vapor deposition) 방법으로 형성될 수 있다.
도 8d를 참조하면, 상기 관통 영역(230) 내에 매립막(260)이 형성될 수 있다. 상기 매립막(260)은 상기 갭 영역(235)을 채우도록 형성될 수 있다. 상기 매립막(260)은 상기 갭 영역(235)을 채우는 절연막을 형성하고, 절연막에 평탄화 공정을 진행하여 형성될 수 있다. 이와 다르게, 상기 반도체막(250)은 상기 관통 영역(230)을 모두 채우도록 형성되어, 상기 매립막(260)이 형성되지 않을 수 있다.
도 8e를 참조하면, 상기 매립막(260) 사이의 제 1 절연패턴(212) 및 제 2 절연패턴(222)을 분리시키며, 상기 반도체 기판(200)을 노출시키는 제 1 분리 영역(262)이 형성된다. 상기 제 1 분리 영역(262)은 이방성 식각 공정으로 형성될 수 있다. 상기 제 1 분리 영역(262)은 상기 매립막(260) 사이에 위치하게 되고 상기 매립막(260)과 평행하게 형성될 수 있다.
도 8f를 참조하면, 상기 제 1 분리 영역(262)에 의하여 노출된 제 2 절연패턴(222)이 제거되어 언더컷 영역(264)이 형성된다. 상기 제 2 절연패턴(222)이 제거됨으로써, 상기 제 1 절연패턴(212) 사이의 상기 반도체막(250)이 노출될 수 있다. 상기 제 2 절연패턴(222)은 습식 식각 공정으로 제거될 수 있다. 상기 제 2 절연패턴(222)은 상기 제 1 절연패턴(212)에 대하여 식각 선택성을 가질 수 있다.
도 8g를 참조하면, 상기 노출된 제 1 절연패턴(212) 및 반도체막(250)을 덮는 정보저장막(240)이 형성된다. 상기 정보저장막(240)은 전하 트랩 사이트를 가지는 전하트랩층(244)을 포함할 수 있다. 구체적으로, 상기 정보저장막(240)은 상기 반도체막(250)에 접촉하는 터널 절연막(242), 상기 터널 절연막(244) 상의 전하트랩층(244) 및 전하트랩층(244) 상의 블로킹 절연막(246)으로 형성될 수 있다. 상기 전하트랩층(244)은 실리콘 질화막을 포함할 수 있으며, 상기 터널 절연막(246)은 실리콘 산화막 또는 실리콘 산화막을 포함하는 다층 절연막을 포함할 수 있으며, 상기 블로킹 절연막(242)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)으로 형성될 수 있다. 도 21에서, 상기 정보저장막(240)이 세 개의 박막으로 표현되어 있지만, 데이터를 저장할 수 있는 조건에서 세 개 이상의 박막층으로 형성될 수 있다.
도 8h를 참조하면, 상기 제 1 절연패턴(212) 사이의 언더컷 영역(264)에 게이트 패턴(265)이 형성된다. 상기 게이트 패턴(265)은 폴리 실리콘 또는 금속 물질로 형성될 수 있다. 상기 게이트 패턴(265)은 일방향으로 연장되는 라인 형태일 수 있다. 상기 게이트 패턴(265)을 형성하는 것은, 상기 정보저장막(240)이 형성된 제 1 절연 패턴(212) 사이에 게이트 도전막을 형성하고, 상기 게이트 도전막을 패터닝하여 재분리시키는 제 2 분리 영역(263)을 형성하는 것을 포함할 수 있다. 상기 제 2 분리 영역(263)은 상기 제 1 분리 영역(262)과 동일한 위치에 형성될 수 있으며, 상기 제 1 절연 패턴(212)의 측벽을 노출시킬 수 있다. 상기 제 2 분리 영역(263)이 노출하는 상기 반도체 기판(200)에 공통 소오스 영역(202)이 형성된다. 상기 공통 소오스 영역(202)은 이온 주입 공정에 의하여 형성될 수 있다.
도 8i를 참조하면, 상기 제 2 분리 영역(263)을 채우는 분리 절연막(272)이 형성된다. 상기 분리 절연막(272)은 실리콘 산화막으로 형성될 수 있다. 상기 반도체막(250) 및 상기 게이트 패턴(265)은 3차원적으로 배열된 트랜지스터를 구성할 수 있다.
도 8j를 참조하면, 상기 반도체막(250)과 전기적으로 연결되는 비트라인(282)이 형성된다. 상기 비트라인(282)은 상기 게이트 패턴(265)이 연장되는 방향을 가로지르는 방향으로 연장될 수 있다. 상기 반도체막(250) 및 게이트 패턴들(265) 상에 상부 층간 절연막(280)이 형성될 수 있다. 상기 상부 층간 절연막(280)에, 상기 비트라인(282)과 반도체 패턴들(270)를 전기적으로 연결하는 콘택 플러그(285)가 형성될 수 있다.
상기 게이트 패턴들은 복수 개의 워드 라인들(WL0~WLn-1), 상기 워드 라인들(WL0~WLn-1) 일측의 접지 선택 라인(GSL), 워드 라인들(WL0~WLn-1) 타측의 스트링 선택 라인(SSL), 접지 선택 라인(GSL)에 가장 인접하는 워드 라인(WL0)과 접지 선택 라인(GSL) 사이에 개재되는 제 1 더미 워드 라인(DWL1), 스트링 선택 라인(SSL)에 가장 인접하는 워드 라인(WLn-1)과 스트링 선택 라인(SSL) 사이에 개재되는 제 2 더미 워드 라인(DWL2)을 포함한다. 상기 접지 선택 라인(GSL)과 제 1 더미 워드 라인(DWL1)이 이격된 제 1 거리(L1) 및 상기 제 1 더미 워드 라인(DWL1)과 워드 라인(WL0)이 이격된 제 2 거리(L2)는 상기 워드 라인들(WL0~WLn-1)이 서로에 대하여 이격된 제 3 거리(L3)보다 길다. 또한, 상기 스트링 선택 라인(SSL)과 제 2 더미 워드 라인(DWL2)이 이격된 제 1 거리(L1) 및 상기 제 2 더미 워드 라인(DWL2)과 워드 라인(WLn-1)이 이격된 제 2 거리(L2)는 상기 워드 라인들(WL0~WLn-1)이 서로에 대하여 이격된 제 3 거리(L3)보다 길다.
도 9a 내지 9g는 본 발명의 제 6 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 사시도들이다. 여기서, 본 발명의 제 4 실시예와 실질적으로 중복되는 기술적 특징은 설명의 간략함을 위하여 생략한다.
도 9a를 참조하면, 상기 반도체 기판(300) 상에 복수 개의 박막들로 구성되는 박막 구조체(315)를 형성한다. 반도체 기판(300)은 단결정 실리콘으로 형성될 수 있다. 또는, 상기 반도체 기판(300)은 다른 반도체 특성을 제공하는 반도체 물질로 형성될 수 있다.
상기 박막 구조체(315)는 차례로 그리고 반복하여 적층된 절연막(310) 및 도전막(320)으로 형성될 수 있다. 즉, 상기 박막 구조체는 차례로 적층된 복수 개의 절연막들(310) 및 이들 사이에 개재되는 복수 개의 도전막들(320)을 포함할 수 있다. 상기 절연막들(310)의 두께는 도 5에서 설명된 제 1, 제 2 및 제 3 거리(L1, L2, L3)를 결정할 수 있다. 즉, 상기 절연막들(310)은 접지 선택 라인(GSL)과 제 1 더미 워드 라인(DWL1)이 이격된 제 1 거리(L1) 및 제 1 더미 워드 라인(DWL1)과 워드 라인(WL0)이 이격된 제 2 거리(L2)는 상기 워드 라인들(WL0~WLn-1)이 서로에 대하여 이격된 제 3 거리(L3)보다 길다는 조건을 만족시키는 두께를 가질 수 있다.
상기 절연막들(310)은 예를 들면, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 상기 도전막들(320)은 예를 들면, 불순물이 도핑된 다결정 실리콘 또는 금속성 물질로 형성될 수 있다. 상기 반도체 기판(300)과 상기 박막 구조체(315) 사이에 버퍼 절연막(305)이 형성될 수 있다. 상기 버퍼 절연막(305)은 실리콘 산화막으로 형성될 수 있다.
도 9b를 참조하면, 상기 박막 구조체(315)를 패터닝하여, 반도체 기판(300)의 상부면을 노출시키는 복수 개의 관통 영역들(330)을 형성한다. 상기 박막 구조체(315)를 패터닝하는 것은 상기 절연막(310) 및 도전막(320)을 패터닝하여 절연패턴(312) 및 게이트 패턴(322)을 형성하는 것을 포함할 수 있다. 구체적으로, 상기 관통 영역들(330)을 형성하는 것은, 박막 구조체(315) 상에 관통 영역들(330)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 식각 마스크로 사용하여 박막 구조체(315)를 이방성 식각하는 단계를 포함할 수 있다. 상기 관통영역들(330)은 2차원적으로 그리고 규칙적으로 형성될 수 있다.
상기 관통 영역(330)은 도시된 것처럼, 상기 반도체 기판(300)의 상부면을 노출시키는 직사각형의 바닥면을 갖는 트렌치일 수 있다. 상기 게이트 패턴(322) 중, 최하층에 배치된 라인들은 접지 선택 라인으로 사용될 수 있으며, 최상층에 배치된 라인들은 스트링 선택 라인으로 사용될 수 있다.
도 9c를 참조하면, 상기 관통 영역들(330)의 내벽을 덮는 정보저장막(340)이 형성된다. 상기 정보저장막(340)은 전하 트랩 사이트를 가지는 전하트랩층(344)을 포함할 수 있다. 상기 정보저장막(340)은 상기 게이트 패턴(322)에 접촉하는 블로킹 절연막(342)과 전하의 터널링이 일어나는 터널 절연막(346)을 포함할 수 있다. 상기 전하트랩층(344)은 상기 터널 절연막(346)과 블로킹 절연막(342) 사이에 형성되는 실리콘 질화막을 포함할 수 있으며, 상기 터널 절연막(346)은 실리콘 산화막을 포함할 수 있으며, 상기 블로킹 절연막(342)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다.
본 발명의 실시예에 따른 상기 정보저장막(340)은 상술한 전하 저장을 위한 박막으로 한정되지 않으며, 다른 동작 원리에 기초하여 정보를 저장할 수 있는 박막(예를 들면, 가변저항 메모리를 위한 박막)일 수 있다. 상기 정보저장막(340)을 형성하는 것은, 상기 관통 영역들(330)의 내벽과 상기 반도체 기판(300)을 컨포멀하게 덮는 예비 정보저장막을 형성하고, 상기 관통 영역들(330)의 내벽을 덮는 스페이서(미도시)를 마스크로 사용하여, 상기 반도체 기판(300)을 덮는 예비 정보저장막의 일부를 식각하는 것을 포함할 수 있다. 상기 스페이서는 절연막으로 형성될 수 있으며, 상기 정보저장막(340)을 형성한 후 제거될 수 있다.
도 9d를 참조하면, 상기 관통 영역들(330)을 덮는 반도체막(350)이 형성된다. 상기 반도체막(350)은 상기 관통 영역(330) 내에 갭 영역(335)을 정의하도록 형성될 수 있다. 상기 반도체막(350)은 화학 기상 증착(chemical vapor deposition) 방법으로 형성될 수 있다. 상기 반도체막(350) 아래에서 설명되는 바와 같이, 반도체 메모리 소자의 채널 영역으로 사용될 수 있다.
도 9e를 참조하면, 상기 관통 영역(330) 내에 매립막(360)이 형성될 수 있다. 상기 매립막(360)은 상기 갭 영역(335)을 채우도록 형성될 수 있다. 상기 매립막(360)은 상기 갭 영역(335)을 채우는 절연막을 형성하고, 절연막에 평탄화 공정을 진행하여 형성될 수 있다. 이와 다르게, 상기 반도체막(350)은 상기 관통 영역(330)을 모두 채우도록 형성되어, 상기 매립막(360)이 형성되지 않을 수 있다.
도 9f를 참조하면, 상기 반도체막(350)을 패터닝하여, 상기 관통 영역(330) 내에 상기 반도체 기판(300)으로부터 위로 연장되는 반도체 패턴들(370)이 형성된다. 상기 반도체 패턴들(370) 및 상기 게이트 패턴들(322)은 3차원적으로 배열된 트랜지스터를 구성할 수 있다. 상기 반도체 패턴들(370)을 패터닝하는 것은 상기 반도체막(350)을 분리시키는 분리영역들(372)을 형성하는 것을 포함할 수 있다. 상기 분리영역들(372) 내에 갭필 절연막(374)이 채워질 수 있다. 상기 갭필 절연막(374)은 실리콘 산화막일 수 있다.
도 9g를 참조하면, 상기 갭필 절연막(374) 및 반도체 패턴들(370)을 덮는 상부 층간 절연막(380)을 형성한다. 상기 상부 층간 절연막(380)에 상기 반도체 패턴들(370)과 전기적으로 연결되는 콘택 플러그들(385)을 형성한다. 상기 콘택 플러그들(385)에 전기적으로 연결되며, 상기 게이트 패턴들(322)을 가로지르는 비트라인들(390)이 형성된다.
상기 게이트 패턴들은 복수 개의 워드 라인들(WL0~WLn-1), 상기 워드 라인들(WL0~WLn-1) 일측의 접지 선택 라인(GSL), 워드 라인들(WL0~WLn-1) 타측의 스트링 선택 라인(SSL), 접지 선택 라인(GSL)에 가장 인접하는 워드 라인(WL0)과 접지 선택 라인(GSL) 사이에 개재되는 제 1 더미 워드 라인(DWL1), 스트링 선택 라인(SSL)에 가장 인접하는 워드 라인(WLn-1)과 스트링 선택 라인(SSL) 사이에 개재되는 제 2 더미 워드 라인(DWL2)을 포함한다. 상기 접지 선택 라인(GSL)과 제 1 더미 워드 라인(DWL1)이 이격된 제 1 거리(L1) 및 상기 제 1 더미 워드 라인(DWL1)과 워드 라인(WL0)이 이격된 제 2 거리(L2)는 상기 워드 라인들(WL0~WLn-1)이 서로에 대하여 이격된 제 3 거리(L3)보다 길다. 또한, 상기 스트링 선택 라인(SSL)과 제 2 더미 워드 라인(DWL2)이 이격된 제 1 거리(L1) 및 상기 제 2 더미 워드 라인(DWL2)과 워드 라인(WLn-1)이 이격된 제 2 거리(L2)는 상기 워드 라인들(WL0~WLn-1)이 서로에 대하여 이격된 제 3 거리(L3)보다 길다.
도 10a 내지 10g는 본 발명의 제 7 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 사시도들이다. 본 발명의 제 4 실시예와 실질적으로 중복되는 기술적 특징은 설명의 간략함을 위하여 생략한다.
도 10a를 참조하면, 상기 반도체 기판(400) 상에 복수 개의 박막들로 구성되는 박막 구조체(415)를 형성한다. 반도체 기판(400)은 단결정 실리콘으로 형성될 수 있다. 또는, 상기 반도체 기판(400)은 다른 반도체 특성을 제공하는 반도체 물질로 형성될 수 있다.
상기 박막 구조체(415)는 차례로 그리고 반복하여 적층된 절연막(410) 및 도전막(420)으로 형성될 수 있다. 즉, 상기 박막 구조체는 차례로 적층된 복수 개의 절연막들(410) 및 이들 사이에 개재되는 복수 개의 도전막들(420)을 포함할 수 있다. 상기 절연막들(410)은 예를 들면, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 상기 도전막들(420)은 예를 들면, 불순물이 도핑된 다결정 실리콘 또는 금속성 물질로 형성될 수 있다. 상기 반도체 기판(400)과 상기 박막 구조체(415) 사이에 버퍼 절연막(405)이 형성될 수 있다. 상기 버퍼 절연막(405)은 실리콘 산화막으로 형성될 수 있다.
도 10b를 참조하면, 상기 박막 구조체(415)를 패터닝하여, 반도체 기판(400)의 상부면을 노출시키는 복수 개의 관통 영역들(430)을 형성한다. 상기 박막 구조체(415)를 패터닝하는 것은 상기 절연막(410) 및 도전막(420)을 패터닝하여 절연패턴(412) 및 게이트 패턴(422)을 형성하는 것을 포함할 수 있다. 구체적으로, 상기 관통 영역들(430)을 형성하는 것은, 박막 구조체(415) 상에 관통 영역들(430)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 식각 마스크로 사용하여 박막 구조체(415)를 이방성 식각하는 단계를 포함할 수 있다. 상기 관통영역들(430)은 2차원적으로 그리고 규칙적으로 형성될 수 있다.
상기 관통 영역(430)은 도시된 것처럼, 상기 반도체 기판(400)의 상부면을 노출시키는 원형의 바닥면을 갖는 홀 형태일 수 있다. 상기 게이트 패턴(422) 중, 최하층에 배치된 라인들은 접지 선택 라인으로 사용될 수 있다.
도 10c를 참조하면, 상기 관통 영역들(430)의 내벽을 덮는 정보저장막(440)이 형성된다. 상기 정보저장막(440)은 전하 트랩 사이트를 가지는 전하트랩층(444)을 포함할 수 있다. 상기 정보저장막(440)은 상기 게이트 패턴(422)에 접촉하는 블로킹 절연막(442)과 전하의 터널링이 일어나는 터널 절연막(446)을 포함할 수 있다. 상기 전하트랩층(444)은 상기 터널 절연막(446)과 블로킹 절연막(442) 사이에 형성되는 실리콘 질화막을 포함할 수 있으며, 상기 터널 절연막(446)은 실리콘 산화막을 포함할 수 있으며, 상기 블로킹 절연막(442)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다.
본 발명의 실시예에 따른 상기 정보저장막(440)은 상술한 전하 저장을 위한 박막으로 한정되지 않으며, 다른 동작 원리에 기초하여 정보를 저장할 수 있는 박막(예를 들면, 가변저항 메모리를 위한 박막)일 수 있다. 상기 정보저장막(440)을 형성하는 것은, 상기 관통 영역들(430)의 내벽과 상기 반도체 기판(400)을 컨포멀하게 덮는 예비 정보저장막을 형성하고, 상기 관통 영역들(430)의 내벽을 덮는 스페이서(미도시)를 마스크로 사용하여, 상기 반도체 기판(400)을 덮는 예비 정보저장막의 일부를 식각하는 것을 포함할 수 있다. 상기 스페이서는 절연막으로 형성될 수 있으며, 상기 정보저장막(440)을 형성한 후 제거될 수 있다.
도 10d를 참조하면, 상기 관통 영역들(430)을 덮는 반도체막(450)이 형성된다. 상기 반도체막(450)은 상기 관통 영역(430) 내에 갭 영역(435)을 정의하도록 형성될 수 있다. 상기 반도체막(350)은 비휘발성 메모리 소자의 채널 영역으로 사용될 수 있다.
도 10e를 참조하면, 상기 관통 영역(430) 내에 매립막(460)이 형성될 수 있다. 상기 매립막(460)은 상기 갭 영역(435)을 채우도록 형성될 수 있다. 상기 매립막(460)은 상기 갭 영역(435)을 채우는 절연막을 형성하고, 절연막에 평탄화 공정을 진행하여 형성될 수 있다. 본 발명의 실시예와 다르게, 상기 반도체막(450)은 상기 관통 영역(430)을 모두 채우도록 형성되어, 상기 매립막(460)이 형성되지 않을 수 있다.
도 10f를 참조하면, 최상층에 형성된 게이트 패턴(422)을 패터닝하여 스트링 선택 라인(SSL)을 형성한다. 상기 스트링 선택 라인(SSL)은 상기 반도체막(450)을 가로지르는 방향을 따라 연장되도록 형성될 수 있다. 상기 스트링 선택 라인(SSL)을 형성한 후, 스트링 선택 라인(SSL) 사이에 절연막을 다시 형성할 수 있다.
도 10g를 참조하면, 상기 반도체막(450)을 덮는 상부 층간 절연막(480)을 형성한다. 상기 상부 층간 절연막(480)에 상기 반도체막(450)과 전기적으로 연결되는 콘택 플러그들(485)을 형성한다. 상기 콘택 플러그들(485)에 전기적으로 연결되며, 상기 스트링 선택 라인(SSL)을 가로지르는 비트라인들(490)이 형성된다.
상기 게이트 패턴들은 복수 개의 워드 라인들(WL0~WLn-1), 상기 워드 라인들(WL0~WLn-1) 일측의 접지 선택 라인(GSL), 접지 선택 라인(GSL)에 가장 인접하는 워드 라인(WL0)과 접지 선택 라인(GSL) 사이에 개재되는 제 1 더미 워드 라인(DWL1), 스트링 선택 라인(425, SSL)에 가장 인접하는 워드 라인(WLn-1)과 스트링 선택 라인(SSL) 사이에 개재되는 제 2 더미 워드 라인(DWL2)을 포함한다. 상기 접지 선택 라인(GSL)과 제 1 더미 워드 라인(DWL1)이 이격된 제 1 거리(L1) 및 상기 제 1 더미 워드 라인(DWL1)과 워드 라인(WL0)이 이격된 제 2 거리(L2)는 상기 워드 라인들(WL0~WLn-1)이 서로에 대하여 이격된 제 3 거리(L3)보다 길다. 또한, 상기 스트링 선택 라인(SSL)과 제 2 더미 워드 라인(DWL2)이 이격된 제 1 거리(L1) 및 상기 제 2 더미 워드 라인(DWL2)과 워드 라인(WLn-1)이 이격된 제 2 거리(L2)는 상기 워드 라인들(WL0~WLn-1)이 서로에 대하여 이격된 제 3 거리(L3)보다 길다.
도 11은 본 발명의 실시예들에 따라 비휘발성 메모리 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 11을 참조하면, 메모리 시스템(600)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(600)은 컨트롤러(610), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(620), 메모리(630), 인터페이스(640), 및 버스(650)를 포함한다. 메모리(630)와 인터페이스(640)는 버스(650)를 통해 상호 소통된다.
컨트롤러(610)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(630)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(620)는 시스템(600) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(600) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(620)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(630)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(630)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다. 인터페이스(640)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 12는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 12를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(700)는 본 발명에 따른 플래시 메모리 장치(710)를 장착한다. 본 발명에 따른 메모리 카드(700)는 호스트(Host)와 플래시 메모리 장치(710) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(720)를 포함한다.
SRAM(721)은 프로세싱 유닛(722)의 동작 메모리로써 사용된다. 호스트 인터페이스(723)는 메모리 카드(700)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(724)은 멀티 비트 플래시 메모리 장치(710)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(725)는 본 발명의 플래시 메모리 장치(710)와 인터페이싱 한다. 프로세싱 유닛(722)은 메모리 컨트롤러(720)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(700)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 13을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(810)이 장착된다. 본 발명에 따른 정보 처리 시스템(800)은 플래시 메모리 시스템(810)과 각각 시스템 버스(860)에 전기적으로 연결된 모뎀(820), 중앙처리장치(830), 램(840), 유저 인터페이스(850)를 포함한다. 플래시 메모리 시스템(810)은 플래시 메모리(811)와 상기 플래시 메모리(811)를 제어하는 메모리 컨트롤러(812)를 포함한다. 상기 플래시 메모리 시스템(810)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(810)에는 중앙처리장치(830)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(810)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(800)은 대용량의 데이터를 플래시 메모리 시스템(810)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(810)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(800)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(800)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
WL0~WLn-1: 워드 라인들 DWL: 더미 워드 라인
GSL: 접지 선택 라인 SSL: 스트링 선택 라인
L1: 제 1 거리 L2: 제 2 거리
L3: 제 3 거리
GSL: 접지 선택 라인 SSL: 스트링 선택 라인
L1: 제 1 거리 L2: 제 2 거리
L3: 제 3 거리
Claims (12)
- 반도체 기판 상의 복수 개의 워드 라인들;
상기 워드 라인들 일측의 접지 선택 라인;
상기 워드 라인들 타측의 스트링 선택 라인;
상기 접지 선택 라인과, 상기 워드 라인들 중에서 상기 접지 선택 라인에 가장 인접하는 제1 워드 라인 사이에 개재되는 제 1 더미 워드 라인; 및
상기 스트링 선택 라인과, 상기 워드 라인들 중에서 상기 스트링 선택 라인에 가장 인접하는 제2 워드 라인 사이에 개재되는 제 2 더미 워드 라인을 포함하되,
상기 제 1 더미 워드 라인과 상기 접지 선택 라인이 이격된 제 1 거리, 및 상기 제 1 더미 워드 라인과 상기 제1 워드 라인이 이격된 제 2 거리는 상기 서로 인접한 한 쌍의 워드 라인들 사이의 제 3 거리보다 긴 비휘발성 메모리 소자. - 청구항 1에 있어서,
상기 제 2 더미 워드 라인과 상기 스트링 선택 라인이 이격된 거리, 및 상기 제 2 더미 워드 라인과 상기 제2 워드 라인이 이격된 거리는 상기 제 3 거리보다 긴 비휘발성 메모리 소자. - 청구항 1에 있어서,
상기 접지 선택 라인의 채널 영역과 상기 제 1 더미 워드 라인의 채널 영역은, 상기 접지 선택 라인과 상기 제 1 더미 워드 라인 사이의 상기 반도체 기판과 동일한 도전형을 가지는 비휘발성 메모리 소자. - 청구항 3에 있어서,
상기 접지 선택 라인의 채널 영역과 상기 제 1 더미 워드 라인의 채널 영역 사이의 상기 반도체 기판에, 기생 전계에 의하여 소오스/드레인 영역이 유도되는 비휘발성 메모리 소자. - 청구항 1에 있어서,
상기 스트링 선택 라인의 채널 영역과 상기 제 2 더미 워드 라인의 채널 영역은, 상기 스트링 선택 라인과 상기 제 2 더미 워드 라인 사이의 상기 반도체 기판과 동일한 도전형을 가지는 비휘발성 메모리 소자. - 청구항 1에 있어서,
상기 워드 라인들의 채널 영역들은 상기 워드 라인들의 채널 영역들 사이의 상기 반도체 기판과 동일한 도전형을 가지는 비휘발성 메모리 소자. - 반도체 기판 상에 교대로 반복하여 적층된 게이트 패턴들 및 절연 패턴들;
상기 게이트 패턴들 및 상기 절연 패턴들을 관통하며, 상기 반도체 기판으로부터 위로 연장되는 반도체 패턴들; 및
상기 반도체 패턴들과 상기 게이트 패턴들 사이에 개재되는 정보저장막을 포함하되,
상기 게이트 패턴들은 복수 개의 워드 라인들, 상기 워드 라인들 아래에 접지 선택 라인, 상기 워드 라인들 상에 스트링 선택 라인, 상기 접지 선택 라인과 상기 워드 라인들 중에서 상기 접지 선택 라인에 가장 인접하는 제1 워드 라인 사이에 개재되는 제 1 더미 워드 라인, 및 상기 스트링 선택 라인과 상기 워드 라인들 중에서 상기 스트링 선택 라인에 가장 인접하는 제2 워드 라인 사이에 개재되는 제 2 더미 워드 라인을 포함하며,
상기 제 1 더미 워드 라인과 상기 접지 선택 라인이 이격된 제 1 거리, 및 상기 제 1 더미 워드 라인과 상기 제1 워드 라인이 이격된 제 2 거리는 상기 서로 인접한 한 쌍의 워드 라인들 사이의 제 3 거리보다 긴 비휘발성 메모리 소자. - 청구항 7에 있어서,
상기 제 1 더미 워드 라인과 상기 접지 선택 라인 사이, 및 상기 제 1 더미 워드 라인과 상기 제1 워드 라인 사이에 개재된 절연 패턴들 각각의 두께는 상기 워드 라인들 사이에 개재된 절연 패턴들 각각의 두께보다 두꺼운 비휘발성 메모리 소자. - 청구항 7에 있어서,
상기 제 2 더미 워드 라인과 상기 스트링 선택 라인이 이격된 거리, 및 상기 제 2 더미 워드 라인과 상기 제2 워드 라인이 이격된 거리는, 상기 제 3 거리보다 긴 비휘발성 메모리 소자. - 청구항 9에 있어서,
상기 제 2 더미 워드 라인과 상기 스트링 선택 라인 사이, 및 상기 제 2 더미 워드 라인과 상기 제2 워드 라인 사이에 개재된 절연 패턴들 각각의 두께는, 상기 워드 라인들 사이에 개재된 절연 패턴들 각각의 두께보다 두꺼운 비휘발성 메모리 소자. - 청구항 7에 있어서,
상기 정보저장막은 전하 트랩 사이트를 가지는 전하트랩층을 포함하는 비휘발성 메모리 소자. - 청구항 7에 있어서,
상기 정보저장막은 상기 게이트 패턴들의 상부면 및 하부면으로 연장되는 비휘발성 메모리 소자.
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