KR100704021B1 - 신뢰성을 향상시키는 불휘발성 반도체 메모리 장치의데이터 소거방법 - Google Patents

신뢰성을 향상시키는 불휘발성 반도체 메모리 장치의데이터 소거방법 Download PDF

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Abstract

신뢰성을 향상시키는 불휘발성 반도체 메모리 장치의 데이터 소거방법이 게시된다. 본 발명의 데이터 소거방법에 의하면, 벌크에 소거전압이 인가되고, 선택되는 셀스트링의 워드라인들은 접지전압으로 제어되고, 선택되는 셀스트링의 스트링 선택 라인 및 그라운드 선택 라인은 소정의 소거전압으로 제어된다. 그리고, 선택되는 셀스트링의 스트링 전송 트랜지스터, 그라운드 전송 트랜지스터 및 복수개의 워드라인 전송 트랜지스터들은 스트링 선택 라인, 그라운드 선택 라인 및 워드라인들을 소거전압을 제공하기에 충분한 전압레벨로, 게이팅된다. 따라서, 본 발명의 불휘발성 반도체 메모리 장치 및 이의 데이터 소거방법에 의하면, 상기 그라운드 선택 라인(GSL)과 공통 소오스 라인(CSL) 사이 및 상기 스트링 선택 라인(SSL)과 상기 비트라인(BL) 사이의 절연막 파괴(breakdown)의 발생 가능성은 현저히 감소하고, 벌크(bulk)와 선택라인들(SSL, GSL) 사이의 절연막 파괴의 발생 가능성도 현저히 감소한다. 따라서, 본 발명의 불휘발성 반도체 메모리 장치 및 이의 데이터 소거방법에서는, 전체적인 신뢰성이 현저히 향상된다.
불휘발성, 반도체, 메모리, 소거, 신뢰성, 절연막

Description

신뢰성을 향상시키는 불휘발성 반도체 메모리 장치의 데이터 소거방법{DATA ERASING METHOD OF NONVOLATILE SEMICONDUCTOR MEMORY DEVICE FOR IMPROVING THE RELIABILITY}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 통상적인 NAND 타입의 불휘발성 반도체 메모리 장치의 셀스트링 (string)(ST)의 단면도를 나타내는 도면이다.
도 2는 종래의 NAND 타입의 불휘발성 반도체 메모리 장치에서의 데이터 소거방법에 따라 인가되는 주요단자의 전압레벨 및 이에 따라 유기되는 전압레벨들을 설명하기 위한 도면이다.
도 3a 내지 도 3c는 각각 불휘발성 메모리셀, 상기 불휘발성 메모리셀의 등가회로 및 불휘발성 메모리셀의 문턱전압 특성을 나타내는 개략적인 도면이다.
도 4는 본 발명의 일실시예에 따른 데이터 소거방법이 적용되는 불휘발성 반도체 메모리 장치의 일부를 나타내는 회로도이다.
도 5는 도 4의 셀스트링(ST)의 수직구조를 설명하기 위한 도면이다.
도 6은 본 발명의 일실시예에 따른 NAND 타입의 불휘발성 반도체 메모리 장 치의 데이터 소거방법에서 선택되는 셀스트링과 관련되는 주요단자의 전압레벨을 설명하기 위한 도면이다.
도 7은 본 발명의 일실시예에 따른 NAND 타입의 불휘발성 반도체 메모리 장치의 데이터 소거방법에서 비선택되는 셀스트링과 관련되는 신호의 전압레벨을 설명하기 위한 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
CSL: 공통 소오스 라인 BL: 비트라인
SSL: 스트링 선택 라인 GSL: 그라운드 선택 라인
WL:워드라인 BLKWL: 블락선택신호
ST: 셀스트링
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로서, 특히 소거동작 시에 벌크와 선택 트랜지스터들 사이의 전위차를 완화하여, 신뢰성을 향상시키는 NAND 타입의 불휘발성 반도체 메모리 장치에 관한 것이다.
최근, 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 전원(power)이 공급되지 않는 상태에서도 저장된 데이터가 소멸되지 않는 불휘발성 반 도체 메모리 장치에 대한 수요가 증가하고 있다. 특히, 제한된 크기에 많은 수의 데이터(data)를 저장할 수 있는 낸드(NAND) 타입의 불휘발성 반도체 메모리 장치는 휴대용 정보통신기기 등에 널리 이용되고 있다.
도 1은 통상적인 NAND 타입의 불휘발성 반도체 메모리 장치의 셀스트링 (string)(ST)의 단면도를 나타내는 도면이다. 도 1을 참조하면, p-웰로 형성되는 벌크(bulk)(13) 상에 형성되는 상기 셀스트링(ST)에는, 공통 소스 라인(CSL)(15)과 비트라인(BL)(17) 사이에 그라운드 선택 라인(GSL)(31), 메모리셀들(MCs)의 워드라인들(WL) 및 스트링 선택 라인(33)이 순서적으로 배열된다.
이 경우, 상기 그라운드 선택 라인(GSL)(31) 및 상기 스트링 선택 라인(SSL)에는, 주변의 배선들에 의하여, 의도적 또는 비의도적인 캐패시터가 형성된다. 도 1에서, 참조부호 C1, C2 및 C3는 각각 상기 벌크(13), 상기 공통 소오스 라인(CSL)(15) 및 워드라인(WL1)에 의하여 형성되는 상기 그라운드 선택 라인(GSL)(31)의 캐패시턴스를 나타낸다. 또한, 도 1에서, 참조부호 C1', C2' 및 C3'는 각각 상기 벌크(13), 상기 비트라인(BL)(17) 및 워드라인(WL32)에 의하여 형성되는 상기 스트링 선택 라인(SSL)(33)의 캐패시턴스를 나타낸다. 이때, 상기 캐패시터들(C1, C2, C3)은 각각 캐패시터들(C1', C2', C3')과 거의 동일한 값이다.
도 2는 종래의 NAND 타입의 불휘발성 반도체 메모리 장치에서의 데이터 소거방법에 따라 인가되는 주요단자의 전압레벨 및 이에 따라 유기되는 전압레벨들을 설명하기 위한 도면이다. 도 2에서, 실선은 인가되는 전압레벨을 나타내며, 일점쇄선은 이에 따라 유기되는 전압레벨을 나타낸다.
도 2를 도 1과 함께 참조하면, 벌크(13)에는 소거전압(Vers)이 인가되고, 선택되는 셀스트링(ST)의 워드라인(WLi)에는 접지전압(VSS)이 인가된다. 그러면, 상기 공통 소오스 라인(CSL)(15)과 상기 비트라인(BL)(17)에는, 상기 벌크(13)와 n+영역(41) 사이의 순방향 다이오드 전류에 의해 전압(Vers-Vbi≒Vers)이 유기된다. 여기서, 상기 Vbi는 상기 벌크(13)와 n+영역(41) 사이의 빌트-인 포텐셜(built-in potential)을 나타낸다.
종래의 데이터 소거방법에 의하면, 상기 그라운드 선택 라인(GSL)(31)과 상기 스트링 선택 라인(SSL)(33)은 플로팅 상태이다. 따라서, 데이터 소거동작시에, 상기 그라운드 선택 라인(GSL)(31)과 상기 스트링 선택 라인(SSL)(33)은 약 βVers의 전압레벨로 된다. 그리고, 상기 그라운드 선택 라인(GSL)(31)과 공통 소오스 라인(CSL)(15) 사이 및 상기 스트링 선택 라인(SSL)(33)과 상기 비트라인(BL)(17) 사이에는 약(1-β)Vers의 전압차가 형성된다. 여기서, β는 (C1+C2)/(C1+C2+C3) =(C1'+C2')/(C1'+C2'+C3')이다.
한편, 불휘발성 반도체 메모리 장치가 점점 고집적화되어 감에 따라, 상기 그라운드 선택 라인(GSL)(31)과 워드라인(WL1) 사이의 간격 및 상기 스트링 선택 라인(SSL)(33)과 워드라인(WL32) 사이의 간격이 점점 좁아지고 있는 실정이다. 그러므로, 상기 캐패시터들(C3 및 C3')의 크기가 점점 증가하여, 상기 β는 0.5에 가깝게 작아지고 있다. 그 결과, 상기 그라운드 선택 라인(GSL)(31)과 공통 소오스 라인(CSL)(15) 사이 및 상기 스트링 선택 라인(SSL)(33)과 상기 비트라인(BL)(17) 사이의 전계의 크기는 점점 증가하고 있다.
이에 따라, 종래의 데이터 소거방법에서는, 상기 그라운드 선택 라인(GSL)(31)과 공통 소오스 라인(CSL)(15) 사이 및 상기 스트링 선택 라인(SSL)(33)과 상기 비트라인(BL)(17) 사이에 절연막 파괴(breakdown) 현상이 발생될 수 있다. 또한, 벌크(bulk)와 상기 선택 라인들(GSL, SSL) 사이의 절연막 파괴 현상도 발생될 수 있다. 따라서, 종래의 데이터 소거방법에 의하면, 전체적으로 신뢰성이 저하되는 문제점이 발생된다.
본 발명의 목적은 그라운드 선택 라인(GSL)과 공통 소오스 라인(CSL) 사이 및 상기 스트링 선택 라인(SSL)과 상기 비트라인(BL) 사이의 전압차를 감소시키며, 또한, 벌크(bulk)와 상기 선택 라인들(GSL, SSL) 사이의 전압차를 감소시킴으로써, 절연막 파괴(breakdown) 등의 신뢰성을 저하하는 현상을 완화시키는 불휘발성 반도체 메모리 장치의 데이터 소거방법 및 이에 적용되는 불휘발성 반도체 메모리 장치를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 다수개의 셀스트링들을 구비하는 불휘발성 반도체 메모리 장치의 데이터 소거방법에 관한 것이다. 이때, 상기 셀스트링들 각각은 소정의 벌크 내에서 형성되며, 자신에 대응하는 공통 소오스 라인과 비트라인 사이에 직렬적으로 연결되는 스트링 선택 트랜지스 터, 복수개의 메모리셀들 및 그라운드 선택 트랜지스터를 가진다. 그리고, 상기 스트링 선택 트랜지스터의 게이트에는 스트링 선택 라인이 인가되며, 상기 복수개의 메모리셀들의 게이트에는 워드라인이 인가되며, 상기 그라운드 선택 트랜지스터의 게이트에는 그라운드 선택 라인이 인가된다.
본 발명의 일면에 따른 불휘발성 반도체 메모리 장치의 데이터 소거방법에 의하면, 상기 벌크에 소거전압이 인가되고, 선택되는 상기 셀스트링의 상기 워드라인들은 접지전압으로 제어되고, 상기 선택되는 셀스트링의 상기 스트링 선택 라인에 소정의 제어전압이 인가된다. 이때, 비선택되는 상기 셀스트링의 상기 워드라인들, 상기 스트링 선택 라인은 플로팅 상태로 제어된다.
본 발명의 다른 일면에 따른 불휘발성 반도체 메모리 장치의 데이터 소거방법에 의하면, 상기 벌크에 소거전압이 인가되고, 선택되는 상기 셀스트링의 상기 워드라인들은 접지전압으로 제어되고, 상기 선택되는 셀스트링의 상기 그라운드 선택 라인에 소정의 제어전압이 인가된다. 이때, 비선택되는 상기 셀스트링의 상기 워드라인들, 상기 그라운드 선택 라인은 플로팅 상태로 제어된다.
바람직하기로, 상기 제어전압은 상기 소거전압과 동일한 전압레벨이다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
먼저, 본 발명의 실시예를 기술하기에 앞서, 불휘발성 반도체 메모리 장치에 적용될 수 있는 메모리셀의 동작원리가 도 3a 내지 도 3c를 참조하여 기술된다. 도 3a는 워드라인(WL)과 비트라인(BL)에 연결되는 하나의 메모리셀의 전형적인 구조를 나타내며, 도 3b는 하나의 메모리셀의 등가 회로도를 나타내며, 그리고, 도 3c는 하나의 메모리셀의 문턱전압(threshold voltage) 특성을 나타낸다.
도 3a 내지 도 3c를 함께 참조하면, 하나의 메모리셀은 벌크(bulk, 3) 내에 위치되는 소오스 영역(source region, 4)과 드레인 영역(drain region, 5)을 포함한다. 본 예에서, 상기 벌크(3)는 P형이고, 상기 소오스 영역(4)과 상기 드레인 영역(5)은 n+형이다. 게이트 구조(gate structure)는 상기 소오스 영역(4)과 상기 드레인 영역(5) 사이로 정의되는 채널영역(channel region)의 상부에 정렬된다. 상기 게이트 구조는 플로팅 게이트(1; floating gate)와 제어 게이트(2; control gate)를 포함한다. 미도시되었지만, 터널링 유전체층(tunneling dielectric layer)이 상기 플로팅 게이트(1)와 상기 벌크(3)의 표면 사이에 삽입되고, 다른 박막 유전체층(thin dielectric layer)(혹은, 제어 유전체층)이 상기 플로팅 게이트(1)와 상기 제어 게이트(2) 사이에 삽입된다. 도시된 예에서, 드레인 전압(Vd)은 비트라인(BL)으로부터 공급되고, 제어 게이트 전압(Vcg)은 워드라인(WL)으로부터 공급되며, 소오스 전압(Vs)은 접지와 같은 기준전위에 연결된다.
상기 메모리셀의 문턱전압은 그것의 저장된 논리값을 정의한다. 즉, 상기 메모리셀이 소거상태에 있는 경우에는, 상기 문턱전압(Vth)은 도 3c에 도시된 바와 같이 상대적으로 낮다. 반면에 셀 트랜지스터가 프로그램된 상태(PGM)에 있는 경우에는, 상기 문턱전압(Vth)은 상대적으로 높다.
메모리셀을 프로그램된 상태에서 소거상태로 변환하기 위하여, 파울러-노드하임 터널링(Fowler-Nordheim tunneling, 이하 'FN 터널링'이라 함)으로 널리 알려진 프로세스가 이용된다. 이 프로세스를 간략히 설명하면, 비교적 큰 양(+)의 전위차가 제어 게이트(2)와 벌크(3) 사이에서 생성되고, 벌크(3) 상의 채널 내에 여기된 전자들(excited electrons)은 투과되어 상기 플로팅 게이트(1)에 트랩(trapped)된다. 이러한 음(-)으로 차아지된(charged) 전자들은 상기 제어 게이트(2)와 상기 기판(Psub) 사이의 장벽으로 작용하며, 그리하여 도 3c에 나타난 바와 같이, 메모리셀의 문턱전압을 증가시킨다.
그리고, 메모리셀을 소거상태에서 프로그램된 상태로 변환하기 위하여, 상기 제어 게이트(2)와 상기 벌크(3) 사이에 큰 음(-)의 전위차를 형성함에 의하여 상기 메모리셀은 소거상태로 복원될 수 있다. 그리하여 결과적으로 생기는 FN 터널링은 트랩된 전자들을 터널링 유전체층을 가로질러 상기 벌크(3)에 되돌려 보내어서, 전자 장벽을 제거하고 문턱전압(Vth)을 감소시킨다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 4는 본 발명의 일실시예에 따른 데이터 소거방법이 적용되는 불휘발성 반도체 메모리 장치의 일부를 나타내는 회로도이다. 불휘발성 반도체 메모리 장치에는, 다수개의 셀스트링(ST)들 및 이에 대응하는 다수개의 블락선택회로(BKSEL)들이 구비된다.
도 4에서는, 하나의 셀스트링(ST) 및 이에 대응하는 하나의 블락선택회로(BKSEL)가 대표적으로 도시되며, 나머지 셀스트링(ST)들 및 이에 대응하는 블락선택회로(BKSEL)들에 대한 도시는 생략된다. 이는 셀스트링(ST)들 및 이에 대응하는 블락선택회로(BKSEL)들이 모두 동일한 구조로 구현될 수 있고, 설명의 간략화를 위한 것으로서, 이에 따라, 본 발명의 권리범위가 한정되지 않는다.
도 5는 도 4의 셀스트링(ST)의 수직구조를 설명하기 위한 도면으로서, 도 2에 도시되는 셀스트링(ST)과 동일한 구성으로 구현될 수 있다.
도 4 및 도 5를 참조하면, 상기 셀스트링(ST)은 벌크(bulk)(113) 내에서 형성된다. 본 실시예에서는, 상기 벌크(113)는 p형 불순물을 포함하는 P-웰(well)로 구현된다. 그리고, 상기 셀스트링(ST)은 공통 소스 라인(CSL)(115)과 비트라인(BL)(117), 그라운드 선택 트랜지스터(121), 메모리셀들(MCs) 및 스트링 선택 트랜지스터(123)를 포함한다. 이때, 상기 그라운드 선택 트랜지스터(121), 메모리셀들(MCs) 및 스트링 선택 트랜지스터(123)는 상기 공통 소스 라인(CSL)(115)과 비트라인(BL)(117) 사이에 순서적으로 배열된다.
상기 그라운드 선택 트랜지스터(121)의 게이트에는 그라운드 선택 라인(GSL)(131)이 인가되며, 상기 스트링 선택 트랜지스터(123)의 게이트에는 스트링 선택 라인(SSL)(133)이 인가된다. 그리고, 상기 메모리셀(MC)들의 제어게이트에는 각자의 워드라인(WL1~WL32)이 인가된다.
다시 도 4를 참조하면, 블락선택회로(BKSEL)는 그라운드 전송 트랜지스터 (201), 스트링 전송 트랜지스터(203) 및 워드라인 전송 트랜지스터(205)들을 포함한다. 상기 그라운드 전송 트랜지스터(201)와 상기 스트링 전송 트랜지스터(203)는 각각 상기 그라운드 선택 라인(GSL)(131)과 상기 스트링 선택 라인(SSL)(133)에 연결되며, 워드라인 전송 트랜지스터(205)들은 각자의 워드라인(WL)들에 연결된다.
상기 그라운드 전송 트랜지스터(201) 및 스트링 전송 트랜지스터(203)는, 로우 디코더(300)로부터 제공되는 블락선택신호(BLKWL)에 응답하여, 각각 스트링 선택신호(SS) 및 그라운드 선택신호(GS)를 상기 그라운드 선택 라인(GSL)(131) 및 상기 스트링 선택 라인(SSL)(133)으로 전송한다. 또한, 상기 워드라인 전송 트랜지스터(205)들은, 상기 블락선택신호(BLKWL)에 응답하여, 각자의 워드라인 신호(S<1:32>)를 각자의 워드라인(WL<1:32>)으로 전송한다.
도 6은 본 발명의 일실시예에 따른 NAND 타입의 불휘발성 반도체 메모리 장치의 데이터 소거방법에서 선택되는 셀스트링과 관련되는 주요단자의 전압레벨을 설명하기 위한 도면이다. 도 6에서, 실선은 인가되는 신호의 전압레벨을 나타내며, 일점쇄선은 이에 따라 유기되는 신호의 전압레벨을 나타낸다.
도 5 및 도 6을 참조하면, 벌크(bulk)(113)에는 소거전압(Vers)이 인가되고, 선택되는 셀스트링(ST)의 워드라인(WLi)에는 접지전압(VSS)이 인가된다. 그러면, 상기 공통 소오스 라인(CSL)(115)과 상기 비트라인(BL)(117)에는, 상기 벌크(113)와 n+영역(141) 사이의 순방향 다이오드 전류에 의해 전압(Vers-Vbi≒Vers)이 유기된다. 여기서, 상기 Vbi는 상기 벌크(113)와 n+영역(141) 사이의 빌트-인 포텐셜(built-in potential)을 나타낸다.
이때, 상기 그라운드 선택 라인(GSL)(131)과 상기 스트링 선택 라인(SSL)(133)에는, 소정의 '제어전압'이 인가된다. 바람직하기로는, 상기 '제어전압'은 상기 '소거전압에 가까운 전압이며, 더욱 바람직하기로는, 벌크(bulk)(113)에 인가되는 상기 소거전압(Vers)이다.
이와 같이, 그라운드 선택 라인(GSL)(131) 및 스트링 선택 라인(SSL)(133)에 소거전압(Vers)을 제공하기 위하여, 상기 스트링 선택신호(SS) 및 상기 그라운드 선택신호(GS)는 역시 소거전압(Vers)으로 제어된다. 그리고, 상기 워드라인 신호(S<1:32>)는 접지전압(VSS)으로 제어된다. 이때, 상기 스트링 선택신호(SS) 및 상기 그라운드 선택신호(GS)의 소거전압(Vers)이 전압 강하(voltage drop)없이 상기 그라운드 선택 라인(GSL)(131) 및 스트링 선택 라인(SSL)(133)에 소거전압(Vers)을 제공되도록 하기 위하여, 상기 블락선택신호(BLKWL)는 승압전압(VPP)으로 제어된다.
여기서, 상기 승압전압(VPP)은 상기 소거전압(Vers)보다 상기 그라운드 전송 트랜지스터(201), 상기 스트링 전송 트랜지스터(203) 및 상기 워드라인 전송 트랜지스터(205)들의 문턱전압 이상으로 높은 전압레벨이다.
상기 그라운드 선택 라인(GSL)(131)과 상기 스트링 선택 라인(SSL)(133)이 상기 소거전압(Vers)으로 제어되면, 상기 그라운드 선택 라인(GSL)(131)과 공통 소오스 라인(CSL)(115) 사이 및 상기 스트링 선택 라인(SSL)(133)과 상기 비트라인(BL)(117) 사이의 전압차는 거의 '0V'로 된다. 이에 따라, 종래기술에서와 같은, 상기 그라운드 선택 라인(GSL)(131)과 공통 소오스 라인(CSL)(115) 사이 및 상기 스트링 선택 라인(SSL)(133)과 상기 비트라인(BL)(117) 사이의 절연막 파괴(breakdown)의 발생 가능성은 현저히 감소한다.
또한, 벌크(bulk)와 상기 선택라인들(GSL, SSL) 사이의 전압차도 거의 '0'V로 된다. 이에 따라, 상기 벌크(bulk)와 상기 선택라인들(GSL, SSL) 사이의 절연막 파괴 현상의 발생 가능성도 현저히 감소된다. 따라서, 불휘발성 반도체 메모리 장치의 신뢰성은 현저히 향상된다.
도 7은 본 발명의 일실시예에 따른 NAND 타입의 불휘발성 반도체 메모리 장치의 데이터 소거방법에서 비선택되는 셀스트링과 관련되는 신호의 전압레벨을 설명하기 위한 도면이다. 도 7에서도, 실선은 인가되는 신호의 전압레벨을 나타내며, 일점쇄선은 이에 따라 유기되는 신호의 전압레벨을 나타낸다.
도 7을 참조하면, 비선택되는 셀스트링(ST)에 대응하는 블락선택신호(BLKWL)가 접지전압(VSS)으로 제어된다. 이 경우에는, 상기 그라운드 선택신호(GS) 및 상기 스트링 선택신호(SS)의 전압레벨이 소거전압(Vers)으로 상승하더라도, 비선택되는 셀스트링(ST)의 상기 그라운드 선택 라인(GSL)(131)과 상기 스트링 선택 라인(SSL)(133)은 플로팅 상태를 유지한다. 그리고, 비선택되는 셀스트링(ST)의 워드라인(WLi)도 플로팅 상태로 된다.
이때, 벌크(bulk)(113)에 소거전압(Vers)이 인가되면, 상기 워드라인(WLi)은, 상기 벌크(bulk)(113)에 커플링되어, 'αVers'의 전압레벨로 상승한다. 이때, 상기 α는 거의 '1'이다. 따라서, 상기 워드라인(WLi)과 상기 벌크(bulk)(113) 사이에, 전위차가 거의 '0'으로 되어 데이터의 소거는 수행되지 않는다.
그리고, 상기 그라운드 선택 라인(GSL)(131)과 상기 스트링 선택 라인(SSL)(133)도, 상기 벌크(bulk)(113)에 커플링되어, 전압(αVers)의 레벨로 상승한다.
그러므로, 이 경우에도, 상기 그라운드 선택 라인(GSL)(131)과 공통 소오스 라인(CSL)(115) 사이 및 상기 스트링 선택 라인(SSL)(133)과 상기 비트라인(BL)(117) 사이의 전압차는 거의 '0V'로 된다. 그리고, 벌크(bulk)와 상기 선택라인들(GSL, SSL) 사이의 전압차도 거의 '0'V로 된다.
상기와 같은 본 발명의 불휘발성 반도체 메모리 장치 및 이의 데이터 소거방법에서는, 그라운드 선택 라인(GSL)과 상기 스트링 선택 라인(SSL)이 소거전압(Vers)으로 제어된다. 그러므로, 상기 그라운드 선택 라인(GSL)과 공통 소오스 라인(CSL) 사이 및 상기 스트링 선택 라인(SSL)과 상기 비트라인(BL) 사이의 전압차는 거의 '0V'로 된다. 또한, 벌크(bulk)와 상기 선택 라인(GSL, SSL) 사이의 전압차도 거의 '0V'로 된다.
따라서, 본 발명의 불휘발성 반도체 메모리 장치 및 이의 데이터 소거방법에 의하면, 상기 그라운드 선택 라인(GSL)과 공통 소오스 라인(CSL) 사이 및 상기 스트링 선택 라인(SSL)과 상기 비트라인(BL) 사이의 절연막 파괴(breakdown) 등의 발생 가능성은 현저히 감소한다. 또한, 벌크(bulk)와 상기 선택 라인(GSL, SSL) 사이의 절연막 파괴(breakdown)의 발생 가능성도 현저히 감소한다.
그러므로, 본 발명의 불휘발성 반도체 메모리 장치 및 이의 데이터 소거방법에서는, 전체적인 신뢰성이 현저히 향상된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (8)

  1. 다수개의 셀스트링들을 구비하는 불휘발성 반도체 메모리 장치의 데이터 소거방법으로서, 상기 셀스트링들 각각은 소정의 벌크 내에서 형성되며, 자신에 대응하는 공통 소오스 라인과 비트라인 사이에 직렬적으로 연결되는 스트링 선택 트랜지스터, 복수개의 메모리셀들 및 그라운드 선택 트랜지스터를 가지며, 상기 스트링 선택 트랜지스터의 게이트에는 스트링 선택 라인이 인가되며, 상기 복수개의 메모리셀들의 게이트에는 워드라인이 인가되며, 상기 그라운드 선택 트랜지스터의 게이트에는 그라운드 선택 라인이 인가되는 상기 불휘발성 반도체 메모리 장치의 데이터 소거방법에 있어서,
    상기 벌크에 소거전압을 인가하고,
    선택되는 상기 셀스트링의 상기 워드라인들을 접지전압으로 제어하고,
    상기 선택되는 셀스트링의 상기 스트링 선택 라인에 소정의 제어전압이 인가되고,
    비선택되는 상기 셀스트링의 상기 워드라인들, 상기 스트링 선택 라인을 플로팅 상태로 제어하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 데이터 소거방법.
  2. 제1 항에 있어서, 상기 제어전압은
    상기 소거전압과 동일한 전압레벨인 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 데이터 소거방법.
  3. 제1 항에 있어서,
    상기 선택되는 셀스트링의 상기 그라운드 선택 라인을 상기 제어전압으로 제어하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 데이터 소거방법.
  4. 제3 항에 있어서,
    비선택되는 상기 셀스트링의 상기 그라운드 선택 라인을 플로팅 상태로 제어하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 데이터 소거방법.
  5. 다수개의 셀스트링들을 구비하는 불휘발성 반도체 메모리 장치의 데이터 소거방법으로서, 상기 셀스트링들 각각은 소정의 벌크 내에서 형성되며, 자신에 대응하는 공통 소오스 라인과 비트라인 사이에 직렬적으로 연결되는 스트링 선택 트랜지스터, 복수개의 메모리셀들 및 그라운드 선택 트랜지스터를 가지며, 상기 스트링 선택 트랜지스터의 게이트에는 스트링 선택 라인이 인가되며, 상기 복수개의 메모리셀들의 게이트에는 워드라인이 인가되며, 상기 그라운드 선택 트랜지스터의 게이트에는 그라운드 선택 라인이 인가되는 상기 불휘발성 반도체 메모리 장치의 데이터 소거방법에 있어서,
    상기 벌크에 소거전압을 인가하고,
    선택되는 상기 셀스트링의 상기 워드라인들을 접지전압으로 제어하고,
    상기 선택되는 셀스트링의 상기 그라운드 선택 라인에 소정의 제어전압이 인가되고,
    비선택되는 상기 셀스트링의 상기 워드라인들 및 상기 그라운드 선택 라인을 플로팅 상태로 제어하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 데이터 소거방법.
  6. 제5 항에 있어서, 상기 제어전압은
    상기 소거전압과 동일한 전압레벨인 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 데이터 소거방법.
  7. 불휘발성 반도체 메모리 장치에 있어서,
    각각이 소정의 벌크 내에서 형성되며, 자신에 대응하는 공통 소오스 라인과 비트라인 사이에 직렬적으로 연결되는 스트링 선택 트랜지스터, 복수개의 메모리셀들 및 그라운드 선택 트랜지스터를 가지는 다수개의 셀스트링들로서, 상기 스트링 선택 트랜지스터의 게이트에는 스트링 선택 라인이 인가되며, 상기 복수개의 메모리셀들의 게이트에는 워드라인이 인가되며, 상기 그라운드 선택 트랜지스터의 게이트에는 그라운드 선택 라인이 인가되는 상기 다수개의 셀스트링들; 및
    각자의 상기 셀스트링에 대응하는 다수개의 블락선택회로들로서, 상기 블락선택회로들 각각은 상기 스트링 선택 라인에 연결되는 스트링 전송 트랜지스터, 각자의 상기 워드라인에 연결되는 복수개의 워드라인 전송 트랜지스터들 및 상기 그라운드 선택 라인에 연결되는 그라운드 전송 트랜지스터를 포함하는 상기 다수개의 블락선택회로들을 구비하며,
    상기 메모리셀에 저장된 데이터를 소거하기 위하여,
    상기 벌크에 소거전압이 인가되고,
    선택되는 상기 셀스트링의 상기 워드라인들이 접지전압으로 제어되고,
    상기 선택되는 셀스트링의 상기 스트링 선택 라인 및 상기 그라운드 선택라인이 소정의 제어전압으로 제어되고,
    선택되는 셀스트링의 상기 스트링 선택 라인, 상기 그라운드 선택라인 및 상기 워드라인들에 상기 제어전압을 제공하기에 충분한 전압레벨로, 상기 선택되는 셀스트링의 상기 스트링 전송 트랜지스터, 상기 그라운드 전송 트랜지스터 및 상기 복수개의 워드라인 전송 트랜지스터들이 게이팅되며,
    비선택되는 상기 셀스트링의 상기 워드라인들, 상기 스트링 선택 라인 및 상기 그라운드 선택 라인은 플로팅 상태로 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 제어전압은
    상기 소거전압과 동일한 전압레벨인 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
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