JP5193796B2 - ３次元積層型不揮発性半導体メモリ - Google Patents

Description

本発明は、３次元積層型不揮発性半導体メモリに関する。

３次元構造により大容量化を図りビットコストを抑える技術としてＢｉＣＳ(Bit Cost Scalable)技術が知られている（例えば、特許文献１参照）。

ＢｉＣＳ技術が適用された不揮発性半導体メモリ（以下、ＢｉＣＳメモリ）は、単なる３次元構造ではなく、デバイス構造及びプロセス技術の工夫により、積層数の増加に比例してビットコストが低減するビットコストスケーラビリティを可能にすることを特徴とする。

例えば、ＢｉＣＳ技術が適用されたＮＡＮＤ型フラッシュメモリ（以下、ＢｉＣＳ−ＮＡＮＤフラッシュメモリ）の場合には、積層数の増加によりＮＡＮＤ列を構成するセル数を縦方向に増やすことで、二次元構造のＮＡＮＤ型フラッシュメモリのメモリ容量の限界を大幅に上回るメモリ容量を実現する。

しかし、ＢｉＣＳ−ＮＡＮＤフラッシュメモリを代表とするBiCSメモリは、独特なデバイス構造を有するため、それを実用化するために解決しなければならない課題も多い。

その一つに、形状のばらつきに起因するメモリセルの特性ばらつきがある。

ＢｉＣＳメモリでは、メモリセルアレイを構成するセルユニットは、半導体基板に対して縦方向に延びる複数の柱状の活性層の側面上に形成される。例えば、柱状の活性層は、複数の導電層及び絶縁層を交互に積層させた後に、それらを貫通するホールが、例えば、ＲＩＥ（Reactive Ion Etching）法を用いて形成され、そのホール内に電荷蓄積層や活性層が形成される。形成されるホール及びホール内に形成される部材はアスペクト比の影響を受け、このアスペクト比は、ＢｉＣＳメモリにおいて、メモリセルの積層数に大きく依存することになる。

つまり、ＢｉＣＳメモリは、積層数の増加に伴って、ホールの上層側（ビット線側）と下層側（半導体基板側）とにおいて、柱状の活性層の直径や、ホールの側面上に堆積されるゲート絶縁膜又は電荷蓄積層の膜厚が異なる場合がある。

このため、同じ活性層側面上に形成されたメモリセルであっても、活性層の上側のメモリセルと活性層の下側のメモリセルとで、しきい値電圧などの電気的特性が異なってしまう。
特開２００７−２６６２４３号公報

本発明は、メモリセルの特性のばらつきを補償できる技術を提案する。

本発明の例に関わる３次元積層型不揮発性半導体メモリは、半導体基板と、前記半導体基板上に設けられ、複数のワード線の各々に接続されたメモリセルを有するメモリセルアレイと、前記メモリセルアレイに対する動作の設定情報を保持するレジスタ回路と、前記ワード線に供給する電位を制御する電位制御回路と、を具備し、前記メモリセルアレイは、前記半導体基板上方に互いに絶縁されて積層される複数の導電層と、前記複数の導電層上方にこれらとは絶縁されて配置されるビット線と、上端が前記ビット線に接続され、前記複数の導電層を突き抜けて、下端が半導体基板側に位置する複数の半導体柱とから構成され、前記複数の導電層のうち少なくとも最上層を除く複数の導電層は、ワード線であり、前記複数のワード線と前記複数の半導体柱とによりそれぞれメモリセルが構成され、前記レジスタ回路は、前記複数のワード線の各々に適した電位を供給するための情報を保持し、前記電位制御回路は、入力されたアドレス信号が示すワード線の半導体基板の表面に対して垂直方向における位置に応じた前記レジスタ回路内の情報を読み出し、前記入力されたアドレス信号に対応するワード線に適した電位を供給する、ことを備える。

本発明の例によれば、メモリセルの特性のばらつきを補償できる。

以下、図面を参照しながら、本発明の例を実施するための形態について詳細に説明する。

１． 実施形態
（１） ＢｉＣＳメモリ
まず、本発明の実施形態に係る３次元積層型不揮発性半導体メモリの例として、ＢｉＣＳメモリの基本構造について説明する。

図１は、ＢｉＣＳ−ＮＡＮＤフラッシュメモリの鳥瞰図を示している。

ＢｉＣＳ−ＮＡＮＤフラッシュメモリは、例えば、各々が消去の一単位となる複数のブロックから構成される。ここでは、２つのブロックＢＫ＜ｉ＞，ＢＫ＜ｉ＋１＞について図示する。

半導体基板内に形成されるソース拡散層２４は、例えば、全てのブロックに共通に１つ設けられる。ソース拡散層２４は、コンタクトプラグＰ_ＳＬを介して、ソース線ＳＬ・Ｍ１に接続される。また、ソース拡散層２４上には、例えば、導電性ポリシリコンから構成される３以上の導電層が積層される（本例では６層構造）。

最上層を除く残りの５つの導電層は、１つのブロックＢＫ＜ｉ＋１＞内でそれぞれプレート状に形成される。また、最上層を除く残りの５つの導電層のｘ方向の端部は、各々の導電層にコンタクトをとるために階段状に形成される。最下層は、ソース線側セレクトゲート線（第２セレクトゲート線）ＳＧＳとなり、最下層及び最上層を除く残りの４つの導電層は、ワード線ＷＬ＜０＞，ＷＬ＜１＞，ＷＬ＜２＞，ＷＬ＜３＞となる。

最上層は、ｘ方向に延びるライン状の複数の導電線から構成される。１つのブロックＢＫ＜ｉ＋１＞内には、例えば、６本の導電線が配置される。最上層の例えば６本の導電線は、ビット線側セレクトゲート線（第１セレクトゲート線）ＳＧＤ＜０＞〜ＳＧＤ＜５＞となる。

そして、ＮＡＮＤセルユニットを構成するための複数の活性層（アクティブエリア）ＡＡは、複数の導電層を突き抜けてソース拡散層２４に達するように、ｚ方向（半導体基板の表面に対して垂直方向）に柱状に形成される。

複数の活性層ＡＡの上端は、ｙ方向に延びる複数のビット線ＢＬ＜０＞〜ＢＬ＜ｍ＞に接続される。また、ソース線側セレクトゲート線ＳＧＳは、コンタクトプラグＰ_ＳＧＳを介して、ｘ方向に延びる引き出し線ＳＧＳ・Ｍ１に接続され、ワード線ＷＬ＜０＞〜ＷＬ＜３＞は、それぞれ、コンタクトプラグＰ_{ＷＬ＜０＞}〜Ｐ_{ＷＬ＜３＞}を介して、ｘ方向に延びる引き出し線ＷＬ＜０＞・Ｍ１〜ＷＬ＜３＞・Ｍ１に接続される。

さらに、ビット線側セレクトゲート線ＳＧＤ＜０＞〜ＳＧＤ＜５＞は、それぞれ、コンタクトプラグＰ_{ＳＧＤ＜０＞}〜Ｐ_{ＳＧＤ＜５＞}を介して、ｘ方向に延びる引き出し線ＳＧＤ＜０＞・Ｍ１〜ＳＧＤ＜５＞・Ｍ１に接続される。

複数のビット線ＢＬ＜０＞〜ＢＬ＜ｍ＞及び引き出し線ＳＧＳ・Ｍ１，ＷＬ＜０＞・Ｍ１，ＷＬ＜１＞・Ｍ１〜ＷＬ＜３＞・Ｍ１，ＳＧＤ＜０＞・Ｍ１〜ＳＧＤ＜５＞・Ｍ１は、例えば、金属から構成される。

図２は、メモリセルアレイの等価回路図を示している。ＢｉＣＳ−ＮＡＮＤフラッシュメモリは、３次元構造を有するため、これに合わせて、等価回路も３次元的に記載している。

ＮＡＮＤストリングを構成するメモリセルの数は、多ければ多いほど大容量化に貢献できるが、ＢｉＣＳ構造の特質から、ＮＡＮＤストリングを構成するメモリセルの数が多くなるに従い、製造プロセス上、メモリセルの特性にばらつきが生じる可能性がある。

図３は、ＢｉＣＳ−ＮＡＮＤフラッシュメモリと二次元ＮＡＮＤフラッシュメモリとを比較して示す図である。

二次元構造のＮＡＮＤ型フラッシュメモリ(二次元ＮＡＮＤと呼ぶ)では、１本のビット線ＢＬに接続される１ブロック内のＮＡＮＤセルユニットの数が１個であるのに対し、ＢｉＣＳ−ＮＡＮＤでは、１本のビット線ＢＬに接続される１ブロック内のＮＡＮＤセルユニットの数が複数個である。

従って、書き込み動作及び読み出し動作においては、１本のビット線ＢＬに接続される１ブロック内の複数個のセルユニットのうちの１つをビット線側セレクトゲート線ＳＧＤ＜０＞〜ＳＧＤ＜５＞により選択する。

図４は、ＮＡＮＤセルユニットの鳥瞰図を示している。

３次元構造のＮＡＮＤセルユニットの特徴の一つは、ソース線側セレクトゲート線ＳＧＳ、ワード線ＷＬ＜０＞〜ＷＬ＜３＞及びビット線側セレクトゲート線ＳＧＤ＜０＞〜ＳＧＤ＜５＞が、柱状の活性層ＡＡの側面を取り囲む構造を有している点にある。

このため、例えば、複数の活性層ＡＡを細くして、半導体基板２３上により多くの活性層ＡＡを形成し、大容量化を図っても、ＮＡＮＤセルユニットを構成するトランジスタの駆動力を十分に確保できることにある。

図５は、ＢｉＣＳ−ＮＡＮＤフラッシュメモリのＮＡＮＤセルユニットＮＡＮＤの構造例を示す。１つのＮＡＮＤセルユニットを構成している複数のメモリセルＭＣ及び選択トランジスタＳＴは、層間絶縁膜１２０を介してｚ方向に積層される。

メモリセルＭＣは、ＭＯＮＯＳ構造を有する。ＭＯＮＯＳ構造とは、電荷蓄積層が窒化物(nitride)などの絶縁体から構成されるメモリセル構造のことである。即ち、図５に示すように、メモリセルＭＣは、電荷蓄積層１１１が、例えば、２つの絶縁膜１１２，１１３に挟み込まれた構造を有した、ＯＮＯ（Oxide-Nitride-Oxide）膜１１０の構成となっている。電荷蓄積層１１１と活性層ＡＡとの間には、絶縁膜１１２が介在している。絶縁膜１１２は、データの書き込み時にはトンネル絶縁膜として機能し、データの保持時には電荷がアクティブ領域ＡＡにリークするのを防止する。電荷蓄積層１１１とゲート電極１４４との間には、ブロック絶縁膜１１３が介在している。ブロック絶縁膜１１３は、電荷蓄積層１１１に捕獲された電荷がコントロールゲート線にリークするのを防止する。ゲート電極１４４は、ワード線ＷＬ＜３＞として機能する。

尚、メモリセルＭＣは、ブロック絶縁膜１１２を設けないＭＮＯＳ構造のメモリセルでもよい。

選択トランジスタＳＴは、例えば、メモリセルＭＣと同一構造を有する。但し、活性層ＡＡとソース線側セレクトゲート線ＳＧＳ（ゲート電極１３０）との間に介在している選択トランジスタＳＴのゲート絶縁膜１１５は、メモリセルＭＣと異なる構造、即ち、電荷蓄積層を有しない構造（例えば、シリコン酸化膜の単一膜）としてもよい。

上記のように、柱状の活性層ＡＡは、積層された複数の導電層及び絶縁層を貫通するホール内に形成される。そのため、ホールが例えばＲＩＥ（Reactive Ion Etching）法を用いて形成された場合、アスペクト比が大きくなると、ホールの断面形状はテーパー状になる傾向がある。その結果として、そのホール内に埋め込まれる活性層ＡＡも、テーパー状になる。

図６は、下層側（半導体基板側）の第１ワード線ＷＬ＜０＞及び上層側（ビット線側）の第４ワード線ＷＬ＜３＞の半導体基板の表面に対して平行方向の断面を模式的に示している。上記のように、活性層ＡＡはテーパー状になる傾向があるため、上側に設けられたメモリセルと下側に設けられたメモリセルとで、その形状に寸法差が生じる可能性がある。

例えば、ホール径において、第４ワード線ＷＬ＜３＞の形成位置のホール径Ｄ１＿ＷＬ＜３＞は、第１ワード線ＷＬ＜０＞の形成位置のホール径Ｄ１＿ＷＬ＜０＞以上になる傾向がある。また、活性層ＡＡのピラー径も、第４ワード線ＷＬ＜３＞形成位置でのピラー径Ｄ２＿ＷＬ＜３＞が、第１ワード線形成位置でのピラー径Ｄ２＿ＷＬ＜０＞以上になる傾向にある。

コンタクトホールの側面に沿って形成される絶縁膜（ＯＮＯ膜）１１０の膜厚は、上層側のホール側面に比較して、下層側のホール側面に対しては堆積しにくい。そのため、第４ワード線ＷＬ＜３＞形成位置における絶縁膜の膜厚ｔ＿ＷＬ＜３＞が、第１ワード線ＷＬ＜０＞形成位置における絶縁膜の膜厚ｔ＿ＷＬ＜０＞以上になることがある。

複数の活性層ＡＡは、所定の間隔（ピッチ）を有してｘ方向又はｙ方向に配列されるように、レイアウトされる。しかし、活性層ＡＡがテーパー状になると、第４ワード線ＷＬ＜３＞形成位置における隣接活性層間隔Ｐｔｃ＿ＷＬ＜３＞−Ｄ１＿ＷＬ＜３＞と第１ワード線ＷＬ＜０＞形成位置における隣接活性層間隔Ｐｔｃ＿ＷＬ＜０＞−Ｄ１＿ＷＬ＜０＞もばらつく可能性もある。
具体的には、第１ワード線ＷＬ＜０＞形成位置のピラー径Ｄ２＿ＷＬ＜０＞及び膜厚ｔ＿ＷＬ＜０＞は、第４ワード線ＷＬ＜３＞形成位置のピラー径Ｄ２＿ＷＬ＜３＞及び膜厚ｔ＿ＷＬ＜３＞よりも小さくなる傾向にあるため、第１ワード線ＷＬ＜０＞形成位置における隣接活性層間隔Ｐｔｃ＿ＷＬ＜０＞−Ｄ１＿ＷＬ＜０＞は、第４ワード線ＷＬ＜３＞形成位置における隣接活性層間隔Ｐｔｃ＿ＷＬ＜３＞−Ｄ１＿ＷＬ＜３＞よりも大きくなる傾向にある。

また、同じワード線に接続されるメモリセルであっても、ｘ方向又はｙ方向に隣接して形成されるアクティブ領域（コンタクトホール）のサイズや、ＯＮＯ膜１１０の膜厚が均一になるとは限らない。

（２） 全体構成
図７は、ＢｉＣＳメモリを用いたメモリチップ１（以下、ＢｉＣＳメモリチップ１と呼ぶ）と、それを制御するコントローラ１及びホスト３とを、模式的に示している。

ＢｉＣＳメモリチップ１は、制御ピン１１Ａ〜１１ＧとＩ／Ｏピン１１Ｈとを有する。メモリチップ１は、これらのピン１１Ａ〜１１Ｇによって、コントローラ２との間のデータの入力・出力やその動作制御が実行される。

制御ピン１１Ａには、デバイス選択信号（／ＣＥ）が入力される。制御ピン１１Ｂには、Ｉ／Ｏピン１１Ｈを入力状態にするライトイネーブル信号（／ＷＥ）が入力される。制御ピン１１Ｃには、Ｉ／Ｏピン１１Ｈからデータを出力させるリードイネーブル信号（／ＲＥ）が入力される。制御ピン１１Ｄには、Ｉ／Ｏピン１１Ｈに与えられた信号がデータなのかアドレスなのかを識別するアドレスラッチイネーブル信号（ＡＬＥ）が入力される。制御ピン１１Ｅには、Ｉ／Ｏピン１１Ｈに与えた動作コマンドをコマンドデコーダに書き込ませるためのコマンドラッチイネーブル信号（ＣＬＥ）が入力される。制御ピン１１Ｆには、書き込み又は消去動作を禁止させるライトプロテクト信号（／ＷＰ）が入力される。制御ピン１１Ｇには、メモリチップ１の内部動作状態を外部に認識させるレディ／ビジー信号（Ｒ／Ｂ）が出力される。
Ｉ／Ｏピン１１Ｈは、データの入出力を担う。但し、図７においては、１つのＩ／Ｏピンを図示しているが、複数個のＩ／Ｏピンがあってもよいのはもちろんである。
尚、これらの制御ピン及びＩ／Ｏピンに限らず、他のピンを設けてよい。

コントローラ２は、インターフェイス１５を介して、メモリチップ１に接続される。
インターフェイス１５は、ＢｉＣＳメモリチップ１の制御ピン１１Ａ〜１１Ｇ及びＩ／Ｏピン１１Ｈに対応するピンを備え、メモリチップ１との通信を可能とする取り決めを規定する。尚、インターフェイス１５は、制御ピンのようなハードウェアだけではなく、メモリチップ１とのインターフェイス処理を行うためのソフトウェアを有していても良い。

コントローラ２は、ＭＰＵ１２と、ＲＯＭ１３と、ＲＡＭ１４とを有している。ＭＰＵ１２は、メモリチップ１及びコントローラ２の動作を制御する。ＭＰＵ１２は、ＲＯＭ１３内に格納されているファームウェア（制御プログラム）やメモリチップ１の設定情報を、ＲＡＭ１４上に読み出して所定の処理を実行する。
また、コントローラ２は、例えば、インターフェイス１６，１９を介して、ホスト装置３（以下、ホスト）などの外部装置とデータの入出力を実行する。ホスト３は、コントローラ２に対してアクセスを行うためのハードウェア及びソフトウェアを備えている。

ホスト３は、アプリケーション、オペレーティングシステム等のソフトウェア１７を備えている。ソフトウェア１７は、ユーザから、メモリチップ１に対するデータの入出力動作が指示され、それに基づいて、ファイルシステム１８にデータの入出力を指示する。
ファイルシステム１８は、管理対象の記憶媒体に記録されているファイル（データ）を管理するためのシステムであり、メモリチップ１の記憶領域内に管理情報を記録し、この管理情報を用いてファイルを管理する。

図８は、ＢｉＣＳメモリを用いたＢｉＣＳメモリチップ１の回路構成を示すブロック図である。
メモリセルアレイ３０は、例えば、図１乃至図６を用いて説明したＢｉＣＳ−ＮＡＮＤフラッシュメモリから構成される。データは、メモリセルアレイ３０を構成しているメモリセルの各々に不揮発に記憶されている。

データ入力バッファ３９Ａは、メモリチップ１外部よりＩ／Ｏピン１１Ｈを経由して入力された書き込みデータを、一時的に保持する。データ出力バッファ３９Ｂは、メモリセルアレイ３０から読み出されたデータを、一時的に保持する。

制御回路３１は、制御ピン１１Ａ〜１１Ｇの状態（例えば、Ｈ（High）／Ｌ（Low））を認識し、メモリチップ１内の内部回路を制御する。

コマンドデコーダ３２Ａは、制御ピン１１Ａ〜１１Ｇ及びＩ／Ｏピン１１Ｈを介してチップ外部より与えられた命令をデコードする。
アドレスデコーダ３２Ｂは、制御ピン１１Ａ〜１１Ｇ及びＩ／Ｏピン１１Ｈを介してチップ外部より与えられた、書き込み、読み出し、消去等の対象となるワード線やメモリセルのアドレスをデコードし、それらのアドレスを一時的に保持する。

レジスタ回路（例えば、ＲＡＭ）３３は、メモリセルアレイ３０内の記憶領域から読み出されたメモリチップ１の設定情報やメモリチップ１外部から与えられた設定情報を保持する。本実施形態のレジスタ回路３３は、複数のワード線ＷＬの各々に適した書き込み電位や非選択電位などのワード線供給電位を示す値を、設定情報の１つとして保持する。

ステートマシン３４は、制御回路３１及びコマンドデコーダ３２Ａからの出力に基づいて、メモリセルの読み出し、書き込み、消去等、メモリチップ全体の動作を制御する。

電位制御回路３５は、ステートマシン３４によって動作が制御され、アドレスデコーダ３２Ｂから入力されたアドレス信号Ａｄｄに基づいて、選択ワード線及び非選択ワード線に供給する電位を生成する。電位制御回路３５は、供給電位を生成する際に、レジスタ回路３３内に保持された複数のワード線の各々に適した供給電位を示す値に基づいて、電位を生成する。

ロウ系コントロール回路３６Ａは、ステートマシン３４から入力されるコマンド信号Ｃｍｄとアドレスデコーダ３２Ｂから入力されるアドレス信号Ａｄｄとに基づいて、複数のワード線ＷＬの中から１つのワード線を選択する。

ワード線ドライバ３７は、ワード線ＷＬへの電位の転送やワード線の電位の放電等、ワード線の電位を制御する。ワード線ドライバ３７には、ロウ系コントロール回路３６Ａを経由して、電位制御回路３５によって生成された電位が入力される。そして、ワード線ドライバ３７は、入力された電位をワード線に接続されたメモリセルへ転送する。尚、ワード線ドライバ３７は、ワード線ＷＬだけでなく、セレクトゲート線の電位を制御し、選択トランジスタのオン／オフも制御する。

カラム系コントロール回路３６Ｂは、電位制御回路３５とステートマシン３４からの出力を受け取って、データキャッシュ／センスアンプ３８を制御する。

データキャッシュ／センスアンプ３８は、アドレス信号Ａｄｄに基づいて、カラム系コントロール回路３６Ｂによって制御され、メモリセルへ書き込むデータやメモリセルから読み出されたデータを一時的に保持し、そのデータをセンスする。また、データキャッシュ／センスアンプ３８は、書き込みベリファイ時においても、一時的にデータを保持する。
メモリセルへ書き込むデータは、データ入力バッファ３９Ａからデータキャッシュ／センスアンプ３８に入力され、メモリセルから読み出されたデータは、データキャッシュ／センスアンプ３８からデータ出力バッファ３９Ｂへ出力される。

上記の構成によって、メモリセルアレイ３０は、ワード線ＷＬ、ビット線ＢＬ及びセレクトゲート線ＳＧＳ，ＳＧＤへの供給電位が制御されて、選択されたメモリセルにデータが書き込まれたり、選択されたメモリセルからデータが読み出されたりする。メモリセルアレイ３０の書き込み動作及び読み出し動作において、ワード線ＷＬやセレクトゲート線ＳＧＤ，ＳＧＳの電位は、例えば、図９及び図１０に示すように制御される。

図９は、データの読み出し時における、選択されたメモリセル（以下、選択セルと呼ぶ）が属するＮＡＮＤセルユニットのワード線及びセレクトゲート線の設定電位の一例を示している。

図９において、第４ワード線ＷＬ＜３＞に接続されたメモリセルに対するデータの読み出し時と、第１ワード線ＷＬ＜０＞に接続されたメモリセルに対するデータの読み出し時の、各ワード線ＷＬ＜０＞〜ＷＬ＜３＞及びセレクトゲート線ＳＧＤ＜５＞，ＳＧＳの設定電位が示されている。
読み出し動作時において、セレクトゲート線ＳＧＤ＜５＞，ＳＧＳには、電位ＶＤＤ（例えば、電源電位）が印加される。これによって、ビット線側及びソース線側セレクトゲート線ＳＧＤ＜５＞，ＳＧＳにそれぞれ接続された選択トランジスタはオンする。

読み出し選択されたワード線ＷＬ＜３＞（又は、ワード線ＷＬ＜０＞）には、読み出し選択電位ＶＳＳ（例えば、０Ｖ）が印加される。

例えば、ワード線ＷＬ＜１＞，ＷＬ＜２＞のように、読み出し選択されていないワード線に対しては、読み出し非選択電圧Ｖｒｅａｄ＿ＷＬ＜１＞Ｓ，Ｖｒｅａｄ＿ＷＬ＜１＞Ｄ，Ｖｒｅａｄ＿ＷＬ＜２＞Ｓ，Ｖｒｅａｄ＿ＷＬ＜２＞Ｄが印加される。これによって、読み出し動作時の非選択セルの誤読み出しが防止される。

図１０は、データの書き込み時における、選択セルが属するＮＡＮＤセルユニットのワード線及びセレクトゲート線の設定電位の一例を示している。
図１０において、第４ワード線ＷＬ＜３＞に接続されたメモリセルに対するデータの書き込み時と、第１ワード線ＷＬ＜０＞に接続されたメモリセルに対するデータの書き込み時の、各ワード線ＷＬ＜０＞〜ＷＬ＜３＞及びセレクトゲート線ＳＧＤ＜５＞，ＳＧＳの設定電位が示されている。
書き込み動作時において、ビット線側セレクトゲート線ＳＧＤ＜５＞には、例えば、電源電位ＶＤＤが印加され、ソース線側セレクトゲート線ＳＧＳには、接地電位ＶＳＳが印加される。

書き込み選択されたワード線ＷＬ＜３＞，ＷＬ＜０＞には、書き込み電位Ｖｐｇｍ＿ＷＬ＜３＞，Ｖｐｇｍ＿ＷＬ＜０＞が印加される。

一方、例えば、ワード線ＷＬ＜１＞，ＷＬ＜２＞のように、書き込み選択されていないワード線（メモリセル）に対しては、書き込み非選択電位Ｖｐａｓｓ＿ＷＬ＜１＞Ｓ，Ｖｐａｓｓ＿ＷＬ＜１＞Ｄ，Ｖｐａｓｓ＿ＷＬ＜２＞Ｓ，Ｖｐａｓｓ＿ＷＬ＜２＞Ｄが印加される。非選択セルのチャネルは、非書き込み電位Ｖｐａｓｓ＿ＷＬ＜１＞Ｓ，Ｖｐａｓｓ＿ＷＬ＜１＞Ｄ，Ｖｐａｓｓ＿ＷＬ＜２＞Ｓ，Ｖｐａｓｓ＿ＷＬ＜２＞Ｄによってブーストアップされ、誤書き込みが防止される。

図６を用いて説明したように、活性層ＡＡのサイズ（ピラー径）やＯＮＯ膜１１０の膜厚などの物理形状パラメータの変動は、データの読み出し時に、例えば、ワード線ＷＬ＜０＞〜ＷＬ＜３＞の各々に同じ読み出し電位を供給しても、メモリセル毎に、読み出しに必要な電位印加時間にばらつきを引き起こす。また、データの書き込み時に、ワード線ＷＬ＜０＞〜ＷＬ＜３＞の各々に同じ書き込み電位を供給しても、メモリセル毎に、書き込み速度にばらつきが生じる場合もある。さらには、ワード線毎のメモリセルにおいて、選択／非選択セルに対して、書き込み又は読み出し信頼性の差異を引き起こす可能性もある。

例えば、テーパー状になった活性層ＡＡは、ピラー径がビット線側（上層側）とソース線側（下層側）で異なる。このため、同じ活性層ＡＡに形成されたメモリセルであっても、メモリセル毎にオン抵抗が変動し、読み出し電流の差異が発生する。又、ＯＮＯ膜１１０を構成している電荷蓄積層１１１、ゲート絶縁膜１１２やブロック絶縁膜１１３の膜厚が異なれば、メモリセル毎に書き込み電位が異なる。また、誤書き込み／誤読み出しを防止するための非選択電位もばらつく。

本発明の実施形態に係る３次元積層型不揮発性半導体メモリ（ＢｉＣＳメモリ）は、レジスタ回路３３が、複数のワード線ＷＬ＜０＞〜ＷＬ＜３＞の各々に適した書き込み電位や非選択電位などが供給されるように、ワード線毎に調整した供給電位を生成するための情報を、設定情報の１つとして保持する。そして、電位制御回路３５が、入力されたアドレス信号に基づいて、レジスタ回路３３内の設定情報を読み出し、ワード線ＷＬ＜０＞〜ＷＬ＜３＞の各々に適した電位を、ワード線に供給する。

これによって、本実施形態の３次元積層型半導体メモリは、メモリセルの特性のばらつきを補償する。

例えば、図９に示す例において、第４ワード線ＷＬ＜３＞に接続されたメモリセルからデータを読み出す場合、レジスタ回路３３には、メモリセルの製造ばらつきを考慮して調整した読み出し非選択電位Ｖｒｅａｄ＿ＷＬ＜０＞，Ｖｒｅａｄ＿ＷＬ＜１＞Ｓ，Ｖｒｅａｄ＿ＷＬ＜２＞Ｓを生成するための情報が、ワード線の各々に適した供給電位の設定情報として、保持されている。

電位制御回路３５は、アドレス信号Ａｄｄに基づいて、レジスタ回路３３の設定情報を読み出して、その情報に基づく電位を生成し、読み出し選択されていないワード線ＷＬ＜０＞〜ＷＬ＜２＞の各々に適した読み出し非選択電位を、それらのワード線に供給する。

これと同様に、第１ワード線ＷＬ＜０＞に接続されたメモリセルのデータ読み出し時においても、非選択ワード線ＷＬ＜１＞〜ＷＬ＜３＞の各々に適した非選択電位Ｖｒｅａｄ＿ＷＬ＜１＞Ｄ，Ｖｒｅａｄ＿ＷＬ＜２＞Ｄ，Ｖｒｅａｄ＿ＷＬ＜３＞を、アドレス信号とレジスタ回路３３内の設定情報に基づいて生成し、生成した電位をワード線の各々に供給する。
また、図９に示される読み出し時の選択ワード線ＷＬ＜０＞，ＷＬ＜３＞に対しても、必ずしも同じ電位を与えるのではなく、レジスタ回路３３に保持された設定情報に基づいて、それぞれのワード線ＷＬ＜０＞，ＷＬ＜３＞に適した電位を与えてもよい。

書き込み動作時においても、読み出し動作時と同様に、ワード線ＷＬ＜０＞〜ＷＬ＜３＞のそれぞれ適した電位になるように調整したワード線供給電位の情報を、レジスタ回路３３は設定情報として保持し、電位制御回路３５は、その設定情報に基づいた電位を生成し、その生成した電位をワード線ＷＬ＜０＞〜ＷＬ＜３＞の各々に供給する。

例えば、図１０に示す例において、第４ワード線ＷＬ＜３＞選択時及び第１ワード線ＷＬ＜０＞選択時の書き込み電位Ｖｐｇｍ＿ＷＬ＜３＞，Ｖｐｇｍ＿ＷＬ＜０＞は、レジスタ回路３３に保持された設定情報に基づいて、それぞれ適した電位が電位制御回路３５によって生成され、選択ワード線ＷＬ＜３＞，ＷＬ＜１＞に供給される。

一方、第４ワード線ＷＬ＜３＞選択時の非選択ワード線ＷＬ＜０＞，ＷＬ＜１＞，ＷＬ＜２＞には、レジスタ回路３３内の設定情報に基づいて生成された書き込み非選択電位Ｖｐａｓｓ＿ＷＬ＜０＞，Ｖｐａｓｓ＿ＷＬ＜１＞Ｓ，Ｖｐａｓｓ＿ＷＬ＜２＞が、ワード線ＷＬ＜０＞〜ＷＬ＜２＞の各々にそれぞれ適した非選択電位として、与えられる。これと同様に、第１ワード線ＷＬ＜０＞選択時における書き込み非選択電位Ｖｐａｓｓ＿ＷＬ＜１＞Ｄ，Ｖｐａｓｓ＿ＷＬ＜２＞Ｄ，Ｖｐａｓｓ＿ＷＬ＜３＞も、設定情報に基づいて生成され、それらが非選択ワード線ＷＬ＜１＞〜ＷＬ＜３＞の各々に適した非選択電位として、非ワード線ＷＬ＜１＞，ＷＬ＜２＞，ＷＬ＜３＞に与えられる。

尚、本発明の実施形態のＢｉＣＳメモリは、書き込み動作又は読み出し動作時に、設定情報に基づいて複数のワード線の各々に適した電位を、ワード線に供給する。それゆえ、書き込み動作時において、データの書き込みに適した電位が選択ワード線に供給されればよく、第１ワード線ＷＬ＜０＞の書き込み電位Ｖｐｇｍ＿ＷＬ＜０＞と第４ワード線ＷＬ＜３＞の書き込み電位Ｖｐｇｍ＿ＷＬ＜３＞が同じ電位になる場合もあるし、それぞれ異なる場合もある。これと同様に、第１ワード線ＷＬ＜０＞選択時の読み出し非選択電位Ｖｒｅａｄ＿ＷＬ＜２＞Ｄ，Ｖｒｅａｄ＿ＷＬ＜１＞Ｄと第４ワード線ＷＬ＜３＞選択時の読み出し非選択電位Ｖｒｅａｄ＿ＷＬ＜２＞Ｓ，Ｖｒｅａｄ＿ＷＬ＜１＞Ｓとは同じ電位になる場合もあるし、隣接セルとの干渉によってそれぞれ異なる電位になる場合もある。
さらに、例えば、同じワード線ＷＬ＜１＞に対する書き込み非選択電位であっても、第４ワード線ＷＬ＜３＞選択時の書き込み非選択電位Ｖｐａｓｓ＿ＷＬ＜１＞Ｓと第１ワード線ＷＬ＜０＞選択時の非選択電位Ｖｐａｓｓ＿ＷＬ＜１＞Ｄとで、同じ電位になる場合もあるし、隣接セル間の干渉によってそれぞれ異なる電位となる場合もある。

したがって、本発明の実施形態に係る３次元積層型不揮発性半導体メモリによれば、アドレス信号と設定情報に基づいて、複数のワード線の各々に適した電位を生成し、その生成した電位をワード線に供給することによって、メモリセルが３次元に配列されたメモリセルアレイにおいて、その構造及び製造プロセスに起因して、活性層ＡＡの形状やＯＮＯ膜１１０の膜厚が異なっても、書き込み速度やバイアス印加時間のばらつき、書き込み信頼性のばらつき等、３次元化によるメモリセルの電気的特性のばらつきを補償できる。

（３） ワード線供給電位の生成及び調整
以下、図１１乃至図１７を参照して、ワード線に供給する電位をワード線の各々に適した電位に調整し、その適した電位をワード線の各々に供給するための回路構成及び方法について、説明する。以下では、主に、書き込み電位を例に説明する。

（３．１） 第１調整例
図１１乃至図１３を用いて、本発明の実施形態の第１調整例について、説明する。

（ａ） 回路構成
図１１は、ワード線に電位を供給するための回路の構成を示している。図１１には、ＢｉＣＳメモリチップ１の内部回路のうち、レジスタ回路３３、電位制御回路３５、ロウ系コントロール回路３６Ａの内部構成の一例を模式的に示している。

レジスタ回路３３は、複数のレジスタ３３０〜３３３を有する。レジスタ３３０〜３３３の各々は、それぞれ対応するワード線ＷＬ＜０＞〜ＷＬ＜３＞に適した書き込み電位を示す値（以下、電位コードと呼ぶ）ＶＶｐｇｍ＿ＷＬ＜０＞〜ＶＶｐｇｍ＿ＷＬ＜３＞を、設定情報として保持する。レジスタに保持された各ワード線の電位コードＶＶｐｇｍ＿ＷＬ＜０＞〜ＶＶｐｇｍ＿ＷＬ＜３＞は、電位制御回路３５に出力される。尚、本実施形態においては、ワード線は４本なので、ここでは、４本のワード線ＷＬ＜０＞〜ＷＬ＜３＞に対応する４つのレジスタ３３０〜３３３を示しているが、ワード線の本数に対応する個数のレジスタが、レジスタ回路３３内に設けられるのはもちろんである。

電位制御回路３５は、セレクタ３５０、Ｄ／Ａコンバータ３５１、コンパレータ３５２、ＶＰＰポンプ３５３、とから構成される。

セレクタ３５０は、アドレス信号Ａｄｄを選択信号として、各レジスタ３３０〜３３３に保持された電位コードＶＶｐｇｍ＿ＷＬ＜０＞〜ＶＶｐｇｍ＿ＷＬ＜３＞の中から、選択ワード線の書き込み電位Ｖｐｇｍ＿ＷＬ＜ｎ＞に対応する電位コードを選択する。そして、セレクタ３５０は、選択された１つの電位コードＶＶｐｇｍ＿ＷＬ＜０＞〜ＶＶｐｇｍ＿ＷＬ＜３＞をデジタル信号Ｄｉｇ＿Ｖｐｇｍに変換して、Ｄ／Ａコンバータ３５１に出力する。尚、本例において、ワード線の本数は４本なので、ｎ＝０，１，２，３である。

Ｄ／Ａコンバータ３５１は、可変抵抗３５１Ａと固定抵抗３５１Ｂとを有する。可変抵抗３５３Ａは、セレクタ３５０によって選択されたデジタル信号Ｄｉｇ＿Ｖｐｇｍに対応して、その抵抗値が変更される。

コンパレータ３５２は、Ｄ／Ａコンバータ３５１からの出力と参照電位Ｖｒｅｆとを比較して、ＶＰＰポンプ３５３が生成する電位を制御する。

ＶＰＰポンプ３５３は、コンパレータ３５２の出力と書き込みコマンド信号Ｃｍｄ＿ＰＧＭとに基づいて、書き込み電位Ｖｐｇｍ＿ＷＬ＜ｎ＞を、ロウ系コントロール回路３６Ａに出力する。書き込みコマンド信号Ｃｍｄ＿ＰＧＭは、書き込み動作を指示する信号である。また、図１１に示される読み出しコマンド信号Ｃｍｄ＿ＲＥＡＤは、読み出し動作を指示する信号である。

ロウ系コントロール回路３６Ａは、複数のスイッチ回路３６Ａ０〜３６Ａ３を有する。複数のスイッチ回路３６Ａ０〜３６Ａ３は、アドレス信号Ａｄｄと外部からのコマンド信号Ｃｍｄ＿ＰＧＭ，Ｃｍｄ＿ＲＥＡＤによって制御される。その制御に応じて、複数のスイッチ回路３６Ａ０〜３６Ａ３は、メモリセルアレイ内の各ブロックに共通な共通配線ＣＧ＜０＞〜ＣＧ＜３＞及びワード線ドライバ３７を介して、アドレス信号が示すワード線に電位を供給する。

例えば、書き込み動作時において、ロウ系コントロール回路３６Ａは、選択ワード線のアドレス信号Ａｄｄと書き込みコマンド信号Ｃｍｄ＿ＰＧＭに基づいて、選択された書き込みワード線ＷＬ＜ｎ＞に、書き込み電位Ｖｐｇｍ＿ＷＬ＜ｎ＞が供給されるように、スイッチ回路３６Ａ０〜３６Ａ３内のスイッチＳＷ１＜０＞〜ＳＷ１＜３＞を制御する。このとき、非選択ワード線には、非選択電位Ｖｐａｓｓが供給されるように、スイッチＳＷ２＜０＞〜ＳＷ２＜３＞が制御される。
また、読み出し動作時においては、選択ワード線を除いた読み出し非選択ワード線に、非選択電位Ｖｒｅａｄが供給されるように、スイッチＳＷ３＜０＞〜ＳＷ３＜３＞が制御される。このとき、読み出し選択されたワード線には、例えば、接地電位Ｖｓｓが供給される。
尚、書き込み動作時及び読み出し動作時における非選択電位Ｖｐａｓｓ，Ｖｒｅａｄは、書き込み電位Ｖｐｇｍ＿ＷＬ＜ｎ＞の生成する回路３３，３５とほぼ同様の回路を用いて、別途に生成される。

本実施形態の調整例１においては、例えば、第１ワード線ＷＬ＜０＞を書き込み選択されたワード線とした場合、レジスタ回路３３内のレジスタ３３０に保持された電位コードＶＶｐｇｍ＿ＷＬ＜０＞が、セレクタ３５０の選択信号としてのアドレス信号Ａｄｄにしたがって、選択される。レジスタ３３０に保持された電位コードＶＶｐｇｍ＿ＷＬ＜０＞は、アドレス信号Ａｄｄが示している選択ワード線ＷＬ＜０＞に供給する書き込み電位Ｖｐｇｍ＿ＷＬ＜０＞の値を示している。

セレクタ３５０は、選択された電位コードをデジタル値Ｄｉｇ＿Ｖｐｇｍとして、Ｄ／Ａコンバータ３５１に出力し、Ｄ／Ａコンバータ３５１（可変抵抗３５１Ａ）は入力されたデジタル値に応じて、アナログ値をコンパレータ３５２に出力する。

コンパレータ３５２は、参照電位ＶｒｅｆとＤ／Ａコンバータ３５１の出力値とを比較して、ＶＰＰポンプ３５３の動作を制御する。そして、ＶＰＰポンプ３５３は、その制御に基づいて、選択ワード線ＷＬ＜０＞に供給する書き込み電位Ｖｐｇｍ＿ＷＬ＜０＞を生成する。

このように、電位制御回路３５は、レジスタ回路３３内に保持されたワード線毎の電位コード（設定情報）に基づいて、選択ワード線ＷＬ＜０＞に適した供給電位を生成し、この生成された電位が、ロウ系制御回路３６Ａ及びワード線ドライバ３７を経由して、選択ワード線ＷＬ＜０＞に供給される。

これと同様に、第２乃至第４ワード線ＷＬ＜１＞〜ＷＬ＜３＞に対しても、セレクタ３５０に入力されたアドレス信号Ａｄｄに基づいて、ワード線ＷＬ＜１＞〜ＷＬ＜３＞の各々に対応したレジスタ３３１〜３３３に保持された電位コードＶＶｐｇｍ＿ＷＬ＜１＞〜ＶＶｐｇｍ＿ＷＬ＜３＞が選択され、ワード線ＷＬ＜１＞〜ＷＬ＜３＞の各々に適した電位Ｖｐｇｍ＿ＷＬ＜ｎ＞が生成される。そして、この生成された電位が選択ワード線に供給される。

以上のように、図１１に示される回路によって、レジスタ回路に保持された電位コードに基づいて、ワード線ＷＬ＜０＞〜ＷＬ＜３＞の各々にそれぞれ適した供給電位（例えば、書き込み電位）を生成し、この生成した電位を選択されたワード線に供給することできる。

したがって、本発明の実施形態の第１調整例に係るＢｉＣＳメモリ（３次元積層型不揮発性半導体メモリ）によれば、メモリセルの特性のばらつきを補償できる。

（ｂ） 調整方法
図１２を用いて、ワード線の各々に適した電位を求めるための方法について説明する。尚、ここでは、図７、図８及び図１１を適宜用いて説明する
図１２は、ワード線供給電位をワード線の各々に適した電位に調整する動作を説明するためのフローチャートである。また、図１３は、データの書き込み時における、ワード線への電位印加時間と供給電位の大きさの関係の一例を示すグラフである。

例えば、ＢｉＣＳ−ＮＡＮＤフラッシュメモリは、メモリセルの書き込み速度（書き込み時間）を一定にするために、一定のパルス幅又は一定のパルス数で書き込みが完了するように構成される。このため、図６に示すような形状のばらつきが存在した場合、図１３に示すように、データを一定の書き込み時間内に書き込むように規定すると、上層側（ビット線側）のワード線ＷＬ＜３＞に与えられる書き込み電位は、下層側（半導体基板側）のワード線ＷＬ＜０＞に与える電位よりも大きくなる。また、書き込み動作時に、非選択セルのチャネル領域を十分ブーストアップさせるための非選択電位Ｖｐａｓｓも、上層側のワード線ＷＬ＜３＞に与えられる電位が、下層側のワード線ＷＬ＜０＞に与えられる電位よりも大きくなる。

ここでは、ＢｉＣＳメモリチップ１のテスト工程において、ワード線に与える初期書き込み電位ｉｎｉＶｐｇｍ＿ＷＬ＜ｎ＞を調整して、所定の書き込み時間内にデータの書き込みが終了する書き込み電位をワード線ＷＬ＜０＞〜ＷＬ＜３＞の各々に適した書き込み電位として設定する動作（以下、トリミング処理と呼ぶ）について、具体的に説明する。

はじめに、図１２に示すように、アドレス信号Ａｄｄ及び初期書き込み電位ｉｎｉＶｐｇｍ＿ＷＬ＜ｎ＞の大きさを示す値（電位コード）が、ＢｉＣＳメモリチップ１外部（例えば、コントローラ２）から、制御ピン１１Ａ〜１１Ｇ及びＩ／Ｏピン１１Ｈを経由して、ＢｉＣＳメモリチップ１の内部回路に入力される。
アドレス信号Ａｄｄは選択ワード線及び選択セルのアドレスを示し、電位制御回路３５及びロウ系／カラム系制御回路３６Ａ，３６Ｂに入力される。
初期書き込み電位ｉｎｉＶｐｇｍ＿ＷＬ＜ｎ＞の大きさを示す電位コードは、入力されたアドレス信号Ａｄｄに対応して、レジスタ回路３３内のレジスタ３３０〜３３３に、保持される（ステップＳＴ１）。この初期書き込み電位ｉｎｉＶｐｇｍ＿ＷＬ＜ｎ＞は、あるワード線ＷＬ＜ｎ＞（本実施形態においては、ｎ＝０，１，３，４）に対して印加される任意の大きさの電位である。

入力されたアドレス信号Ａｄｄ及び電位コード（設定情報）に基づいて、初期書き込み電位ｉｎｉＶｐｇｍ＿ＷＬ＜ｎ＞が図８及び図１１に示される電位制御回路３５によって生成される。また、図８に示されるロウ系／カラム系制御回路３６Ａ，３６Ｂは、ワード線ドライバ３７及びデータキャッシュ／センスアンプ３８を駆動させ、アドレス信号Ａｄｄが示すワード線及びビット線が選択される。

この初期書き込み電位ｉｎｉＶｐｇｍ＿ＷＬ＜ｎ＞を用いて、別途Ｉ／Ｏピン１１Ｈから入力された任意の書き込みデータが、選択ワード線（ここでは、第１ワード線ＷＬ＜０＞とする）に接続された選択セルに、書き込まれる（ステップＳＴ２）。

この際、データが所定時間内にて書き込まれたか否かが、判定される（ステップＳＴ３）。書き込み時間の判定は、メモリチップ１外部に設けられたコントローラ２（又は、ホスト３）によって所定の時間毎にモニタされることによって、行われる。このモニタは、例えば、メモリチップ１に設けられたレディ／ビジー信号（Ｒ／Ｂ）に対応する制御ピン１１Ｇからの出力、又は、Ｉ／Ｏピン１１Ｈを介して得られるビジーステータス状態の判定によって、実行される。

尚、書き込み後のメモリセルは、データの記憶状態に応じてメモリセルのしきい値電圧がある一定の分布形状を示す。このことから、コントローラ２（又はホスト３）がしきい値電圧の分布形状を取得し、データが、書き込みに用いた初期書き込み電位によって一定の時間内に所定の分布形状内に書き込まれたか否かを判定する方法を用いても良い。

データの書き込みが所定書き込み時間内に完了した場合、選択ワード線ＷＬ＜０＞に与えた初期書き込み電位ｉｎｉＶｐｇｍ＿ＷＬ＜０＞は、選択ワード線ＷＬ＜０＞の書き込み電位として適した電位であると判定され、この初期書き込み電位ｉｎｉＶｐｇｍ＿ＷＬ＜０＞が選択ワード線ＷＬ＜０＞の書き込み電位Ｖｐｇｍ＿ＷＬ＜０＞として設定される。

所定時間内にデータの書き込みが完了しない場合、直前に与えた初期書き込み電圧ｉｎｉＶｐｇｍ＿ＷＬ＜０＞が不適であると判定し、選択ワード線（第１ワード線ＷＬ＜０＞）に与える書き込み電位に適した電位を得るために、直前に与えた値を他の値に変更し、新たな初期書き込み電位を再設定する（ステップＳＴ４）。

そして、同じ選択ワード線ＷＬ＜０＞に接続されたメモリセルに対して、再度データの書き込みが実行され、その書き込みが所定の時間内に終了したか否かが判定される（ステップＳＴ２，ＳＴ３）。このように、所定時間内にデータの書き込みが終了する初期書き込み電位が得られるまで、ステップＳＴ２からステップＳＴ４の動作が繰り返される。

例えば、データの書き込みが所定時間を大幅に超過した場合は、設定した初期書き込み電位ｉｎｉＶｐｇｍ＿ＷＬ＜０＞が低すぎると判定し、その値を増加させて、再度テストする。これに対して、データの書き込みが、所定時間よりも大幅に短かった場合は、メモリセルの書き込み性能としては良好なので、初期書き込み電位を再設定せずともよい。但し、長期使用劣化を考慮して、より適切な書き込み電位Ｖｐｇｍ＿ＷＬ＜０＞を求めてもよい。

所定時間内にデータが書き込まれたと判定された場合、１つのワード線に接続された複数のメモリセルの統計的ばらつきや製造ばらつきを考慮して、同じワード線に対してトリミング処理を再度実行するか否か判定する（ステップＳＴ５）。尚、テストに要する時間とテストの精度を考慮して、トリミング処理を同じワード線に対して実行するか否かを判定してもよい。

同じワード線に対してトリミング処理を再度実行すると判定した場合、平均化処理や最小値探索処理などを用いて書き込み電位のより好ましいトリミング値を得るため、ステップＳＴ１〜ＳＴ４のトリミング処理によって得られた値の電位コードが、ＢｉＣＳメモリチップ１内のメモリセルアレイ３０内の設定情報記憶領域（図示せず）や、ＢｉＣＳメモリチップ１外部のコントローラ２又はホスト３の記憶領域（図示せず）に、記憶される（ステップＳＴ６）。

この後、例えば、一度供給電位（書き込み電位）が調整されたワード線に対して、再度トリミング処理が実行される。このように、同じワード線に対して複数回のトリミング処理を行う場合には、同一のワード線に接続された同一のメモリセルに対して複数回行っても良いし、同一のワード線に接続された異なるメモリセルに対して行っても良い。

図１２のステップＳＴ５において、同じワード線に対する再度のトリミング処理を実行しないと判定した場合、ＢｉＣＳメモリチップ１外部に設けられたコントローラ２（又はホスト３）によって、トリミング処理を行ったワード線に適したトリミング値を得るために、例えば、平均化処理や最小値探索処理、異常値排除等などの演算処理が実行される（ステップＳＴ７）。尚、一度のトリミング処理で適した電位が得られた場合には、上記の演算処理は実行されずに、次のステップに移行しても良い。

そして、演算結果の検査が、トリミング値を用いて、トリミング処理を行ったワード線に対して行われる（ステップＳＴ８）。このように、演算結果が検査されるのは、記憶容量の大きいＢｉＣＳメモリにおいては、一定数の不良ビット、不良ブロックを許容して出荷することが一般的であるため、本例のようにトリミング処理を用いたテスト工程においても、ある確率で不良ビットあるいは不良ブロックを含む可能性があるからである。この演算結果の検査過程で、異常値を含むことが検知され、不良セル（不良ブロック）として処置することが適当と判断された場合は、例えば、冗長ブロックとの置換やバッドブロック処理等の不良処理を、別途実行する。

検査ステップＳＴ８により適正なトリミング値であると判定された後、このトリミング値が、トリミング処理が行われたワード線ＷＬ＜０＞に供給するのに適した電位として、その電位コードが、コントローラ２（又はホスト３）からのコマンド信号により、ＢｉＣＳメモリチップ１内のメモリセルアレイ３０の設定情報領域（図示せず）又はレジスタ回路３９内に、書き込まれる（ステップＳＴ９）。

これによって、供給電位の調整の対象となったワード線のトリミング処理が終了する。

以上のように、初期書き込み電位ｉｎｉＶｐｇｍ＿ＷＬ＜ｎ＞を調整して、メモリセルアレイ３０内の複数のワード線（本実施形態においては、４本のワード線）の各々に適した書き込み電位Ｖｐｇｍ＿ＷＬ＜ｎ＞が得られる。

したがって、本発明の実施形態の第１調整例に係るＢｉＣＳメモリによれば、ＢｉＣＳメモリを構成しているメモリセルの特性のばらつきを補償できる。

尚、本調整例においては、第１ワード線ＷＬ＜０＞に与えられる電位を調整・設定する場合について説明したが、第２乃至第４ワード線ＷＬ＜１＞〜ＷＬ＜３＞に与えられる電位も、図１２に示すステップＳＴ１〜ＳＴ９を用いて、適した電位に調整・設定できるのはもちろんである。
また、本調整例においては、複数のワード線の各々に与える書き込み電位のトリミング処理を例に説明したが、書き込み動作時の非選択電位Ｖｐａｓｓや、読み出し動作時の選択電位・非選択電位も同様の回路構成及び方法を用いて、ワード線の各々に適した電位に調整・設定できるのはもちろんである。

（３．２） 第２調整例
（ａ） 回路構成
図１４を用いて、ワード線に与える電位の第２調整例について説明する。尚、本調整例において、上述の第１調整例と同一構成については、同一符号を付し、詳細な説明は必要に応じて行う。

図１４は、本発明の実施形態の第２調整例に用いられる回路の構成を示している。

本調整例におけるレジスタ回路３３は、複数のレジスタ３３５〜３３８を有し、そのうちの１つのレジスタ（第１レジスタ）３３５は、書き込み又は読み出しに用いるのに適した電位の基準値を保持する。この基準値は、例えば、あるワード線に供給する電位を示す値であって、本例においては、第１ワード線ＷＬ＜０＞に供給される書き込み電位を示す電位コードＶＶｐｇｍ＿ＷＬ＜０＞を基準値（以下、基準コードと呼ぶ）として、説明する。
レジスタ回路３３内に設けられた他のレジスタ（第２レジスタ）３３６，３３７，３３８は、基準値となる第１ワード線ＷＬ＜０＞に与える電位と他のワード線ＷＬ＜１＞，ＷＬ＜２＞，ＷＬ＜３＞の各々に供給される書き込み電位との差分値の電位コード（以下、差分コードと呼ぶ）ＤＶｐｇｍ＿ＷＬ１＜１＞，ＤＶｐｇｍ＿ＷＬ＜２＞，ＤＶｐｇｍ＿ＷＬ＜３＞を、それぞれ保持する。

電位制御回路３５内には、図１１のセレクタ３５０の代わりに、セレクタ３５５と加算器３５６が設けられている。

セレクタ３５５は、アドレス信号Ａｄｄを選択信号として、レジスタ３３６〜３３８から入力のうち１つを選択して、加算器３５６に出力する。尚、第１ワード線ＷＬ＜０＞の書き込み電位は基準値となっているので、第１ワード線ＷＬ＜０＞を示すアドレス信号Ａｄｄが入力された場合には、セレクタ３５５は“０”を加算器３５６に出力する。

加算器３５６は、基準コードＶＶｐｇｍ＿ＷＬ＜０＞とセレクタ３５５から出力された１つの差分コードＤＶｐｇｍ＿ＷＬ１＜１＞〜ＤＶｐｇｍ＿ＷＬ＜３＞とを加算する。この加算値は、選択ワード線に供給する書き込み電位のデジタル値Ｄｉｇ_Ｖｐｇｍとして、Ｄ／Ａコンバータ３５１を構成している可変抵抗３５１Ａに与えられる。

このように、本調整例においては、選択ワード線に供給される電位は、書き込み電位の基準値ＶＶｐｇｍ＿ＷＬ＜０＞と差分値ＤＶｐｇｍ＿ＷＬ１＜１＞，ＤＶｐｇｍ＿ＷＬ＜２＞，ＤＶｐｇｍ＿ＷＬ＜３＞とに基づいて、ワード線ＷＬ＜０＞〜ＷＬ＜３＞の各々に適した電位を生成して、選択されたワード線に供給する。

本調整例においては、あるワード線（ここでは、第１ワード線ＷＬ＜０＞）に供給する電位を基準値として設定している。この場合、他のワード線ＷＬ＜１＞〜ＷＬ＜３＞に供給する電位は、基準値との差分値として、各レジスタに保持すればよい。

例えば、書き込み電位を８ビットで表現する場合、第１調整例では、ワード線の各々に対して８ビットのレジスタを必要とした。
これに対して、本調整例では、書き込み電位を表現する範囲に依存するが、差分値は基準値よりも小さいビット数で表現できるので、差分コードを保持するレジスタ３３６〜３３８は、例えば最大７ビットを示せれば、第１調整例と同様に、ワード線の各々に適した電位を供給できる。
したがって、第２調整例によれば、レジスタ回路３３に保持された供給電位の基準値を示す基準コードと差分コードによって、メモリセルの特性のばらつきを補償できると共に、メモリチップのサイズを縮小できる。

尚、本調整例において、基準値として用いた第１ワード線ＷＬ＜０＞に供給する書き込み電位は、他のワード線ＷＬ＜１＞〜ＷＬ＜４＞の書き込み電位と比較して、小さくなる傾向がある（図１３参照）。それゆえ、本調整例のように、第１ワード線に供給する書き込み電位を基準値とした場合、基準値以上の書き込み電位を設定・生成することとなるため、加算器３５６を用いた回路構成となる。これによって、回路の制御の容易化並びに回路規模の縮小に貢献できる。これに対して、第４ワード線ＷＬ＜３＞に供給する電位を基準値とした場合、第４ワード線に供給する書き込み電位は、他のワード線の書き込み電位と比較して、大きくなる傾向がある。それゆえ、この場合には、他のワード線ＷＬ＜０＞〜ＷＬ＜２＞に対して基準値以下の書き込み電位を設定・生成することになるため、加算器３５６の代わりに減算器を用いた回路構成とすることが好ましい。

（ｂ） 調整方法
第２調整例において、各ワード線に対して適した書き込み電位の調整・設定は、図１２に示す動作とほぼ同様のステップＳＴ１〜ＳＴ９で実行される。

上述のように、本例においては、あるワード線（例えば、第１ワード線ＷＬ＜０＞）の供給電位を基準値（基準コードＶＶｐｇｍ＿ＷＬ＜０＞）とし、その他のワード線ＷＬ＜１＞〜ＷＬ＜３＞の供給電位においては、基準値との差分値を求めている。

そのため、基準値となる第１ワード線ＷＬ＜０＞に適した書き込み電位Ｖｐｇｍ_ＷＬ＜０＞を、図１２に示すトリミング処理によって設定する。
第２乃至第４ワード線ＷＬ＜１＞〜ＷＬ＜３＞に対するトリミング処理は、基準コードＶＶｐｇｍ＿ＷＬ＜０＞に任意の差分コードＤＶｐｇｍ＿ＷＬ＜１＞〜ＤＶｐｇｍ＿ＷＬ＜３＞を加算することで、供給電位が調整されて、他のワード線＜１＞〜ＷＬ＜３＞に適した供給電位が設定される。

そして、基準となるワード線に適した供給電位（基準電位）を示す基準コードと、基準電位と他のワード線ＷＬ＜１＞〜ＷＬ＜３＞の各々に適した供給電位の差分値を示す差分コードが、レジスタ回路３９やメモリセルアレイ３０内に記憶される。

以上のように、第２調整例においても、任意の大きさの電位を調整して、ワード線ＷＬ＜０＞〜ＷＬ＜３＞の各々に対して、適したワード線供給電位を設定できる。

このように、本発明の実施形態の第２調整例においても、第１調整例と同様に、ＢｉＣＳメモリのワード線ＷＬ＜０＞〜ＷＬ＜３＞に各々に適した電位をワード線に供給することができる。

したがって、本発明の実施形態の第２調整例においても、メモリセルの特性のばらつきを補償できる。

（３．３） 第３調整例
図１５乃至図１７を参照して、本発明の実施形態の第３調整例にＢｉＣＳメモリについて、説明する。尚、第１及び第２調整例と同一構成については、同一符号を付し、その説明は必要に応じて行う。

図５及び図６を用いて説明したように、ＢｉＣＳメモリにおいて、加工寸法、例えば、活性層を埋め込むホール径の寸法は、下層側（半導体基板側）の寸法が上層側の寸法よりも小さくなる傾向にある。例えば、ワード線ＷＬ＜０＞〜ＷＬ＜３＞のアドレス（形成位置）がこのホール径の変動に対して相関関係を有する場合、ワード線のアドレスといくつかの係数を与えることで近似関数を求め、この近似関数を用いてワード線に適した電位を供給できる場合がある。

本調整例においては、形状（加工）のばらつきを、近似関数で表現し、ワード線の各々に適した電位を設定・供給する例について、説明する。尚、本例においては、一次関数を用いた近似を例とする。

（ａ） 回路構成
図１５は、本発明の実施形態の第３調整例で用いられる回路の構成を示している。

本例のレジスタ回路３３は、近似関数の係数Ａ，Ｂを保持するレジスタ３３９Ａ，３３９Ｂを有する。本例においては、１次関数でワード線に供給される電位を調整・設定するため、１次関数の傾きを示す係数Ａと１次関数の切片を示す係数Ｂとを保持する２つのレジスタが設けられているが、近似関数の次数に応じて、レジスタの数が異なるのはもちろんである。

電位制御回路３５内において、セレクタや加算器の代わりに、演算回路３５７が設けられている。演算回路３５７には、レジスタ回路３３から出力される係数Ａ，Ｂと選択ワード線のアドレス信号Ａｄｄとが入力される。本例においては、アドレス信号Ａｄｄを変数Ｘとする。この演算回路３５７は、例えば、１次関数Ｙ＝ＡＸ＋Ｂに基づいて、演算処理を実行する。より具体的には、Ｙ=Ａ×Ｘ(＝Ａｄｄ)＋Ｂの場合、演算回路３５７内において、最初にＡ×Ｘの乗算処理が実行され、さらに係数Ｂを加算する処理が行われる。

そして、演算回路３５７は、算出された値Ｙをデジタル信号Ｄｉｇ＿Ｖｐｇｍとして、Ｄ／Ａコンバータ３５１に出力する。

このように、算出された値Ｙ（＝Ｄｉｇ＿Ｖｐｇｍ）が、例えば、書き込み選択アドレス信号Ａｄｄの１次関数で表現できる場合、傾きに相当する係数Ａ、切片となる係数Ｂを設定することで実現できる。

本調整例の場合、２つの係数がワード線の各々に適した電位を供給するための設定情報として扱われる。それゆえ、本例によれば、第１調整例のように、すべてのワード線ＷＬ＜０＞〜ＷＬ＜３＞に対して、ワード線の各々に適した書き込み電位の電位コードを保持するレジスタ３３０〜３３３や、第２調整例のように、基準コードと差分コードを保持するレジスタ３３５〜３３８を用いる必要はなく、特性のばらつきを一次関数で近似できる場合には、２つレジスタ３３９Ａ，３３９Ｂをレジスタ回路３３内に配置するだけでよい。

つまり、本調整例では、レジスタ数の削減、つまりレジスタ回路３３の回路規模の縮小を実現できる。特に、記憶容量の大規模化に伴い、ワード線本数が増大した場合などは本調整例による効果は大きくなる。
したがって、本発明の実施形態に係る第３調整例によれば、ワード線の各々に供給する電位を適した電位となるように近似関数を用いて表現することによって、メモリセルの特性のばらつきを補償できるとともに、メモリチップのサイズの縮小にも貢献できる。

（ｃ） 調整方法
ここでは、少なくとも異なる２つのワード線に対してトリミング処理を行って、それらのアドレス差とトリミング処理によって得られた書き込み電位の差から、ワード線の各々適した電位を与えるための近似関数を導出する方法について述べる。
本例においては、図１６及び図１７を用いて、近似関数として用いる一次関数の係数Ａ，Ｂを求める方法について説明する。

係数Ａ，Ｂの２つの係数が不確定なため、ここでは、一次関数の切片となる係数Ｂを任意の値に固定し、係数Ａを変化させ、別途与えられた変数Ｘとしてのアドレス信号Ａｄｄを用いて、係数Ａ，Ｂを求める演算が実行される例について述べる。

はじめに、図１６に示すように、アドレス信号Ａｄｄ＝Ｘ１に対応するワード線に対して、係数Ａ１を求める動作が実行される（ＳＴ１１）。この係数Ａ１の探索は、図１７に示す各ステップＳＴ１１−１〜ＳＴ１１−９によって実行される。具体的には、以下の通りである。
図１７に示すように、係数Ａ１に対して初期値ａ１を与え、係数Ｂに対して初期値として、０を与える（ＳＴ１１−１）。

次に、あるワード線を示すアドレス信号Ｘ１と書き込みデータを用いて、選択ワード線に接続されたメモリセルに、データを書き込む（ＳＴ１１−２）。そして、例えば、第１調整例で述べたトリミング処理と同様に、データの書き込みが所定時間内に書き込まれたか否か判定される（ＳＴ１１−３）。ここで、データの書き込みが所定時間内に完了していなければ、初期値ａ１が不適切であるので、その値ａ１とは異なる値を再設定（ＳＴ１１−４）し、所定時間内にデータの書き込みが完了する初期値ａ１を探索する。

データの書き込みが所定時間内に完了していた場合は、第１調整例と同様に、同じワード線に属する同じメモリセル、又は、同じワード線に属する別のメモリセルに対して、係数Ａ１を異なる値に再設定して書き込みを行うか否かを判定する（ＳＴ１１−５）。

再び係数Ａ１のサンプリング動作を行う場合には、ステップＳＴ１１−１〜ＳＴ１１−４によって得られた係数Ａ１を、例えばチップ１外部の記憶装置に一時的に記憶する（ＳＴ１１−６）。

ステップＳＴ１１−５において、係数Ａ１に対して再度のサンプリング動作を行わないと判定された場合、アドレスＸ１に対応するワード線に対する係数Ａ１の探索を終了する。係数Ａ１のサンプリングを複数回行った場合には、平均化処理や最小値探索処理、異常値排除等などの演算処理を実行する（ＳＴ１１−７）。係数Ａ１のサンプリング処理を一度のみ行った場合には、その値を適した値とする。

この後、必要に応じて、異常値を排除するために、係数Ａ１が検査される（ＳＴ１１−８）。そして、アドレスＸ１に対して適した係数Ａ１が、コントローラ２内に設けられた記憶領域（図示せず）又はメモリセルアレイ３０内の設定情報領域内に一時的に保持される（ＳＴ１１−９）。

これによって、アドレスＸ１に対して適した係数Ａ＝Ａ１が取得され、アドレスＸ１に対する係数Ａ１の探索が完了する。

次に、はじめに選択されたワード線とは異なるワード線を示すアドレス信号Ｘ２に対して、そのワード線に適した係数Ａ＝Ａ２の探索を、係数Ａ１を得るために行った処理ＳＴ１１−１〜ＳＴ１１−９と同様の動作を用いて実行する（ＳＴ１２）。これによって、アドレス信号Ｘ２に適した係数Ａ＝Ａ２が取得される。

本例のように１次関数への近似は、例えば、２点近似を用いることによって、その係数Ａ，Ｂが求められる（ＳＴ１３）。
係数Ａは１次関数の傾きを示すため、ここでは２点Ｘ１，Ｘ２のサンプルデータから、係数Ａは、次式によって算出される。
Ａ＝(Ａ２−Ａ１)／(Ｘ２−Ｘ１)
また、係数Ｂは１次関数の切片を示すため、例えば、算出された係数Ａ、アドレスＸ１、アドレスＸ１におけるサンプル値Ｙ１を用いて、次式によって算出される。

Ｂ＝Ｙ１−Ａ×Ｘ１
このように、近似関数としての１次関数Ｙ＝ＡＸ＋Ｂが得られる。

この後、得られた近似関数が検査され（ＳＴ１４）、近似関数の適した係数Ａ，Ｂが決定される。

以上のように、本発明の実施形態に係る第３調整例においても、特性のばらつきを近似関数を用いて表現することによって、メモリセルの特性のばらつきを補償できる。

尚、ここでは２点近似によって、係数Ａ，Ｂを算出したが、その精度を向上させる場合には、サンプリング数を増加させて実行すればよい。

また、ここで示した例は、ワード線の各々に適した電位を与えるための近似関数に対して適した係数Ａ，Ｂを設定する方法の一例を示したのであって、図１６及び図１７を用いた例に限定されるものではない。

３． 変形例
図１８を用いて、本発明の実施形態の変形例について説明する。尚、上述と同一の部材に関しては、同一符号を付し、説明は必要に応じて行う。
調整例１乃至調整例３においては、レジスタ回路３３や電位制御回路３５等のメモリチップ１内に設けられた内部回路を用いて、ワード線の各々に与える電位を、適した電位に調整・設定する構成について説明した。但し、本発明の実施形態は、メモリチップ１に設けられた各パッドを介してメモリチップ１に接続されたコントローラ２又はホスト３からの命令(コマンド)によって、ワード線への供給電位をワード線の各々に適した電位に調整しても良い。

図１８において、例えば、４つのメモリチップ１が、１つのコントローラ２に並列接続されている。この構成において、コントローラ２が発行する命令により、各メモリチップ１のメモリセルに対して書き込み、消去又は読み出しを指示することと同様に、例えば、選択されたワード線の各々に与える電位として適した電位が供給されるように、第１乃至第３調整例で述べた供給電位の調整及び設定を、Ｉ／Ｏピンと制御ピンを用いて行ってもよい。また、これと同様に、ホスト３からの命令によって、ワード線の書き込み電圧の調整を、行ってもよい。

このように、コントローラ２やホスト３等のメモリチップ１外部の装置を用いて、ワード線毎に供給電位を調整できる。
したがって、本発明の実施形態の変形例においても、メモリセルの特性のばらつきを補償できる。

４． 応用例
本発明の技術は、ビットコストスケーラビリティを実現するため、１つのセルユニットが直列接続された複数のメモリセル(ＮＡＮＤストリング)から構成されるＢｉＣＳ−ＮＡＮＤフラッシュメモリに有効である。その一例としてのＢｉＣＳ−ＮＡＮＤフラッシュメモリについて、図１乃至図４を用いて説明したが、本発明の実施形態は、これに限定されない。

例えば、図１９乃至図２１に示されるＢｉＣＳ−ＮＡＮＤフラッシュメモリに対しても、本発明の実施形態を適用できる。尚、図１９乃至図２１において、図１乃至図４に示される部材と実質的に同じ機能を有する部材については、同一符号を付してある。

図１９は、図１に示される例とは異なる構造のＢｉＣＳ−ＮＡＮＤフラッシュメモリの鳥瞰図を示している。図２０は、ブロック（メモリセルアレイ）の一部を抽出した鳥瞰図である。又、図２１は、ブロック内に設けられた１つのＮＡＮＤセルユニットの等価回路図を示している。

図１９及び図２０に示される構造のＢｉＣＳ−ＮＡＮＤフラッシュメモリにおいても、例えば、導電性ポリシリコンから構成される３以上の導電層が積層される（本例では６層構造）。そして、複数の活性層（アクティブエリア）ＵＡＡが、積層された複数の導電層を突き抜け、活性層と導電層の交差箇所に、メモリセルが形成される。図１９及び図２０に示されるＢｉＣＳ−ＮＡＮＤフラッシュメモリは、積層された導電層のうち最下層の導電層はプレート状に形成されているが、最下層を除いた他の導電層は、ライン状に形成されている。尚、図１９に示されるように、積層されている導電層のｘ方向の端部は、図１に示す例と同様に、各々の導電層にコンタクトをとるために階段状に形成される。

図１９及び図２０に示されるＢｉＣＳ−ＮＡＮＤフラッシュメモリにおいて、複数の活性層ＵＡＡは、例えば、ｘ方向から見た形状が、Ｕ字状の形状になっている。図２０に示されるように、このＵ字状の活性層ＵＡＡは、柱状に形成された２つの半導体柱ＳＰの下端が、連結部ＪＰによって接続された構造になっている。

これに伴って、図１乃至図４に示す構造において、半導体基板２３側に設けられていたソース線ＳＬは、活性層ＵＡＡの上端側に設けられたドレイン側セレクトゲート線ＳＧＤ＜４＞，ＳＧＤ＜５＞よりも上層に設けられる。より具体的には、ビット線ＢＬ＜０＞〜ＢＬ＜ｍ＞が設けられた層とドレイン側セレクトゲート線ＳＧＤ＜４＞，ＳＧＤ＜５＞が設けられた層との間の層に設けられている。ソース線ＳＬは、ｘ方向に延在し、１つのＵ字状活性層ＵＡＡを構成する２つの半導体柱ＳＰのうち、一方の半導体柱に接続される。そして、１つのソース線ＳＬは、ｙ方向に隣接している２つのＮＡＮＤセルユニットＮＡＮＤで共有される。

また、ソース線側セレクトゲート線ＳＧＳ＜４＞，ＳＧＳ＜５＞は、例えば、ビット線側セレクトゲート線ＳＧＤ＜４＞，ＳＧＤ＜５＞と同じ導電層から構成され、ｘ方向に延びるライン状の導電線となっている。

また、図１９及び図２０に示される例において、ワード線ＷＬ＜０＞〜ＷＬ＜７＞は、ｘ方向に延びるライン状の導電線となっている。

このように、図１９及び図２０に示されるＢｉＣＳ−ＮＡＮＤフラッシュメモリにおいて、１つのＮＡＮＤセルユニットＮＡＮＤは２つの半導体柱ＳＰを含むため、図２１に示されるように、１つのＮＡＮＤセルユニットが有するメモリセルの個数が多くなる（本例では８個）。尚、１つの半導体柱ＳＰには、４個のメモリセルＭＣが設けられている。

尚、図２０及び図２１に示す例のように、連結部ＪＰは、バックゲートトランジスタＢＧＴｒを経由して、バックゲート線ＢＧに接続されてもよい。バックゲート線ＢＧとなる導電層は、ワード線となる導電層よりも下層に位置し、バックゲート線ＢＧの形状は、例えば、半導体基板２３上に２次元的に広がるプレート状である。バックゲートトランジスタＢＧＴｒは、連結部ＪＰとプレート状のバックゲート線ＢＧとの交差箇所に設けられ、例えば、メモリセルＭＣと同じ構造を有する。尚、本例のように、バックゲート線ＢＧが設けられた構造である場合には、連結部ＪＰは、例えば、半導体基板２３とは電気的に接続されていない。

このように、図１９乃至図２１に示されるＢｉＣＳ−ＮＡＮＤフラッシュメモリにおいても、メモリセルが３次元に積層された構造を有しているため、セレクトゲート線ＳＧＤ＜５＞，ＳＧＳ＜５＞側のメモリセルと半導体基板２３（バックゲート線ＢＧ）側のメモリセルとで、素子特性のばらつきが生じる。

図１９乃至図２１に示されるＢｉＣＳ−ＮＡＮＤフラッシュメモリに対しても、本発明の実施形態の第１乃至第３調整例で述べた回路構成・調停方法を用いて、素子特性のばらつきを補償できる。

尚、図１９乃至図２１に示されるＢｉＣＳ−ＮＡＮＤフラッシュメモリにおいて、同一のメモリセルユニット内に設けられ、z方向の位置（半導体基板２３からの高さ）が同じワード線、例えば、ワード線ＷＬ＜３＞とワード線ＷＬ＜４＞は、活性層ＵＡＡの直径は、ほぼ同じ傾向（寸法）を示す。この場合、ロウ系デコーダ回路３６Ａ内のスイッチ回路３６Ａ０〜３６Ａ３は、ワード線ＷＬ＜３＞とワード線ＷＬ＜４＞とで、同じスイッチ回路を用いても良い。これと同様に、実質的に同じ値を用いてワード線ＷＬ＜３＞，ＷＬ＜４＞に供給する電位を調整できるので、レジスタ回路３３内のレジスタも、ワード線ＷＬ＜３＞とワード線ＷＬ＜４＞とで、同じレジスタを共有しても良い。
これら２つのワード線ＷＬ＜３＞，ＷＬ＜４＞と同様に、ワード線ＷＬ＜２＞とワード線ＷＬ＜５＞、ワード線ＷＬ＜１＞とワード線ＷＬ＜６＞、及び、ワード線ＷＬ＜０＞とワード線＜７＞に対しても、ｚ方向の位置が同じワード線であれば、スイッチ回路及びレジスタを共有できるのは、もちろんである。

これによって、本発明の実施形態を図１９乃至図２１に示されるＢｉＣＳメモリに適用できる。また、図１９乃至図２１に示すように、１つのＮＡＮＤセルユニットを構成するメモリセルの個数（ワード線の本数）が増加しても、同じ傾向を示すワード線に対応するスイッチ回路及びレジスタを共有化することによって、回路規模が増大するのを抑制できる。

但し、レジスタ回路３３内に設けられるレジスタの個数、ロウ系デコーダ回路３６Ａ内のスイッチ回路の個数等を、図１９乃至図２１に示されたＢｉＣＳ−ＮＡＮＤフラッシュメモリのワード線の本数（例えば８本）に合わせて変更しても良いのはもちろんである。

本発明の実施形態は、図１及び図１９に示されるＢｉＣＳ−ＮＡＮＤフラッシュメモリ以外にも、ＢｉＣＳ技術が適用された３次元積層型不揮発性半導体メモリに適用可能である。

また、ＢｉＣＳメモリのメモリセル構造については、電荷蓄積層が絶縁体（例えば、窒化物）から構成されるいわゆるＭＯＮＯＳ型やＭＮＯＳ型が有効であると考えられているが、本発明の例は、これに限られず、電荷蓄積層が導電性ポリシリコンから構成されるフローティングゲート型に適用することも可能である。

さらに、１つのメモリセルに記憶させるデータ値については、２値であってもよいし、３値以上の多値(multi-level)であってもよい。

５． その他
本発明の実施形態では、主に書き込み電位のトリミング処理について説明したが、読み出し動作時の選択ワード線への供給電位、書き込み又は読み出し時の非選択ワード線への供給電位、又は、消去動作時のワード線への供給電位等、ワード線に与えられる様々な電位に対して、同様の構成及び方法を採用することが可能である。

本発明の実施形態では、例えば、メモリチップの製造時におけるテスト工程での処理を例に述べた。但し、ユーザ使用環境において、メモリセル劣化に伴う書込み特性の劣化によって、その書き込み電圧の最適値が変化する可能性があるため、本実施形態は、このような場合のワード線の各々に供給するのに適した電位を再設定する場合においても、同様に適用できる。

本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

ＢｉＣＳメモリの鳥瞰図。 メモリセルアレイの等価回路図。 ＢｉＣＳ−ＮＡＮＤと二次元ＮＡＮＤとの比較図。 ＮＡＮＤセルユニットの鳥瞰図。 ＮＡＮＤセルユニットの構造を示す断面図。 ＮＡＮＤセルユニットの構造を示す平面図。 ＢｉＣＳメモリを用いたメモリシステムの全体構成を示すブロック図。 ＢｉＣＳメモリチップ内部を示すブロック図。 ＢｉＣＳメモリのデータの読み出しを説明するための図。 ＢｉＣＳメモリのデータの書き込みを説明するための図。 ＢｉＣＳメモリの内部回路の構成を模式的に示す回路図。 第１調整例を説明するためのフローチャート。 第１調整例を説明するための図。 ＢｉＣＳメモリの内部回路の構成を模式的に示す回路図。 ＢｉＣＳメモリの内部回路の構成を模式的に示す回路図。 第３調整例を説明するためのフローチャート。 第３調整例を説明するためのフローチャート。 本発明の実施形態の変形例を説明するための図。 本発明の実施形態の応用例を説明するための図。 本発明の実施形態の応用例を説明するための図。 本発明の実施形態の応用例を説明するための図。

符号の説明

１：ＢｉＣＳメモリチップ、２：コントローラ、３：ホスト、３０：メモリセルアレイ、３１：制御回路、３２Ａ：コマンドデコーダ、３２Ｂ：アドレスデコーダ、３３：レジスタ回路、３４：ステートマシン、３５：電位制御回路、３６Ａ：ロウ系デコーダ回路、３６Ｂ：カラム系デコーダ回路、３７：ワード線ドライバ、３８：キャッシュバッファ／センスアンプ、３９Ａ：入力バッファ、３９Ｂ：出力バッファ、３３０〜３３３，３３５〜３３８，３３９Ａ， ３３９Ｂ：レジスタ、３５１：Ｄ／Ａコンバータ、３５１Ａ：可変抵抗、３５１Ｂ：固定抵抗、３５２：コンパレータ、３５３：ＶＰＰポンプ、３５０，３５５：セレクタ、３５６：加算器、３５７：演算回路、３６Ａ０〜３６Ａ３：スイッチ回路、ＷＬ＜０＞〜ＷＬ＜３＞：ワード線、ＢＬ＜０＞〜ＢＬ＜ｍ＞：ビット線、ＳＧＳ：ソース線側セレクトゲート線、ＳＧＤ＜０＞〜ＳＧＤ＜５＞：ビット線側セレクトゲート線、ＡＡ：活性層（アクティブエリア）。

Claims (5)

1. 半導体基板と、
   前記半導体基板上に設けられ、複数のワード線の各々に接続されたメモリセルを有するメモリセルアレイと、
   前記メモリセルアレイに対する動作の設定情報を保持するレジスタ回路と、
   前記ワード線に供給する電位を制御する電位制御回路と、
   を具備し、
   前記メモリセルアレイは、前記半導体基板上方に互いに絶縁されて積層される複数の導電層と、前記複数の導電層上方にこれらとは絶縁されて配置されるビット線と、上端が前記ビット線に接続され、前記複数の導電層を突き抜けて、下端が半導体基板側に位置する複数の半導体柱とから構成され、
   前記複数の導電層のうち少なくとも最上層を除く複数の導電層は、ワード線であり、
   前記複数のワード線と前記複数の半導体柱とによりそれぞれメモリセルが構成され、
   前記レジスタ回路は、前記複数のワード線の各々に適した電位を供給するための情報を保持し、
   前記電位制御回路は、入力されたアドレス信号が示すワード線の半導体基板の表面に対して垂直方向における位置に応じた前記レジスタ回路内の情報を読み出し、前記入力されたアドレス信号に対応するワード線に適した電位を供給する、ことを特徴とする３次元積層型不揮発性半導体メモリ。
2. 前記レジスタ回路は、前記複数のワード線の各々に適した電位を示す電位コードを保持する複数のレジスタを有し、
   前記電位制御回路は、前記複数のレジスタの中から前記入力されたアドレス信号に対応する前記電位コードを選択し、この選択された電位コードに基づいて前記入力されたアドレス信号に対応するワード線に、前記適した電位を供給する、
   ことを特徴とする請求項１に記載の３次元積層型不揮発性半導体メモリ。
3. 前記レジスタ回路は、前記複数のワード線のうち１つのワード線に適した電位を示す値を基準値として保持する第１レジスタと、前記基準値に対応する前記１つのワード線を除いた残りのワード線の各々に適した電位を示す値と前記基準値との差分値を保持する複数の第２レジスタとを有し、
   前記電位制御回路は、前記複数の第２レジスタの中から、前記入力されたアドレス信号に対応する前記差分値を選択し、この選択された差分値と基準値との演算結果に基づいて、前記入力されたアドレス信号に対応するワード線に、前記適した電位を供給する、
   ことを特徴とする請求項１に記載の３次元積層型不揮発性半導体メモリ。
4. 前記レジスタ回路は、近似関数の第１及び第２係数をそれぞれ保持する第１及び第２レジスタを有し、
   前記電位制御回路は、前記入力されたアドレス信号を前記近似関数の変数とし、前記第１及び第２係数を用いた前記近似関数に基づいて、前記入力されたアドレス信号に対応するワード線に、前記適した電位を供給する、
   ことを特徴とする請求項１に記載の３次元積層型不揮発性半導体メモリ。
5. 前記メモリセルアレイの動作を外部から制御するコントローラをさらに具備し、
   前記複数のワード線の各々に適した電位は、前記コントローラからの指示によって設定される、
   ことを特徴とする請求項１乃至４のうちいずれか１項に記載の３次元積層型不揮発性半導体メモリ。

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