KR100889780B1

KR100889780B1 - 패스 전압 윈도우를 향상시킬 수 있는 플래시 메모리 장치및 그것의 프로그램 방법

Info

Publication number: KR100889780B1
Application number: KR1020070039873A
Authority: KR
Inventors: 황상원
Original assignee: 삼성전자주식회사
Priority date: 2007-04-24
Filing date: 2007-04-24
Publication date: 2009-03-20
Also published as: JP5350669B2; KR20080095419A; US20080266951A1; US7668014B2; JP2008269774A

Abstract

여기에는 워드 라인들과 비트 라인들로 배열된 메모리 셀들을 갖는 적어도 하나의 메모리 블록을 포함한 플래시 메모리 장치의 프로그램 방법을 제공하며, 이 프로그램 방법은 상기 워드 라인들 중 선택된 워드 라인으로 프로그램 전압을 인가하고, 상기 선택된 워드 라인에 바로 인접한 적어도 하나의 워드 라인으로 제 1 패스 전압을 인가하고, 상기 워드 라인들 중 최외곽 워드 라인들에 제 2 패스 전압을 인가하는 것을 포함한다.

Description

패스 전압 윈도우를 향상시킬 수 있는 플래시 메모리 장치 및 그것의 프로그램 방법{FLASH MEMORY DEVICE CAPABLE OF IMPROVING PASS VOLTAGE WINDOW AND PROGRAM METHOD THEREOF}

도 1은 본 발명에 따른 플래시 메모리 장치를 보여주는 블록도이다.

도 2는 패스 전압 윈도우를 설명하기 위한 도면이다.

도 3은 본 발명에 따른 플래시 메모리 장치의 프로그램 동작시 워드 라인 바이어스 조건을 보여주는 도면이다.

도 4는 본 발명에 따른 플래시 메모리 장치의 프로그램 동작시 패스 전압 변화를 보여주는 도면이다.

도 5는 본 발명에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 보여주는 블록도이다.

* 도면의 주요 부분에 대한 부호 설명 *

100 : 메모리 블록 110 : 페이지 버퍼

120 : 제어 로직 130 : 열 디코더 회로

140 : 워드 라인 전압 발생 회로 150 : 행 디코더 회로

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치에 관한 것이다.

반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터과 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소 (scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.

MROM, PROM, EPROM, EEPROM 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.

불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다.

본 발명의 목적은 패스 전압 윈도우를 향상시킬 수 있는 플래시 메모리 장치 및 그것의 동작 방법을 제공하는 것이다.

본 발명의 다른 목적은 물리적인 위치 및 선택된 워드 라인의 위치에 따라 패스 전압을 가변시킬 수 있는 플래시 메모리 장치를 제공하는 것이다.

본 발명의 예시적인 실시예들은 워드 라인들과 비트 라인들로 배열된 메모리 셀들을 갖는 적어도 하나의 메모리 블록을 포함한 플래시 메모리 장치의 프로그램 방법을 제공하며, 이 프로그램 방법은 상기 워드 라인들 중 선택된 워드 라인으로 프로그램 전압을 인가하고, 상기 선택된 워드 라인에 바로 인접한 적어도 하나의 워드 라인으로 제 1 패스 전압을 인가하고, 상기 워드 라인들 중 최외곽 워드 라인 들에 제 2 패스 전압을 인가하는 것을 포함한다.

예시적인 실시예에 있어서, 상기 워드 라인들 중 나머지 워드 라인들은 상기 제 1 패스 전압보다 높고 상기 프로그램 전압보다 낮은 전압으로 구동된다.

예시적인 실시예에 있어서, 상기 선택된 워드 라인이 상기 최외곽 워드 라인들 중 하나에 인접할 때, 상기 선택된 워드 라인에 인접한 최외곽 워드 라인으로 상기 제 2 패스 전압보다 낮은 제 3 패스 전압이 인가된다.

예시적인 실시예에 있어서, 상기 최외곽 워드 라인들은 스트링 선택 라인과 접지 선택 라인에 각각 바로 인접한다.

예시적인 실시예에 있어서, 상기 플래시 메모리 장치는 낸드 플래시 메모리 장치이다.

본 발명의 다른 예시적인 실시예들은 복수의 스트링들을 갖는 메모리 블록과; 상기 스트링들 각각은 스트링 선택 라인에 연결된 스트링 선택 트랜지스터, 접지 선택 라인에 연결된 접지 선택 트랜지스터, 그리고 상기 스트링 및 접지 선택 트랜지스터들 사이에 직렬 연결된 메모리 셀들로 구성되며; 프로그램 동작시 프로그램 전압과 제 1 내지 제 4 패스 전압들을 발생하도록 구성된 워드 라인 전압 발생 회로와; 상기 프로그램 전압과 상기 제 1 내지 제 4 패스 전압들을 공급받는 행 디코더 회로와; 그리고 상기 프로그램 동작 동안, 상기 워드 라인들 중 선택된 워드 라인으로 상기 프로그램 전압을 인가하도록, 상기 선택된 워드 라인에 바로 인접한 적어도 하나의 워드 라인으로 상기 제 1 패스 전압을 인가하도록, 그리고 상기 워드 라인들 중 최외곽 워드 라인들에 상기 제 2 패스 전압을 인가하도록 상기 행 디코더 회로를 제어하는 제어 로직을 포함하는 플래시 메모리 장치를 제공한다.

예시적인 실시예에 있어서, 상기 선택된 워드 라인이 상기 최외곽 워드 라인들 중 하나에 인접할 때, 상기 제어 로직은 상기 선택된 워드 라인에 인접한 최외곽 워드 라인으로 상기 제 2 패스 전압보다 낮은 상기 제 3 패스 전압을 인가하도록 상기 행 디코더 회로를 제어한다.

예시적인 실시예에 있어서, 상기 제어 로직은 상기 워드 라인들 중 나머지 워드 라인들으로 상기 제 1 패스 전압보다 높고 상기 프로그램 전압보다 낮은 상기 제 4 패스 전압을 인가하도록 상기 행 디코더 회로를 제어한다.

예시적인 실시예에 있어서, 상기 최외곽 워드 라인들은 상기 스트링 선택 라인과 상기 접지 선택 라인에 각각 바로 인접한다.

본 발명의 또 다른 예시적인 실시예들은 워드 라인들과 비트 라인들로 배열된 메모리 셀들을 갖는 적어도 하나의 메모리 블록을 포함한 플래시 메모리 장치의 프로그램 방법을 제공하며, 이 프로그램 방법은 상기 워드 라인들 중 선택된 워드 라인으로 프로그램 전압을 인가하고, 상기 선택된 워드 라인에 바로 인접한 적어도 하나의 워드 라인으로 제 1 패스 전압을 인가하고, 상기 워드 라인들 중 최외곽 워드 라인들에 제 2 패스 전압을 인가하고, 상기 워드 라인들 중 나머지 워드 라인들로 상기 제 1 패스 전압보다 높고 상기 프로그램 전압보다 낮은 전압을 인가하는 것을 포함하며, 상기 선택된 워드 라인이 상기 최외곽 워드 라인들 중 하나에 인접할 때, 상기 선택된 워드 라인에 인접한 최외곽 워드 라인으로 상기 제 2 패스 전압보다 낮은 제 3 패스 전압이 인가된다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.

참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

아래에서, 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.

일반적으로, 스트링 선택 라인(SSL)과 바로 인접한 워드 라인(이하, 제 1 최외곽 워드 라인이라 칭함) 사이의 거리는 워드 라인과 워드 라인 사이의 거리보다 넓다. 마찬가지로, 접지 선택 라인(GSL)과 바로 인접한 워드 라인(이하, 제 2 최외곽 워드 라인이라 칭함) 사이의 거리는 워드 라인과 워드 라인 사이의 거리보다 넓다. 이는 최외곽 워드 라인들 각각의 커플링비가 증가됨을 의미한다. 최외곽 워드 라인들 각각의 커플링비의 증가는 패스 전압의 증가에 대한 제한 요인으로 작용할 것이다. 예를 들면, 패스 전압이 높으면 프로그램 금지된 메모리 셀을 포함한 스트링의 채널 전압이 높게 부스팅되는 반면에 프로그램될 메모리 셀을 포함한 스트링의 메모리 셀은 소프트 프로그램될 수 있다. 따라서, 패스 전압은 채널 부스팅 효 율 및 프로그램 특성을 고려하여 결정될 것이다.

본 발명의 플래시 메모리 장치에 따르면, 선택되지 않은 워드 라인에 인가되는 패스 전압은 워드 라인(즉, 최외곽 워드 라인)의 물리적인 위치 및 선택된 워드 라인의 물리적인 위치에 따라 가변적으로 결정될 것이다. 예를 들면, 워드 라인의 물리적인 위치 및 선택된 워드 라인의 물리적인 위치에 관계없이 결정된 패스 전압은 "VPASS"로 표기될 것이다. 기본적으로, 선택된 워드 라인에 바로 인접한 워드 라인에는 VPASS 전압보다 △V1만큼 낮은 전압(이하, "VPASS1"으로 표기됨)이 공급될 것이다. 최외곽 워드 라인들 각각에는 VPASS 전압보다 △V2만큼 낮은 전압(이하, "VPASS2"으로 표기됨)이 공급될 것이다. 최외곽 워드 라인에 바로 인접한 워드 라인으로 프로그램 전압이 공급되는 경우(다시 말해서, 최외곽 워드 라인에 바로 인접한 워드 라인이 선택되는 경우), 최외곽 워드 라인에는 VPASS 전압보다 △V3만큼 낮은 전압(이하, "VPASS3"으로 표기됨)이 공급되고, 선택된 워드 라인에 바로 인접한 워드 라인에는 VPASS1 전압이 공급될 것이다. 여기서, △V2은 △V1보다 크게 그리고 △V3보다 작게 설정될 것이다(△V1 < △V2 < △V3).

이러한 바이어스 조건에 따르면, 커플링비의 차이에 관계없이 패스 전압 윈도우를 넓게 결정하는 것이 가능하며, 그 결과 채널 부스팅 효율 및 프로그램 특성이 향상될 것이다. 이는 이후 상세히 설명될 것이다.

도 1은 본 발명에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다. 본 발명에 따른 플래시 메모리 장치는 낸드 플래시 메모리 장치이다. 하지만, 본 발명이 다른 메모리 장치들(예를 들면, MROM, PROM, FRAM, 노어 플래시 메모리 장치, 등)에 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

도 1을 참조하면, 본 발명에 따른 플래시 메모리 장치는 1-비트 그리고/또는 N-비트 데이터 정보(N은 2 또는 그 보다 큰 정수)를 저장하는 메모리 셀 어레이를 포함할 것이다. 메모리 셀 어레이는 복수의 메모리 블록들로 구성될 것이다. 도시의 편의상, 도 1에는 하나의 메모리 블록(100)이 도시되어 있다. 메모리 블록(100)은 비트 라인들(BL0∼BLm-1)에 각각 연결된 스트링들(101)을 포함할 것이다. 각 스트링(101)은 스트링 선택 트랜지스터, 접지 선택 트랜지스터, 그리고 선택 트랜지스터들 사이에 직렬 연결된 메모리 셀들로 구성될 것이다. 각 스트링(101)에 있어서, 스트링 선택 트랜지스터는 스트링 선택 라인(SSL)에 의해서 제어되고, 접지 선택 트랜지스터는 접지 선택 라인(GSL)에 의해서 제어되며, 메모리 셀들은 대응하는 워드 라인들(WL0∼WL31)에 의해서 각각 제어된다. 비트 라인들(BL0∼BLm-1)은 페이지 버퍼 회로(110)에 연결되어 있다. 페이지 버퍼 회로(110)는 제어 로직(120)에 의해서 제어되며, 동작 모드에 따라 기입 드라이버 회로 또는 감지 증폭기 회로로서 동작할 것이다. 예를 들면, 페이지 버퍼 회로(110)는 프로그램 동작 모드시 기입 드라이버 회로 그리고 읽기 동작 모드시 감지 증폭기 회로로서 동작할 것이다. 비록 도면에는 도시되지 않았지만, 페이지 버퍼 회로(110)는 비트 라인들(BL0∼BLm-1)에 각각 연결된 또는 비트 라인 쌍들에 각각 연결된 페이지 버퍼들을 포함할 것이다. 열 디코더 회로(130)는 제어 로직(120)에 의해서 제어되며, 페이지 버퍼 회로(110)와 외부(예를 들면, 메모리 컨트롤러) 사이의 데이터 전송 경로를 제공할 것이다.

계속해서 도 1을 참조하면, 본 발명에 따른 플래시 메모리 장치는 워드 라인 전압 발생 회로(140)와 행 디코더 회로(150)를 더 포함할 것이다. 워드 라인 전압 발생 회로(140)는 제어 로직(120)에 의해서 제어되며, 동작 모드에 필요한 워드 라인 전압들(예를 들면, 프로그램 전압, 패스 전압, 읽기 전압, 등)을 발생할 것이다. 워드 라인 전압 발생 회로(140)는 프로그램 전압 발생기(141)와 패스 전압 발생기(142)를 포함할 것이다. 프로그램 전압 발생기(141)는 프로그램 동작 동안 선택된 워드 라인에 공급될 프로그램 전압을 발생할 것이다. 패스 전압 발생기(142)는 프로그램 동작 동안 비선택된 워드 라인들에 공급될 패스 전압들(VPASS, VPASS1, VPASS2, VPASS3)을 발생할 것이다. 프로그램 및 패스 전압들(VPGM, VPASS, VPASS1, VPASS2, VPASS3)은 행 디코더 회로(150)로 공급될 것이다. 앞서 언급된 바와 같이, VPASS 전압은 VPASS1 전압보다 △V1만큼 높고, VPASS 전압은 VPASS2 전압보다 △V2만큼 높으며, VPASS 전압은 VPASS3 전압보다 △V3만큼 높다. 여기서, △V1은 △V2보다 낮고, △V2는 △V3보다 낮다 (△V1<△V2<△V3).

행 디코더 회로(150)는 제어 로직(120)에 의해서 제어되며, 선택된 워드 라인 및 비선택된 워드 라인들을 워드 라인 전압 발생 회로(140)로부터의 대응하는 워드 라인 전압들(예를 들면, 프로그램 전압 및 패스 전압들)로 각각 구동할 것이다. 행 디코더 회로(150)는 제 1 디코딩 및 구동 블록(151), 제 2 디코딩 및 구동 블록(152), 그리고 스위치 블록(153)을 포함할 것이다. 제 1 디코딩 및 구동 블록(151)은 블록 어드레스(BA)에 응답하여 블록 워드 라인(BLKWL)을 고전압(프로그 램 전압보다 높음)으로 구동할 것이다. 제 2 디코딩 및 구동 블록(152)은 제 1 드라이버(도면에는, "SS"로 표기됨)(152a), 제 2 드라이버(도면에는, "GS"로 표기됨)(152b), 그리고 제 3 드라이버(도면에는, "Si"로 표기됨)로 구성될 것이다. 제 1 드라이버(152a)는 스트링 선택 라인(SSL)에 대응하는 신호 라인(SS)을 전원 전압 또는 접지 전압으로 구동하도록 구성될 것이다. 제 2 드라이버(152b)는 접지 선택 라인(GSL)에 대응하는 신호 라인(GS)을 전원 전압 또는 접지 전압으로 구동하도록 구성될 것이다. 제 3 드라이버(152c)는 페이지 어드레스(PA)에 응답하여 워드 라인들(WL0∼WL31)에 각각 대응하는 신호 라인들(S0∼S31)을 대응하는 워드 라인 전압들(예를 들면, 프로그램 전압, 패스 전압들, 읽기 전압, 등)로 구동할 것이다. 이는 이후 상세히 설명될 것이다. 스위치 블록(153)은 블록 워드 라인(BLKWL)에 의해서 제어되며, 제 2 디코딩 및 구동 블록(152)의 출력들(SS, S31∼S0, GS)을 대응하는 라인들(SSL, WL31∼WL0, GSL)에 각각 전기적으로 연결할 것이다. 스위치 블록(153)을 구성하는 트랜지스터들은 이 분야에 잘 알려진 고전압 트랜지스터로 구성될 것이다.

본 발명의 플래시 메모리 장치에 따르면, 프로그램 동작이 수행될 때, 선택된 워드 라인에 바로 인접한 워드 라인에는 VPASS 전압보다 △V1만큼 낮은 VPASS1 전압이 공급될 것이다. 이때, 선택된 워드 라인이 최외곽 워드 라인들(WL0, WL31)에 인접하지 않은 경우, 최외곽 워드 라인들(WL0, WL31) 각각에는 VPASS 전압보다 △V2만큼 낮은 VPASS2 전압이 공급될 것이다. 이에 반해서, 최외곽 워드 라인(WL0 또는 WL31)에 바로 인접한 워드 라인(WL1 또는 WL30)으로 프로그램 전압(Vpgm)이 공급되는 경우, 다시 말해서, 최외곽 워드 라인(WL0 또는 WL31)에 바로 인접한 워드 라인(WL1 또는 WL30)이 선택되는 경우, 최외곽 워드 라인(WL0 또는 WL31)에는 VPASS 전압보다 △V3만큼 낮은 VPASS3 전압이 공급되고, 선택된 워드 라인에 바로 인접한 워드 라인에는 VPASS1 전압이 공급될 것이다. 이때, 나머지 워드 라인들은 VPASS 전압으로 구동될 것이다. 이러한 바이어스 스킴에 따르면, 패스 전압 윈도우를 넓히는 것이 가능하며, 그 결과 부스팅 효율이 향상되고 프로그램 특성이 향상될 것이다. 이는 이후 상세히 설명될 것이다.

이 분야에 숙련된 자에게 잘 알려진 바와 같이, 선택 워드 라인에 연결된 비선택된 메모리 셀들을 프로그램하지 않고 동일한 워드 라인 상에 연결된 선택 메모리 셀을 프로그램하고자 할 때 한 가지 문제점이 생긴다. 선택 워드 라인에 프로그램 전압이 인가될 때, 프로그램 전압은 선택된 메모리 셀(또는 프로그램될 메모리 셀) 뿐만 아니라 선택 워드 라인을 따라 배열된 선택되지 않은 메모리 셀들(또는 프로그램 금지될 메모리 셀들)에도 인가된다. 이러한 경우, 선택 워드 라인 상에 연결된 선택되지 않은 메모리 셀이 프로그램될 수 있다. 선택 워드 라인에 연결된 비선택 메모리 셀의 의도하지 않은 프로그램은 "프로그램 디스터브"라 불린다. 이에 반해서, 메모리 셀들은 비선택 워드 라인들에 인가되는 패스 전압에 의해서 프로그램될 수 있다. 비선택 워드 라인들에 연결된 비선택된 메모리 셀들의 의도하지 않은 프로그램은 "패스 전압 디스터브"라 불린다.

상술한 프로그램 및 패스 전압 디스터브 현상들은 U.S. Patent No. 5,715,194에 "BIAS SCHEME OF PROGRAM INHIBIT FOR RANDOM PROGRAMMING IN A NAND FLASH MEMORY"라는 제목으로, U.S. Patent No. 6,061,270에 "METHOD FOR PROGRAMMING A NON-VOLATILE MEMORY DEVICE WITH PROGRAM DISTURB CONTROL"라는 제목으로, U.S. Patent No. 6,661,707에 "METHOD OF PROGRAMMING NAND-TYPE FLASH MEMORY"라는 제목으로, 그리고 U.S. Patent No. 7,031,190에 "STRUCTURE FOR TESTING NAND FLASH MEMORY AND METHOD OF TESTING NAND FLASH MEMORY"라는 제목으로 각각 상세히 설명되어 있으며, 이 출원의 레퍼런스로 포함된다.

프로그램 금지된 메모리 셀의 위치와 패스 전압 사이에는 아래와 같은 상관 관계가 존재할 것이다. 도 2에 도시된 바와 같이, 패스 전압이 낮은 경우, 프로그램 디스터브에 대한 프로그램 방지 효과가 있지만, 프로그램 금지된 메모리 셀이 프로그램 디스터브로 인해 원하지 않게 소프트 프로그램될 수 있다. 다시 말해서, 패스 전압이 낮은 경우, 프로그램 금지된 메모리 셀의 채널 전압이 원하는 전압까지 승압되지 않기 때문에, 프로그램 금지된 메모리 셀이 소프트 프로그램될 수 있다. 한편, 패스 전압이 높은 경우, 프로그램 금지된 메모리 셀에 대한 프로그램 방지 효과가 있는 반면에, 프로그램 금지된 메모리 셀이 패스 전압 디스터브로 인해 원하지 않게 프로그램될 수 있다. 다시 말해서, 패스 전압이 높은 경우, 그러한 패스 전압으로 인해 프로그램 금지된 메모리 셀이 소프트 프로그램될 수 있다. 따라서, 상술한 상관 관계를 고려하여 패스 전압의 범위를 적정하게 설정하는 것이 중요하다. 그러한 패스 전압의 범위를 "패스 전압 윈도우"라고 칭한다.

패스 전압은 프로그램 디스터브 및 패스 전압 디스터브를 고려하여 패스 전압 윈도우 내의 임의 전압(예를 들면, 중앙에 위치한 전압)으로 설정될 것이다. 이 러한 방식으로 결정된 패스 전압으로 인해 다음과 같은 문제점이 야기될 것이다.

잘 알려진 바와 같이, 스트링 선택 라인과 최외곽 워드 라인 사이의 거리는 워드 라인들 사이의 거리보다 길다. 이는 최외곽 워드 라인에 대응하는 메모리 셀의 플로팅 게이트의 커플링비가 상대적으로 증가됨을 의미한다. 따라서, 최외곽 워드 라인에 패스 전압이 인가될 때, 최외곽 워드 라인에 대응하는 메모리 셀의 플로팅 게이트에 유도되는 전압이 나머지 워드 라인들 각각에 대응하는 메모리 셀의 플로팅 게이트에 유도되는 전압보다 높아질 것이다. 이러한 이유때문에, 패스 전압의 증가는 최외곽 워드 라인으로 인해 제한될 것이다. 예를 들면, 패스 전압이 10V로 결정될 때, 최외곽 워드 라인에 대응하는 메모리 셀의 플로팅 게이트에 유도되는 전압이 나머지 워드 라인들 각각에 대응하는 메모리 셀의 플로팅 게이트에 유도되는 전압보다 높아질 것이다. 이러한 경우, 패스 전압을 공급받는 프로그램 금지된 메모리 셀은 소프트 프로그램될 것이다. 따라서, 패스 전압은 보다 낮은 전압으로 제한될 것이다. 패스 전압이 낮게 제한됨에 따라, 채널 부스팅 효율이 저하될 것이다. 이는 프로그램 특성 즉, 프로그램 금지 특성이 저하됨을 의미한다.

이러한 문제점을 해결하기 위해서, 도 3a에 도시된 바와 같이, 본 발명의 플래시 메모리 장치의 경우, 프로그램 동작이 수행될 때, 선택된 워드 라인(WLi)에 바로 인접한 워드 라인들(WLi-1, WLi+1)에는 VPASS 전압보다 △V1만큼 낮은 VPASS1 전압이 공급될 것이다. 이때, 최외곽 워드 라인들(WL0, WL31) 각각에는 VPASS 전압보다 △V2만큼 낮은 VPASS2 전압이 공급될 것이다. 여기서, VPASS2 전압은 커플링비를 고려하여 결정될 것이다. 비록 최외곽 워드 라인들(WL0, WL31)에 VPASS2 전압 이 인가되더라도, 비트 라인으로 전원 전압이 인가되는 스트링의 채널 전압은 상대적으로 큰 커플링비로 인해 충분히 승압될 것이다. 이에 반해서, 도 3b 또는 도 3c에 도시된 바와 같이, 최외곽 워드 라인(WL0 또는 WL31)에 바로 인접한 워드 라인(WL1 또는 WL30)으로 프로그램 전압(Vpgm)이 공급되는 경우, 다시 말해서, 최외곽 워드 라인(WL0 또는 WL31)에 바로 인접한 워드 라인(WL1 또는 WL30)이 선택되는 경우, 최외곽 워드 라인(WL0 또는 WL31)에는 VPASS 전압보다 △V3만큼 낮은 VPASS3 전압이 공급되고, 선택된 워드 라인(WL0 또는 WL31)에 바로 인접한 워드 라인(WL2 또는 WL29)에는 VPASS1 전압이 공급될 것이다. 이때, 나머지 워드 라인들은 VPASS 전압으로 구동될 것이다. 이러한 바이어스 조건에 따르면, 도 4에 도시된 바와 같이, 각 워드 라인의 전압은 VPASS 전압 이상 증가되지 않을 것이다. 다시 말해서, 최외곽 워드 라인들에 인가되는 패스 전압에 의해서 제한되지 않기 때문에 최대 패스 전압을 높이는 것이 가능하다. 즉, 패스 전압 윈도우를 넓게 설정하는 것이 가능하다. 이는 패스 전압을 상대적으로 높게 설정하더라도 프로그램 디스터브 및 패스 전압 디스터브를 억제하면서 채널 부스팅 효율 및 프로그램 특성이 향상됨을 의미한다.

플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 본 발명에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템이 도 5에 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템은 버스(2001)에 전기적으로 연결된 마이크로프로세서(2100), 사용자 인터페이스(2200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(2300), 메모리 컨트롤러(2400), 그리고 플래시 메모리 장치(2500)를 포함한다. 플래시 메모리 장치(2500)는 도 1에 도시된 것과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치(2500)에는 마이크로프로세서(2100)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 컨트롤러(2400)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(2300)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 플래시 메모리 장치와 메모리 컨트롤러가 메모리 시스템으로서 메모리 카드 형태로 구성될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상술한 바와 같이, 패스 전압 윈도우를 넓히는 것이 가능하며, 그 결과 부스 팅 효율이 향상되고 프로그램 특성이 향상될 것이다.

Claims

워드 라인들과 비트 라인들을 따라 배열된 메모리 셀들을 갖는 적어도 하나의 메모리 블록을 포함한 플래시 메모리 장치의 프로그램 방법에 있어서:

상기 워드 라인들 중 선택된 워드 라인으로 프로그램 전압을 인가하고, 상기 선택된 워드 라인에 바로 인접한 적어도 하나의 워드 라인으로 제 1 패스 전압을 인가하고, 상기 워드 라인들 중 최외곽 워드 라인들에 제 2 패스 전압을 인가하고, 그리고 상기 워드 라인들 중 나머지 워드 라인들에 상기 제 1 패스 전압보다 높고 상기 프로그램 전압보다 낮은 전압을 인가하는 것을 포함하는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
삭제
제 1 항에 있어서,

상기 선택된 워드 라인이 상기 최외곽 워드 라인들 중 하나에 인접할 때, 상기 선택된 워드 라인에 인접한 최외곽 워드 라인으로 상기 제 2 패스 전압보다 낮은 제 3 패스 전압이 인가되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
제 1 항에 있어서,

상기 제 2 패스 전압은 상기 제 1 패스 전압보다 낮은 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
제 1 항에 있어서,

상기 최외곽 워드 라인들은 스트링 선택 라인과 접지 선택 라인에 각각 바로 인접한 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
제 1 항에 있어서,

상기 플래시 메모리 장치는 낸드 플래시 메모리 장치인 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
복수의 스트링들을 갖는 메모리 블록과;

상기 스트링들 각각은 스트링 선택 라인에 연결된 스트링 선택 트랜지스터, 접지 선택 라인에 연결된 접지 선택 트랜지스터, 그리고 상기 스트링 및 접지 선택 트랜지스터들 사이에 직렬 연결된 메모리 셀들로 구성되며;

프로그램 동작시 프로그램 전압과 제 1 내지 제 4 패스 전압들을 발생하도록 구성된 워드 라인 전압 발생 회로와;

상기 프로그램 전압과 상기 제 1 내지 제 4 패스 전압들을 공급받는 행 디코더 회로와; 그리고

상기 프로그램 동작 동안, 상기 워드 라인들 중 선택된 워드 라인으로 상기 프로그램 전압을 인가하도록, 상기 선택된 워드 라인에 바로 인접한 적어도 하나의 워드 라인으로 상기 제 1 패스 전압을 인가하도록, 그리고 상기 워드 라인들 중 최외곽 워드 라인들에 상기 제 2 패스 전압을 인가하도록 상기 행 디코더 회로를 제어하는 제어 로직을 포함하는 플래시 메모리 장치.
제 7 항에 있어서,

상기 선택된 워드 라인이 상기 최외곽 워드 라인들 중 하나에 인접할 때, 상기 제어 로직은 상기 선택된 워드 라인에 인접한 최외곽 워드 라인으로 상기 제 2 패스 전압보다 낮은 상기 제 3 패스 전압을 인가하도록 상기 행 디코더 회로를 제어하는 플래시 메모리 장치.
제 8 항에 있어서,

상기 제어 로직은 상기 워드 라인들 중 나머지 워드 라인들으로 상기 제 1 패스 전압보다 높고 상기 프로그램 전압보다 낮은 상기 제 4 패스 전압을 인가하도록 상기 행 디코더 회로를 제어하는 플래시 메모리 장치.
제 7 항에 있어서,

상기 최외곽 워드 라인들은 상기 스트링 선택 라인과 상기 접지 선택 라인에 각각 바로 인접한 플래시 메모리 장치.
제 7 항에 있어서,

상기 제 2 패스 전압은 상기 제 1 패스 전압보다 낮은 플래시 메모리 장치.
플래시 메모리 장치와; 그리고

상기 플래시 메모리 장치를 제어하도록 구성된 메모리 컨트롤러를 포함하며, 상기 플래시 메모리 장치는 청구항 7에 기재된 장치인 메모리 카드.
워드 라인들과 비트 라인들로 배열된 메모리 셀들을 갖는 적어도 하나의 메모리 블록을 포함한 플래시 메모리 장치의 프로그램 방법에 있어서:

상기 워드 라인들 중 선택된 워드 라인으로 프로그램 전압을 인가하고, 상기 선택된 워드 라인에 바로 인접한 적어도 하나의 워드 라인으로 제 1 패스 전압을 인가하고, 상기 워드 라인들 중 최외곽 워드 라인들에 제 2 패스 전압을 인가하고, 상기 워드 라인들 중 나머지 워드 라인들로 상기 제 1 패스 전압보다 높고 상기 프로그램 전압보다 낮은 전압을 인가하는 것을 포함하며,

상기 선택된 워드 라인이 상기 최외곽 워드 라인들 중 하나에 인접할 때, 상기 선택된 워드 라인에 인접한 최외곽 워드 라인으로 상기 제 2 패스 전압보다 낮은 제 3 패스 전압이 인가되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
제 13 항에 있어서,

상기 제 2 패스 전압은 상기 제 1 패스 전압보다 낮은 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.