JP4856203B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置のビット密度向上にあっては、微細化技術が限界に近づいてきたことから、メモリセルの積層化が期待されている。そのひとつとして、縦型トランジスタを用いてメモリセルを構成した積層型の不揮発性半導体記憶装置が提案されている（例えば、特許文献１参照）。この積層型の不揮発性半導体記憶装置は、消去単位毎に構成された複数のメモリセルブロックを有する。メモリセルブロックは、複数のメモリセルが直列接続されたメモリストリングを有する。メモリストリングは、柱状の半導体層、その半導体層を取り囲むＭＯＮＯＳ層、そのＭＯＮＯＳ層を取り囲む導電層を有する。
従来、上記不揮発性半導体記憶装置において、その消去動作は、メモリセルブロック毎に実行されている。すなわち、消去動作において先ず、各メモリセルブロックにおいて、全てのデータが消去された後、消去不要なデータが書き戻される。したがって、書き戻しを必要とするため、その消去動作は、時間を要する。
特開２００７−２６６１４３号公報
本発明は、消去動作を高速に実行可能とした不揮発性半導体記憶装置を提供する。
本発明の一態様に係る不揮発性半導体記憶装置は、直列接続された複数のメモリトランジスタを含むメモリストリングと、前記メモリストリングの一端に接続され前記メモリストリングを選択する場合に導通するドレイン側選択トランジスタと、前記メモリストリングの他端に接続され前記メモリストリングを選択する場合に導通するソース側選択トランジスタと、前記ドレイン側選択トランジスタの他端に接続され前記メモリトランジスタに書き込むべきデータに対応する電圧を供給されると共に前記メモリトランジスタから読み出された信号を読み出すビット線と、前記ソース側選択トランジスタの他端に接続されるソース線と、前記メモリトランジスタ、前記ドレイン側選択トランジスタ、及び前記ソース側選択トランジスタを制御して前記メモリトランジスタの読み出し動作、書き込み動作及び消去動作を実行する制御回路とを備え、前記メモリストリングは、基板に対して垂直方向に延びる柱状部を有すると共に前記複数のメモリトランジスタのボディとして機能する第１半導体層と、前記第１半導体層を取り囲むように形成された電荷蓄積層と、前記電荷蓄積層を取り囲むように形成され、前記基板に対して平行に延びると共に複数層に亘り積層され前記複数のメモリトランジスタのゲートとして機能する第１導電層とを備え、前記ドレイン側選択トランジスタは、前記第１半導体層の一端に接し前記基板に対して垂直方向に延びると共に前記ドレイン側選択トランジスタのボディとして機能する第２半導体層と、前記第２半導体層を取り囲むように形成された第２ゲート絶縁層と、前記第２ゲート絶縁層を取り囲み、前記基板に対して平行に延びると共に前記選択トランジスタのゲートとして機能する前記第２導電層とを備え、前記ソース側選択トランジスタは、前記第１半導体層の他端に接し前記基板に対して垂直方向に延びると共に前記ソース側選択トラン
ジスタのボディとして機能する第３半導体層と、前記第３半導体層を取り囲むように形成された第３ゲート絶縁層と、前記第３ゲート絶縁層を取り囲み、前記基板に対して平行に延びると共に前記ソース選択トランジスタのゲートとして機能する前記第３導電層とを備え、前記基板上に配列されたｍ行ｎ列（ｍ、ｎは２以上の整数）の前記第１半導体層が１つのメモリセルブロックを構成し、前記第１導電層が、前記１つのメモリセルブロック内に配列された（ｍ×ｎ）個の前記第１半導体層毎に共通に接続され、前記第２導電層が、１つの前記メモリセルブロック内において第１方向に沿って配列されたｎ個の前記第２半導体層毎に共通に接続され、前記第３導電層が、１つの前記メモリセルブロック内において前記第１方向に沿って配列されたｎ個の前記第３半導体層毎に共通に接続され、前記ビット線は、１つの前記メモリセルブロック内において前記第１方向とは直交する第２方向に沿って配列されたｍ個の前記第２半導体層に共通に接続され、前記ソース線が、１つの前記メモリセルブロック内において第１方向に沿って配列されたｎ個の前記第３半導体層に共通に接続され、前記制御回路は、１つの前記メモリセルブロック内においてデータ消去動作を行う場合において、１つのメモリセルブロック内におけるｍ本の前記ソース線のうちの１つの選択ソース線に第１電圧を印加する一方、その他の前記ソース線には、前記データ消去動作の開始前の前記ソース線の電圧に等しい第２電圧を印加し、続いて前記選択ソース線に接続された前記ソース側選択トランジスタの前記第３導電層に前記第１電圧よりも小さい第３電圧を前記第１電圧の印加よりも所定時間遅れて印加し、前記第１電圧と前記第３電圧との間の電位差により前記第３ゲート絶縁層近傍において正孔電流を発生させると共に、消去対象の前記メモリトランジスタに接続される前記第１導電層に第４電圧を印加する一方、それ以外の前記第１導電層をフローティング状態とし、これにより、前記第１半導体層の電位と前記第１導電層の電位との間の電位差により前記電荷蓄積層の電荷を変化させることを特徴とする。
本発明の別の一態様に係る不揮発性半導体記憶装置は、直列接続された複数のメモリトランジスタを含むメモリストリングと、前記メモリストリングの一端に接続され前記メモリストリングを選択する場合に導通するドレイン側選択トランジスタと、前記メモリストリングの他端に接続され前記メモリストリングを選択する場合に導通するソース側選択トランジスタと、前記ドレイン側選択トランジスタの他端に接続され前記メモリトランジスタに書き込むべきデータに対応する電圧を供給されると共に前記メモリトランジスタから読み出された信号を読み出すビット線と、前記ソース側選択トランジスタの他端に接続されるソース線と前記メモリトランジスタ、前記ドレイン側選択トランジスタ、及び前記ソース側選択トランジスタを制御して前記メモリトランジスタの読み出し動作、書き込み動作及び消去動作を実行する制御回路とを備え、前記メモリストリングは、基板に対して垂直方向に延びる柱状部を有すると共に前記複数のメモリトランジスタのボディとして機能する第１半導体層と、前記第１半導体層を取り囲むように形成された電荷蓄積層と、前記電荷蓄積層を取り囲むように形成され、前記基板に対して平行に延びると共に複数層に亘り積層され前記複数のメモリトランジスタのゲートとして機能する第１導電層とを備え、前記ドレイン側選択トランジスタは、前記第１半導体層の一端に接し前記基板に対して垂直方向に延びると共に前記ドレイン側選択トランジスタのボディとして機能する第２半導体層と、前記第２半導体層を取り囲むように形成された第２ゲート絶縁層と、前記第２ゲート絶縁層を取り囲み、前記基板に対して平行に延びると共に前記選択トランジスタのゲートとして機能する前記第２導電層とを備え、前記ソース側選択トランジスタは、前記第１半導体層の他端に接し前記基板に対して垂直方向に延びると共に前記ソース側選択トランジスタのボディとして機能する第３半導体層と、前記第３半導体層を取り囲むように形成された第３ゲート絶縁層と、前記第３ゲート絶縁層を取り囲み、前記基板に対して平行に延びると共に前記ソース選択トランジスタのゲートとして機能する前記第３導電層とを備え、前記基板上にｍ行ｎ列（ｍ、ｎは２以上の整数）に配列された（ｍ×ｎ）個の前記第１半導体層が１つのメモリセルグループを構成し、前記第１導電層が、１つの前記メモリセルグループ内において第１方向に沿って並ぶｎ個の前記第１半導体層毎に共通に接続
され、前記第２導電層が、１つの前記メモリセルグループ内において第１方向に沿って配列されたｎ個の前記第２半導体層毎に共通に接続され、前記第３導電層が、１つの前記メモリセルグループ内において前記第１方向に沿って配列されたｎ個の前記第３半導体層毎に共通に接続され、前記ビット線が、１つの前記メモリセルグループ内において前記第１方向とは直交する第２方向に沿って配列されたｍ個の前記第２半導体層に共通に接続され、前記ソース線が、１つの前記メモリセルグループ内において（ｍ×ｎ）個の前記第３半導体層に共通に接続され、前記制御回路は、１つの前記メモリセルグループ内においてデータ消去動作を行う場合において、消去対象の前記メモリトランジスタが存在する前記メモリセルグループに配設された前記ソース線に第１電圧を印加し、続いて、１つの前記メモリセルグループ内のｍ本の前記第３導電層のうち、消去対象の前記メモリトランジスタに対応する前記ソース側選択トランジスタに接続された前記第３導電層に前記第１電圧よりも小さい第２電圧を前記第１電圧の印加よりも所定時間遅れて印加し、前記第１電圧と前記第２電圧との間の電位差により前記第３ゲート絶縁層近傍において正孔電流を発生させる一方、その他の第３導電層には前記データ消去動作開始前の前記第３導電層の電圧に等しい第３電圧を印加すると共に、消去対象の前記メモリトランジスタに接続される前記第１導電層に第４電圧を印加する一方、それ以外の前記第１導電層をフローティング状態とし、これにより、前記第１半導体層の電位と前記第１導電層の電位との間の電位差により前記電荷蓄積層の電荷を変化させることを特徴とする。
本発明は、消去動作を高速に実行可能とした不揮発性半導体記憶装置を提供することが可能となる。
本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。 １つのメモリセルブロック中のメモリトランジスタの構成を示す斜視図である。 メモリセルアレイを構成するメモリストリングの構成を示す等価回路図である。 １つのメモリセルブロック内のメモリトランジスタ領域１２の等価回路を示している。 図２のＡ−Ａ´断面図である。 図２のＢ−Ｂ´断面図である。 １つのメモリセルブロック毎に設けられるロウデコーダ１５０、１６０の構成例を示している。 複数のメモリセルブロックＭＣＢ＜０＞〜＜ｊ＞と、それに対応して設けられたロウデコーダ１５０、１６０の配置例を示している。 ワード線駆動回路１３の具体的構成例を示す回路図である。 ソース線駆動回路１７の具体的構成を示す回路図である。 ソース側選択ゲート線駆動回路１４、及びドレイン側選択ゲート線駆動回路１５の具体的構成例を示す回路図である。 本発明の第１の実施の形態の不揮発性半導体記憶装置１００の消去動作を説明するタイミングチャートである。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構成を説明する概略図である。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置１００の、４つのメモリセルグループＭＣＧｒｏｕｐ＜０＞〜＜３＞からなるメモリセルブロックＭＣＢの配線図を示している。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置１００の、１つのメモリセルグループＭＣＧｒｏｕｐを構成するメモリトランジスタ領域１２の構成を示す斜視図である。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置１００の、１つのメモリセルグループＭＣＧｒｏｕｐを構成するメモリトランジスタ領域１２の構成を示す等価回路図である。 第２の実施の形態において、１つのメモリセルグループＭＣＧｒｏｕｐに対して設けられたロウデコーダ１５０、及びロウデコーダ１６０の具体的構成を示している。 複数のメモリセルブロック＜０＞〜＜ｊ＞が存在する場合におけるロウデコーダ１５０、１６０の割り当て例を示している。 第２の実施の形態に係る不揮発性半導体記憶装置１００で用いられるワード線駆動回路１３の構成を示している。 本発明の第２の実施の形態の不揮発性半導体記憶装置１００の消去動作を説明するタイミングチャートである。 本発明の第３の実施の形態に係る不揮発性半導体記憶装置の構成を説明する概略図である。 本発明の第４の実施の形態に係る不揮発性半導体記憶装置の構成を説明する概略図である。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。図２は、１つのメモリセルブロック中のメモリトランジスタの構成を示す斜視図であり、図３は、メモリセルアレイを構成するメモリストリングの構成を示す等価回路図である。
図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、センスアンプ１６、及びソース線駆動回路１７を有する。
メモリトランジスタ領域１２は、後述するように、データを記憶するメモリトランジスタＭＴｒを平面方向（ロウ方向、カラム方向）にマトリクス状に配置されるのみならず、積層方向にもマトリクス状に複数積層して配置した３次元構造を有する。
図３に示すように、メモリトランジスタＭＴｒ０ｍｎ〜ＭＴｒ３ｍｎは、後述するように積層方向に積層されて構成され且つ複数直列に接続されてＮＡＮＤストリング（メモリストリング）を形成する。そして、このＮＡＮＤストリングの両端には、ドレイン側選択トランジスタＳＤＴｒｍｎ、ソース側選択トランジスタＳＳＴｒｍｎが接続される。ドレイン側選択トランジスタＳＤＴｒｍｎ、ソース側選択トランジスタＳＳＴｒｍｎの他端は、それぞれビット線ＢＬｎ、ソース線ＳＬｍに接続される。また、ドレイン側選択トランジスタＳＤＴｒｍｎ、ソース側選択トランジスタＳＳＴｒｍｎのゲートには、それぞれドレイン側選択ゲート線ＳＧＤｍ、ソース側選択ゲート線ＳＧＳｍが接続される。
ワード線ＷＬは、後述するように、１つのメモリセルブロック内において板状に（複数のメモリストリングを共通接続するように）、且つ複数層積層されて形成されている。ビット線ＢＬは、図１に示すカラム方向を長手方向として形成され、ロウ方向に複数本（この例では、１メモリセルブロック内に４本）形成されている。また、ドレイン側選択ゲー
ト線ＳＧＤ、ソース側選択ゲート線ＳＧＳは、ビット線ＢＬと直交する方向、すなわちロウ方向を長手方向として形成され、１つのメモリセルブロックあたり４本設けられている。ソース線ＳＬも同様に、ビット線ＢＬと直交する方向、すなわちロウ方向を長手方向として形成され、１つのメモリセルブロックあたり４本設けられている。
ワード線駆動回路１３は、ワード線ＷＬにかける電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳにかける電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線（ＳＧＤ）にかける電圧を制御する。センスアンプ１６は、ビット線ＢＬに現れた信号を検知・増幅して、メモリトランジスタＭＴｒの保持データを読み出すと共に、ビット線ＢＬに書き込みデータに対応する電圧を供給する。ソース線駆動回路１７は、ソース線ＳＬにかける電圧を制御する。
図２は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２内の１メモリセルブロックの概略構成図である。本発明の第１の実施の形態においては、メモリトランジスタ領域１２の１つのメモリセルブロックは、メモリトランジスタ（ＭＴｒ０ｍｎ〜ＭＴｒ３ｍｎ）、選択トランジスタＳＳＴｒｍｎ及びＳＤＴｒｍｎからなるメモリストリングＭＳをＭ×Ｎ個（Ｍ、Ｎは自然数）有している。図２においては、Ｍ＝４、Ｎ＝４（ｍ＝０〜３、ｎ＝０〜３）、ワード線ＷＬの積層数ｐ＝４で、平面方向に４×４＝１６個、積層方向に４個、合計で６４個のメモリトランジスタＭＴｒが１つのメモリセルブロック内に形成される例を説明している。しかし、本発明はこれに限定されるものではない。
各メモリストリングＭＳのメモリトランジスタ（ＭＴｒ０ｍｎ〜ＭＴｒ３ｍｎ）のゲートに接続されているワード線ＷＬ０〜ＷＬ３）は、それぞれ同一の導電膜によって形成されており、それぞれ共通である。即ち、各メモリストリングＭＳのメモリトランジスタＭＴｒ１ｍｎのゲートの全てがワード線ＷＬ１に接続されている。また、各メモリストリングＭＳのメモリトランジスタＭＴｒ２ｍｎのゲートの全てがワード線ＷＬ２に接続されている。また、各メモリストリングＭＳのメモリトランジスタＭＴｒ３ｍｎのゲートの全てがワード線ＷＬ３に接続されている。また、各メモリストリングＭＳのメモリトランジスタＭＴｒ３ｍｎのゲートの全てがワード線ＷＬ３に接続されている。
第１実施形態に係る不揮発性半導体記憶装置１００においては、図１及び図２に示すように、ワード線ＷＬ０〜ＷＬ３は、それぞれ、２次元的に広がっており、１メモリセルブロック毎に板状の平面構造を有している。また、ワード線ＷＬ０〜ＷＬ３は、それぞれ、メモリストリングＭＳに略垂直に配置されている。
各メモリストリングＭＳは、半導体基板Ｂａに垂直に延びるように形成された柱状の柱状半導体ＣＬｍｎ（ｍ＝０〜３、ｎ＝０〜３）を有している。この柱状半導体ＣＬｍｎは、メモリトランジスタＭＴｒのボディ部（チャネル形成部）として機能し、その周囲には、後述するようにデータ保持部を構成する電荷蓄積膜を含むゲート絶縁膜（図２では図示せず）が形成され、このゲート絶縁膜を介してワード線ＷＬが形成される。
各柱状半導体ＣＬｍｎは、半導体基板Ｂａに対し垂直方向に延びるように形成されており、半導体基板Ｂａ及びワード線（ＷＬ０〜ＷＬ３）の面上においてマトリクス状になるように配置されている。つまり、メモリストリングＭＳも、柱状半導体ＣＬｍｎに垂直な面内にマトリクス状に配置されている。なお、この柱状半導体ＣＬｍｎは、円柱状であっても、角柱状であってもよい。また、柱状半導体ＣＬｍｎとは、段々形状を有する柱状の半導体を含む。
また、図２に示すように、メモリストリングＭＳの上方には、ドレイン側選択トランジスタＳＤＴｒｍｎが形成されている。このドレイン側選択トランジスタＳＤＴｒｍｎは、
柱状半導体ＣＬｍｎの上端に接するように形成された柱状半導体ＣＬｍｎｄと、この周囲を覆うように形成されたゲート絶縁膜（第２ゲート絶縁膜：図２では図示せず）と、このゲート絶縁膜を介して前記柱状半導体ＣＬｍｎｄと接するドレイン側選択ゲート線ＳＧＤｍ（ｍ＝０〜３）を備えている。各ドレイン側選択ゲート線ＳＧＤｍは、ロウ方向を長手方向として形成され且つカラム方向において互いに絶縁分離され、ワード線ＷＬ０〜ＷＬ３とは異なり、半導体基板Ｂａに平行にストライプ状に形成されている。また、ドレイン側選択ゲート線ＳＧＤの幅方向の中心には、その中心を貫通するように柱状半導体層ＣＬｍｎｄが設けられる。
また、図２に示すように、メモリストリングＭＳの下方には、ソース側選択トランジスタＳＳＴｒｍｎが形成されている。このソース側選択トランジスタＳＳＴｒｍｎは、柱状半導体ＣＬｍｎの下端に接するように形成された柱状半導体ＣＬｍｎｓと、この周囲を覆うように形成されたゲート絶縁膜（第３ゲート絶縁膜：図２では図示せず）と、このゲート絶縁膜を介して前記柱状半導体ＣＬｍｎｓと接するソース側選択ゲート線ＳＧＳｍ（ｍ＝０〜３）を備えている。
各ソース側選択ゲート線ＳＧＳｍは、ドレイン側選択ゲート線ＳＧＤｍと同様に、ロウ方向を長手方向として形成され且つカラム方向において互いに絶縁分離され、半導体基板Ｂａに平行にストライプ状に形成されている。また、ソース側選択ゲート線ＳＧＳｍの幅方向の中心には、その中心を貫通するように柱状半導体層ＣＬｍｎｄが設けられる。
また、半導体基板Ｂａ上には、柱状半導体ＣＬｍｎｓの下端と接続されるソース線ＳＬｍ（ｍ＝０〜３）が、半導体基板Ｂａへの不純物のイオン注入等の方法により複数形成されている。このソース線ＳＬｍは、ドレイン側選択ゲート線ＳＧＤｍ、ソース側選択ゲート線ＳＧＳｍと同様に、ロウ方向を長手方向とするライン・アンド・スペース状に複数形成されている。すなわち、ソース線ＳＬｍの間には素子分離絶縁膜６１が形成されており、これにより複数のソース線ＳＬｍは互いに絶縁分離されている。そして、この複数のソース線ＳＬｍは、前述したソース線駆動回路１７により独立に制御される。
データ消去動作において消去対象として選択されるメモリストリングＭＳが接続されるソース線ＳＬｍの電圧は、ソース線駆動回路１７により所定の消去電圧まで駆動される。一方、非選択のメモリストリングＭＳが接続されるソース線ＳＬｍの電圧は、ソース線駆動回路１７により、例えば消去動作開始前の初期値と同じ電圧、例えば接地電圧ＶＳＳ（０Ｖ）に制御される。詳しくは後述する。なお、ここではソース線ＳＬｍが半導体基板Ｂａ中に絶縁分離される形で形成される例を示したが、選択ゲート線ＳＧＳｍ、ＳＧＤｍ等と同様にパターニングにより形成された層とすることも可能である。
各メモリトランジスタＭＴｒｍｎは、柱状半導体ＣＬｍｎ、その柱状半導体ＣＬｍｎを取り囲み且つ電荷蓄積層を有する絶縁膜（例えばＯＮＯ膜）、及びその絶縁膜を取り囲むワード線ＷＬにて構成されている。絶縁膜を介して電荷蓄積層に接するワード線ＷＬの端部は、メモリトランジスタＭＴｒｍｎの制御ゲート電極ＣＧとして機能する。
上記構成を有する不揮発性半導体記憶装置１００においては、ビット線ＢＬ０〜ＢＬ３、ドレイン側選択ゲート線ＳＧＤ０〜３、ワード線ＷＬ０〜ＷＬ３、ソース側選択ゲート線ＳＧＳ０〜３、ソース線ＳＬ０〜３の電圧は、ビット線駆動回路（図示略）、ワード線駆動回路１３、ソース側選択ゲート線駆動回路１４、ドレイン側選択ゲート線駆動回路１５、ソース線駆動回路１７によって制御される。すなわち、所定のメモリトランジスタＭＴｒの電荷蓄積層の電荷を制御することによって、データの読み出し、書き込み、消去を実行する。
図４は、１メモリセルブロック内のメモリトランジスタ領域１２の等価回路を示している。図４に示すように、１メモリセルブロック内には、４×４＝１６個のメモリストリングＭＳが半導体基板Ｂａ上において、半導体基板Ｂａと垂直な方向に延びるようにマトリクス状に配列され、また、同一の階層（高さ）に位置する１６個のメモリトランジスタＭＴｒｉｍｎ（ｉ＝０〜３）は、全て同一のワード線ＷＬｉに接続されている。また、ロウ方向に並ぶメモリストリングＭＳ（４本）及びソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒは、同一のソース線ＳＬｍ、ソース側選択ゲート線ＳＧＳｍ、ドレイン側選択ゲート線ＳＧＤｍに接続されている。なお、ソース線ＳＬ０〜ＳＬ３は、後述するように、複数のメモリセルブロック間で共有されている（図４は、１つのメモリセルブロックのみを図示しているので、この様子は表現されていない）。ロウ方向に１列に並ぶ４個のメモリストリングＭＳ中の、同じワード線ＷＬｉに接続された４個のメモリトランジスタＭＴｒｉｍｎは、１ページを構成し（図４参照）、この１ページがデータ消去動作の最小単位となる。すなわち、この１ページを構成する４個のメモリトランジスタＭＴｒのデータが一括消去される一方で、その他のメモリトランジスタＭＴｒのデータは消去されない。
（第１実施形態に係るメモリストリングＭＳの具体的構成）
次に、図５、図６を参照して、メモリストリングＭＳの更に具体的構成を説明する。図５は、図２のＡ−Ａ´断面図である。また、図６は、同じく図２のＢ−Ｂ´断面図である。
図５及び図６に示すように、メモリセルストリングＭＳは、下層から上層へと、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０を有する。ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒｍｎとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭＴｒｍｎとして機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒｍｎとして機能する。
ソース側選択トランジスタ層２０は、半導体基板Ｂａ上に形成されたソース側第１絶縁層２１と、ソース側第１絶縁層２１の上面に形成されたソース側導電層（ゲート導電層）２２と、ソース側導電層２２の上面に形成されたソース側第２絶縁層２３を有する。例えば、ソース側第１絶縁層２１及びソース側第２絶縁層２３は、酸化シリコンにて構成されている。また、例えば、ソース側導電層２２は、ポリシリコンにて構成されている。なお、ソース側導電層２２は、上述した選択トランジスタＳＳＴｒｍｎの制御ゲートとして機能する。
また、ソース側選択トランジスタ層２０は、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３を貫通してソース側ホール２４が形成されている。ソース側ホール２４内には、ソース側ゲート絶縁層２５を介してソース側柱状半導体層（ゲート柱状半導体）２６が設けられている。ソース側ゲート絶縁層２５は、例えば酸化シリコンにて形成されている。ソース側柱状半導体層２６は、例えばアモルファスシリコンにて形成されている。
メモリトランジスタ層３０は、ソース側第２絶縁層２３の上方に設けられた第１〜第５ワード線間絶縁層３１ａ〜３１ｅと、第１〜第５ワード線間絶縁層３１ａ〜３１ｅの上下間に設けられた第１〜第４ワード線導電層３２ａ〜３２ｄとを有する。例えば、第１〜第５ワード線間絶縁層３１ａ〜３１ｅは、酸化シリコンにて構成されている。また、例えば、第１〜第４ワード線導電層３２ａ〜３２ｄは、ポリシリコンにて構成されている。第１〜第４ワード線導電層３１ａ〜３１ｄは、上述したワード線ＷＬ０〜ＷＬ３として機能する。
また、メモリトランジスタ層３０は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通して形成されたメモリホール３３、及びメモリホール３３内に形成されたメモリ柱状半導体層３４を有する。メモリ柱状半導体層３４は、アモルファスシリコンにて形成されている。
更に、メモリトランジスタ層３０は、メモリ柱状半導体層３４に接するトンネル絶縁層３５と、そのトンネル絶縁層３５に接し且つ電荷を蓄積する電荷蓄積層３６と、その電荷蓄積層３６に接するブロック絶縁層３７とを有する。このブロック絶縁層３７は、第１〜第４ワード線導電層（メモリ導電層）３２ａ〜３２ｄと接する。トンネル絶縁層３５は、酸化シリコンにて形成されている。電荷蓄積層３６は、窒化シリコン（ＳｉＮ）にて形成されている。ブロック絶縁層３７は、酸化シリコンにて形成されている。なお、電荷蓄積層３６は、第１〜第４ワード線導電層３２ａ〜３２ｄとメモリ柱状半導体層３４との間の位置にのみ形成され、第１〜第５ワード線間絶縁層３１ａ〜３１ｅとメモリ柱状半導体層３４との間の位置には形成されないようにすることもできる。
ドレイン側選択トランジスタ層４０は、第５ワード線間絶縁層３１ｅ上に形成された第１分離絶縁層４１と、第１分離絶縁層４１の上面に形成されたドレイン側導電層（ゲート導電層）４２と、ドレイン側導電層４２の上面に形成された第２分離絶縁層４３とを有する。第１分離絶縁層４１及び第２分離絶縁層４３は、酸化シリコンにて形成されている。ドレイン側導電層４２は、ポリシリコンにて形成されている。なお、ドレイン側導電層４２は、上述した選択トランジスタＳＤＴｒｍｎの制御ゲートとして機能する。
また、ドレイン側選択トランジスタ層４０は、第１分離絶縁層４１、ドレイン側導電層４２、及び第２分離絶縁層４３を貫通してドレイン側ホール４６が形成されている。ドレイン側ホール４６内には、ドレイン側ゲート絶縁層４７を介してドレイン側柱状半導体層（ゲート柱状半導体）４８が設けられている。なお、ドレイン側柱状半導体層４８の上端には、ストライプ状に形成された導電層７１が形成されている。この導電層７１は、ビット線ＢＬｎとして機能する。ドレイン側ゲート絶縁層４７は、酸化シリコンにて形成されている。ドレイン側柱状半導体層４８は、アモルファスシリコンにて形成されている。
半導体基板Ｂａ上には、ソース線ＳＬとして機能するｎ型拡散層５１が形成されている。このｎ型拡散層５１はドレイン側選択ゲート線（ＳＧＤ）の長手方向と同じ方向を長手方向として、ストライプ状に複数本形成されている。この複数本のソース線ＳＬｍすなわちｎ型拡散層５１は、ソース線駆動回路１７により独立に電圧を制御される。また、このｎ型拡散層５１は、素子分離絶縁膜６１により挟まれており、これにより、複数のｎ型拡散層５１は互いに絶縁分離されている。この素子分離絶縁膜６１も、ｎ型拡散層５１と同様にストライプ状に形成されている。
図７は、１つのメモリセルブロックＭＣＢ毎に設けられるロウデコーダ１５０、１６０の構成例を示している。図７に示すように、メモリトランジスタ領域１２内の１メモリセルブロックを構成するメモリトランジスタ及び選択トランジスタは、図７に示すような構成を有するロウデコーダ１５０、１６０により制御され得る。
ロウデコーダ１５０は、アドレスプリデコーダ１１０からのアドレス信号に従い、及びワード線駆動回路１３からの駆動信号線ＶＷＬ０〜３をワード線ＷＬ０〜３に選択的に接続するための回路である。
ロウデコーダ１６０は、アドレスプリデコーダ１１０からのアドレス信号、及びソース線駆動回路１７が出力する信号に従い、ソース側選択ゲート線駆動回路１４、ドレイン側選択ゲート線駆動回路１５が駆動信号線（ＳＧＤｓｅｌ＜０：３＞、ＳＧＳｓｅｌ＜０：
３＞、ＳＧＤｕｎｓｅｌ、ＳＧＳｕｎｓｅｌ＜０：１＞）を介して出力する電圧を、ソース側選択ゲート線ＳＧＳｍ、ドレイン側選択ゲート線ＳＧＤｍに供給する。
ロウデコーダ１５０は、論理ゲート１５１と、レベルシフタ１５２と、トランジスタ１５３０〜１５３３を備えている。論理ゲート１５１は、アドレスプリデコーダ１１０から供給されるアドレス信号ＲＡ＜４：Ｘ＞に基づき、信号ＷＬｃｔｒｌを出力する。トランジスタ１５３０〜１５３３は、レベルシフタ１５２により増幅された信号をゲートに供給されてオン／オフ動作する。これにより、ワード線ＷＬ０〜ＷＬ３には、選択されたメモリトランジスタＭＴｒｍｎのアドレスに応じた電圧がワード線駆動回路１３から供給される。
また、ロウデコーダ１６０は、１本のソース側選択ゲート線ＳＧＳｍごとに、トランジスタ１６４１〜１６４４を備えている。
トランジスタ１６４１は、当該メモリセルブロックが選択される場合において、ソース側選択ゲート線ＳＧＳｍに対し、選択的にソース側選択ゲート線駆動回路１４からの駆動信号ＳＧＳｓｅｌ＜０：３＞を供給するときに導通状態とされる。駆動信号ＳＧＳｓｅｌ＜０：３＞は、いずれか１つのみが”Ｈ”となり、その他３つは”Ｌ”となる。
また、トランジスタ１６４２は、当該メモリセルブロックが非選択とされる場合において、ソース側選択ゲート線ＳＧＳｍに対し、選択的にソース側選択ゲート線駆動回路１４からの駆動信号ＳＧＳｕｎｓｅｌ＜０：１＞を供給するときに導通状態とされる。アドレスプリデコーダ１１０から供給されるアドレス信号ＲＡ＜４：Ｘ＞は、ＡＮＤゲート１６１に供給され、このＡＮＤゲート１６１の出力信号はレベルシフタ１６２に供給される。このレベルシフタ１６２の出力信号、及びその反転信号（インバータ１６３の出力信号）により、トランジスタ１６４１、１６４２は制御される。従って、トランジスタ１６４１、１６４２は一方のみが導通状態となり、他方は非導通状態となる。
トランジスタ１６４３、１６４４は、選択的にどちらか一方が導通状態とされ、他方は非導通状態とされる。これにより、当該メモリセルブロックの非選択時においては、ソース側選択ゲート線ＳＧＳｍには、ＳＧＳｕｎｓｅｌ＜０：１＞のいずれか一方が供給される。どちらが供給されるかは、そのソース側選択トランジスタＳＳＴｒが選択ソース線ＳＬに接続されているか、非選択ソース線に接続されているかに依存する。
トランジスタ１６５１は、当該メモリセルブロックが選択される場合において、ドレイン側選択ゲート線ＳＧＤｍに対し、選択的にドレイン側選択ゲート線駆動回路１５からの駆動信号ＳＧＤｓｅｌ＜０：３＞を供給する場合に導通状態とされる。駆動信号ＳＧＤｓｅｌ＜０：３＞は、いずれか１つのみが”Ｈ”となり、その他３つは”Ｌ”となる。
また、トランジスタ１６５２は、当該メモリセルブロックが非選択とされる場合において、ドレイン側選択ゲート線ＳＧＤｍに対し、選択的にドレイン側選択ゲート線駆動回路１５からの駆動信号ＳＧＤｕｎｓｅｌを供給する場合に導通状態とされる。
メモリセルアレイは、複数のメモリセルブロックＭＣＢ＜０＞、ＭＣＢ＜１＞、・・・ＭＣＢ＜ｊ＞を有しており、図８に示すように、メモリセルブロックＭＣＢ＜０＞、ＭＣＢ＜１＞、・・・ＭＣＢ＜ｊ＞毎に、図７に示すようなロウデコーダ１５０、１６０が配設される。また、ソース線ＳＬ０〜ＳＬ３は、複数のメモリセルブロックＭＣＢ＜０＞、ＭＣＢ＜１＞、・・・ＭＣＢ＜ｊ＞により共有されている。
［ワード線駆動回路１３］
次に、ワード線駆動回路１３の具体的構成例を、図９を参照して説明する。この図９は、ワード線駆動回路１３の構成のうち、データ消去動作を担当する部分を抜き出して図示したものである。この構成により、データ消去動作の際にワード線ＷＬ０〜３のうちの１
本のみを選択的に接地電圧ＶＳＳにし、その他はフローティング状態にすることができる。データ読み出し／書き込み動作のためのワード線駆動回路１３の構成は、周知のものと同一でよいので、詳細な説明は省略する。
この図１３に示すワード線駆動回路１３は、図９に示すように、選択信号生成部１２１、及びトランジスタ１２２を備えている。選択信号生成部１２１は、４つのＡＮＤゲートを有していて、２ビットのロウアドレス信号ＲＡ＜２＞、ＲＡ＜３＞、／ＲＡ＜２＞、／ＲＡ＜３＞に基づいて、４つのＡＮＤゲートのうちの１つの出力信号のみを”Ｈ”とし、他を”Ｌ”として、４個のトランジスタ１２２のうちの１つのみをオンに、残りの３つをオフに制御する。これにより、４つの駆動信号線ＶＷＬ０〜３のうちの１つだけを接地電圧ＶＳＳとし、残りの３つをフローティングとする。
［ソース線駆動回路１７］
図１０は、ソース線駆動回路１７の具体的構成例を示している。この構成により、データ消去動作の際にソース線ＳＬ０〜３のうちの１本のみに選択的に消去電圧Ｖｅｒａ１（２０Ｖ程度）を供給し、その他には接地電圧ＶＳＳを供給することができる。
このソース線駆動回路１７は、選択信号生成部１３１と、トランジスタ１３２、インバータ１３３、トランジスタ１３４、及びインバータ１３５を備えている。トランジスタ１３２、インバータ１３３、トランジスタ１３４、及びインバータ１３５は、ソース線ＳＬ０〜３毎に設けられている。
選択信号生成部１３１は、４つのＡＮＤゲートを有していて、２ビットのロウアドレス信号ＲＡ＜０＞、ＲＡ＜１＞、／ＲＡ＜０＞、／ＲＡ＜１＞に基づいて、４つのＡＮＤゲートの出力信号ＲＡＤＥＣ０〜３の１つのみを”Ｈ”とし、他を”Ｌ”とする。これにより、４個のトランジスタ１３２のうちの１つのみがオンに、残りの３つがオフに制御される。また、４個のトランジスタ１３４は、インバータ１３３により、１つのみがオフとされ、残りの３つはオフに制御される。
トランジスタ１３４の一端は接地端子に接続されており、トランジスタ１３２の一端は消去電圧Ｖｅｒａ１を供給されており、これにより、ソース線ＳＬ０〜３のうちの１本のみが消去電圧Ｖｅｒａ１を供給され、残りの３本は接地電圧ＶＳＳを供給される。一方、ソース線ＳＬ０〜３のそれぞれに対応して、ソース線ＳＬ４〜７が設けられている。ソース線ＳＬ４〜７は、インバータ１３５により、それぞれソース線ＳＬ０〜３の信号の相補信号を供給される。すなわち、ソース線ＳＬｋ＋４（ｋ＝０〜３）はソース線ＳＬｋが”Ｈ”（Ｖｅｒａ１）のとき”Ｌ”（ＶＳＳ）、とされ、ソース線ＳＬｋが”Ｌ”のときに”Ｈ”とされる。
［ソース／ドレイン側選択ゲート線駆動回路１４、１５］
次に、ソース側選択ゲート線駆動回路１４、及びドレイン側選択ゲート線駆動回路１５の具体的構成例を、図１１を参照して説明する。この図１１も、データ消去のための回路構成を抜き出して記載したものであり、データ読み出し／書き込み動作のための構成は、周知のものが利用できるため説明は省略する。
この駆動回路は、図１１の上段に示すように、駆動信号線ＳＧＤｕｎｓｅｌ、ＳＧＳｕｎｓｅｌ＜０：１＞の電圧を制御するための構成として、トランジスタ１４１，１４２、電圧発生回路１４３、トランジスタ１４４＜０＞、１４５＜０＞、及びトランジスタ１４５＜１＞、電圧発生回路１４６及びＯＲゲート１４７を備えている。
トランジスタ１４１は、接地端子と駆動信号線ＳＧＤｕｎｓｅｌの間に接続され、そのゲートに供給される信号ＩＤＬＥによりオン／オフ制御される。信号ＩＤＬＥは、消去動
作が行われるときには”Ｌ”とされ、それ以外のときは”Ｈ”とされる信号である。また、トランジスタ１４２は、電圧発生回路１４３の出力端子（出力電圧Ｖｅｒａ４＝１６Ｖ程度）と駆動信号線ＳＧＤｕｎｓｅｌの間に接続され、そのゲートに供給される信号ＥＲＡＳＥによりオン／オフ制御される。信号ＥＲＡＳＥは、消去動作が行われるときには”Ｈ”とされ、それ以外のときは”Ｌ”とされる信号である。
トランジスタ１４４＜０＞は、接地端子と駆動信号線ＳＧＳｕｎｓｅｌ＜０＞の間に接続され、そのゲートに供給される信号ＩＤＬＥによりオン／オフ制御される。また、トランジスタ１４５＜０＞は、電圧発生回路１４６の出力端子（出力電圧Ｖｅｒａ３＝１８Ｖ程度）と駆動信号線ＳＧＳｕｎｓｅｌ＜０＞の間に接続され、そのゲートに供給される信号ＥＲＡＳＥによりオン／オフ制御される。また、トランジスタ１４５＜１＞は、接地端子と駆動信号線ＳＧＳｕｎｓｅｌ＜１＞の間に接続され、そのゲートに供給されるＯＲゲート１４７の出力信号によりオン／オフ制御される。ＯＲゲート１４７は、その入力端子に前述の信号ＩＤＬＥ及びＥＲＡＳＥを入力され、その論理和信号を出力する。
また、図１１に示す駆動回路は、駆動信号線ＳＧＤｓｅｌ＜ｉ＞（ｉ＝０〜３）の電圧を制御するための構成として、トランジスタ１４８＜ｉ＞、１４９＜ｉ＞、１５０＜ｉ＞、ＯＲゲート１５１＜ｉ＞、電圧発生回路１５２＜ｉ＞、１５３＜ｉ＞を備えている。トランジスタ１４８＜ｉ＞は、接地端子と駆動信号線ＳＧＤｓｅｌ＜ｉ＞との間に接続され、信号ＩＤＬＥに基づいてオン／オフ制御される。また、トランジスタ１４９＜ｉ＞は、電圧発生回路１５２＜ｉ＞の出力端子（電圧Ｖｅｒａ３＝１８Ｖ程度）と駆動信号線ＳＧＤｓｅｌ＜ｉ＞との間に接続され、前述の信号ＲＡＤＥＣｉに基づきオン／オフ制御される。また、トランジスタ１５０＜ｉ＞は、電圧発生回路１５３＜ｉ＞の出力端子（電圧Ｖｅｒａ４＝１６Ｖ程度）と駆動信号線ＳＧＤｓｅｌ＜ｉ＞との間に接続され、ＯＲゲート１５１＜ｉ＞の出力信号に基づきオン／オフ制御される。ＯＲゲート１５１＜ｉ＞は、前述の信号ＲＡＤＥＣ０〜３のうちのいずれか３つの論理和信号を出力するものである。
また、図１１に示す駆動回路は、駆動信号線ＳＧＳｓｅｌ＜ｉ＞（ｉ＝０〜３）の電圧を制御するための構成として、トランジスタ１５４＜ｉ＞、１５５＜ｉ＞、１５６＜ｉ＞、ＯＲゲート１５７＜ｉ＞、電圧発生回路１５８＜ｉ＞、１５９＜ｉ＞を備えている。トランジスタ１５４＜ｉ＞は、接地端子と駆動信号線ＳＧＳｓｅｌ＜ｉ＞との間に接続され、信号ＩＤＬＥに基づいてオン／オフ制御される。また、トランジスタ１５５＜ｉ＞は、電圧発生回路１５８の＜ｉ＞出力端子（電圧Ｖｅｒａ２＝１５Ｖ程度）と駆動信号線ＳＧＳｓｅｌ＜ｉ＞との間に接続され、前述の信号ＲＡＤＥＣｉに基づきオン／オフ制御される。また、トランジスタ１５６＜ｉ＞は、電圧発生回路１５９＜ｉ＞の出力端子（電圧Ｖｅｒａ３＝１８Ｖ程度）と駆動信号線ＳＧＳｓｅｌ＜ｉ＞との間に接続され、ＯＲゲート１５７＜ｉ＞の出力信号に基づきオン／オフ制御される。ＯＲゲート１５７＜ｉ＞は、前述の信号ＲＡＤＥＣ０〜３のうちのいずれか３つの論理和信号を出力するものである。
［消去動作］
次に、この実施の形態の不揮発性半導体記憶装置１００の消去動作を、図１２のタイミングチャートを参照して説明する。図１２では、消去対象のメモリセルが存在する選択メモリセルブロック（Ｓｅｌｅｃｔｅｄ Ｂｌｏｃｋ）及び、それ以外の非選択メモリセルブロック（Ｕｎｓｅｌｅｃｔｅｄ Ｂｌｏｃｋ）の動作を示している。
まず、選択メモリセルブロックにおける動作に注目して説明する。ここでは、図４に示すように、選択メモリセルブロックにおいて、ソース線ＳＬ０に接続された４つのメモリストリングＭＳ中のメモリトランジスタＭＴｒであって、ワード線ＷＬ１に沿って並ぶ１ページのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｎｍのデータが一括消去動作の対象とされるものとして説明を行う。
まず、消去動作に先立って、全てのワード線ＷＬ、全てのビット線ＢＬ、全てのソース線ＳＬ、全ての選択ゲート線ＳＧＳ，ＳＧＤを、接地電圧ＶＳＳに初期化する。この際、各メモリストリングＭＳのボディ部（柱状部ＣＬｍｎ）を確実に接地電圧ＶＳＳに落とすためには、次の手順を実行するのが好ましい。すなわち、ソース線ＳＬを接地電圧ＶＳＳに固定した状態で、ソース側選択ゲート線ＳＧＳを所定の電圧まで立ち上げ、ソース側選択トランジスタＳＳＴｒ及び全てのワード線に所定の電圧を印加する。そして、ソース線ＳＬから遠いワード線ＷＬから順に接地電圧に落としてメモリトランジスタＭＴｒをカットオフする。これにより、メモリストリングＭＳのボディ部の電圧が接地電位まで低下する。その後、消去動作の開始前に、非選択のワード線ＷＬ０，２，３はフローティング状態に切り替えられる。
続いて、選択メモリセルブロックにおいては、時刻ｔ２において選択ソース線ＳＬ０に消去電圧Ｖｅｒａ１（２０Ｖ程度）が印加され、その他のソース線ＳＬ１〜３は、データ消去動作開始前と同様に、接地電圧ＶＳＳが印加される。その後、この時刻ｔ２より所定時間遅れた時刻ｔ３において、ソース側選択ゲート線ＳＧＳ０のみが電圧Ｖｅｒａ２（１５Ｖ程度で、電圧Ｖｅｒａ１よりも小）まで上昇する。これにより、ソース線ＳＬ０に接続されたメモリストリングＭＳには、ＧＩＤＬ電流（Gate induced Drain Current：電圧Ｖｅｒａ１と電圧Ｖｅｒａ２の差により、ソース側選択トランジスタＳＳＴｒのゲート絶縁層近傍で発生する正孔電流）が流れ、このＧＩＤＬ電流により、消去対象のページが位置するメモリストリングＭＳのボディ部は、所定の電圧（例えば１９Ｖ程度）まで充電される。
その後、時刻ｔ４において、ドレイン側選択ゲート線ＳＧＤ０〜３の電圧を上昇させる（ＳＧＤ０は電圧Ｖｅｒａ３＝１８Ｖ程度、ＳＧＤ１〜３は電圧Ｖｅｒａ４＝１６Ｖ程度）。ＧＩＤＬ電流がメモリストリングＭＳのボディ部を流れ、導通したドレイン側選択トランジスタＳＤＴｒを介してビット線ＢＬまで到達すると、ビット線ＢＬが高電位（例えば１８Ｖ）まで充電される。このため、もしドレイン側選択ゲート線ＳＧＤ０の電圧が低いと、ドレイン側選択トランジスタＳＤＴｒのゲート端でＧＩＤＬ電流が発生する可能性がある。そこで、この第１の実施の形態では、時刻ｔ４のタイミングで電圧Ｖｅｒａ３をドレイン側選択ゲート線ＳＧＤ０に印加して、これによりＧＩＤＬ電流の発生を防止している。選択ゲート線ＳＧＤ１〜３の電圧も、同様の理由により、ビット線ＢＬの電圧が上記のように高電圧になることを考慮し、ＧＩＤＬ電流の発生を防止できるような電圧（例えば１６Ｖ）に設定される。
一方、これ以外のメモリストリングＭＳ（ソース線ＳＬ１〜３に接続されたメモリストリングＭＳ）に接続されるソース側選択ゲート線ＳＧＳ１〜３は、接地電圧ＶＳＳに維持される。ソース線ＳＬ１〜３の電圧は接地電圧ＶＳＳであるため、これらのメモリストリングＭＳ（消去対象ページが存在しないメモリストリング）には、ＧＩＤＬ電流は流れない。
このとき、ワード線ＷＬ０〜３のうち、消去対象のページに対応するワード線ＷＬ１は、接地電圧ＶＳＳ（０Ｖ）に維持される一方、これ以外のワード線ＷＬ０，ＷＬ２，ＷＬ３は、フローティング状態に維持されている。これにより、ワード線ＷＬ１に沿ったメモリトランジスタＭＴｒの電荷蓄積膜には、ＧＩＤＬ電流に基づく正孔が注入され、そのメモリセルトランジスタＭＴｒの閾値電圧が下がり、データ消去が行われる。一方、フローティング状態とされたワード線ＷＬ０，ＷＬ２，ＷＬ３に沿ったメモリトランジスタＭＴｒのゲートは、カップリングにより上昇するので、これらワード線ＷＬ０、ＷＬ２、ＷＬ３に沿ったメモリトランジスタＭＴｒにおいては、データ消去は行われない。
一方、非選択メモリセルブロックにおいては、ソース線ＳＬ０の電圧が消去電圧Ｖｅｒ
ａ１まで上昇する時刻ｔ２より前のタイミングの時刻ｔ１において、ソース側選択ゲート線ＳＧＳ０が電圧Ｖｅｒａ３（１８Ｖ程度）まで上昇する（その他のソース側選択ゲート線ＳＧＳ１〜３は、接地電圧ＶＳＳに維持）。このため、非選択メモリセルブロックにおいては、ＧＩＤＬ電流は発生しない。このように、本実施の形態では、選択メモリセルブロック中の特定の１ページ（１本のワード線ＷＬに沿って形成される複数（本例では４個）のメモリトランジスタＭＴｒ）のみに対し消去動作を実行し、その他のメモリトランジスタＭＴｒのデータは消去せず維持することができる。従って、再書き込みを必要とするメモリトランジスタの数も減少し、結果として消去動作を高速に行うことが可能になる。
［第２の実施の形態］
次に、本発明の第２の実施の形態の不揮発性半導体記憶装置１００を、図１３を参照して説明する。この実施の形態の不揮発性半導体記憶装置１００は、第１の実施の形態と同様の駆動回路１３、１４、１５、１７を有している。
図１３は、第２の実施の形態の不揮発性半導体記憶装置１００における１つのメモリセルブロックＭＣＢと、これに対応して設けられたロウデコーダ１５０、１６０の構成を示している。この実施の形態では、１つのメモリセルブロックＭＣＢが、更にメモリセルグループと称する小単位（メモリセルグループＭＣＧｒｏｕｐ＜０＞〜＜３＞）に分割されている。このメモリセルグループＭＣＧｒｏｕｐ内には複数のワード線ＷＬが配設されており、そのうちの１本のワード線ＷＬに沿って形成される１ページがデータ消去動作の際の一単位とされる。
各メモリセルグループＭＣＧｒｏｕｐ＜ｉ＞（ｉ＝０〜３）はそれぞれ、４層４列の１６本のワード線ＷＬ０＜０＞、ＷＬ１＜０＞、・・・ＷＬ３＜２＞、ＷＬ３＜３＞を他のメモリセルグループＭＣＧｒｏｕｐと共有しており、このため、複数のメモリセルグループＭＣＧｒｏｕｐ＜０＞〜＜３＞は、１つのロウデコーダ１５０を共有している。また、各メモリセルグループＭＣＧｒｏｕｐ＜ｉ＞は、それぞれ独立した選択ゲート線ＳＧＤ０＜ｉ＞、ＳＧＤ１＜ｉ＞、ＳＧＤ２＜ｉ＞、ＳＧＤ３＜ｉ＞、ＳＧＳ０＜ｉ＞、ＳＧＳ１＜ｉ＞、ＳＧＳ２＜ｉ＞、ＧＳ３＜ｉ＞を備えており、これらはそれぞれ独立したロウデコーダ１６０＜ｉ＞により駆動される。
図１４は、４つのメモリセルグループＭＣＧｒｏｕｐ＜０＞〜＜３＞からなる１つのメモリセルブロックＭＣＢの配線図を示している。図１４に示すように、メモリセルグループＭＣＧｒｏｕｐ＜ｉ＞は、それぞれ１本ずつソース線ＳＬｉを配置されている。ソース線ＳＬ０〜３は、データ消去実行時において、いずれか１本のみが”Ｈ”となり、残りは”Ｌ”とされるよう、ソース線駆動回路１７によって制御される。これにより、メモリセルグループＭＣＧｒｏｕｐ＜０＞〜＜３＞は、いずれか１つのみが消去動作の対象とされる。そして、消去動作の対象として選択されたメモリセルグループＭＣＧｒｏｕｐ内において、各選択ゲート線ＳＧＳ，ＳＧＤが他のメモリセルグループＭＣＧｒｏｕｐのそれとは独立に制御される。すなわち、各メモリセルグループＭＣＧｒｏｕｐ＜ｉ＞は、それぞれ独立した８本の選択ゲート線ＳＧＳ０＜ｉ＞、ＳＧＤ０＜ｉ＞、ＳＧＳ１＜ｉ＞、ＳＧＤ１＜ｉ＞、・・・・ＳＧＳ３＜ｉ＞、ＳＧＤ３＜ｉ＞を有している。これにより、１つのメモリセルグループＭＣＧｒｏｕｐ内の、あるページ毎に独立したデータ消去動作が可能になっている。換言すれば、複数のメモリセルグループＭＣＧｒｏｕｐ＜ｉ＞がワード線ＷＬ０＜０＞〜ＷＬ３＜３＞を共有していても、各メモリセルグループ毎に独立したデータ消去動作が可能となっている。
１つのメモリセルグループＭＣＧｒｏｕｐを構成するメモリトランジスタ領域１２の構成を、図１５及び図１６を参照して説明する。図１５は、１つのメモリセルグループＭＣＧｒｏｕｐを構成するメモリトランジスタ領域１２の概略斜視図であり、図１６は、複数
のメモリセルグループＭＣＧｒｏｕｐ＜０＞〜＜３＞の等価回路図である。
図１５は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２内の１メモリセルグループの概略構成図である。本発明の第２の実施の形態においては、メモリトランジスタ領域１２の１つのメモリセルグループＭＣＧｒｏｕｐは、メモリトランジスタ（ＭＴｒ０ｍｎ〜ＭＴｒ３ｍｎ）、選択トランジスタＳＳＴｒｍｎ及びＳＤＴｒｍｎからなるメモリストリングＭＳをＭ×Ｎ個（Ｍ、Ｎは自然数）を有している。図２においては、Ｍ＝４、Ｎ＝４（ｍ＝０〜３、ｎ＝０〜３）、ワード線ＷＬの積層数ｐ＝４で、平面方向に４×４＝１６個、積層方向に４個、合計で６４個のメモリトランジスタＭＴｒが１つのメモリセルブロック内に形成される例を説明している。しかし、本発明はこれに限定されるものではない。
ビット線ＢＬ、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤの構成は、第１の実施の形態の場合（１メモリセルブロック）と同様である。ただし、この実施の形態では、ワ〜ド線ＷＬ（ＷＬ０＜０＞〜ＷＬ３＜３＞）は、ロウ方向を長手方向とし、カラム方向において１列のメモリストリング毎に分割したストライプ形状（積層方向の断面に沿って４×４＝１６本設けられている）を有しており、この点第１の実施の形態とは異なっている。
また、ソース線ＳＬは、１メモリセルグループＭＣＧｒｏｕｐ内において、１本だけが設けられている。すなわち、１メモリセルグループＭＣＧｒｏｕｐ内でロウ方向及びカラム方向にマトリクス状に配置された１６本のメモリストリングＭＳが、１本のソース線ＳＬ０に共通に接続されている（共有されている）。
図１７は、１つのメモリセルグループＭＣＧｒｏｕｐに対して設けられたロウデコーダ１５０、及びロウデコーダ１６０の具体的構成を示している。
ロウデコーダ１５０の構成は、トランジスタ１５４＜１＞〜１５４＜１６＞の数が、ワード線ＷＬの数（１６個）に合わせて異なっている点を除き、第１の実施の形態と同様である。
ロウデコーダ１６０は、１本のソース側選択ゲート線ＳＧＳｍごとに、トランジスタ１６６１〜１６６４を備えている。これらも、第１の実施の形態のトランジスタ１６４１〜１６４４の機能は略同一であるので、重複する説明は省略する。
図１８は、複数のメモリセルブロックＭＣＢ＜０＞〜ＭＣＢ＜ｊ＞が存在する場合におけるロウデコーダ１５０、１６０の割り当て例を示している。ビット線ＢＬ０〜３、ソース線ＳＬ０〜３は複数のメモリセルブロックＭＣＢ＜０＞〜ＭＣＢ＜ｊ＞に共通に接続されている。このため、例えばメモリセルブロックＭＣＢ＜０＞内のメモリセルグループＭＣｇｒｏｕｐ＜０＞が消去対象として選択された場合、ソース線ＳＬ０に消去電圧が印加されるが、これにより、非選択のメモリセルブロックＭＣＢ＜１＞内のメモリセルグループＭＣＧｒｏｕｐ＜０＞にも、同様の消去電圧が印加される。しかし、各メモリセルブロックＭＣＢの選択ゲート線ＳＧＳ、ＳＧＤは、前述したように、他のメモリセルブロックＭＣＢのそれとは独立に制御可能に構成されている。このため、後述する動作を行うことにより、非選択のメモリセルブロックＭＣＢ＜１＞内のメモリセルグループＭＣＧｒｏｕｐ＜０＞におけるデータ消去は回避可能とされている。
図１９は、本実施の形態で用いられるワード線駆動回路１３の構成を示している。なお、ソース側選択ゲート線駆動回路１４、ドレイン側選択ゲート線駆動回路１５、及びソース線駆動回路１７の構成は、図１０、図１１に示したものと同じでよい。
この図１９のワード線駆動回路１３は、図９と同様に、選択信号生成部１２１と、トランジスタ１２２とを備えている。選択信号生成部１２１は、複数のＡＮＤゲートの組み合わせからなる組み合わせ論理回路であり、４ビットのロウアドレス信号ＲＡ＜２＞〜＜５
＞及び／ＲＡ＜２＞〜／ＲＡ＜５＞に従い、１６個のトランジスタ１２２のうちの１つをオンとし、他をオフに制御する機能を有する。これにより、駆動信号線ＶＷＬ００〜３３のうちの１つだけが接地電圧ＶＳＳとなり、その他はフローティング状態とされる。
［消去動作］
次に、この実施の形態の不揮発性半導体記憶装置１００の消去動作を、図２０のタイミングチャートを参照して説明する。図２０では、消去対象のメモリセルが存在する選択メモリセルブロック（Ｓｅｌｅｃｔｅｄ Ｂｌｏｃｋ）及び、それ以外の非選択メモリセルブロック（Ｕｎｓｅｌｅｃｔｅｄ Ｂｌｏｃｋ）の動作を示している。
まず、選択メモリセルブロックにおける動作に注目して説明する。ここでは、図１６に示すように、選択メモリセルブロックにおいて、ソース線ＳＬ０に接続されたメモリセルグループＭＣＧｒｏｕｐ＜０＞内のメモリストリングＭＳであって、ワード線ＷＬ１＜０＞に沿った１ページが一括消去動作の対象として選択される場合を説明する。
まず、ワード線ＷＬ、ビット線ＢＬ、選択ゲート線ＳＧＤ，ＳＧＳ、ソース線ＳＬを全て接地電圧ＶＳＳに初期化する。その後、選択メモリセルブロックにおいては、時刻ｔ２において選択ソース線ＳＬ０に消去電圧Ｖｅｒａ１が印加され、その他のソース線ＳＬ１〜３は初期状態と同じ接地電圧ＶＳＳに維持される。すなわち、メモリセルグループＭＣＧｒｏｕｐ＜０＞（ＭＣＧｒｏｕｐ＜０＞内の1ページ）がデータ消去動作の対象として選択される。
また、この時刻ｔ２より所定時間遅れた時刻ｔ３において、ソース側選択ゲート線ＳＧＳ０のみが電圧Ｖｅｒａ２まで上昇する。これにより、ソース線ＳＬ０に接続されたメモリセルグループＭＣＧｒｏｕｐ＜０＞内のメモリストリングＭＳには、ＧＩＤＬ電流が流れる。ＧＩＤＬ電流により、消去対象のページが位置するメモリストリングＭＳのボディ部は、電圧Ｖｅｒａ２近くまで充電される。
その後、第１の実施の形態と同様に、時刻ｔ４において、ドレイン側選択トランジスタＳＤＴｒでのＧＩＤＬ電流の発生防止のため、ドレイン側選択ゲート線ＳＧＤ０〜３の電圧が上昇する（ＳＧＤ０は電圧Ｖｅｒａ３、ＳＧＤ１〜３は電圧Ｖｅｒａ４）。
一方、これ以外のメモリストリングＭＳに接続されるソース側選択ゲート線ＳＧＳ１〜３は、接地電圧ＶＳＳに維持される。従って、これらのメモリストリングＭＳ（消去対象ページが存在しないメモリストリング）には、ＧＩＤＬ電流は流れず、従って、これらのメモリストリングＭＳ内のメモリトランジスタのデータは消去されない。
ワード線ＷＬ０＜０＞〜３＜３＞のうち、消去対象のページに対応するワード線ＷＬ１＜０＞は、接地電圧ＶＳＳ（０Ｖ）に維持される一方、これ以外の１５本のワード線ＷＬは、予めフローティング状態とされている。これにより、ワード線ＷＬ１＜０＞に沿ったメモリトランジスタＭＴｒの電荷蓄積膜には、正孔が注入され、そのメモリセルトランジスタの閾値電圧が下がり、データ消去が行われる。一方、フローティング状態とされた１５本ワード線ＷＬに沿ったメモリトランジスタのゲートは、カップリングにより上昇するので、これらワード線ＷＬに沿ったメモリトランジスタＭＴｒにおいては、データ消去は行われない。
他方、非選択メモリセルブロックにおいては、ソース線ＳＬ０の電圧が消去電圧Ｖｅｒａ１まで上昇する時刻ｔ２より前のタイミングの時刻ｔ１において、ソース側選択ゲート線ＳＧＳ０が電圧Ｖｅｒａ３まで上昇する。このため、非選択メモリセルブロックにおいては、ＧＩＤＬ電流は発生しない。ワード線ＷＬは複数のメモリセルブロック間で共通に接続されているが、ＧＩＤＬ電流が流れないため、非選択メモリセルブロックでは、消去動作は行われない。
［第３の実施の形態］
次に、本発明の第３の実施の形態の不揮発性半導体記憶装置１００を、図２１を参照して説明する。図２１は、この第３の実施の形態のメモリ装置の、カラム方向に沿った断面図を示している。前述の実施の形態では、各メモリストリングＭＳが直線状（Ｉ字型）の柱状半導体ＣＬｍｎを有し、この柱状半導体ＣＬｍｎがボディ部となっている。これに対し、この第３の実施の形態は、メモリストリングＭＳのボディ部（第１半導体層）が、２本の柱状部ＣＬｍｎと、これらを底部にて連結する連結部ＪＰｍｎとからなるＵ字状の半導体層ＣＬｍｎｕを有している点で、前述の実施の形態と異なっている。
ソース線ＳＬはロウ方向に沿って１列に並ぶ複数のメモリストリングＭＳ毎に分割されたストライプ形状を有しており、この点、第１の実施の形態と共通している。ワード線ＷＬ０〜７は、構造の制約上、１本のメモリストリングＭＳ毎に分割して設けられており、この点、１つのメモリセルブロックＭＣＢ内のメモリストリングに共通接続された板状電極ではない点で、第１の実施の形態と異なっている。この不揮発性半導体記憶装置１００では、ロウ方向（図２１の紙面垂直方向）に並び１本のソース線ＳＬに接続されるメモリストリングＭＳがメモリセルブロックを構成している。
すなわち、この図２１に示す不揮発性半導体記憶装置は、Ｉ字状のメモリストリングＭＳを、単に中間で折り返してＵ字状に形成した点で異なるに過ぎない。構造の制約上、ワード線ＷＬがカラム方向においてストライプ状に分割されてはいるものの、この分割されたワード線ＷＬを、第１の実施の形態と同様に電圧制御すれば、第１の実施の形態と同一のデータ消去動作を実行することができる。
［第４の実施の形態］
次に、本発明の第４の実施の形態の不揮発性半導体記憶装置１００を、図２２を参照して説明する。図２２は、この第４の実施の形態のメモリ装置の、カラム方向に沿った断面図を示している。前述の実施の形態も、Ｕ字状の半導体層ＣＬｍｎｕを有している点で、第３の実施の形態と同様である。
この実施の形態では、ソース線ＳＬはロウ方向に沿って２列に並ぶ複数のメモリストリングＭＳによって共有される毎に分割されたストライプ形状を有している。このため、この実施の形態では、ロウ方向に沿って２列に並ぶ複数のメモリストリングＭＳが１つのメモリセルグループを構成する。紙面垂直方向に４個のメモリストリングが存在する場合、１つのメモリセルグループ内のメモリストリングＭＳの数は２×４個となる。このメモリセルグループがデータ消去動作の際の最小単位となる（当該メモリセルグループ中の１ページが消去対象とされる）。メモリセルグループを１つのデータ消去の際の１単位とするものであり、従って、本実施の形態のデータ消去動作は、図２０で説明したのと略同様に実行することができる。
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において様々な変更が可能である。
ＭＣＢ…メモリセルブロック、 ＭＳ…メモリストリング、 ＭＴｒ０ｍｎ〜ＭＴｒ３ｍｎ…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＷＬ０〜ＷＬ３…ワード線、 ＳＧＳ…ソース側選択ゲート線、 ＳＧＤ…ドレイン側選択ゲート線、 ＣＬｍｎ・・・柱状半導体。

Claims (5)

  1. 直列接続された複数のメモリトランジスタを含むメモリストリングと、
    前記メモリストリングの一端に形成され前記メモリストリングを選択する場合に導通するドレイン側選択トランジスタと、
    前記メモリストリングの他端に形成され前記メモリストリングを選択する場合に導通するソース側選択トランジスタと、
    前記ドレイン側選択トランジスタの他端に接続され前記メモリトランジスタに書き込むべきデータに対応する電圧を供給されると共に前記メモリトランジスタから読み出された信号を読み出すビット線と、
    前記ソース側選択トランジスタの他端に接続されるソース線と
    前記メモリトランジスタ、前記ドレイン側選択トランジスタ、及び前記ソース側選択トランジスタを制御して前記メモリトランジスタの読み出し動作、書き込み動作及び消去動作を実行する制御回路と
    を備え、
    前記メモリストリングは、
    基板に対して垂直方向に延びる柱状部を有すると共に前記複数のメモリトランジスタのボディとして機能する第１半導体層と、
    前記第１半導体層を取り囲むように形成された電荷蓄積層と、
    前記電荷蓄積層を取り囲むように形成され、前記基板に対して平行に延びると共に複数層に亘り積層され前記複数のメモリトランジスタのゲートとして機能する第１導電層と
    を備え、
    前記ドレイン側選択トランジスタは、
    前記第１半導体層の一端に接し前記基板に対して垂直方向に延びると共に前記ドレイン側選択トランジスタのボディとして機能する第２半導体層と、
    前記第２半導体層を取り囲むように形成された第２ゲート絶縁層と、
    前記第２ゲート絶縁層を取り囲み、前記基板に対して平行に延びると共に前記選択トランジスタのゲートとして機能する前記第２導電層と
    を備え、
    前記ソース側選択トランジスタは、
    前記第１半導体層の他端に接し前記基板に対して垂直方向に延びると共に前記ソース側選択トランジスタのボディとして機能する第３半導体層と、
    前記第３半導体層を取り囲むように形成された第３ゲート絶縁層と、
    前記第３ゲート絶縁層を取り囲み、前記基板に対して平行に延びると共に前記ソース選択トランジスタのゲートとして機能する前記第３導電層と
    を備え、
    前記基板上に配列されたｍ行ｎ列（ｍ、ｎは２以上の整数）の前記第１半導体層が１つのメモリセルブロックを構成し、
    前記第１導電層が、前記１つのメモリセルブロック内に配列された（ｍ×ｎ）個の前記第１半導体層毎に共通に接続され、
    前記第２導電層が、１つの前記メモリセルブロック内において第１方向に沿って配列されたｎ個の前記第２半導体層毎に共通に接続され、
    前記第３導電層が、１つの前記メモリセルブロック内において前記第１方向に沿って配列されたｎ個の前記第３半導体層毎に共通に接続され、
    前記ビット線は、１つの前記メモリセルブロック内において前記第１方向とは直交する第２方向に沿って配列されたｍ個の前記第２半導体層に共通に接続され、
    前記ソース線が、１つの前記メモリセルブロック内において第１方向に沿って配列されたｎ個の前記第３半導体層に共通に接続され、
    前記制御回路は、１つの前記メモリセルブロック内においてデータ消去動作を行う場合において、
    １つのメモリセルブロック内におけるｍ本の前記ソース線のうちの１つの選択ソース線に第１電圧を印加する一方、その他の前記ソース線には、前記データ消去動作の開始前の前記ソース線の電圧に等しい第２電圧を印加し、
    続いて前記選択ソース線に接続された前記ソース側選択トランジスタの前記第３導電層に前記第１電圧よりも小さい第３電圧を前記第１電圧の印加よりも所定時間遅れて印加し、前記第１電圧と前記第３電圧との間の電位差により前記第３ゲート絶縁層近傍において正孔電流を発生させると共に、
    消去対象の前記メモリトランジスタに接続される前記第１導電層に第４電圧を印加する一方、それ以外の前記第１導電層をフローティング状態とし、これにより、前記第１半導体層の電位と前記第１導電層の電位との間の電位差により前記電荷蓄積層の電荷を変化させる
    ことを特徴とする不揮発性半導体記憶装置。
  2. データ消去動作を行う場合において、前記第２導電層は、第６電圧を印加されて、前記第２半導体層の電位と前記第２導電層の電位との間の電位差により、前記第２ゲート絶縁膜近傍において正孔電流が発生することを防止すると共に、前記ビット線はフローティング状態に維持されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記ｍ本のソース線は、複数の前記メモリセルブロックにより共有されていると共に、
    前記選択ソース線への前記第１電圧の印加に先立って、前記データ消去動作の対象として選択された前記メモリセルブロック以外のメモリセルブロック内に配設された前記第３導電層に、前記第１電圧よりも小さい第５電圧を印加することを特徴とする請求項１記載の不揮発性半導体記憶装置。
  4. 直列接続された複数のメモリトランジスタを含むメモリストリングと、
    前記メモリストリングの一端に形成され前記メモリストリングを選択する場合に導通するドレイン側選択トランジスタと、
    前記メモリストリングの他端に形成され前記メモリストリングを選択する場合に導通するソース側選択トランジスタと、
    前記ドレイン側選択トランジスタの他端に接続され前記メモリトランジスタに書き込むべきデータに対応する電圧を供給されると共に前記メモリトランジスタから読み出された信号を読み出すビット線と、
    前記ソース側選択トランジスタの他端に接続されるソース線と
    前記メモリトランジスタ、前記ドレイン側選択トランジスタ、及び前記ソース側選択トランジスタを制御して前記メモリトランジスタの読み出し動作、書き込み動作及び消去動作を実行する制御回路と
    を備え、
    前記メモリストリングは、
    基板に対して垂直方向に延びる柱状部を有すると共に前記複数のメモリトランジスタのボディとして機能する第１半導体層と、
    前記第１半導体層を取り囲むように形成された電荷蓄積層と、
    前記電荷蓄積層を取り囲むように形成され、前記基板に対して平行に延びると共に複数層に亘り積層され前記複数のメモリトランジスタのゲートとして機能する第１導電層と
    を備え、
    前記ドレイン側選択トランジスタは、
    前記第１半導体層の一端に接し前記基板に対して垂直方向に延びると共に前記ドレイン側選択トランジスタのボディとして機能する第２半導体層と、
    前記第２半導体層を取り囲むように形成された第２ゲート絶縁層と、
    前記第２ゲート絶縁層を取り囲み、前記基板に対して平行に延びると共に前記選択トランジスタのゲートとして機能する前記第２導電層と
    を備え、
    前記ソース側選択トランジスタは、
    前記第１半導体層の他端に接し前記基板に対して垂直方向に延びると共に前記ソース側選択トランジスタのボディとして機能する第３半導体層と、
    前記第３半導体層を取り囲むように形成された第３ゲート絶縁層と、
    前記第３ゲート絶縁層を取り囲み、前記基板に対して平行に延びると共に前記ソース選択トランジスタのゲートとして機能する前記第３導電層と
    を備え、
    前記基板上にｍ行ｎ列（ｍ、ｎは２以上の整数）に配列された（ｍ×ｎ）個の前記第１半導体層が１つのメモリセルグループを構成し、
    前記第１導電層が、１つの前記メモリセルグループ内において第１方向に沿って並ぶｎ個の前記第１半導体層に共通に接続され、
    前記第２導電層が、１つの前記メモリセルグループ内において第１方向に沿って配列されたｎ個の前記第２半導体層に共通に接続され、
    前記第３導電層が、１つの前記メモリセルグループ内において前記第１方向に沿って配列されたｎ個の前記第３半導体層に共通に接続され、
    前記ビット線が、１つの前記メモリセルグループ内において前記第１方向とは直交する第２方向に沿って配列されたｍ個の前記第２半導体層に共通に接続され、
    前記ソース線が、１つの前記メモリセルグループ内において（ｍ×ｎ）個の前記第３半導体層に共通に接続され、
    前記制御回路は、１つの前記メモリセルグループ内においてデータ消去動作を行う場合において、
    消去対象の前記メモリトランジスタが存在する前記メモリセルグループに配設された前記ソース線に第１電圧を印加し、
    続いて、１つの前記メモリセルグループ内のｍ本の前記第３導電層のうち、消去対象の前記メモリトランジスタに対応する前記ソース側選択トランジスタに接続された前記第３導電層に前記第１電圧よりも小さい第２電圧を前記第１電圧の印加よりも所定時間遅れて印加し、前記第１電圧と前記第２電圧との間の電位差により前記第３ゲート絶縁層近傍において正孔電流を発生させる一方、その他の第３導電層には前記データ消去動作開始前の前記第３導電層の電圧に等しい第３電圧を印加すると共に、
    消去対象の前記メモリトランジスタに接続される前記第１導電層に第４電圧を印加する一方、それ以外の前記第１導電層をフローティング状態とし、これにより、前記第１半導体層の電位と前記第１導電層の電位との間の電位差により前記電荷蓄積層の電荷を変化させる
    ことを特徴とする不揮発性半導体記憶装置。
  5. データ消去動作を行う場合において、前記第２導電層は、第６電圧を印加されて、前記第２半導体層の電位と前記第２導電層の電位との間の電位差により、前記第２ゲート絶縁膜近傍において正孔電流が発生することを防止すると共に、前記ビット線はフローティング状態に維持されることを特徴とする請求項４記載の不揮発性半導体記憶装置。
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