KR101468098B1 - 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템 - Google Patents

플래시 메모리 장치 및 그것을 포함하는 메모리 시스템 Download PDF

Info

Publication number
KR101468098B1
KR101468098B1 KR1020080059081A KR20080059081A KR101468098B1 KR 101468098 B1 KR101468098 B1 KR 101468098B1 KR 1020080059081 A KR1020080059081 A KR 1020080059081A KR 20080059081 A KR20080059081 A KR 20080059081A KR 101468098 B1 KR101468098 B1 KR 101468098B1
Authority
KR
South Korea
Prior art keywords
voltage
erase
selection
string
controller
Prior art date
Application number
KR1020080059081A
Other languages
English (en)
Other versions
KR20090132890A (ko
Inventor
박기태
김두곤
김무성
김한수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080059081A priority Critical patent/KR101468098B1/ko
Priority to US12/486,056 priority patent/US8018782B2/en
Priority to CN200910166966.1A priority patent/CN101630531B/zh
Publication of KR20090132890A publication Critical patent/KR20090132890A/ko
Application granted granted Critical
Publication of KR101468098B1 publication Critical patent/KR101468098B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명의 실시 예에 따른 플래시 메모리 장치는 복수의 메모리 셀들과 연결된 제 1 선택 트랜지스터 그리고 소거 동작 시에, 상기 제 1 선택 트랜지스터를 바이어싱하여 상기 제 1 선택 트랜지스터가 프로그램되는 것을 방지하는 소거 제어기를 포함하는 것을 특징으로 한다.

Description

플래시 메모리 장치 및 그것을 포함하는 메모리 시스템{FLASH MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 플래시 메모리 장치(Nonvolatile mmory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM, DRAM, SDRAM 등이 있다. 플래시 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 소멸하지 않는 메모리 장치이다. 플래시 메모리 장치에는 ROM, PROM, EPROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
낸드 플래시 메모리 장치의 메모리 셀들은 각각 전하 저장층을 갖는다. 일반 적으로, 전하 저장층은 플로팅 게이트(floating gate) 또는 전하 트랩(charge trap)으로 구성된다.
플로팅 게이트는 폴리 실리콘(poly-silicon)과 같이 도전성을 갖는 물질로 형성된다. 프로그램 동작 시에, 전하들은 F-N 터널링에 의해 플로팅 게이트에 축적된다. 즉, 플로팅 게이트를 갖는 메모리 셀은 플로팅 게이트에 전하를 축적함으로써 프로그램된다. 소거 동작 시에, 전하들은 F-N 터널링에 의해 플로팅 게이트로부터 유출된다. 플로팅 게이트에 축적되어 있는 전하의 양이 변화하면, 대응하는 메모리 셀의 문턱 전압이 변화한다. 즉, 프로그램 및 소거 동작을 통해 플로팅 게이트에 축적되는 전하의 양을 조절함으로써, 플로팅 게이트를 갖는 메모리 셀들에 데이터가 저장된다.
전하 트랩은 실리콘 니트라이드(Silicon Nitride)와 같은 절연 물질로 형성된다. 프로그램 동작 시에, 전하들은 F-N 터널링에 의해 전하 트랩에 포획(trap)된다. 즉, 전하 트랩을 갖는 메모리 셀은 전하 트랩에 전하를 포획함으로써 프로그램된다. 소거 동작 시에, 전하들은 F-N 터널링에 의해 플로팅 게이트로부터 유출된다. 전하 트랩에 축적되어 있는 전하의 양이 변화하면, 대응하는 메모리 셀의 문턱 전압이 변화한다. 즉, 프로그램 및 소거 동작을 통해 전하 트랩에 포획되는 전하의 양을 조절함으로써, 전하 트랩을 갖는 메모리 셀들에 데이터가 저장된다.
본 발명의 목적은 소거 동작 시에 선택 트랜지스터가 프로그램되는 것을 방 지하는 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템을 제공하는 데에 있다.
본 발명의 실시 예에 따른 플래시 메모리 장치는 복수의 메모리 셀들과 연결된 제 1 선택 트랜지스터; 그리고 소거 동작 시에, 상기 제 1 선택 트랜지스터를 바이어싱하여 상기 제 1 선택 트랜지스터가 프로그램되는 것을 방지하는 소거 제어기를 포함하는 것을 특징으로 한다.
실시 예로서, 상기 소거 동작 시에, 소거 전압보다 낮은 선택 전압이 상기 소거 제어기의 제어 하에 상기 제 1 선택 트랜지스터에 인가된다. 상기 소거 전압은 상기 메모리 셀들 및 상기 제 1 선택 트랜지스터가 형성되는 벌크 영역에 인가되는 벌크 전압이다.
실시 예로서, 상기 제 1 선택 트랜지스터를 통해 상기 복수의 메모리 셀들에 연결되는 제 2 선택 트랜지스터를 더 포함한다. 상기 소거 동작 시에, 상기 제 2 선택 트랜지스터의 게이트는 플로팅된다. 상기 제 1 및 제 2 선택 트랜지스터는 각각 전하 저장층을 갖는다. 상기 제 1 및 제 2 선택트랜지스터는 상기 복수의 메모리 셀들과 동일한 구조이다.
실시 예로서, 상기 소거 동작 시에, 상기 메모리 셀들 및 상기 제 1 선택 트랜지스터가 형성되는 벌크 영역에 인가되는 소거 전압이 미리 설정된 전압 레벨에 도달하면, 상기 소거 제어기는 상기 제 1 선택 트랜지스터에 선택 전압을 인가한다. 상기 소거 제어기는 저항들을 가지며 상기 소거 전압을 분배하여 분배 전압을 출력하는 전압 분배기; 그리고 상기 분배 전압이 기준 전압에 도달하면 플래그 신호를 생성하는 비교기를 포함하고, 상기 소거 제어기는 상기 플래그 신호에 응답하여 상기 선택 전압을 상기 제 1 선택 트랜지스터에 인가한다. 상기 저항들의 저항값들은 가변 가능하다.
실시 예로서, 상기 소거 동작 시에, 상기 소거 제어기는 선택 전압을 상기 제 1 선택 트랜지스터에 인가하고, 상기 선택 전압은 상기 메모리 셀들 및 상기 제 1 선택 트랜지스터가 형성되는 벌크 영역에 인가되는 소거 전압에 비례한다. 상기 소거 제어기는 저항들을 가지며 상기 소거 전압을 분배하여 분배 전압을 출력하는 전압 분배기; 그리고 상기 분배 전압과 동일한 전압을 상기 선택 전압으로 출력하는 버퍼를 포함한다. 상기 저항들의 저항값들은 가변 가능하다.
본 발명의 실시 예에 따른 플래시 메모리 장치는 비트 라인과 복수의 메모리 셀들 사이에 연결된 스트링 선택 트랜지스터; 공통 소스 라인과 상기 복수의 메모리 셀들 사이에 연결된 접지 선택 트랜지스터; 그리고 소거 동작 시에, 상기 스트링 또는 접지 선택 트랜지스터를 바이어싱하여 상기 스트링 또는 접지 선택 트랜지스터가 프로그램되는 것을 방지하는 소거 제어기를 포함하는 것을 특징으로 한다.
실시 예로서, 상기 소거 동작 시에, 상기 복수의 메모리 셀들, 상기 스트링 또는 접지 선택 트랜지스터들이 형성되는 벌크 영역에 인가되는 소거 전압보다 낮은 선택 전압이 상기 소거 제어기의 제어 하에 상기 스트링 또는 접지 선택 트랜지스터들에 인가된다.
실시 예로서, 상기 스트링 선택 트랜지스터 또는 상기 접지 선택 트랜지스터 는 각각 하나 또는 그 이상의 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들로 구성된다.
본 발명의 실시 예에 따른 메모리 시스템은 플래시 메모리 장치; 그리고 상기 플래시 메모리 장치를 제어하는 컨트롤러를 포함하고, 상기 플래시 메모리 장치는 복수의 메모리 셀들과 연결된 제 1 선택 트랜지스터; 그리고 소거 동작 시에, 상기 제 1 선택 트랜지스터를 바이어싱하여 상기 제 1 선택 트랜지스터가 프로그램되는 것을 방지하는 소거 제어기를 포함하는 것을 특징으로 한다.
실시 예로서, 상기 컨트롤러 및 상기 플래시 메모리 장치는 하나의 반도체 장치로 집적된다.
실시 예로서, 상기 컨트롤러 및 상기 플래시 메모리 장치는 반도체 디스크 장치(Solid State Disk/Drive)를 형성한다.
실시 예로서, 상기 컨트롤러는 외부의 호스트와 통신한다.
본 발명에 따르면, 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템의 동작 성능이 향상된다.
본 발명의 실시 예에 따른 플래시 메모리 장치는 소거 동작 시에 선택 트랜지스터를 바이어싱하여 선택 트랜지스터가 프로그램되는 것을 방지한다. 이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨 부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(500)을 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(500)은 컨트롤러(200) 및 플래시 메모리 장치(300)를 포함한다.
컨트롤러(200)는 호스트(Host) 및 플래시 메모리 장치(300)에 연결된다. 컨트롤러(200)는 플래시 메모리 장치(300)로부터 읽은 데이터를 호스트(Host)에 전달하거나, 호스트(Host)로부터 전달되는 데이터를 플래시 메모리 장치(300)에 저장한다.
컨트롤러(200)는 램, 프로세싱 유닛, 호스트 인터페이스, 그리고 메모리 인터페이스와 같은 잘 알려진 구성 요소들을 포함할 것이다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 것이다. 프로세싱 유닛은 컨트롤러(200)의 제반 동작을 제어할 것이다. 호스트 인터페이스는 호스트(Host) 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 것이다. 예시적으로, 컨트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(호스트)와 통신하도록 구성될 것이다. 메모리 인터페이스는 플래시 메모리 장치(300)와 인터페이싱할 것이다. 컨트롤러(200)는 오류 정정 블록을 추가적으로 포함할 수 있다. 오류 정정 블록은 플래시 메모리 장치(300)로부터 읽어진 데이터의 오류를 검출하고, 정정할 것이다.
플래시 메모리 장치(300)는 소거 동작 시에 선택 트랜지스터를 바이어싱하여 선택 트랜지스터가 프로그램되는 것을 방지한다. 플래시 메모리 장치(300)는 이하에서 도 2 내지 11을 참조하여 더 상세하게 설명된다.
컨트롤러(200) 및 플래시 메모리 장치(300)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(200) 및 플래시 메모리 장치(300)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 것이다. 예시적으로, 컨트롤러(200) 및 플래시 메모리 장치(300)는 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS), 등을 구성할 것이다.
다른 예로서, 컨트롤러(200) 및 플래시 메모리 장치(300)는 하나의 반도체 장치로 집적되어 반도체 디스크/드라이브(SSD, Solid State Disk/Drive)를 구성할 것이다. 메모리 시스템(500)이 반도체 디스크(SSD)로 이용되는 경우, 메모리 시스템(500)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선될 것이다.
도 2는 도 1의 플래시 메모리 장치(300)를 보여주는 블로도이다. 도 2를 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 장치(300)는 메모리 셀 어레이(310), 읽기/쓰기 회로(320), 데이터 입출력 회로(330), 행 디코더(340), 그리고 제어 로직(350)을 포함한다.
메모리 셀 어레이(310)는 읽기/쓰기 회로(320), 행 디코더(340), 그리고 제어 로직(350)에 연결된다. 메모리 셀 어레이(310)는 복수의 메모리 셀 스트링들을 포함한다. 각 메모리 셀 스트링은 직렬 연결된 복수의 메모리 셀들(MC1~MCm)로 구성된다. 메모리 셀 스트링들은 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)을 통해 각각 대응하는 비트 라인들(BL1~BLn)에 연결된다. 비트 라인들(BL1~BLn)은 읽기/쓰기 회로(320)에 연결된다. 메모리 셀 스트링들은 접지 선택 트랜지스터들(GST1, GST2)을 통해 공통 소스 라인(CSL)에 연결된다. 메모리 셀 스트링의 메모리 셀들(MC1~MCm)은 각각 대응하는 워드 라인들(WL1~WLm)을 통해 행 디코더(340)에 연결된다. 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)은 각각 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)을 통해 행 디코더(340)에 연결된다. 제 1 및 제 2 접지 선택 트랜지스터들(GST1, GST2)은 각각 제 1 및 제 2 접지 선택 라인들(GSL1, GSL2)을 통해 행 디코더(340)에 연결된다. 메모리 셀 어레이(310)의 벌크 영역에 인가되는 소거 전압(Vers)은 제어 로직(350)에 전달된다.
메모리 셀들 및 선택 트랜지스터들(MC1~MCm, SST1, SST2, GST1, GST)은 각각 전하 저장층(Charge Storage Layer)을 갖는다. 전하 저장층에 전하가 축적(Accumulation) 또는 포획(Trap)되면, 메모리 셀들 및 선택 트랜지스터들(MC1~MCm, SST1, SST2, GST1, GST)의 문턱 전압이 변화한다. 즉, 플래시 메모리 장치(310)는 메모리 셀들(MC1~MCm)의 전하 저장층에 전하를 축적 또는 포획함으로써 데이터를 저장한다. 예시적으로, 전하 저장층이 폴리 실리콘과 같은 도전체로 구성되는 플로팅 게이트인 경우, 전하 저장층에 전하가 축적될 것이다. 다른 예로써, 전하 저장층이 실리콘 니트라이드(Silicon Nitride)와 같은 절연체로 구성되는 전하 트랩층인 경우, 전하 저장층에 전하가 포획될 것이다.
본 발명의 실시 예에 따른 플래시 메모리 장치(310)의 선택 트랜지스터들(SST1, SST2, GST1, GST2)은 메모리 셀들(MC1~MCm)과 같이 전하 저장층을 갖는 다. 예시적으로, 선택 트랜지스터들(SST1, SST2, GST1, GST2)은 폴리 실리콘으로 형성된 플로팅 게이트 또는 실리콘 니트라이드로 구성된 전하 트랩층을 갖는다. 즉, 선택 트랜지스터들(SST1, SST2, GST1, GST2) 또한 프로그램 또는 소거될 수 있다. 본 발명의 실시 예에 따른 플래시 메모리 장치(310)는 소거 동작 시에 선택 트랜지스터들(SST1, SST2, GST1, GST2)이 프로그램되는 것을 방지한다.
도 2에 도시된 본 발명의 실시 예에서, 메모리 셀 어레이(310)는 메모리 셀들(MC1~MCm), 스트링 선택 트랜지스터들(SST1, SST2), 그리고 접지 선택 트랜지스터들(GST1, GST2)을 포함하는 것으로 설명되었다. 그러나, 제 1 스트링 및 접지 선택 트랜지스터들(SST1, GST1)은 선택 트랜지스터가 아닌 더미 메모리 셀들을 형성할 수 있음이 이해될 것이다. 선택 트랜지스터들(SST1, SST2, GST1, GST2)이 메모리 셀들(MC1~MCm)과 같이 전하 저장층을 가지므로, 선택 트랜지스터들(SST1, SST2, GST1, GST2), 메모리 셀들(MC1~MCm), 그리고 더미 메모리 셀들은 동일한 구조로 형성된다. 따라서, 제 1 스트링 및 접지 선택 트랜지스터들(SST1, GST1)은 선택 트랜지스터, 메모리 셀, 또는 더미 메모리 셀로 이용될 수 있음이 이해될 것이다.
읽기/쓰기 회로(320)는 메모리 셀 어레이(310), 데이터 입출력 회로(330), 그리고 제어 로직(350)에 연결된다. 읽기/쓰기 회로(320)는 제어 로직(350)의 제어에 응답하여 동작한다. 읽기/쓰기 회로(320)는 메모리 셀 어레이(310)에 데이터를 기입하거나 메모리 셀 어레이(310)로부터 데이터를 읽는다. 읽기/쓰기 회로(310)는 데이터 라인들(DL)을 통해 데이터 입출력 회로(330)에 연결된다. 읽기/쓰기 회로(320)는 데이터를 기입하거나 읽기 위해 비트 라인들(BL1~BLn)을 선택한다. 예시 적으로, 읽기/쓰기 회로(320)는 페이지 버퍼 및 열 선택기와 같이 이 분야에 잘 알려진 구성 요소들을 포함할 것이다.
데이터 입출력 회로(330)는 읽기/쓰기 회로(320) 및 제어 로직(350)에 연결된다. 데이터 입출력 회로(330)는 제어 로직(350)의 제어에 응답하여 동작한다. 데이터 입출력 회로(330)는 외부와 데이터(DATA)를 교환한다. 예시적으로, 데이터 입출력 회로(330)는 도 1의 컨트롤러(200)와 데이터를 교환할 것이다. 데이터 입출력 회로(330)는 외부로부터 전달된 쓰기 데이터를 데이터 라인들(DL)을 통해 읽기/쓰기 회로(320)에 전달한다. 데이터 입출력 회로(330)는 읽기/쓰기 회로(320)로부터 데이터 라인들(DL)을 통해 전달된 읽기 데이터를 외부에 전달한다. 예시적으로, 데이터 입출력 회로(330)는 데이터 버퍼와 같이 이 분야에 잘 알려진 구성 요소들을 포함할 것이다.
행 디코더(340)는 메모리 셀 어레이(310) 및 제어 로직(350)에 연결된다. 행 디코더(340)는 제어 로직(350)의 제어에 응답하여 동작한다. 행 디코더(340)는 외부로부터 어드레스(ADDR)를 전달받아 워드 라인들(WL1~WLm)을 선택한다. 예시적으로, 어드레스(ADDR)는 도 1의 컨트롤러(200)로부터 제공될 것이다.
행 디코더(340)는 스트링 선택 라인 드라이버(342) 및 접지 선택 라인 드라이버(344)를 포함한다. 스트링 선택 라인 드라이버(342)는 제 1 및 제 2 스트링 선택 라인(SSL1, SSL2)에 독립적으로 전압을 인가한다. 접지 선택 라인 드라이버(344)는 제 1 및 제 2 접지 선택 라인(GSL1, GSL2)에 독립적으로 전압을 인가한다.
제어 로직(350)은 메모리 셀 어레이(310), 읽기/쓰기 회로(320), 데이터 입출력 회로(330), 그리고 행 디코더(340)에 연결된다. 제어 로직(350)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다. 예시적으로, 제어 신호(CTRL)는 도 1의 컨트롤러(200)로부터 제공될 것이다. 제어 로직(350)은 플래시 메모리 장치(300)의 제반 동작을 제어한다. 제어 로직(350)은 소거 동작 시에 메모리 셀 어레이(310)의 벌크 영역에 인가되는 소거 전압(Vers)을 메모리 셀 어레이(310)로부터 전달받는다. 제어 로직(350)은 소거 제어기(352)를 포함한다. 소거 제어기(352)는 소거 동작 시에 선택 트랜지스터들(SST1, SST2, GST1, GST2)이 프로그램되는 것을 방지한다.
도 3은 도 2의 메모리 셀 어레이(310)의 비트 라인 방향에 따른 단면을 보여주는 단면도이다. 도 2 및 3을 참조하면, 벌크 영역(Bulk) 상에 선택 트랜지스터들(SST1, SST2, GST1, GST2) 및 메모리 셀들(MC1~MCm)이 형성된다. 선택 트랜지스터들(SST1, SST2, GST1, GST2) 및 메모리 셀들(MC1~MCm)은 각각 벌크 영역(Bulk) 상의 터널 절연막(110), 터널 절연막(110) 상의 절연막(120), 절연막(120) 상의 블로킹 절연막(130), 그리고 블로킹 절연막(130) 상의 제어 게이트들(141~149)로 구성된다. 선택 트랜지스터들(SST1, SST2, GST1, GST2) 및 메모리 셀들(MC1~MCm) 사이에 n-형 소스/드레인이 제공된다.
터널 절연막(110) 상의 절연막(120) 중 제어 게이트(141~149)의 위치에 대응하는 영역이 선택 트랜지스터들(SST1, SST2, GST1, GST2) 및 메모리 셀들(MC1~MCm)의 전하 저장층(121~129)으로 이용된다. 선택 트랜지스터들(SST1, SST2, GST1, GST2) 및 메모리 셀들(MC1~MCm)의 전하 저장층(121~129)이 절연막으로 형성되므로, 전하 저장층(121~129)은 전하를 포획하는 전하 트랩층이다.
예시적으로, 터널 절연막(110)은 실리콘 산화막(Silicon Oxide)으로 형성되고, 전하 저장층(121~129)은 실리콘 질화막(Silicon Nitride)으로 형성되고, 블로킹 절연막(130)은 ONO(Oxide/Nitride/Oxide)로 형성되고, 그리고 제어 게이트들(141~149)은 폴리 실리콘으로 형성될 것이다.
제어 게이트들(141~149) 상에 층간 절연층(150)이 제공된다. 층간 절연층(150) 상에 비트 라인(160)이 제공된다. 비트 라인(160)은 비아(Via)를 통해 제 2 스트링 선택 트랜지스터(SST2)의 드레인 영역에 연결된다. 선택 트랜지스터들(SST1, SST2, GST1, GST2) 및 메모리 셀들(MC1~MCm)의 제어 게이트들(141~149)은 각각 블로킹 절연막(130) 상에서 비트 라인(160)과 교차하는 방향으로 연장되어 선택 라인들(SSL1, SSL2, GSL1, GSL2) 및 워드 라인들(WL1~WLm)을 형성한다.
도 3에서, 제 1 스트링 및 접지 선택 트랜지스터들(SST1, GST1)과 제 2 스트링 및 접지 선택 트랜지스터들(SST2, GST2)은 상이한 폭(width)을 갖는 것으로 도시되어 있다. 그러나, 제 1 스트링 및 접지 선택 트랜지스터들(SST1, GST1)과 제 2 스트링 및 접지 선택 트랜지스터들(SST2, GST2)은 상이한 폭을 갖는 것으로 한정되지 않는다. 예시적으로, 제 1 스트링 및 접지 선택 트랜지스터들(SST1, GST1)은 제 2 스트링 및 접지 선택 트랜지스터들(SST2, GST2)과 갖은 폭을 가질 수 있고, 또는 도시된 바와 같이 메모리 셀들(MC1~MCm)과 같은 폭을 가질 수 있다.
소거 동작 시에, 벌크 영역(Bulk)에 소거 전압(Vers)이 인가되고, 워드 라인 들(WL1~WLm)에 워드 라인 전압(Vewl)이 인가된다. 메모리 셀들(MC1~MCm)의 제어 게이트들(141)과 벌크 영역(Bulk) 사이에 전계(electric field)가 형성되면, 전하 트랩층(121)에 포획된 전하들이 터널 절연막(110)을 통해 벌크 영역(Bulk)으로 유출된다. 예시적으로, 벌크 영역(Bulk)에 인가되는 소거 전압(Vers)은 20V이고, 워드 라인 전압(Vewl)은 0V일 것이다.
본 발명의 실시 예에 따른 소거 제어기(352)는 제 1 스트링 선택 트랜지스터(SST1)에 스트링 선택 라인 전압(Vessl)을 인가하고, 제 2 스트링 선택 트랜지스터(SST2)는 플로팅한다. 예시적으로, 스트링 선택 라인 드라이버(342)는 소거 제어기(352)의 제어에 응답하여 제 2 스트링 선택 라인(SSL2)을 플로팅하고, 소거 제어기(352)로부터 전달되는 스트링 선택 라인 전압(Vessl)을 제 1 스트링 선택 라인(SSL1)에 인가할 것이다.
벌크 영역(Bulk)에 소거 전압(Vers)이 인가되면, 플로팅 되어 있는 제어 게이트(147)의 전압 레벨은 커플링의 영향으로 인해 소거 전압(Vers) 또는 그보다 낮은 전압 레벨에 도달한다. 따라서, 제 2 스트링 선택 트랜지스터(SST2)는 소거되지 않는다. 또한, 스트링 선택 라인 전압(Vessl)이 제 1 스트링 선택 트랜지스터(SST1)가 소거되지 않도록 설정되므로, 제 1 스트링 선택 트랜지스터(SST1) 또한 소거되지 않는다.
워드 라인들(WL1~WLm)에 워드 라인 전압(Vewl)이 인가되고, 제 1 스트링 선택 라인(SSL1)에 스트링 선택 라인 전압(Vessl)이 인가되면, 메모리 셀(MC1)의 제어 게이트(141)와 제 1 스트링 선택 트랜지스터(SST1)의 제어 게이트(143) 사이에 전계(electric field)가 형성된다. 제어 게이트들(141, 143) 사이의 전계의 세기가 기준값보다 큰 경우, 메모리 셀(MC1)의 전하 트랩층(121)으로부터 유출되는 전하가 제어 게이트들(141, 143) 사이의 전계에 의해 스트링 선택 트랜지스터(SST1)의 전하 트랩층(123)에 포획될 것이다. 즉, 소거 동작 시에 스트링 선택 트랜지스터(SST1)가 프로그램될 것이다.
본 발명의 실시 예에 따른 소거 제어기(352)는 제 1 스트링 선택 트랜지스터(SST1)에 스트링 선택 라인 전압(Vessl)을 인가하고, 제 2 스트링 선택 트랜지스터(SST2)를 플로팅한다. 스트링 선택 라인 전압(Vessl)은 제 1 스트링 선택 트랜지스터(SST1)가 제어 게이트들(141, 143) 사이의 전계로 인해 프로그램되지 않도록, 그리고 제 1 스트링 선택 트랜지스터(SST1)가 제어 게이트(143)와 벌크 영역(Bulk) 사이의 전계로 인해 소거되지 않도록 설정된다. 예시적으로, 스트링 선택 라인 전압(Vessl)은 10V로 설정될 것이다.
제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)을 참조하여 본 발명의 실시 예가 설명되었다. 그러나, 본 발명의 기술적 사상은 제 1 및 제 2 접지 선택 트랜지스터들(GST1, GST2)에도 적용될 수 있음이 이해될 것이다. 예를 들면, 소거 동작 시에, 제 1 접지 선택 라인(GSL1)에 소거 제어기(352)의 제어 하에 접지 선택 라인 전압(Vegsl)이 인가되고, 제 2 접지 선택 라인(GSL2)은 플로팅될 것이다. 그리고 접지 선택 라인 전압(Vegsl)은 제어 게이트들(141, 145) 사이의 전계로 인해 제 1 접지 선택 트랜지스터(GST1)가 프로그램되지 않도록, 그리고 제어 게이트(145)와 벌크 영역(Bulk) 사이의 전계로 인해 제 1 접지 선택 트랜지스터(GST1) 가 소거되지 않도록 설정된다. 즉, 본 발명의 실시 예에 따른 소거 제어기(352)는 소거 동작 시에 접지 선택 트랜지스터들(GST1, GST2)이 프로그램되는 것을 방지한다.
도 4는 도 2의 메모리 셀 어레이의 비트 라인 방향에 따른 단면의 다른 실시 예를 보여주는 단면도이다. 도 2 및 4를 참조하면, 벌크 영역(Bulk) 상에 선택 트랜지스터들(SST1, SST2, GST1, GST2) 및 메모리 셀들(MC1~MCm)이 형성된다. 선택 트랜지스터들(SST1, SST2, GST1, GST2) 및 메모리 셀들(MC1~MCm)은 각각 벌크 영역(Bulk) 상의 터널 절연막(110'), 터널 절연막(110') 상의 전하 저장층(121'~129'), 전하 저장층(121'~129') 상의 블로킹 절연막(130'), 그리고 블로킹 절연막(130) 상의 제어 게이트들(141~149)로 구성된다. 선택 트랜지스터들(SST1, SST2, GST1, GST2) 및 메모리 셀들(MC1~MCm) 사이에 n-형 소스/드레인이 제공된다.
예시적으로, 터널 절연막(110')은 실리콘 산화막(Silicon Oxide)으로 형성되고, 전하 저장층(121'~129')은 폴리 실리콘(poly-silicon)으로 형성되고, 블로킹 절연막(130')은 ONO(Oxide/Nitride/Oxide)로 구성되고, 그리고 제어 게이트들(141~149)은 폴리 실리콘으로 구성될 것이다. 선택 트랜지스터들(SST1, SST2, GST1, GST2) 및 메모리 셀들(MC1~MCm)의 전하 저장층(121~129)이 폴리 실리콘으로 형성되므로, 전하 저장층(121~129)은 전하를 축적하는 플로팅 게이트이다.
제어 게이트들(141~149) 상에 층간 절연층(150)이 제공된다. 층간 절연층(150) 상에 비트 라인(160)이 제공된다. 비트 라인(160)은 비아(Via)를 통해 제 2 스트링 선택 트랜지스터(SST2)의 드레인 영역에 연결된다. 선택 트랜지스터 들(SST1, SST2, GST1, GST2) 및 메모리 셀들(MC1~MCm)의 제어 게이트들(141~149)은 각각 블로킹 절연막(130) 상에서 비트 라인(160)과 교차하는 방향으로 연장되어 선택 라인들(SSL1, SSL2, GSL1, GSL2) 및 워드 라인들(WL1~WLm)을 형성한다.
도 4에서, 제 1 스트링 및 접지 선택 트랜지스터들(SST1, GST1)과 제 2 스트링 및 접지 선택 트랜지스터들(SST2, GST2)은 상이한 폭(width)을 갖는 것으로 도시되어 있다. 그러나, 제 1 스트링 및 접지 선택 트랜지스터들(SST1, GST1)과 제 2 스트링 및 접지 선택 트랜지스터들(SST2, GST2)은 상이한 폭을 갖는 것으로 한정되지 않는다. 예시적으로, 제 1 스트링 및 접지 선택 트랜지스터들(SST1, GST1)은 제 2 스트링 및 접지 선택 트랜지스터들(SST2, GST2)과 갖은 폭을 가질 수 있고, 또는 도시된 바와 같이 메모리 셀들(MC1~MCm)과 같은 폭을 가질 수 있다.
소거 동작 시에, 벌크 영역(Bulk)에 소거 전압(Vers)이 인가되고, 워드 라인들(WL1~WLm)에 워드 라인 전압(Vewl)이 인가된다. 메모리 셀들(MC1~MCm)의 제어 게이트들(141)과 벌크 영역(Bulk) 사이에 전계(electric field)가 형성되면, 플로팅 게이트(121')에 축적된 전하들이 터널 절연막(110')을 통해 벌크 영역(Bulk)으로 유출된다. 예시적으로, 벌크 영역(Bulk)에 인가되는 소거 전압(Vers)은 20V이고, 워드 라인 전압(Vewl)은 0V일 것이다.
본 발명의 실시 예에 따른 소거 제어기(352)는 제 1 스트링 선택 트랜지스터(SST1)에 스트링 선택 라인 전압(Vessl)을 인가하고, 제 2 스트링 선택 트랜지스터(SST2)는 플로팅한다. 예시적으로, 스트링 선택 라인 드라이버(342)는 소거 제어기(352)의 제어에 응답하여 제 2 스트링 선택 라인(SSL2)을 플로팅하고, 소거 제어 기(352)로부터 전달되는 스트링 선택 라인 전압(Vessl)을 제 1 스트링 선택 라인(SSL1)에 인가할 것이다.
벌크 영역(Bulk)에 소거 전압(Vers)이 인가되면, 플로팅 되어 있는 제어 게이트(147)의 전압 레벨은 커플링의 영향으로 인해 소거 전압(Vers) 또는 그보다 낮은 전압 레벨에 도달한다. 따라서, 제 2 스트링 선택 트랜지스터(SST2)는 소거되지 않는다. 또한, 스트링 선택 라인 전압(Vessl)이 제 1 스트링 선택 트랜지스터(SST1)가 소거되지 않도록 설정되므로, 제 1 스트링 선택 트랜지스터(SST1) 또한 소거되지 않는다.
워드 라인들(WL1~WLm)에 워드 라인 전압(Vewl)이 인가되고, 제 1 스트링 선택 라인(SSL1)에 스트링 선택 라인 전압(Vessl)이 인가되면, 메모리 셀(MC1)의 제어 게이트(141)와 제 1 스트링 선택 트랜지스터(SST1)의 제어 게이트(143) 사이에 전계(electric field)가 형성된다. 제어 게이트들(141, 143) 사이의 전계의 세기가 기준값보다 큰 경우, 메모리 셀(MC1)의 플로팅 게이트(121')으로부터 유출되는 전하가 제어 게이트들(141, 143) 사이의 전계에 의해 제 1 스트링 선택 트랜지스터(SST1)의 플로팅 게이트(123')에 축적될 것이다. 즉, 소거 동작 시에 제 1 스트링 선택 트랜지스터(SST1)가 프로그램될 것이다.
본 발명의 실시 예에 따른 소거 제어기(352)는 제 1 스트링 선택 트랜지스터(SST1)에 스트링 선택 라인 전압(Vessl)을 인가하고, 제 2 스트링 선택 트랜지스터(SST2)를 플로팅한다. 스트링 선택 라인 전압(Vessl)은 제 1 스트링 선택 트랜지스터(SST1)가 제어 게이트들(141, 143) 사이의 전계로 인해 프로그램되지 않도록, 그리고 제 1 스트링 선택 트랜지스터(SST1)가 제어 게이트(143)와 벌크 영역(Bulk) 사이의 전계로 인해 소거되지 않도록 설정된다. 예시적으로, 스트링 선택 라인 전압(Vessl)은 10V로 설정될 것이다.
제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)을 참조하여 본 발명의 실시 예가 설명되었다. 그러나, 본 발명의 기술적 사상은 제 1 및 제 2 접지 선택 트랜지스터들(GST1, GST2)에도 적용될 수 있음이 이해될 것이다. 예를 들면, 소거 동작 시에, 제 1 접지 선택 라인(GSL1)에 소거 제어기(352)의 제어 하에 접지 선택 라인 전압(Vegsl)이 인가되고, 제 2 접지 선택 라인(GSL2)은 플로팅될 것이다. 그리고 접지 선택 라인 전압(Vegsl)은 제어 게이트들(141, 145) 사이의 전계로 인해 제 1 접지 선택 트랜지스터(GST1)가 프로그램되지 않도록, 그리고 제어 게이트(145)와 벌크 영역(Bulk) 사이의 전계로 인해 제 1 접지 선택 트랜지스터(GST1)가 소거되지 않도록 설정된다. 즉, 본 발명의 실시 예에 따른 소거 제어기(352)는 소거 동작 시에 접지 선택 트랜지스터들(GST1, GST2)이 프로그램되는 것을 방지한다.
도 5는 소거 전압(Vers)과 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)이 인가되는 타이밍을 보여주는 타이밍도이다. 도 2 및 5를 참조하면, 시간(t0)에 벌크 영역(Bulk)에 소거 전압(Vers)이 인가된다. 그리고, 시간(t1)에 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)이 스트링 및 접지 선택 라인들(SSL1, GSL1)에 인가된다.
벌크 영역의 RC 부하(loading)는 제 1 스트링 및 접지 선택 라인들(SSL1, GSL1)의 RC 부하보다 크다. 따라서, 시간(t0)에 벌크 영역(Bulk)과 제 1 스트링 및 접지 선택 라인들(SSL1, GSL1)에 각각 소거 전압(Vers)과 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)이 인가되면, 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)이 소거 전압(Vers)보다 빠르게 상승할 것이다. 제 1 스트링 및 접지 선택 트랜지스터(SST1, GST1)의 제어 게이트들에 인가되는 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)이 벌크 영역(Bulk)에 인가되는 소거 전압(Vers)보다 높아지면, 제 1 스트링 및 접지 선택 트랜지스터들(SST1, GST1)은 프로그램될 것이다.
본 발명의 실시 예에 따른 소거 제어기(352)는 벌크 영역(Bulk)에 소거 전압이 인가된 후, 소거 전압(Vers)이 미리 설정된 레벨에 도달하면 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)을 인가한다. 예시적으로, 소거 제어기(352)는 제 1 스트링 및 접지 선택 트랜지스터들(SST1, GST1)이 소거 전압(Vers)에 의해 소거되지 않도록 그리고 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)에 의해 프로그램되지 않도록 소거 동작을 제어한다.
소거 전압(Vers)과 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)은 목표 전압에 도달하면, 시간(t2) 부터 시간(t3) 까지 소거가 수행된다. 이때, 메모리 셀들(MC1~MCm)의 전하 저장층에 포획 또는 축적된 전하들이 전하 저장층으로부터 유출된다.
벌크 영역(Bulk)의 RC 부하가 제 1 스트링 및 접지 선택 라인들(SSL1, GSL1)의 RC 부하보다 크므로, 벌크 영역(Bulk)과 제 1 스트링 및 접지 선택 라인 들(SSL1, GSL)이 동시에 방전되는 경우 소거 전압(Vers)이 상대적으로 느리게 낮아질 것이다. 즉, 벌크 영역(Bulk))과 제 1 스트링 및 접지 선택 라인들(SSL1, GSL1)이 동시에 방전되면, 소거 전압(Vers)과 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)에 의해 형성되는 전계로 인해 제 1 스트링 및 접지 선택 트랜지스터들(SST1, GST1)이 소거될 것이다.
본 발명의 실시 예에 따른 소거 제어기(352)는 벌크 영역(Bulk)과 제 1 스트링 및 접지 선택 라인들(SSL1, GSL1)을 방전하는 경우에 제 1 스트링 및 접지 선택 트랜지스터들(SST1, GST1)이 소거되는 것을 방지한다. 예시적으로, 본 발명의 실시 예에 따른 소거 제어기(352)는 벌크 영역(Bulk)을 방전하고, 소거 전압(Vers)이 미리 설정된 레벨 이하로 낮아지면 제 1 스트링 및 접지 선택 라인들(SSL1, GSL1)을 방전할 것이다.
소거 제어기(352)는 시간(t3)에 벌크 영역(Bulk)을 방전한다. 그리고, 벌크 영역의 전압 레벨이 미리 설정된 값보다 낮아지면, 시간(t4)에 소거 제어기(352)는 스트링 및 접지 선택 라인들(SSL1, GSL1)을 방전한다. 스트링 및 접지 선택 라인들(SSL1, GSL1)의 RC 부하가 벌크 영역(Bulk)의 RC 부하보다 작으므로, 스트링 및 접지 선택 라인들(SSL1, GSL1)이 벌크 영역(Bulk)보다 빠르게 방전된다. 그러나, 소거 제어기(352)에 의해 시간(t3)에 벌크 영역(Bulk)의 방전이 이미 시작되었으므로, 스트링 및 접지 선택 트랜지스터들(SST1, GST1)은 프로그램 또는 소거되지 않는다.
도 6은 도 2의 소거 제어기(352)의 실시 예를 보여주는 회로도이다. 도 2 및 6을 참조하면, 소거 제어기(352)는 비교기(AMP1), 저항들(R1~R6), 그리고 트랜지스터들(T1~T4)을 포함한다. 저항들(R1~R6)은 직렬로 연결된다. 저항들(R1~R6)의 양단에 소거 전압(Vers) 및 접지 전압이 제공된다. 소거 전압(Vers)은 소거 동작 시에 메모리 셀 어레이(310)의 벌크 영역(Bulk)으로부터 제공된다. 트랜지스터들(T1~T4)은 저항들(R2~R5)에 각각 병렬 연결된다. 트랜지스터들(T1~T4)은 제어 신호(TRIM)에 의해 제어된다.
저항들(R3, R4) 사이의 노드는 비교기(AMP1)의 비반전 입력에 연결된다. 비교기(AMP1)의 반전 입력에 기준 전압(Verf)이 제공된다. 저항들(R3, R4) 사이의 노드의 전압이 기준 전압(Verf)보다 높으면 비교기(AMP1)는 플래그 신호(FLAG)를 활성화한다. 플래그 신호(FLAG)가 활성화되면, 소거 제어기(352)는 행 디코더(340)를 통해 스트링 및 접지 선택 라인들(SSL1, GSL1)에 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)을 제공한다.
도 5 및 6을 참조하면, 시간(t1)에서 소거 전압(Vers)이 미리 설정된 전압 레벨에 도달하면, 저항들(R3, R4) 사이의 노드의 전압이 기준 전압(Vref)보다 높아진다. 즉, 플래그 신호(FLAG)가 활성화되므로, 소거 제어기(352)는 제 1 스트링 및 접지 선택 라인들(SSL1, GSL1)에 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)을 제공한다.
시간(t4)에서 소거 전압(Vers)이 미리 설정된 전압 레벨보다 낮아지면, 저항들(R3, R4) 사이의 노드의 전압이 기준 전압(Vref)보다 낮아진다. 즉, 플래그 신호(FLAG)가 비활성화되므로, 소거 제어기(352)는 제 1 스트링 및 접지 선택 라인 들(SSL1, GSL1)에 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)을 제공하는 것을 중단한다. 따라서, 제 1 스트링 및 접지 선택 라인들(SSL1, GSL1)은 방전된다.
소거 제어기(352)가 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)을 제공하는 타이밍은 저항들(R3, R4) 사이의 전압에 의해 결정된다. 즉, 트랜지스터들(T1~T4)을 제어하여 소거 전압(Vers)이 저항들(R1~R6)에 의해 분배되는 비율을 조절함으로써, 소거 제어기(352)가 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)을 제공하는 타이밍이 조절된다.
트랜지스터들(T1~T4)의 제어 게이트에 각각 래치(latch)가 연결될 수 있다. 각각의 래치는 소거 제어기(352)가 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)을 제공하는 타이밍에 대한 데이터를 저장할 것이다. 예시적으로, 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)을 제공하는 타이밍에 대한 데이터는 메모리 셀 어레이(310)에 불휘발성으로 저장되고, 파워-온 리셋 시에 독출되어 래치에 저장될 것이다.
도 7은 소거 전압(Vers)과 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)이 인가되는 타이밍의 다른 실시 예를 보여주는 타이밍도이다. 도 2 및 7을 참조하면, 시간(t0)에 벌크 영역(Bulk)에 소거 전압(Vers)이 인가되고, 스트링 및 접지 선택 라인들(SSL1, GSL1)에 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)이 인가된다. 이때, 소거 제어기(352)는 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)이 소거 전압(Vers)에 비례하도록 제어한다. 소거 전압(Vers)과 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)의 비율은 스트링 선택 트랜지스터들(SST1, GST1)이 프로그램 또는 소거되지 않도록 설정될 것이다. 예시적으로, 소거 제어기(352)는 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)이 소거 전압(Vers)의 1/2이 되도록 제어할 것이다.
소거 전압(Vers)과 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)이 목표 전압에 도달하면, 시간(t2)부터 시간(t3)까지 소거가 수행된다. 소거가 완료되면, 시간(t3)에 벌크 영역(Bulk)과 스트링 및 접지 선택 라인들(SSL1, GSL1)은 방전된다.
도 8은 도 2의 소거 제어기(352)의 다른 실시 예를 보여주는 회로도이다. 도 8을 참조하면, 소거 제어기(352)는 비교기(AMP2), 저항들(R7~R12), 그리고 트랜지스터들(T5~T7)을 포함한다. 저항들(R7~R12)은 직렬로 연결된다. 저항들(R7~R12)의 양단에 소거 전압(Vers) 및 접지 전압이 제공된다. 소거 전압(Vers)은 소거 동작 시에 메모리 셀 어레이(310)의 벌크 영역(Bulk)으로부터 제공된다. 트랜지스터들(T5~T8)은 저항들(R8~R11)에 각각 병렬 연결된다. 트랜지스터들(T5~T8)은 제어 신호(TRIM)에 의해 제어된다.
저항들(R9, R10) 사이의 노드는 비교기(AMP2)의 비반전 입력에 연결된다. 비교기(AMP2)의 반전 입력에 비교기(AMP2)의 출력이 연결된다. 즉, 비교기(AMP2)는 저항들(R9, R10) 사이의 노드의 전압과 동일한 레벨의 전압을 출력하는 버퍼 또는 전압 추종 회로(voltage follower)를 형성한다. 비교기(AMP2)의 출력은 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)로써 행 디코더(340)에 제공된다.
소거 전압(Vers)과 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)의 비율은 저항들(R9, R10) 사이의 노드의 전압에 의해 결정된다. 즉, 트랜지스터들(T5~T8)을 제어하여 소거 전압(Vers)이 저항들(R1~R6)에 의해 분배되는 비율을 조절함으로써, 소거 전압(Vers)과 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)의 비율이 조절된다.
트랜지스터들(T5~T8)의 제어 게이트에 각각 래치(latch)가 연결될 수 있다. 각각의 래치는 소거 전압(Vers)과 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)의 비율에 대한 데이터를 저장할 것이다. 예시적으로, 소거 전압(Vers)과 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)의 비율에 대한 데이터는 메모리 셀 어레이(310)에 불휘발성으로 저장되고, 파워-온 리셋 시에 독출되어 래치에 저장될 것이다.
도 9는 도 2의 플래시 메모리 장치(300)의 다른 실시 예를 보여주는 블록도이다. 도 9의 플래시 메모리 장치(300')는 메모리 셀 어레이(310')의 스트링 및 접지 선택 트랜지스터들(SST, GST)이 각각 하나씩 제공되는 것을 제외하면 도 2의 플래시 메모리 장치(300)와 동일하다. 따라서, 간결한 설명을 위하여, 구성요소들의 자세한 설명은 생략된다.
도 10은 도 9의 메모리 셀 어레이(310')의 비트 라인 방향에 따른 단면을 보여주는 단면도이다. 도 10의 플래시 메모리 장치는 스트링 및 접지 선택 트랜지스터들(SST, GST)이 각각 하나씩 제공되는 것을 제외하면 도 3에 도시된 플래시 메모리 장치와 동일하다. 따라서, 간결한 설명을 위하여, 구성 요소들의 자세한 설명은 생략된다.
도 11은 도 9의 메모리 셀 어레이(310')의 비트 라인 방향에 따른 단면의 다른 실시 예를 보여주는 단면도이다. 도 11의 플래시 메모리 장치는 스트링 및 접지 선택 트랜지스터들(SST, GST)이 각각 하나씩 제공되는 것을 제외하면 도 4에 도시된 플래시 메모리 장치와 동일하다. 따라서, 간결한 설명을 위하여, 구성 요소들의 자세한 설명은 생략된다.
도 9 내지 도 11을 참조하면, 소거 제어기(352)는 소거 동작 시에 스트링 및 접지 선택 트랜지스터들(SST, GST)이 프로그램되는 것을 방지한다. 소거 제어기(352')는 소거 동작 시에 스트링 및 접지 선택 트랜지스터들(SST, GST)에 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)을 제공할 것이다. 예시적으로, 소거 제어기(352')는 행 디코더(340')의 스트링 및 접지 선택 라인 드라이버들(342', 344')을 통해 스트링 및 접지 선택 라인들(SSL, GSL)에 10V를 제공할 것이다.
소거 제어기(352)는 도 5 및 7을 참조하여 설명된 바와 같은 방법으로 소거 전압(Vers)과 스트링 및 접지 선택 라인 전압들(Vessl/Vegsl)을 벌크 영역(Bulk)과 스트링 및 접지 선택 라인(SSL, GSL)에 각각 제공할 것이다. 예시적으로, 소거 제어기(352)는 도 6 및 8을 참조하여 설명된 바와 같은 구조로 형성될 것이다.
상술한 바와 같이, 본 발명의 실시 예에 따른 플래시 메모리 장치(300)는 소거 동작 시에 선택 트랜지스터를 바이어싱하여 선택 트랜지스터가 소거되는 것을 방지한다. 소거 제어기(352)는 메모리 셀들(MC1~MCm)에 연결된 선택 트랜지스터들에 선택 전압을 제공한다. 예시적으로, 소거 제어기(352)는 메모리 셀들(MC1~MCm)에 연결된 선택 트랜지스터들에 10V를 제공할 것이다.
소거 제어기(352)는 벌크 영역(Bulk)에 소거 전압(Vers)을 인가하고, 소거 전압(Vers)이 미리 설정된 레벨에 도달하면 선택 트랜지스터들에 선택 전압을 제공한다. 다른 예로써, 소거 제어기(352)는 벌크 영역(Bulk)에 인가되는 소거 전압에 비례하는 전압을 선택 전압으로써 선택 트랜지스터들에 제공한다. 본 발명에 따르면, 소거 동작 시에 선택 트랜지스터들이 프로그램되는 것이 방지된다.
상술한 실시 예에서, 본 발명의 기술적 사상은 플래시 메모리 장치를 참조하여 설명되었다. 그러나, 본 발명의 기술적 사상은 플래시 메모리 장치에 적용되는 것으로 한정되지 않는다. 예시적으로, 본 발명의 기술적 사상은 MRAM, FRAM, PRAM, RRAM, EEPROM 과 같은 불휘발성 메모리 장치 또는 DRAM, SRAM, SDRAM과 같은 휘발성 메모리 장치에 적용될 수 있음이 이해될 것이다.
도 12는 도 1의 메모리 시스템을 포함하는 컴퓨팅 시스템(400)의 실시 예를 보여주는 블록도이다. 도 12를 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(400)은 중앙 처리 장치(410), 램(420, RAM, Random Access Memory), 사용자 인터페이스(430), 전원(440), 그리고 메모리 시스템(500)을 포함한다.
메모리 시스템(500)은 시스템 버스(460)를 통해, 중앙처리장치(410), 램(420), 사용자 인터페이스(430), 그리고 전원(440)에 전기적으로 연결된다. 사용자 인터페이스(430)를 통해 제공되거나, 중앙 처리 장치(410)에 의해서 처리된 데이터는 메모리 시스템(500)에 저장된다. 메모리 시스템(500)은 컨트롤러(200) 및 불휘발성 메모리 장치(300)를 포함한다.
메모리 시스템(500)이 반도체 디스크 장치(SSD)로 장착되는 경우, 컴퓨팅 시 스템(400)의 부팅 속도가 획기적으로 빨라질 수 있다. 도면에 도시되지 않았지만, 본 발명에 따른 시스템은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor) 등을 더 포함할 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 이해될 것이다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 자명하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 플래시 메모리 장치를 보여주는 블로도이다.
도 3은 도 2의 메모리 셀 어레이의 비트 라인 방향에 따른 단면을 보여주는 단면도이다.
도 4는 도 2의 메모리 셀 어레이의 비트 라인 방향에 따른 단면의 다른 실시 예를 보여주는 단면도이다.
도 5는 소거 전압과 스트링 및 접지 선택 라인 전압들이 인가되는 타이밍을 보여주는 타이밍도이다.
도 6은 도 2의 소거 제어기의 실시 예를 보여주는 회로도이다.
도 7은 소거 전압과 스트링 및 접지 선택 라인 전압들이 인가되는 타이밍의 다른 실시 예를 보여주는 타이밍도이다.
도 8은 도 2의 소거 제어기의 다른 실시 예를 보여주는 회로도이다.
도 9는 도 2의 플래시 메모리 장치의 다른 실시 예를 보여주는 블록도이다.

Claims (20)

  1. 제 1 선택 트랜지스터;
    상기 제 1 선택 트랜지스터와 직렬 연결된 복수의 메모리 셀들;
    상기 복수의 메모리 셀들과 직렬 연결된 제 2 선택 트랜지스터; 및
    소거 동작 시에, 상기 제 1 및 제 2 선택 트랜지스터들을 바이어싱하는 소거 제어기를 포함하고,
    소거 동작 시에, 상기 소거 제어기는 상기 제 1 및 제 2 선택 트랜지스터들의 게이트들에 선택 전압을 인가하여, 상기 제 1 선택 트랜지스터로부터 상기 제 2 선택 트랜지스터의 방향으로 흐르는 전자의 흐름을 방지하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 소거 동작 시에, 소거 전압보다 낮은 상기 선택 전압이 상기 소거 제어기의 제어 하에 상기 제 1 및 제 2 선택 트랜지스터들에 인가되는 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    상기 소거 전압은 상기 메모리 셀들 및 상기 제 1 선택 트랜지스터가 형성되는 벌크 영역에 인가되는 벌크 전압인 플래시 메모리 장치.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 소거 동작 시에, 상기 메모리 셀들 및 상기 제 1 및 제 2 선택 트랜지스터들이 형성되는 벌크 영역에 인가되는 소거 전압이 미리 설정된 전압 레벨에 도달하면, 상기 소거 제어기는 상기 제 1 및 제 2 선택 트랜지스터들에 상기 선택 전압을 인가하는 플래시 메모리 장치.
  9. 제 8 항에 있어서,
    상기 소거 제어기는
    저항들을 가지며 상기 소거 전압을 분배하여 분배 전압을 출력하는 전압 분배기; 그리고
    상기 분배 전압이 기준 전압에 도달하면 플래그 신호를 생성하는 비교기를 포함하고,
    상기 소거 제어기는 상기 플래그 신호에 응답하여 상기 선택 전압을 상기 제 1 및 제 2 선택 트랜지스터들에 인가하는 플래시 메모리 장치.
  10. 삭제
  11. 제 1 항에 있어서,
    상기 선택 전압은 상기 메모리 셀들, 상기 제 1 및 제 2 선택 트랜지스터들이 형성되는 벌크 영역에 인가되는 소거 전압에 비례하는 플래시 메모리 장치.
  12. 제 11 항에 있어서,
    상기 소거 제어기는
    저항들을 가지며 상기 소거 전압을 분배하여 분배 전압을 출력하는 전압 분배기; 그리고
    상기 분배 전압과 동일한 전압을 상기 선택 전압으로 출력하는 버퍼를 포함 하는 플래시 메모리 장치.
  13. 삭제
  14. 비트 라인과 복수의 메모리 셀들 사이에 연결된 스트링 선택 트랜지스터;
    공통 소스 라인과 상기 복수의 메모리 셀들 사이에 연결된 접지 선택 트랜지스터; 그리고
    소거 동작 시에, 상기 스트링 선택 트랜지스터 및 접지 선택 트랜지스터를 바이어싱하는 소거 제어기를 포함하고,
    상기 소거 동작 시에, 상기 복수의 메모리 셀들, 상기 스트링 선택 트랜지스토 및 상기 접지 선택 트랜지스터가 형성되는 벌크 영역에 인가되는 소거 전압보다 낮은 선택 전압이 상기 소거 제어기의 제어 하에 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터에 인가되는 플래시 메모리 장치.
  15. 삭제
  16. 제 14 항에 있어서,
    상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터는 각각 하나 또는 그 이상의 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들로 구성되는 플래시 메모리 장치.
  17. 플래시 메모리 장치; 그리고
    상기 플래시 메모리 장치를 제어하는 컨트롤러를 포함하고,
    상기 플래시 메모리 장치는
    제 1 선택 트랜지스터;
    상기 제 1 선택 트랜지스터와 직렬 연결된 복수의 메모리 셀들;
    상기 복수의 메모리 셀들과 직렬 연결된 제 2 선택 트랜지스터; 그리고
    소거 동작 시에, 상기 제 1 및 제 2 선택 트랜지스터들을 바이어싱하는 소거 제어기를 포함하고,
    상기 소거 제어기는 소거 동작 시에, 상기 제 1 및 제 2 선택 트랜지스터의 게이트들에 선택 전압을 인가하여, 상기 제 1 선택 트랜지스터로부터 상기 제 2 선택 트랜지스터의 방향으로 흐르는 전자의 흐름을 방지하는 메모리 시스템.
  18. 삭제
  19. 삭제
  20. 삭제
KR1020080059081A 2008-06-23 2008-06-23 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템 KR101468098B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080059081A KR101468098B1 (ko) 2008-06-23 2008-06-23 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템
US12/486,056 US8018782B2 (en) 2008-06-23 2009-06-17 Non-volatile memory devices and methods of erasing non-volatile memory devices
CN200910166966.1A CN101630531B (zh) 2008-06-23 2009-06-23 非易失性存储器设备及非易失性存储器设备的擦除方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080059081A KR101468098B1 (ko) 2008-06-23 2008-06-23 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템

Publications (2)

Publication Number Publication Date
KR20090132890A KR20090132890A (ko) 2009-12-31
KR101468098B1 true KR101468098B1 (ko) 2014-12-04

Family

ID=41431134

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080059081A KR101468098B1 (ko) 2008-06-23 2008-06-23 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템

Country Status (3)

Country Link
US (1) US8018782B2 (ko)
KR (1) KR101468098B1 (ko)
CN (1) CN101630531B (ko)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6917544B2 (en) * 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
KR101691088B1 (ko) 2010-02-17 2016-12-29 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US9378831B2 (en) 2010-02-09 2016-06-28 Samsung Electronics Co., Ltd. Nonvolatile memory devices, operating methods thereof and memory systems including the same
US9324440B2 (en) 2010-02-09 2016-04-26 Samsung Electronics Co., Ltd. Nonvolatile memory devices, operating methods thereof and memory systems including the same
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101658479B1 (ko) 2010-02-09 2016-09-21 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
JP5788183B2 (ja) 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
US8923060B2 (en) 2010-02-17 2014-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory devices and operating methods thereof
US8908431B2 (en) 2010-02-17 2014-12-09 Samsung Electronics Co., Ltd. Control method of nonvolatile memory device
US8228735B2 (en) * 2010-02-17 2012-07-24 Micron Technology, Inc. Memory array having memory cells coupled between a programmable drain select gate and a non-programmable source select gate
JP2011170956A (ja) 2010-02-18 2011-09-01 Samsung Electronics Co Ltd 不揮発性メモリ装置およびそのプログラム方法と、それを含むメモリシステム
US8553466B2 (en) * 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US8792282B2 (en) 2010-03-04 2014-07-29 Samsung Electronics Co., Ltd. Nonvolatile memory devices, memory systems and computing systems
KR101785010B1 (ko) 2011-07-12 2017-10-12 삼성전자주식회사 불휘발성 메모리 장치
US8259499B2 (en) * 2010-06-29 2012-09-04 Macronix International Co., Ltd. Method and apparatus of performing an erase operation on a memory integrated circuit
KR101124333B1 (ko) * 2010-09-30 2012-03-16 주식회사 하이닉스반도체 전류 소모를 감소시킬 수 있는 비휘발성 메모리 장치 및 그 구동방법
US9136005B2 (en) 2010-11-16 2015-09-15 Samsung Electronics Co., Ltd. Erasing methods of three-dimensional nonvolatile memory devices with cell strings and dummy word lines
DE102011056141A1 (de) * 2010-12-20 2012-06-21 Samsung Electronics Co., Ltd. Negativspannungsgenerator, Dekoder, nicht-flüchtige Speichervorrichtung und Speichersystem, das eine negative Spannung verwendet
US8755227B2 (en) * 2012-01-30 2014-06-17 Phison Electronics Corp. NAND flash memory unit, NAND flash memory array, and methods for operating them
TWI495048B (zh) * 2012-05-21 2015-08-01 Phison Electronics Corp Ｎａｎｄ快閃記憶體單元、ｎａｎｄ快閃記憶體陣列及其操作方法
US8792283B2 (en) * 2012-06-21 2014-07-29 Intel Corporation Extended select gate lifetime
US8861282B2 (en) 2013-01-11 2014-10-14 Sandisk Technologies Inc. Method and apparatus for program and erase of select gate transistors
KR102128473B1 (ko) * 2013-06-28 2020-06-30 삼성전자주식회사 불휘발성 메모리 장치 및 그 소거 방법
KR102242022B1 (ko) 2013-09-16 2021-04-21 삼성전자주식회사 불휘발성 메모리 및 그것의 프로그램 방법
KR20150047285A (ko) * 2013-10-24 2015-05-04 에스케이하이닉스 주식회사 반도체 장치와 이의 제조방법 및 동작방법
CN104934063B (zh) * 2014-03-17 2020-04-03 华邦电子股份有限公司 半导体存储装置及擦除方法
KR102161738B1 (ko) * 2014-04-07 2020-10-05 삼성전자주식회사 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작 방법
KR102258117B1 (ko) * 2014-11-10 2021-05-31 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 소거 방법
CN105761752B (zh) * 2014-12-16 2019-09-27 旺宏电子股份有限公司 存储器装置及其数据擦除方法
US9715938B2 (en) 2015-09-21 2017-07-25 Sandisk Technologies Llc Non-volatile memory with supplemental select gates
KR102349729B1 (ko) * 2015-10-23 2022-01-12 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법
KR102564566B1 (ko) * 2018-11-02 2023-08-11 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5293337A (en) * 1990-04-12 1994-03-08 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with electric field decreasing controller
US5579259A (en) * 1995-05-31 1996-11-26 Sandisk Corporation Low voltage erase of a flash EEPROM system having a common erase electrode for two individually erasable sectors
JP2002150782A (ja) * 2000-11-13 2002-05-24 Toshiba Corp 半導体記憶装置およびその動作方法
JP2005063650A (ja) * 2003-08-19 2005-03-10 Samsung Electronics Co Ltd ダミーセルを有するフラッシュメモリ素子及びその消去方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3362661B2 (ja) * 1998-03-11 2003-01-07 日本電気株式会社 不揮発性半導体記憶装置
US6359810B1 (en) * 1998-03-13 2002-03-19 Atmel Corporation Page mode erase in a flash memory array
JP4005895B2 (ja) * 2002-09-30 2007-11-14 株式会社東芝 不揮発性半導体メモリ装置
US6987696B1 (en) 2004-07-06 2006-01-17 Advanced Micro Devices, Inc. Method of improving erase voltage distribution for a flash memory array having dummy wordlines
DE102005058601A1 (de) * 2004-12-27 2006-07-06 Hynix Semiconductor Inc., Icheon Flash-Speicherbauelement
KR100754894B1 (ko) 2005-04-20 2007-09-04 삼성전자주식회사 더미 메모리 셀을 가지는 낸드 플래시 메모리 장치
KR100749737B1 (ko) * 2006-01-25 2007-08-16 삼성전자주식회사 노어 플래시 메모리 및 그것의 소거 방법
KR100691384B1 (ko) * 2006-03-27 2007-03-12 삼성전자주식회사 절연막의 열화를 완화시키는 구조의 셀스트링을 가지는불휘발성 반도체 메모리 장치
KR101297283B1 (ko) * 2006-07-10 2013-08-19 삼성전자주식회사 낸드형 셀 스트링을 가지는 비휘발성 기억 장치
US7961511B2 (en) * 2006-09-26 2011-06-14 Sandisk Corporation Hybrid programming methods and systems for non-volatile memory storage elements
US20090135656A1 (en) * 2006-12-14 2009-05-28 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory device with dummy cells and method of programming the same
KR100790823B1 (ko) * 2006-12-14 2008-01-03 삼성전자주식회사 리드 디스터브를 개선한 불휘발성 반도체 메모리 장치
KR100896190B1 (ko) * 2007-06-11 2009-05-12 삼성전자주식회사 불휘발성 메모리 장치의 소거 방법
KR100882205B1 (ko) * 2007-06-27 2009-02-06 삼성전자주식회사 글로벌 워드라인 디코더의 레이아웃 면적을 줄이는비휘발성 메모리 장치 및 그 동작 방법
KR101291667B1 (ko) * 2007-08-20 2013-08-01 삼성전자주식회사 불휘발성 메모리 장치 및 그 독출 방법
US7916543B2 (en) * 2007-10-22 2011-03-29 Micron Technology, Inc. Memory cell operation
KR20100023280A (ko) * 2008-08-21 2010-03-04 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템
KR101487524B1 (ko) * 2008-08-27 2015-01-29 삼성전자주식회사 불휘발성 메모리 장치의 프로그램 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5293337A (en) * 1990-04-12 1994-03-08 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with electric field decreasing controller
US5579259A (en) * 1995-05-31 1996-11-26 Sandisk Corporation Low voltage erase of a flash EEPROM system having a common erase electrode for two individually erasable sectors
JP2002150782A (ja) * 2000-11-13 2002-05-24 Toshiba Corp 半導体記憶装置およびその動作方法
JP2005063650A (ja) * 2003-08-19 2005-03-10 Samsung Electronics Co Ltd ダミーセルを有するフラッシュメモリ素子及びその消去方法

Also Published As

Publication number Publication date
US8018782B2 (en) 2011-09-13
KR20090132890A (ko) 2009-12-31
CN101630531A (zh) 2010-01-20
CN101630531B (zh) 2014-09-10
US20090316491A1 (en) 2009-12-24

Similar Documents

Publication Publication Date Title
KR101468098B1 (ko) 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템
US9679657B2 (en) Semiconductor memory device including dummy memory cells and method of operating the same
KR100632942B1 (ko) 불 휘발성 메모리 장치의 프로그램 방법
US8542534B2 (en) Select gate programming in a memory device
US7006382B2 (en) Programming flash memories
KR100875538B1 (ko) 불휘발성 메모리 장치 및 그것의 프로그램 및 소거 방법
US9922719B2 (en) Multi-VT sensing method by varying bit line voltage
US8879331B2 (en) Shared bit line string architecture
JP5598686B2 (ja) メモリ消去方法及び装置
US7646639B2 (en) Circuit and method generating program voltage for non-volatile memory device
TW201721655A (zh) 記憶體裝置及其操作方法
KR20150015578A (ko) 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법
JP2004014043A (ja) 不揮発性半導体メモリ
KR102407575B1 (ko) 메모리 장치 및 그 동작 방법
JP2012230753A (ja) 半導体装置及びその動作方法
US9715934B2 (en) Peripheral circuit, semiconductor memory device and operating method of the semiconductor device and/or peripheral circuit
KR20130011058A (ko) 반도체 장치 및 이의 동작방법
TWI549134B (zh) Ｎａｎｄ型快閃記憶體及其程式化方法
KR20150011018A (ko) 플래시 메모리의 적응적 알고리즘을 위한 방법, 장치, 및 제작물
US9001598B2 (en) Semiconductor devices and semiconductor systems including the same
US9449701B1 (en) Non-volatile storage systems and methods
US10332602B2 (en) Nonvolatile memory device for varying a recovery section and operating method thereof
US7778058B2 (en) Flash memory device which includes strapping line connected to selection line
JP2009099244A (ja) 不揮発性メモリ装置
JP5868381B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20181031

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20191031

Year of fee payment: 6