KR102326558B1 - 낸드 스트링을 포함하는 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

복수의 낸드 스트링들을 포함하는 메모리 장치에서, 선택 워드 라인의 전압을 증가할 때, 복수의 낸드 스트링들 중 비선택 낸드 스트링의 채널 전압을 부스팅하도록 상기 비선택 낸드 스트링을 플로팅시킨다. 한편 상기 선택 워드 라인의 전압을 감소할 때, 상기 비선택 낸드 스트링의 채널 전압을 방전한다. 선택 워드 라인의 전압이 상승하는 때에는 비선택 낸드 스트링을 플로팅하여 비선택 낸드 스트링의 채널 전압을 함께 부스팅함으로써 선택 워드 라인의 전압 상승시의 부하를 감소할 수 있다. 한편 선택 워드 라인의 전압이 하강하는 때에는 부스팅된 채널 전압을 함께 방전함으로써 선택 워드 라인의 전압 하강시의 부하를 감소할 수 있다. 이와 같은 선택 워드 라인의 부하 감소를 통하여 전압 셋업 시간을 감소하고 메모리 장치의 동작 속도를 향상시킬 수 있다.

Description

낸드 스트링을 포함하는 메모리 장치 및 그 동작 방법{Memory device including NAND strings and method of operating the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 낸드 스트링을 포함하는 메모리 장치 및 상기 메모리 장치의 동작 방법에 관한 것이다.
데이터를 저장하기 위한 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와 비휘발성(non-volatile) 메모리 장치로 대별될 수 있다. 셀 커패시터의 충전 또는 방전에 의해 데이터가 저장되는 디램(DRAM: Dynamic Random Access Memory) 등의 휘발성 메모리 장치는 전원이 인가되는 동안에는 저장된 데이터가 유지되지만 전원이 차단되면 저장된 데이터가 손실된다. 한편, 비휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 휘발성 메모리 장치는 주로 컴퓨터 등의 메인 메모리로 사용되고, 비휘발성 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용 기기에서 프로그램 및 데이터를 저장하는 대용량 메모리로 사용되고 있다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여 수직형(vertical) 낸드 메모리 장치와 같이 메모리 셀들이 3차원으로 적층되는 비휘발성 메모리 장치가 활발히 연구되고 있다. 메모리 장치의 고밀도화 및 대용량화에 따라서 신호 라인의 부하가 증가하여 메모리 장치의 동작 속도가 저하된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 메모리 장치의 동작 속도를 향상하기 위한 메모리 장치의 동작 방법을 제공하는 것이다.
또한 본 발명의 일 목적은, 동작 속도가 향상된 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치의 동작 방법은, 복수의 낸드 스트링들을 포함하는 메모리 장치의 동작 방법으로서, 선택 워드 라인의 전압을 증가하는 단계, 상기 선택 워드 라인의 전압을 증가할 때, 상기 복수의 낸드 스트링들 중 비선택 낸드 스트링의 채널 전압을 부스팅하도록 상기 비선택 낸드 스트링을 플로팅시키는 단계, 상기 선택 워드라인의 전압을 감소하는 단계 및 상기 선택 워드 라인의 전압을 감소할 때, 상기 비선택 낸드 스트링의 채널 전압을 방전하는 단계를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치의 독출 동작 방법은, 복수의 낸드 스트링들을 포함하는 메모리 장치의 독출 동작 방법으로서, 제1 센싱 동작을 수행하기 위해 상기 선택 워드 라인의 전압을 제1 독출 전압으로 증가하는 단계, 상기 선택 워드 라인의 전압을 상기 제1 독출 전압으로 증가할 때, 상기 복수의 낸드 스트링들 중 비선택 낸드 스트링의 채널 전압을 부스팅하도록 상기 비선택 낸드 스트링을 플로팅시키는 단계, 제2 센싱 동작을 수행하기 위해 상기 선택 워드 라인의 전압을 상기 제1 독출 전압에서 상기 제1 독출 전압보다 낮은 제2 독출 전압으로 감소하는 단계 및 상기 선택 워드 라인의 전압을 상기 제1 독출 전압에서 상기 제2 독출 전압으로 감소할 때, 상기 비선택 낸드 스트링의 채널 전압을 방전하는 단계를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치는, 복수의 낸드 스트링들을 포함하는 메모리 셀 어레이 및 제어 회로를 포함한다. 상기 제어 회로는 선택 워드 라인의 전압을 증가할 때 상기 복수의 낸드 스트링들 중 비선택 낸드 스트링의 채널 전압을 부스팅하도록 상기 비선택 낸드 스트링을 플로팅시키고 상기 선택 워드 라인의 전압을 감소할 때 상기 비선택 낸드 스트링의 채널 전압을 방전한다.
본 발명의 실시예들에 따른 메모리 장치 및 상기 메모리 장치의 동작 방법은, 선택 워드 라인의 전압 변화와 비선택 낸드 스트링의 채널의 전압 변화를 동일한 방향으로 연동시킴으로써 선택 워드 라인의 부하를 감소할 수 있다.
선택 워드 라인의 전압이 상승하는 때에는 비선택 낸드 스트링을 플로팅하여 비선택 낸드 스트링의 채널 전압을 함께 부스팅함으로써 선택 워드 라인의 전압 상승시의 부하를 감소할 수 있다. 한편 선택 워드 라인의 전압이 하강하는 때에는 부스팅된 채널 전압을 함께 방전함으로써 선택 워드 라인의 전압 하강시의 부하를 감소할 수 있다.
이와 같은 선택 워드 라인의 부하 감소를 통하여 전압 셋업 시간을 감소하고 메모리 장치의 동작 속도를 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 2는 도 1의 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 4는 도 3의 메모리 시스템에 포함되는 비휘발성 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 5는 도 4의 메모리 셀 어레이를 나타내는 블록도이다.
도 6은 도 5의 메모리 셀 어레이에 포함되는 메모리 블록의 일 실시예를 나타내는 사시도이다.
도 7은 도 6을 참조하여 설명된 메모리 블록의 등가 회로를 나태는 회로도이다.
도 8은 본 발명의 실시예들에 따른 메모리 장치의 독출 동작 방법을 나타내는 순서도이다.
도 9는 3차원 플래시 메모리 장치의 독출 바이어스 조건을 나타내는 도면이다.
도 10, 11, 12 및 13은 본 발명의 실시예들에 따른 메모리 장치의 독출 동작 방법을 나타내는 타이밍도들이다.
도 14, 15 및 16은 본 발명의 실시예들에 따른 독출 동작 방법이 적용될 수 있는 독출 시퀀스를 설명하기 위한 도면들이다.
도 17은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 18은 도 17의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이를 나타내는 회로도이다.
도 19 및 20은 본 발명의 실시예들에 따른 더미 워드 라인의 구동 방법을 설명하기 위한 도면들이다.
도 21은 본 발명의 실시예들에 따른 메모리 장치의 프로그램 동작 방법을 나타내는 순서도이다.
도 22는 3차원 플래시 메모리 장치의 프로그램 바이어스 조건을 나타내는 도면이다.
도 23은 본 발명의 실시예들에 따른 메모리 장치의 프로그램 동작 방법을 나타내는 타이밍도이다.
도 24는 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 순서도이고, 도 2는 도 1의 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
본 발명은 복수의 낸드 스트링들을 포함하는 메모리 장치의 동작 방법에 관한 것이다. 복수의 낸드 스트링들을 포함하는 메모리 장치는 도 4 내지 도 7의 실시예들을 참조하여 후술한다. 예를 들어, 3차원 낸드 플래시 메모리 장치(three-dimensional NAND flash memory device) 또는 수직형 낸드 플래시 메모리 장치(vertical NAND flash memory device)에서, 복수의 낸드 스트링들은 복수의 워드 라인들에 공통으로 연결되고, 동일한 선택 워드 라인에 연결된 낸드 스트링들 중에서 일부는 선택되고 다른 일부는 선택되지 않을 수 있다.
여기서, 워드 라인 및 낸드 스트링의 선택이라 함은, 독출 동작 및 프로그램 동작과 같이 특정한 메모리 셀들에 대한 액세스가 요구되는 경우에, 어드레스에 기초하여 상기 메모리 셀들에 상응하는 워드 라인 및 낸드 스트링을 특정하는 것을 나타낸다. 후술하는 바와 같이, 워드 라인의 전압을 제어하여 워드 라인을 선택할 수 있고, 스트링 선택 라인 및 접지 선택 라인과 같은 선택 라인들의 전압을 제어하여 낸드 스트링을 선택할 수 있다.
도 1 및 2를 참조하면, 선택 워드 라인(WLs)의 전압을 증가하는 시점(t1)에서, 복수의 낸드 스트링들 중 비선택 낸드 스트링의 채널(CHu)의 전압을 부스팅하도록 상기 비선택 낸드 스트링을 플로팅시킨다(S200). 선택 워드 라인(WLs)의 전압이 상승하는 때에는 비선택 낸드 스트링을 플로팅하여 비선택 낸드 스트링의 채널(CHu) 전압을 함께 부스팅함으로써 선택 워드 라인(WLs)의 전압 상승시의 부하를 감소할 수 있다. 즉 선택 워드 라인(WLs)의 전압 상승 시간(Tr)을 감소할 수 있다.
한편 선택 워드 라인(WLs)의 전압을 감소하는 시점(t2)에서, 상기 비선택 낸드 스트링의 채널(CHu)의 전압을 방전한다(S400). 예를 들어, 시점(t2)에서 비선택 낸드 스트링을 비트 라인 및 소스 라인에 전기적으로 연결함으로써 부스팅되었던 비선택 낸드 스트링의 채널(CHu)의 전압을 감소시킬 수 있다. 선택 워드 라인의 전압이 하강하는 때에는 부스팅된 채널(CHu)의 전압을 함께 방전함으로써 선택 워드 라인(WLs)의 전압 하강시의 부하를 감소할 수 있다. 즉 선택 워드 라인(WLs)의 전압 하강 시간(Tf)을 감소할 수 있다.
선택 워드 라인(WLs)에는 많은 수의 비선택 낸드 스트링들이 연결되고, 비선택 낸드 스트링들의 채널들은 선택 워드 라인(WLs)과 용량성 결합(capacitive coupling)을 형성하여 큰 부하로 작용한다. 본 발명의 실시예들에 따른 메모리 장치 및 상기 메모리 장치의 동작 방법은, 선택 워드 라인(WLs)의 전압 변화와 비선택 낸드 스트링의 채널(CHu)의 전압 변화를 동일한 방향으로 연동시킴으로써 선택 워드 라인(WLs)의 부하를 감소할 수 있다. 이와 같은 선택 워드 라인(WLs)의 부하 감소를 통하여 전압 셋업 시간(Tr, Tf)을 감소하고 메모리 장치의 동작 속도를 향상시킬 수 있다.
도 3은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 3을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(20) 및 적어도 하나의 메모리 장치(30)를 포함할 수 있다.
도 3에 도시된 메모리 장치(30)는 비휘발성 메모리 장치일 수 있고, 메모리 시스템(10)은 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체를 포함할 수 있다.
비휘발성 메모리 장치(30)는 메모리 컨트롤러(20)의 제어에 따라 소거, 기입 또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(30)는 입출력 라인을 통해 메모리 컨트롤러(20)로부터 커맨드(CMD), 어드레스(ADDR) 수신하고, 메모리 컨트롤러(20)와 프로그램 동작 또는 독출 동작을 위한 데이터(DATA)를 송수신한다. 또한, 비휘발성 메모리 장치(30)는 제어 라인을 통하여 제어 신호(CTRL)를 수신할 수 있고, 비휘발성 메모리 장치(30)는 메모리 컨트롤러(20)로부터 파워(PWR)를 제공받을 수 있다.
도 4는 도 3의 메모리 시스템에 포함되는 비휘발성 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 4를 참조하면, 비휘발성 메모리 장치(30)는 메모리 셀 어레이(100), 어드레스 디코더(430), 페이지 버퍼 회로(410), 데이터 입출력 회로(420), 제어 회로(450) 및 전압 생성기(460)를 포함할 수 있다.
메모리 셀 어레이(100)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 어드레스 디코더(430)와 연결될 수 있다. 또한, 메모리 셀 어레이(100)는 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다.
메모리 셀 어레이(100)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
일 실시예에 있어서, 메모리 셀 어레이(100)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(100)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 낸드 스트링들을 포함할 수 있다. 다른 실시예에 있어서, 메모리 셀 어레이(100)는 기판 상에 이차원 구조(또는 수평 구조)로 형성되는 이차원(two dimensional) 메모리 셀 어레이일 수 있다.
제어 회로(450)는 메모리 컨트롤러(20)로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(10)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다. 여기서 독출 동작은 노멀 독출 동작과 데이터 리커버리 독출 동작을 포함할 수 있다.
예를 들어, 제어 회로(450)는 커맨드 신호(CMD)에 기초하여 전압 생성기(460)를 제어하기 위한 제어 신호들(CTL) 및 페이지 버퍼 회로(410)를 제어하기 위한 제어 신호들(PBC)을 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(450)는 로우 어드레스(R_ADDR)를 어드레스 디코더(430)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(420)에 제공할 수 있다.
어드레스 디코더(430)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(100)와 연결될 수 있다.
프로그램 동작 또는 독출 동작 시, 어드레스 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WL) 중의 하나를 선택 워드라인으로 결정하고, 나머지 워드 라인들을 비선택 워드라인들로 결정할 수 있다.
또한, 프로그램 동작 또는 독출 동작 시, 어드레스 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 스트링 선택 라인들(SSL) 중의 하나를 선택 스트링 선택 라인으로 결정하고, 나머지 스트링 선택 라인들을 비선택 스트링 선택 라인들로 결정할 수 있다.
또한, 프로그램 동작 또는 독출 동작 시, 어드레스 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 접지 선택 라인들(GSL) 중의 하나를 선택 접지 선택 라인으로 결정하고, 나머지 접지 선택 라인들을 비선택 접지 선택 라인들로 결정할 수 있다.
본 발명의 실시예들에 따라서, 제어 회로(450)는 선택 워드 라인의 전압을 증가할 때 상기 복수의 낸드 스트링들 중 비선택 낸드 스트링의 채널 전압을 부스팅하도록 상기 비선택 낸드 스트링을 플로팅시킬 수 있다. 또한 제어 회로(450)는 상기 선택 워드 라인의 전압을 감소할 때 상기 비선택 낸드 스트링의 채널 전압을 방전할 수 있다.
전압 생성기(460)는 제어 회로(450)로부터 제공되는 제어 신호들(CTL)에 기초하여 비휘발성 메모리 장치(30)의 동작에 필요한 워드 라인 전압들(VWL)을 생성할 수 있다. 전압 생성기(460)로부터 생성되는 워드 라인 전압들(VWL)은 어드레스 디코더(430)를 통해 복수의 워드 라인들(WL)에 인가될 수 있다.
예를 들어, 소거 동작 시, 전압 생성기(460)는 메모리 블록의 웰에 소거 전압을 인가하고 메모리 블록의 모든 워드라인들에 접지 전압을 인가할 수 있다. 소거 검증 동작 시, 전압 생성기(460)는 하나의 메모리 블록의 모든 워드라인들에 소거 검증 전압을 인가하거나 워드라인 단위로 소거 검증 전압을 인가할 수 있다.
예를 들어, 프로그램 동작 시, 전압 생성기(460)는 선택 워드라인에 프로그램 전압을 인가하고, 비선택 워드라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작 시, 전압 생성기(460)는 선택 워드라인에 프로그램 검증 전압을 인가하고, 비선택 워드라인들에는 검증 패스 전압을 인가할 수 있다.
또한, 노멀 독출 동작 시, 전압 생성기(460)는 선택 워드라인에 독출 전압을 인가하고, 비선택 워드라인들에는 독출 패스 전압을 인가할 수 있다. 또한 데이터 리커버 독출 동작 시, 전압 생성기(460)는 선택 워드라인에 인접한 워드라인에 독출 전압을 인가하고, 선택 워드라인에는 리커버 독출 전압을 인가할 수 있다.
페이지 버퍼 회로(410)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 페이지 버퍼 회로(410)는 복수의 페이지 버퍼를 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(410)는 프로그램 동작 시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작 시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(420)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다. 프로그램 동작 시, 데이터 입출력 회로(420)는 메모리 컨트롤러(20)로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(410)에 제공할 수 있다. 독출 동작 시, 데이터 입출력 회로(420)는 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(410)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러(20)에 제공할 수 있다.
또한, 페이지 버퍼 회로(410)와 입출력 회로(420)는 메모리 셀 어레이(100)의 제1 저장 영역으로부터 데이터를 독출하고, 독출된 데이터를 메모리 셀 어레이(100)의 제2 저장 영역에 기입할 수 있다. 즉, 페이지 버퍼 회로(410)와 입출력 회로(420)는 카피-백(copy-back) 동작을 수행할 수 있다. 페이지 버퍼 회로(410)와 입출력 회로(420)는 제어 회로(450)에 의하여 제어될 수 있다.
도 5는 도 4의 메모리 셀 어레이를 나타내는 블록도이고, 도 6은 도 5의 메모리 셀 어레이에 포함되는 메모리 블록의 일 실시예를 나타내는 사시도이다.
도 5에 도시된 바와 같이, 메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 메모리 블록들(BLK1~BLKz)은 어드레스 디코더(430)에 의해 선택된다. 예를 들면, 어드레스 디코더(430)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다.
도 6을 참조하면, 메모리 블록(BLKi)은 3차원 구조 또는 수직 구조로 형성되는 낸드 스트링들을 포함한다. 메모리 블록(BLKi)은 복수의 방향들(D1, D2, D3)을 따라 신장된 구조물들을 포함한다.
메모리 블록(BLKi)을 형성하기 위해서는, 우선 기판(111)이 제공된다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 P-웰로 형성될 수 있을 것이다. 또는, 기판(111)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있을 것이다. 이하에서, 기판(111)은 P-웰 인 것으로 가정하기로 한다. 그러나 기판(111)은 P-웰에만 한정되지 않는다.
기판(111) 상에, D1 방향을 따라 복수의 도핑 영역들(311~314)이 형성된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 n 타입의 도전체로 형성될 수 있을 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, D2 방향을 따라 신장되는 복수의 절연 물질들(112)이 D3 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 D3 방향을 따라 특정 거리만큼 이격되어 형성될 수 있다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연물질을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111) 상부에, D2 방향을 따라 순차적으로 배치되며 D3 방향을 따라 절연 물질들(112)을 관통하는 필라(113)가 형성된다. 예시적으로, 필라(113)는 절연 물질들(112)을 관통하여 기판(111)과 연결될 수 있다. 여기서, 필라(113)는 제 2 및 제 3 도핑 영역들(312, 313) 사이의 기판 상부와, 제 3 및 제 4 도핑 영역들(313, 314)사이의 기판 상부에도 형성된다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 수 있다. 예를 들면, 각 필라(113)의 표면층(114)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 낸드 스트링의 채널이 형성되는 영역으로 기능할 수 있다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 수 있다. 이하에서, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon OD1ide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 각 필라(113)의 내부층(115)은 에어 갭(Air gap)을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, D3 방향을 따라 제공되는 마지막 절연 물질(112)의 D3 방향 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 D2 방향을 따라 신장되는 제 1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, D1 방향으로 신장되는 제 1 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, D2 방향을 따라 신장되는 제 1 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, D2 방향으로 신장되는 복수의 제 1 도전 물질들(221~281)이 제공된다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질일 수 있다. 예시적으로, 제 1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, D2 방향으로 신장되는 복수의 절연 물질들(112), D2 방향을 따라 순차적으로 배치되며 D1 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 D2 방향을 따라 신장되는 복수의 제 1 도전 물질들(212~292)이 제공된다. 제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, D2 방향으로 신장되는 복수의 절연 물질들(112), D2 방향을 따라 순차적으로 배치되며 D3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 D2 방향을 따라 신장되는 복수의 제 1 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 드레인들(320) 상에, D1 방향으로 신장된 제 2 도전물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 D2 방향을 따라 순차적으로 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 D1 방향으로 신장된 제 2 도전 물질(333)은 각각 콘택 플러그들(Contact plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질들일 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
도 7은 도 6을 참조하여 설명된 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 7에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 7을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 9에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 워드 라인(WL1, WL2, ..., WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 9에는 메모리 블록(BLK)이 여덟 개의 워드 라인들(WL1, WL2, ..., WL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
도 8은 본 발명의 실시예들에 따른 메모리 장치의 독출 동작 방법을 나타내는 순서도이다.
도 8을 참조하면, 제1 센싱 동작을 수행하기 위해 선택 워드 라인의 전압을 제1 독출 전압으로 증가할 수 있고(S210), 상기 선택 워드 라인의 전압을 상기 제1 독출 전압으로 증가할 때, 복수의 낸드 스트링들 중 비선택 낸드 스트링의 채널 전압을 부스팅하도록 상기 비선택 낸드 스트링을 플로팅시킬 수 있다(S220).
한편 제2 센싱 동작을 수행하기 위해 상기 선택 워드 라인의 전압을 상기 제1 독출 전압에서 상기 제1 독출 전압보다 낮은 제2 독출 전압으로 감소할 수 있고(S410), 상기 선택 워드 라인의 전압을 상기 제1 독출 전압에서 상기 제2 독출 전압으로 감소할 때, 상기 비선택 낸드 스트링의 채널 전압을 방전할 수 있다(S420).
이와 같이, 본 발명의 실시예들에 따른 메모리 장치의 독출 동작 방법은 선택 워드 라인의 전압 변화와 비선택 낸드 스트링의 채널의 전압 변화를 동일한 방향으로 연동시킴으로써 선택 워드 라인의 부하를 감소할 수 있다. 선택 워드 라인의 부하 감소를 통하여 전압 셋업 시간을 감소하고 메모리 장치의 동작 속도를 향상시킬 수 있다.
이하, 도 9 내지 16을 참조하여 본 발명의 실시예들에 따른 메모리 장치의 독출 동작 방법을 설명한다.
도 9는 3차원 플래시 메모리 장치의 독출 바이어스 조건을 나타내는 도면이다.
도 9에는 편의상 하나의 메모리 블록(BLK)에 포함되는 복수의 낸드 스트링들 중에서 제 1 비트 라인(BL1)에 연결된 낸드 스트링(NS11, NS21)과 제 2 비트 라인(BL2)에 연결된 낸드 스트링(NS12, NS22)만이 도시되어 있다.
독출 동작시 제 1 비트 라인(BL1) 및 제 2 비트 라인(BL2)은 프리차지 전압(예를 들어, 약 0.5V)으로 프리차지(precharge) 된다. 제 1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11, NS21) 및 제 2 비트 라인(BL2)에 연결된 낸드 스트링들(NS12, NS22) 중에서, 독출 동작 시에 낸드 스트링 NS21 및 낸드 스트링 NS22가 선택된다고 가정하면, 제 1 스트링 선택 라인(SSL1)에는 예를 들어, 접지 전압(0V)이 인가되고, 제 2 스트링 선택 라인(SSL2)에는, 예를 들어, 전원 전압(Vcc)이 인가된다. 또한, 제 1 접지 선택 라인(GSL1)에는 예를 들어, 접지 전압(0V)이 인가되고, 제 2 접지 선택 라인(GSL2)에는 전원 전압(Vcc)이 인가된다. 선택 워드 라인(예를 들면, WL5)에는 선택 독출 전압(VR)이 인가되고, 비선택 워드 라인(예를 들면, WL4, WL6)에는 비선택 독출 전압(VPS)이 인가된다.
이러한 독출 바이어스 조건에서는, 선택된 메모리 셀들(A, B)의 드레인 및 소스의 전압은 각각, 예를 들어, 0.5V와 0V이며, 게이트에는 선택 독출 전압(VR)이 인가된다. 그리고 선택 독출 전압(VR)의 전압 레벨을 변화시킴에 따라, 메모리 셀에 저장된 데이터를 판별하는 독출 동작이 수행된다. 선택 워드 라인((WL5)에 연결되지만 비선택 낸드 스트링들(NS11, NS12)에 포함되는 메모리 셀들(C, D)의 채널은 플로팅(floating) 상태에 있다.
본 발명의 실시예들에 따라서 독출 동작시 선택 워드 라인(WL5)의 전압 변화와 비선택 낸드 스트링(NS11, NS12)의 채널의 전압 변화를 동일한 방향으로 연동시킴으로써 선택 워드 라인의 부하를 감소할 수 있다.
이하, 도 10, 11, 12 및 13에서 선택 워드 라인(WLs)은 도 9의 WL5에 해당하고 비선택 낸드 스트링은 도 9의 NS11, NS12에 해당한다.
도 10, 11, 12 및 13은 본 발명의 실시예들에 따른 메모리 장치의 독출 동작 방법을 나타내는 타이밍도들이다.
도 10을 참조하면, 시점 t1에서 선택 낸드 스트링과 비트 라인의 전기적인 연결을 제어하는 선택 스트링 선택 라인(SSLs) 및 선택 낸드 스트링과 소스 라인의 전기적인 연결을 제어하는 선택 접지 선택 라인(GSLs)의 전압이 활성화되어 독출 동작을 위한 선택 낸드 스트링이 결정된다.
시구간 t2~t3에서 제1 센싱 동작을 수행하기 위해 선택 워드 라인(WLs)의 전압을 제1 독출 전압(VRa)으로 증가하고, 비선택 워드 라인(WLu)의 전압을 비선택 독출 전압(VPS)으로 상승한다. 실시예에 따라서, 비선택 워드 라인(WLu)의 전압 인가 시점은 선택 워드 라인(WLs)의 전압 인가 시점보다 선행할 수도 있다.
본 발명의 실시예들에 따라서, 선택 워드 라인(WLs)의 전압을 제1 독출 전압(VRa)으로 증가할 때(t2~t3), 비선택 낸드 스트링과 비트 라인의 전기적인 연결을 제어하는 비선택 스트링 선택 라인(SSLu)의 전압 및 비선택 낸드 스트링과 소스 라인의 전기적인 연결을 제어하는 비선택 접지 선택 라인(GSLu)의 전압을 비활성 상태로 유지한다. 따라서, 비선택 낸드 스트링은 플로팅되어 비선택 낸드 스트링의 채널(CHu)의 전압은 초기 전압(Vo)에서 부스팅 전압(VB)으로 증가한다.
이와 같이, 선택 워드 라인(WLs)의 전압이 상승하는 때에는 비선택 낸드 스트링을 플로팅하여 비선택 낸드 스트링의 채널(CHu)의 전압을 함께 부스팅함으로써 선택 워드 라인(WLs)의 전압 상승시의 부하를 감소하고, 선택 워드 라인(WLs)의 전압 상승 시간(Tr)을 감소할 수 있다.
시구간 t4~t5에서 제2 센싱 동작을 수행하기 위해 선택 워드 라인(WLs)의 전압을 제1 독출 전압(VRa)에서 제1 독출 전압(VRa)보다 낮은 제2 독출 전압(VRb)으로 감소한다. 실시예에 따라서 제2 독출 전압(VRb)은 접지 전압(0V)보다 낮은 음의 전압일 수 있다.
본 발명의 실시예들에 따라서, 선택 워드 라인(WLs)의 전압을 제1 독출 전압(VRa)에서 제2 독출 전압(VRb)으로 감소할 때(t4~t5), 비선택 스트링 선택 라인(SSLu)의 전압 및 비선택 접지 선택 라인(GSLu)의 전압을 펄스(PLS)의 형태로 활성화한다. 따라서, 비선택 낸드 스트링의 채널(CHu)의 전압은 부스팅 전압(VB)에서 초기 전압(Vo)으로 방전된다.
이와 같이, 선택 워드 라인(WLs)의 전압이 하강하는 때에는 비선택 낸드 스트링의 부스팅된 채널(CHu)의 전압을 함께 방전함으로써 선택 워드 라인(WLs)의 전압 하강시의 부하를 감소하고, 선택 워드 라인(WLs)의 전압 하강 시간(Tf)을 감소할 수 있다.
시점 t6에서 라인들의 전압이 리셋 또는 초기화되고 독출 동작을 위한 시퀀스가 종료된다.
이와 같이, 비선택 낸드 스트링의 채널 전압의 부스팅 및/또는 방전을 통하여 선택 워드 라인(WLs)의 부하 감소를 통하여 전압 셋업 시간을 감소하고 메모리 장치의 독출 동작 속도를 향상시킬 수 있다.
도 11의 실시예는 도 10의 실시예와 유사하므로 중복되는 설명을 생략한다. 도 11에는 선택 워드 라인(WLs)이 제N 워드 라인(WL(N))에 상응하는 경우를 나타낸다.
도 11을 참조하면, 선택 워드 라인(WL(N))의 전압을 제1 독출 전압(VRa)에서 제2 독출 전압(VRb)으로 감소할 때(t4~t5), 선택 워드 라인(WL(N))에 인접한 워드 라인(WL(N-1), WL(N+1))의 전압을 증가할 수 있다. 예를 들어, 인접한 워드 라인(WL(N-1), WL(N+1))의 전압을 비선택 독출 전압(VPS)보다 일시적으로 높게 되도록 할 수 있다. 도 10 및 도 11에 도시된 바와 같은 하이-투-로우(high-to-low) 독출 시퀀스에서 채널 전압의 방전시(t4~t5) 인접한 워드 라인(WL(N-1), WL(N+1))의 전압이 일시적으로 감소하는 전압 레벨의 디핑(dipping) 현상이 발생할 수 있기 때문에 인접한 워드 라인(WL(N-1), WL(N+1))의 전압을 일시적으로 증가하여 이러한 디핑 현상을 방지할 수 있다.
도 12를 참조하면, 시점 t1에서 선택 낸드 스트링과 비트 라인의 전기적인 연결을 제어하는 선택 스트링 선택 라인(SSLs) 및 선택 낸드 스트링과 소스 라인의 전기적인 연결을 제어하는 선택 접지 선택 라인(GSLs)의 전압이 활성화되어 독출 동작을 위한 선택 낸드 스트링이 결정된다.
시구간 t2~t3에서 제1 센싱 동작을 수행하기 위해 선택 워드 라인(WLs)의 전압을 제1 독출 전압(VRa)으로 증가하고, 비선택 워드 라인(WLu)의 전압을 비선택 독출 전압(VPS)으로 상승한다. 실시예에 따라서, 비선택 워드 라인(WLu)의 전압 인가 시점은 선택 워드 라인(WLs)의 전압 인가 시점보다 선행할 수도 있다.
본 발명의 실시예들에 따라서, 선택 워드 라인(WLs)의 전압을 제1 독출 전압(VRa)으로 증가할 때(t2~t3), 비선택 낸드 스트링과 비트 라인의 전기적인 연결을 제어하는 비선택 스트링 선택 라인(SSLu)의 전압 및 비선택 낸드 스트링과 소스 라인의 전기적인 연결을 제어하는 비선택 접지 선택 라인(GSLu)의 전압을 비활성 상태로 유지한다. 따라서, 비선택 낸드 스트링은 플로팅되어 비선택 낸드 스트링의 채널(CHu)의 전압은 초기 전압(Vo)에서 부스팅 전압(VB)으로 증가한다.
이와 같이, 선택 워드 라인(WLs)의 전압이 상승하는 때에는 비선택 낸드 스트링을 플로팅하여 비선택 낸드 스트링의 채널(CHu)의 전압을 함께 부스팅함으로써 선택 워드 라인(WLs)의 전압 상승시의 부하를 감소하고, 선택 워드 라인(WLs)의 전압 상승 시간(Tr)을 감소할 수 있다.
시구간 t4~t5에서 제2 센싱 동작을 수행하기 위해 선택 워드 라인(WLs)의 전압을 제1 독출 전압(VRa)에서 제1 독출 전압(VRa)보다 낮은 제2 독출 전압(VRb)으로 감소한다. 또한, 시구간 t6~t7에서 제3 센싱 동작을 수행하기 위해 선택 워드 라인(WLs)의 전압을 제2 독출 전압(VRb)에서 제2 독출 전압(VRb)보다 낮은 제3 독출 전압(VRc)으로 감소한다. 실시예에 따라서 제2 독출 전압(VRb) 및 제3 독출 전압(VRc)은 접지 전압(0V)보다 낮은 음의 전압일 수도 있고, 또는 제2 독출 전압(VRb)은 양의 전압이고 제3 독출 전압(VRc)만이 음의 전압일 수 있다.
본 발명의 실시예들에 따라서, 선택 워드 라인(WLs)의 전압을 제1 독출 전압(VRa)에서 제2 독출 전압(VRb)으로 감소할 때(t4~t5), 비선택 스트링 선택 라인(SSLu)의 전압 및 비선택 접지 선택 라인(GSLu)의 전압을 제1 펄스(PLS1)의 형태로 활성화한다. 비선택 낸드 스트링의 채널(CHu)의 전압은 부스팅 전압(VB)에서 중간 전압(VB)으로 감소된다. 또한, 선택 워드 라인(WLs)의 전압을 제2 독출 전압(VRb)에서 제3 독출 전압(VRc)으로 감소할 때(t6~t7), 비선택 스트링 선택 라인(SSLu)의 전압 및 비선택 접지 선택 라인(GSLu)의 전압을 제2 펄스(PLS1)의 형태로 활성화한다. 비선택 낸드 스트링의 채널(CHu)의 전압은 중간 전압(VB)에서 초기 전압(VB)으로 감소된다.
이와 같이, 선택 워드 라인(WLs)의 전압이 순차적으로 하강하는 때에는 비선택 낸드 스트링의 부스팅된 채널(CHu)의 전압을 함께 순차적으로 방전함으로써 선택 워드 라인(WLs)의 전압 하강시의 부하를 감소하고, 선택 워드 라인(WLs)의 전압 하강 시간(Tf1, Tf2)을 감소할 수 있다.
본 발명의 실시예들에 따라서, 제1 펄스(PLS1) 및 제2 펄스(PLS2)의 펄스폭 또는 전압 레벨을 조절하여 비선택 낸드 스트링의 채널(CHu)의 전압을 단계적으로 방전할 수 있다. 예를 들어, 제1 펄스(PLS1)의 펄스폭을 증가하거나 제1 펄스(PLS1)의 전압 레벨을 증가할수록 중간 전압(VB)이 감소할 수 있다.
시점 t8에서 라인들의 전압이 리셋 또는 초기화되고 독출 동작을 위한 시퀀스가 종료된다.
이와 같은 선택 워드 라인(WLs)의 부하 감소를 통하여 전압 셋업 시간을 감소하고 메모리 장치의 동작 속도를 향상시킬 수 있다.
도 13의 실시예는 도 12의 실시예와 유사하므로 중복되는 설명을 생략한다. 도 13에는 선택 워드 라인(WLs)의 전압이 순차적으로 감소하는 경우 비선택 낸드 스트링들을 그룹화하여 방전하는 실시예가 도시되어 있다.
예를 들어서, 비선택 낸드 스트링들은 제1 비선택 스트링 선택 라인들(SSLu1) 및 제1 비선택 접지 선택 라인(GSLu1)에 의해 제어되는 제1 비선택 낸드 스트링들 및 제2 비선택 스트링 선택 라인들(SSLu2) 및 제2 비선택 접지 선택 라인(GSLu2)에 의해 제어되는 제2 비선택 낸드 스트링들로 그룹화될 수 있다.
도 13을 참조하면, 선택 워드 라인(WLs)의 전압을 제1 독출 전압(VRa)에서 제2 독출 전압(VRb)으로 감소할 때(t4~t5)에는 제1 비선택 낸드 스트링들의 채널 전압을 방전하고, 선택 워드 라인(WLs)의 전압을 제2 독출 전압(VRb)에서 제3 독출 전압(VRc)으로 감소할 때(t6~t7)에는 제1 비선택 낸드 스트링들의 채널 전압을 방전한다.
시구간 t4~t5에서는 제1 비선택 스트링 선택 라인들(SSLu1) 및 제1 선택 접지 선택 라인(GSLs1)의 전압을 제1 펄스(PLS1)의 형태로 활성화할 수 있고, 따라서 제1 비선택 낸드 스트링의 채널(CHu1)의 전압은 부스팅 전압(VB)에서 초기 전압(Vo)으로 방전된다. 한편, 시구간 t6~t7에서는 제1 비선택 스트링 선택 라인들(SSLu1) 및 제1 선택 접지 선택 라인(GSLs1)의 전압을 제2 펄스(PLS2)의 형태로 활성화할 수 있고, 따라서 제2 비선택 낸드 스트링의 채널(CHu2)의 전압은 부스팅 전압(VB)에서 초기 전압(Vo)으로 방전된다.
이와 같이 선택 워드 라인(WLs)의 전압 하강시의 부하를 감소하고, 선택 워드 라인(WLs)의 전압 하강 시간(Tf1, Tf2)을 감소할 수 있다.
도 14, 15 및 16은 본 발명의 실시예들에 따른 독출 동작 방법이 적용될 수 있는 독출 시퀀스를 설명하기 위한 도면들이다.
도 14는 각 메모리 셀이 3 비트의 데이터를 저장하는 TLC(triple level cell)의 제1 내지 제8 상태들(S1~S8)이 도시되어 있다. 도 14에서 가로축은 메모리 셀의 문턱 전압(VTH)을 나타내고 가로축은 문턱 전압(VTH)에 상응하는 메모리 셀의 개수를 나타낸다. 제1 내지 제8 상태들(S1~S8)은 제1 내지 제7 전압 레벨들(VR1~VR7)을 갖는 독출 전압을 선택 워드 라인에 순차적으로 인가함으로써 판별될 수 있다.
도 15에는 제1 내지 제8 상태들(S1~S8)의 예시적인 비트 값들이 도시되어 있다. 제1 내지 제8 상태들(S1~S8)은 제1, 제2 및 제3 비트들(BT1, BT2, BT3)로 이루어진 서로 다른 값 BT3 BT2 BT2으로 구별될 수 있다. 예를 들어, 도 15에 예시된 바와 같이 제1 상태(S1)는 111에 상응하고, 제2 상태(S2)는 110에 상응하고, 제3 상태(S3)는 100에 상응하고, 제4 상태(S4)는 000에 상응하고, 제5 상태(S5)는 010에 상응하고, 제6 상태(S6)는 011에 상응하고, 제7 상태(S7)는 001에 상응하고, 제8 상태(S1)는 101에 상응할 수 있다.
이 경우, 제1 비트(BT1)를 판독하기 위해서는 제1 전압 레벨(VR1) 및 제5 전압 레벨(VR5)이 독출 전압으로 이용되고, 제2 비트(BT2)를 판독하기 위해서는 제2 전압 레벨(VR2), 제4 전압 레벨(VR4) 및 제6 전압 레벨(VR6)이 독출 전압으로 이용되고, 제3 비트(BT3)를 판독하기 위해서는 제3 전압 레벨(VR3) 및 제7 전압 레벨(VR7)이 독출 전압으로 이용된다.
도 16은 도 15의 예에 상응하는 하이-투-로우(high-to-low) 독출 시퀀스를 나타내는 도면이다.
제1 비트(BT1)의 독출 동작의 경우에는 도 10 및 11을 참조하여 설명한 바와 같이 제5 전압 레벨(VR5)이 제1 센싱을 위한 제1 독출 전압(VRa)으로 제공되고, 제1 전압 레벨(VR1)이 제2 센싱을 위한 제2 독출 전압(VRb)으로 제공될 수 있다.
제2 비트(BT2)의 독출 동작의 경우에는 도 12 및 13을 참조하여 설명한 바와 같이 제6 전압 레벨(VR6)이 제1 센싱을 위한 제1 독출 전압(VRa)으로 제공되고, 제4 전압 레벨(VR4)이 제2 센싱을 위한 제2 독출 전압(VRb)으로 제공되고, 제2 전압 레벨(VR2)이 제3 센싱을 위한 제3 독출 전압(VRc)으로 제공될 수 있다.
제3 비트(BT3)의 독출 동작의 경우에는 도 10 및 11을 참조하여 설명한 바와 같이 제7 전압 레벨(VR7)이 제1 센싱을 위한 제1 독출 전압(VRa)으로 제공되고, 제3 전압 레벨(VR3)이 제2 센싱을 위한 제2 독출 전압(VRb)으로 제공될 수 있다.
이상, 각 메모리 셀이 3비트의 데이터를 저장하는 TLC에 대하여 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 설명하였으나, 당업자는 본 발명이 2비트 또는 4비트 이상의 데이터를 저장하는 MLC(multiple level cell)에 대해서도 적용될 수 있음을 이해할 것이다.
도 17은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이고, 도 18은 도 17의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이를 나타내는 회로도이다. 이하 도 3 내지 도 8과 중복되는 설명은 생략한다.
도 17을 참조하면, 비휘발성 메모리 장치(31)는 메모리 셀 어레이(101) 및 어드레스 디코더(431)를 더 포함할 수 있다. 도 17에 도시하지는 않았으나, 비휘발성 메모리 장치(31)는 도 4를 참조하여 설명한 페이지 버퍼 회로(410), 데이터 입출력 회로(420), 제어 회로(450) 및 전압 생성기(460) 등을 더 포함할 수 있다.
메모리 셀 어레이(101)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL1~WLk)), 복수의 더미 워드 라인들(DWL1~DWL4) 및 복수의 접지 선택 라인(GSL)을 통해 어드레스 디코더(431)와 연결될 수 있다.
어드레스 디코더(431)는 워드 라인들(WL1~WLk)을 구동하는 워드 라인 드라이버(WDR), 더미 워드 라인들(DWL1~DWL4)을 구동하는 더미 워드 라인 드라이버(DWDR) 및 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 구동하는 선택 라인 드라이버(SDR)를 포함할 수 있다.
도 18에는 편의상 메모리블록(BLK)의 낸드 스트링들 중에서 하나의 스트링 선택 라인(SSL) 및 하나의 접지 선택 라인(GSL)에 연결되는 낸드 스트링들(NS1~NSm)을 도시하고 있으나, 메모리 블록(BLK)은 도 6 및 7을 참조하여 설명한 바와 같은 3차원 구조를 가질 수 있다. 드라이버들(WDR, DWDR, SDR)은 도 4의 전압 생성기(460)에서 제공되는 전압들에 기초하여 라인들(SSL, GSL, WL, DWL)을 구동할 수 있다.
도 18을 참조하면, 메모리블록(BLK)은 비트 라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS1~NSm)을 포함할 수 있다. 메모리 낸드 스트링들(NS1~NSm)의 각각은 스트링 선택 라인(SSL)에 의해 제어되는 스트링 선택 트랜지스터, 더미 워드 라인들(DWL1~DWL4)에 의해 제어되는 더미 셀들, 워드 라인들(WL1~WLk)에 의해 제어되는 메모리 셀들 및 접지 선택 라인(GSL)에 의해 제어되는 접지 선택 트랜지스터를 포함할 수 있다. 도 18에는 복수의 메모리 낸드 스트링들(NS1~NSm) 각각이 상하로 2개의 더미 셀들을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
도 19 및 20은 본 발명의 실시예들에 따른 더미 워드 라인의 구동 방법을 설명하기 위한 도면들이다.
독출 동작 및 프로그램 동작시에는 도 20에 도시된 바와 같이 워드 라인(WD)에 비교적 높은 전압(예를 들어, 6.6V)이 인가된다. 이 경우, 플로팅된 비선택 낸드 스트링의 채널은 워드 라인(WL)의 하부에만 형성되고 결과적으로 채널 영역(CHu)의 전압은 낸드 스트링의 단부(edge)에서 급격히 감소한다. 따라서, 낸드 스트링의 단부에서 전계(EF)의 피크 값(PK2)이 증가하여 HCI(hot carrier injection)에 의한 오류가 유발될 수 있다.
도 19를 참조하면, 도 17 및 18을 참조하여 설명한 바와 같이 낸드 스트링의 단부에는 복수의 더미 셀들이 배치되고 상기 더미 셀들은 더미 워드 라인들(DWL1~DWL4)에 의해 제어될 수 있다.
예를 들어, 도 19에 도시된 바와 같이, 접지 선택 라인(GSL) 쪽의 단부에는 제1 및 제2 더미 라인들(DWL1, DWL2)이 배치되고 스트링 선택 라인(SSL) 쪽의 단부에는 제3 및 제4 더미 라인들(DWL3, DWL4)이 배치될 수 있다.
본 발명의 실시예들에 따라서, 접지 선택 라인(GSL) 또는 스트링 선택 라인(SSL)에 가까워질수록 더미 워드 라인에 순차적으로 감소하는 전압들을 인가할 수 있다. 예를 들어, 도 19에 도시된 바와 같이, 제2 및 제3 더미 워드 라인들(DWL2, DWL3)에는 상대적으로 높은 전압(예를 들어, 5.5V)이 인가되고 제2 및 제3 더미 워드 라인들(DWL2, DWL3)에는 상대적으로 낮은 전압(예를 들어, 3.5V)이 인가될 수 있다.
이 경우, 플로팅된 비선택 낸드 스트링의 채널 영역(CHu)의 전압은 낸드 스트링의 단부에서 단계적으로 감소한다. 따라서, 낸드 스트링의 단부에서 전계(EF)의 피크 값(PK1)이 감소될 수 있고, HCI에 의한 오류의 발생을 감소할 수 있다.
도 21은 본 발명의 실시예들에 따른 메모리 장치의 프로그램 동작 방법을 나타내는 순서도이다.
도 21을 참조하면, 프로그램 동작을 수행하기 위해 선택 워드 라인의 전압을 패스 전압 및 상기 패스 전압보다 높은 프로그램 전압으로 순차적으로 증가할 수 있고(S250), 상기 선택 워드 라인의 전압을 상기 패스 전압에서 상기 프로그램 전압으로 증가할 때, 복수의 낸드 스트링들 중 비선택 낸드 스트링의 채널 전압을 부스팅하도록 상기 비선택 낸드 스트링을 플로팅시킬 수 있다(S260).
한편 상기 프로그램 동작의 종료시 상기 선택 워드 라인의 전압을 상기 프로그램 전압에서 초기화 전압으로 감소할 수 있고(S450), 상기 선택 워드 라인의 전압을 상기 프로그램 전압에서 상기 초기화 전압으로 감소할 때, 상기 비선택 낸드 스트링의 채널 전압을 방전할 수 있다(S460).
이와 같이, 본 발명의 실시예들에 따른 메모리 장치의 프로그램 동작 방법은 선택 워드 라인의 전압 변화와 비선택 낸드 스트링의 채널의 전압 변화를 동일한 방향으로 연동시킴으로써 선택 워드 라인의 부하를 감소할 수 있다. 선택 워드 라인의 부하 감소를 통하여 전압 셋업 시간을 감소하고 메모리 장치의 동작 속도를 향상시킬 수 있다.
도 22는 3차원 플래시 메모리 장치의 프로그램 바이어스 조건을 나타내는 도면이다.
도 22에는 편의상 하나의 메모리 블록(BLK)에 포함되는 복수의 낸드 스트링들 중에서 제 1 비트 라인(BL1)에 연결된 낸드 스트링(NS11, NS21)과 제 2 비트 라인(BL2)에 연결된 낸드 스트링(NS12, NS22)만이 도시되어 있다.
제 1 비트 라인(BL1)은 상대적으로 낮은 프로그램 허용 전압, 예를 들어, 접지 전압(0V)이 인가되는 프로그램 비트 라인이고, 제 2 비트 라인(BL2)은 상대적으로 높은 프로그램 금지 전압, 예를 들어, 전원 전압(Vcc)이 인가되는 프로그램 금지 비트 라인이다. 제 1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11, NS21) 중에서, 낸드 스트링 NS21이 선택된다고 가정하면, 프로그램 동작시 제 1 스트링 선택 라인(SSL1)에는, 예를 들어, 접지 전압(0V)이 인가되고, 제 2 스트링 선택 라인(SSL2)에는, 예를 들어, 전원 전압(Vcc)이 인가된다.
접지 선택 라인(GSL1, GSL2)에는 0V가 인가된다. 그리고 공통 소스 라인(CSL)에는 0V보다 높은 전압(예를 들면, Vcc)이 인가될 수 있다. 선택 워드 라인(예를 들면, WL5)에는 프로그램 전압(Vpgm)(예를 들어, 18V)이 인가되고, 비선택 워드 라인(예를 들면, WL4, WL6)에는 패스 전압(Vpass)(예를 들어, 8V)이 인가된다.
이러한 프로그램 바이어스 조건에서, 메모리 셀(A)의 게이트에는 18V가 인가되고, 채널(channel) 전압은 OV이다. 메모리 셀(A)의 게이트와 채널 사이에 강한 전계(electric field)가 형성되기 때문에, 메모리 셀(A)은 프로그램된다. 한편, 메모리 셀(B)의 채널 전압은 Vcc이고 메모리 셀(B)의 게이트와 채널 사이에 약한 전계(electric field)가 형성되기 때문에, 메모리 셀(B)은 프로그램되지 않는다. 한편 메모리 셀(C, D)의 채널은 플로팅(floating) 상태에 있기 때문에, 채널 전압은 부스팅 레벨(VB)까지 상승하고, 메모리 셀(C, D)은 프로그램되지 않는다.
본 발명의 실시예들에 따라서 프로그램 동작시 선택 워드 라인(WL5)의 전압 변화와 비선택 낸드 스트링(NS11, NS12)의 채널의 전압 변화를 동일한 방향으로 연동시킴으로써 선택 워드 라인의 부하를 감소할 수 있다.
도 23은 본 발명의 실시예들에 따른 메모리 장치의 프로그램 동작 방법을 나타내는 타이밍도이다.
도 23에는 선택 워드 라인(WLs), 비선택 워드 라인(WLu), 선택 스트링 선택 라인(SSLs), 비선택 스트링 선택 라인(SSLu), 선택 접지 선택 라인(GSLs), 비선택 접지 선택 라인(GSLu), 선택 비트 라인(BLs), 비선택 비트 라인(BLu), 공통 소스 라인(CSL) 및 비선택 낸드 스트링의 채널(CHu)의 전압 레벨들이 시점들(t1~t7)을 기준으로 표시되어 있다. 도 23에 예시된 프로그램 동작은 도 22를 참조하여 이해될 수 있고, 예시적인 것으로서 다양하게 변형될 수 있다. 따라서, 이하에서는 본 발명의 실시예들에 따른 선택 워드 라인(WLs)의 전압 변동에 따른 비선택 낸드 스트링의 채널(CHu)의 부스팅 및 방전을 중심으로 설명한다.
프로그램 동작을 수행하기 위해 선택 워드 라인(WLs)의 전압을 패스 전압(Vpass) 및 패스 전압(Vpass)보다 높은 프로그램 전압(Vpgm)으로 순차적으로 증가한다. 즉 선택 워드 라인(WLs)의 전압은 시구간 t2~t3 동안에 초기 전압(VINT)에서 패스 전압(Vpass)으로 증가하고 시구간 t4~t5 동안에 패스 전압(Vpass)에서 프로그램 전압(Vpgm)으로 증가한다.
본 발명의 실시예들에 따라서, 선택 워드 라인(WLs)의 전압을 패스 전압(Vpass) 및 프로그램 전압(Vpgm)으로 순차적으로 증가할 때(t2~t3, t3~t4), 비선택 스트링 선택 라인(SSLu)의 전압 및 비선택 접지 선택 라인(GSLu)의 전압을 비활성화 상태로 유지한다. 따라서 비선택 낸드 스트링은 플로팅되어 비선택 낸드 스트링의 채널(CHu)의 전압은 순차적으로 증가한다. 이와 같이, 선택 워드 라인(WLs)의 전압이 상승하는 때에는 비선택 낸드 스트링을 플로팅하여 비선택 낸드 스트링의 채널(CHu)의 전압을 함께 부스팅함으로써 선택 워드 라인(WLs)의 전압 상승시의 부하를 감소하고, 선택 워드 라인(WLs)의 전압 상승 시간을 감소할 수 있다.
상기 프로그램 동작의 종료시, 즉 시구간 t6~t7 동안에 선택 워드 라인(WLs)의 전압을 프로그램 전압(Vpgm)에서 초기 전압(VINT)으로 감소한다.
본 발명의 실시예들에 따라서, 선택 워드 라인(WLs)의 전압을 프로그램 전압(Vpgm)에서 초기화 전압(VINT)으로 감소할 때(t6~t7), 비선택 스트링 선택 라인(SSLu)의 전압 및 비선택 접지 선택 라인(GSLu)의 전압 중 적어도 하나를 활성화한다. 예를 들어, 도 23에 도시된 바와 같이, 비선택 스트링 선택 라인(SSLu)의 전압 및 비선택 접지 선택 라인(GSLu)의 전압 중 적어도 하나를 펄스(PLS)의 형태로 활성화할 수 있다. 따라서, 비선택 낸드 스트링의 채널(CHu)의 전압은 부스팅 전압에서 초기 전압으로 방전된다. 이와 같이, 선택 워드 라인(WLs)의 전압이 하강하는 때에는 비선택 낸드 스트링의 부스팅된 채널(CHu)의 전압을 함께 방전함으로써 선택 워드 라인(WLs)의 전압 하강시의 부하를 감소하고, 선택 워드 라인(WLs)의 전압 하강 시간을 감소할 수 있다.
이와 같이, 비선택 낸드 스트링의 채널 전압의 부스팅 및/또는 방전을 통하여 선택 워드 라인(WLs)의 부하 감소를 통하여 전압 셋업 시간을 감소하고 메모리 장치의 프로그램 동작 속도를 향상시킬 수 있다.
도 24는 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 24를 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(VPP)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100)은 전술한 비휘발성 메모리 장치(30)로 구현될 수 있다. 본 발명의 실시예들에 따라서 비휘발성 메모리 장치들(1100)은 선택 워드 라인의 전압 변화와 비선택 낸드 스트링의 채널의 전압 변화를 동일한 방향으로 연동시킴으로써 선택 워드 라인의 부하를 감소할 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1~CH4)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다. 버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 기입 요청시 프로그램 동작에 이용될 데이터를 버퍼링할 수 있다. 에러 정정 회로(1230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 독출 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다.
본 발명의 실시예들은 복수의 낸드 스트링들을 포함하는 비휘발성 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다.
특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 복수의 낸드 스트링들을 포함하는 메모리 장치의 동작 방법으로서,
    선택 워드 라인의 전압을 증가하는 단계;
    상기 선택 워드 라인의 전압을 증가할 때, 상기 복수의 낸드 스트링들 중 비선택 낸드 스트링의 채널 전압을 부스팅하도록 상기 비선택 낸드 스트링을 플로팅시키는 단계;
    상기 선택 워드라인의 전압을 감소하는 단계; 및
    상기 선택 워드 라인의 전압을 감소할 때, 상기 비선택 낸드 스트링의 채널 전압을 방전하는 단계를 포함하고,
    상기 비선택 낸드 스트링의 채널 전압을 방전하는 단계는,
    독출 동작시 상기 선택 워드 라인의 독출 전압을 감소할 때, 상기 비선택 낸드 스트링을 비트 라인 및 소스 라인에 전기적으로 연결하는 단계를 포함하는 메모리 장치의 동작 방법.
  2. 삭제
  3. 제1 항에 있어서,
    상기 비선택 낸드 스트링의 채널 전압을 방전하는 단계는,
    프로그램 동작시 상기 선택 워드 라인의 프로그램 전압을 감소할 때, 상기 비선택 낸드 스트링을 비트 라인 및 소스 라인 중 적어도 하나에 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  4. 제1 항에 있어서,
    상기 선택 워드 라인의 전압을 증가하는 단계는,
    제1 센싱 동작을 수행하기 위해 상기 선택 워드 라인의 전압을 제1 독출 전압으로 증가하는 단계를 포함하고,
    상기 선택 워드 라인의 전압을 감소하는 단계는,
    제2 센싱 동작을 수행하기 위해 상기 선택 워드 라인의 전압을 상기 제1 독출 전압에서 상기 제1 독출 전압보다 낮은 제2 독출 전압으로 감소하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  5. 제4 항에 있어서,
    상기 비선택 낸드 스트링을 플로팅시키는 단계는,
    상기 선택 워드 라인의 전압을 상기 제1 독출 전압으로 증가할 때, 상기 비선택 낸드 스트링과 비트 라인의 전기적인 연결을 제어하는 비선택 스트링 선택 라인의 전압 및 상기 비선택 낸드 스트링과 소스 라인의 전기적인 연결을 제어하는 비선택 접지 선택 라인의 전압을 비활성화하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  6. 제4 항에 있어서,
    상기 비선택 낸드 스트링의 채널 전압을 방전하는 단계는,
    상기 선택 워드 라인의 전압을 상기 제1 독출 전압에서 상기 제2 독출 전압으로 감소할 때, 상기 비선택 낸드 스트링과 비트 라인의 전기적인 연결을 제어하는 비선택 스트링 선택 라인의 전압 및 상기 비선택 낸드 스트링과 소스 라인의 전기적인 연결을 제어하는 비선택 접지 선택 라인의 전압을 펄스의 형태로 활성화하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  7. 제4 항에 있어서,
    상기 선택 워드 라인의 전압을 상기 제1 독출 전압에서 상기 제2 독출 전압으로 감소할 때, 상기 선택 워드 라인에 인접한 워드 라인의 전압을 증가하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  8. 제4 항에 있어서,
    상기 선택 워드 라인의 전압을 감소하는 단계는,
    제3 센싱 동작을 수행하기 위해 상기 선택 워드 라인의 전압을 상기 제2 독출 전압에서 상기 제2 독출 전압보다 낮은 제3 독출 전압으로 감소하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  9. 제8 항에 있어서,
    상기 비선택 낸드 스트링의 채널 전압을 방전하는 단계는,
    상기 선택 워드 라인의 전압을 상기 제1 독출 전압에서 상기 제2 독출 전압으로 감소할 때, 상기 비선택 낸드 스트링과 비트 라인의 전기적인 연결을 제어하는 비선택 스트링 선택 라인의 전압 및 상기 비선택 낸드 스트링과 소스 라인의 전기적인 연결을 제어하는 비선택 접지 선택 라인의 전압을 제1 펄스의 형태로 활성화하는 단계; 및
    상기 선택 워드 라인의 전압을 상기 제2 독출 전압에서 상기 제3 독출 전압으로 감소할 때, 상기 비선택 스트링 선택 라인의 전압 및 상기 비선택 접지 선택 라인의 전압을 제2 펄스의 형태로 활성화하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  10. 제1 항에 있어서,
    상기 낸드 스트링의 단부에 배치된 복수의 더미 셀들을 제어하는 복수의 더미 워드 라인에 순차적으로 감소하는 전압들을 인가하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
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