KR100632953B1 - 메모리 소자, 상기 메모리 소자를 위한 메모리 배열 및 상기 메모리 배열의 구동 방법 - Google Patents

메모리 소자, 상기 메모리 소자를 위한 메모리 배열 및 상기 메모리 배열의 구동 방법 Download PDF

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Abstract

본 발명의 높은 집적도 메모리 배열 구조는 메모리 셀들이 정한바 대로 배열된 메모리 셀 배열 및 상기 메모리 셀 배열의 메모리 스트링을 선택하기 위한 서로 다른 문턱 전압을 갖는 선택 트랜지스터들을 포함하며, 상기 선택 트랜지스터들에 적절한 바이어스 전압을 인가하는 것에 의해서 특정 메모리 스트링들을 선택할 수 있어 인접 메모리 셀들에 의한 방해 없이 메모리 배열에 대한 동작을 진행할 수 있다.
불휘발성 메모리 소자, 메모리 배열, 플래시 메모리, 가상 접지

Description

메모리 소자, 상기 메모리 소자를 위한 메모리 배열 및 상기 메모리 배열의 구동 방법{MEMORY DEVICE, MEMORY ARRAY ARCHITECTURE FOR THE MEMORY DEVICE AND OPERATION OF THE MEMORY ARRAY ARCHITECTURE}
도 1a는 종래 기술에 따른 불휘발성 메모리 소자를 개략적으로 도시하는 단면도;
도 1b는 도 1a의 불휘발성 메모리 소자에 대한 등가 회로도;
도 2는 종래 기술에 따른 메모리 배열;
도 3a는 종래 기술에 따른 불휘발성 메모리 소자를 개략적으로 도시하는 단면도;
도 3b 도 3a의 불휘발성 메모리소자에 대한 등가 회로도;
도 4a는 종래 기술에 따른 불휘발성 메모리 소자를 개략적으로 도시하는 단면도;
도 4b는 도 4a의 불휘발성 메모리 소자에 대한 등가 회로도;
도 5a는 종래 기술에 따른 불휘발성 메모리 소자를 개략적으로 도시하는 단면도;
도 5b는 도 5a의 불휘발성 메모리 소자에 대한 등가 회로도;
도 6a는 본 발명의 하나의 실시 예에 따른 불휘발성 메모리 소자를 개략적으 로 도시하는 단면도;
도 6b는 도 6a의 불휘발성 메모리 소자에 대한 등가 회로도;
도 7a는 본 발명의 다른 하나의 실시 예에 따른 불휘발성 메모리 소자를 개략적으로 도시하는 단면도;
도 7b는 도 7a의 불휘발성 메모리 소자에 대한 등가 회로도;
도 8a는 본 발명의 또 다른 하나의 실시 예에 따른 불휘발성 메모리 소자를 개략적으로 도시하는 단면도;
도 8b는 도 8a의 불휘발성 메모리 소자에 대한 등가 회로도;
도 9는 본 발명의 하나의 실시 예에 따른 메모리 배열;
도 10a는 도 9의 메모리 배열에 대한 평면도이고 도 10b 및 도 10c는 각각 도 10a의 10A-10A' 및 10B-10B'을 따라 절단했을 때의 단면도;
도 11은 본 발명의 또 하나의 실시 예에 따른 메모리 배열;
도 12a는 도 11의 메모리 배열에 대한 평면도이고 도 12b 및 도 12c는 각각 도 12a의 12A-12A' 및 12B-12B'을 따라 절단했을 때의 단면도;
도 13은 본 발명의 또 다른 하나의 실시 예에 따른 메모리 배열;
도 14내지 도 20은 본 발명의 하나의 실시 예에 따른 메모리 셀 형성 방법을 설명하기 위한 단면도;
도 21 내지 도 22는 본 발명의 또 다른 하나의 실시 예에 따른 메모리 셀을 형성하는 방법을 설명하기 위한 단면도이다.
본 발명은 메모리 소자에 관한 것으로서, 더욱 상세하게는 불휘발성 메모리 소자, 상기 불휘발성 메모리 소자를 위한 메모리 배열 및 상기 메모리 배열의 구동 방법에 관한 것이다.
소거(消去) 및 프로그램 가능한 롬(EPROM: 이피롬), 전기적인 소거 및 프로그램 가능한 롬(EEPROM: 이이피롬), 그리고 플래시(FLASH) 이이피롬 등은 전원 공급이 중단되더라도 저장한 정보를 유지하는 불휘발성 메모리 소자이다.
최근, 플로팅 게이트(floating gate)를 이용한 기존의 불휘발성 메모리 소자와 비교해서, 제작 공정이 간단하고, 광노출식각기술(photolithography-etching)을 이용해 더욱 높은 집적도의 메모리 칩(chip)을 실현할 수 있는 장점이 있는 이유로, 부분적으로(locally) 전하를 트랩(trap) 할 수 있는 부도체를 이용한 불휘발성 메모리 소자가 다수 발표되고 있다. 전하를 트랩 할 수 있는 부도체로서 실리콘 질화막(silicon nitride layer)이 대표적이다. 전형적으로, 실리콘 질화막이 두 산화막에 의해 샌드위치(sandwitch) 된 산화막-질화막-산화막의 다층막('ONO막')이 불휘발성 메모리 소자의 전하저장막으로 사용되고 있다.
ONO막을 이용한 통상적인 불휘발성 메모리 소자가 알랭 티. 미셀 등에 의한 미합중국 특허등록제 5,168,334호에도 개시되어 있다. 도 1a는 알랭 티. 미셀 등에 의한 불휘발성 메모리 소자를 개략적으로 도시하는 단면도이고, 도 1b는 그에 대한 등가 회로도이다. 도 1a 및 도 1b에서 참조번호 1은 기판을, 참조번호 3은 산화막- 질화막-산화막의 ONO막을, 참조번호 5는 게이트를, 참조번호 7은 소오스/드레인을 각각 가리킨다. 도 1a 및 도 1b를 참조하면, 이 불휘발성 메모리 소자는 기판(1) 상에 층층이 쌓인 ONO막(3) 및 게이트(5)를 포함하며, ONO막(3)의 질화막(2b)에 트랩된 전하(charge)의 유무에 따라 논리 '0' 또는 논리 '1' 중 어느 한 상태를 나타내는 단일 비트(single bit) 불휘발성 메모리 소자(6)이다. 따라서 메모리 소자의 크기를 증가시키지 않으면서 둘 이상의 상태를 나타낼 수 있어 정보 저장 능력이 증대된 메모리 소자가 요구되고 있다.
한편, 불휘발성 메모리 소자의 실제 제품 적용에 있어서, 메모리 소자는 큰 메모리 배열(memory array)에 종종 사용된다. 더욱 작은 패키지(package)에서 더욱 많은 정보를 저장할 수 있는 높은 집적도의 반도체 장치가 업계에서 요구되고 있기 때문에, 메모리 배열에 보다 많은 메모리 셀들을 집어넣는(package) 것이 요구된다. 더 나아가서, 메모리 배열은 가능한 작게 제조되어야 한다. 이를 위해서 리차드 엠. 패스토우(Richard M. Fastow) 등에 의한 미합중국 특허등록제 6,477,083호는 도 2에 도시된 바와 같은 메모리 배열(900)을 개시한 바 있다. 리차드 엠.패스토우 등은 메모리 배열(900)을 구성하는 모든 트랜지스터들을 위한 공통 소오스 라인(common source line) 사용하지 않는 가상 접지(virtual ground) 구조를 개시한다. 도 2를 참조하면, 리차드 엠. 패스토우 등에 의한 가상 접지 구조는 메모리 셀 배열(904), 워드라인들(1001, 1003, 1005), 비트라인들(802, 804, 806, 810) 및 선택 트랜지스터들(840, 842, 846, 848)을 포함한다. 비트라인들은 행 방향의 메모리 셀들에 연결되고 선택 트랜지스터는 메모리 배열(904)의 윗부분 및 아랫부분에서 번갈아 가면서 비트라인에 연결된다. 홀수 번째 열의 선택 트랜지스터들(840, 842)은 드레인(828)을 공유하면서 서로 연결되고, 짝수 번째 열의 선택 트랜지스터들(846, 848)은 드레인(829)을 공유하면서 서로 연결된다. 이 같은 가상 접지 구조에서, 선택 트랜지스터들을 적절히 바이어싱(biasing)하는 것에 의해서 임의의 메모리 셀의 소오스 또는 드레인이 활성화된다(또는 접근된다).
하지만, 도 2의 메모리 배열 구조(900)는 읽어냄 동작(read operation)에서 선택되지 않은 메모리 셀에 의한 인접 셀 효과(neighbor cell effect)가 발생할 수 있어 결과적으로 감지 마진(sensing margin) 특성이 저하되는 단점이 있다. 예컨대, 메모리 셀(101)에 저장된 비트 정보를 읽어내는 경우를 가정해 보자. 이를 위해서 워드라인(1003)에 5볼트 전압을, 비트라인(806)에 2.5볼트를, 비트라인(802)에 접지 전압(OV)을 인가하면, 선택 메모리 셀(101) 양측의 메모리 셀들(103, 105) 역시 '온(ON)' 상태가 되어 결국 선택 메모리 셀(101)이 속한 행 (도면에서는 2번째 행)의 모든 메모리 셀들, 즉 선택된 워드라인(1003) 방향의 모든 메모리 셀들이 기본적으로 '온' 상태가 되어 선택된 메모리 셀(101)의 드레인과 소오스에 인가되는 전압 또는 출력되는 전압이 영향을 받는다. 따라서, 신뢰성 있는 동작을 확보할 수 있는 새로운 메모리 배열 구조가 절실히 요구된다.
한편, 더욱 작은 패키지에서 더욱 많은 정보를 저장할 수 있는 높은 집적도를 달성하기 위해서는, 메모리 배열에 집어 넣어지는(packaging) 메모리 셀들의 크기 또한 작아야 하며 동일한 메모리 셀 크기(size)에서도 더욱 많은 정보 비트를 저장할 수 있는 것이 요구된다.
이에 여러 유형의 두 비트 불휘발성 메모리 소자들이 소개되었다. 예컨대, 보아즈 에이탄(Boaz Eitan) 등에 의한 미합중국 특허등록제 5,768,192호, 마이클 새드(Michael Sadd) 등에 의한 미합중국 특허등록제 6,706,599호, 세이키 오구라(Seiki Ogura) 등에 의한 미합중국 특허등록제 6,248,633호 등은 두 비트 불휘발성 메모리 소자를 개시하고 있다.
도 3a는 보아즈 에이탄(Boaz Eitan) 등에 의한 미합중국 특허등록제 5,768,192호에 개시된 메모리 소자를 개략적으로 도시하는 단면도이고, 도 3b는 그에 대한 등가 회로도이다. 도 3a 및 도 3b에서 참조번호 21은 기판을, 참조번호 23은 ONO막을, 참조번호 22a는 산화막을, 참조번호 22b는 질화막을, 참조번호 22c는 산화막을, 참조번호 25는 게이트를, 참조번호 27은 소오스/드레인을 각각 나타낸다. 보아즈 에이탄 등에 의한 불휘발성 메모리 소자는 도 1a의 불휘발성 메모리 소자와 달리 ONO막(23)의 질화막(22b)이 두 곳의 전하 트랩 영역들(24L, 24R)을 가진다. 질화막(22b)의 전하 트랩 영역들(24L, 24R)에 전하가 선택적으로, 독립적으로 저장된다. 이 불휘발성 메모리 소자는, 전하저장층인 질화막(22b)에 전자를 주입하는 방식으로서, 채널 열전자(Channel-Hot-Electron: CHE)을 사용하고, 전하 트랩 영역(24L, 24R)에 주입된 전자를 제거하기 위한 방식으로서 밴드-투-밴드-터널(Band-To-Band-Tunnel: BTBT) 방식으로 생성되는 열정공(Hot-Hole: HH)을 그 전하 트랩 영역에 주입하는 방식을 사용한다. 이 불휘발성 메모리 소자는 적절한 바이어스 전압을 메모리 소자의 게이트(25), 소오스(27), 드레인(27), 기판(21)에 각각 인가함으로써, 드레인(27) 및 소오스(27) 근처의 전하 트랩 영역(24L, 24R)에 선택 적, 독립적으로 전하를 주입시킨다.
도 3a의 불휘발성 메모리 소자는 도 3b에 도시된 바와 같이, 각각 채널이 Ls1, Lc, Ls2인 직렬로 연결된 세 개의 트랜지스터들(26L, 26C, 26R)로 이해될 수 있다. 전하 트랩 영역에 주입된 전하의 양에 따라 그 부분의 메모리 소자, 즉 채널이 Ls1인 메모리 트랜지스터(26L) 및 채널이 Ls2 인 메모리 트랜지스터(26R)의 문턱 전압(threshold voltage)이 변화한다.
이 불휘발성 메모리 소자는, 도 1a의 메모리 소자와 유사하게, 구조가 간단하여 제작 공정에 드는 비용을 많이 줄일 수 있어, 가격이 저렴한 메모리 칩을 실현할 수 있는 장점이 있다. 하지만, 하나의 게이트(25)로 세 개의 트랜지스터들(26L, 26C, 26R)을 제어해야 하므로 인가하는 동작 전압에 제한이 엄격하고, 결과적으로 메모리 소자의 비트 정보인, 논리 '0'과 논리 '1' 사이의 신호차, 즉 감지 마진 특성이 떨어진다. 그리고 특히 높은 집적도를 위해 소자의 크기가 점점 작아지면서, 메모리 소자의 드레인(27), 소오스(27) 간의 거리도 점차 가까워지는, 다른 말로 두 개의 전하 트랩 영역들(24L, 24R)이 서로 가까워져 버린다. 비록 절연체인 질화막(22b) 안에 저장된 전하들도 소자의 채널 방향으로 조금씩 확산(lateral diffusion) 되어 이동하는 사실을 고려한다면, 실제의 두 전하 트랩 영역들(24L, 24R) 사이의 거리(effective distance)는 더욱 좁아져 버려, 최악의 경우에 두 개의 전하 트랩 영역들(24L, 24R)이 물리적으로 연결되어 두 개의 다른 비트 정보를 전혀 구분할 수가 없게 되는 현상이 일어날 수 있다. 이 문제는, 낮은 가격, 높은 밀도(density)의 메모리를 실현하게 하는 소자의 스케일 다운(scaling down)에 역방향 효과라는 점에서 매우 심각하다.
도 4a는 마이클 새드(Michael Sadd) 등에 의한 미합중국 특허등록제 6,706,599호에도 개시된 불휘발성 메모리 소자를 개략적으로 도시하는 단면도이고 도 4b는 그에 대한 등가 회로도이다. 도 4a 및 도 4b에서 참조번호 31은 기판을, 참조번호 33은 ONO막을, 참조번호 32a는 산화막을, 참조번호 32b는 질화막을, 참조번호 32c는 산화막을, 참조번호 35는 게이트를, 참조번호 37은 소오스/드레인을 각각 나타낸다. 도 4a를 참조하면, 이 불휘발성 메모리 소자는 도 3a에 도시된 것과 달리, 전하를 저장할 수 있는 ONO막(33)의 질화막(32b)을 물리적으로 분리시킨 것을 특징으로 한다. 이 불휘발성 메모리 소자에 따르면, 소자가 작아져도, 두 개의 다른 전하 트랩 영역들(34L, 34R)이 전하의 확산에 의해 전기적으로 연결이 되는 않는 구조를 가진다. 도 3a의 불휘발성 메모리 소자의 동작 특성을 그대로 사용하면서 보다 스케일링할 수 있는 장점을 가지지만, 여전히도 3a의 소자와 같이 하나의 게이트(35)로 3개의 트랜지스터들(36L, 36C, 36R)을 제어해야 하므로 인가하는 동작 전압에 제한이 엄격하고, 결과적으로 메모리 소자의 비트 정보인, 논리 '0'과 논리 '1' 사이의 신호차, 즉 감지 마진 특성이 떨어진다.
도 5a는 세이키 오구라(Seiki Ogura) 등에 의한 미합중국 특허등록제 6,248,633호에 개시된 메모리 소자를 개략적으로 도시하는 단면도이고 도 5b는 그에 대한 등가 회로도이다. 도 5a 및 도 5b에서 참조번호 41은 기판을, 참조번호 43은 ONO막을, 참조번호 42a는 산화막을, 참조번호 42b는 질화막을, 참조번호 42c는 산화막을, 참조번호 45L 및 45R은 제어 게이트를, 참조번호 47은 소오스/드레인 을, 참조번호 49는 선택 게이트를 각각 나타낸다. 이 불휘발성 메모리 소자는, 선택 게이트(select gate)(49)의 양쪽 측벽(side-wall)에 각각 독립적으로 제어할 수 있는 제어 게이트들(control gate)(45L, 45R)과, 제어 게이트들(45L, 45R) 각각의 하단에 전하 트랩 영역(44L, 44R)을 갖는 ONO층(43)을 포함한다. 제어 게이트들(45L, 45R) 사이의 선택 게이트(49)는 산화막(42g)에 의해서 기판(41)과 절연되고, 산화막(42s)에 의해서 제어 게이트들(45L, 45R)과 절연된다. 이 불휘발성 메모리 소자는, 모스(MOS) 트랜지스터의 게이트의 측벽(side-wall) 형성 공정을 이용하여 형성될 수 있기 때문에, 나노스케일(nano-scale) 크기의 제어 게이트(45L, 45R)를 물리적으로 형성하여, 전체 소자의 크기를 작게 제작할 수 있는 장점이 있다. 그리고 각 전하 트랩 영역(44L, 44R)에 독립적인 제어 게이트(45L, 45R)가 형성되어 있고, 선택 게이트(49)도 또한 분리되어 제어될 수 있기 때문에, 각각의 게이트에 최적화된 전압이 인가될 수가 있다. 결과적으로, 메모리 소자의 비트 정보인, 논리 '0'와 논리 '1' 사이의 신호차, 즉 감지 마진 특성이 좋아진다.
하지만, 제어해야 하는 게이트 수가 많아 주변 회로가 복잡해진다. 또한, 전하 주입 방식(program/erase mechanism)에 따라 선택 게이트(49)의 역할이 반드시 필요하지 않기 때문에, 소자 스케일링 다운(scaling down)에 장애가 되는 구조적 문제점을 안고 있다.
따라서, 낮은 가격, 높은 밀도 및 높은 신뢰성의 불휘발성 메모리 소자 개발이 절실히 요구되고 있다.
본 발명은 적어도 상술한 바와 같은 종래 기술들이 가지고 있는 문제점들을 해결하기 위해 제안되었으며, 새로운 구조의 메모리 소자들 및 그 제조 방법들을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 상기 새로운 구조의 메모리 소자들을 위한 메모리 배열 구조들을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 메모리 배열들의 구동 방법을 제공하는 것이다.
상기 본 발명의 목적들을 달성하기 위해, 본 발명의 실시 예들 들에 의해 제공되는 불휘발성 메모리 소자는, 기판에 형성된 두 접합 영역들 사이의 채널 영역 상에서 격벽 절연막에 의해 서로 떨어져 형성된 두 개의 메모리 셀들을 포함하는 것을 특징으로 한다. 상기 두 개의 메모리 셀들은 서로 대칭적이며, 각각의 메모리 셀은 메모리층 및 게이트를 포함한다.
바람직하게는 상기 메모리층은 상기 채널 영역 상에 층층이 쌓인 터널 산화막, 전하 트랩층 및 차단 절연막을 포함한다. 예를 들어, 상기 메모리층은 상기 터널 산화막으로서 열산화막, 상기 전하 트랩층으로서 질화막, 상기 차단 절연막으로서 산화막으로 구성된 이른바 'ONO'막일 수 있다. 이때 상기 터널 산화막은 예컨대 35 내지 40 옹스트롬의 두께를 가지며, 상기 차단 절연막은 예컨대 100 내지 200옹스트롬의 두께를 가지며 상기 전하 트랩층은 예컨대 70 내지 150 옹스트롬의 두께를 가질 수 있다.
상기 기판, 각 메모리 셀의 게이트, 상기 두 접합 영역들에 적절한 전압을 인가하는 것에 의해서, 전하(carrier)는 상기 터널 산화막을 통해서 (상기 터널 산화막을 터널링하여 또는 상기 터널 산화막의 전위장벽을 뛰어넘어) 상기 채널 영역으로부터 상기 전하 트랩층으로 또는 그 반대 방향으로 주입된다. 상기 전하는 상기 기판, 상기 게이트, 상기 접합 영역들에 인가되는 전압 조합에 따라 다양하며, 예컨대, 상기 전하는 전자, 열전자, 열정공, 정공 중 어느 하나이다.
상기 전하 트랩층으로서 질화막뿐만 아니라, 전하를 저장할 수 있는 모든 물질, 즉, 알루미늄산화막(Al2O3), 하프늄산화막(HfO), 하프늄알루미늄산화막(HfAlO), 하프늄실리콘산화막(HfSiO) 등과 같이 전하에 대한 트랩 밀도(trap density)가 많은 절연체가 사용되거나 도핑된 폴리실리콘, 금속(Metal), 그리고 이 물질들의 나노크리스탈(nanocrystal)이 사용될 수 있다.
상기 차단 절연막으로서 산화막뿐만 아니라 알루미늄산화막(Al2O3), 하프늄산화막(HfO), 하프늄알루미늄산화막(HfAlO), 하프늄실리콘산화막(HfSiO) 등과 같이 유전율이 높은 절연체가 사용될 수 있다.
상기 격벽 절연막은 상기 전하 트랩층과는 달리 전하를 저장하지 못하는 (전하를 저장하더라도 소자의 문턱 전압에 영향을 주지 않을 정도로 저장하는) 절연막이며, 예컨대 실리콘 산화막이다. 상기 격벽 절연막은 전하 트랩 영역을 갖지 않는 임의의 절연막일 수 있다.
본 발명의 불휘발성 메모리 소자에 따르면, 상기 두 메모리 셀들이 상기 격 벽 절연막에 의해서 물리적으로 분리되어 있기 때문에, 가능한 상기 격벽 절연막의 폭은 고집적화 측면에서 좁은 것이 바람직하다. 상기 격벽 절연막의 폭은 상기 메모리층의 두께보다 작다.
상기 메모리 셀에 대한 읽기 동작에서 상기 각 메모리 셀에 인가되는 전압이 상기 격벽 절연막 아래의 채널 영역에 커플링 되어 그 채널 영역을 제어한다. 따라서 채널을 형성하기 위한 추가적인 제어 게이트가 필요치 않아 주변회로가 복잡해지지 않고 높은 밀도의 메모리 소자를 구현할 수 있다.
상기 격벽 절연막 아래의 채널 영역의 제어를 보다 용이하게 하기 위해서, 상기 메모리 소자는 상기 격벽 절연막 아래의 채널 영역에 상기 두 접합 영역들과 동일한 도전형의 불순물 이온이 주입되어 형성된 불순물 확산 영역을 더 포함할 수 있다. 즉, 상기 메모리 셀들 아래의 채널 영역들 사이에 상기 격벽 절연막 아래의 채널 영역에 상기 불순물 확산 영역이 위치한다. 바람직하게는 상기 불순물 확산 영역은 상기 접합 영역들보다 깊이가 상대적으로 얕으며, 상기 불순물 확산 영역은 상기 접합 영역들보다 불순물 농도가 상대적으로 더 낮다.
이와 다르게, 상기 메모리 소자는 상기 메모리 셀들 아래의 채널 영역에 불순물 확산층을 더 포함할 수 있다. 상기 불순물 확산층은 상기 메모리 셀들의 문턱 전압을 낮추는 역할을 한다. 따라서 상기 격벽 절연막 아래의 채널 영역을 보다 용이하게 제어할 수 있다.
상기 목적들을 달성하기 위한 본 발명의 실시 예들은 메모리 배열을 제공한다. 상기 메모리 배열은 단위 메모리 셀이 행렬로 이차원적으로 배열된 메모리 셀 영역과, 상기 메모리 셀 영역의 메모리 셀에 연결된 선택 트랜지스터들과, 상기 선택 트랜지스터들에 연결된 비트라인 들을 포함한다. 상기 메모리 영역에서 동일한 행 방향으로 배열된 소정 개수의 단위 메모리 셀들은 동일한 워드라인에 의해 제어되고, 동일한 열 방향으로 배열된 소정 개수의 단위 메모리 셀들은 접합 영역들을 서로 공유하면서 서로 연결되어 메모리 스트링을 형성한다. 상기 메모리 스트링의 첫 번째 메모리 셀 및 마지막 메모리 셀에 상기 선택 트랜지스터가 각각 연결되며 행 방향의 선택 트랜지스터들은 동일한 선택 라인에 의해 제어된다.
일 실시 예에 있어서, 상기 메모리 스트링 각각에는 두 개의 선택 트랜지스터들이 연결된다. 상기 메모리 스트링의 첫 번째 메모리 셀에 연결된 선택 트랜지스터 (제1 선택 트랜지스터) 및 상기 메모리 스트링의 마지막 메모리 셀에 연결된 선택 트랜지스터 (제2 선택 트랜지스터)는 서로 다른 문턱 전압을 가진다. 또, 서로 다른 문턱 전압을 갖는 상기 제1 선택 트랜지스터 및 상기 제2 선택 트랜지스터는 행 방향으로 인접한 메모리 스트링들에 번갈아 가면서 연결된다. 즉, 메모리 스트링들의 첫 번째 메모리 셀들에 상기 제1 선택 트랜지스터 및 상기 제2 선택 트랜지스터가 번갈아 가며 연결된다. 마찬가지로 메모리 스트링들의 마지막 메모리 셀들에 상기 제2 선택 트랜지스터 및 상기 제1 선택 트랜지스터가 번갈아 가며 연결된다.
상기 제1 선택 트랜지스터의 문턱 전압은 예컨대 약 3볼트이고 상기 제2 선택 트랜지스터의 문턱 전압은 예컨대 약 1볼트이다. 이 경우, 상기 제1 선택 트랜지스터를 도통 시키기 위한 바이어스(bias) 전압은 3볼트 이상 예컨대 3 내지 5볼 트이고, 상기 제2 선택 트랜지스터를 도통 시키기 위한 바이어스 전압은 1볼트 이상, 예컨대 1.5볼트이다.
상기 비트라인 각각은 인접한 메모리 스트링들의 제1 선택 트랜지스터 및 제2 선택 트랜지스터에 연결된다. 즉, 인접한 메모리 스트링들의 제1 선택 트랜지스터 및 제2 선택 트랜지스터의 불순물 접합 영역 (예컨대 드레인)은 콘택트 패드 등을 통해서 서로 전기적으로 연결되며, 상기 콘택트 패드에 비트라인 콘택트를 통해서 비트라인이 전기적으로 연결된다. 상기 비트라인 콘택트는 메모리 스트링의 상부 및 하부 (또는 좌측 및 우측)에 번갈아 가면서 형성된다. 다시 말하면, k 번째 열의 비트라인은 k번째 및 (k+1) 번째 메모리 스트링의 첫 번째 메모리 셀들에 연결된 제1 및 제2 선택 트랜지스터에 연결되고, (k+1) 번째 열의 비트라인은 (k+1) 번째 및 (k+2) 번째 메모리 스트링의 마지막 메모리 셀들에 연결된 제1 및 제2 선택 트랜지스터에 연결된다. 임의의 어느 한 메모리 스트링의 제1 선택 트랜지스터 및 제2 선택 트랜지스터에 각각 서로 다른 비트라인이 연결되어 결과적으로 하나의 메모리 스트링에 두 개의 서로 다른 비트라인들이 연결된다.
일 실시 예에 있어서, 상기 메모리 스트링 각각에는 네 개의 선택 트랜지스터들이 연결된다. 서로 다른 문턱 전압을 갖는 제1 선택 트랜지스터 및 제2 선택 트랜지스터가 각 메모리 스트링의 첫 번째 메모리 셀에 그리고 마지막 메모리 셀에 연결되되, 서로 반대의 순서로 연결된다. 또한 인접한 메모리 스트링들의 첫 번째 메모리 셀들 사이에 그리고 마지막 메모리 셀들 사이에서 서로 역순으로 연결된다. 이때, 상기 메모리 스트링들의 첫 번째 메모리 셀들에 서로 번갈아 가며 연결된 제 1 및 제2 선택 트랜지스터들의 게이트는 상부 제1 선택 라인을 형성하고, 마지막 메모리 셀들에 서로 번갈아 가며 연결된 제2 제1 선택 트랜지스터들의 게이트는 하부 제2 선택 라인을 형성하고, 상기 상부 제1 선택 라인의 교호적인 제1 및 제2 선택 트랜지스터들에 연결된 제2 및 제1 선택 트랜지스터들의 게이트는 상부 제2 선택 라인을 형성하고, 상기 하부 제2 선택 라인의 교호적인 제2 및 제1 선택 트랜지스터들에 연결된 제1 및 제2 선택 트랜지스터들의 게이트는 하부 제1 선택 라인을 형성한다.
그리고, 홀수 번째 열의 비트라인은 상기 상부 제2 선택 라인의 인접한 두 제1 및 제2 선택 트랜지스터들에 연결되고, 짝수 번째 열의 비트라인은 상기 하부 제1 선택 라인의 제1 및 제2 선택 트랜지스터들에 연결된다.
상기 메모리 스트링이 네 개의 선택 트랜지스터들에 연결될 경우, 상기 제1 선택 트랜지스터의 문턱 전압과 상기 제2 선택 트랜지스터의 문턱 전압은 서로 다른 극성을 가진다. 예컨대, 상기 제1 선택 트랜지스터의 문턱 전압은 약 1볼트이고 상기 제2 선택 트랜지스터의 문턱 전압은 약 -1볼트이며, 이 경우 상기 제1 선택 트랜지스터를 도통 시키기 위한 바이어스 전압은 약 1 내지 3볼트이고 제2 선택 트랜지스터를 도통 시키기 위한 바이어스 전압은 예컨대 약 0볼트이다.
이와 같은 본 발명의 하나의 실시 예에 따른 메모리 배열들에 따르면, 상기 제1 선택 트랜지스터 및 상기 제2 선택 트랜지스터가 서로 다른 문턱 전압을 가지기 때문에, 상기 제1 선택 트랜지스터 및 상기 제2 선택 트랜지스터에 적절한 바이어스 전압을 인가하는 것에 의해서 선택하고자 하는 메모리 스트링만이 두 선택 트 랜지스터를 통해서 두 비트라인에 연결되고 선택 메모리 스트링에 인접한 메모리 스트링은 비트라인에 연결되지 않는다. 따라서 메모리 배열에 대한 신뢰성 있는 읽기 동작 등을 확보할 수 있다.
바람직한 실시 예에 있어서, 상기 단위 메모리 셀은 격벽 절연막에 의해 분리된 제1 메모리 셀 및 제2 메모리 셀을 포함한다. 상기 제1 메모리 셀 및 제2 메모리 셀 각각은 전하 트랩층을 갖는 메모리층 및 게이트를 포함한다. 이때, 행 방향의 게이트들이 워드라인을 형성한다.
상기 메모리 스트링이 두 개 또는 네 개의 선택 트랜지스터들에 연결되는 실시 예들에 있어서, 상기 메모리 스트링의 선택 메모리 셀에 저장된 정보를 읽는 방법은: 상기 선택 메모리 셀의 드레인 측에 연결된 비트라인에 사전충전 전압(Vpc)을 인가하고; 상기 선택 메모리 셀의 소오스 측에 연결된 비트라인에 접지전압(OV)을 인가하고; 상기 선택 메모리 셀이 연결된 선택 워드라인에는 제1 상태의 메모리 셀의 문턱 전압 및 제2 상태의 메모리 셀의 문턱 전압 사이의 값을 갖는 감지 전압(Vsense)을 인가하고; 상기 선택 워드라인 이외의 미선택 워드라인들에는 상기 제1 및 제2 상태의 메모리 셀들의 문턱 전압보다 높은 값을 갖는 읽기통과 전압(Vr_pass)을 인가하고; 상기 선택 메모리 셀이 속한 메모리 스트링의 모든 선택 트랜지스터들이 도통 될 수 있도록 상기 선택 라인들 각각에 적절한 선택 전압을 인가하는 것을 포함한다.
여기서 제2 상태의 메모리 셀은 전자가 메모리 셀의 전하 트랩층에 주입된 상태 (또는 전하 트랩층으로부터 정공이 배출된 상태)(오프 상태)를, 제1 상태의 메모리 셀은 전하 트랩층의 전자가 배출된 상태 (또는 전하 트랩층에 정공이 주입된 상태)(온 상태)를 가리킨다. 예컨대 제2 상태의 메모리 셀의 문턱 전압은 양의 값을, 제1 상태의 메모리 셀의 문턱 전압은 음의 값을 가진다.
상기 제1 상태의 메모리 셀의 문턱 전압이 약 -3볼트이고 제2 상태의 메모리 셀의 문턱 전압이 약 3볼트일 경우, 상기 감지전압(Vsense)는 0볼트이다. 그리고 상기 읽기통과전압(Vr_pass)은 예컨대 약 3.5 내지 6.5볼트, 바람직하게 약 5볼트이다.
상기 메모리 셀에 대한 읽기 동작은 상기 선택 트랜지스터들, 비트라인 및 워드라인에 인가되는 전압의 적절한 선택에 의해서, 인접한 메모리 셀에 대한 영향 없이 한 번에 특정 행의 홀수 열 (또는 짝수 열)의 모든 메모리 셀에 대해서 동시에 이루어질 수 있다.
상기 메모리 스트링이 두 개의 선택 트랜지스터들에 연결되는 실시 예에 있어서, 상기 메모리 배열에서 상기 메모리 스트링의 선택 메모리 셀에 대한 프로그램 동작은: 상기 선택 메모리 셀이 연결된 선택 워드라인에는 프로그램 전압(Vpgm)을, 상기 선택 워드라인 이외의 미선택 워드라인들에는 상기 프로그램 전압보다 낮은 프로그램통과 전압(Vpass)을 인가하고; 상기 선택 메모리 셀의 소오스 측의 선택 트랜지스터가 도통 되도록 상기 선택 메모리 셀의 소오스 측의 선택 라인에는 제1 선택 전압을, 상기 선택 메모리 셀의 드레인 측의 선택 트랜지스터가 도통 되지 않도록 상기 선택 메모리 셀의 드레인 측의 선택 라인에는 제2 선택 전압을 인가하고; 상기 선택 메모리 셀의 소오스 측에 연결된 비트라인에는 접지전압을, 상 기 선택 메모리 셀의 드레인 측에 연결된 비트라인에는 소정의 양의 프로그램방지 비트라인 전압을 인가하는 것을 포함한다. 여기서, 상기 제1 선택 전압은 상기 제1 선택 트랜지스터의 문턱 전압 및 상기 제2 선택 트랜지스터의 문턱 전압보다 큰 값을 가지며 상기 제2 선택 전압은 상기 제1 선택 트랜지스터의 문턱 전압 및 상기 제2 선택 트랜지스터의 문턱 전압 사이의 값을 나타낸다. 또는 그 반대로, 상기 제2 선택 전압은 상기 제1 선택 트랜지스터의 문턱 전압 및 상기 제2 선택 트랜지스터의 문턱 전압보다 큰 값을 가지며 상기 제1 선택 전압은 상기 제1 선택 트랜지스터의 문턱 전압 및 상기 제2 선택 트랜지스터의 문턱 전압 사이의 값을 나타낸다.
상기 프로그램 전압(Vpgm)은 예컨대 약 18볼트 정도이고 상기 프로그램통과 전압(Vpass)은 예컨대 약 10볼트 정도이고 프로그램방지 비트라인 전압은 예컨대 1 내지 3볼트 정도, 바람직하게는 약 1.8볼트이다.
상기 메모리 스트링이 네 개의 선택 트랜지스터들에 연결되는 실시 예에 있어서, 상기 메모리 스트링의 선택 메모리 셀에 대한 프로그램 동작은: 상기 선택 메모리 셀이 속한 행의 선택 워드라인에는 프로그램 전압(Vpgm)을, 상기 선택 워드라인 이외의 미선택 워드라인들에는 상기 프로그램 전압보다 낮은 프로그램통과 전압(Vpass)을 인가하고; 상기 선택 메모리 셀의 소오스 측의 두 선택 트랜지스터들이 도통 되도록 그리고 상기 선택 메모리 셀의 드레인 측의 두 선택 트랜지스터들이 동시에 도통 되지 않도록, 상기 선택 라인들 각각에 적절한 선택 전압을 인가하고; 상기 선택 메모리 셀의 소오스 측에 연결된 비트라인에는 접지전압을, 상기 선택 메모리 셀의 드레인 측에 연결된 비트라인에는 소정의 양의 프로그램방지 비트 라인 전압을 인가하는 것을 포함한다. 예컨대, 상기 상부 제1 선택 라인 및 상기 하부 제2 선택 라인에는 제1 선택 전압을 인가하고, 상기 하부 제1 선택 라인 및 상부 제2 선택 라인에는 제2 선택 전압을 인가한다. 여기서, 상기 제1 선택 전압은 상기 제1 선택 트랜지스터의 문턱 전압 및 상기 제2 선택 트랜지스터의 문턱 전압보다 큰 값을 가지며 상기 제2 선택 전압은 상기 제1 선택 트랜지스터의 문턱 전압 및 상기 제2 선택 트랜지스터의 문턱 전압 사이의 값을 가진다. 또는 그 반대로, 상기 제2 선택 전압은 상기 제1 선택 트랜지스터의 문턱 전압 및 상기 제2 선택 트랜지스터의 문턱 전압보다 큰 값을 가지며 상기 제1 선택 전압은 상기 제1 선택 트랜지스터의 문턱 전압 및 상기 제2 선택 트랜지스터의 문턱 전압 사이의 값을 가진다.
상기 메모리 셀에 대한 프로그램 동작은 상기 선택 트랜지스터들, 비트라인 및 워드라인에 인가되는 전압의 적절한 선택에 의해서 인접한 메모리 셀에 대한 영향 없이 한 번에 특정 행의 홀수 열 (또는 짝수 열)의 모든 메모리 셀에 대해서 동시에 이루어질 수 있다.
상기 메모리 스트링이 두 개 또는 네 개의 선택 트랜지스터들에 연결되는 실시 예들에 있어서, 메모리 셀들에 대한 소거 동작은: 상기 선택 라인들 및 상기 비트라인들을 플로팅시키고; 상기 워드라인들을 접지시키고; 기판에 소거전압을 인가하는 것을 포함한다. 상기 메모리 셀들에 대한 소거 동작은 상기 선택 트랜지스터들, 비트라인 및 워드라인에 인가되는 전압의 적절한 선택에 의해서, 다수 개의 메모리 스트링들의 모든 메모리 셀들에 대해서 이루어질 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 전압 등을 기술하기 위해서 사용되었지만, 이들 영역, 소자가 이 같은 용어들에 의해서 한정되어서는 안 된다. 또한, 이들 용어들은 단지 어느 소정 영역 또는 소정 전압을 다른 영역 또는 다른 전압과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1 영역 또는 제1 전압으로 언급된 것이 다른 실시 예에서는 제2 영역 또는 제2 전압으로 언급될 수도 있다.
<메모리 소자>
(제1 실시 예)
도 6a는 본 발명의 제1 실시 예에 따른 불휘발성 메모리 소자(60)를 개략적으로 도시하는 단면도이고 도 6b는 도 6a의 메모리 소자에 대한 등가 회로도이다. 도 6a 및 도 6b를 참조하면, 본 발명의 제1 실시 예에 따른 불휘발성 메모리 소자 (60)는 기판(61), 상기 기판(61)에 떨어져 형성된 두 접합 영역들(67L, 67R), 상기 두 접합 영역들(67L, 67R) 사이의 채널 영역 상에 형성되고 격벽 절연막(68)에 의해 분리된 두 개의 메모리 셀들(66L, 66R)을 포함한다. 각 메모리 셀(66L;66R)은 층층이 쌓인 메모리층(63L;63R) 및 게이트(65L;65R)를 포함한다. 메모리 셀(66L) (제1 메모리 셀 또는 좌측 메모리 셀) 아래에는 채널 영역(Ls1) (제1 채널 영역 또는 좌측 채널 영역)이 정의되고, 메모리 셀(66R) (제2 메모리 셀 또는 우측 메모리 셀) 아래에는 채널 영역(Ls2) (제2 채널 영역 또는 우측 채널 영역)이 정의되고, 격벽 절연막(68) 아래에는 채널 영역(Lc) (제3 채널 영역 또는 중간 채널 영역)이 정의된다. 좌측 채널 영역(Ls1)은 좌측 메모리 셀의 게이트(65L)에 의해서 제어되고 우측 채널 영역(Ls2)은 우측 메모리 셀(66R)의 게이트(65R)에 의해서 제어되고, 중간 채널 영역(Lc)은 좌측의 게이트(65L) 또는 우측의 게이트(65R)에 의해서 제어된다. 즉, 중심 채널 영역(Lc)은 그 양측에 있는 두 개의 게이트들(65L, 65R)에 의한 가장자리 전기장(Fringe Electrical Field)의 영향으로 형성되는 커플링 커패시터(CL, CR)에 의해 제어된다.
기판(61) 및 접합 영역들(67L, 67R)의 도전형에 따라 메모리 셀들(66L, 66R)은 엔 채널 소자 또는 피 채널 소자가 된다. 예컨대, 기판(61)이 피 형이고 접합 영역들(67L, 67R)이 엔 형이면 엔 채널 메모리 소자이고, 반대로 기판(61)이 엔 형이고 접합 영역들(67L, 67R)이 피 형이면 피 채널 메모리 소자이다.
메모리 셀들(66L, 66R)은 대칭적이다. 예컨대, 좌측의 메모리 셀(66L)을 위 해서는 좌측의 접합 영역(67L)은 소오스로 작용을 하고 우측의 접합 영역(67R)은 드레인으로 작용을 한다. 반대로 우측의 메모리 셀(66R)을 위해서는 좌측의 접합 영역(67L)은 드레인으로 작용을 하고 우측의 접합 영역(67R)은 소오스로 작용을 한다. 접합 영역들(67L, 67R)은 엔 채널 메모리 소자의 경우 비소가, 피 채널 메모리 소자의 경우 붕소가 1x1015 내지 5x1015atoms/cm2 의 도즈(dose) 범위로 30keV 내지 50keV 의 에너지로 주입되어 형성된다.
각각의 메모리층(63L;63R)은 층층이 쌓인 터널 산화막(62a), 전하 트랩층(62b) 및 차단 절연막(62c)을 포함한다. 전하 트랩층(62b)은 바람직하게 질화막이다. 전하 트랩층(62b)으로서 질화막 뿐만 아니라, 알루미늄산화막(Al2O3), 하프늄산화막(HfO), 하프늄알루미늄산화막(HfAlO), 하프늄실리콘산화막(HfSiO) 등과 같이 전하의 트랩 밀도(trap density)가 많은 절연체가 사용되거나 도핑된 폴리실리콘, 금속(Metal), 그리고 이 물질들의 나노크리스탈이 사용될 수 있다.
차단 절연막(62c)은 바람직하게 산화막이다. 차단 절연막(62c)으로서 산화막뿐만 아니라 알루미늄산화막(Al2O3), 하프늄산화막(HfO), 하프늄알루미늄산화막(HfAlO), 하프늄실리콘산화막(HfSiO) 등과 같이 유전율이 높은 절연체가 사용될 수 있다.
더 바람직하게는 터널 산화막(62a)은 예컨대, 35 내지 40 옹스트롬의 두께를 가지는 열산화막이고, 차단 절연막(62c)은 예컨대 100 내지 200옹스트롬의 두께를 가지는 산화막이며, 전하 트랩층(62b)은 예컨대 70 내지 150 옹스트롬의 두께를 가 지는 질화막이다. 적절한 조합의 바이어스 전압이 접합 영역들(67L, 67R), 기판(61) 및 게이트들(65L, 65R)에 인가되면 전하가 터널 산화막(62a)을 터널링하여 또는 터널 산화막(62a)의 전위 장벽을 뛰어 넘어 전하 트랩층(62b)에 트랩된다. 전하 트랩층(62b)의 낮은 도전성 때문에, 전하 트랩층(62b)에 트랩된 전하는 이동 또는 확산하지 않는다. 차단 절연막(62c)은 전하 트랩층(62b) 및 게이트(65L;65R) 사이를 절연시키며 그들 사이에서의 전하의 이동을 방지한다. 메모리층(63L;63R)을 형성하는 터널 산화막(62a), 전하 트랩층(62b) 및 차단 절연막(62c)의 두께는 바이어스 조건에 따라 그리고/또는 원하는 프로그램/소거 방식에 따라 적절하게 선택된다.
전하, 예컨대 전자를 메모리 셀의 전하 트랩층(62b)으로 주입할 때, 두 메모리 셀들(66L;66R) 사이에 개재하는 격벽 절연막(68)에는 전하가 축적되지 않는 것이 바람직하다. 이를 위해서, 본 발명의 실시 예들에서 격벽 절연막(68)은 트랩 영역을 갖지 않는 절연막이 사용된다. 프로그램 동작시 전하가 격벽 절연막에 축적될 경우 프로그램 효율이 떨어질 수 있고 읽기 동작시 메모리 셀의 문턱전압에도 영향을 줄 수 있다. 또한 소거 동작시에 격벽 절연막에 축적된 전하를 완전히 제거하기 위한 소거 시간이 증가할 수 있다. 바람직하게 격벽 절연막(68)은 실리콘 산화막이다. 또 격벽 절연막(68)은 높은 집적도를 위해서는 가능한 얇은 것이 바람직하다. 바람직하게 격벽 절연막(68)은 메모리층(63L;63R)의 두께보다 얇다. 또, 중간 채널 영역(Lc)에 대한 게이트의 제어 능력을 향상시키기 위해서, 메모리층들(63L, 63R) 사이의 격벽 절연막은 고유전율을 가지며, 게이트들(65L, 65R) 사이의 격벽 절연막 은 이들 사이의 커플링을 줄이기 위해서 저유전율을 가질 수 있다.
게이트(65L, 65R)는 특별히 여기에 한정되는 것은 아니며, 예컨대, 불순물이 도핑된 폴리실리콘으로 형성될 수 있다.
이상에서 설명한 본 실시 예에 따르는 메모리 소자는 두 접합 영역들(67L, 67R) 사이에 전하 트랩 사이트를 갖지 않는 격벽 절연막(68)에 의해 물리적으로 분리된 두 개의 게이트(65L, 65R)와 각각의 게이트와 기판의 채널 영역 사이에 전하를 저장하는 전하 트랩층(62b)을 갖는 메모리층(63L, 63R)을 포함한다. 따라서, 두 접합 영역들(67L, 67R), 기판(61), 그리고 각각의 게이트(65L, 65R)에 적절한 조합으로 전압을 인가함으로써 각각 전하 트랩층에 선택적으로 또는 일괄적으로 전자 및 정공을 주입/방출하여, 메모리 소자의 문턱 전압을 변화시킬 수 있다.
또한, 두 메모리 셀들이 얇은 격벽 절연막(68)에 의해서 격리되어 있어 높은 집적도를 갖는 메모리 소자를 구현할 수 있다.
(제2 실시 예)
도 7a는 본 발명의 제2 실시 예에 따른 불휘발성 메모리 소자를 개략적으로 도시하는 단면도이고 도 7b는 그에 대한 등가 회로도이다. 본 실시 예의 불휘발성 메모리 소자는 도 6a 및 도 6b를 참조하여 설명한 불휘발성 메모리 소자와 비교해서 채널 영역에 접합 영역들(67L, 67R)의 도전형과 동일한 도전형의 불순물 확산층(78)을 더 구비한다. 따라서 본 실시 예에 따르면, 각 메모리 셀(66L, 66R)은 처음부터 그 문턱 전압이 음의 값을 가지는 공핍형일 수 있다. 불순물 확산층(78)은 피 형 또는 엔 형의 불순물 이온이 주입되어 형성된다. 피 형 채널의 경우 붕소가 30 내지 50keV의 에너지로 1x1012 내지 1x1013 atoms/cm2 범위의 도즈로 이온 주입되어 형성된다. 엔 형 채널의 경우 비소 또는 인이 30 내지 50keV의 에너지로 1x1012 내지 1x1013/cm 범위의 도즈로 이온 주입되어 형성된다. 불순물 확산층(78)은 기판(61)과 반대 도전형의 불순물이 이온 주입되어 채널 영역에 축적되거나, 채널 영역의 도전형이 반전되도록 불순물 이온의 도즈가 결정될 수 있다. 이 불순물 확산층(78)은 각 메모리 셀(66L, 66R) 하부의 채널 영역(Ls1, Ls2) 뿐만 아니라 격벽 절연막(68) 하부의 중간 채널 영역(Lc)에도 형성되어 있다. 따라서, 도 6a 및 도 6b를 참조하여 설명한 불휘발성 메모리 소자와 비교해서, 각 메모리 셀의 게이트(65L, 65R)에 의한 중간 채널 영역(Lc)의 제어가 반드시 필요하지 않게 되거나 더욱 쉬워 질 수 있다.
각 메모리 셀의 문턱 전압은 또한 게이트의 일함수(work function)를 적절히 조작(engineering)하는 것에 의해 이루어질 수 있다. 예컨대, 게이트를 불순물이 도핑된 폴리실리콘으로 형성하고 그 불순물의 농도를 적절히 조절하는 것에 의해 일함수를 조절할 수 있다. 또 게이트를 폴리실리콘 및 금속의 다층막을 형성하는 것에 의해 게이트의 일함수를 조절할 수 있다.
(제3 실시 예)
도 8a는 본 발명의 제3 실시 예에 따른 불휘발성 메모리 소자를 개략적으로 도시하는 단면도이고 도 8b는 그에 대한 등가 회로도이다. 본 실시 예의 불휘발성 메모리 소자는 도 6a 및 도 6b를 참조하여 설명한 불휘발성 메모리 소자와 비교해 서 격벽 절연막(68) 하부의 중간 채널 영역(Lc)에 접합 영역 또는 불순물 확산 영역(88)을 더 구비한다. 불순물 확산 영역(88)은 접합 영역들(67L, 67R)의 도전형과 동일한 도전형의 불순물 이온이 주입되어 형성된다. 따라서, 도 7a 및 도 7b를 참조하여 설명한 메모리 소자와 마찬가지로, 각 메모리 셀의 게이트(65L, 65R)에 의한 중간 채널(Lc)의 제어가 반드시 필요하지 않게 되거나 보다 용이하게 된다.
불순물 확산 영역(88)은 접합 영역들(67L, 67R)보다 상대적으로 더 얕게 형성된다. 또, 불순물 확산 영역(88)은 접합 영역들(67L, 67R)보다 상대적으로 더 낮은 농도를 가진다. 예컨대, 불순물 확산 영역(88)은 엔 채널의 경우 비소가, 피 채널의 경우 붕소가 5x1014 내지 1x1015 atoms/cm2 의 도즈 범위로 10keV 내지 30keV의 에너지 범위로 이온 주입되어 형성된다.
<메모리 소자 동작>
프로그램/소거 동작
이상에서 설명한 본 발명의 여러 실시 예들에 따른 메모리 소자에 대한 프로그램은 메모리 셀의 전하 트랩층에 전자(electron)를 주입하는 것을 가리킬 수 있다. 반대로 소거(erase)는 전하 트랩층으로부터 채널 영역으로 전자를 방출하는 것을 가리킬 수 있다. 한편, 정공(hole)의 경우 그 반대의 경우를 가리킬 수 있다. 또한, 프로그램은 메모리 셀의 문턱 전압을 증가시키는 것을 가리킬 수 있으며, 소거는 메모리 셀의 문턱 전압을 감소시키는 것을 가리킬 수 있다. 또, 프로그램된 메모리 셀을 제2 상태라고 언급할 수 있으며 소거된 메모리 셀을 제1 상태라고 언 급할 수 있다. 다른 값들을 가질 수 있겠지만, 예시적인 측면에서 프로그램된 메모리 셀 (제2 상태의 메모리 셀)의 문턱 전압을 약 3볼트로, 소거된 메모리 셀 (제1 상태의 메모리 셀)의 문턱 전압을 약 -3볼트로 가정한다.
이상에서 설명한 본 발명의 여러 실시 예들에 따르면 각 메모리 셀(66L, 66R)이 격벽 절연막(68)에 의해 서로 물리적으로 절연되어 있기 때문에, 게이트, 접합 영역 및 기판에 인가하는 전압을 적절히 선택함으로써, 각 메모리 셀이 독립적으로 프로그램 또는 소거될 수 있다. 즉, 둘 중 어느 하나가 선택적으로 프로그램/소거되거나, 두 메모리 셀들 모두가 프로그램/소거되거나 또는 둘 중 어느 것도 프로그램/소거되지 않을 수 있다.
예컨대, 메모리 소자에서, 어느 하나의 접합 영역 및 반도체 기판에 접지 전압을 인가하고, 다른 하나의 접합 영역에 제어 전압을 인가하고, 상기 제어 전압이 인가된 접합 영역에 인접한 메모리 셀의 게이트에는 제1 고전압을 인가하고, 상기 접지 전압이 인가된 접합 영역에 인접한 메모리 셀의 게이트에는 상기 제1 고전압보다 작은 제2 고전압을 인가하면, 상기 반도체 기판의 채널 영역으로부터 상기 제1 고전압이 인가된 메모리 셀의 전하 트랩층에 열전자가 채널 열전자 주입 방식으로 주입된다.
상기 제2 고전압은 상기 접지 전압이 인가된 접합 영역에 인접한 메모리 셀 아래에 채널이 형성될 수 있도록 (채널이 형성되어 전류가 흐를 수 있도록) 하며, 상기 제1 고전압은 상기 제어 전압이 인가된 접합 영역 부근에서 열전자가 발생하여 상기 전하 트랩층 주입되도록 한다. 상기 제어 전압은 상기 어느 하나의 접합 영역 및 상기 다른 하나의 접합 영역 사이에 수평 전계를 인가하기 위한 것이다. 상기 제어 전압은 예컨대 3.5 내지 5.5볼트 일수 있다. 상기 제1 고전압은 예컨대 4.5 내지 6.5볼트이고 상기 제2 고전압은 예컨대 3 내지 4.5볼트이다.
상기 메모리 소자에서, 접지 전압을 상기 두 접합 영역들 그리고 상기 반도체 기판에 인가하고, 어느 하나의 메모리 셀의 게이트에 프로그램/소거 전압을 인가하고, 다른 하나의 메모리 셀의 게이트에 상기 접지 전압을 인가하거나 또는 상기 프로그램/소거 전압보다 낮은 프로그램/소거 방지 전압을 인가하면, 반도체 기판의 채널 영역으로부터 상기 프로그램/소거 전압이 인가된 메모리 셀의 전하 트랩층으로 또는 그 반대 방향으로 전자가 터널링 방식으로 주입 또는 방출된다. 여기서 상기 터널 산화막의 두께가 30옹스트롬 이하일 경우 터널링 현상은 주로 직접 터널링(direct tunneling)이고, 그 이상일 경우 터널링 현상은 주로 파울러-노드하임 터널링(Fauler-Nordheim tunneling)으로 이루어진다.
예컨대, 상기 프로그램/소거 전압 및 상기 프로그램/소거 방지 전압이 양의 값을 가지면 전자가 상기 반도체 기판의 채널 영역으로부터 상기 터널 산화막을 통과하여 상기 프로그램/소거 전압이 인가된 메모리 셀의 전하 트랩층으로 주입된다. 이때, 정공은 전자의 이동 방향과 반대 방향으로 이동할 것이다. 반면 상기 프로그램/소거 전압 및 상기 프로그램/소거 방지 전압이 음의 값을 가지면 전자가 상기 프로그램/소거 전압이 인가된 메모리 셀의 전하 트랩층으로부터 상기 터널 산화막을 통과하여 상기 반도체 기판의 채널 영역으로 방출된다. 이때, 정공의 이동 방향은 전자의 이동 방향과 반대 방향으로 이동할 것이다.
상기 프로그램/소거 전압은 채널 영역의 전자가 상기 터널 산화막을 통과할 수 있도록 충분히 높은 전압, 예컨대 약 15볼트 정도를 가진다. 상기 프로그램/소거 방지 전압은 그것이 가해지는 메모리 셀이 프로그램/소거되는 것을 방지하기 위해 인가되는 것으로서, 상기 프로그램/소거 전압보다 낮은 전압, 예컨대, 접지 전압(0V) 또는 0.4볼트 내지 0.5볼트의 저전압을 가진다. 한편, 두 개의 메모리 셀들의 게이트에 모두 상기 프로그램/소거 전압이 인가되면, 두 개의 메모리 셀들에서 동시에 전하의 이동이 발생한다.
상기 메모리 소자에서, 어느 하나의 접합 영역 및 상기 반도체 기판에 접지 전압을 인가하고, 다른 하나의 접합 영역에 양의 제1 고전압을 인가하고, 상기 제1 고전압이 인가된 접합 영역에 인접한 메모리 셀의 게이트에 음의 제2 고전압을 인가하고, 상기 접지 전압이 인가된 접합 영역에 인접한 메모리 셀의 게이트에 접지 전압을 인가하면, 상기 제1 고전압이 인가된 접합 영역에 밴드-투-밴드-터널링 방식으로 생성된 열정공이 상기 제2 고전압이 인가된 메모리 셀의 전하 트랩층으로 주입된다.
상기 음의 제2 고전압이 가해지는 게이트에 중첩(overlap)되는 상기 양의 제1 고전압이 가해지는 접합 영역에서 열정공들이 발생되고 일부가 상기 게이트에 가해지는 음의 제2 고전압에 의한 전계에 의해 전하 트랩층으로 주입된다. 예컨대 상기 양의 제1 고전압은 3.5 내지 5.5볼트이며, 상기 음의 제2 고전압은 -3 내지 -1볼트이다. 여기서, 두 메모리 셀들 모두의 게이트들에 상기 음의 제2 고전압을 인가하고 두 접합 영역들 모두에 상기 양의 제1 고전압을 인가하면 두 접합 영역들 모두에서 열정공들이 발생하고 이들이 두 메모리 셀들의 전하 트랩층으로 주입된다.
전하 트랩층에 전자가 주입되면 (예컨대, 프로그램 상태 또는 제2 상태) 그 메모리 셀의 문턱 전압은 증가하며 반대로 전가가 전하 트랩층으로부터 빠져나가게 (예컨대, 소거 상태 또는 제1 상태) 되면 문턱 전압은 감소한다. 예컨대, 프로그램 상태의 메모리 셀의 문턱 전압은 약 3볼트이고, 소거 상태의 문턱 전압은 약 -3볼트로 설정될 수 있다.
읽기 동작
본 발명의 메모리 소자에 대한 읽기 동작은 다음과 같다. 어느 하나의 접합 영역 (선택된 메모리 셀에 인접한 접합 영역)에는 접지 전압(OV)을, 다른 하나의 접합 영역 (선택되지 않은 메모리 셀에 인접한 접합 영역)에는 상기 접지 전압보다 큰 읽기 전압(Vread)을 인가하고, 접지 전압이 인가된 접합 영역에 인접한 메모리 셀 (선택 메모리 셀)의 게이트에는 제1 상태의 문턱 전압 및 제2 상태의 문턱 전압 사이의 값을 갖는 제1 제어 전압을 인가하고, 읽기 전압이 인가된 접합 영역에 인접한 메모리 셀 (미선택 메모리 셀)의 게이트에는 제1 상태 및 제2 상태의 문턱 전압보다 높은 값을 갖는 제2 제어 전압을 인가하고, 반도체 기판에는 상기 접지 전압 또는 상기 접지 전압보다 큰 양의 저전압을 인가한다. 이에 따라 각 메모리 셀들의 상태에 따라서 두 접합 영역들 사이의 채널에서 전류가 잘 흐르거나 (낮은 저항 상태) 또는 전류가 잘 흐르지 않은 상태 (높은 저항 상태)가 된다.
도 6a 및 도 6b를 참조하여, 좌측 메모리 셀(66L)을 읽기 위해서, 우측 메모 리 셀(66R) 하부에 채널을 형성할 필요가 있다 (반대로 우측 메모리 셀(66R)을 읽기 위해서는 좌측 메모리 셀(66L) 하부에 채널을 형성할 필요가 있다). 우측 메모리 셀(66R) 하부에 채널을 형성하기 위해서 우측 게이트(65L)에는 2 내지 6볼트의 전압을 바람직하게는 약 4볼트를 인가하고, 우측 접합 영역(67R)에는 0.5 내지 약 1.5볼트를 바람직하게는 약 1볼트를 인가한다. 좌측 메모리 셀(66L)을 읽기 위해서 좌측 메모리 셀(66L)의 게이트(65L) 및 좌측 접합 영역(67L)에 접지 전압을 인가한다. 그리고 기판(61)에 접지 전압 또는 양의 낮은 전압 예컨대 0.3 내지 0.6볼트(바람직하게는 0.4 내지 0.5볼트)를 인가한다.
약 3볼트의 문턱 전압을 갖는 우측 메모리 셀(66R)의 우측 게이트(65R)에 인가된 약 4볼트의 전압에 의해서 그 메모리 셀(66R) 하부에 채널이 형성되고 또한 격벽 절연막(68) 하부에도 채널이 형성된다. 반면, 약 3볼트의 문턱 전압을 갖는 좌측 메모리 셀(66L)의 좌측 게이트(65L)에 접지 전압이 인가되기 때문에 그 메모리 셀(66L) 하부에는 채널이 형성되지 않는다. 즉 두 접합 영역들(67L, 67R) 사이의 채널 영역 전체에 걸쳐 채널이 형성되지 않고 불연속적인 채널이 형성된다. 따라서, 두 접합 영역들(67L, 67R) 사이의 채널 영역에서 전류가 잘 흐르지 못하는 높은 저항 상태가 된다. 여기에 주목할 것은, 선택되는 메모리 셀(66L)에 인접한 접합 영역(67L)에 0V 를 인가하고, 선택되지 않은 메모리 셀(66R)에 인접한 접합 영역(67R)에 보다 높은 전압을 인가하는 것이 중요하다. 그 이유는, 메모리 소자가 단채널을 가지기 때문에, 메모리 소자의 접합 영역에 인가하는 전압을 최소화하여 드레인 기인 배리어 강하 (DIBL:Drain Induced Barrier Lowering)을 최대한 억제함 으로써, 결과적으로 단채널 효과를 줄이기 위함이다. 또 기판(61)에 양의 저전압이 인가될 경우, 기판(61) 및 접합 영역 사이에 공핍 영역의 폭이 줄어들어 단채널 효과가 더욱 개선된다.
여기서, 우측 메모리 셀(66R)을 읽기 위해서는, 좌측의 게이트(65L) 및 좌측 접합 영역(67L)과 우측 게이트(65R) 및 우측 접합 영역(67R)에 인가되는 전압을 서로 바꾸면 된다. 즉, 우측 게이트(65R) 및 우측 접합 영역(67R)에 접지 전압을, 좌측 게이트(65L)에 2 내지 6볼트 (바람직하게 4볼트)를, 좌측 접합 영역(67L)에 0.5 내지 1.5볼트 (바람직하게 약 1볼트)를 인가한다. 이 경우, 좌측 메모리 셀(66L) 하부에는 채널이 형성되지만 우측 메모리 셀(66R) 하부에는 채널이 형성되지 않는다.
도 6a 내지 도 8a에 개시된 본 발명의 메모리 소자를 실제 적용하기 위한 메모리 배열은 메모리 소자 종류에 따라 다양한 형태를 가질 수 있다. 이하에서는 예시적인 측면에서 낸드형 플래시 소자(NAND FLASH DEVICE)를 위한 메모리 배열을 설명하기로 한다.
<메모리 배열>
(제1 메모리 배열 구조)
도 9는 본 발명의 실시 예에 따른 메모리 배열 일부분을 개략적으로 도시한다. 도 9를 참조하면, 본 발명의 메모리 배열은 단위 메모리 셀이 행렬로 배열된 메모리 영역(110), 메모리 영역(110) 상부 및 하부에 선택 트랜지스터들이 형성된 선택 트랜지스터 영역들(111a, 111b)을 포함한다. 선택 트랜지스터를 통해서 비트 라인이 메모리 셀에 정한 바대로 연결된다.
열 방향 (y축 방향)으로 소정 개수의 단위 메모리 셀들 (예컨대 16개의 단위 메모리 셀들)이 연결되어 하나의 메모리 스트링을 형성한다. 도 9에는 다섯 개의 메모리 스트링들(MS[n-1], MS[n], MS[n+1], MS[n+2], MS[n+3])이 나타나 있다. 행 방향 (x축 방향)의 메모리 셀들은 동일한 워드라인에 의해서 제어된다. 즉, 동일한 행 방향의 메모리 셀들의 게이트가 워드라인을 형성한다.
도 9의 메모리 배열에서, 메모리 영역(110)의 단위 메모리 셀은, 특별히 여기에 한정되는 것은 아니며, 도 6a 내지 도 8a에 도시된 메모리 셀 구조를 나타낸다. 즉, 단위 메모리 셀이 격벽 절연막에 의해 분리되고 독립적으로 제어되는 두 개의 메모리 셀들을 포함한다. 여기서, 도 9의 메모리 배열에서 메모리 영역을 형성하는 단위 메모리 셀은 단일 비트 불휘발성 메모리 소자일 수도 있다.
메모리 스트링들 각각은 네 개의 선택 트랜지스터들을 가진다. 그 중 두 개(ST1, ST2)는 메모리 스트링의 한 끝단인 첫 번째 메모리 셀에 직렬로 연결되고 나머지 두 개(ST2, ST1)는 메모리 스트링의 다른 끝단인 마지막 메모리 셀에 직렬로 연결된다. 동일한 행 방향의 선택 트랜지스터들(ST1, ST2)은 동일한 선택 라인에 의해 제어된다. 즉, 동일한 행의 선택 트랜지스터들의 게이트는 선택 라인을 형성한다. 도 9에는 네 개의 선택 라인들(SLO[1], SLE[1], SLO[0], SLE[0])이 나타나 있다. 이하의 설명에서, 선택 라인(SLE[1])을 상부 제1 선택 라인으로, 선택 라인(SLO[1])을 상부 제2 선택 라인으로, 선택 라인(SLE[0])를 하부 제1 선택 라인으로, 선택 라인(SL0[0])를 하부 제2 선택 라인으로 언급하기로 한다.
여기서 주목할 점은 네 개의 선택 트랜지스터들은 제1 크기의 문턱 전압을 갖는 두 개의 제1 선택 트랜지스터들(ST1) 및 제2 크기의 문턱 전압을 갖는 두 개의 제2 선택 트랜지스터들(ST2)로 구별된다는 것이다. 또, 하나의 메모리 스트링 내에서 첫 번째 메모리 셀에 제1 선택 트랜지스터(ST1) 및 제2 선택 트랜지스터(ST2) 순서로 연결되고, 마지막 메모리 셀에는 제2 선택 트랜지스터(ST2) 및 제1 선택 트랜지스터(ST1) 순서로 연결된다. 그리고 인접한 메모리 스트링들 사이에서 제1 및 제2 선택 트랜지스터의 연결 순서는 역순서가 된다. 예컨대, 메모리 스트링(MS[n-1])의 첫 번째 메모리 셀에는 제1 선택 트랜지스터(ST1) 및 제2 선택 트랜지스터(ST2) 순서로 선택 트랜지스터가 연결되고, 상기 메모리 스트링(MS[n-1])에 인접한 메모리 스트링(MS[n])의 첫 번째 메모리 셀에는 제2 선택 트랜지스터(ST2) 및 제1 선택 트랜지스터(ST1) 순서로 선택 트랜지스터가 연결된다. 따라서, 선택 라인들 각각에는 행 방향으로 서로 다른 문턱 전압을 갖는 제1 선택 트랜지스터 및 제2 선택 트랜지스터가 교호(交互)적으로 연결된다.
도 9에는 네 개의 비트라인들(BL[n-1], BL[n], BL[n+1], BL[n+2])이 나타나 있다. 비트라인들 각각은 비트라인 콘택트(BLC)를 통해서 행 방향으로 인접한 제1 선택 트랜지스터(ST1) 및 제2 선택 트랜지스터(ST2)에 연결된다. 행 방향으로 인접한 서로 다른 문턱 전압을 갖는 두 선택 트랜지스터들의 접합 영역 (예컨대 드레인)은 콘택트 패드와 같은 연결 수단을 통해서 서로 전기적으로 연결되고 콘택트 패드에 비트라인 콘택트를 통해서 비트라인이 연결된다. 그리고 비트라인 콘택트는 메모리 영역(110)의 상부 및 하부에 교호적으로 형성된다. 즉, 비트라인(BL[n-1]) 은 메모리 스트링(MS[n-1]의 첫 번째 메모리 셀에 제1 선택 트랜지스터(ST1)를 통해 연결된 제2 선택 트랜지스터(ST2)와 메모리 스트링(MS[n])의 첫 번째 메모리 셀에 제2 선택 트랜지스터(ST2)를 통해 연결된 제1 선택 트랜지스터(ST1)에 연결되고, 비트라인(BL[n])은 메모리 스트링(MS[n]의 마지막 메모리 셀에 제1 선택 트랜지스터(ST1)를 통해 연결된 제2 선택 트랜지스터(ST2)와 메모리 스트링(MS[n+1])의 마지막 메모리 셀에 제2 선택 트랜지스터(ST2)를 통해 연결된 제1 선택 트랜지스터(ST1)에 연결된다. 결국, 메모리 스트링의 양 끝단의 메모리 셀은 서로 다른 열에 속하는 두 개의 비트라인들에 연결된다. 예컨대, 메모리 스트링(MS[n])의 한 끝단인 첫 번째 메모리 셀에는 비트라인(BL[n-1])이 연결되고 메모리 스트링의 다른 끝단인 마지막 메모리 셀에는 비트라인(BL[n])이 연결된다.
따라서 본 실시 예의 메모리 배열 구조에 따르면 특정 메모리 스트링의 양 끝단에 인접한 두 비트라인들의 연결 여부 및 상기 인접한 두 비트라인들에 인가하는 상대적인 전압 크기에 따라서 메모리 스트링의 소오스 측(source side) 및 드레인 측(drain side)이 서로 변하게 된다. 예컨대, 선택 트랜지스터들을 통해서 상대적으로 더 높은 전압이 인가되는 비트라인에 연결된 메모리 스트링의 한 끝단이 드레인 측이고, 상대적으로 더 낮은 전압이 인가되는 비트라인에 연결된 메모리 스트링의 다른 끝단이 소오스 측이다. 한편 메모리 스트링의 일 끝단에는 비트라인이 연결되고, 메모리 스트링의 다른 끝단에는 비트라인이 연결되지 않아 플로팅 될 수 있다. 이 경우, 상기 일 끝단에 연결된 비트라인에 양의 전압이 인가될 경우, 상기 일 끝단이 드레인 측이고, 상기 일 끝단에 연결된 비트라인에 0볼트가 인가될 경 우, 상기 일 끝단이 소오스 측이다.
본 실시 예의 메모리 배열에 따르면 서로 다른 문턱 전압을 가지는 두 개의 선택 트랜지스터들이 서로 교호적으로 각 메모리 스트링의 첫 번째 메모리 셀에 그리고 마지막 메모리 셀에 연결되고, 그리고 인접한 메모리 스트링들 사이에서는 역순서로 연결된다. 따라서, 선택하고자 하는 특정 메모리 스트링에 연결된 모든 선택 트랜지스터들이 도통 되도록 선택라인들에 적절한 바이어스 전압을 인가하면, 메모리 배열에 대한 읽기 동작시 선택하고자 하는 특정 메모리 스트링만이 선택되고 선택된 특정 메모리 스트링에 바로 인접한 메모리 스트링의 양끝단은 동시에 두 비트라인들에 연결되지 않는다. 읽기 동작에 대해서는 뒤에서 보다 상세히 설명될 것이다.
본 발명의 메모리 소자가 유용하게 적용되는 낸드 플래시 메모리의 경우, 한 번에 동시에 여러 개의 메모리 스트링들이 선택될 수 있다. 예컨대, 홀수 번째 열 (또는 짝수 번째 열)의 메모리 스트링들에 대해서 동시에 프로그램/소거 및 읽기 동작이 수행될 수 있다. 서로 다른 문턱 전압을 갖는 선택 트랜지스터들로 인해서, 홀수 번째 열의 메모리 스트링들이 선택될 때, 짝수 번째 열의 메모리 스트링들은 선택되지 않는다. 더 나아가서 특정 블록의 모든 스트링들에 대해서 동시에 소거 동작이 진행될 수 있다. 소거 동작에 대해서는 뒤에 상세히 설명될 것이다.
또한, 메모리 스트링의 양 끝단들에 연결된 선택라인들에 인가되는 전압 조합에 의한 두 비트라인들의 연결 상태 그리고 두 비트라인에 인가되는 전압 크기를 적절히 선택하면, 인접한 메모리 셀들에 의한 방해없이 선택적으로 특정 메모리 셀 (들)만을 프로그램시킬 수 있다. 프로그램 동작에 대해서는 뒤에서 보다 상세히 설명될 것이다.
제1 선택 트랜지스터(ST1) 및 제2 선택 트랜지스터(ST2)의 문턱 전압은 이온주입 공정, 일함수(work function) 조작 등에 의해서 적절히 설정될 수 있다. 제1 선택 트랜지스터(ST1)의 문턱 전압과 제2 선택 트랜지스터(ST2)의 문턱 전압은 서로 다른 극성을 가질 수 있다. 예컨대, 제1 선택 트랜지스터(ST1)의 문턱 전압은 양의 값, 예컨대 약 1볼트를, 제2 선택 트랜지스터(ST2)의 문턱 전압은 음의 값 예컨대 약 -1볼트를 가질 수 있다. 이때, 제1 선택 트랜지스터를 도통(turn-on) 시키기 위한 바이어스 전압은 약 1볼트 이상, 예컨대 1 내지 3볼트일 수 있고, 제2 선택 트랜지스터를 도통 시키기 위한 바이어스 전압은 약 -1볼트 이상 1볼트 미만, 예컨대 약 0볼트 일 수 있다.
(제1 메모리 배열에 대한 동작)
도 9의 메모리 배열에 대한 동작은 위에서 설명한 메모리 소자에 대한 동작 조건을 만족시키도록 워드라인, 선택라인, 비트라인에 인가되는 전압의 조합이 적절히 결정된다.
예컨대, 도 9의 메모리 배열에서 메모리 셀들(A, B, C)에 대한 동작, 즉, 읽기 동작, 프로그램 동작 및 소거 동작을 위해 워드라인, 선택 트랜지스터 및 비트라인에 인가되는 전압을 정리하면 아래 표 1과 같다.
표 1
WLE [0] WLO [0] WLE [1] WLO [1] WLE [n] WLO [n] BL [n] BL [n+1] BL [n+2] SLE[0] SLE[1] SLO[0] SL0[1]
Read A Vr_pass Vr_pass Vsense Vr_pass Vr_pass Vr_pass Vpc 0V Vpc VDD VDD 0V 0V
Read B Vr_pass Vr_pass Vr_pass Vsense Vread Vr_pass 0V Vpc 0V VDD VDD 0V 0V
Read C Vr_pass Vr_pass Vsense Vr_pass Vr_pass Vr_pass Vpc 0V Vpc 0V 0V VDD VDD
Program A / Inhibit Vpass Vpass Vpgm Vpass Vpass Vpass VDD 0V/ VDD VDD 0V VDD VDD 0V
Program B /Inhibit Vpass Vpass Vpgm Vpgm Vpass Vpass 0V/ VDD VDD 0V VDD 0V 0V VDD
Program C /Inhibit Vpass Vpass Vpgm Vpass Vpass Vpass VDD 0V/ VDD VDD 0V VDD VDD 0V
Erase 0V 0V 0V 0V 0V 0V F F F F F
* Vr_pass=5V, Vsense=0V, Vpc=1V, VDD=1.8V, Vpass=10V, Vpgm=18V, F=플로팅
워드라인, 선택라인, 비트라인에 적절한 전압을 인가함으로써, 페이지 단위 (512바이트)의 읽기 및 프로그램 동작이 가능하고, 페이지 단위 또는 블록 단위 (32페이지)의 소거 동작이 가능하다. 또한, 페이지 단위 프로그램에서 선택적으로 특정한 메모리 셀에 대해서는 프로그램이 이루어지지 않도록 할 수 있다. 예컨대 위 표 1의 메모리 셀(A)의 프로그램을 위한 바이어스 조건에서, 비트라인 BL[n+1]에 0볼트 대신 VDD를 인가하면 메모리 셀(A)는 프로그램되지 않는다.
이하에서 메모리 배열 동작에 대해서 도 9 및 표 1을 참조하여 상세히 설명을 하기로 한다.
읽기 동작
낸드형 메모리 소자에서 읽기 동작은 예컨대 페이지 단위로 이루어진다. 예컨대, 한 번에 특정 행의 워드라인에 속한 홀수 번째 메모리 스트링 열들의 모든 메모리 셀들 (또는 짝수 번째 메모리 스트링 열들의 모든 메모리 셀들)에 대해서 동시에 읽기 동작이 수행된다.
도 9의 메모리 배열에서 특정 메모리 스트링 (선택 메모리 스트링)의 특정 메모리 셀 (선택 메모리 셀)에 대한 읽기 동작을 위해서는;
첫째, 선택 메모리 스트링의 소오스 측 및 드레인 측에 읽기 동작을 위한 적절한 바이어스 전압을 인가하기 위해서 선택 메모리 스트링에 연결된 모든 선택 트랜지스터들을 도통 시키는 것이 필요하다. 이를 위해서 선택 라인들에 적절한 바이어스 전압을 인가한다. 예컨대, 상부 제1 선택 라인(SLE[1]) 및 하부 제1 선택 라인(SLE[0])에 동일한 제1 선택 전압이 인가되고 상부 제2 선택 라인(SLO[1]) 및 하부 제2 선택 라인(SLO[0])에 동일한 제2 선택 전압이 인가된다. 여기서, 제1 선택 라인들(SLE[1], SLE[0])에 인가되는 제1 선택 전압이 두 선택 트랜지스터들(ST1, ST2)의 문턱 전압들보다 큰 값으로 선택될 경우, 제2 선택 라인들(SLO[1], SLO[0])에 인가되는 제2 선택 전압은 두 선택 트랜지스터들(ST1, ST2)의 문턱 전압 사이의 값으로 선택된다. 또는 그 반대의 조건으로 제1 선택 전압 및 제2 선택 전압이 선택된다. 이와 같은 선택 라인들에 인가되는 선택 전압의 선택에 의해서 특정 메모리 스트링, 예컨대 홀수 번째 (또는 짝수 번째) 메모리 스트링들의 양 끝단이 두 비트라인들에 연결된다.
둘째, 선택 메모리 셀 이외의 미선택 메모리 셀들이 읽기 동작을 방해하는 것을 방지하기 위해서는 어떠한 상태인지에 상관없이 미선택 메모리 셀들이 모두 도통 될 수 있도록 선택 메모리 셀이 연결된 선택 워드라인 이외의 미선택 워드라인들에 적절한 바이어스 전압 (읽기통과 전압)(Vr_pass)을 인가하는 것이 필요하 다. 이를 위해서, 미선택 워드라인들에는 제1 상태의 메모리 셀의 문턱 전압 및 제2 상태의 메모리 셀의 문턱 전압보다 높은 읽기통과 전압(Vr_pass)을 인가한다. 예컨대, 제1 상태의 메모리 셀이 문턱 전압이 -3볼트이고 제2 상태의 메모리 셀의 문턱 전압이 3볼트 일경우 미선택 워드라인들에 인가되는 읽기통과 전압은 약 5볼트이다.
셋째, 선택 메모리 셀에 저장된 정보를 읽기 위해서 선택 워드라인에 적절한 바이어스 전압 (감지전압)(Vsense)을 인가하는 것이 필요하다. 이를 위해서 제1 상태의 메모리 셀의 문턱 전압 및 제2 상태의 메모리 셀의 문턱 전압 사이의 값을 갖는 바이어스 전압을 인가한다. 예컨대, 제1 상태의 메모리 셀이 문턱 전압이 -3볼트이고 제2 상태의 메모리 셀의 문턱 전압이 3볼트 일경우 선택 워드라인에 인가되는 감지전압은 약 0볼트이다. 따라서, 선택 워드라인에 연결된 선택 메모리 셀이 제2 상태라면 선택 메모리 셀은 도통 되지 않고, 제1 상태라면 도통 될 것이다.
넷째, 선택 메모리 스트링의 소오스 측에 연결된 비트라인에 적절한 바이어스 전압을 그리고 드레인 측에 연결된 비트라인에 적절한 바이어스 전압을 인가하는 것이 필요하다. 이를 위해 소오스 측의 비트라인에는 0볼트를 인가하고 드레인 측의 비트라인에는 사전충전 전압으로 접지 전압보다 큰 양의 낮은 전압 예컨대 약 1.8볼트를 인가한다. 따라서, 선택 워드라인에 연결된 선택 메모리 셀이 제2 상태라면 선택 메모리 셀은 도통 되지 않고, 드레인 측에 연결된 비트라인의 사전충전 전압은 크게 변하지 않을 것이다. 반면 선택 워드라인에 연결된 선택 메모리 셀이 제1 상태라면 선택 메모리 셀은 도통하고 결과적으로 드레인 측의 비트라인의 사전 충전 전압이 0볼트를 향해 떨어질 것이다.
이하에서는 일 예로서 도 9에서 워드라인 (WLE[1])에 연결된 홀수 번째 메모리 셀들 (A', A, A'')에 저장된 비트 정보를 읽어내는 경우를 설명한다.
하부 제1 선택 라인 (SLE[0])과 상부 제1 선택 라인 (SLE[1])에 약 1.8볼트의 VDD 전압을, 그리고 하부 제2 선택 라인 (SLO[0])과 상부 제2 선택 라인 (SLO[1]) 에는 0V 를 인가한다. 이에 따라 선택 메모리 셀들 (A', A, A'')이 속하는 홀수 번째 메모리 스트링들 (MS[n-1], MS[n+1], MS[n+3])에 연결된 선택 트랜지스터들만이 턴 온(도통) 된다. 선택 메모리 셀들의 소오스 측의 비트라인들 (BL[n-1], BL[n+1])에는 0V 를 인가하고, 선택 메모리 셀들의 드레인 측의 비트라인들 (BL[n], BL[n+2])에는 약 1볼트의 사전충전 전압(Vpc)을 인가하여 드레인 측의 비트라인들 (BL[n], BL[n+2])을 사전충전시킨다. 선택 메모리 셀들 (A', A, A'')이 속한 선택 워드라인 (WLE[1])에는 제1 상태의 메모리 셀의 문턱 전압 (예컨대 -3볼트) 및 제2 상태의 메모리 셀의 문턱 전압 (예컨대 3볼트) 사이의 값을 갖는 감지전압(Vsense), 예컨대 0V 를 인가한다. 어떤 상태인지에 상관없이 미선택 메모리 셀들이 도통 될 수 있도록 선택 워드라인 이외의 나머지 미선택 워드라인들에는 제1 상태 및 제2 상태의 메모리 셀의 문턱 전압보다 높은 4V - 6V 정도의 읽기통과 전압 (Vr_pass)을 인가한다.
따라서, 선택 메모리 셀들에 저장된 정보에 따라서 해당 메모리 셀들 아래에 채널이 형성되거나(전류가 흐르거나) 또는 형성되지 않게 된다 (전류가 흐르지 않게 된다). 선택된 메모리 셀들의 문턱 전압이 0볼트보다 높으면 (제2 상태) 메모리 셀을 통해 흐르는 전류는 무시할 수 있을 정도로 매우 적지만, 문턱 전압이 0볼트보다 낮으면 (제1 상태) 수백 nA 에서 수십 uA 의 전류가 흐르게 되며, 드레인 측의 비트라인들(BL[n], BL[n+2])에 사전충전된 약 1볼트의 전압(Vpc)이 0V 를 향해 떨어지게 된다. 따라서 드레인 측의 비트라인들 (BL[n],BL[n+2])에 연결되어 있는 페이지 버퍼 회로(미도시)는 어느 정해진 시간 뒤에, 비트라인들(BL[n], BL[n+2]) 의 전압을 검출하여, 그 전압이 사전충전 전압(Vpc)에서 수백 mV 이하로 떨어지게 되면 소거 상태인 논리 '1'을 출력하며, 수백 mV 이하로 떨어지지 않을 경우에는 프로그램 상태인 논리 '0'을 출력한다.
여기서 주목할 것은, 선택하는 메모리 셀들 (A', A, A'') 의 소오스 방향의 터미널에 해당하는 비트라인들(BL[n-1], BL[n+1])에 접지 전압인 0V를 인가시키고, 선택하는 메모리 셀들 (A', A, A'')의 드레인 방향의 터미널에 해당하는 비트라인들(BL[n], BL[n+2])에는 사전충전 전압(Vpc)을 인가시키는 것이다.
만약, 워드라인 (WLO[1])에 연결된 메모리 셀들 (B', B, B'')에 대한 읽기 동작을 위해서라면, 선택 메모리 셀들 (B', B, B'')의 소오스 방향의 터미널은 비트라인들 (BL[n], BL[n+2])이 되고 여기에 접지전압이 인가되고, 드레인 터미널은 비트라인들 (BL[n-1], BL[n+1])이 되어 여기에 사전충전 전압 (Vpc)이 인가된다. 그리고 이 경우 선택 워드라인 (WLO[1])에 0볼트를 인가하고 나머지 워드라인들 (미선택 워드라인들)에 약 4-6볼트의 전압을 인가한다.
이와 같이, 읽기 동작시, 선택 메모리 셀들의 소오스 측의 비트라인들에 접지전압을 인가하고, 반대쪽인 드레인 측의 비트라인들에 사전충전 전압(Vpc)을 인 가하는 이유는 메모리 셀의 게이트 채널이 수 나노미터(nm) 에서 수십 나노미터의 단채널인 트랜지스터이기 때문에, 메모리 셀의 접합 영역에 인가하는 전압을 최소화하여 드레인 기인 배리어 강하(DIBL: Drain Induced Barrier Lowering) 을 최대한 억제함으로써, 결과적으로 단채널 효과를 줄이기 위함이다.
위에서 설명한 본 발명의 읽기 동작에서, 워드라인들, 비트라인들 그리고 선택 라인들에 바이어스 전압을 인가하는 순서는 다양하게 선택될 수 있으나, 바람직하게는 비트라인들, 워드라인들 그리고 선택 라인들 순서로 적절한 전압을 인가하는 것이 바람직하다. 도 6a에서 미선택 워드라인에 해당하는 좌측 게이트(65L)에 예컨대 약 5볼트의 읽기통과 전압(Vr_pass)을 인가 할때 격벽 절연막(68)에 의해서 분리된 선택 워드라인에 해당하는 우측 게이트(65R)에 좌측 게이트(65L)에 인가된 전압이 커플링 될 수도 있기 때문이다. 따라서, 먼저 워드라인에 전압을 인가한 후 선택 라인에 전압을 인가하면, 선택 라인에 전압을 인가하기 전에 커플링 된 전압이 방전될 수 있기 때문이다.
프로그램 동작
읽기 동작과 마찬가지로 프로그램 동작 역시 페이지 단위로 일어날 수 있다. 또한, 페이지 단위 프로그램 동작에서 특정 메모리 셀은 프로그램되지 않도록 할 수도 있다.
프로그램 방식은 전자를 기판으로부터 터널 산화막을 통하여 전하 트랩층으로 주입하는 F-N 터널링 현상을 이용한다. F-N 터널링을 이용한 프로그램을 위해서는 프로그램 하고자 하는 선택 메모리 셀의 게이트와 채널 영역 사이에 예컨대 약 18볼트 정도의 높은 수직 전계가 형성되어야 한다. 반면 미선택 메모리 셀들의 게이트와 채널 영역 사이에는 이와 같은 높은 수직 전계가 형성되어서는 안 된다. 이를 위해서 본 발명의 일 실시 예에 따른 프로그램 방법은 선택 메모리 셀이 속한 선택 스트링의 드레인 측을 플로팅 시키고 소오스 측에는 0볼트가 인가되도록 하고, 미선택 메모리 스트링의 소오스 측을 플로팅 시키고 드레인 측에는 채널 영역의 부스팅을 위한 약 1.8볼트의 VDD 전압이 인가되도록 한다. 이에 따라, 미선택 워드라인에 약 10볼트 정도의 프로그램 통과 전압(Vpass)을 인가하면, 1.8볼트의 VDD 전압이 인가된 미선택 메모리 스트링의 채널 영역은 미선택 메모리 셀의 게이트와 채널 영역 사이에 형성된 게이트 커패시터로 인한 부스팅(boosting) 효과로, 양의 낮은 전압 예컨대 VDD - Vt (여기서 Vt는 선택 트랜지스터의 문턱 전압) 이상의 전압으로 올라간다. 반면 선택 메모리 스트링의 채널 영역은 0볼트로 유지된다. 따라서, 선택 워드라인에 약 18볼트 정도의 프로그램 전압(Vpgm)이 인가되면, 선택 메모리 셀 및 그 하부의 채널 영역 사이에 높은 전계에 의한 F-N 터널링 현상으로 인해, 채널 영역으로부터 전자가 선택 메모리 셀들의 전하 트랩층에 주입되어 문턱 전압이 높아진다. 하지만, VDD - Vt 로 사전충전된 미선택 메모리 셀들의 채널 영역의 전압은, VDD - Vt 이상의 전압으로 올라가, 미선택 메모리 셀과 채널 영역 사이에 높은 전계가 형성되지 않아 F-N 터널링이 일어나지 않는다.
예로서, 도 9 및 표 1을 참조하여, 홀수 번째 메모리 스트링들의 메모리 셀들(A', A, A'')에 대한 프로그램 동작을 설명을 한다.
하부 제1 선택 라인(SLE[0]) 에는 0V, 상부 제1 선택 라인(SLE[1]) 에는 약 1.8볼트 정도의 VDD를 인가시켜, 선택 메모리 셀들(A', A, A'') 의 소오스 측에는 비트라인들 (BL[n-1], BL[n+1])을 연결하지만, 드레인 측은 플로팅 상태로 만든다. 그리고 하부 제2 선택 라인(SLO[0])에는 약 1.8볼트의 VDD를, 상부 제2 선택 라인(SLO[1])에는 0V 를 인가시켜, 미선택 메모리 셀들(C', C, C'')의 드레인 측에는 비트라인들(BL[n], BL[n+2])을 연결하지만, 소오스 측은 플로팅 상태로 만든다. 비트라인들(BL[n-1], BL[n+1])에 프로그램 비트라인 전압인 0V를 인가하고, 비트라인들(BL[n], BL[n+2])에 프로그램 방지 비트라인 전압인 약 1.8볼트의 VDD를 인가한다.
미선택 워드라인들에 약 10볼트 정도의 프로그램 통과전압(Vpass)을 인가하면, 선택 메모리 셀이 속한 선택 메모리 스트링의 채널 영역에는 0V 상태로 연결되고, 미선택 메모리 셀들(C', C, C'')의 채널 영역에는 약 VDD - Vt 로 사전충전(프리차지)된다. 선택 워드라인(WLE[1])에 약 18볼트 정도의 프로그램 워드라인 전압(Vpgm)을 인가하면, 선택 메모리 셀들(A', A, A'')과 채널 영역 사이에 생기는 높은 전계에 의한 F-N 터널링 현상으로 인해, 채널 영역으로부터 전자가 선택 메모리 셀들의 전하 트랩층에 주입되어 문턱 전압이 높아진다. 하지만, VDD - Vt 로 사전충전된 미선택 메모리 셀들(C', C, C'')의 채널 영역의 전압은, 미선택 메모리 셀의 게이트와 채널 영역 사이에 형성된 게이트 커패시터로 인한 부스팅(boosting) 효과로, VDD - Vt 이상의 전압으로 올라가져, F-N 터널링이 일어나지 못해 프로그램되지 않는다.
위 선택 메모리 셀들(A', A, A'')에 대한 프로그램 동작에서 비트라인 BL[n+1]에 0볼트 대신 1.8볼트의 VDD 를 인가하면 메모리 셀들 (A', A'')이 프로그램되고 메모리 셀 (A)는 프로그램 되지 않는다. 따라서 페이지 단위의 프로그램에서 선택적으로 특정 메모리 셀에 대한 프로그램을 방지할 수 있다.
소거 동작
본 발명의 메모리 배열에 대한 소거 동작은 페이지 단위 또는 다수 개의 페이지로 구성된 블록 단위 (32페이지)로 일어날 수 있다.
소거 방식은 F-N 터널링을 이용한다. 도 9 및 표 1을 참조하면, 모든 워드라인들에 0V 를 인가하고, 모든 선택 라인들을 플로팅시키고, 기판에는 양의 고전압 (예컨대 약 18볼트 정도)을 인가한다. 이에 따라 F-N 터널링 현상으로 인해 메모리 셀들의 전하 트랩층에 주입된 전자가 기판으로 방출된다. 또는 메모리 셀의 채널로부터 정공이 전하 트랩층에 주입된다.
(메모리 배열에 대한 평면도 및 단면도)
도 10a는 도 9의 메모리 배열에 대한 평면도를 도 10b 및 도 10c에는 각각 도 10a의 10A-10A' 및 10B-10B'를 따라 절단했을 때의 메모리 배열에 대한 단면도를 도시한다.
도 10a 내지 도 10c를 참조하면, 활성영역(121)이 소자분리영역(123)에 의해서 기판(101)에 정의된다. 각 소자분리영역(123)은 열 방향 (y축)으로 신장하는 막대(bar) 형태로서 소자분리영역들 사이에 열 방향으로 신장하는 활성영역(121)이 정의된다. 열 방향의 활성영역 및 소자분리영역을 가로질러 워드라인들(127L, 127R) 및 선택 라인들(125a, 125b)이 행 방향 (x축)으로 지나간다. 행 방향의 워드 라인과 열 방향의 활성영역이 교차하는 영역에 메모리 셀이 위치한다. 메모리 셀은 게이트 및 그 하부의 메모리층을 포함하며 행 방향으로 달리는 메모리 셀의 게이트가 워드라인을 형성한다. 메모리층은 터널 산화막, 전하 트랩층 및 차단 절연막을 포함한다. 격벽 절연막(126)에 의해 격리된 두 메모리 셀들(127L, 127R)이 단위 메모리 셀(127)을 형성하며 단위 메모리 셀(127) 양측에 소오스/드레인 영역(131S/D)이 위치한다. 인접한 단위 메모리 셀들은 소오스/드레인 영역(131S/D)을 공유한다. 인접한 단위 메모리 셀(127)의 거리는 최소 선폭(F)에 해당한다. 반면 단위 메모리 셀(127)의 선폭은 두 배의 최소 선폭(2*F)보다 작고 최소 선폭보다는 크다. 그리고 단위 메모리 셀을 구성하는 각 워드라인의 폭(D)은 최소 선폭의 절반보다 작다(D<(1/2)*F). 따라서 더욱 높은 집적도를 갖는 메모리 배열을 구현할 수 있다.
한편, 행 방향의 선택 라인과 열 방향의 활성영역이 교차하는 부분에 선택 트랜지스터가 위치한다. 행 방향으로 달리는 선택 트랜지스터의 게이트가 선택 라인을 형성한다.
열 방향으로 인접한 두 선택 트랜지스터들의 소오스/드레인 영역(133S/D)은 콘택트 패드(128a)에 의해 서로 연결된다.
비트라인(129)은 열 방향으로 신장하며 소자분리영역(123) 상부에 위치한다. 비트라인은 비트라인 콘택트(128b)를 통해서 콘택트 패드(128a)에 연결되어 결과적으로 비트라인은 열 방향으로 인접한 두 선택 트랜지스터들에 연결된다.
(제2 메모리 배열 구조)
도 9에 도시된 메모리 배열 구조는 하나의 메모리 스트링에 네 개의 선택 트 랜지스터들이 배치되었다. 유효 메모리 셀 크기를 줄이기 위해서, 네 개의 선택 트랜지스터들을 두 개의 선택 트랜지스터들로 대체할 수 있다. 이 같은 메모리 배열 구조가 도 11에 도시되어 있다. 본 실시 예의 메모리 배열 구조는 각각의 메모리 스트링이 문턱 전압이 서로 다른 문턱 전압을 갖는 두 개의 선택 트랜지스터를 포함하는 것을 제외하고는 도 9를 참조하여 설명한 메모리 배열 구조와 동일하다. 본 실시 예에서, 두 선택 트랜지스터들 중 하나, 예컨대, 제1 선택 트랜지스터(ST1)는 메모리 스트링의 한 끝단인 첫 번째 메모리 셀에 연결되고 다른 하나, 예컨대 제2 선택 트랜지스터(ST2)는 메모리 스트링의 다른 끝단인 마지막 메모리 셀에 연결된다. 그리고 두 선택 트랜지스터들이 인접한 메모리 스트링들 사이에서 서로 번갈아 가면서 메모리 스트링의 첫 번째 메모리 셀들에 연결되고 또한 마지막 메모리 셀들에 연결된다. 행 방향의 첫 번째 메모리 셀들에 번갈아 가면서 연결된 두 선택 트랜지스터들의 게이트는 제1 선택 라인(SLO)을 형성하고 마지막 메모리 셀에 번갈아 가면서 연결된 두 선택 트랜지스터들의 게이트는 제2 선택 라인(SLE)을 형성한다.
도 11에는 예시적으로 단지 다섯 개의 메모리 스트링들(MS[n-1], MS[n], MS[n+1], MS[n+2], MS[n+3]) 및 네 개의 비트라인들(BL[n-1], Bl[n], BL[n+1], BL[n+2])이 도시되어 있다. 각 비트라인은 인접한 두 선택 트랜지스터들(ST1, ST2)에 연결된다. 즉, 행 방향으로 인접한 두 선택 트랜지스터들(ST1, ST2)은 접합영역(예컨대 드레인)을 공유하며 여기에 비트라인이 비트라인 콘택(BLC)을 통해서 전기적으로 접속한다. 결국, 개개의 메모리 스트링은 두 개의 비트라인들에 연결된다. 즉, 메모리 스트링의 첫 번째 메모리 셀에 그리고 마지막 메모리 셀에 서로 다른 열의 비트라인이 연결된다.
예컨대, 제1 선택 트랜지스터(ST1)의 문턱 전압은 약 1볼트를 나타내고, 제2 선택 트랜지스터(ST2)의 문턱 전압은 약 3볼트를 나타낸다. 이 때, 제1 선택 트랜지스터를 도통 시키기 위한 바이어스 전압은 3볼트 이상이고, 제2 선택 트랜지스터를 도통 시키기 위한 바이어스 전압은 1볼트 이상 3볼트 미만 예컨대 약 1.5볼트이다. 따라서, 두 선택 라인들(SLE, SLO)에 인가되는 적절한 바이어스 전압 조합에 따라 특정 메모리 스트링의 양끝단들이 두 비트라인들에 연결된다. 선택 라인(SLE)에 약 1.5볼트를 인가하고 선택 라인(SL0)에 약 3볼트를 인가하면 홀수 번째 열의 메모리 스트링이 비트라인에 연결된다. 반면 선택 라인(SLE)에 약 3볼트를 인가하고 선택 라인(SL0)에 약 1.5볼트를 인가하면 짝수 번째 열의 메모리 스트링이 비트라인에 연결된다.
(메모리 배열 동작)
도 11에 나타난 메모리 배열 동작은 두 선택 라인들(SLO, SLE)에 인가하는 전압이 다른 것을 제외하고는 도 9의 메모리 배열 구조에 대한 동작 방법과 동일한 방법으로 이루어진다. 프로그램 또는 소거하고자 하는 선택 메모리 셀들이 속한 메모리 스트링을 선택되도록 선택 라인들에 적절한 전압이 인가된다.
도 11의 메모리 배열에서 메모리 셀들(A, B, C)에 대한 각 동작 양식에 따른 바이어스 조건이 아래 표 2에 정리되어 있다.
표 2
WLE [0] WLO [0] WLE [1] WLO [1] WLE [n] WLO [n] BL [n] BL [n+1] BL [n+2] SLE SLO
Read A Vr_pass Vr_pass Vsense Vr_pass Vr_pass Vr_pass Vpc 0V Vpc 3V 1.5V
Read B Vr_pass Vr_pass Vr_pass Vsense Vr_pass Vr_pass 0V Vpc 0V 3V 1.5V
Read C Vr_pass Vr_pass Vsense Vr_pass Vr_pass Vr_pass Vpc 0V Vpc 1.5V 3V
Program A / Inhibit Vpass Vpass Vpgm Vpass Vpass Vpass VDD 0V/ VDD VDD 1.5V 1.5V
Program B /Inhibit Vpass Vpass Vpgm Vpgm Vpass Vpass 0V/ VDD VDD 0V 1.5V 1.5V
Program C /Inhibit Vpass Vpass Vpgm Vpass Vpass Vpass VDD 0V/ VDD VDD 1.5V 1.5V
Erase 0V 0V 0V 0V 0V 0V F F F F F
* Vr_pass=5V, Vsense=0V, Vpc=1V, VDD=1.8V, Vpass=10V, Vpgm=18V, F=플로팅
예컨대, 선택 메모리 셀들(A', A, A'')에 대한 읽기 동작을 수행하기 위해서는 선택 메모리 셀들(A', A, A'')이 속한 메모리 스트링(MS[n-1], MS[n+1), MS[n+3]에 연결된 두 선택 트랜지스터들이 모두 턴-온되도록 제1 선택 라인(SLO)에는 3볼트를 제2 선택 라인(SLE)에는 1.5볼트를 인가한다. 나머지 단자들인 워드라인, 비트라인에 인가되는 전압은 앞서 도 9를 참조하여 설명을 한 조건과 동일하다.
한편, 선택 메모리 셀(A)에 대한 프로그램 동작을 수행하기 위해서는 먼저, 제1 선택 라인(SLO) 에 1.5V를 인가하고, 그리고 제2 선택 라인(SLE)에 약 1.5볼트를 인가하여, 선택 메모리 셀들(A', A, A'')의 소오스 측에는 비트라인들(BL[n-1], BL[n+1])을 연결하지만, 드레인 측은 플로팅 상태로 만들고, 미선택 메모리 셀들(C', C, C'')의 드레인 측에는 비트라인들(BL[n], BL[n+2])을 연결하지만, 소오스 측은 플로팅 상태로 만든다. 선택 메모리 셀들의 소오스 측의 비트라인들(BL[n-1], BL[n+1])에 프로그램 비트라인 전압인 0V를 인가하고, 드레인 측의 비트라인들 (BL[n], BL[n+2])에 프로그램 방지 비트라인 전압인 약 1.8볼트의 VDD를 인가한다.
미선택 워드라인들에 약 10볼트 정도의 프로그램 통과전압(Vpass)을 인가하면, 선택 메모리 셀이 속한 선택 메모리 스트링의 채널 영역에는 0V 상태로 연결되고, 미선택 메모리 셀들의 채널 영역에는 0볼트 보다 높은 양의 낮은 전압 예컨대, 약 VDD - Vt (여기서 Vt는 트랜지스터의 문턱 전압)로 사전충전(프리차지)된다. 선택 워드라인(WLE[1])에 약 18볼트 정도의 프로그램 워드라인 전압(Vpgm)을 인가하면, 선택 메모리 셀들(A', A, A'')과 채널 영역 사이에 생기는 높은 전계에 의한 F-N 터널링 현상으로 인해, 채널 영역으로부터 전자가 선택 메모리 셀들의 전하 트랩층에 주입되어 문턱 전압이 높아진다. 하지만, VDD - Vt 로 사전충전된 미선택 메모리 셀들(C', C, C'')의 채널 영역의 전압은, 미선택 메모리 셀의 게이트와 채널 영역 사이에 형성된 게이트 커패시터로 인한 부스팅(boosting) 효과로, VDD - Vt 이상의 전압으로 올라가져, F-N 터널링이 일어나지 못해 프로그램되지 않는다.
이에 따라 선택 메모리 셀들(A', A, A'')에 대한 선택적인 프로그램이 일어난다.
소거동작은 도 9를 참조하여 설명을 한 방식과 동일하다. 즉, 워드라인들에 접지 전압을 인가하고, 비트라인들 및 선택 라인을 플로팅 시키고 기판에 약 18볼트 정도의 소거 전압을 인가한다.
(메모리 배열에 대한 평면도 및 단면도)
도 12a는 도 11의 메모리 배열에 대한 평면도를 도 12b 및 도 12c에는 각각 도 12a의 12A-12A' 및 도 12B-12B'를 따라 절단했을 때의 메모리 배열에 대한 단면 도를 도시한다.
하나의 메모리 스트링에 두 개의 선택 트랜지스터가 연결되는 것을 제외하고는 도 10a 내지 도 10c의 메모리 배열과 동일하다. 따라서 이 경우보다 높은 집적도를 달성할 수 있다.
(제3 메모리 배열 구조)
도 13은 도 6a 내지 도 8a에 개시된 본 발명의 새로운 메모리 소자에 대한 메모리 배열을 도시한다.
도 13의 메모리 배열 구조는 도 9의 제1 메모리 배열 및 도 11의 제2 메모리 배열과 달리 가상 접지 구조를 채택하지 않는 구조로서 공통 소오스 라인을 채택한 구조이다. 도 13을 참조하면, 메모리 배열은 도 6a 내지 도 8a의 단위 메모리 셀이 행렬로 배열된 메모리 영역(110)을 포함한다. 열 방향으로 소정 개수의 단위 메모리 셀들 (예컨대 16개의 단위 메모리 셀들)이 연결되어 하나의 메모리 스트링을 형성한다.
도 13에는 세 개의 메모리 스트링들(MS[n-1], MS[n], MS[n+1])이 나타나 있다. 각 메모리 스트링의 첫 번째 메모리 셀에 스트링 선택 트랜지스터(ST1)가 연결되며, 마지막 메모리 셀에는 접지 선택 트랜지스터(ST2)가 연결된다.
행 방향의 스트링 선택 트랜지스터들의 게이트는 스트링 선택 라인(SSL)을 형성하고 행 방향의 접지 선택 트랜지스터들의 게이트는 접지 선택 라인(GSL)을 형성한다. 행 방향의 메모리 셀들의 게이트는 워드라인(WLE[0], WLO[0], WLE[1], WLO[1], ... WLE[n], WLO[n])을 형성한다. 스트링 선택 트랜지스터들(ST1) 각각의 드레인에는 대응하는 비트라인이 비트라인 콘택트(BLC)를 통해서 전기적으로 연결되고, 접지 선택 트랜지스터들(ST2)의 소오스들은 서로 연결되어 공통 소오스 선택 라인(CSL)을 형성한다.
도 13의 메모리 배열에서 메모리 셀들(A, B, C)에 대한 읽기, 프로그램, 및 소거 동작을 정리하면 아래 표 3과 같다.
표 3
WLE [0] WLO [0] WLE [1] WLO [1] WLE [n] WLO [n] BL [n-1] BL [n] BL [n+1] GSL SSL
Read A Vr_pass Vr_pass Vsense Vr_pass Vr_pass Vr_pass 0V Vpc 0V Vcc Vcc
Read B Vr_pass Vr_pass V_pass Vsense Vr_pass Vr_pass 0V Vpc 0V Vcc Vcc
Read C Vr_pass Vr_pass Vsense Vr_pass Vr_pass V_pass Vpc 0V Vpc Vcc Vcc
Program A / Inhibit Vpass Vpass Vpgm Vpass Vpass Vpass VDD 0V/ VDD VDD 0V Vcc
Program B /Inhibit Vpass Vpass Vpgm Vpgm Vpass Vpass VDD 0V/ VDD VDD 0V Vcc
Program C /Inhibit Vpass Vpass Vpgm Vpass Vpass Vpass VDD VDD 0V/ VDD 0V Vcc
Erase 0V 0V 0V 0V 0V 0V F F F F F
* Vr_pass=5V, Vsense=0V, Vpc=1V, VDD=1.8V, Vpass=10V, Vpgm=18V, F=플로팅, VDD≤ Vcc ≤Vr_pass, Vcc= 스트링 선택 트랜지스터 및 접지 선택 트랜지스터의 턴-온 전압
읽기 동작
도 13 및 위 표 3을 참조하여 메모리 어레이에 대한 동작을 설명한다.
예로서 메모리 셀(A)에 대한 읽기 동작에 대해서 설명을 한다. 선택 메모리 셀(A)이 짝수 열이라면, 선택 메모리 셀(A)가 연결된 선택 워드라인에 연결된 짝수 열의 메모리 셀들에 대해서도 동시에 읽기 동작이 이루어진다.
선택 트랜지스터들(ST1, ST2)이 도통 되도록 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 VDD 이상 Vr_pass 이하의 값을 갖는 턴 온 전압(Vcc)을 인가한다. 선택 메모리 셀(A)이 속한 메모리 스트링에 연결된 선택 비트라인(BL[n])에는 사전충전 전압(Vpc)을 인가하여 선택 비트라인(BL[n])을 사전충전시킨다. 선택 비트라인 이외의 미선택 비트라인들(BL[n-1], BL[n+1])에는 접지 전압(OV)을 인가한다. 선택 메모리 셀(A)이 연결된 선택 워드라인(WLE [1])에는 제1 상태의 메모리 셀의 문턱 전압 (예컨대 -3볼트) 및 제2 상태의 메모리 셀의 문턱 전압 (예컨대 3볼트) 사이의 값은 갖는 감지전압(Vsense), 예컨대 0V 를 인가한다. 어떤 상태인지에 상관없이 미선택 메모리 셀들이 도통 될 수 있도록 선택 워드라인 이외의 나머지 미선택 워드라인들에는 제1 상태 및 제2 상태의 메모리 셀의 문턱 전압보다 높은 4V - 6V 정도의 읽기통과 전압(Vr_pass)을 인가한다. 따라서, 선택 메모리 셀(A)에 저장된 정보에 따라서 해당 메모리 셀들 아래에 채널이 형성되거나 (전류가 흐르거나) 또는 형성되지 않게 된다 (전류가 흐르지 않게 된다).
예컨대, 선택 메모리 셀(A)의 문턱 전압이 0볼트보다 높으면 (제2 상태) 메모리 셀을 통해 흐르는 전류는 무시할 수 있을 정도로 매우 적지만, 문턱 전압이 0V 보다 낮으면 (제1 상태) 수백 nA 에서 수십 uA 의 전류가 흐르게 되며, 선택 비트라인들(BL[n]) 에 사전충전된 전압(Vpc)이 접지전압(0V)을 향해 떨어지게 된다. 따라서 선택 비트라인(BL[n])에 연결되어 있는 페이지 버퍼 회로 는 어느 정해진 시간 뒤에, 선택 비트라인(BL[n])의 전압을 검출하여, 그 전압이 사전충전 전압(Vpc) 에서 수백 mV 이하로 떨어지게 되면 소거 상태인 논리 '1'을 출력하며, 수백 mV 이하로 떨어지지 않을 경우에는 프로그램 상태인 논리 '0'을 출력한다.
프로그램 동작
다음으로, 선택 메모리 셀(A)에 대한 프로그램 동작을 설명한다. 선택 메모리 셀(A)이 짝수 열이라면, 선택 메모리 셀(A)가 연결된 선택 워드라인에 연결된 짝수 열의 메모리 셀들에 대해서도 동시에 프로그램 동작이 이루어질 수 있다.
스트링 선택 라인(SSL)에는 VDD 이상 Vr_pass 이하의 전압(Vcc)을 인가하고, 접지 선택 라인(GSL)에는 0볼트를 인가한다. 선택 메모리 셀(A)에 연결된 선택 비트라인(BL[n])에는 0볼트를 인가하고 그외의 미선택 비트라인들(BL[n-1], BL[n+1])에는 프로그램 방지 비트라인 전압인 약 1.8볼트의 VDD를 인가한다. 이어서, 미선택 워드라인들에 약 10볼트 정도의 프로그램 통과전압(Vpass)을 인가하면, 선택 메모리 셀들이 속한 선택 메모리 스트링의 채널에는 0V 상태로 연결되고, 미선택 메모리 셀들의 채널에는 0볼트보다 높은 양의 낮은 전압 예컨대, 약 VDD - Vt (여기서 Vt는 트랜지스터의 문턱 전압)로 사전충전(프리차지)된다. 선택 메모리 셀(A)에 연결된 선택 워드라인(WLE[1])에 약 18볼트 정도의 프로그램 워드라인 전압(Vpgm)을 인가하면, 선택 메모리 셀(A)과 채널 사이에 생기는 높은 전계에 의한 F-N 터널링 현상으로 인해, 채널로부터 전자가 선택 메모리 셀의 전하 트랩층에 주입되어 문턱 전압이 높아진다. 하지만, VDD - Vt 로 사전충전된 미선택 메모리 셀(C)의 채널 전압은, 미선택 메모리 셀의 게이트와 채널 사이에 형성된 게이트 커패시터로 인한 부스팅 효과로, VDD - Vt 이상의 전압으로 올라가기 깨문에, 미선택 메모리 셀(C)에서는 F-N 터널링이 일어나지 못해 프로그램되지 않는다.
소거 동작
다음으로, 소거 동작을 설명을 한다.
본 실시 예의 메모리 배열에 대한 소거 동작은 페이지 단위 또는 다수 개의 페이지로 구성된 블록 단위로 일어날 수 있다.
소거 방식은 F-N 터널링을 이용한다. 소거 동작을 위해서 접지 선택 라인(GSL), 스트링 선택 라인(SSL), 비트라인들을 플로팅 시키고 워드라인들에 접지 전압을 인가한다. 그리고 기판에 약 18볼트 정도의 프로그램 전압을 인가하면 전하 트랩층에 트랩된 전자가 기판으로 배출된다.
메모리 소자 및 어레이 형성 방법
이하에서는 본 발명의 바람직한 실시 예에 따른 메모리 소자를 형성하는 방법을 도 14 내지 도 20를 참조하여 설명하기로 한다.
먼저 도 14를 참조하여, 본 발명의 메모리 소자 형성 방법은 피형 기판(101)을 통상적인 방법에 따라 준비하는 것으로부터 시작한다. 통상적인 방법으로 소자분리 공정을 진행한 후, 기판(101) 상에 전하 트랩층을 갖는 메모리층(109)을 형성한다. 메모리층(109)은 차례로 적층된 터널 산화막(103), 전하 트랩층(105) 및 차단 절연막(107)을 포함한다. 예를 들어 터널 산화막(103)은 열산화 공정 또는 잘 알려진 박막 증착 공정을 통해서 35 내지 40 옹스트롬의 두께 범위로 형성된다. 전하 트랩층(105)은 잘 알려진 박막 증착 공정을 통해서 70 내지 150 옹스트롬의 두께 범위를 갖는 질화막으로 형성된다. 차단 절연막(107)은 잘 알려진 박막 증착 공정을 통해서 100 내지 200 옹스트롬의 두께 범위를 갖는 산화막으로 형성된다.
게이트용 도전막(111) 상에 하드 마스크막(113)을 형성한다. 하드 마스크막 (113)은 예컨대 잘 알려진 박막 증착 기술을 통해서 실리콘 질화막 또는 실리콘 산화막으로 형성된다.
도 15를 참조하여, 포토리소그라피 공정을 진행하여 더미 패턴들(115a, 115b)을 하드 마스크막(113) 상에 형성한다. 더미 패턴(115a, 115b)은 감광막 패턴으로 형성되거나 또는 하드 마스크막(113)에 대해서 높은 식각 선택비를 가지는 물질층 패턴, 예컨대 언도프트(undoped) 폴리실리콘 패턴으로 형성될 수 있다.
각 더미 패턴(115a;115b)의 선폭(W)은 포토리소그라피 공정이 허용하는 최소선폭(F)을 갖도록 형성된다. 인접한 더미 패턴들(115a, 115b) 사이의 거리(X)는 최소선폭 이상으로 그리고 최소선폭의 2배 이하의 임의의 거리로 형성된다(F≤X≤2*F). 인접한 더미 패턴들 사이의 거리(X)는 형성할 게이트의 최종적인 두께 및 인접한 게이트 사이의 거리에 따라 결정된다.
도 16을 참조하여, 더미 패턴들(115a, 115b) 각각의 양측벽에 절연성 스페이서(117a; 117b)를 형성한다. 절연성 스페이스들(117a, 117b)은 절연성 물질을 증착하고 이에 대한 에치백 공정을 진행하는 것에 의해서 형성될 수 있다. 절연성 스페이서들(117a, 117b)은 하드 마스크막(113)에 대해서 식각 선택비를 가지는 물질로 형성된다. 예컨대, 하드 마스크막(113)을 실리콘 산화막으로 형성할 경우, 스페이서들(117a, 117b)은 실리콘 질화막으로 형성된다. 또는 하드 마스크막(113)을 실리콘 질화막으로 형성할 경우, 스페이서들(117a, 117b)은 실리콘 산화막으로 형성된다. 여기서, 스페이스들(117a, 117b) 각각의 폭(L)은 인접한 더미 패턴들 사이의 거리(X)의 절반보다 작다(L＜(X/2)). 따라서, 서로 다른 더미 패턴에 형성되고 인 접한 두 스페이서들 사이의 거리(D)는 최소선폭(F)보다 작게 된다. 예컨대, 더미 패턴(115a)의 스페이서(117a)와 여기에 인접한 더미 패턴(115b)의 스페이서(117b) 사이의 거리(D)는 최소선폭(F)보다 작게된다(D＜F). 다른 더미 패턴에 속하는 인접한 두 스페이서들에 의해서 단위 메모리 셀을 구성하는 두 메모리 셀들이 정의된다.
도 17을 참조하여, 더미 패턴들(115a, 115b)을 제거한 후, 스페이서들(117a, 117b)을 식각 마스크로 사용하여 노출된 하드 마스크막(113)을 식각하여 스페이서의 폭(L)과 실질적으로 동일한 폭을 갖는 하드 마스크막 패턴들(113a, 113b)들을 형성한다. 최소선폭(F)보다 작은 거리(D)로 떨어진 하드 마스크 패턴들(113a, 113b) 단위 쌍(pair)이 형성되고 여러 개의 하드 마스크 패턴 단위 쌍은 최소선폭(F) 거리만큼 떨어져 형성된다.
도 18을 참조하여, 스페이서들(117a, 117b)을 제거한 후 하드 마스크막 패턴들(113a, 113b)을 식각 마스크로 사용하여 그 하부의 도전막(111) 및 메모리층(109)을 식각하여 도전막 패턴(111a;111b) 및 메모리층 패턴(109a;109b)을 포함하는 메모리 셀들(118a;118b)을 형성한다. 거리(D)를 두고 떨어져 인접한 두 메모리 셀들(118a, 118b)이 단위 메모리 셀을 형성한다.
도 19를 참조하여, 전하 트랩 영역을 갖지 않는 절연물질을 증착하고 에치백 하여 메모리 셀들(118a; 118b) 각각의 양측벽에 스페이서(119a; 119b)를 형성한다. 이때 단위 메모리 셀을 구성하는 인접한 두 메모리 셀들(118a, 118b) 사이의 거리(D)가 좁아 인접한 절연성 스페이서들(119a, 119b)이 인접한 두 메모리 셀들(118a, 118b) 사이의 공간을 채워 격벽 절연막(119)을 형성한다.
도 20을 참조하여, 불순물 이온 주입 공정을 진행하여 단위 메모리 셀 외측의 기판에 소오스/드레인으로 작용하는 접합 영역들(121a, 121b)을 형성한다.
메모리 배열에서 선택 트랜지스터들은 메모리 셀들이 형성될 때 함께 형성될 수 있으나, 바람직하게는 메모리 셀들과는 다른 포토리소그라피 공정을 통해서 형성된다. 예컨대, 메모리 셀들을 먼저 형성한 후 포토리소그라피 공정을 진행하여 선택 트랜지스터들을 위한 게이트를 형성하거나 또는 먼저 선택 트랜지스터들을 위한 게이트를 형성한 후 메모리 셀들을 형성할 수 있다. 선택 트랜지스터들을 위한 소오스/드레인은 메모리 셀들을 위한 소오스/드레인이 형성될 때 함께 형성된다.
또한 선택 트랜지스터들의 게이트를 기판과 절연시키는 게이트 절연막은 메모리 셀의 ONO층과는 다르게 형성될 수 있다. 예컨대, 선택 트랜지스터의 게이트 절연막은 열산화막으로 형성된다. 이를 위해서 먼저 선택 트랜지스터가 형성되는 영역을 포토레지스트와 같은 물질을 사용하여 보호한 후 메모리 영역에 ONO 메모리층을 형성하고 이어서 ONO 메모리 층이 형성된 메모리 영역을 포토레지스트와 같은 막질을 사용하여 보호한 후 선택 트랜지스터가 형성되는 영역에 열산화막을 형성한다. 선택 트랜지스터의 게이트 절연막이 형성된 이후에 메모리 셀의 ONO 메모리 층이 형성될 수 도 있다.
문턱 전압 조절을 위한 이온 주입 공정을 개별적으로 실시하면 서로 다른 문턱 전압을 갖는 선택 트랜지스터들을 형성할 수 있을 것이다. 예컨대, 제1 문턱전압을 가지는 제1 선택 트랜지스터가 형성될 영역을 노출 시킨 후 문턱 전압 조절 을 위한 제1 이온 주입 공정을 진행하고, 제2 문턱 전압을 가지는 제2 선택 트랜지스터가 형성될 영역을 노출 시킨 후 문턱 전압 조절을 위한 제2 이온 주입 공정을 진행한다.
도 9 및 도 11의 메모리 배열에서 요구되는 인접한 메모리 스트링들의 선택 트랜지스터들 사이의 연결은 예컨대 콘택트 패드에 의해서 이루어지며 콘택트 패드는 도전물질을 증착 및 포토리소그라피 공정을 사용하여 이루어 진다. 층간절연막을 형성한 후 포토리소그파리 공정을 진행하여 콘택트 패드를 노출시키는 비트라인 콘택홀을 형성하고 비트라인을 위한 도전물질을 증착하고 패터닝 공정을 진행하여 비트라인을 형성한다. 한편, 도 13의 메모리 배열에서는 층간절연막을 형성한 후 각 선택 트랜지스터의 드레인 영역을 노출시키는 비트라인 콘택홀이 형성된다.
다음 도 21 내지 도 22를 참조하여 본 발명의 다른 실시 예에 따른 메모리 소자를 형성하는 방법에 대해서 설명을 하기로 한다. 먼저 도 21을 참조하여, 도 14 내지 도 18을 참조하여 설명한 공정들을 진행 한 후, 저농도의 불순물 이온 주입 공정을 진행한다. 이에 따라 단위 메모리 셀을 구성하는 인접한 두 메모리 셀들(118a, 118b) 사이의 기판에 저농도 불순물 확산 영역(120)이 형성된다. 이때, 메모리 셀들(118a, 118b) 외측의 기판에도 저농도 불순물 확산 영역(120)이 형성된다. 저농도 불순물 확산 영역(120)은 5x1014 내지 1x1015 atoms/cm2 의 도즈 범위로 10keV 내지 30keV의 에너지 범위로 비소를 이온 주입하는 것에 의해 형성될 수 있다. 피채널 메모리 셀의 경우 붕소를 동일한 조건으로 이온 주입한다.
도 22를 참조하여 전하 트랩 영역을 갖지 않는 절연물질을 증착하고 에치백 하여 메모리 셀들(118a, 118b) 각각의 양측벽에 스페이서(119a; 119b)를 형성한다. 이때 인접한 두 메모리 셀들(118a, 118b) 사이의 거리(D)가 좁아 인접한 절연성 스페이서들(119a, 119b)이 인접한 두 메모리 셀들(118a, 118b) 사이의 공간을 채워 격벽 절연막(119)을 형성한다. 소오스/드레인을 위한 고농도 불순물 이온 주입 공정을 진행하여 격벽 절연막(119)에 의해 절연된 두 메모리 셀들(118a, 118b) 외측의 기판에 접합 영역들(121a, 121b)을 형성한다. 접합 영역들(121a, 121b)은 인을 약 1x1015 내지 5x1015atoms/cm2 의 도즈(dose) 범위로 30keV 내지 50keV 의 에너지로 주입하여 형성된다. 피채널 메모리 셀의 경우 동일한 조건으로 붕소를 이온 주입한다.
전술한 실시 예들은 본 발명을 실시하는 데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 여러 실시 예들에 따르는 메모리 소자는 드레인과 소스 사이에 전하 트랩 사이트를 갖지 않는 절연막에 의해 물리적으로 분리된 두 개의 제어 게이트와 각각의 제어 게이트와 기판의 채널 사이에 전하를 저장하는 전하 트랩층을 갖는 메모리층을 포함한다. 따라서, 드레인, 소오스, 기판, 그리고 각각의 게이트에 적절한 조합으로 전압을 인가함으로써 각각 전하 트랩층에 선택적 또는 일괄적으로 전자 및 정공을 주입/방출하여, 메모리 소자의 문턱 전압을 변화시킬 수 있다.
이상에서 설명한 본 발명의 여러 실시 예들에 따른 메모리 배열 구조에 따르면 인접한 셀의 영향 없이 선택 메모리 셀들에 대한 프로그램 및 읽기 동작을 진행할 수 있다.

Claims (19)

  1. 각각 메모리층 및 게이트를 포함하며 격벽 절연막에 의해 분리된 제1 메모리 셀 및 제2 메모리 셀을 포함하는 단위 메모리 셀이 기판상에 행렬로 배열된 메모리 셀 영역, 열 방향의 소정 개수의 메모리 셀들이 연결되어 메모리 스트링을 형성하고, 행 방향의 메모리 셀들의 게이트는 워드라인을 형성하며;
    메모리 스트링의 첫 번째 및 마지막 메모리 셀에 연결되되 번갈아 가며 인접한 메모리 스트링들의 첫 번째 메모리 셀들에 그리고 마지막 메모리 셀들에 연결되는 서로 다른 문턱 전압을 가지는 제1 선택 트랜지스터 및 제2 선택 트랜지스터, 상기 메모리 스트링들의 첫 번째 메모리 셀들에 연결된 제1 및 제2 선택 트랜지스터들의 게이트는 제1 선택 라인을, 마지막 메모리 셀들에 연결된 제1 및 제2 선택 트랜지스터들의 게이트는 제2 선택 라인을 형성하며;
    인접한 메모리 스트링들의 제1 및 제2 선택 트랜지스터들에 연결된 비트라인을 포함하되, 홀수 번째 열의 비트라인은 인접한 두 메모리 스트링들의 첫 번째 메모리 셀들에 연결된 제1 및 제2 선택 트랜지스터들에 연결되고, 짝수 번째 열의 비트라인은 인접한 두 메모리 스트링들의 마지막 메모리 셀들에 연결된 제1 및 제2 선택 트랜지스터들에 연결되는 것을 특징으로 하는 메모리 배열.
  2. 제1항에 있어서,
    상기 격벽 절연막은 실리콘 산화막이고, 상기 메모리층은 터널 산화막-전하 트랩층-차단 절연막이 차례로 적층된 구조인 것을 특징으로 하는 메모리 배열.
  3. 제1항에 있어서,
    상기 격벽 절연막의 두께는 상기 메모리층의 두께보다 얇은 것을 특징으로 하는 메모리 배열.
  4. 제1항에 있어서,
    상기 격벽 절연막은 트랩 사이트를 갖지 않는 실리콘 산화막이고, 상기 메모리층은 상하부 절연막 및 상기 상하부 절연막 사이에 개재하는 트랩 사이트를 갖는 물질막을 포함하는 것을 특징으로 하는 메모리 배열.
  5. 제1항 내지 제4항 중 어느 한 항의 메모리 배열에서 상기 메모리 셀 영역의 선택 메모리 셀에 저장된 정보를 읽기 위해:
    상기 선택 메모리 셀의 드레인 측에 연결된 비트라인에 사전충전 전압(Vpc)을 인가하고;
    상기 선택 메모리 셀의 소오스 측에 연결된 비트라인에 접지전압(OV)을 인가하고;
    상기 선택 메모리 셀이 연결된 선택 워드라인에 제1 상태의 메모리 셀의 문턱 전압 및 제2 상태의 메모리 셀의 문턱 전압 사이의 값을 갖는 감지전압(Vsense)을 인가하고;
    상기 선택 워드라인 이외의 미선택 워드라인들에는 상기 제1 및 제2 상태의 메모리 셀의 문턱 전압보다 높은 값을 갖는 읽기통과전압(Vr_pass)을 인가하고;
    상기 선택 메모리 셀이 속한 메모리 스트링의 제1 선택 트랜지스터 및 제2 선택 트랜지스터가 도통 될 수 있도록 상기 제1 및 제2 선택 라인들 중 어느 하나에는 상기 제1 및 제2 선택 트랜지스터들의 문턱 전압보다 높은 값을 선택 전압을 인가하고 다른 하나에는 상기 제1 및 제2 선택 트랜지스터들의 문턱 전압 사이의 값을 갖는 선택 전압을 인가하는 것을 포함하는 메모리 셀 읽기 방법.
  6. 제1항 내지 제4항 중 어느 한 항의 메모리 배열에서 상기 메모리 셀 영역의 선택 메모리 셀을 프로그램하기 위해:
    상기 선택 메모리 셀에 속한 행의 선택 워드라인에는 프로그램 전압(Vpgm)을, 상기 선택 워드라인 이외의 미선택 워드라인들에는 상기 프로그램 전압보다 낮은 프로그램통과 전압(Vpass)을 인가하고;
    상기 선택 메모리 셀의 소오스 측의 선택 트랜지스터가 도통 되고 상기 선택 메모리 셀의 드레인 측의 선택 트랜지스터가 도통 되지 않도록, 상기 제1 선택 라인 및 상기 제2 선택 라인에 적절한 선택 전압을 인가하고;
    상기 선택 메모리 셀의 소오스 측에 연결된 비트라인에는 접지전압을, 상기 선택 메모리 셀의 드레인 측에 연결된 비트라인에는 소정의 양의 전압을 인가하는 것을 포함하는 메모리 셀의 프로그램 방법.
  7. 제6항에 있어서,
    상기 선택 메모리 셀의 소오스 측의 선택 라인에는 상기 제1 및 제2 선택 트랜지스터들의 문턱 전압 이상의 값을 갖는 제1 선택 전압을 인가하고 상기 선택 메모리 셀의 드레인 측의 선택 라인에는 상기 제1 및 제2 선택 트랜지스터들의 문턱 전압들 사이의 값을 갖는 제2 선택 전압을 인가하는 것을 특징으로 하는 메모리 셀의 프로그램 방법.
  8. 각각 메모리층 및 게이트를 포함하며 격벽 절연막에 의해 분리된 제1 메모리 셀 및 제2 메모리 셀을 포함하는 단위 메모리 셀이 행렬로 배열된 메모리 셀 영역, 열 방향의 소정 개수의 메모리 셀들이 서로 연결되어 메모리 스트링을 형성하고, 행 방향의 메모리 셀의 게이트는 워드라인을 형성하며;
    각 메모리 스트링 내에서 그리고 인접한 메모리 스트링들 사이에서 역순으로 연결되도록 상기 메모리 스트링의 첫 번째 메모리 셀에 그리고 마지막 메모리 셀에 각각 연결되는 서로 다른 문턱 전압을 가지는 제1 선택 트랜지스터 및 제2 선택 트랜지스터, 상기 메모리 스트링들의 첫 번째 메모리 셀들에 서로 번갈아 가며 연결된 제1 및 제2 선택 트랜지스터들의 게이트는 상부 제1 선택 라인을 형성하고, 마지막 메모리 셀들에 서로 번갈아 가며 연결된 제2 제1 선택 트랜지스터들의 게이트는 하부 제2 선택 라인을 형성하고, 상기 상부 제1 선택 라인의 교호적인 제1 및 제2 선택 트랜지스터들에 연결된 제2 및 제1 선택 트랜지스터들의 게이트는 상부 제2 선택 라인을 형성하고, 상기 하부 제2 선택 라인의 교호적인 제2 및 제1 선택 트랜지스터들에 연결된 제1 및 제2 선택 트랜지스터들의 게이트는 하부 제1 선택 라인을 형성하고;
    상기 워드라인과 직교하는 비트라인을 포함하되, 홀수 번째 열의 비트라인은 상기 상부 제2 선택 라인의 인접한 두 제1 및 제2 선택 트랜지스터들에 연결되고, 짝수 번째 열의 비트라인은 상기 하부 제1 선택 라인의 제1 및 제2 선택 트랜지스터들에 연결되는 것을 특징으로 하는 메모리 배열.
  9. 제8항에 있어서,
    상기 격벽 절연막은 실리콘 산화막이고, 상기 메모리층은 터널 산화막-전하 트랩층-차단 절연막이 차례로 적층된 구조인 것을 특징으로 하는 메모리 배열.
  10. 제8항에 있어서,
    상기 격벽 절연막의 두께는 상기 메모리층의 두께보다 얇은 것을 특징으로 하는 메모리 배열.
  11. 제8항에 있어서,
    상기 격벽 절연막은 트랩 사이트를 갖지 않는 실리콘 산화막이고, 상기 메모리층은 상하부 절연막 및 상기 상하부 절연막 사이에 개재하는 트랩 사이트를 갖는 물질막을 포함하는 것을 특징으로 하는 메모리 배열.
  12. 제8항 내지 제11항 중 어느 한 항의 메모리 배열에서 상기 메모리 셀 영역의 선택 메모리 셀에 저장된 정보를 읽기 위해:
    상기 선택 메모리 셀의 드레인 측에 연결된 비트라인에 사전충전 전압(Vpc)을 인가하고;
    상기 선택 메모리 셀의 소오스 측에 연결된 비트라인에 접지전압(OV)을 인가하고;
    상기 선택 메모리 셀이 속한 행의 선택 워드라인에는 제1 상태의 메모리 셀의 문턱 전압 및 제2 상태의 메모리 셀의 문턱 전압 사이의 값을 갖는 감지전압(Vsense)을 인가하고;
    상기 선택 워드라인 이외의 미선택 워드라인들에는 상기 제1 및 제2 상태의 메모리 셀의 문턱 전압보다 높은 값을 갖는 읽기통과 전압(Vr_pass)을 인가하고;
    상기 선택 메모리 셀이 속한 메모리 스트링의 제1 선택 트랜지스터들 및 제2 선택 트랜지스터들이 모두 도통 되도록, 상기 상부 제1 선택 라인 및 하부 제1 선택 라인에 제1 선택 전압을, 상기 상부 제2 선택 라인 및 하부 제2 선택 라인에 제2 선택 전압을 인가하는 것을 포함하는 메모리 셀 읽기 방법.
  13. 제12항에 있어서,
    상기 제1 선택 전압 및 상기 제2 선택 전압 중 어느 하나는 상기 제1 트랜지스터의 문턱 전압 및 상기 제2 트랜지스터의 문턱 전압 사이의 값을 가지며, 다른 하나는 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 문턱 전압들 이상의 값을 가지는 것을 특징으로 하는 메모리 셀 읽기 방법.
  14. 제8항 내지 제11항 중 어느 한 항의 메모리 배열에서 상기 메모리 셀 영역의 선택 메모리 셀을 프로그램하기 위해:
    상기 선택 메모리 셀에 속한 행의 선택 워드라인에는 프로그램 전압(Vpgm)을, 상기 선택 워드라인 이외의 미선택 워드라인들에는 상기 프로그램 전압보다 낮은 프로그램통과 전압(Vpass)을 인가하고;
    상기 선택 메모리 셀의 소오스 측의 두 선택 트랜지스터들이 도통 되고 상기 선택 메모리 셀의 드레인 측의 두 선택 트랜지스터들이 동시에 도통 되지 않도록, 상기 선택 라인들 각각에 적절한 선택 전압을 인가하고;
    상기 선택 메모리 셀의 소오스 측에 연결된 비트라인에는 접지전압을, 상기 선택 메모리 셀의 드레인 측에 연결된 비트라인에는 소정의 양의 전압을 인가하는 것을 포함하는 메모리 셀의 프로그램 방법.
  15. 제14항에 있어서,
    상기 상부 제1 선택 라인 및 하부 제1 선택 라인에는 제1 선택 전압을 인가하고, 상기 상부 제2 선택 라인 및 하부 제2 선택 라인엔느 제2 선택 전압을 인가하되, 상기 제1 선택 전압 및 상기 제2 선택 전압 중 어느 하나는 상기 제1 선택 트랜지스터 및 상기 제2 선택 트랜지스터의 문턱 전압들 이상의 값을 가지고 다른 하나는 상기 제1 선택 트랜지스터 및 상기 제2 선택 트랜지스터의 문턱 전압들 사 이의 값을 갖는 것을 특징으로 하는 메모리 셀의 프로그램 방법.
  16. 제1항 내지 제4항 그리고 제8항 내지 제11항 중 어느 한 항의 메모리 배열에서 상기 메모리 셀 영역의 메모리 셀을 소거하기 위해:
    상기 선택 라인들 및 상기 비트라인들을 플로팅시키고;
    상기 워드라인들을 접지시키고;
    상기 기판에 소거전압을 인가하는 것을 포함하는 메모리 셀의 소거 방법.
  17. 제1 방향으로 달리는 제1 선택 라인 및 제2 선택 라인;
    상기 제1 선택 라인 및 제2 선택 라인 사이에 개재하며 상기 제1 방향으로 달리는 복수 개의 워드라인들;
    상기 제1 방향과 직교하는 제2 방향으로 달리는 복수 개의 비트라인들을 포함하되,
    상기 선택 라인들 각각에는 서로 다른 문턱 전압을 갖는 제1 선택 트랜지스터 및 제2 선택 트랜지스터가 번갈아 가면서 연결되고;
    상기 워드라인들 각각에는 상기 제1 방향으로 배열된 복수 개의 메모리 셀들이 연결되며, 상기 제2 방향으로 배열된 소정 개수의 메모리 셀들이 메모리 스트링을 형성하고, 상기 메모리 스트링들의 첫 번째 메모리 셀들은 상기 제1 선택 라인의 선택 트랜지스터에, 마지막 메모리 셀들은 상기 제2 선택 라인의 선택 트랜지스터에 연결되고;
    메모리 스트링의 첫 번째 메모리 셀과 마지막 메모리 셀은 서로 인접한 비트라인에 연결되도록, 상기 비트라인들 각각은 인접한 메모리 스트링들 사이의 상기 제1 선택 트랜지스터 및 제2 선택 트랜지스터에 연결되는 것을 특징으로 하는 메모리 배열.
  18. 제1 방향으로 달리는 상부 제2 선택 라인과 상부 제1 선택 라인 그리고 하부 제2 선택 라인과 하부 제1 선택 라인;
    상기 상부 제1 선택 라인 및 상기 하부 제2 선택 라인 사이에 개재하며 상기 제1 방향으로 달리는 복수 개의 워드라인들;
    상기 제1 방향과 직교하는 제2 방향으로 달리는 복수 개의 비트라인들을 포함하되,
    상기 상부 및 하부 제1 선택 라인들에서는 그리고 상기 상부 및 하부 제2 선택 라인들에서는 동일한 순서로 연결되고 상기 제1 선택 라인 및 상기 제2 선택 라인 사이에서는 반대 순서로 연결되도록, 상기 선택 라인들 각각에는 서로 다른 문턱 전압을 갖는 제1 선택 트랜지스터 및 제2 선택 트랜지스터가 번갈아 가면서 연결되고,
    상기 워드라인들 각각에는 상기 제1 방향으로 배열된 복수 개의 메모리 셀들이 연결되고, 상기 제2 방향으로 배열된 소정 개수의 메모리 셀들이 메모리 스트링을 형성하고, 상기 메모리 스트링들의 첫 번째 메모리 셀은 상기 상부 제1 선택 라인의 선택 트랜지스터에, 마지막 메모리 셀은 상기 하부 제2 선택 라인의 선택 트 랜지스터에 연결되고;
    메모리 스트링의 첫 번째 메모리 셀과 마지막 메모리 셀은 서로 인접한 비트라인에 연결되도록, 상기 비트라인들 각각은 인접한 메모리 스트링들 사이의 상기 상부 제2 선택 라인 또는 상기 하부 제1 선택 라인의 제1 선택 트랜지스터 및 제2 선택 트랜지스터에 동시에 연결되는 것을 특징으로 하는 메모리 배열.
  19. 각각 메모리층 및 제어 게이트를 포함하며 격벽 절연막에 의해 물리적으로 분리된 제1 메모리 셀 및 제2 메모리 셀을 포함하는 단위 메모리 셀이 행렬로 배열된 메모리 셀 영역, 열 방향의 소정 개수의 메모리 셀들이 서로 연결되어 메모리 스트링을 형성하고, 행 방향의 제어 게이트는 워드라인을 형성하고;
    상기 메모리 스트링의 첫 번째 메모리 셀에 연결된 스트링 선택 트랜지스터, 행 방향의 스트링 선택 트랜지스터들의 게이트는 스트링 선택라인을 형성하고;
    상기 메모리 스트링의 마지막 메모리 셀에 연결된 접지 선택 트랜지스터, 행 방향의 접지 선택 트랜지스터들의 게이트는 접지 선택 라인을 형성하고;
    상기 접지 선택 트랜지스터의 소오스들은 서로 연결되어 공통 소오스 라인을 형성하고;
    상기 메모리 스트링들 각각의 스트링 선택 트랜지스터에 연결된 비트라인을 포함하는 메모리 배열.
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