JPH1032269A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1032269A JPH1032269A JP8187599A JP18759996A JPH1032269A JP H1032269 A JPH1032269 A JP H1032269A JP 8187599 A JP8187599 A JP 8187599A JP 18759996 A JP18759996 A JP 18759996A JP H1032269 A JPH1032269 A JP H1032269A
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- silicon pillar
- memory cell
- insulating film
- semiconductor memory
- source
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 従来のＥＥＰＲＯＭでは、さらなる高集積化
のためにメモリセルを微細化すると、書き込み時にドレ
インに加わる高電圧が隣接するセルにリークし、また、
チャネル長のばらつきが生じて読み出し電流量がばらつ
き、さらに、フローティングゲートとソースとのカップ
リング容量がコントロールゲート電圧のフローティング
ゲートに対する制御性が下がるという問題が生じる。 【解決手段】 基板１上に円錐形、円柱形、もしくは多
角錐形のシリコン柱２を形成し、このシリコン柱２を囲
む形でフローティングゲート３とコントロールゲート４
を形成してセルトランジスタを作成し、そのセルトラン
ジスタを基板に対して垂直方向に複数配置することで、
単位面積当たりの集積度を上げる。
のためにメモリセルを微細化すると、書き込み時にドレ
インに加わる高電圧が隣接するセルにリークし、また、
チャネル長のばらつきが生じて読み出し電流量がばらつ
き、さらに、フローティングゲートとソースとのカップ
リング容量がコントロールゲート電圧のフローティング
ゲートに対する制御性が下がるという問題が生じる。 【解決手段】 基板１上に円錐形、円柱形、もしくは多
角錐形のシリコン柱２を形成し、このシリコン柱２を囲
む形でフローティングゲート３とコントロールゲート４
を形成してセルトランジスタを作成し、そのセルトラン
ジスタを基板に対して垂直方向に複数配置することで、
単位面積当たりの集積度を上げる。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的消去型不揮
発性半導体記憶装置（以下「ＥＥＰＲＯＭ」と称する）
に係わり、特に３次元的に形成された不揮発性半導体記
憶装置に関する。
発性半導体記憶装置（以下「ＥＥＰＲＯＭ」と称する）
に係わり、特に３次元的に形成された不揮発性半導体記
憶装置に関する。
【０００２】
【従来の技術】現在使用されているＥＥＰＲＯＭには、
ＮＡＮＤ型とＮＯＲ型の２種類がある。ＮＡＮＤ型、Ｎ
ＯＲ型のいずれのメモリセルも、１つのセルはフローテ
ィングゲート、コントロールゲート、ソース部、ドレイ
ン部から成り立っている。フローティングゲートは、コ
ントロールゲートに対して自己整合的に形成されてい
る。このフローティングゲートに対して電子もしくは正
孔を注入することで、メモリセルトランジスタの閾値電
圧（以下、Ｖｔｈと呼ぶ）を制御し、メモリセルトラン
ジスタのドレインとコントロールゲートに読み出しの際
に電圧を与え、ドレインから流れ込む電流量を検知し
て、データの１／０を判別する。すなわち、フローティ
ングゲートに電子が注入され閾値電圧Ｖｔｈが上昇して
いる状態のメモリセルを「０」セル、フローティングゲ
ートに電子が注入されていない状態のメモリセルを
「１」セルと判別する。
ＮＡＮＤ型とＮＯＲ型の２種類がある。ＮＡＮＤ型、Ｎ
ＯＲ型のいずれのメモリセルも、１つのセルはフローテ
ィングゲート、コントロールゲート、ソース部、ドレイ
ン部から成り立っている。フローティングゲートは、コ
ントロールゲートに対して自己整合的に形成されてい
る。このフローティングゲートに対して電子もしくは正
孔を注入することで、メモリセルトランジスタの閾値電
圧（以下、Ｖｔｈと呼ぶ）を制御し、メモリセルトラン
ジスタのドレインとコントロールゲートに読み出しの際
に電圧を与え、ドレインから流れ込む電流量を検知し
て、データの１／０を判別する。すなわち、フローティ
ングゲートに電子が注入され閾値電圧Ｖｔｈが上昇して
いる状態のメモリセルを「０」セル、フローティングゲ
ートに電子が注入されていない状態のメモリセルを
「１」セルと判別する。
【０００３】一般的なＮＯＲ型のＥＥＰＲＯＭのセルを
図１２に示す。図１２の等価回路を図１３に示す。図１
２及び図１３に示す破線ＭＣで囲まれた部分が１ビット
のデータを保持するのに必要なメモリパターンである。
図１２に示す。図１２の等価回路を図１３に示す。図１
２及び図１３に示す破線ＭＣで囲まれた部分が１ビット
のデータを保持するのに必要なメモリパターンである。
【０００４】ＮＯＲ型ＥＥＰＲＯＭにおいて、セルトラ
ンジスタＴｒはビット線６に並列に接続されている。す
なわち、セルトランジスタＴｒのドレインはビット線６
に接続され、ゲートは隣接するセルトランジスタＴｒの
ゲートとともに接続されワード線９を形成する。各セル
トランジスタＴｒのソースはソース線７に共通接続され
る。データの読み出しは、選択されたワード線９および
ビット線６に読み出しのための電位を与え、選択された
ワード線９とビット線６の交点にあたるセルにおいてビ
ット線６からソース線７に電流が流れるか否かを検知
し、データの１／０を決める。
ンジスタＴｒはビット線６に並列に接続されている。す
なわち、セルトランジスタＴｒのドレインはビット線６
に接続され、ゲートは隣接するセルトランジスタＴｒの
ゲートとともに接続されワード線９を形成する。各セル
トランジスタＴｒのソースはソース線７に共通接続され
る。データの読み出しは、選択されたワード線９および
ビット線６に読み出しのための電位を与え、選択された
ワード線９とビット線６の交点にあたるセルにおいてビ
ット線６からソース線７に電流が流れるか否かを検知
し、データの１／０を決める。
【０００５】上記のＮＯＲ型のセルでは、ドレインとビ
ット線６とを接続するためのコンタクトやソース線７と
の接続が必要であり、コンタクトがセル面積の大きな部
分を占めている。面積の削減のためにドレインコンタク
トやソース線７との接続を２つのセルトランジスタで共
通としているが、それでもメモリセルの面積が大きく、
高集積化に適していなかった。
ット線６とを接続するためのコンタクトやソース線７と
の接続が必要であり、コンタクトがセル面積の大きな部
分を占めている。面積の削減のためにドレインコンタク
トやソース線７との接続を２つのセルトランジスタで共
通としているが、それでもメモリセルの面積が大きく、
高集積化に適していなかった。
【０００６】これに対して、より集積度を上げることが
できるものがＮＡＮＤ型のＥＥＰＲＯＭである。図１４
はＮＡＮＤ型のパターンを示し、図１５は図１４の等価
回路を示す。図１４、図１５に示す破線ＭＣで囲んだ部
分が１ビットのデータを保持するのに必要なメモリセル
のパターンである。
できるものがＮＡＮＤ型のＥＥＰＲＯＭである。図１４
はＮＡＮＤ型のパターンを示し、図１５は図１４の等価
回路を示す。図１４、図１５に示す破線ＭＣで囲んだ部
分が１ビットのデータを保持するのに必要なメモリセル
のパターンである。
【０００７】ＮＡＮＤ型のメモリでは、複数のメモリセ
ルトランジスタＴｒが直列に複数接続された群と、この
セル群の両端にセル群を選択するセレクトゲートＳＧ
１，ＳＧ２が存在する。一方のセレクトゲートＳＧ１の
ドレインはビット線６に接続される。このセレクトゲー
トＳＧ１のゲートは隣接する別のセル群のセレクトゲー
トのゲートと接続されセレクト線８ａを形成する。他方
のセレクトゲートＳＧ２のソースは他のセル群のセレク
トゲートのソースとともにソース線７に接続され、同様
にセレクト線８ｂを形成する。
ルトランジスタＴｒが直列に複数接続された群と、この
セル群の両端にセル群を選択するセレクトゲートＳＧ
１，ＳＧ２が存在する。一方のセレクトゲートＳＧ１の
ドレインはビット線６に接続される。このセレクトゲー
トＳＧ１のゲートは隣接する別のセル群のセレクトゲー
トのゲートと接続されセレクト線８ａを形成する。他方
のセレクトゲートＳＧ２のソースは他のセル群のセレク
トゲートのソースとともにソース線７に接続され、同様
にセレクト線８ｂを形成する。
【０００８】ＮＡＮＤ型メモリにおけるデータの読み出
しは、データを読み出すべきセルを含むセル群に接続さ
れているビット線６に読み出しの電位を与え、セレクト
ゲートに電圧を加えてセレクトトランジスタを導通させ
る。非選択セルのゲートにワード線９を介して電圧（例
えば、ＶＤＤ）を加えてセルトランジスタを導通させ、
選択すべきセルのゲートに読み出し電圧（例えば、０
Ｖ）を与える。メモリセルがディプレション型か、エン
ハンスメント型かによって選択セルおよび非選択セルの
ゲートに加える電圧は異なる。読み出し電圧をかけた際
にビット線６を介して電流が流れるか否かを検知してデ
ータの読み出しを行う。ＮＡＮＤ型のセルは、セル群に
接続されているセレクトゲートの分だけ面積を余計に必
要とするデメリットがある。しかし、ソース／ドレイン
コンタクトの数が少なく、セルの数が増大するに従っ
て、１セル当たりのセレクトゲートの面積は減少するの
で、総合的に見るとＮＡＮＤ型の集積度の方がＮＯＲ型
よりも高くなる。
しは、データを読み出すべきセルを含むセル群に接続さ
れているビット線６に読み出しの電位を与え、セレクト
ゲートに電圧を加えてセレクトトランジスタを導通させ
る。非選択セルのゲートにワード線９を介して電圧（例
えば、ＶＤＤ）を加えてセルトランジスタを導通させ、
選択すべきセルのゲートに読み出し電圧（例えば、０
Ｖ）を与える。メモリセルがディプレション型か、エン
ハンスメント型かによって選択セルおよび非選択セルの
ゲートに加える電圧は異なる。読み出し電圧をかけた際
にビット線６を介して電流が流れるか否かを検知してデ
ータの読み出しを行う。ＮＡＮＤ型のセルは、セル群に
接続されているセレクトゲートの分だけ面積を余計に必
要とするデメリットがある。しかし、ソース／ドレイン
コンタクトの数が少なく、セルの数が増大するに従っ
て、１セル当たりのセレクトゲートの面積は減少するの
で、総合的に見るとＮＡＮＤ型の集積度の方がＮＯＲ型
よりも高くなる。
【０００９】
【発明が解決しようとする課題】しかし、集積度の高い
ＮＡＮＤ型のセルでも、集積度を向上させるために微細
化を進めると、平面上にセルトランジスタを配置する限
り、以下のような問題が生じる。
ＮＡＮＤ型のセルでも、集積度を向上させるために微細
化を進めると、平面上にセルトランジスタを配置する限
り、以下のような問題が生じる。
【００１０】まず、データの書き込みの際にメモリセル
のドレイン部に高電圧が加えられるが、現在はイオン注
入やフィールド酸化膜を利用した素子分離によって、そ
のドレインに加えられた高電圧がリークするのを防止し
ている。しかし、メモリセルの集積度を上げるためドレ
イン間の素子分離幅を狭くすると、隣接するメモリセル
のドレインに電位がリークしてしまい、微細化の阻害要
因となる。
のドレイン部に高電圧が加えられるが、現在はイオン注
入やフィールド酸化膜を利用した素子分離によって、そ
のドレインに加えられた高電圧がリークするのを防止し
ている。しかし、メモリセルの集積度を上げるためドレ
イン間の素子分離幅を狭くすると、隣接するメモリセル
のドレインに電位がリークしてしまい、微細化の阻害要
因となる。
【００１１】また、集積度を上げるためメモリセルのチ
ャネル長の微細化を進めると、ゲート電極の加工ばらつ
きの影響が現れてくる。例えば、チャネル長が０．７μ
ｍで、ゲート電極の加工ばらつきが片側で０．０５μｍ
あると、チャネル長が０．１μｍの範囲で、すなわち１
０％以上ばらつく。このため、データの書き込み時の書
き込み量やデータの読み出し時の電流にばらつきが生じ
る。
ャネル長の微細化を進めると、ゲート電極の加工ばらつ
きの影響が現れてくる。例えば、チャネル長が０．７μ
ｍで、ゲート電極の加工ばらつきが片側で０．０５μｍ
あると、チャネル長が０．１μｍの範囲で、すなわち１
０％以上ばらつく。このため、データの書き込み時の書
き込み量やデータの読み出し時の電流にばらつきが生じ
る。
【００１２】また、集積度を高めるために、メモリセル
のコントロールゲートとセルのドレイン部あるいはソー
ス部との間隔を狭めることがある。しかし、ドレイン部
にはビット線と接続するためのコンタクトが設けられて
いるため、マスクの合わせずれによってコントロールゲ
ートとビット線とがショートする可能性がある。また、
コントロールゲートがソース部にオーバーラップした場
合は、自己整合的に作成されるフローティングゲートと
拡散層であるソースとのカップリングによる容量が増大
し、コントロールゲートに読み出し時や書き込み時に加
えた電圧のうちフローティングゲートに加わる割合が下
がるため、コントロールゲートのフローティングゲート
に対する制御性が下がってしまう。
のコントロールゲートとセルのドレイン部あるいはソー
ス部との間隔を狭めることがある。しかし、ドレイン部
にはビット線と接続するためのコンタクトが設けられて
いるため、マスクの合わせずれによってコントロールゲ
ートとビット線とがショートする可能性がある。また、
コントロールゲートがソース部にオーバーラップした場
合は、自己整合的に作成されるフローティングゲートと
拡散層であるソースとのカップリングによる容量が増大
し、コントロールゲートに読み出し時や書き込み時に加
えた電圧のうちフローティングゲートに加わる割合が下
がるため、コントロールゲートのフローティングゲート
に対する制御性が下がってしまう。
【００１３】このように、平面的にメモリセルの微細化
を進めると、いろいろな問題が生じる。本発明は、上記
課題に鑑み、メモリセルの集積度を上げることが可能な
セルアレイを作成することを目的とする。
を進めると、いろいろな問題が生じる。本発明は、上記
課題に鑑み、メモリセルの集積度を上げることが可能な
セルアレイを作成することを目的とする。
【００１４】
【課題を解決するための手段】本発明は、上記課題を解
決するため、半導体基板上に形成された第１導電型のシ
リコン柱と、前記シリコン柱の表面近傍に、前記シリコ
ン柱の伸びる方向に所定間隔離間して順次形成された第
２導電型のソース領域及びドレイン領域と、前記シリコ
ン柱のソース及びドレイン領域の相互間に位置する外周
側面を囲む第１の絶縁膜と、前記第１の絶縁膜の外周側
面に設けられたフローティングゲートと、前記フローテ
ィングゲートの外周側面に設けられた第２の絶縁膜と、
前記第２の絶縁膜の外周側面に設けられたコントロール
ゲートと、前記シリコン柱のソース領域及びドレイン領
域の側面に形成された層間絶縁膜よりなる電気的消去可
能な半導体メモリセルが、前記シリコン柱の伸びる方向
に２つ以上重ねて設けられている半導体メモリセル群と
を具備する半導体装置を提供する。
決するため、半導体基板上に形成された第１導電型のシ
リコン柱と、前記シリコン柱の表面近傍に、前記シリコ
ン柱の伸びる方向に所定間隔離間して順次形成された第
２導電型のソース領域及びドレイン領域と、前記シリコ
ン柱のソース及びドレイン領域の相互間に位置する外周
側面を囲む第１の絶縁膜と、前記第１の絶縁膜の外周側
面に設けられたフローティングゲートと、前記フローテ
ィングゲートの外周側面に設けられた第２の絶縁膜と、
前記第２の絶縁膜の外周側面に設けられたコントロール
ゲートと、前記シリコン柱のソース領域及びドレイン領
域の側面に形成された層間絶縁膜よりなる電気的消去可
能な半導体メモリセルが、前記シリコン柱の伸びる方向
に２つ以上重ねて設けられている半導体メモリセル群と
を具備する半導体装置を提供する。
【００１５】
【発明の実施の形態】以下、図面を参照して、本発明の
実施例を詳細に説明する。図１は、本発明の実施例の縦
方向の断面図を示す。図２は、図１の実施例の回路図で
ある。図３は、図１の３−３線に沿った水平方向断面図
である。
実施例を詳細に説明する。図１は、本発明の実施例の縦
方向の断面図を示す。図２は、図１の実施例の回路図で
ある。図３は、図１の３−３線に沿った水平方向断面図
である。
【００１６】図１、３に示すように、基板１上には例え
ば断面が円形の複数のシリコンの柱２が形成されてい
る。これらシリコン柱２にはその周囲を囲むように薄い
絶縁膜１１を介してフローティングゲート３が形成さ
れ、フローティングゲート３のさらに外周に絶縁膜１２
を介してコントロールゲート４が形成される。これらの
フローティングゲート３とコントロールゲート４は、基
板と垂直な方向に層間絶縁膜１３を介して積層して形成
されている。シリコン柱２には、例えばｐ型の不純物が
ドープされている。フローティングゲートで囲まれたシ
リコン柱２の領域１０には、不純物がドープされること
によって、デプレション型のトランジスタのチャネル領
域が形成されている。また、これら各チャネル領域の上
下に位置し、層間絶縁膜１３で囲まれているシリコン柱
２の側面領域５には例えばｎ型の不純物がドープされ、
ソース・ドレイン領域が形成されている。
ば断面が円形の複数のシリコンの柱２が形成されてい
る。これらシリコン柱２にはその周囲を囲むように薄い
絶縁膜１１を介してフローティングゲート３が形成さ
れ、フローティングゲート３のさらに外周に絶縁膜１２
を介してコントロールゲート４が形成される。これらの
フローティングゲート３とコントロールゲート４は、基
板と垂直な方向に層間絶縁膜１３を介して積層して形成
されている。シリコン柱２には、例えばｐ型の不純物が
ドープされている。フローティングゲートで囲まれたシ
リコン柱２の領域１０には、不純物がドープされること
によって、デプレション型のトランジスタのチャネル領
域が形成されている。また、これら各チャネル領域の上
下に位置し、層間絶縁膜１３で囲まれているシリコン柱
２の側面領域５には例えばｎ型の不純物がドープされ、
ソース・ドレイン領域が形成されている。
【００１７】上記構成において、図１に示す破線ＭＣで
囲まれた部分が１つのメモリセルとして機能する。シリ
コン柱２に沿って複数の不揮発性メモリセルが形成され
る。また、図１、図３に示したように、縦方向に積み重
ねられたコントロールゲート４は、他のシリコン柱の同
様のコントロールゲートと接続され、ワード線９を構成
する。ワード線９は、セルアレイ外に設けられた図示せ
ぬデコーダにより駆動される。
囲まれた部分が１つのメモリセルとして機能する。シリ
コン柱２に沿って複数の不揮発性メモリセルが形成され
る。また、図１、図３に示したように、縦方向に積み重
ねられたコントロールゲート４は、他のシリコン柱の同
様のコントロールゲートと接続され、ワード線９を構成
する。ワード線９は、セルアレイ外に設けられた図示せ
ぬデコーダにより駆動される。
【００１８】さらに、図１、図２に示したように、シリ
コン柱２において記憶素子を構成するセル群の上下には
セレクトゲートＳＧ１、ＳＧ２がそれぞれ設置され、セ
レクト線８ａ，８ｂで囲まれたシリコン柱の表面には、
例えば不純物がドープされてエンハンスメント型のトラ
ンジスタのチャネル領域が形成されている。前記各シリ
コン柱２の先端にはビット線６が設けられ、このビット
線６はセレクトゲートＳＧ１のドレイン領域に接続され
ている。また、セレクトゲートＳＧ２のソース領域はソ
ース線７に接続されている。セレクト線８ａ，８ｂに電
圧を加えることにより、シリコン柱に形成されたセル群
とあるいはソース線７とが電気的に接続されたり、切り
離されたりする。
コン柱２において記憶素子を構成するセル群の上下には
セレクトゲートＳＧ１、ＳＧ２がそれぞれ設置され、セ
レクト線８ａ，８ｂで囲まれたシリコン柱の表面には、
例えば不純物がドープされてエンハンスメント型のトラ
ンジスタのチャネル領域が形成されている。前記各シリ
コン柱２の先端にはビット線６が設けられ、このビット
線６はセレクトゲートＳＧ１のドレイン領域に接続され
ている。また、セレクトゲートＳＧ２のソース領域はソ
ース線７に接続されている。セレクト線８ａ，８ｂに電
圧を加えることにより、シリコン柱に形成されたセル群
とあるいはソース線７とが電気的に接続されたり、切り
離されたりする。
【００１９】次に、本メモリセルにおけるデータの書き
込み、読み出し、消去の一例を示す。本セルの動作は、
従来のＮＡＮＤ型のメモリセルと同様であり、書き込み
・消去ともにＦＮ（Fowler- Nordheim）トンネリング現
象を利用する。
込み、読み出し、消去の一例を示す。本セルの動作は、
従来のＮＡＮＤ型のメモリセルと同様であり、書き込み
・消去ともにＦＮ（Fowler- Nordheim）トンネリング現
象を利用する。
【００２０】まず、メモリセルのデータを消去する場合
について説明する。図４は、メモリセルの消去時の電子
の様子を示す。図５は、データ消去時の電圧印加状態を
表す。データの消去の際には、メモリセルのコントロー
ルゲート４に低電圧（例えば、０Ｖ）を印加し、シリコ
ン柱２にフローティングゲート３からシリコン柱２方向
にトンネル電流が流れる程度の高電圧、例えば１８Ｖを
印加する。こうすることで、ＦＮトンネリングによりフ
ローティングゲート３から電子が引き抜かれ、フローテ
ィングゲート３に正孔が注入され、正に帯電するため、
メモリセルの閾値電圧Ｖｔｈがマイナスの値になる。
について説明する。図４は、メモリセルの消去時の電子
の様子を示す。図５は、データ消去時の電圧印加状態を
表す。データの消去の際には、メモリセルのコントロー
ルゲート４に低電圧（例えば、０Ｖ）を印加し、シリコ
ン柱２にフローティングゲート３からシリコン柱２方向
にトンネル電流が流れる程度の高電圧、例えば１８Ｖを
印加する。こうすることで、ＦＮトンネリングによりフ
ローティングゲート３から電子が引き抜かれ、フローテ
ィングゲート３に正孔が注入され、正に帯電するため、
メモリセルの閾値電圧Ｖｔｈがマイナスの値になる。
【００２１】次に、メモリセルへデータを書き込む場合
について説明する。図６は、メモリセルに電圧を書き込
むときの電圧印加状態を示す。図６中のメモリセルＭＣ
にデータを書き込む場合、選択されたコントロールゲー
トに高電圧、例えば１８Ｖを印加し、非選択のコントロ
ールゲートには９Ｖを印加する。また、セレクト線８
ａ，８ｂには例えば１１Ｖを印加する。”０”データを
書き込む場合は、選択ビット線６を低電圧、例えば０Ｖ
とし、非選択ビット線に９Ｖを印加する。この電圧印加
状態において、ＦＮトンネリングにより浮遊ゲートに電
子が注入されメモリセルの閾値電圧が上がる。また、”
１”データを書く際には、選択ビット線６を高電圧、例
えば９Ｖにする。この条件では、フローティングゲート
に電子が注入されないためメモリセルの閾値電圧は変化
しない。
について説明する。図６は、メモリセルに電圧を書き込
むときの電圧印加状態を示す。図６中のメモリセルＭＣ
にデータを書き込む場合、選択されたコントロールゲー
トに高電圧、例えば１８Ｖを印加し、非選択のコントロ
ールゲートには９Ｖを印加する。また、セレクト線８
ａ，８ｂには例えば１１Ｖを印加する。”０”データを
書き込む場合は、選択ビット線６を低電圧、例えば０Ｖ
とし、非選択ビット線に９Ｖを印加する。この電圧印加
状態において、ＦＮトンネリングにより浮遊ゲートに電
子が注入されメモリセルの閾値電圧が上がる。また、”
１”データを書く際には、選択ビット線６を高電圧、例
えば９Ｖにする。この条件では、フローティングゲート
に電子が注入されないためメモリセルの閾値電圧は変化
しない。
【００２２】次に、メモリセルからデータを読み出す場
合について説明する。図７は、読み出し時のメモリセル
アレイの電圧印加状態を示す。図７中に示すメモりセル
ＭＣからデータを読み出す場合、選択されたコントロー
ルゲートに低電圧、例えば０Ｖを印加する。非選択のメ
モリセルのコントロールゲートには、書き込まれている
データが”１”のときの閾値電圧と”０”のときの閾値
電圧のいずれをも上回る電圧、例えば５Ｖを印加する。
セルの塊を選択するセレクト線８ａ，８ｂには選択電
位、例えば５Ｖを加える。選択されたビット線６には読
み出しのための電圧、例えば２Ｖを加える。こうするこ
とにより、非選択のメモリセルにおいて、記憶されたデ
ータに関わらず閾値電圧を上回る電圧がコントロールゲ
ートに印加されているため、ドレイン側からソース側に
電流が流れる。選択されたメモリセルのコントロールゲ
ートに低電圧が加えられるので、選択されたメモリセル
のデータが”０”であり閾値電圧が高いと電流は流れ
ず、データが”１”で閾値電圧が低いと電流が流れる。
この電流が流れるか否かを検知してデータを判別する。
合について説明する。図７は、読み出し時のメモリセル
アレイの電圧印加状態を示す。図７中に示すメモりセル
ＭＣからデータを読み出す場合、選択されたコントロー
ルゲートに低電圧、例えば０Ｖを印加する。非選択のメ
モリセルのコントロールゲートには、書き込まれている
データが”１”のときの閾値電圧と”０”のときの閾値
電圧のいずれをも上回る電圧、例えば５Ｖを印加する。
セルの塊を選択するセレクト線８ａ，８ｂには選択電
位、例えば５Ｖを加える。選択されたビット線６には読
み出しのための電圧、例えば２Ｖを加える。こうするこ
とにより、非選択のメモリセルにおいて、記憶されたデ
ータに関わらず閾値電圧を上回る電圧がコントロールゲ
ートに印加されているため、ドレイン側からソース側に
電流が流れる。選択されたメモリセルのコントロールゲ
ートに低電圧が加えられるので、選択されたメモリセル
のデータが”０”であり閾値電圧が高いと電流は流れ
ず、データが”１”で閾値電圧が低いと電流が流れる。
この電流が流れるか否かを検知してデータを判別する。
【００２３】上記実施例においては、基板１に複数のシ
リコン柱２を形成し、このシリコン柱２の側面に複数の
メモリセルのチャネル部を縦方向に配置し、この周囲に
浮遊ゲート、コントロールゲートを配置しているため、
チャネル長を微細化することなく集積度を向上でき、メ
モリセル面積の増加を防止できる。
リコン柱２を形成し、このシリコン柱２の側面に複数の
メモリセルのチャネル部を縦方向に配置し、この周囲に
浮遊ゲート、コントロールゲートを配置しているため、
チャネル長を微細化することなく集積度を向上でき、メ
モリセル面積の増加を防止できる。
【００２４】また、シリコン柱が円錐形状である場合
は、円錐の底辺部を選択的に加工することにより素子の
分離を行うことができる。さらに、理論的には、抵抗に
よって流せる電流の限界点までフローティングゲートの
段数を増やすことが可能である。
は、円錐の底辺部を選択的に加工することにより素子の
分離を行うことができる。さらに、理論的には、抵抗に
よって流せる電流の限界点までフローティングゲートの
段数を増やすことが可能である。
【００２５】図８は、本発明の第２の実施例を示す。本
実施例では、隣接するワード線９との間のカップリング
容量を低減するため、同一シリコン柱２の上下方向に隣
接するワード線９の配設方向を９０度異ならせている。
平面的にワード線を配置した場合、必ずワード線は同一
方向に走ることになる。立体的な構成をとった場合に全
ワード線を同一方向に配置した構成を採ると、上下のワ
ード線の容量が平行平板の形で容量結合がなされる。デ
ータの読み出し時には選択されるコントロールゲートの
ワード線は低電圧が印加され、非選択のワード線には非
選択の高電圧が印加される。このため、同一方向にワー
ド線を走らせると、上下のワード線との間の容量により
データ読み出し時のアクセスタイムが低下する。しか
し、この実施例のように、ワード線９の方向を上下で異
ならせることによりカップリング容量を減らすことがで
き、アクセスタイムの低下を防ぐことが可能である。
実施例では、隣接するワード線９との間のカップリング
容量を低減するため、同一シリコン柱２の上下方向に隣
接するワード線９の配設方向を９０度異ならせている。
平面的にワード線を配置した場合、必ずワード線は同一
方向に走ることになる。立体的な構成をとった場合に全
ワード線を同一方向に配置した構成を採ると、上下のワ
ード線の容量が平行平板の形で容量結合がなされる。デ
ータの読み出し時には選択されるコントロールゲートの
ワード線は低電圧が印加され、非選択のワード線には非
選択の高電圧が印加される。このため、同一方向にワー
ド線を走らせると、上下のワード線との間の容量により
データ読み出し時のアクセスタイムが低下する。しか
し、この実施例のように、ワード線９の方向を上下で異
ならせることによりカップリング容量を減らすことがで
き、アクセスタイムの低下を防ぐことが可能である。
【００２６】本発明において、ワード線やセレクト線
は、デコーダの出力により駆動される。このデコーダと
ワード線やセレクト線との接続に関して、ワード線やセ
レクト線はその終端部で高密度になるため、デコーダも
縦構造として作成してワード線やセレクト線と接続する
ことが考えられる。あるいは、ワード線やセレクト線の
終端を縦構造にし、それらの終端に接続部としてのフラ
グを設け、このフラグをデコーダの出力端子と接続する
方法も考えられる。図９（ａ）は、ワード線９やセレク
ト線８の終端部を縦構造にして階段状の部分を設け、こ
の部分にワード線９やセレクト線８を順次露出させてフ
ラグ１５を設ける場合の断面図を示す。このフラグ１５
と例えば平面上に設けられたデコーダの出力端子とは、
ボンディングワイヤにより接続される。図９（ｂ）は、
図９（ａ）に示した構造の上面図を示す。図９（ｂ）中
の９ａ−９ａ線における断面図が図９（ａ）である。
は、デコーダの出力により駆動される。このデコーダと
ワード線やセレクト線との接続に関して、ワード線やセ
レクト線はその終端部で高密度になるため、デコーダも
縦構造として作成してワード線やセレクト線と接続する
ことが考えられる。あるいは、ワード線やセレクト線の
終端を縦構造にし、それらの終端に接続部としてのフラ
グを設け、このフラグをデコーダの出力端子と接続する
方法も考えられる。図９（ａ）は、ワード線９やセレク
ト線８の終端部を縦構造にして階段状の部分を設け、こ
の部分にワード線９やセレクト線８を順次露出させてフ
ラグ１５を設ける場合の断面図を示す。このフラグ１５
と例えば平面上に設けられたデコーダの出力端子とは、
ボンディングワイヤにより接続される。図９（ｂ）は、
図９（ａ）に示した構造の上面図を示す。図９（ｂ）中
の９ａ−９ａ線における断面図が図９（ａ）である。
【００２７】本発明におけるセルアレイではデータの読
み出しを行うビット線については高集積化がなされてい
ないので、センシングは同一チップ内で行うのが望まし
い。図１０は、本発明の第３の実施例を示す。図１１
は、図１０の実施例の回路図である。第１の実施例にお
いてビット線はシリコン柱２の先端に設けたが、本実施
例では、ビット線６やソース線７をシリコン柱の側壁と
接続する。本実施例は、図１に示したシリコン柱に沿っ
て配置されたメモリセル群とメモリセル群の上下に配置
されたセレクトゲートを介して接続されるビット線とソ
ース線よりなる構造を繰り返して積み重ねた構造になっ
ている。
み出しを行うビット線については高集積化がなされてい
ないので、センシングは同一チップ内で行うのが望まし
い。図１０は、本発明の第３の実施例を示す。図１１
は、図１０の実施例の回路図である。第１の実施例にお
いてビット線はシリコン柱２の先端に設けたが、本実施
例では、ビット線６やソース線７をシリコン柱の側壁と
接続する。本実施例は、図１に示したシリコン柱に沿っ
て配置されたメモリセル群とメモリセル群の上下に配置
されたセレクトゲートを介して接続されるビット線とソ
ース線よりなる構造を繰り返して積み重ねた構造になっ
ている。
【００２８】このような構成にすると、１つのシリコン
柱に対して複数のビット線６やソース線７を接続するこ
とができ、図１の構成の限界である読み出し電流量の調
節を、セルの分割で行うことが可能となるため、単位面
積当たりの記憶容量が増大する。
柱に対して複数のビット線６やソース線７を接続するこ
とができ、図１の構成の限界である読み出し電流量の調
節を、セルの分割で行うことが可能となるため、単位面
積当たりの記憶容量が増大する。
【００２９】
【発明の効果】以上説明したように、本発明において
は、従来は平面的に配置していたメモリセルの各部分の
構成要素を立体的に配置することにより、単位面積当た
りの集積度を高めることができる。
は、従来は平面的に配置していたメモリセルの各部分の
構成要素を立体的に配置することにより、単位面積当た
りの集積度を高めることができる。
【００３０】また、立体的にメモリセルを集積すること
ができるので、シリコン柱の間隔をある程度広くして隣
接するメモリセル間の素子分離幅を広くしても集積度を
維持できるため、データ書き込みの際にメモリセルのド
レイン部に加えた高電圧が隣接するメモリセルのドレイ
ン部に漏れることを防ぐことができる。
ができるので、シリコン柱の間隔をある程度広くして隣
接するメモリセル間の素子分離幅を広くしても集積度を
維持できるため、データ書き込みの際にメモリセルのド
レイン部に加えた高電圧が隣接するメモリセルのドレイ
ン部に漏れることを防ぐことができる。
【００３１】さらに、本発明では、縦方向に層間絶縁膜
とコントロールゲートやフローティングゲートを交互に
形成していくため、ソース部またはドレイン部とコント
ロールゲートまたはフローティングゲートとがオーバー
ラップすることはなく、コントロールゲートのフローテ
ィングゲートに対する制御性が下がることはない。ま
た、ビット線とコントロールゲートとの間には必ず層間
絶縁膜が形成されているため、ビット線とコントロール
ゲートとが短絡することはない。
とコントロールゲートやフローティングゲートを交互に
形成していくため、ソース部またはドレイン部とコント
ロールゲートまたはフローティングゲートとがオーバー
ラップすることはなく、コントロールゲートのフローテ
ィングゲートに対する制御性が下がることはない。ま
た、ビット線とコントロールゲートとの間には必ず層間
絶縁膜が形成されているため、ビット線とコントロール
ゲートとが短絡することはない。
【図１】本発明の第１の実施例を表す図。
【図２】図１の実施例の回路図。
【図３】図１の実施例の水平方向断面図。
【図４】セルのデータ消去時の挙動を表す図。
【図５】本発明のセルアレイにおけるセルのデータ消去
時の電圧印加の状態を示す図。
時の電圧印加の状態を示す図。
【図６】本発明のセルアレイにおけるセルのデータ書き
込み時の電圧印加状態を示す図。
込み時の電圧印加状態を示す図。
【図７】本発明のセルアレイにおけるセルのデータ読み
出し時の電圧印加状態を示す図。
出し時の電圧印加状態を示す図。
【図８】本発明の第２の実施例を表す図。
【図９】図９（ａ）は、ワード線、セレクト線をフラグ
配置した場合の断面図、図９（ｂ）は、図９（ａ）に示
したフラグ配置の上面図。
配置した場合の断面図、図９（ｂ）は、図９（ａ）に示
したフラグ配置の上面図。
【図１０】本発明の第３の実施例を表す図。
【図１１】図１０の実施例の回路図。
【図１２】ＮＯＲ型ＥＥＰＲＯＭのセルアレイを示す回
路パターン図。
路パターン図。
【図１３】図１２のセルアレイの回路図。
【図１４】ＮＡＮＤ型ＥＥＰＲＯＭのセルアレイを示す
回路パターン図。
回路パターン図。
【図１５】図１４のセルアレイの回路図。
１…基板、 ２…シリコン柱、 ３…フローティングゲート、 ４…コントロールゲート、 ５…ソース／ドレイン、 ６…ビット線、 ７…ソース線、 ８…セレクト線、 ９…ワード線。
Claims (7)
- 【請求項１】 半導体基板上に形成された第１導電型の
シリコン柱と、 前記シリコン柱の表面近傍に、前記シリコン柱の伸びる
方向に所定間隔離間して順次形成された第２導電型のソ
ース領域及びドレイン領域と、 前記シリコン柱のソース及びドレイン領域の相互間に位
置する外周側面を囲む第１の絶縁膜と、 前記第１の絶縁膜の外周側面に設けられたフローティン
グゲートと、 前記フローティングゲートの外周側面に設けられた第２
の絶縁膜と、 前記第２の絶縁膜の外周側面に設けられたコントロール
ゲートと、 前記シリコン柱のソース領域及びドレイン領域の側面に
形成された層間絶縁膜とよりなる電気的消去可能な半導
体メモリセルが、前記シリコン柱の伸びる方向に２つ以
上重ねて設けられている半導体メモリセル群と、を具備
することを特徴とする半導体装置。 - 【請求項２】前記シリコン柱に設けられ、ソース領域が
前記半導体メモリセル群の最上端の半導体メモリセルの
ドレイン領域に接続され、ドレイン領域がビット線に接
続された第１のセレクタトランジスタと、 ドレイン領域が前記半導体メモリセル群の最下端の半導
体メモリセルのソース領域に接続され、ソース領域がソ
ース線に接続された第２のセレクタトランジスタとをさ
らに具備することを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 半導体基板上に形成された第１導電型の
シリコン柱と、 前記シリコン柱の側面に設けられた少なくとも１つのビ
ット線と、 前記シリコン柱の側面に設けられた少なくとも１つのソ
ース線と、 前記ソース線とビット線の相互間に位置する前記シリコ
ン柱に設けられ、 前記シリコン柱の表面近傍に、前記シリコン柱の伸びる
方向に所定間隔離間して順次形成された第２導電型のソ
ース領域及びドレイン領域と、 前記シリコン柱のソース及びドレイン領域の相互間に位
置する外周側面を囲む第１の絶縁膜と、 前記第１の絶縁膜の外周側面に設けられたフローティン
グゲートと、 前記フローティングゲートの外周側面に設けられた第２
の絶縁膜と、 前記第２の絶縁膜の外周側面に設けられたコントロール
ゲートと、 前記シリコン柱のソース領域及びドレイン領域の側面に
形成された層間絶縁膜とよりなる電気的消去可能な半導
体メモリセルが、前記シリコン柱の伸びる方向に２つ以
上重ねて設けられている複数の半導体メモリセル群と、 前記シリコン柱に設けられ、ソース領域が前記各々の半
導体メモリセル群の一端の半導体メモリセルのドレイン
領域に接続され、ドレイン領域が前記ビット線に接続さ
れた第１のセレクタトランジスタと、 ドレイン領域が前記各々の半導体メモリセル群の他端の
半導体メモリセルのソース領域に接続され、ソース領域
が前記ソース線に接続された第２のセレクタトランジス
タとをさらに具備することを特徴とする半導体装置。 - 【請求項４】 前記シリコン柱は、円錐形、円柱形、多
角錘形、多角柱形のいずれかの形状であることを特徴と
する請求項１、３記載の半導体装置。 - 【請求項５】 前記半導体メモリセル群が設けられた前
記シリコン柱が複数設けられ、異なるシリコン柱の前記
コントロールゲートを接続して形成されたワード線は、
上下のワード線の少なくともいずれかに対して平行以外
の方向に伸びていること特徴とする請求項１、３記載の
半導体装置。 - 【請求項６】 前記ワード線は、上下のワード線の少な
くともいずれかに対して直角の方向に伸びていることを
特徴とする請求項５記載の半導体装置。 - 【請求項７】 前記コントロールゲートに接続されたワ
ード線と前記セレクタトランジスタのゲートに接続され
たセレクト線の終端部には、階段状の部分が設けられ、
前記階段毎に前記ワード線と前記セレクト線が順次露出
され、フラグが設けられていることを特徴とする請求項
１、２、３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8187599A JPH1032269A (ja) | 1996-07-17 | 1996-07-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8187599A JPH1032269A (ja) | 1996-07-17 | 1996-07-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032269A true JPH1032269A (ja) | 1998-02-03 |
Family
ID=16208937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8187599A Withdrawn JPH1032269A (ja) | 1996-07-17 | 1996-07-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1032269A (ja) |
Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009224565A (ja) * | 2008-03-17 | 2009-10-01 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2009224633A (ja) * | 2008-03-18 | 2009-10-01 | Toshiba Corp | 半導体記憶装置 |
| JP2009224466A (ja) * | 2008-03-14 | 2009-10-01 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US7910973B2 (en) | 2008-03-17 | 2011-03-22 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
| US7956408B2 (en) | 2007-01-26 | 2011-06-07 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| KR101070317B1 (ko) | 2010-04-29 | 2011-10-06 | 주식회사 하이닉스반도체 | 비휘발성 메모리 장치 및 그의 제조 방법 |
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-
1996
- 1996-07-17 JP JP8187599A patent/JPH1032269A/ja not_active Withdrawn
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