KR890702126A - 자동 사이즈 조절 메모리 시스템 - Google Patents

자동 사이즈 조절 메모리 시스템

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KR890702126A
KR890702126A KR1019890700059A KR890700059A KR890702126A KR 890702126 A KR890702126 A KR 890702126A KR 1019890700059 A KR1019890700059 A KR 1019890700059A KR 890700059 A KR890700059 A KR 890700059A KR 890702126 A KR890702126 A KR 890702126A
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KR
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케이.모건 데이비드
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원본미기재
디지탈 이컵먼트 코오포레이숀
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
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    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
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Abstract

내용 없음

Description

자동 사이즈 조절 메모리 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 양호한 실시예에 따른 데이타 처리 시스템의 블록도이다. 제2도는 제1동에 도시된 구성 상태 레지스터(40)에 대한 양호한 실시예의 블록도이다. 제3도는 제1도에 도시된 구성 레지스터(202)에 저장된 데이타 포맷을 나타내는 도면이다.

Claims (55)

  1. 메모리 버스를 통해 프로세서에 결합되며, 복수의 구성을 갖고 그 메모리 버스상의 메모리 어드레스에 대응하는 위치에 메모리 데이타를 기억시키고, 그 위치로부터 저장된 메모리 데이타를 검색하기 위한 기억수단에 결합된 메모리내의 메모리 서브 시스템에 있어서, 상기 기억수단의 구성을 나타내는 구성 데이타를 기억시키기 위한 부호수단; 상기 기억수단과 부호수단에 결합되며, 작동시 멀티플랙스 제어신호에 응답하여 상기 메모리 버스상에 메모리 데이타 또는 상기 구성 데이타를 배치시키기 위한 멀티플랙서 수단; 상기 멀티플랙서 수단과 상기 메모리 버스에 결합되며, 상기 메모리 버스의 메모리 어드레스로부터 멀티플랙스 제어신호를 발생시킴으로써, 상기 멀티플랙서 수단으로 하여금 작동시, 상기 메모리 버스상에 메모리 데이타 또는 구성 데이타를 전달하게 하는 제어수단을 포함하는 것을 특징으로 하는 메모리 서브 시스템.
  2. 제1항에 있어서, 상기 기억수단은 적어도 하나의 메모리 셀 뱅크를 포함하고, 상기 부호수단은, 상기 기억수단내의 뱅크수와 적어도 상기 뱅크의 사이즈를 식별하는 구성 데이타를 기억시키기 위한 수단을 포함하는 것을 특징으로 하는 메모리 서브 시스템.
  3. 제1항에 있어서, 상기 멀티플랙서 수단 각각은 상기 메모리 버스에 결합된 복수의 송수신기, 적어도 하나의 메모리 셀 뱅크에 결합된 한세트의 입력과 상기 부호 수단에 결합된 다른 세트의 입력을 갖는 복수의 멀티플랙서를 포함하고, 상기 제어수단은 상기 복수의 송,수신기를 동작시키기 위한 제1멀티플랙서 제어신호를 형성함으로써, 상기 멀티플랙서 수단을 동작시키기 위한 수단, 상기 멀티플랙서가 입력 세트중 하나를 선택하도록 제어하기 위한 제2멀티플랙스 제어신호 형성수단을 포함하는 것을 특징으로 하는 메모리 서브 시스템.
  4. 제1항에 있어서, 상기 메모리 버스는 메모리 어드레스를 이송하는 어드레스 버스와 메모리 데이타 및 구성 데이타를 이송하는 메모리 데이타 버스를 포함하는 것을 특징으로 하는 메모리 서브 시스템.
  5. 제1항에 있어서, 상기 부호수단은 메모리 데이타에 대한 에러 검출 타입을 나타내는 구성 데이타를 기억시키기 위한 수단을 포함하는 것을 특징으로 하는 메모리 서브 시스템.
  6. 메모리 버스를 통해 프로세서에 결합된 메모리 모듈로서, 복수의 구성을 갖고, 메모리 버스상의 메모리 어드레스에 대응하는 위치에 메모리 데이타를 기억시키고, 그 위치로부터 저장된 메모리 데이타를 검색하기 위한 기억수단; 상기 기억수단의 구성을 나타내는 구성 데이타를 기억시키기 위한 부호수단; 상기 기억수단과 부호수단에 결합되며, 작동시 멀티플랙스 제어신호에 응답하여 상기 메모리 버스상에 메모리 데이타 또는 상기 구성 데이타를 배치시키기 위한 멀티플랙서 수단; 상기 멀티플랙서 수단과 상기 메모리 버스에 결합되며, 상기 메모리 버스의 메모리 어드레스로부터 멀티플랙스 제어신호를 발생시킴으로써, 상기 머티플랙서 수단으로 하여금 작동시, 상기 메모리 버스상에 메모리 데이타 또는 구성 데이타를 전달하게 하는 제어수단을 포함하는 것을 특징으로 하는 메모리 모듈.
  7. 제6항에 있어서, 상기 기억수단은 적어도 하나의 메모리 셀 뱅크를 포함하고, 상기 부호수단은 상기 기억수단내의 뱅크의 수 및 사이즈를 포함하는 것을 특징으로 하는 메모리 모듈.
  8. 제7항에 있어서, 상기 각 멀티플랙서 수단은 상기 메모리 버스에 결합된 복수의 송,수신기, 적어도 하나의 메모리 셀 뱅크에 결합된 한세트의 입력과 상기 부호수단에 결합된 다른 세트의 입력을 갖는 복수의 멀티플랙서를 포함하고, 상기 제어수단은 상기 복수의 송,수신기를 동작시키기 위한 제1멀티플랙스 제어신호를 형성함으로써, 상기 멀티플랙서 수단을 동작시키기 위한 수단 상기 멀티플랙서가 입력 세트중 하나를 선택하도록 제어하기 위한 제2멀티플랙스 제어신호 형성수단을 포함하는 것을 특징으로 하는 메모리 모듈.
  9. 제6항에 있어서, 상기 메모리 버스는 메모리 어드레스를 이송하는 어드레스 버스, 메모리 데이타 및 구성 데이타를 이송하는 메모리 데이타 버스를 포함하는 것을 특징으로 하는 메모리 모듈.
  10. 제6항에 있어서, 상기 부호수단은 메모리 데이타에 대한 에러 검출 타입을 나타내는 구성 데이타를 기억시키기 위한수단을 포함하는 것을 특징으로 하는 메모리 모듈.
  11. 메모리 선택신호, 메모리 어드레스 및 메모리 데이타를 이송하는 메모리 버스를 통해 프로세서에 결합되며, 다수의 제1메모리 모듈을 포함하는 메모리 시스템에 있어서, 상기 메모리 모듈은 각각 메모리 버스에 결합되며 복수의 구성을 갖고, 메모리 버스상의 메모리 어드레스에 대응하는 위치에 메모리 데이타를 기억시키고, 그 위치로부터 저장된 메모리 데이타를 검색하기 위한 기억수단, 상기 기억수단의 구성을 나타내는 구성 데이타를 기억시키기 위한 부호수단; 상기 기억수단과 부호수단에 결합되며, 작동시 멀티플랙스 제어신호에 응답하여 상기 메모리 머스상에 메모리 데이타 또는 상기 구성 데이타를 배치시키기 위한 멀티플랙서 수단; 상기 멀티플랙서 수단과 상기 메모리 버스에 결합되며, 상기 멀티플랙서 수단을 동작시켜 상기 메모리 버스의 메모리 명령 및 메모리 어드레스로부터 멀티플랙스 제어신호를 발생시킴으로써, 상기 멀티플랙서 수단으로 하여금 작동시, 상기 메모리 버스상에 메모리 데이타 또는 구성 데이타를 전달하게 하는 제어수단을 포함하는 것을 특징으로 하는 메모리 시스템.
  12. 제11항에 있어서, 상기 각 모듈의 경우에, 상기 기억수단은 적어도 하나의 메모리 셀 뱅크를 포함하고, 상기 부호수단은 상기 기억수단내의 뱅크의 수 및 사이즈를 나타내는 구성 데이타를 기억시키기 위한 수단을 포함하는 것을 특징으로 하는 메모리 시스템.
  13. 제11항에 있어서, 상기 각 모듈의 경우에 상기 멀티플랙서 수단은 상기 메모리 버스에 결합된 복수의 송,수신기, 적어도 하나의 메모리 셀 뱅크에 결합된 한세트의 입력과 상기 부호수단에 결합된 다른 세트의 입력을 갖는 복수의 멀티플랙서를 포함하고, 상기 제어수단은 상기 복수의 송,수신기를 동작시키기 위한 제1멀티플랙스 제어신호를 형성함으로써, 상기 멀티플랙서 수단을 동작시키기 위한 수단, 상기 멀티플랙서가 입력세트중 하나를 선택하도록 제어하기 위한 제2멀티플랙스 제어신호 형성수단을 포함하는 것을 특징으로 하는 메모리 시스템.
  14. 제11항에 있어서, 상기 메모리 버스는 메모리 어드레스를 이송하는 어드레스 버스, 메모리 데이타 및 구성 데이타를 이송하는 메모리 데이타 버스를 포함하는 것을 특징으로 하는 메모리 시스템.
  15. 제11항에 있어서, 상기 부호수단은 메모리 데이타에 대한 에러 검출 타입을 나타내는 구성 데이타를 기억시키기 위한 수단을 포함하는 것을 특징으로 하는 메모리 시스템.
  16. 제11항에 있어서, 상기 메모리 버스에 접속된 제1 및 제2메모리 커넥터를 추가로 포함하는데, 상기 제1메모리 커넥터는 상기 메모리 모듈의 다른 하나에 대응하여 접속되고, 상기 제2메모리 커넥터는 상기 메모리 모듈에는 결합되지 않으며, 상기 메모리 제어기 수단은 상기 선택된 메모리 커넥터내에 메모리 모듈이 포함되지 않는 다른 것을 나타내는 상기 제2메모리 커넥터용의 구성 데이타를 얻기 위한 수단을 포함하는 것을 특징으로 하는 메모리 시스템.
  17. 제11항에 있어서, 상기 각 모듈의 경우에, 상기 상태 레지스터는 대응하는 하나의 메모리 뱅크에 대한 구성 데이타의 구성 판독 동작을 지시하는 구성 판독 데이타를 포함하고, 상기 제어 조직은 대응 메모리 뱅크에 대하여 상기 메모리 데이타 버스상에 구성 데이타를 배치시키는 대응 메모리 뱅크에 있어서, 멀티플랙서 수단을 동작시키도록 상기 메모리 선택신호를 형성하는 상기 구성 판독 데이타에 대응하기 위한 수단을 포함하는 것을 특징으로 하는 메모리 시스템.
  18. 프로세서 및 그 프로세서로부터 메모리 데이타를 전달하여 상기 프로세서로부터 어드레스 및 명령을 수신하기 위한 자동 사이즈 조절 메모리 시스템에 있어서, 상기 메모리 시스템에서 기억위치의 배열을 나타내는 구성 구조를 해석하여 상기 프로세서로부터 수신된 어드레스 및 명령으로부터의 메모리 어드레스 및 메모리 선택신호를 형성하는 메모리 제어기 수단을 포함하는데, 그 메모리 제어기 수단은 상기 메모리 시스템의 기억위치의 배열을 나타내는 구성 데이타에 따라 상기 구성 구조를 기억시키기 위한 구성 레지스터 수단을 포함하며, 상기 프로세서 및 상기 구성 레지스터 수단에 저장된 구성 구조로부터 수신된 상기 어드레스 및 명령으로부터의 메모리 어드레스 및 메모리 선택신호를 형성하는 제어조직; 상기 메모리 제어기 수단에 결합되어 메모리 데이타, 메모리 어드레스 및 메모리 선택신호를 이송하는 메모리 버스; 상기 메모리 버스에 결합된 다수의 제1메모리 모듈을 포함하는데 그 메모리 모듈은 각각 메모리 버스에 결합되며, 복수의 구성을 갖고, 메모리 버스상의 메모리 어드레스에 대응하는 위치에 메모리 데이타를 기억시키고 그 위치로부터 저장된 메모리 데이타를 검색하기 위한 기억수단; 상기 기억수단의 구성을 나타내는 구성 데이타를 기억시키기 위한 부호수단; 상기 기억수단과 부호수단에 결합되며, 작동시 멀티플랙스 제어신호에 응답하여 상기 메모리 버스상에 메모리 데이타 또는 상기 구성 데이타를 배치시키기 위한 멀티플랙서 수단; 상기 멀티플랙서 수단과상기 메모리 버스에 결합되며, 상기 멀티플랙서 수단을 동작시켜 상기 메모리 버스의 메모리 어드레스 및 메모리 선택신호로부터 멀티플랙스 제어신호를 발생시킴으로써, 상기 멀티플랙서 수단으로 하여금 작동시, 상기 메모리 버스상에 메모리 데이타 또는 구성 데이타를 전달하게 하는 제어수단을 포함하는 것을 특징으로 하는 메모리 시스템.
  19. 제18항에 있어서, 상기 각 모듈의 경우에, 상기 기억수단은 적어도 하나의 메모리 셀 뱅크를 포함하고, 상기 부호수단은 상기 기억수단내의 뱅크수와 적어도 상기 뱅크의 사이즈를 식별하는 구성 데이타를 기억시키기 위한 수단을 포함하는 것을 특징으로 하는 메모리 시스템.
  20. 제18항에 있어서, 상기 각 모듈의 경우에, 상기 멀티플랙서 수단은 상기 메모리 버스에 결합된 복수의 송,수신기, 적어도 하나의 메모리 셀 뱅크에 결합된 한 세트의 입력과, 상기 부호수단에 결합된 다른 세트의 입력을 갖는 복수의 멀티플랙서를 포함하고, 상기 제어수단은, 상기 복수의 송,수신기를 동작시키기 위한 제1멀티플랙스 제어신호 형성하는 수단, 한 세트의 입력을 선택하도록 제2멀티플랙스 제어신호를 형성하는 수단을 포함하는 것을 특징으로 하는 메모리 시스템.
  21. 제18항에 있어서, 상기 메모리 버스는 메모리 어드레스를 이송하는 어드레스 버스와 메모리 데이타 및 구성 데이타를 이송하는 메모리 데이타 버스를 포함하는 것을 특징으로 하는 메모리 시스템.
  22. 제18항에 있어서, 상기 각 모듈의 경우에, 상기 부호수단은 메모리 데이타에 대한 에러 검출 타입을 나타내는 구성 데이타를 기억시키기 위한 수단을 포함하는 것을 특징으로 하는 메모리 시스템.
  23. 제18항에 있어서, 상기 각 구성 레지스터 수단은 부호수단으로부터 판독되어야 하는 대응 메모리 뱅크에 대한 구성 데이타를 지시하는 수단을 포함하는 것을 특징으로 하는 메모리 시스템.
  24. 제23항에 있어서, 상기 각 구성 레지스터 수단에 있어서의 지시수단은 프로세서에 의한 1비트 세트를 포함하는 것을 특징으로 하는 메모리 시스템.
  25. 제18항에 있어서, 상기 각 기억수단은 적어도 하나의 메모리 셀 뱅크를 포함하며, 상기 구성 레지스터 수단은 복수의 상태 레지스터를 포함하는데, 그 각각은 적어도 상기 한 메모리 뱅크의 상이한 하나에 대응하며, 또한 적어도 한 메모리 뱅크의 스타팅 어드레스를 나타내는 베이스 어드레스 데이타를 포함하는 것을 특징으로 하는 메모리 시스템.
  26. 제25항에 있어서, 상기 각 상태 레지스터는 그 상태 레지스터에 있어서, 대응하는 메모리 뱅크에 대한 베이스 어드레스 데이타가 유효한 경우를 나타내기 위한 수단을 포함하는 것을 특징으로 하는 메모리 시스템.
  27. 제25항에 있어서, 상기 각 상태 레지스터 수단은 상기 프로세서로부터 수신된 어드레스와 그 어드레스의 각각에 대응하는 위치를 포함하는 상기 적어도 하나의 메모리 뱅크 중 하나를 선택하도록 그 상태 레지스터의 베이스 어드레스 데이타와 비교하기 위한 수단, 상기 선택된 메모리 뱅크를 식별하는 어드레스 선택신호를 동작시키기 위한 수단을 포함하는 것을 특징으로 하는 메모리 시스템.
  28. 제27항에 있어서, 상기 메모리 버스는 메모리 선택신호를 포함하는 어드레스 선택라인을 포함하며, 상기 제어로직은 동작된 어드레스 선택신호에 따라, 상기 어드레스 선택 라인상의 메모리 선택신호를 임의의 하나를 인에이블링시키기 위한 수단을 포함하는 것을 특징으로 하는 메모리 시스템.
  29. 제27항에 있어서, 상기 각 상태 레지스터는 프로세서로부터의 어드레스가 상기 메모리 뱅크중 하나에 있는 경우를 나타내도록 동작된 어드레스 선택신호로부터의 어드레스 히트 신호를 인에이블링 시키기 위한 수단을 포함하는 것을 특징으로 하는 메모리 시스템.
  30. 제25항에 있어서, 상기 각 상태 레지스터는 대응 메모리 뱅크로부터 판독된 메모리 데이타가 에러를 포함하는 경우를 나타내는 수단을 포함하는 것을 특징으로 하는 메모리 시스템.
  31. 제25항에 있어서, 상기 각 상태 레지스터는 대응 메모리 뱅크의 사이즈를 나타내는 수단을 포함하는 것을 특징으로 하는 메모리 시스템.
  32. 제25항에 있어서, 상기 각 상태 레지스터는 대응 메모리 뱅크에 대한 액세스를 폐쇄하는 수단을 포함하는 것을 특징으로 하는 메모리 시스템.
  33. 제18항에 있어서, 상기 메모리 버스에 결합되어 메모리 데이타에 있어서 에러를 검출키 위한 에러 검출수단을 추가로 포함하는 것을 특징으로 하는 메모리 시스템.
  34. 제18항에 있어서, 상기 메모리 버스에 접속된 제1 및 제2메모리 커넥터를 추가로 포함하는데, 상기 제1메모리 커넥터는 각기 상기 메모리 모듈 중 다른 하나에 대응하여 접속되며, 상기 제2메모리 커넥터는 상기 메모리 모듈에는 결합되지 않으며, 상기 메모리 제어기 수단은 상기 제2메모리 커넥터에 대한 구성 데이타를 취하여 상기 제2메모리 커넥터에는 메모리 모듈이 포함되지 않는다는 것을 나타내는 수단을 포함하는 것을 특징으로 하는 메모리 시스템.
  35. 제18항에 있어서, 상기 기억수단은 적어도 하나의 메모리 셀 뱅크를 포함하고, 상기 구성 레지스터 수단은 적어도 하나의 메모리 뱅크 중 상이한 하나에 대응하는 복수의 상태 레지스터를 포함하는데, 그 각각은 대응 메모리 뱅크에 대한 구성 데이타의 구성 판독 동작을 지시하는 구성 판독 데이타를 포함하며, 상기 제어수단은 상기 메모리 선택신호를 인에이블시켜, 대응 메모리 뱅크에 있어서, 멀티플랙서 수단으로 하여금 상기 메모리 데이타 버스상의 대응 메모리 뱅크에 대한 구성 데이타를 배치시키도록, 상기 구성 판독 데이타에 응답하는 수단을 포함하는 것을 특징으로 하는 메모리 시스템.
  36. 자동 메모리 구성 및 초기화 할 수 있는 데이타 처리 시스템에 있어서, 중앙처리장치, 상기 중앙처리 장치에 결합되며, 상기 중앙처리장치로 하여금 명령 및 어드레스의 발생을 포함하는 메모리 초기화 절차를 명령토록 하게하는 부팅수단, 상기 중앙처리장치에 결합되며, 초기화 절차에 응답하는 메모리 시스템을 포함하는데, 그 메모리 시스템은 상기 메모리 시스템에서 기억위치의 배열을 나타내는 구성구조를 해석하여 상기 프로세서로부터 수신된 어드레스 및 명령으로부터의 메모리 어드레스 및 메모리 선택신호를 형성하는 메모리 제어기 수단을 포함하는데, 그 메모리 제어기 수단은 상기 메모리 시스템의 기억위치의 배열을 나타내는 구성 데이타에 따라 상기 구성구조를 기억시키기 위한 구성 레지스터 수단, 상기 메모리 제어기 수단에 결합되며, 메모리 데이타, 메모리 어드레스 및 메모리 선택신호를 이송하는 메모리 버스, 상기 메모리 버스에 결합된 다수의 제1메모리 모듈을 포함하는데, 그 메모리 모듈은 각각, 메모리 버스에 결합되며, 복수의 구성을 갖고, 메모리 버스상의 메모리 어드레스에 대응하는 위치에 메모리 데이타를 기억시키고, 그 위치로부터 저장된 메모리 데이타를 검색하기 위한 기억수단; 상기 기억수단의 구성을 나타내는 구성 데이타를 기억시키기 위한 부호수단; 상기 기억수단과 부호수단에 결합되며, 작동기 멀티플랙스 제어신호에 응답하여 상기 메모리 버스상에 메모리 데이타 또는 상기 구성 데이타를 배치시키기 위한 멀티플랙서 수단; 상기 멀티플랙서 수단과 상기 메모리 버스에 결합되며, 상기 멀티플랙서 수단을 동작시켜 상기 메모리 버스의 메모리 선택신호로부터 멀티플랙서 제어신호를 발생시킴으로써, 상기 멀티플랙서 수단으로 하여금 작동시, 상기 메모리 버스상에 메모리 데이타 또는 구성 데이타를 전달케하는 제어수단을 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  37. 제36항에 있어서, 상기 부팅수단은 메모리 초기화 절차를 시행하기 위한 명령을 포함하는 중앙처리장치로 하여금 초기화 프로그램을 시작케하는 초기화 상태를 감지하기 위한 수단을 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  38. 제37항에 있어서, 상기 ROM은 또한 상기 데이타 처리 시스템의 다른 부분에 대한 초기화 프로그램을 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  39. 제27항에 있어서, 각 모듈의 경우에, 상기 각 기억수단은 적어도 하나의 메모리 셀 뱅크를 포함하고, 상기 부호수단은 뱅크의 수 및 사이즈를 나타내는 구성 데이타를 기억시키기 위한 수단을 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  40. 제39항에 있어서, 상기 각 모듈의 경우에, 상기 멀티플랙서 수단은, 상기 메모리 버스에 결합된 복수의 송수신기, 적어도 하나의 메모리 셀 뱅크에 결합된 한 세트의 입력과 상기 부호수단에 결합된 다른 세트의 입력을 갖는 복수의 멀티플랙서를 포함하고, 상기 제어수단은 상기 복수의 송수신기를 동작시키기 위한 제1멀티플랙스 제어신호를 형성하는 수단, 상기 입력세트 중 하나를 선택하도록 제2멀티플랙스 제어신호를 형성하는 수단을 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  41. 제36항에 있어서, 상기 메모리 버스는 메모리 어드레스 및 메모리 선택신호를 전송하기 위한 어드레스 버스와 메모리 데이타 및 구성 데이타를 전송하기 위한 메모리 데이타 버스를 추가로 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  42. 제36항에 있어서, 상기 각 모듈에 대하여 상기 부호수단은 메모리 데이타에 대한 에러 검출타입을 식별하는 구성 데이타를 기억시키기 위한 수단을 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  43. 제36항에 있어서, 상기 구성 레지스터 수단 각각은 대응 메모리 뱅크에 대한 구성 데이타가 부호수단으로부터 판독되도록 지시하는 수단을 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  44. 제43항에 있어서, 상기 구성 레지스터(상태 레지스터)수단 각각에서의 상기 지시수단은 프로세서에 의해서 설정된 비트를 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  45. 제36항에 있어서, 상기 각 모듈의 경우에 상기 기억수단은 적어도 하나의 메모리 뱅크를 포함하고, 상기 구성 레지스터 수단은, 상기 적어도 하나의 메모리 뱅크 중 서로 다른 뱅크에 대응하며, 상기 적어도 하나의 메모리 뱅크 중 서로 다른 뱅크에 포함되며, 상기 적어도 하나의 메모리 뱅크의 각 어드레스를 식별하는 베이스 어드레스 데이타를 수용하는 복수의 상태 레지스터를 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  46. 제45항에 있어서, 상기 상태 레지스터 각각은 대응 메모리 뱅크에 대하여 상태 레지스터의 베이스 어드레스 데이타가 유효한 경우를 나타내기 위한 수단을 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  47. 제45항에 있어서, 상기 상태 레지스터는 상기 프로세서로부터 수신된 어드레스를 그 프로세서의 상태 래지스터내의 베이스 어드레스 데이타와 비교하기 위한 수단과; 상기 어드레스 각각에 대응하는 위치를 수용하는 상기 메모리 뱅크 중 하나를 선택하기 위한 수단과; 상기 선택된 메모리 뱅크를 식별하는 어드레스 선택신호를 작동시키기 위한 수단을 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  48. 제47항에 있어서, 상기 메모리 버스는 메모리 선택신호를 수용하는 어드레스 선택라인을 포함하고, 상기 제어로직은 활성화된 어드레스 선택신호에 따라 상기 어드레스 선택라인상에 메모리 선택신호를 전송하기 위한 수단을 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  49. 제47항에 있어서, 상기 상태 레지스터 각각은 상기 동작된 어드레스 선택신호로부터의 어드레스 히트 신호로 하여금 프로세서로부터의 어드레스가 상기 어드레스 뱅크 중 하나에 뱅크내에 저장되었음을 나타내도록 하기 위한 수단을 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  50. 제45항에 있어서, 상기 상태 레지스터 각각을 에러를 실은 대응 메모리 뱅크로부터 메모리 데이타가 판독될 때를 나타내기 위한 수단을 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  51. 제45항에 있어서, 상기 상태 레지스터 각각은 대응 메모리 뱅크의 크기를 표시하기 위한 수단을 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  52. 제45항에 있어서, 상기 각 상태 레지스터를 대응 메모리 뱅크에 대한 액세스를 폐쇄하기 위한 수단을 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  53. 제36항에 있어서, 메모리 데이타 내에서 에러를 검출하기 위해 상기 메모리 버스에 결합된 에러 검출 수단을 추가로 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  54. 제36항에 있어서, 상기 메모리 버스에 결합된 제1 및 제2메모리 커넥터를 추가로 구비하는데, 상기 제1메모리 커넥터 각각은 상기 메모리 모듈중 서로 다른 모듈에 대응하여 접속되며, 상기 제2메모리 커넥터는 상기 메모리 모듈 중 특정 모듈에 접속되고, 상기 메모리 제어기 수단은 상기 제2메모리 커넥터내에는 메모리 모듈이 전혀 내장되어 있지 않는 것을 나타내는 상기 제2메모리 커넥터에 대한 구성 데이타를 얻기 위한 수단을 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  55. 제36항에 있어서, 상기 각 모듈에 대한 상기 저장수단은 적어도 하나의 메모리 셀로 구성된 뱅크를 포함하고, 상기 구성 레지스터 수단은 적어도 하나의 메모리 뱅크 중 서로 다른 뱅크에 대응하며, 상기 대응 메모리 뱅크에 대한 구성 데이타의 판독을 지시하는 구성 판독 데이타를 포함하는 복수의 상태 레지스터를 포함하며, 상기 제어수단은 상기 대응 메모리 뱅크내의 멀티플랙서 수단으로 하여금 상기 대응 메모리 뱅크에 대한 구성 데이타를 상기 메모리 데이타 버스상에 위치 설정하도록 상기 메모리 선택신호를 형성하는 상기 구성 판독 데이타에 응답하기 위한 수단을 포함하는 것을 특징으로 하는 데이타 처리 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (98)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5301278A (en) * 1988-04-29 1994-04-05 International Business Machines Corporation Flexible dynamic memory controller
GB2226666B (en) * 1988-12-30 1993-07-07 Intel Corp Request/response protocol
US5125092A (en) * 1989-01-09 1992-06-23 International Business Machines Corporation Method and apparatus for providing multiple condition code fields to to allow pipelined instructions contention free access to separate condition codes
US6564308B2 (en) 1989-05-05 2003-05-13 Samsung Electronics Co. Ltd. Multiple mode memory module
US5261073A (en) * 1989-05-05 1993-11-09 Wang Laboratories, Inc. Method and apparatus for providing memory system status signals
US5237672A (en) * 1989-07-28 1993-08-17 Texas Instruments Incorporated Dynamically adaptable memory controller for various size memories
JP3024767B2 (ja) * 1989-08-29 2000-03-21 株式会社日立製作所 アドレス供給システム
US5241642A (en) * 1989-09-28 1993-08-31 Pixel Semiconductor, Inc. Image memory controller for controlling multiple memories and method of operation
EP0419869A3 (en) * 1989-09-29 1992-06-03 Kabushiki Kaisha Toshiba Personal computer for accessing two types of extended memories having different memory capacities
EP0421696A3 (en) * 1989-10-02 1992-01-29 Motorola Inc. Staggered access memory
CA2028551A1 (en) * 1989-11-03 1991-05-04 John S. Thayer Data destination facility
CA2029179A1 (en) * 1989-11-03 1991-05-04 Stephen M. Schultz Method for data distribution in a disk array
US6240496B1 (en) * 1989-11-24 2001-05-29 Hyundai Electronics America Architecture and configuring method for a computer expansion board
EP0446721B1 (en) * 1990-03-16 2000-12-20 Texas Instruments Incorporated Distributed processing memory
CA2038583C (en) * 1990-03-20 1996-03-12 Shigemi Maeda Information recording and reproducing device
US5325497A (en) * 1990-03-29 1994-06-28 Micro Technology, Inc. Method and apparatus for assigning signatures to identify members of a set of mass of storage devices
US5241663A (en) * 1990-05-31 1993-08-31 Sony Corporation Hierarchically pairing memory blocks based upon relative storage capacities and simultaneously accessing each memory block within the paired memory blocks
JPH0454652A (ja) * 1990-06-25 1992-02-21 Nec Corp マイクロコンピュータ
US5241665A (en) * 1990-08-31 1993-08-31 Advanced Micro Devices, Inc. Memory bank comparator system
US5269010A (en) * 1990-08-31 1993-12-07 Advanced Micro Devices, Inc. Memory control for use in a memory system incorporating a plurality of memory banks
US5357621A (en) * 1990-09-04 1994-10-18 Hewlett-Packard Company Serial architecture for memory module control
US5522064A (en) * 1990-10-01 1996-05-28 International Business Machines Corporation Data processing apparatus for dynamically setting timings in a dynamic memory system
US5301343A (en) * 1990-12-31 1994-04-05 International Business Machines Corp. System having microprocessor local memory expansion capability through removable coupling of local memory expansion boards directly to the high speed microprocessor local bus
US5530934A (en) * 1991-02-02 1996-06-25 Vlsi Technology, Inc. Dynamic memory address line decoding
US5282172A (en) * 1991-02-22 1994-01-25 Vlsi Technology, Inc. Look-ahead circuit for fast decode of bankselect signals in EMS systems
US5448710A (en) * 1991-02-26 1995-09-05 Hewlett-Packard Company Dynamically configurable interface cards with variable memory size
EP0513519A1 (en) * 1991-05-15 1992-11-19 International Business Machines Corporation Memory system for multiprocessor systems
US5289477A (en) * 1991-06-06 1994-02-22 International Business Machines Corp. Personal computer wherein ECC and partly error checking can be selectively chosen for memory elements installed in the system, memory elements enabling selective choice of error checking, and method
US5253357A (en) * 1991-06-13 1993-10-12 Hewlett-Packard Company System for determining pluggable memory characteristics employing a status register to provide information in response to a preset field of an address
JPH0546407A (ja) * 1991-08-12 1993-02-26 Toshiba Corp スタツク管理システム
US5257391A (en) * 1991-08-16 1993-10-26 Ncr Corporation Disk controller having host interface and bus switches for selecting buffer and drive busses respectively based on configuration control signals
US5630098A (en) * 1991-08-30 1997-05-13 Ncr Corporation System and method for interleaving memory addresses between memory banks based on the capacity of the memory banks
US5687342A (en) * 1991-09-18 1997-11-11 Ncr Corporation Memory range detector and translator
WO1993022726A1 (en) * 1992-05-04 1993-11-11 Compaq Computer Corporation Single map data destination facility
US5423008A (en) * 1992-08-03 1995-06-06 Silicon Graphics, Inc. Apparatus and method for detecting the activities of a plurality of processors on a shared bus
US5598540A (en) * 1992-09-30 1997-01-28 Texas Instruments Incorporated Memory module including read-write memory and read-only configuration memory accessed only sequentially and computer system using at least one such module
JPH06139182A (ja) * 1992-10-27 1994-05-20 Sony Corp 情報処理装置、拡張基板、および拡張筐体システム
KR100295074B1 (ko) * 1992-12-22 2001-09-17 리패치 응용주문형집적회로인에러정정코드메모리제어기
US5341494A (en) * 1993-02-12 1994-08-23 Compaq Computer Corporation Memory accessing system with an interface and memory selection unit utilizing write protect and strobe signals
CA2116985C (en) * 1993-03-11 1999-09-21 Cynthia J. Burns Memory system
US5509138A (en) * 1993-03-22 1996-04-16 Compaq Computer Corporation Method for determining speeds of memory modules
US5511180A (en) * 1993-04-06 1996-04-23 Dell Usa, L.P. Method and circuit for determining the size of a cache memory
US5420987A (en) * 1993-07-19 1995-05-30 3 Com Corporation Method and apparatus for configuring a selected adapter unit on a common bus in the presence of other adapter units
US5706407A (en) * 1993-12-28 1998-01-06 Kabushiki Kaisha Toshiba System for reallocation of memory banks in memory sized order
US5787306A (en) * 1994-05-18 1998-07-28 National Semiconductor Corporation Automatic assignment of I/O addresses in a computer system
US5842041A (en) * 1994-05-20 1998-11-24 Advanced Micro Devices, Inc. Computer system employing a control signal indicative of whether address is within address space of devices on processor local bus
JPH07334416A (ja) * 1994-06-06 1995-12-22 Internatl Business Mach Corp <Ibm> コンピュータ・システムにおけるページ・モード・メモリの初期設定の方法および手段
US6360285B1 (en) 1994-06-30 2002-03-19 Compaq Computer Corporation Apparatus for determining memory bank availability in a computer system
US5586300A (en) * 1994-07-20 1996-12-17 Emc Corporation Flexible addressing memory controller wherein multiple memory modules may be accessed according to comparison of configuration addresses
KR0158765B1 (ko) * 1994-09-21 1999-02-01 모리사다 요이치 반도체 집적회로
US5678018A (en) * 1994-12-16 1997-10-14 International Business Machines Corporation Cache address modification control
FR2732134B1 (fr) * 1995-03-23 1997-06-06 Suisse Electronique Microtech Systeme informatique avec memoires hierarchisees
JP3075957B2 (ja) * 1995-05-30 2000-08-14 株式会社東芝 コンピュータシステム
US5918003A (en) * 1995-06-07 1999-06-29 International Business Machines Corporation Enhanced built-in self-test circuit and method
US6810449B1 (en) 1995-10-19 2004-10-26 Rambus, Inc. Protocol for communication with dynamic memory
US6470405B2 (en) * 1995-10-19 2002-10-22 Rambus Inc. Protocol for communication with dynamic memory
US5915265A (en) * 1995-12-22 1999-06-22 Intel Corporation Method and apparatus for dynamically allocating and resizing the dedicated memory in a shared memory buffer architecture system
US5860134A (en) * 1996-03-28 1999-01-12 International Business Machines Corporation Memory system with memory presence and type detection using multiplexed memory line function
JPH09293015A (ja) * 1996-04-24 1997-11-11 Mitsubishi Electric Corp メモリシステムおよびそれに用いられる半導体記憶装置
US5974579A (en) * 1996-09-03 1999-10-26 Credence Systems Corporation Efficient built-in self test for embedded memories with differing address spaces
US6023777A (en) * 1996-09-11 2000-02-08 Cypress Semiconductor Corp. Testing method for devices with status flags
JP3052857B2 (ja) * 1996-10-31 2000-06-19 日本電気株式会社 クラスタ間共有メモリアクセス方式
US6505268B1 (en) 1996-12-20 2003-01-07 Compaq Computer Corporation Data distribution in a disk array
US5968140A (en) * 1997-01-02 1999-10-19 Intel Corporation System for configuring a device where stored configuration information is asserted at a first time and external operational data is asserted at a second time
US6101319A (en) * 1997-01-02 2000-08-08 Intel Corporation Method and apparatus for the automatic configuration of strapping options on a circuit board assembly
US6047373A (en) 1997-01-02 2000-04-04 Intel Corporation Method and apparatus for setting the operating parameters of a computer system
US6154825A (en) * 1997-03-07 2000-11-28 Intel Corporation Method and apparatus for addressing a memory resource comprising memory devices having multiple configurations
JP3832947B2 (ja) * 1997-11-14 2006-10-11 富士通株式会社 データ転送メモリ装置
US6226729B1 (en) * 1998-11-03 2001-05-01 Intel Corporation Method and apparatus for configuring and initializing a memory device and a memory channel
US6553153B1 (en) 1998-12-03 2003-04-22 Chips And Technologies, Llc. Method and apparatus for reducing video data
JP2001035188A (ja) * 1999-07-26 2001-02-09 Fujitsu Ltd 半導体装置の試験方法及び半導体装置
US6851047B1 (en) 1999-10-15 2005-02-01 Xilinx, Inc. Configuration in a configurable system on a chip
US6625727B1 (en) * 1999-11-23 2003-09-23 Motorola, Inc. Apparatus and method for configuring a data processing system by retrieving a configuration value from storage device using reset vector and configuring parameters after reset
US6298006B1 (en) * 1999-12-30 2001-10-02 Intel Corporation Method and apparatus to automatically determine the size of an external EEPROM
US7284064B1 (en) 2000-03-21 2007-10-16 Intel Corporation Method and apparatus to determine broadcast content and scheduling in a broadcast system
US6704850B1 (en) 2000-08-23 2004-03-09 Triscend Corporation Method and apparatus for determining the width of a memory subsystem
US6684268B1 (en) * 2000-09-27 2004-01-27 Emc Corporation Data storage system having separate data transfer section and message network having CPU bus selector
US7275254B1 (en) 2000-11-21 2007-09-25 Intel Corporation Method and apparatus for determining and displaying the service level of a digital television broadcast signal
US6459646B1 (en) * 2000-12-21 2002-10-01 Triscend Corporation Bank-based configuration and reconfiguration for programmable logic in a system on a chip
US7248597B2 (en) * 2001-05-02 2007-07-24 Nvidia Corporation General purpose input/output controller
US20030005465A1 (en) * 2001-06-15 2003-01-02 Connelly Jay H. Method and apparatus to send feedback from clients to a server in a content distribution broadcast system
US6625716B2 (en) * 2001-06-28 2003-09-23 Intel Corporation Method apparatus, and system for efficient address and data protocol for a memory
US7107374B1 (en) 2001-09-05 2006-09-12 Xilinx, Inc. Method for bus mastering for devices resident in configurable system logic
US8943540B2 (en) 2001-09-28 2015-01-27 Intel Corporation Method and apparatus to provide a personalized channel
US6981122B2 (en) * 2002-09-26 2005-12-27 Analog Devices, Inc. Method and system for providing a contiguous memory address space
JP2004234770A (ja) * 2003-01-31 2004-08-19 Renesas Technology Corp 半導体記憶装置とテスト方法
US20050091467A1 (en) * 2003-10-22 2005-04-28 Robotham Robert E. Method and apparatus for accessing data segments having arbitrary alignment with the memory structure in which they are stored
US8250295B2 (en) 2004-01-05 2012-08-21 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
US7916574B1 (en) 2004-03-05 2011-03-29 Netlist, Inc. Circuit providing load isolation and memory domain translation for memory module
US7289386B2 (en) 2004-03-05 2007-10-30 Netlist, Inc. Memory module decoder
US7532537B2 (en) 2004-03-05 2009-05-12 Netlist, Inc. Memory module with a circuit providing load isolation and memory domain translation
DE102004012279B3 (de) * 2004-03-12 2005-06-09 Infineon Technologies Ag Verfahren und Vorrichtung zum Speicherselbsttest von eingebetteten Speichern in Halbleiterchips
DE102005024988A1 (de) * 2005-06-01 2006-12-07 Robert Bosch Gmbh Verfahren zur Kommunikation zwischen mindestens zwei Teilnehmern eines Kommunikationssystems
US8516185B2 (en) 2009-07-16 2013-08-20 Netlist, Inc. System and method utilizing distributed byte-wise buffers on a memory module
US8154901B1 (en) 2008-04-14 2012-04-10 Netlist, Inc. Circuit providing load isolation and noise reduction
US8417870B2 (en) 2009-07-16 2013-04-09 Netlist, Inc. System and method of increasing addressable memory space on a memory board
US9128632B2 (en) 2009-07-16 2015-09-08 Netlist, Inc. Memory module with distributed data buffers and method of operation
EP3629123B1 (en) 2013-07-27 2021-02-24 Netlist, Inc. Memory module with local synchronization

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4930578B1 (ko) * 1970-09-30 1974-08-14
US4025903A (en) * 1973-09-10 1977-05-24 Computer Automation, Inc. Automatic modular memory address allocation system
DE2364408C3 (de) * 1973-12-22 1979-06-07 Olympia Werke Ag, 2940 Wilhelmshaven Schaltungsanordnung zur Adressierung der Speicherplätze eines aus mehreren Chips bestehenden Speichers
US4030080A (en) * 1974-01-07 1977-06-14 Texas Instruments Incorporated Variable module memory
US3872452A (en) * 1974-04-17 1975-03-18 Ibm Floating addressing system and method
US4031517A (en) * 1974-04-24 1977-06-21 Honeywell Information Systems, Inc. Emulation of target system interrupts through the use of counters
US3999051A (en) * 1974-07-05 1976-12-21 Sperry Rand Corporation Error logging in semiconductor storage units
US4001786A (en) * 1975-07-21 1977-01-04 Sperry Rand Corporation Automatic configuration of main storage addressing ranges
US4164786A (en) * 1978-04-11 1979-08-14 The Bendix Corporation Apparatus for expanding memory size and direct memory addressing capabilities of digital computer means
US4340932A (en) * 1978-05-17 1982-07-20 Harris Corporation Dual mapping memory expansion unit
US4296467A (en) * 1978-07-03 1981-10-20 Honeywell Information Systems Inc. Rotating chip selection technique and apparatus
JPS559260A (en) * 1978-07-03 1980-01-23 Nec Corp Information processing system
US4236207A (en) * 1978-10-25 1980-11-25 Digital Equipment Corporation Memory initialization circuit
US4316244A (en) * 1978-11-08 1982-02-16 Data General Corporation Memory apparatus for digital computer system
US4200919A (en) * 1978-12-05 1980-04-29 The United States Of America As Represented By The Secretary Of The Navy Apparatus for expanding the memory of a mini-computer system
FR2443735A1 (fr) * 1978-12-06 1980-07-04 Cii Honeywell Bull Dispositif de controle automatique de la capacite memoire mise en oeuvre dans les systemes de traitements de l'information
JPS5580164A (en) * 1978-12-13 1980-06-17 Fujitsu Ltd Main memory constitution control system
US4280176A (en) * 1978-12-26 1981-07-21 International Business Machines Corporation Memory configuration, address interleaving, relocation and access control system
US4495571A (en) * 1979-01-31 1985-01-22 Honeywell Information Systems Inc. Data processing system having synchronous bus wait/retry cycle
US4300193A (en) * 1979-01-31 1981-11-10 Honeywell Information Systems Inc. Data processing system having data multiplex control apparatus
JPS55110355A (en) * 1979-02-16 1980-08-25 Toshiba Corp Memory board and selection system for it
US4281392A (en) * 1979-05-01 1981-07-28 Allen-Bradley Company Memory circuit for programmable machines
US4266285A (en) * 1979-06-28 1981-05-05 Honeywell Information Systems, Inc. Row selection circuits for memory circuits
JPS6051749B2 (ja) * 1979-08-31 1985-11-15 富士通株式会社 エラ−訂正方式
US4334307A (en) * 1979-12-28 1982-06-08 Honeywell Information Systems Inc. Data processing system with self testing and configuration mapping capability
US4393443A (en) * 1980-05-20 1983-07-12 Tektronix, Inc. Memory mapping system
US4456966A (en) * 1981-02-26 1984-06-26 International Business Machines Corporation Memory system with flexible replacement units
US4473877A (en) * 1981-04-16 1984-09-25 Tulk Ronald K Parasitic memory expansion for computers
US4541090A (en) * 1981-06-09 1985-09-10 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device
US4468729A (en) * 1981-06-29 1984-08-28 Sperry Corporation Automatic memory module address assignment system for available memory modules
US4507730A (en) * 1981-10-01 1985-03-26 Honeywell Information Systems Inc. Memory system with automatic memory configuration
IT1142074B (it) * 1981-11-24 1986-10-08 Honeywell Inf Systems Sistema di elaborazione dati con allocazione automatica dell'indirizzo in una memoria modulare
US4468731A (en) * 1981-12-15 1984-08-28 Honeywell Information Systems Inc. Identification apparatus for use in a controller to facilitate the diagnosis of faults
US4519032A (en) * 1982-06-09 1985-05-21 At&T Bell Laboratories Memory management arrangement for microprocessor systems
EP0099677B1 (en) * 1982-07-19 1988-03-23 Westland Group plc Aircraft seat
IT1153611B (it) * 1982-11-04 1987-01-14 Honeywell Inf Systems Procedimento di mappatura della memoria in sistema di elaborazione dati
US4566082A (en) * 1983-03-23 1986-01-21 Tektronix, Inc. Memory pack addressing system
US4545010A (en) * 1983-03-31 1985-10-01 Honeywell Information Systems Inc. Memory identification apparatus and method
US4587609A (en) * 1983-07-01 1986-05-06 Honeywell Information Systems Inc. Lockout operation among asynchronous accessers of a shared computer system resource
DE3347357A1 (de) * 1983-12-28 1985-07-11 Siemens AG, 1000 Berlin und 8000 München Einrichtung zum vergeben von adressen an steckbare baugruppen
US4601034A (en) * 1984-03-30 1986-07-15 Texas Instruments Incorporated Method and apparatus for testing very large scale integrated memory circuits
JPS6150293A (ja) * 1984-08-17 1986-03-12 Fujitsu Ltd 半導体記憶装置
DE3583493D1 (de) * 1984-12-28 1991-08-22 Siemens Ag Integrierter halbleiterspeicher.
EP0193210A3 (en) * 1985-02-28 1988-12-14 Nec Corporation Semiconductor memory device with a built-in test circuit
US4744025A (en) * 1985-05-02 1988-05-10 Digital Equipment Corporation Arrangement for expanding memory capacity
US4760553A (en) * 1985-06-03 1988-07-26 International Business Machines Corporation Terminal system configuration tracing method and apparatus
US4686456A (en) * 1985-06-18 1987-08-11 Kabushiki Kaisha Toshiba Memory test circuit
US4825404A (en) * 1985-11-27 1989-04-25 Tektronix, Inc. Interface system which generates configuration control signal and duplex control signal for automatically determining the configuration of removable modules
US4740916A (en) * 1985-12-19 1988-04-26 International Business Machines Corporation Reconfigurable contiguous address space memory system including serially connected variable capacity memory modules and a split address bus
US4682283A (en) * 1986-02-06 1987-07-21 Rockwell International Corporation Address range comparison system using multiplexer for detection of range identifier bits stored in dedicated RAM's
JPS62190999U (ko) * 1986-05-23 1987-12-04
US4899272A (en) * 1987-10-23 1990-02-06 Chips & Technologies, Inc. Addressing multiple types of memory devices

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