JPH06139182A - 情報処理装置、拡張基板、および拡張筐体システム - Google Patents
情報処理装置、拡張基板、および拡張筐体システムInfo
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- JPH06139182A JPH06139182A JP4311449A JP31144992A JPH06139182A JP H06139182 A JPH06139182 A JP H06139182A JP 4311449 A JP4311449 A JP 4311449A JP 31144992 A JP31144992 A JP 31144992A JP H06139182 A JPH06139182 A JP H06139182A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 拡張基板が占有するアドレス空間を適応的に
割り当てる。 【構成】 スロット１００，１１０、または１２０に装
着される拡張基板が占有するアドレス空間の大きさが認
識され、その認識結果に基づいて、コンピュータ１のア
ドレスと、スロット１００，１１０、または１２０のい
ずれかを選択するためのスロット選択信号との対応関係
がマッピングテーブル５０に設定される（書き込まれ
る）。
割り当てる。 【構成】 スロット１００，１１０、または１２０に装
着される拡張基板が占有するアドレス空間の大きさが認
識され、その認識結果に基づいて、コンピュータ１のア
ドレスと、スロット１００，１１０、または１２０のい
ずれかを選択するためのスロット選択信号との対応関係
がマッピングテーブル５０に設定される（書き込まれ
る）。
Description
【０００１】
【産業上の利用分野】本発明は、例えばエンジニアリン
グワークステーションなどの情報処理装置、そのスロッ
トに装着される拡張基板、並びにそのスロットを拡張す
る拡張筐体システムに関する。
グワークステーションなどの情報処理装置、そのスロッ
トに装着される拡張基板、並びにそのスロットを拡張す
る拡張筐体システムに関する。
【０００２】
【従来の技術】図８は、従来のコンピュータシステムの
構成の一例を示すブロック図であり、図２は、その斜視
図である。コンピュータ５００は、装置全体を制御する
とともに、ＲＯＭ５０２に記憶された、例えばシステム
プログラムデータや、ＲＡＭ５０３に記憶された、例え
ばユーザプログラムデータを読み出して実行するＣＰＵ
５０１、システムプログラムデータを記憶しているＲＯ
Ｍ５０２、およびユーザプログラムデータや装置の動作
上必要なデータを記憶するＲＡＭ５０３より構成されて
いる。
構成の一例を示すブロック図であり、図２は、その斜視
図である。コンピュータ５００は、装置全体を制御する
とともに、ＲＯＭ５０２に記憶された、例えばシステム
プログラムデータや、ＲＡＭ５０３に記憶された、例え
ばユーザプログラムデータを読み出して実行するＣＰＵ
５０１、システムプログラムデータを記憶しているＲＯ
Ｍ５０２、およびユーザプログラムデータや装置の動作
上必要なデータを記憶するＲＡＭ５０３より構成されて
いる。
【０００３】さらに、このコンピュータ５００において
は、例えばグラフィックディスプレイやネットワークな
どと接続するためのインターフェイスボードや、画像処
理を行う画像処理ボード、音声処理を行う音声処理ボー
ドなどの拡張基板５１０，５１１、または５１２を装着
することのできる、例えば３つの拡張スロット（以下、
スロットと記載する）５２４ａ乃至５２４ｃからなるス
ロット部５２４（図９）が設けられており、ＣＰＵ５０
１が、装着された拡張基板５１０，５１１、または５１
２にアクセスすると、各拡張基板５１０，５１１、また
は５１２で所定の処理が行われる。
は、例えばグラフィックディスプレイやネットワークな
どと接続するためのインターフェイスボードや、画像処
理を行う画像処理ボード、音声処理を行う音声処理ボー
ドなどの拡張基板５１０，５１１、または５１２を装着
することのできる、例えば３つの拡張スロット（以下、
スロットと記載する）５２４ａ乃至５２４ｃからなるス
ロット部５２４（図９）が設けられており、ＣＰＵ５０
１が、装着された拡張基板５１０，５１１、または５１
２にアクセスすると、各拡張基板５１０，５１１、また
は５１２で所定の処理が行われる。
【０００４】なお、拡張基板５１０（５１１，５１２）
は、図９に示すように、スロット５２４ａ乃至５２４ｃ
の両サイドにそれぞれ設けられたレール５２１乃至５２
３のいずれかに沿って、そのコネクタ５２０と、スロッ
ト部５２４の内部に設けられたコネクタ（図中、斜線を
付してある部分）とが嵌り合うまで挿入されることによ
り、コンピュータ５００に装着される。
は、図９に示すように、スロット５２４ａ乃至５２４ｃ
の両サイドにそれぞれ設けられたレール５２１乃至５２
３のいずれかに沿って、そのコネクタ５２０と、スロッ
ト部５２４の内部に設けられたコネクタ（図中、斜線を
付してある部分）とが嵌り合うまで挿入されることによ
り、コンピュータ５００に装着される。
【０００５】ところで、コンピュータ５００において
は、それに装着された拡張基板５１０，５１１，５１２
や、それを構成するＲＯＭ５０２，ＲＡＭ５０３などに
アクセスする場合、ＣＰＵ５０１から出力されるアドレ
スによって、アクセスする対象が選択されるようになっ
ている。
は、それに装着された拡張基板５１０，５１１，５１２
や、それを構成するＲＯＭ５０２，ＲＡＭ５０３などに
アクセスする場合、ＣＰＵ５０１から出力されるアドレ
スによって、アクセスする対象が選択されるようになっ
ている。
【０００６】従って、コンピュータ５００（ＣＰＵ５０
１）が有する全アドレス空間は有限であるから、拡張基
板５１０，５１１，５１２，ＲＯＭ５０２、またはＲＡ
Ｍ５０３それぞれには、アドレス空間を有効に割り当て
る必要がある。
１）が有する全アドレス空間は有限であるから、拡張基
板５１０，５１１，５１２，ＲＯＭ５０２、またはＲＡ
Ｍ５０３それぞれには、アドレス空間を有効に割り当て
る必要がある。
【０００７】従来、コンピュータ５００に装着される拡
張基板５１０，５１１，５１２においては、次のように
してアドレス空間の割り当てが行われていた。
張基板５１０，５１１，５１２においては、次のように
してアドレス空間の割り当てが行われていた。
【０００８】即ち、例えば図１０に示すように、拡張基
板５１０に、その種類に対応した固定のアドレス空間を
割り当てておき、その本来の処理を行う処理回路５１０
ｂの他、ＣＰＵ５０１より供給されるアドレスを解読す
るデコーダ５１０ａを設けておく。
板５１０に、その種類に対応した固定のアドレス空間を
割り当てておき、その本来の処理を行う処理回路５１０
ｂの他、ＣＰＵ５０１より供給されるアドレスを解読す
るデコーダ５１０ａを設けておく。
【０００９】この場合、拡張基板５１０の種類に対応し
た固定のアドレスがＣＰＵ５０１より供給されることに
より拡張基板５１０が選択され、アクセスすることがで
きるようになる。
た固定のアドレスがＣＰＵ５０１より供給されることに
より拡張基板５１０が選択され、アクセスすることがで
きるようになる。
【００１０】しかしながら、この場合、コンピュータ５
００に同一種類の拡張基板を装着すると、アドレスが重
複して割り当てられしまう課題があった。
００に同一種類の拡張基板を装着すると、アドレスが重
複して割り当てられしまう課題があった。
【００１１】さらに、この場合、コンピュータ５００に
装着する拡張基板の種類が増加すると、使用することの
できるアドレス空間がなくなる課題があった。
装着する拡張基板の種類が増加すると、使用することの
できるアドレス空間がなくなる課題があった。
【００１２】そこで、図１０に示す拡張基板５１１のよ
うに、ＣＰＵ５０１より供給されるアドレスを解読する
デコーダ５１１ａ、およびその本来の処理を行う処理回
路５１１ｂの他、拡張基板５１１が占有するアドレス空
間（アドレス空間の、例えば先頭アドレス）を設定する
スイッチ５１１ｃを設け、割り当てられるアドレス空間
を可変にするものがある。
うに、ＣＰＵ５０１より供給されるアドレスを解読する
デコーダ５１１ａ、およびその本来の処理を行う処理回
路５１１ｂの他、拡張基板５１１が占有するアドレス空
間（アドレス空間の、例えば先頭アドレス）を設定する
スイッチ５１１ｃを設け、割り当てられるアドレス空間
を可変にするものがある。
【００１３】しかしながら、この場合、使用者がスイッ
チ５１１ｃを設定しなければならず、使用者にわずらわ
しさを感じさせる課題があった。
チ５１１ｃを設定しなければならず、使用者にわずらわ
しさを感じさせる課題があった。
【００１４】さらに、この場合、スイッチ５１１ｃが誤
設定されると、上述したように拡張基板の占有するアド
レスが重複するときがあり、これにより装置が誤動作す
る課題があった。
設定されると、上述したように拡張基板の占有するアド
レスが重複するときがあり、これにより装置が誤動作す
る課題があった。
【００１５】また、たとえスイッチ５１１ｃが正しく設
定されたとしても、それによりコンピュータ５００上で
実行させるプログラム（ソフトウェア）を変更しなけれ
ばならない場合があり、使用者には装置に関する専門の
知識が要求される課題があった。
定されたとしても、それによりコンピュータ５００上で
実行させるプログラム（ソフトウェア）を変更しなけれ
ばならない場合があり、使用者には装置に関する専門の
知識が要求される課題があった。
【００１６】そこで、図１１に示すように、拡張基板５
１０または５１１を、その本来の処理を行う処理回路５
１０ｂまたは５１１ｂ（図１１においては、図示せず）
のみで構成し、ＣＰＵ５０１より出力されるアドレスを
デコードしてスロット選択信号を生成するデコーダをコ
ンピュータ５００に設けたものがある。
１０または５１１を、その本来の処理を行う処理回路５
１０ｂまたは５１１ｂ（図１１においては、図示せず）
のみで構成し、ＣＰＵ５０１より出力されるアドレスを
デコードしてスロット選択信号を生成するデコーダをコ
ンピュータ５００に設けたものがある。
【００１７】さらに、この場合においては、コンピュー
タ５００のスロット５２４ａ乃至５２４ｃ（図９）自体
にそれぞれ固定のアドレス空間が割り当てられ、コンピ
ュータ５００に装着された拡張基板５１０乃至５１２
は、スロット選択信号に応答して動作するようになって
いる。
タ５００のスロット５２４ａ乃至５２４ｃ（図９）自体
にそれぞれ固定のアドレス空間が割り当てられ、コンピ
ュータ５００に装着された拡張基板５１０乃至５１２
は、スロット選択信号に応答して動作するようになって
いる。
【００１８】このように構成される装置では、スロット
選択信号によりスロット５２４ａ乃至５２４ｃのいずれ
か、即ち拡張基板５１０乃至５１２のいずれかが選択さ
れるので、拡張基板５１０乃至５１２がそれぞれ占有す
るアドレスが重複することがなく、それらが、例えば同
一種類の拡張基板であったとしても同時に使用すること
ができる。
選択信号によりスロット５２４ａ乃至５２４ｃのいずれ
か、即ち拡張基板５１０乃至５１２のいずれかが選択さ
れるので、拡張基板５１０乃至５１２がそれぞれ占有す
るアドレスが重複することがなく、それらが、例えば同
一種類の拡張基板であったとしても同時に使用すること
ができる。
【００１９】さらに、スロット５２４ａ乃至５２４ｃ
（図９）自体には、それぞれ固定のアドレス空間があら
かじめ割り当てられているので、使用者がアドレスの設
定をする必要がなく、従って使用者にわずらわしさを感
じさせることを防止することができる。
（図９）自体には、それぞれ固定のアドレス空間があら
かじめ割り当てられているので、使用者がアドレスの設
定をする必要がなく、従って使用者にわずらわしさを感
じさせることを防止することができる。
【００２０】
【発明が解決しようとする課題】しかしながら、この場
合、スロット５２４ａ乃至５２４ｃそれぞれに割り当て
ることのできるアドレス空間の大きさが制限されてお
り、その大きさよりも大きいアドレス空間を占有する拡
張基板を使用することができない課題があった。
合、スロット５２４ａ乃至５２４ｃそれぞれに割り当て
ることのできるアドレス空間の大きさが制限されてお
り、その大きさよりも大きいアドレス空間を占有する拡
張基板を使用することができない課題があった。
【００２１】そこで、スロット５２４ａ乃至５２４ｃそ
れぞれに割り当てるアドレス空間の大きさをより大きく
する方法があるが、これらのアドレス空間の合計（コン
ピュータ５００のＩ／Ｏアドレス空間）は所定の大きさ
に制限されているから、装置に設けることのできるスロ
ットの数が少なくなる課題があった。
れぞれに割り当てるアドレス空間の大きさをより大きく
する方法があるが、これらのアドレス空間の合計（コン
ピュータ５００のＩ／Ｏアドレス空間）は所定の大きさ
に制限されているから、装置に設けることのできるスロ
ットの数が少なくなる課題があった。
【００２２】また、多数の拡張基板が必要である場合、
コンピュータ５００のスロット５２４ａ乃至５２４ｃだ
けでは足りず、図１２に示すように、コンピュータ５０
０のスロットを拡張するための拡張筐体システムを用い
ることがある。
コンピュータ５００のスロット５２４ａ乃至５２４ｃだ
けでは足りず、図１２に示すように、コンピュータ５０
０のスロットを拡張するための拡張筐体システムを用い
ることがある。
【００２３】拡張筐体システムは、複数のスロットから
なるスロット部６２０が設けられた拡張筐体６００、コ
ンピュータ５００とのインターフェイスとしてのアダプ
タ基板６１０、およびアダプタ基板６１０と拡張筐体６
００とを接続するケーブル６０１から構成される。
なるスロット部６２０が設けられた拡張筐体６００、コ
ンピュータ５００とのインターフェイスとしてのアダプ
タ基板６１０、およびアダプタ基板６１０と拡張筐体６
００とを接続するケーブル６０１から構成される。
【００２４】拡張筐体６００とケーブル６０１で接続さ
れたアダプタ基板６１０が、他の拡張基板５４０と同様
にコンピュータ５００のスロット部５２４のスロット
（スロット５２４ａ乃至５２４ｃのいずれか）に装着さ
れると、コンピュータ５００においては、拡張筐体６０
０のスロット部６２０の各スロットが、コンピュータ５
００のスロット５２４ａ乃至５２４ｃそれぞれと同様に
扱われるようになっている。
れたアダプタ基板６１０が、他の拡張基板５４０と同様
にコンピュータ５００のスロット部５２４のスロット
（スロット５２４ａ乃至５２４ｃのいずれか）に装着さ
れると、コンピュータ５００においては、拡張筐体６０
０のスロット部６２０の各スロットが、コンピュータ５
００のスロット５２４ａ乃至５２４ｃそれぞれと同様に
扱われるようになっている。
【００２５】即ち、図１２に示す拡張筐体システムを用
いることにより、コンピュータ５００のスロット部５２
４、あるいは拡張筐体６００のスロット部６２０のどち
らにも拡張基板６０２や６０３を装着することができる
ようになり、従ってコンピュータ５００のスロット数を
実質的に増加することができる。
いることにより、コンピュータ５００のスロット部５２
４、あるいは拡張筐体６００のスロット部６２０のどち
らにも拡張基板６０２や６０３を装着することができる
ようになり、従ってコンピュータ５００のスロット数を
実質的に増加することができる。
【００２６】しかしながら、この拡張筐体システムを、
例えば図１１に示すデコーダ５３０を内蔵するコンピュ
ータ５００に用いる場合、アダプタ基板６１０を装着し
たスロット（図１２においては、スロット５２４ｂ）に
割り当てられたアドレス空間を、拡張筐体６００の有す
る複数のスロットで分割して使用することになるため、
拡張筐体６００の各スロットに割り当てられるアドレス
空間が狭くなる課題があった。
例えば図１１に示すデコーダ５３０を内蔵するコンピュ
ータ５００に用いる場合、アダプタ基板６１０を装着し
たスロット（図１２においては、スロット５２４ｂ）に
割り当てられたアドレス空間を、拡張筐体６００の有す
る複数のスロットで分割して使用することになるため、
拡張筐体６００の各スロットに割り当てられるアドレス
空間が狭くなる課題があった。
【００２７】本発明は、このような状況に鑑みてなされ
たものであり、拡張基板が占有するアドレス空間を適応
的に割り当てることができるようにするものである。
たものであり、拡張基板が占有するアドレス空間を適応
的に割り当てることができるようにするものである。
【００２８】
【課題を解決するための手段】請求項１に記載の拡張基
板は、例えばコンピュータ１などの情報処理装置に装着
され、所定の処理を行う、着脱可能な拡張基板におい
て、拡張基板の占有するアドレス空間の大きさをあらか
じめ記憶している記憶手段としてのＩＤ−ＲＯＭ２２０
を備え、ＩＤ−ＲＯＭ２２０に記憶されている大きさの
アドレス空間が、コンピュータ１のアドレス空間上に適
応的に割り当てられることを特徴とする。
板は、例えばコンピュータ１などの情報処理装置に装着
され、所定の処理を行う、着脱可能な拡張基板におい
て、拡張基板の占有するアドレス空間の大きさをあらか
じめ記憶している記憶手段としてのＩＤ−ＲＯＭ２２０
を備え、ＩＤ−ＲＯＭ２２０に記憶されている大きさの
アドレス空間が、コンピュータ１のアドレス空間上に適
応的に割り当てられることを特徴とする。
【００２９】請求項２に記載の拡張基板は、ＩＤ−ＲＯ
Ｍ２２０が、読み出し専用のメモリであることを特徴と
する。
Ｍ２２０が、読み出し専用のメモリであることを特徴と
する。
【００３０】請求項３に記載の情報処理装置は、例えば
拡張基板２などの拡張基板を装着するための、例えばス
ロット１００，１１０、または１２０などの複数のスロ
ットを設けた情報処理装置において、スロット１００，
１１０、または１２０に装着された拡張基板２が占有す
るアドレス空間の大きさを認識する認識手段としてのプ
ログラムの処理ステップＳ２乃至Ｓ７，Ｓ２４乃至Ｓ２
９、またはＳ４４乃至Ｓ４７と、プログラムの処理ステ
ップＳ２乃至Ｓ７，Ｓ２４乃至Ｓ２９、またはＳ４４乃
至Ｓ４７の認識結果に基づいて、情報処理装置のアドレ
スと、スロット１００，１１０、または１２０のうちの
いずれかを選択するためのスロット選択信号との対応関
係を設定するスロット対応関係設定手段としてのマッピ
ングテーブル５０とを備えることを特徴とする。
拡張基板２などの拡張基板を装着するための、例えばス
ロット１００，１１０、または１２０などの複数のスロ
ットを設けた情報処理装置において、スロット１００，
１１０、または１２０に装着された拡張基板２が占有す
るアドレス空間の大きさを認識する認識手段としてのプ
ログラムの処理ステップＳ２乃至Ｓ７，Ｓ２４乃至Ｓ２
９、またはＳ４４乃至Ｓ４７と、プログラムの処理ステ
ップＳ２乃至Ｓ７，Ｓ２４乃至Ｓ２９、またはＳ４４乃
至Ｓ４７の認識結果に基づいて、情報処理装置のアドレ
スと、スロット１００，１１０、または１２０のうちの
いずれかを選択するためのスロット選択信号との対応関
係を設定するスロット対応関係設定手段としてのマッピ
ングテーブル５０とを備えることを特徴とする。
【００３１】請求項４に記載の拡張筐体システムは、例
えばコンピュータ１などの情報処理装置のスロットを拡
張するための拡張筐体システムにおいて、例えば拡張基
板２などの拡張基板を装着するための、例えばサブスロ
ット３６０，３７０、または３８０などの複数のサブス
ロットを設けた拡張筐体としての拡張筐体４と、コンピ
ュータ１のスロット１００，１１０、または１２０に装
着され、拡張筐体４に設けられたサブスロット３６０，
３７０、または３８０に装着された拡張基板２などが占
有するアドレス空間の大きさに基づいて、コンピュータ
１から供給されるアドレスと、拡張筐体４に設けられた
サブスロット３６０，３７０、または３８０のいずれか
を選択するためのサブスロット選択信号との対応関係を
設定するアダプタ手段としてのアダプタ基板３とを備え
ることを特徴とする。
えばコンピュータ１などの情報処理装置のスロットを拡
張するための拡張筐体システムにおいて、例えば拡張基
板２などの拡張基板を装着するための、例えばサブスロ
ット３６０，３７０、または３８０などの複数のサブス
ロットを設けた拡張筐体としての拡張筐体４と、コンピ
ュータ１のスロット１００，１１０、または１２０に装
着され、拡張筐体４に設けられたサブスロット３６０，
３７０、または３８０に装着された拡張基板２などが占
有するアドレス空間の大きさに基づいて、コンピュータ
１から供給されるアドレスと、拡張筐体４に設けられた
サブスロット３６０，３７０、または３８０のいずれか
を選択するためのサブスロット選択信号との対応関係を
設定するアダプタ手段としてのアダプタ基板３とを備え
ることを特徴とする。
【００３２】請求項５に記載の拡張筐体システムは、複
数の拡張筐体システムを備え、複数の拡張筐体システム
を階層的に縦接続したことを特徴とする。
数の拡張筐体システムを備え、複数の拡張筐体システム
を階層的に縦接続したことを特徴とする。
【００３３】
【作用】本発明の拡張基板においては、ＩＤ−ＲＯＭ２
２０に、占有するアドレス空間の大きさがあらかじめ記
憶されており、その大きさのアドレス空間が、コンピュ
ータ１のアドレス空間上に適応的に割り当てられる。従
って、拡張基板に割り当てるアドレスを設定するための
操作をする必要がなく、使用者にわずらわしさを感じさ
せることが防止される。
２０に、占有するアドレス空間の大きさがあらかじめ記
憶されており、その大きさのアドレス空間が、コンピュ
ータ１のアドレス空間上に適応的に割り当てられる。従
って、拡張基板に割り当てるアドレスを設定するための
操作をする必要がなく、使用者にわずらわしさを感じさ
せることが防止される。
【００３４】本発明の情報処理装置においては、スロッ
ト１００，１１０、または１２０に装着された拡張基板
２などが占有するアドレス空間の大きさが認識され、そ
の認識結果に基づいて、情報処理装置のアドレスと、ス
ロット１００，１１０、または１２０のいずれかを選択
するためのスロット選択信号との対応関係がマッピング
テーブル５０に設定される。従って、スロット１００，
１１０、または１２０に装着される拡張基板２などのア
ドレス空間が、相互に重複しないように、情報処理装置
のアドレス空間上に適応的に割り当てられる。さらに、
これにより、拡張基板２などに割り当てるアドレスを設
定するための操作をする必要がなく、使用者にわずらわ
しさを感じさせることが防止される。
ト１００，１１０、または１２０に装着された拡張基板
２などが占有するアドレス空間の大きさが認識され、そ
の認識結果に基づいて、情報処理装置のアドレスと、ス
ロット１００，１１０、または１２０のいずれかを選択
するためのスロット選択信号との対応関係がマッピング
テーブル５０に設定される。従って、スロット１００，
１１０、または１２０に装着される拡張基板２などのア
ドレス空間が、相互に重複しないように、情報処理装置
のアドレス空間上に適応的に割り当てられる。さらに、
これにより、拡張基板２などに割り当てるアドレスを設
定するための操作をする必要がなく、使用者にわずらわ
しさを感じさせることが防止される。
【００３５】本発明の拡張筐体システムにおいては、サ
ブスロット３６０，３７０、または３８０に装着された
拡張基板２などが占有するアドレス空間の大きさに基づ
いて、コンピュータ１から供給されるアドレスと、拡張
基板２などが装着された拡張筐体４のサブスロット３６
０，３７０、または３８０のいずれかを選択するための
サブスロット選択信号との対応関係が設定される。従っ
て、サブスロット３６０，３７０、または３８０に装着
される拡張基板２などのアドレス空間が、相互に重複し
ないように、コンピュータ１のアドレス空間上に必要な
だけ割り当てられ、これにより拡張基板２に割り当てら
れるアドレス空間が少なくて動作不能になることが防止
される。
ブスロット３６０，３７０、または３８０に装着された
拡張基板２などが占有するアドレス空間の大きさに基づ
いて、コンピュータ１から供給されるアドレスと、拡張
基板２などが装着された拡張筐体４のサブスロット３６
０，３７０、または３８０のいずれかを選択するための
サブスロット選択信号との対応関係が設定される。従っ
て、サブスロット３６０，３７０、または３８０に装着
される拡張基板２などのアドレス空間が、相互に重複し
ないように、コンピュータ１のアドレス空間上に必要な
だけ割り当てられ、これにより拡張基板２に割り当てら
れるアドレス空間が少なくて動作不能になることが防止
される。
【００３６】さらに、この拡張筐体システムにおいて
は、階層的に縦接続することができるので、多くの拡張
基板を使用することができる。
は、階層的に縦接続することができるので、多くの拡張
基板を使用することができる。
【００３７】
【実施例】図１は、本発明の情報処理装置を応用したコ
ンピュータの一実施例の構成を示すブロック図である。
ＣＰＵ１０は、そのアドレス端子（Ａ）、データ端子
（Ｄ）、リード信号端子（ＲＤ）、ライト信号端子（Ｗ
Ｒ）、または応答信号端子（ＡＣＫ）に、例えば２８ビ
ット（Ａ２７乃至Ａ０）のアドレス線１１、例えば３２
ビット（Ｄ３１乃至Ｄ０）、即ち４バイトのデータ線１
２、リード信号線１３、ライト信号線１４、データ応答
信号線１５がそれぞれ接続されており、アドレスＡ２７
乃至Ａ０、データＤ３１乃至Ｄ０、リード信号、または
ライト信号をアドレス線１１、データ線１２、リード信
号線１３、またはライト信号線１４にそれぞれ出力す
る。さらに、ＣＰＵ１０は、データ線１２またはデータ
応答信号線１５からのデータＤ３１乃至Ｄ０またはデー
タ応答信号をそれぞれ受信する。
ンピュータの一実施例の構成を示すブロック図である。
ＣＰＵ１０は、そのアドレス端子（Ａ）、データ端子
（Ｄ）、リード信号端子（ＲＤ）、ライト信号端子（Ｗ
Ｒ）、または応答信号端子（ＡＣＫ）に、例えば２８ビ
ット（Ａ２７乃至Ａ０）のアドレス線１１、例えば３２
ビット（Ｄ３１乃至Ｄ０）、即ち４バイトのデータ線１
２、リード信号線１３、ライト信号線１４、データ応答
信号線１５がそれぞれ接続されており、アドレスＡ２７
乃至Ａ０、データＤ３１乃至Ｄ０、リード信号、または
ライト信号をアドレス線１１、データ線１２、リード信
号線１３、またはライト信号線１４にそれぞれ出力す
る。さらに、ＣＰＵ１０は、データ線１２またはデータ
応答信号線１５からのデータＤ３１乃至Ｄ０またはデー
タ応答信号をそれぞれ受信する。
【００３８】ここで、ＣＰＵ１０には、２８ビット（Ａ
２７乃至Ａ０）のアドレス線１１が接続されているの
で、即ちＣＰＵ１０は、２８ビット（２の２８乗）のア
ドレスを指定することができるので、このコンピュータ
１（ＣＰＵ１０）のアドレス空間は、２５６ＭＢであ
り、これが、例えば次のように分割されているものとす
る。
２７乃至Ａ０）のアドレス線１１が接続されているの
で、即ちＣＰＵ１０は、２８ビット（２の２８乗）のア
ドレスを指定することができるので、このコンピュータ
１（ＣＰＵ１０）のアドレス空間は、２５６ＭＢであ
り、これが、例えば次のように分割されているものとす
る。
【００３９】即ち、マッピングテーブル（ＲＡＭ）５
０，ＲＡＭ８０，ＲＯＭ９０、またはスロット１００乃
至１２０（１００，１１０，１２０）に、３２ＭＢ，１
２８ＭＢ，３２ＭＢ、または６４ＭＢのアドレス空間が
それぞれ割り当てられており、Ａ２７＝０であるとき、
ＲＡＭ８０、Ａ２７＝１、且つＡ２６＝１であるとき、
スロット１００乃至１２０、Ａ２７＝１，Ａ２６＝０、
且つＡ２５＝０であるとき、ＲＯＭ９０、Ａ２７＝１，
Ａ２６＝０、且つＡ２５＝１であるとき、マッピングテ
ーブル（ＲＡＭ）５０が、それぞれアクセスの対象にな
るようになっている。
０，ＲＡＭ８０，ＲＯＭ９０、またはスロット１００乃
至１２０（１００，１１０，１２０）に、３２ＭＢ，１
２８ＭＢ，３２ＭＢ、または６４ＭＢのアドレス空間が
それぞれ割り当てられており、Ａ２７＝０であるとき、
ＲＡＭ８０、Ａ２７＝１、且つＡ２６＝１であるとき、
スロット１００乃至１２０、Ａ２７＝１，Ａ２６＝０、
且つＡ２５＝０であるとき、ＲＯＭ９０、Ａ２７＝１，
Ａ２６＝０、且つＡ２５＝１であるとき、マッピングテ
ーブル（ＲＡＭ）５０が、それぞれアクセスの対象にな
るようになっている。
【００４０】なお、アドレスＡ２７乃至Ａ０またはデー
タＤ３１乃至Ｄ０においては、アドレスＡ０またはデー
タＤ０が最下位ビットをそれぞれ意味し、アドレスＡ２
７またはデータＤ３１が最上位ビットをそれぞれ意味す
るものとする。
タＤ３１乃至Ｄ０においては、アドレスＡ０またはデー
タＤ０が最下位ビットをそれぞれ意味し、アドレスＡ２
７またはデータＤ３１が最上位ビットをそれぞれ意味す
るものとする。
【００４１】また、スロット１００乃至１２０に割り当
てられた６４ＭＢのアドレス空間を、以下Ｉ／Ｏアドレ
ス空間と記載する。
てられた６４ＭＢのアドレス空間を、以下Ｉ／Ｏアドレ
ス空間と記載する。
【００４２】セレクタ４０には、その一方の入力端子ま
たは他方の入力端子に、アドレス線１１のうちの、アド
レス線１１ａまたは１１ｂがそれぞれ接続され、これに
よりアドレスＡ２５乃至Ａ２０またはアドレスＡ７乃至
Ａ２がそれぞれ供給されるようになっている。そして、
セレクタ４０は、制御回路２０より制御信号線２１を介
して供給される制御信号に対応して、アドレスＡ２５乃
至Ａ２０またはアドレスＡ７乃至Ａ２のいずれかを、ア
ドレス線４１を介してマッピングテーブル５０に供給す
る。
たは他方の入力端子に、アドレス線１１のうちの、アド
レス線１１ａまたは１１ｂがそれぞれ接続され、これに
よりアドレスＡ２５乃至Ａ２０またはアドレスＡ７乃至
Ａ２がそれぞれ供給されるようになっている。そして、
セレクタ４０は、制御回路２０より制御信号線２１を介
して供給される制御信号に対応して、アドレスＡ２５乃
至Ａ２０またはアドレスＡ７乃至Ａ２のいずれかを、ア
ドレス線４１を介してマッピングテーブル５０に供給す
る。
【００４３】ＲＡＭ８０には、そのアドレス端子
（Ａ）、データ端子（Ｄ）、リード信号端子（ＲＤ）、
またはライト信号端子（ＷＲ）に、アドレス線１１、デ
ータ線１２、リード信号線２８、またはライト信号線２
９がそれぞれ接続されており、制御回路２０よりリード
信号線２８またはライト信号線２９を介して供給される
リード信号またはライト信号に基づいて、ＣＰＵ１０よ
りアドレス線１１を介して供給されるアドレスに対し、
データやユーザプログラムなどの読み出しまたは書き込
みが行われるようになっている。
（Ａ）、データ端子（Ｄ）、リード信号端子（ＲＤ）、
またはライト信号端子（ＷＲ）に、アドレス線１１、デ
ータ線１２、リード信号線２８、またはライト信号線２
９がそれぞれ接続されており、制御回路２０よりリード
信号線２８またはライト信号線２９を介して供給される
リード信号またはライト信号に基づいて、ＣＰＵ１０よ
りアドレス線１１を介して供給されるアドレスに対し、
データやユーザプログラムなどの読み出しまたは書き込
みが行われるようになっている。
【００４４】ＲＯＭ９０には、そのアドレス端子
（Ａ）、データ端子（Ｄ）、またはリード信号端子（Ｒ
Ｄ）に、アドレス線１１、データ線１２、またはリード
信号線２７がそれぞれ接続され、例えばシステムプログ
ラムデータ（システムプログラムとそのプログラムで使
用されるデータ）や、スロット１００，１１０、または
１２０に装着された基板に適応的にアドレス空間を割り
当てるプログラムデータ（Ｉ／Ｏアドレス空間の割り当
てプログラムとそのプログラムで使用されるデータ）な
どが記憶されている。そして、制御回路２０よりリード
信号線２７を介して供給されるリード信号に基づいて、
ＣＰＵ１０よりアドレス線１１を介して供給されるアド
レスに記憶されているデータやプログラムが読み出さ
れ、データ線１２を介してＣＰＵ１０に供給されるよう
になっている。
（Ａ）、データ端子（Ｄ）、またはリード信号端子（Ｒ
Ｄ）に、アドレス線１１、データ線１２、またはリード
信号線２７がそれぞれ接続され、例えばシステムプログ
ラムデータ（システムプログラムとそのプログラムで使
用されるデータ）や、スロット１００，１１０、または
１２０に装着された基板に適応的にアドレス空間を割り
当てるプログラムデータ（Ｉ／Ｏアドレス空間の割り当
てプログラムとそのプログラムで使用されるデータ）な
どが記憶されている。そして、制御回路２０よりリード
信号線２７を介して供給されるリード信号に基づいて、
ＣＰＵ１０よりアドレス線１１を介して供給されるアド
レスに記憶されているデータやプログラムが読み出さ
れ、データ線１２を介してＣＰＵ１０に供給されるよう
になっている。
【００４５】マッピングテーブル５０は、ＲＡＭにより
構成され、そのアドレス端子（Ａ）、データ端子
（Ｄ）、リード信号端子（ＲＤ）、またはライト信号端
子（ＷＲ）に、アドレス線４１、データ線５１、リード
信号線２２、またはライト信号線２３がそれぞれ接続さ
れている。マッピングテーブル５０は、ＣＰＵ１０がス
ロット１００乃至１２０のいずれかにアクセスするとき
に出力するアドレスと、ＡＮＤゲート６０ａ乃至６０ｃ
よりスロット選択信号線６１ａ乃至６１ｃを介してスロ
ット１００乃至１２０の選択信号端子（ＳＥＬ）のいず
れかに出力されるスロット選択信号との対応関係を設定
（記憶）しておくためのものである。
構成され、そのアドレス端子（Ａ）、データ端子
（Ｄ）、リード信号端子（ＲＤ）、またはライト信号端
子（ＷＲ）に、アドレス線４１、データ線５１、リード
信号線２２、またはライト信号線２３がそれぞれ接続さ
れている。マッピングテーブル５０は、ＣＰＵ１０がス
ロット１００乃至１２０のいずれかにアクセスするとき
に出力するアドレスと、ＡＮＤゲート６０ａ乃至６０ｃ
よりスロット選択信号線６１ａ乃至６１ｃを介してスロ
ット１００乃至１２０の選択信号端子（ＳＥＬ）のいず
れかに出力されるスロット選択信号との対応関係を設定
（記憶）しておくためのものである。
【００４６】即ち、Ｉ／Ｏアドレス空間（スロット１０
０乃至１２０に割り当てられたすべてのアドレス空間）
６４ＭＢを、１セグメントが例えば１ＭＢからなる６４
セグメントに分割して管理を行うものとすると、マッピ
ングテーブル５０は、コンピュータ１のスロット１００
乃至１２０の数としての３ビットを１エントリとして、
これをセグメントの数だけ有するように構成される。つ
まり、マッピングテーブル５０は、６４エントリから構
成される。
０乃至１２０に割り当てられたすべてのアドレス空間）
６４ＭＢを、１セグメントが例えば１ＭＢからなる６４
セグメントに分割して管理を行うものとすると、マッピ
ングテーブル５０は、コンピュータ１のスロット１００
乃至１２０の数としての３ビットを１エントリとして、
これをセグメントの数だけ有するように構成される。つ
まり、マッピングテーブル５０は、６４エントリから構
成される。
【００４７】なお、例えば上位ビットからビットＢ２，
Ｂ１、およびＢ０の３ビットで構成される各エントリに
おいて、そのビットＢ０が、０および１のうちの、例え
ば１である場合、そのエントリが管理するセグメントと
しての１ＭＢのアドレス空間が、スロット１００に割り
当てられ、さらにビットＢ１が、０および１のうちの、
例えば１である場合、そのエントリが管理するセグメン
トとしての１ＭＢのアドレス空間が、スロット１１０に
割り当てられ、またビットＢ２が、０および１のうち
の、例えば１である場合、そのエントリが管理するセグ
メントとしての１ＭＢのアドレス空間が、スロット１２
０に割り当てられていることを示すものとする。
Ｂ１、およびＢ０の３ビットで構成される各エントリに
おいて、そのビットＢ０が、０および１のうちの、例え
ば１である場合、そのエントリが管理するセグメントと
しての１ＭＢのアドレス空間が、スロット１００に割り
当てられ、さらにビットＢ１が、０および１のうちの、
例えば１である場合、そのエントリが管理するセグメン
トとしての１ＭＢのアドレス空間が、スロット１１０に
割り当てられ、またビットＢ２が、０および１のうち
の、例えば１である場合、そのエントリが管理するセグ
メントとしての１ＭＢのアドレス空間が、スロット１２
０に割り当てられていることを示すものとする。
【００４８】従って、同一エントリでビットＢ２乃至Ｂ
０のうちの２つ以上が１になることはない。
０のうちの２つ以上が１になることはない。
【００４９】また、このコンピュータ１においては、マ
ッピングテーブル５０自体（各エントリのビットＢ２乃
至Ｂ０）に対する読み書きが行われる場合、マッピング
テーブル５０の６４エントリすべてにアクセスできるよ
うに、例えばアドレスＡ７乃至Ａ２の６ビットが、各エ
ントリのインデックス（アドレス）として用いられると
ともに、スロット１００乃至１２０にアクセスするため
に、マッピングテーブル５０のエントリ（エントリのビ
ットＢ２乃至Ｂ０）が読み出される場合、例えばアドレ
スＡ２５乃至Ａ２０の６ビットが、各エントリのインデ
ックス（アドレス）として用いられるようになってい
る。
ッピングテーブル５０自体（各エントリのビットＢ２乃
至Ｂ０）に対する読み書きが行われる場合、マッピング
テーブル５０の６４エントリすべてにアクセスできるよ
うに、例えばアドレスＡ７乃至Ａ２の６ビットが、各エ
ントリのインデックス（アドレス）として用いられると
ともに、スロット１００乃至１２０にアクセスするため
に、マッピングテーブル５０のエントリ（エントリのビ
ットＢ２乃至Ｂ０）が読み出される場合、例えばアドレ
スＡ２５乃至Ａ２０の６ビットが、各エントリのインデ
ックス（アドレス）として用いられるようになってい
る。
【００５０】制御回路２０には、アドレス線１１のう
ち、アドレス線１１ｃが接続されており、これによりＣ
ＰＵ１０から、アドレスＡ２７乃至Ａ２５が供給される
ようになっている。制御回路２０は、ＣＰＵ１０からア
ドレス線１１および１１ｃを介して供給されるアドレス
Ａ２７乃至Ａ２５のうち、Ａ２７が０である場合、上述
したようにアクセス対象がＲＡＭ８０であると判断し
て、ＣＰＵ１０よりリード信号線１３またはライト信号
線１４を介して供給されるリード信号またはライト信号
を、リード信号線２８またはライト信号線２９を介して
ＲＡＭ８０のリード信号端子（ＲＤ）またはライト信号
端子（ＷＲ）に出力する。そして、ＲＡＭ８０へのアク
セスが完了すると、データ応答信号線３０、ＯＲゲート
１３０、およびデータ応答信号線１５を介してＣＰＵ１
０にデータ応答信号を出力する。
ち、アドレス線１１ｃが接続されており、これによりＣ
ＰＵ１０から、アドレスＡ２７乃至Ａ２５が供給される
ようになっている。制御回路２０は、ＣＰＵ１０からア
ドレス線１１および１１ｃを介して供給されるアドレス
Ａ２７乃至Ａ２５のうち、Ａ２７が０である場合、上述
したようにアクセス対象がＲＡＭ８０であると判断し
て、ＣＰＵ１０よりリード信号線１３またはライト信号
線１４を介して供給されるリード信号またはライト信号
を、リード信号線２８またはライト信号線２９を介して
ＲＡＭ８０のリード信号端子（ＲＤ）またはライト信号
端子（ＷＲ）に出力する。そして、ＲＡＭ８０へのアク
セスが完了すると、データ応答信号線３０、ＯＲゲート
１３０、およびデータ応答信号線１５を介してＣＰＵ１
０にデータ応答信号を出力する。
【００５１】さらに、制御回路２０は、ＣＰＵ１０から
アドレス線１１および１１ｃを介して供給されるアドレ
スＡ２７乃至Ａ２５が、それぞれ１，０、または０であ
る場合、上述したようにアクセス対象がＲＯＭ９０であ
ると判断して、ＣＰＵ１０よりリード信号線１３を介し
て供給されるリード信号を、リード信号線２７を介して
ＲＯＭ９０のリード信号端子（ＲＤ）に出力する。そし
て、ＲＯＭ９０へのアクセスが完了すると、データ応答
信号線３０、ＯＲゲート１３０、およびデータ応答信号
線１５を介してＣＰＵ１０にデータ応答信号を出力す
る。
アドレス線１１および１１ｃを介して供給されるアドレ
スＡ２７乃至Ａ２５が、それぞれ１，０、または０であ
る場合、上述したようにアクセス対象がＲＯＭ９０であ
ると判断して、ＣＰＵ１０よりリード信号線１３を介し
て供給されるリード信号を、リード信号線２７を介して
ＲＯＭ９０のリード信号端子（ＲＤ）に出力する。そし
て、ＲＯＭ９０へのアクセスが完了すると、データ応答
信号線３０、ＯＲゲート１３０、およびデータ応答信号
線１５を介してＣＰＵ１０にデータ応答信号を出力す
る。
【００５２】また、制御回路２０は、ＣＰＵ１０からア
ドレス線１１および１１ｃを介して供給されたアドレス
Ａ２７乃至Ａ２５が、それぞれ１，０、または１である
場合、上述したようにアクセス対象がマッピングテーブ
ル５０であると判断して、ＣＰＵ１０よりリード信号線
１３またはライト信号線１４を介して供給されるリード
信号またはライト信号を、リード信号線２２またはライ
ト信号線２３を介してマッピングテーブル５０のリード
信号端子（ＲＤ）またはライト信号端子（ＷＲ）に出力
する。
ドレス線１１および１１ｃを介して供給されたアドレス
Ａ２７乃至Ａ２５が、それぞれ１，０、または１である
場合、上述したようにアクセス対象がマッピングテーブ
ル５０であると判断して、ＣＰＵ１０よりリード信号線
１３またはライト信号線１４を介して供給されるリード
信号またはライト信号を、リード信号線２２またはライ
ト信号線２３を介してマッピングテーブル５０のリード
信号端子（ＲＤ）またはライト信号端子（ＷＲ）に出力
する。
【００５３】同時に、制御回路２０は、セレクタ４０に
対し、そこにＣＰＵ１０からアドレス線１１および１１
ａ、またはアドレス線１１および１１ｂを介してそれぞ
れ入力されるアドレスＡ２５乃至Ａ２０、またはアドレ
スＡ７乃至Ａ２のうちのアドレスＡ７乃至Ａ２を選択
し、アドレス線４１を介してマッピングテーブル５０に
出力するように、制御信号線２１を介して制御信号を出
力するとともに、バッファゲート７０に対し、制御信号
線２５を介してイネーブル信号を出力する。
対し、そこにＣＰＵ１０からアドレス線１１および１１
ａ、またはアドレス線１１および１１ｂを介してそれぞ
れ入力されるアドレスＡ２５乃至Ａ２０、またはアドレ
スＡ７乃至Ａ２のうちのアドレスＡ７乃至Ａ２を選択
し、アドレス線４１を介してマッピングテーブル５０に
出力するように、制御信号線２１を介して制御信号を出
力するとともに、バッファゲート７０に対し、制御信号
線２５を介してイネーブル信号を出力する。
【００５４】ここで、バッファゲート７０は、マッピン
グテーブル５０からのデータ線５１とＣＰＵ１０からの
データ線１２との間に配置されており、通常、データ線
５１とデータ線１２とを分離している（電気的に接続さ
れていない状態にしている）が、そのイネーブル端子
（ＥＮ）に、制御回路２０から制御信号線２５を介して
イネーブル信号が供給されると、データ線５１とデータ
線１２とを接続する（電気的に接続された状態にする）
ようになっている。
グテーブル５０からのデータ線５１とＣＰＵ１０からの
データ線１２との間に配置されており、通常、データ線
５１とデータ線１２とを分離している（電気的に接続さ
れていない状態にしている）が、そのイネーブル端子
（ＥＮ）に、制御回路２０から制御信号線２５を介して
イネーブル信号が供給されると、データ線５１とデータ
線１２とを接続する（電気的に接続された状態にする）
ようになっている。
【００５５】従って、制御回路２０から制御信号線２５
を介してバッファゲート７０にイネーブル信号が出力さ
れると、ＣＰＵ１０から、データ線１２、バッファゲー
ト７０、およびデータ線５１を介してマッピングテーブ
ル５０へのアクセスを行うことができるようになること
になる。
を介してバッファゲート７０にイネーブル信号が出力さ
れると、ＣＰＵ１０から、データ線１２、バッファゲー
ト７０、およびデータ線５１を介してマッピングテーブ
ル５０へのアクセスを行うことができるようになること
になる。
【００５６】そして、ＣＰＵ１０のマッピングテーブル
５０へのアクセスが完了すると、制御回路２０は、デー
タ応答信号線３０、ＯＲゲート１３０、およびデータ応
答信号線１５を介してＣＰＵ１０にデータ応答信号を出
力する。
５０へのアクセスが完了すると、制御回路２０は、デー
タ応答信号線３０、ＯＲゲート１３０、およびデータ応
答信号線１５を介してＣＰＵ１０にデータ応答信号を出
力する。
【００５７】さらに、制御回路２０は、ＣＰＵ１０から
アドレス線１１および１１ｃを介して供給されたアドレ
スＡ２７乃至Ａ２５のうち、Ａ２７、またはＡ２６が、
それぞれ１、または１である場合、上述したようにアク
セス対象がスロット１００乃至１２０（正確には、そこ
に装着された基板）であると判断し、まずリード信号線
２２を介してマッピングテーブル５０のリード信号端子
（ＲＤ）にリード信号を出力するとともに、ＣＰＵ１０
よりリード信号線１３またはライト信号線１４を介して
供給されるリード信号またはライト信号に対応して、リ
ードライト識別信号の値を１または０（例えば、リード
信号が供給された場合には１、ライト信号が供給された
場合には０）にし、リードライト識別信号線２６を介し
てスロット１００乃至１２０のリードライト識別信号端
子（Ｒ／Ｗ-1（図１においては、Ｗにバー（−）を付し
てある））に出力する。
アドレス線１１および１１ｃを介して供給されたアドレ
スＡ２７乃至Ａ２５のうち、Ａ２７、またはＡ２６が、
それぞれ１、または１である場合、上述したようにアク
セス対象がスロット１００乃至１２０（正確には、そこ
に装着された基板）であると判断し、まずリード信号線
２２を介してマッピングテーブル５０のリード信号端子
（ＲＤ）にリード信号を出力するとともに、ＣＰＵ１０
よりリード信号線１３またはライト信号線１４を介して
供給されるリード信号またはライト信号に対応して、リ
ードライト識別信号の値を１または０（例えば、リード
信号が供給された場合には１、ライト信号が供給された
場合には０）にし、リードライト識別信号線２６を介し
てスロット１００乃至１２０のリードライト識別信号端
子（Ｒ／Ｗ-1（図１においては、Ｗにバー（−）を付し
てある））に出力する。
【００５８】そして、制御回路２０は、セレクタ４０に
対し、そこにＣＰＵ１０からアドレス線１１および１１
ａ、またはアドレス線１１および１１ｂを介してそれぞ
れ入力されるアドレスＡ２５乃至Ａ２０、またはアドレ
スＡ７乃至Ａ２のうちのアドレスＡ２５乃至Ａ２０を選
択し、アドレス線４１を介してマッピングテーブル５０
に出力するように、制御信号線２１を介して制御信号を
出力する。
対し、そこにＣＰＵ１０からアドレス線１１および１１
ａ、またはアドレス線１１および１１ｂを介してそれぞ
れ入力されるアドレスＡ２５乃至Ａ２０、またはアドレ
スＡ７乃至Ａ２のうちのアドレスＡ２５乃至Ａ２０を選
択し、アドレス線４１を介してマッピングテーブル５０
に出力するように、制御信号線２１を介して制御信号を
出力する。
【００５９】すると、セレクタ４０から、アドレス線４
１を介してマッピングテーブル５０にアドレスＡ２５乃
至Ａ２０が出力され、マッピングテーブル５０からこの
アドレスＡ２５乃至Ａ２０をインデックスとするエント
リのビットＢ０乃至Ｂ２が、３ビットのデータ線５１お
よびそれを構成する１ビットのデータ線５１ａ乃至５１
ｃを介して、ＡＮＤゲート６０ａ乃至６０ｃの各一方の
入力端子にそれぞれ出力される。
１を介してマッピングテーブル５０にアドレスＡ２５乃
至Ａ２０が出力され、マッピングテーブル５０からこの
アドレスＡ２５乃至Ａ２０をインデックスとするエント
リのビットＢ０乃至Ｂ２が、３ビットのデータ線５１お
よびそれを構成する１ビットのデータ線５１ａ乃至５１
ｃを介して、ＡＮＤゲート６０ａ乃至６０ｃの各一方の
入力端子にそれぞれ出力される。
【００６０】ここで、ＡＮＤゲート６０ａ乃至６０ｃに
は、その一方の入力端子に、データ線５１のうちのデー
タ線５１ａ乃至５１ｃがそれぞれ接続され、その他方の
入力端子すべてに制御信号線２４が接続されているとと
もに、その出力端子に、スロット選択信号線６１ａ乃至
６１ｃがそれぞれ接続されている。
は、その一方の入力端子に、データ線５１のうちのデー
タ線５１ａ乃至５１ｃがそれぞれ接続され、その他方の
入力端子すべてに制御信号線２４が接続されているとと
もに、その出力端子に、スロット選択信号線６１ａ乃至
６１ｃがそれぞれ接続されている。
【００６１】上述したように、セレクタ４０より出力さ
れたアドレスＡ２５乃至Ａ２０をインデックスとするエ
ントリが管理するアドレス空間が、スロット１００乃至
１２０のうちのいずれかに割り当てられていれば、その
ビットＢ０乃至Ｂ２のいずれかが１になっているので、
この場合、ＡＮＤゲート６０ａ乃至６０ｃのうちにいず
れかの一方の入力は１となる。
れたアドレスＡ２５乃至Ａ２０をインデックスとするエ
ントリが管理するアドレス空間が、スロット１００乃至
１２０のうちのいずれかに割り当てられていれば、その
ビットＢ０乃至Ｂ２のいずれかが１になっているので、
この場合、ＡＮＤゲート６０ａ乃至６０ｃのうちにいず
れかの一方の入力は１となる。
【００６２】同時に、制御回路２０は、制御信号線２４
を介してＡＮＤゲート６０ａ乃至６０ｃの各他方の入力
端子にイネーブル信号（値が１の信号）を出力する。
を介してＡＮＤゲート６０ａ乃至６０ｃの各他方の入力
端子にイネーブル信号（値が１の信号）を出力する。
【００６３】これにより、ＡＮＤゲート６０ａ乃至６０
ｃの各他方の入力はすべて１となる。
ｃの各他方の入力はすべて１となる。
【００６４】従って、ＡＮＤゲート６０ａ乃至６０ｃの
うちのいずれかの出力が１となり、これが、スロット選
択信号線６１ａ乃至６１ｃのいずれかを介してスロット
１００乃至１２０のいずれかの選択信号端子（ＳＥＬ）
に出力される。
うちのいずれかの出力が１となり、これが、スロット選
択信号線６１ａ乃至６１ｃのいずれかを介してスロット
１００乃至１２０のいずれかの選択信号端子（ＳＥＬ）
に出力される。
【００６５】つまり、以上によりスロット１００乃至１
２０のうちのいずれかが選択され、ＣＰＵ１０から、ス
ロット１００乃至１２０のうちのいずれかへのアクセス
が可能となる。
２０のうちのいずれかが選択され、ＣＰＵ１０から、ス
ロット１００乃至１２０のうちのいずれかへのアクセス
が可能となる。
【００６６】スロット１００乃至１２０は、その選択信
号端子（ＳＥＬ）、リードライト識別信号端子（Ｒ／Ｗ
-1（図１においては、Ｗにバー（−）を付してあ
る））、アドレス端子（Ａ）、データ端子（Ｄ）、また
は応答信号端子（ＡＣＫ）に、スロット選択信号線６１
ａ乃至６１ｃ、リードライト識別信号線２６、アドレス
線１１、データ線１２、またはデータ応答信号線１０
１，１１１、もしくは１２１がそれぞれ接続されてお
り、拡張基板２またはアダプタ基板３（いずれも後述す
る）を装着するためのスロットである。
号端子（ＳＥＬ）、リードライト識別信号端子（Ｒ／Ｗ
-1（図１においては、Ｗにバー（−）を付してあ
る））、アドレス端子（Ａ）、データ端子（Ｄ）、また
は応答信号端子（ＡＣＫ）に、スロット選択信号線６１
ａ乃至６１ｃ、リードライト識別信号線２６、アドレス
線１１、データ線１２、またはデータ応答信号線１０
１，１１１、もしくは１２１がそれぞれ接続されてお
り、拡張基板２またはアダプタ基板３（いずれも後述す
る）を装着するためのスロットである。
【００６７】ＯＲゲート１３０は、その入力端子にデー
タ応答信号線３０，１０１，１１１、および１２１が接
続され、その出力端子にデータ応答線１５が接続されて
おり、制御回路２０、またはスロット１００乃至１２０
（正確には、スロット１００乃至１２０に装着された基
板）からデータ応答信号が出力されると、ＣＰＵ１０に
そのデータ応答信号を供給する。
タ応答信号線３０，１０１，１１１、および１２１が接
続され、その出力端子にデータ応答線１５が接続されて
おり、制御回路２０、またはスロット１００乃至１２０
（正確には、スロット１００乃至１２０に装着された基
板）からデータ応答信号が出力されると、ＣＰＵ１０に
そのデータ応答信号を供給する。
【００６８】次に、スロット１００乃至１２０に装着さ
れる拡張基板は、例えば図２に示すように構成される。
この拡張基板２は、図１のコンピュータ１のスロット１
００乃至１２０のいずれかに装着されると、装着された
スロット１００乃至１２０のいずれかの選択信号端子
（ＳＥＬ）、アドレス端子（Ａ）、リードライト識別信
号端子（Ｒ／Ｗ-1（図１においては、Ｗにバー（−）を
付してある））、データ端子（Ｄ）、または応答信号端
子（ＡＣＫ）に、スロット選択信号線２０１、アドレス
線２０２、リードライト識別信号線２０３、データ線２
０４、またはデータ応答信号線２０５がそれぞれ接続さ
れるようになっている。
れる拡張基板は、例えば図２に示すように構成される。
この拡張基板２は、図１のコンピュータ１のスロット１
００乃至１２０のいずれかに装着されると、装着された
スロット１００乃至１２０のいずれかの選択信号端子
（ＳＥＬ）、アドレス端子（Ａ）、リードライト識別信
号端子（Ｒ／Ｗ-1（図１においては、Ｗにバー（−）を
付してある））、データ端子（Ｄ）、または応答信号端
子（ＡＣＫ）に、スロット選択信号線２０１、アドレス
線２０２、リードライト識別信号線２０３、データ線２
０４、またはデータ応答信号線２０５がそれぞれ接続さ
れるようになっている。
【００６９】ＩＤ−ＲＯＭ２２０はＲＯＭであり、その
アドレス端子（Ａ）、データ端子（Ｄ）、またはリード
信号端子（ＲＤ）に、アドレス線２０２、データ線２０
４、またはリード信号線２０７がそれぞれ接続され、そ
こには、拡張基板２が占有するアドレス空間（アドレス
空間の大きさ）が記憶されている（例えば、その先頭の
１ワードに、拡張基板２が占有するアドレス空間（アド
レス空間の大きさ）があらかじめ書き込まれている）。
アドレス端子（Ａ）、データ端子（Ｄ）、またはリード
信号端子（ＲＤ）に、アドレス線２０２、データ線２０
４、またはリード信号線２０７がそれぞれ接続され、そ
こには、拡張基板２が占有するアドレス空間（アドレス
空間の大きさ）が記憶されている（例えば、その先頭の
１ワードに、拡張基板２が占有するアドレス空間（アド
レス空間の大きさ）があらかじめ書き込まれている）。
【００７０】なお、このＩＤ−ＲＯＭ２２０自身が占有
するアドレス空間は、拡張基板２が占有するアドレス空
間の、例えば先頭に配置される。
するアドレス空間は、拡張基板２が占有するアドレス空
間の、例えば先頭に配置される。
【００７１】デコーダ２００は、スロット選択信号線２
０１を介してスロット選択信号が供給された場合にの
み、アドレス線２０２を介して供給されるアドレスＡ２
７乃至Ａ０の一部または全部をデコードし、そのデコー
ド結果に基づいて、選択信号線２０６を介して信号処理
回路２３０の選択信号端子（ＳＥＬ）に選択信号を出力
するか、リード信号線２０７を介してＩＤ−ＲＯＭ２２
０のリード信号端子（ＲＤ）にリード信号を出力する。
０１を介してスロット選択信号が供給された場合にの
み、アドレス線２０２を介して供給されるアドレスＡ２
７乃至Ａ０の一部または全部をデコードし、そのデコー
ド結果に基づいて、選択信号線２０６を介して信号処理
回路２３０の選択信号端子（ＳＥＬ）に選択信号を出力
するか、リード信号線２０７を介してＩＤ−ＲＯＭ２２
０のリード信号端子（ＲＤ）にリード信号を出力する。
【００７２】なお、デコーダ２００は、ＩＤ−ＲＯＭ２
２０にリード信号を出力する場合には、リードライト識
別信号線２０３を介して供給されるリードライト識別信
号のタイミングでリード信号を出力する。さらに、この
後、コンピュータ１（図１）からのＩＤ−ＲＯＭ２２０
へのアクセスが完了すると、データ応答信号線２０８，
ＯＲゲート２１０、およびデータ応答信号線２０５を介
してデータ応答信号を出力する。
２０にリード信号を出力する場合には、リードライト識
別信号線２０３を介して供給されるリードライト識別信
号のタイミングでリード信号を出力する。さらに、この
後、コンピュータ１（図１）からのＩＤ−ＲＯＭ２２０
へのアクセスが完了すると、データ応答信号線２０８，
ＯＲゲート２１０、およびデータ応答信号線２０５を介
してデータ応答信号を出力する。
【００７３】ここで、この拡張基板２において、自身が
占有するアドレス空間を分類するには、そのアドレス空
間に対応するアドレスビット以下を使用する必要があ
る。
占有するアドレス空間を分類するには、そのアドレス空
間に対応するアドレスビット以下を使用する必要があ
る。
【００７４】即ち、拡張基板２が、例えば１ＭＢのアド
レス空間を占有する場合、アドレスＡ２７乃至Ａ０のう
ちの、下位２０ビットとしてのアドレスＡ１９乃至Ａ０
が自身が占有するアドレス空間を分類するために使用さ
れる。
レス空間を占有する場合、アドレスＡ２７乃至Ａ０のう
ちの、下位２０ビットとしてのアドレスＡ１９乃至Ａ０
が自身が占有するアドレス空間を分類するために使用さ
れる。
【００７５】さらに、この場合、拡張基板２が占有する
１ＭＢのアドレス空間のうちの、例えば先頭から１２８
ＫＢがＩＤ−ＲＯＭ２２０のアドレス空間で、残りの８
９６ＫＢが信号処理回路２３０が占有するアドレス空間
であるとすると、そのうちのアドレス空間の少ないＩＤ
−ＲＯＭ２２０のアドレス空間を分類するためには、１
７ビットのアドレスが必要になることになる。
１ＭＢのアドレス空間のうちの、例えば先頭から１２８
ＫＢがＩＤ−ＲＯＭ２２０のアドレス空間で、残りの８
９６ＫＢが信号処理回路２３０が占有するアドレス空間
であるとすると、そのうちのアドレス空間の少ないＩＤ
−ＲＯＭ２２０のアドレス空間を分類するためには、１
７ビットのアドレスが必要になることになる。
【００７６】従って、デコーダ２００は、拡張基板２の
アドレス空間を分類するのに必要な２０ビットのアドレ
スＡ１９乃至Ａ０の下位ビットから、ＩＤ−ＲＯＭ２２
０のアドレス空間を分類するためのアドレスビット数と
しての１７ビットを除いた、３ビットのアドレスＡ１９
乃至Ａ１７をデコードすればよいことになる。
アドレス空間を分類するのに必要な２０ビットのアドレ
スＡ１９乃至Ａ０の下位ビットから、ＩＤ−ＲＯＭ２２
０のアドレス空間を分類するためのアドレスビット数と
しての１７ビットを除いた、３ビットのアドレスＡ１９
乃至Ａ１７をデコードすればよいことになる。
【００７７】つまり、この場合、デコーダ２００は、例
えばＡ１９＝０，Ａ１８＝０、且つＡ１７＝０である場
合、アクセス対象がＩＤ−ＲＯＭであると判断して、Ｉ
Ｄ−ＲＯＭ２２０にリード信号を出力し、それ以外の場
合、即ちＡ１９＝０，Ａ１８＝０、且つＡ１７＝１、Ａ
１９＝０，Ａ１８＝１、且つＡ１７＝０、Ａ１９＝０，
Ａ１８＝１、且つＡ１７＝１、Ａ１９＝１，Ａ１８＝
０、且つＡ１７＝０、Ａ１９＝１，Ａ１８＝０、且つＡ
１７＝１、Ａ１９＝１，Ａ１８＝１、且つＡ１７＝０、
またはＡ１９＝１，Ａ１８＝１、且つＡ１７＝１である
場合、アクセス対象が信号処理回路２３０であると判断
して、信号処理回路２３０に選択信号を出力するように
なっている。
えばＡ１９＝０，Ａ１８＝０、且つＡ１７＝０である場
合、アクセス対象がＩＤ−ＲＯＭであると判断して、Ｉ
Ｄ−ＲＯＭ２２０にリード信号を出力し、それ以外の場
合、即ちＡ１９＝０，Ａ１８＝０、且つＡ１７＝１、Ａ
１９＝０，Ａ１８＝１、且つＡ１７＝０、Ａ１９＝０，
Ａ１８＝１、且つＡ１７＝１、Ａ１９＝１，Ａ１８＝
０、且つＡ１７＝０、Ａ１９＝１，Ａ１８＝０、且つＡ
１７＝１、Ａ１９＝１，Ａ１８＝１、且つＡ１７＝０、
またはＡ１９＝１，Ａ１８＝１、且つＡ１７＝１である
場合、アクセス対象が信号処理回路２３０であると判断
して、信号処理回路２３０に選択信号を出力するように
なっている。
【００７８】以上から、拡張基板２のアドレス空間は、
自身が占有するアドレス空間の大きさ（正確には、自身
が占有するアドレス空間の大きさが２のベキ乗となるよ
うに切り上げた大きさ）を単位として、Ｉ／Ｏアドレス
空間の任意の位置に配置するようにすることができるこ
とになる。
自身が占有するアドレス空間の大きさ（正確には、自身
が占有するアドレス空間の大きさが２のベキ乗となるよ
うに切り上げた大きさ）を単位として、Ｉ／Ｏアドレス
空間の任意の位置に配置するようにすることができるこ
とになる。
【００７９】信号処理回路２３０は、その選択信号端子
（ＳＥＬ）、アドレス端子（Ａ）、リードライト識別信
号端子（Ｒ／Ｗ-1（図２においては、Ｗにバー（−）を
付してある））、データ端子（Ｄ）、または応答信号端
子（ＡＣＫ）に、選択信号線２０６、アドレス線２０
２、リードライト識別信号線２０３、データ線２０４、
またはデータ応答信号線２０９が接続されており、所定
の処理を行う。
（ＳＥＬ）、アドレス端子（Ａ）、リードライト識別信
号端子（Ｒ／Ｗ-1（図２においては、Ｗにバー（−）を
付してある））、データ端子（Ｄ）、または応答信号端
子（ＡＣＫ）に、選択信号線２０６、アドレス線２０
２、リードライト識別信号線２０３、データ線２０４、
またはデータ応答信号線２０９が接続されており、所定
の処理を行う。
【００８０】ＯＲゲート２１０は、その一方の入力端
子、または他方の入力端子にデータ応答信号線２０８、
または２０９がそれぞれ接続され、その出力端子にデー
タ応答線２０５が接続されており、デコーダ２００また
は信号処理回路２３０よりデータ応答信号が出力される
と、それをデータ応答信号線２０５を介して出力する。
子、または他方の入力端子にデータ応答信号線２０８、
または２０９がそれぞれ接続され、その出力端子にデー
タ応答線２０５が接続されており、デコーダ２００また
は信号処理回路２３０よりデータ応答信号が出力される
と、それをデータ応答信号線２０５を介して出力する。
【００８１】以上のように構成される拡張基板２、また
は拡張基板２と同様に構成される基板が、コンピュータ
１（図１）のスロット１００乃至１２０に装着され、コ
ンピュータ１が起動されると、ＣＰＵ１０において、Ｒ
ＯＭ９０に記憶されている、Ｉ／Ｏアドレス空間の割り
当てプログラムが読み出され、図３のフローチャートに
示すような処理が行われる。
は拡張基板２と同様に構成される基板が、コンピュータ
１（図１）のスロット１００乃至１２０に装着され、コ
ンピュータ１が起動されると、ＣＰＵ１０において、Ｒ
ＯＭ９０に記憶されている、Ｉ／Ｏアドレス空間の割り
当てプログラムが読み出され、図３のフローチャートに
示すような処理が行われる。
【００８２】ここで、スロット１００乃至１２０に装着
される基板（例えば拡張基板２やそれと同様に構成され
る基板）それぞれが占有するアドレス空間は、Ｉ／Ｏア
ドレス空間の大きさ以下、即ち本実施例においては、６
４ＭＢ以下であるとする。
される基板（例えば拡張基板２やそれと同様に構成され
る基板）それぞれが占有するアドレス空間は、Ｉ／Ｏア
ドレス空間の大きさ以下、即ち本実施例においては、６
４ＭＢ以下であるとする。
【００８３】まず最初にステップＳ１において、マッピ
ングテーブル５０のすべてのエントリがクリアされる
（各エントリのビットＢ２乃至Ｂ０がすべて０にされ
る）。そして、ステップＳ２において、ステップＳ１で
クリアされたマッピングテーブル５０の仮設定が行わ
れ、ステップＳ３に進み、スロット１００乃至１２０の
うちの、例えばスロット１００に装着された、例えば拡
張基板２が占有するアドレス空間の大きさが、ＩＤ−Ｒ
ＯＭ２２０（図２）から読み出される。
ングテーブル５０のすべてのエントリがクリアされる
（各エントリのビットＢ２乃至Ｂ０がすべて０にされ
る）。そして、ステップＳ２において、ステップＳ１で
クリアされたマッピングテーブル５０の仮設定が行わ
れ、ステップＳ３に進み、スロット１００乃至１２０の
うちの、例えばスロット１００に装着された、例えば拡
張基板２が占有するアドレス空間の大きさが、ＩＤ−Ｒ
ＯＭ２２０（図２）から読み出される。
【００８４】ここで、ステップＳ３において、スロット
１００に装着された拡張基板２が占有するアドレス空間
の大きさを、ＩＤ−ＲＯＭ２２０（図２）から読み出す
場合、即ちスロット１００に装着された拡張基板２にア
クセスする場合、前述したようにマッピングテーブル５
０（図１）のエントリ（ビットＢ２乃至Ｂ０）の設定値
に基づいて、ＡＮＤゲート６０ａからスロット選択信号
が拡張基板２の装着されたスロット１００に出力される
ようになっている。
１００に装着された拡張基板２が占有するアドレス空間
の大きさを、ＩＤ−ＲＯＭ２２０（図２）から読み出す
場合、即ちスロット１００に装着された拡張基板２にア
クセスする場合、前述したようにマッピングテーブル５
０（図１）のエントリ（ビットＢ２乃至Ｂ０）の設定値
に基づいて、ＡＮＤゲート６０ａからスロット選択信号
が拡張基板２の装着されたスロット１００に出力される
ようになっている。
【００８５】従って、装置が起動され、上述したように
ステップＳ１でマッピングテーブル５０のすべてのエン
トリがすべてクリアされた状態では、ＡＮＤゲート６０
ａからスロット選択信号が出力されず、スロット１００
に装着された拡張基板２にアクセスすることができない
ことになる。
ステップＳ１でマッピングテーブル５０のすべてのエン
トリがすべてクリアされた状態では、ＡＮＤゲート６０
ａからスロット選択信号が出力されず、スロット１００
に装着された拡張基板２にアクセスすることができない
ことになる。
【００８６】そこで、ステップＳ２において、Ｉ／Ｏア
ドレス空間の１セグメントを、拡張基板２のアドレス空
間として一時的に割り当てる、マッピングテーブル５０
の仮設定が行われるようになっている。
ドレス空間の１セグメントを、拡張基板２のアドレス空
間として一時的に割り当てる、マッピングテーブル５０
の仮設定が行われるようになっている。
【００８７】即ち、拡張基板２のＩＤ−ＲＯＭ２２０の
アドレス空間は、前述したように拡張基板２の占有する
アドレス空間の先頭に割り当てられているので、ステッ
プＳ２においては、拡張基板２のアドレス空間の先頭部
分（ＩＤ−ＲＯＭ２２０のアドレス空間）に、６４ＭＢ
のＩ／Ｏアドレス空間のうちの、いわば最も切りの良い
（最も大きな２のベキ乗の境界となる）アドレスを有す
るセグメント、即ち先頭のセグメントが割り当てられる
ように、Ｉ／Ｏアドレス空間の先頭のセグメントを管理
するマッピングテーブル５０のエントリ（第１のエント
リ）の設定（仮設定）（書き込み）が行われるようにな
っている。
アドレス空間は、前述したように拡張基板２の占有する
アドレス空間の先頭に割り当てられているので、ステッ
プＳ２においては、拡張基板２のアドレス空間の先頭部
分（ＩＤ−ＲＯＭ２２０のアドレス空間）に、６４ＭＢ
のＩ／Ｏアドレス空間のうちの、いわば最も切りの良い
（最も大きな２のベキ乗の境界となる）アドレスを有す
るセグメント、即ち先頭のセグメントが割り当てられる
ように、Ｉ／Ｏアドレス空間の先頭のセグメントを管理
するマッピングテーブル５０のエントリ（第１のエント
リ）の設定（仮設定）（書き込み）が行われるようにな
っている。
【００８８】なお、以下、Ｉ／Ｏアドレス空間の各セグ
メントを、その先頭のセグメントから０，１，・・・，
６３番目のセグメントとカウントする。即ち、例えば先
頭のセグメントは、先頭から０番目のセグメントとカウ
ントする（実際には、先頭のセグメントは、先頭から１
番目のセグメントであるが、後述するように、エントリ
番号との対応を分かりやすくするために、上記のように
セグメントをカウントする）。
メントを、その先頭のセグメントから０，１，・・・，
６３番目のセグメントとカウントする。即ち、例えば先
頭のセグメントは、先頭から０番目のセグメントとカウ
ントする（実際には、先頭のセグメントは、先頭から１
番目のセグメントであるが、後述するように、エントリ
番号との対応を分かりやすくするために、上記のように
セグメントをカウントする）。
【００８９】これにより、拡張基板２が占有するアドレ
ス空間の大きさ（上述したように６４ＭＢ以下であるこ
とが条件であるが）に関わらず、そのＩＤ−ＲＯＭ２２
０にアクセスすることができるようになる。
ス空間の大きさ（上述したように６４ＭＢ以下であるこ
とが条件であるが）に関わらず、そのＩＤ−ＲＯＭ２２
０にアクセスすることができるようになる。
【００９０】以上のような、ステップＳ２の処理の後、
ステップＳ３でＩＤ−ＲＯＭ２２０から拡張基板２が占
有するアドレス空間の大きさが読み出され、ステップＳ
４に進み、ステップＳ３で読み出されたアドレス空間の
大きさから、スロット１００に装着されている基板（今
現在は、拡張基板２が装着されているものと仮定して説
明している）が、例えば図４に示すようなアダプタ基板
３（後述する）であるか否かが判定される。
ステップＳ３でＩＤ−ＲＯＭ２２０から拡張基板２が占
有するアドレス空間の大きさが読み出され、ステップＳ
４に進み、ステップＳ３で読み出されたアドレス空間の
大きさから、スロット１００に装着されている基板（今
現在は、拡張基板２が装着されているものと仮定して説
明している）が、例えば図４に示すようなアダプタ基板
３（後述する）であるか否かが判定される。
【００９１】ステップＳ４において、スロット１００に
装着されている基板が、アダプタ基板３であると判定さ
れた場合、ステップＳ５に進み、サブスロット処理（後
述する）が行われ、ステップＳ６に進む。
装着されている基板が、アダプタ基板３であると判定さ
れた場合、ステップＳ５に進み、サブスロット処理（後
述する）が行われ、ステップＳ６に進む。
【００９２】ステップＳ４において、スロット１００に
装着されている基板が、アダプタ基板３でないと判定さ
れた場合、ステップＳ５をスキップしてステップＳ６に
進み、スロット１００に装着されている拡張基板２のＩ
Ｄ−ＲＯＭ２２０から読み出された、それが占有するア
ドレス空間の大きさ（要求サイズ）が、コンピュータ１
のＲＡＭ８０に一時記憶される。
装着されている基板が、アダプタ基板３でないと判定さ
れた場合、ステップＳ５をスキップしてステップＳ６に
進み、スロット１００に装着されている拡張基板２のＩ
Ｄ−ＲＯＭ２２０から読み出された、それが占有するア
ドレス空間の大きさ（要求サイズ）が、コンピュータ１
のＲＡＭ８０に一時記憶される。
【００９３】そして、ステップＳ７に進み、スロット１
００乃至１２０について、それらが占有するアドレス空
間（正確には、スロット１００乃至１２０に装着された
基板のアドレス空間）の認識（読み出し）が完了したか
否かが判定される。ステップＳ７において、スロット１
００乃至１２０が占有するアドレス空間の認識がまだす
べて完了していないと判定された場合、ステップＳ２に
戻り、ステップＳ７でスロット１００乃至１２０が占有
するアドレス空間の認識がすべて完了したと判定される
まで、ステップＳ２乃至Ｓ７の処理を繰り返す。
００乃至１２０について、それらが占有するアドレス空
間（正確には、スロット１００乃至１２０に装着された
基板のアドレス空間）の認識（読み出し）が完了したか
否かが判定される。ステップＳ７において、スロット１
００乃至１２０が占有するアドレス空間の認識がまだす
べて完了していないと判定された場合、ステップＳ２に
戻り、ステップＳ７でスロット１００乃至１２０が占有
するアドレス空間の認識がすべて完了したと判定される
まで、ステップＳ２乃至Ｓ７の処理を繰り返す。
【００９４】ステップＳ７において、スロット１００乃
至１２０が占有するアドレス空間の認識がすべて完了し
たと判定された場合、ステップＳ８に進み、ＲＡＭ８０
に記憶されたスロット１００乃至１２０に装着された基
板が占有するアドレス空間が大きい順に並べ変えられて
ステップＳ９に進む。
至１２０が占有するアドレス空間の認識がすべて完了し
たと判定された場合、ステップＳ８に進み、ＲＡＭ８０
に記憶されたスロット１００乃至１２０に装着された基
板が占有するアドレス空間が大きい順に並べ変えられて
ステップＳ９に進む。
【００９５】ステップＳ９において、ＲＡＭ８０に大き
い順に記憶されている基板の占有するアドレス空間のう
ち、一番大きいものがそこから読み出され、それが、１
セグメント（１ＭＢ）以下であるか否かが判定される。
ステップＳ９において、ＲＡＭ８０に大きい順に記憶さ
れている基板の占有するアドレス空間のうち、一番大き
いものが、１セグメント（１ＭＢ）より大きいと判定さ
れた場合、ステップＳ１１乃至Ｓ１３に順次進み、その
基板に、Ｉ／０アドレス空間の、連続する複数のセグメ
ントが割り当てられるように、そのセグメントを管理す
るマッピングテーブル５０のエントリの設定（書き込
み）が行われる（エントリのビットＢ２乃至Ｂ０のうち
の、基板が装着されているスロット（スロット１００乃
至１２０のいずれか）に対応するビットが１に設定され
る）。
い順に記憶されている基板の占有するアドレス空間のう
ち、一番大きいものがそこから読み出され、それが、１
セグメント（１ＭＢ）以下であるか否かが判定される。
ステップＳ９において、ＲＡＭ８０に大きい順に記憶さ
れている基板の占有するアドレス空間のうち、一番大き
いものが、１セグメント（１ＭＢ）より大きいと判定さ
れた場合、ステップＳ１１乃至Ｓ１３に順次進み、その
基板に、Ｉ／０アドレス空間の、連続する複数のセグメ
ントが割り当てられるように、そのセグメントを管理す
るマッピングテーブル５０のエントリの設定（書き込
み）が行われる（エントリのビットＢ２乃至Ｂ０のうち
の、基板が装着されているスロット（スロット１００乃
至１２０のいずれか）に対応するビットが１に設定され
る）。
【００９６】なお、この場合、ステップＳ１１におい
て、基板に割り当てるアドレス空間（連続する複数のセ
グメント）の先頭アドレスが、そのアドレス空間の大き
さを下回らない２のベキ乗のアドレスの境界に整合して
いる（アドレスが整合している）か否かが判定される。
ステップＳ１１において、基板に割り当てるアドレス空
間（連続する複数のセグメント）の先頭アドレスが整合
していないと判定された場合、ステップＳ１２に進み、
基板に割り当てるアドレス空間（連続する複数のセグメ
ント）の先頭アドレスが、そのアドレス空間の大きさを
下回らない２のベキ乗のアドレスの境界に整合するよう
に、エントリ番号（エントリのアドレスとしてのインデ
ックス）が進められ、ステップＳ１３において、そのエ
ントリに対して値の設定が行われる。
て、基板に割り当てるアドレス空間（連続する複数のセ
グメント）の先頭アドレスが、そのアドレス空間の大き
さを下回らない２のベキ乗のアドレスの境界に整合して
いる（アドレスが整合している）か否かが判定される。
ステップＳ１１において、基板に割り当てるアドレス空
間（連続する複数のセグメント）の先頭アドレスが整合
していないと判定された場合、ステップＳ１２に進み、
基板に割り当てるアドレス空間（連続する複数のセグメ
ント）の先頭アドレスが、そのアドレス空間の大きさを
下回らない２のベキ乗のアドレスの境界に整合するよう
に、エントリ番号（エントリのアドレスとしてのインデ
ックス）が進められ、ステップＳ１３において、そのエ
ントリに対して値の設定が行われる。
【００９７】また、ステップＳ１１において、基板に割
り当てるアドレス空間（連続する複数のセグメント）の
先頭アドレスが整合していると判定された場合、ステッ
プＳ１２をスキップしてステップＳ１３に進み、マッピ
ングテーブル５０のエントリの設定が行われる。
り当てるアドレス空間（連続する複数のセグメント）の
先頭アドレスが整合していると判定された場合、ステッ
プＳ１２をスキップしてステップＳ１３に進み、マッピ
ングテーブル５０のエントリの設定が行われる。
【００９８】一方、ステップＳ９において、ＲＡＭ８０
に大きい順に記憶されている基板の占有するアドレス空
間のうち、一番大きいものが、１セグメント（１ＭＢ）
以下であると判定された場合、ステップＳ１０に進み、
その基板に、Ｉ／０アドレス空間の１セグメントが割り
当てられるように、エントリの設定が行われる（エント
リのビットＢ２乃至Ｂ０のうちの、基板が装着されてい
るスロット（スロット１００乃至１２０のいずれか）に
対応するビットが１に設定される）。
に大きい順に記憶されている基板の占有するアドレス空
間のうち、一番大きいものが、１セグメント（１ＭＢ）
以下であると判定された場合、ステップＳ１０に進み、
その基板に、Ｉ／０アドレス空間の１セグメントが割り
当てられるように、エントリの設定が行われる（エント
リのビットＢ２乃至Ｂ０のうちの、基板が装着されてい
るスロット（スロット１００乃至１２０のいずれか）に
対応するビットが１に設定される）。
【００９９】なお、エントリを指すインデックスは、図
３の処理の開始後、Ｉ／Ｏアドレス空間の先頭のセグメ
ント（先頭から０番目のセグメント）を管理するエント
リとしてのエントリ番号０のエントリの位置から順次進
められるようになっている。
３の処理の開始後、Ｉ／Ｏアドレス空間の先頭のセグメ
ント（先頭から０番目のセグメント）を管理するエント
リとしてのエントリ番号０のエントリの位置から順次進
められるようになっている。
【０１００】ステップＳ１０またはＳ１３でのマッピン
グテーブル５０の設定の処理の後、ステップＳ１４に進
み、ＲＡＭ８０に大きい順に記憶されている基板の占有
するアドレス空間がすべて読み出されたか否かが判定さ
れる。ステップＳ１４において、ＲＡＭ８０に大きい順
に記憶されている基板の占有するアドレス空間がすべて
読み出されていないと判定された場合、ステップＳ９に
戻り、ステップＳ１４でＲＡＭ８０に大きい順に記憶さ
れている基板の占有するアドレス空間がすべて読み出さ
れたと判定されるまで、ステップＳ９乃至Ｓ１４の処理
を繰り返す。
グテーブル５０の設定の処理の後、ステップＳ１４に進
み、ＲＡＭ８０に大きい順に記憶されている基板の占有
するアドレス空間がすべて読み出されたか否かが判定さ
れる。ステップＳ１４において、ＲＡＭ８０に大きい順
に記憶されている基板の占有するアドレス空間がすべて
読み出されていないと判定された場合、ステップＳ９に
戻り、ステップＳ１４でＲＡＭ８０に大きい順に記憶さ
れている基板の占有するアドレス空間がすべて読み出さ
れたと判定されるまで、ステップＳ９乃至Ｓ１４の処理
を繰り返す。
【０１０１】ステップＳ１４において、ＲＡＭ８０に大
きい順に記憶されている基板の占有するアドレス空間が
すべて読み出されたと判定された場合、処理を終了す
る。
きい順に記憶されている基板の占有するアドレス空間が
すべて読み出されたと判定された場合、処理を終了す
る。
【０１０２】以上のようにして、スロット１００乃至１
２０に装着された基板が必要とするアドレス空間が、そ
れが大きい順に、Ｉ／Ｏアドレス空間の先頭から、相互
に重複することなく自動的に割り当てられ、これにより
使用者にわずらわしさを感じさせることが防止される。
２０に装着された基板が必要とするアドレス空間が、そ
れが大きい順に、Ｉ／Ｏアドレス空間の先頭から、相互
に重複することなく自動的に割り当てられ、これにより
使用者にわずらわしさを感じさせることが防止される。
【０１０３】また、スロット１００乃至１２０に装着さ
れるような基板は、一般的に、それが占有するアドレス
空間が２のベキ乗になるようになっているので、上述し
たように、それが占有するアドレス空間が大きい順に、
Ｉ／Ｏアドレス空間の先頭から割り当てるようにするこ
とにより、そのアドレス空間の大きさを無視してＩ／Ｏ
アドレス空間に割り当てる場合に比較して、アドレスが
整合しなくなる場合が少なくなる。
れるような基板は、一般的に、それが占有するアドレス
空間が２のベキ乗になるようになっているので、上述し
たように、それが占有するアドレス空間が大きい順に、
Ｉ／Ｏアドレス空間の先頭から割り当てるようにするこ
とにより、そのアドレス空間の大きさを無視してＩ／Ｏ
アドレス空間に割り当てる場合に比較して、アドレスが
整合しなくなる場合が少なくなる。
【０１０４】即ち、例えばスロット１００乃至１２０
に、占有するアドレス空間が４ＭＢ，１６ＭＢ、または
３２ＭＢの基板がそれぞれ装着されている場合、占有す
るアドレス空間を大きい順に並べると、３２ＭＢ，１６
ＭＢ，４ＭＢとなり、この順にＩ／Ｏアドレス空間に割
り当てると、各基板の先頭アドレスが、Ｉ／Ｏアドレス
空間の先頭アドレスからそれぞれ０ＭＢ目、３２ＭＢ
目、４８（＝３２＋１６）ＭＢ目となり、すべて整合す
る。
に、占有するアドレス空間が４ＭＢ，１６ＭＢ、または
３２ＭＢの基板がそれぞれ装着されている場合、占有す
るアドレス空間を大きい順に並べると、３２ＭＢ，１６
ＭＢ，４ＭＢとなり、この順にＩ／Ｏアドレス空間に割
り当てると、各基板の先頭アドレスが、Ｉ／Ｏアドレス
空間の先頭アドレスからそれぞれ０ＭＢ目、３２ＭＢ
目、４８（＝３２＋１６）ＭＢ目となり、すべて整合す
る。
【０１０５】従って、ステップＳ１２でエントリ番号
（エントリのアドレスとしてのインデックス）が進めら
れることが少なくなるので（上述の例では、アドレスが
整合せずに、エントリ番号が進められることがないの
で）、即ち使用されずにスキップされるＩ／Ｏアドレス
空間が少なくなるので、Ｉ／Ｏアドレス空間を有効に利
用することができる。
（エントリのアドレスとしてのインデックス）が進めら
れることが少なくなるので（上述の例では、アドレスが
整合せずに、エントリ番号が進められることがないの
で）、即ち使用されずにスキップされるＩ／Ｏアドレス
空間が少なくなるので、Ｉ／Ｏアドレス空間を有効に利
用することができる。
【０１０６】なお、上述の場合におけるアドレス空間の
割り当て結果は下記のようになる。
割り当て結果は下記のようになる。
【０１０７】 割り当てられた 対応する アドレス空間 セグメント（エントリ番号） スロット１２０に装着された基板 ３２ＭＢ ０乃至３１ スロット１１０に装着された基板 １６ＭＢ ３２乃至４７ スロット１００に装着された基板 ４ＭＢ ４８乃至５１ 未使用領域 １２ＭＢ ５２乃至６３
【０１０８】次に、図４は、コンピュータ１に設けられ
たスロット数より多くの基板を装着する必要が生じた場
合に使用する拡張筐体システムの一実施例の構成を示す
ブロック図である。この拡張筐体システムは、コンピュ
ータ１（図１）のスロット１００乃至１２０のいずれか
に装着されるアダプタ基板３、例えば３つのサブスロッ
ト３６０乃至３８０（サブスロット３６０，３７０，３
８０）が設けられた拡張筐体４、アダプタ基板３と拡張
筐体４の各サブスロット３６０乃至３８０を接続するケ
ーブル４２０から構成されている。
たスロット数より多くの基板を装着する必要が生じた場
合に使用する拡張筐体システムの一実施例の構成を示す
ブロック図である。この拡張筐体システムは、コンピュ
ータ１（図１）のスロット１００乃至１２０のいずれか
に装着されるアダプタ基板３、例えば３つのサブスロッ
ト３６０乃至３８０（サブスロット３６０，３７０，３
８０）が設けられた拡張筐体４、アダプタ基板３と拡張
筐体４の各サブスロット３６０乃至３８０を接続するケ
ーブル４２０から構成されている。
【０１０９】アダプタ基板３は、制御回路３００、マッ
ピングテーブル３１０、バッファゲート３２０，ＡＮＤ
ゲート３２０ａ乃至３２０ｃ、レジスタ３３０、ＩＤ−
ＲＯＭ３４０、セレクタ３５０，ＯＲゲート３９０、お
よびＡＮＤゲート４１０より構成され、図１のコンピュ
ータ１のスロット１００乃至１２０のいずれかに装着さ
れると、装着されたスロット１００乃至１２０のいずれ
かの選択信号端子（ＳＥＬ）、リードライト識別信号端
子（Ｒ／Ｗ-1（図１においては、Ｗにバー（−）を付し
てある））、アドレス端子（Ａ）、データ端子（Ｄ）、
または応答信号端子（ＡＣＫ）に、スロット選択信号線
４０１、リードライト識別信号線４０２、アドレス線４
０３、データ線４０４、またはデータ応答信号線４０５
がそれぞれ接続されるようになっている。
ピングテーブル３１０、バッファゲート３２０，ＡＮＤ
ゲート３２０ａ乃至３２０ｃ、レジスタ３３０、ＩＤ−
ＲＯＭ３４０、セレクタ３５０，ＯＲゲート３９０、お
よびＡＮＤゲート４１０より構成され、図１のコンピュ
ータ１のスロット１００乃至１２０のいずれかに装着さ
れると、装着されたスロット１００乃至１２０のいずれ
かの選択信号端子（ＳＥＬ）、リードライト識別信号端
子（Ｒ／Ｗ-1（図１においては、Ｗにバー（−）を付し
てある））、アドレス端子（Ａ）、データ端子（Ｄ）、
または応答信号端子（ＡＣＫ）に、スロット選択信号線
４０１、リードライト識別信号線４０２、アドレス線４
０３、データ線４０４、またはデータ応答信号線４０５
がそれぞれ接続されるようになっている。
【０１１０】ここで、アダプタ基板３が装着されたスロ
ット（スロット１００乃至１２０のうちのいずれか）に
割り当てられるアドレス空間のうち、先頭の１セグメン
ト（１ＭＢ）は、アダプタ基板３が使用するようになっ
ており、これが、例えば次のように分割されているもの
とする。
ット（スロット１００乃至１２０のうちのいずれか）に
割り当てられるアドレス空間のうち、先頭の１セグメン
ト（１ＭＢ）は、アダプタ基板３が使用するようになっ
ており、これが、例えば次のように分割されているもの
とする。
【０１１１】即ち、アダプタ基板３のＩＤ−ＲＯＭ３４
０、レジスタ３３０、またはマッピングテーブル３１０
に対する読み書きには、１ＭＢのアドレス空間のうち、
その先頭から例えば５１２ＫＢ，２５６ＫＢ、または２
５６ＫＢがそれぞれ割り当てられている。
０、レジスタ３３０、またはマッピングテーブル３１０
に対する読み書きには、１ＭＢのアドレス空間のうち、
その先頭から例えば５１２ＫＢ，２５６ＫＢ、または２
５６ＫＢがそれぞれ割り当てられている。
【０１１２】レジスタ３３０は、６ビットのレジスタ
で、図４の拡張筐体システムがコンピュータ１に要求す
るアドレス空間の大きさ（占有サイズ）に基づいて、次
のように値が設定される。
で、図４の拡張筐体システムがコンピュータ１に要求す
るアドレス空間の大きさ（占有サイズ）に基づいて、次
のように値が設定される。
【０１１３】
【０１１４】なお、占有サイズ１ＭＢ，２ＭＢ，４Ｍ
Ｂ，８ＭＢ，１６ＭＢ，３２ＭＢ、または６４ＭＢと
は、拡張筐体システムがコンピュータ１に要求するアド
レス空間の大きさが、それぞれ１ＭＢ以下、１ＭＢより
大きく２ＭＢ以下、２ＭＢより大きく４ＭＢ以下、４Ｍ
Ｂより大きく８ＭＢ以下、８ＭＢより大きく１６ＭＢ以
下、１６ＭＢより大きく３２ＭＢ以下、または３２ＭＢ
より大きく６４ＭＢ以下であることを意味する。
Ｂ，８ＭＢ，１６ＭＢ，３２ＭＢ、または６４ＭＢと
は、拡張筐体システムがコンピュータ１に要求するアド
レス空間の大きさが、それぞれ１ＭＢ以下、１ＭＢより
大きく２ＭＢ以下、２ＭＢより大きく４ＭＢ以下、４Ｍ
Ｂより大きく８ＭＢ以下、８ＭＢより大きく１６ＭＢ以
下、１６ＭＢより大きく３２ＭＢ以下、または３２ＭＢ
より大きく６４ＭＢ以下であることを意味する。
【０１１５】レジスタ３３０への値の設定（書き込み）
は、コンピュータ１からデータ線４０４を介して行わ
れ、その設定値は、６ビットのゲート信号線３３１を介
してＡＮＤゲート４１０の一方の入力端子に入力される
ようになっている。
は、コンピュータ１からデータ線４０４を介して行わ
れ、その設定値は、６ビットのゲート信号線３３１を介
してＡＮＤゲート４１０の一方の入力端子に入力される
ようになっている。
【０１１６】ＡＮＤゲート４１０は、その他方の入力端
子に、アドレス線４０３のうち、アドレス線４０３ａが
接続されており、コンピュータ１から、アドレスＡ２５
乃至Ａ２０が供給されるようになっている。さらに、Ａ
ＮＤゲート４１０は、その出力端子がアドレス線４１１
を介してセレクタ３５０の一方の入力端子、および制御
回路３００に接続されており、レジスタ３３０の設定値
でアドレスＡ２５乃至Ａ２０をマスクして、セレクタ３
５０および制御回路３００に出力する。
子に、アドレス線４０３のうち、アドレス線４０３ａが
接続されており、コンピュータ１から、アドレスＡ２５
乃至Ａ２０が供給されるようになっている。さらに、Ａ
ＮＤゲート４１０は、その出力端子がアドレス線４１１
を介してセレクタ３５０の一方の入力端子、および制御
回路３００に接続されており、レジスタ３３０の設定値
でアドレスＡ２５乃至Ａ２０をマスクして、セレクタ３
５０および制御回路３００に出力する。
【０１１７】セレクタ３５０は、その他方の入力端子
に、アドレス線４０３のうちの、アドレス線４０３ｂが
接続されており、これにより、他方の入力端子には、ア
ドレスＡ７乃至Ａ２が供給されるようになっている。そ
して、制御回路３００より制御信号線３０１を介して供
給される制御信号に対応して、一方の入力端子に入力さ
れているアドレスＡ２５乃至Ａ２０、および他方の入力
端子に入力されているアドレスＡ７乃至Ａ２のうちのい
ずれかを、アドレス線３５１を介して、マッピングテー
ブル３１０のアドレス端子（Ａ）に出力するようになっ
ている。
に、アドレス線４０３のうちの、アドレス線４０３ｂが
接続されており、これにより、他方の入力端子には、ア
ドレスＡ７乃至Ａ２が供給されるようになっている。そ
して、制御回路３００より制御信号線３０１を介して供
給される制御信号に対応して、一方の入力端子に入力さ
れているアドレスＡ２５乃至Ａ２０、および他方の入力
端子に入力されているアドレスＡ７乃至Ａ２のうちのい
ずれかを、アドレス線３５１を介して、マッピングテー
ブル３１０のアドレス端子（Ａ）に出力するようになっ
ている。
【０１１８】マッピングテーブル３１０は、ＲＡＭによ
り構成され、そのアドレス端子（Ａ）、データ端子
（Ｄ）、リード信号端子（ＲＤ）、またはライト信号端
子（ＷＲ）には、アドレス線３５１、データ線３１１、
リード信号線３０２、またはライト信号線３０３がそれ
ぞれ接続されている。マッピングテーブル３１０は、コ
ンピュータ１（ＣＰＵ１０）がサブスロット３６０乃至
３８０のいずれかにアクセスするときに出力するアドレ
スと、ＡＮＤゲート３２０ａ乃至３２０ｃよりサブスロ
ット選択信号線３２１ａ乃至３２１ｃを介してサブスロ
ット３６０乃至３８０の選択信号端子（ＳＥＬ）のいず
れかに出力されるサブスロット選択信号との対応関係を
設定（記憶）しておくためのものである。
り構成され、そのアドレス端子（Ａ）、データ端子
（Ｄ）、リード信号端子（ＲＤ）、またはライト信号端
子（ＷＲ）には、アドレス線３５１、データ線３１１、
リード信号線３０２、またはライト信号線３０３がそれ
ぞれ接続されている。マッピングテーブル３１０は、コ
ンピュータ１（ＣＰＵ１０）がサブスロット３６０乃至
３８０のいずれかにアクセスするときに出力するアドレ
スと、ＡＮＤゲート３２０ａ乃至３２０ｃよりサブスロ
ット選択信号線３２１ａ乃至３２１ｃを介してサブスロ
ット３６０乃至３８０の選択信号端子（ＳＥＬ）のいず
れかに出力されるサブスロット選択信号との対応関係を
設定（記憶）しておくためのものである。
【０１１９】即ち、マッピングテーブル３１０は、図４
の拡張筐体システムがコンピュータ１に要求することの
できる、最大のアドレス空間６４ＭＢを、図１のマッピ
ングテーブル５０における場合と同様に、１セグメント
が１ＭＢからなる６４セグメントに分割して管理する。
の拡張筐体システムがコンピュータ１に要求することの
できる、最大のアドレス空間６４ＭＢを、図１のマッピ
ングテーブル５０における場合と同様に、１セグメント
が１ＭＢからなる６４セグメントに分割して管理する。
【０１２０】また、コンピュータ１により、マッピング
テーブル３１０自体（各エントリのビットＢ２乃至Ｂ
０）に対する読み書きが行われる場合、マッピングテー
ブル３１０の６４エントリすべてにアクセスできるよう
に、例えばアドレスＡ７乃至Ａ２の６ビットが、各エン
トリのインデックス（アドレス）として用いられるとと
もに、サブスロット３６０乃至３８０にアクセスするた
めに、マッピングテーブル３１０のエントリ（エントリ
のビットＢ２乃至Ｂ０）が読み出される場合、例えばア
ドレスＡ２５乃至Ａ２０の６ビットが、各エントリのイ
ンデックス（アドレス）として用いられるようになって
いる。
テーブル３１０自体（各エントリのビットＢ２乃至Ｂ
０）に対する読み書きが行われる場合、マッピングテー
ブル３１０の６４エントリすべてにアクセスできるよう
に、例えばアドレスＡ７乃至Ａ２の６ビットが、各エン
トリのインデックス（アドレス）として用いられるとと
もに、サブスロット３６０乃至３８０にアクセスするた
めに、マッピングテーブル３１０のエントリ（エントリ
のビットＢ２乃至Ｂ０）が読み出される場合、例えばア
ドレスＡ２５乃至Ａ２０の６ビットが、各エントリのイ
ンデックス（アドレス）として用いられるようになって
いる。
【０１２１】なお、上述したように、アダプタ基板３が
使用するアドレス空間１ＭＢが、この拡張筐体システム
が占有するアドレス空間の先頭におかれるので、コンピ
ュータ１がサブスロット３６０乃至３８０にアクセスす
る場合には、マッピングテーブル３１０の先頭のエント
リ（エントリ番号０のエントリ）は無視される（使用す
ることができない）。
使用するアドレス空間１ＭＢが、この拡張筐体システム
が占有するアドレス空間の先頭におかれるので、コンピ
ュータ１がサブスロット３６０乃至３８０にアクセスす
る場合には、マッピングテーブル３１０の先頭のエント
リ（エントリ番号０のエントリ）は無視される（使用す
ることができない）。
【０１２２】さらに、この場合、マッピングテーブル３
１０のエントリを指定するために用いられるインデック
スとしてのアドレスは、上述したようにアドレスＡ２５
乃至Ａ２０の６ビットが用いられるが、これは、ＡＮＤ
ゲート４１０において、レジスタ３３０の設定値でマス
クされ、アドレス線４１１、セレクタ３５０、およびア
ドレス線３５１を介してマッピングテーブル３１０に供
給されるようになっているので、有効なエントリの下限
と上限は次のようになる。
１０のエントリを指定するために用いられるインデック
スとしてのアドレスは、上述したようにアドレスＡ２５
乃至Ａ２０の６ビットが用いられるが、これは、ＡＮＤ
ゲート４１０において、レジスタ３３０の設定値でマス
クされ、アドレス線４１１、セレクタ３５０、およびア
ドレス線３５１を介してマッピングテーブル３１０に供
給されるようになっているので、有効なエントリの下限
と上限は次のようになる。
【０１２３】 占有サイズ レジスタ３３０の設定値 エントリの下限 エントリの上限 １ＭＢ ００００００ − − ２ＭＢ ０００００１ １ １ ４ＭＢ ００００１１ １ ３ ８ＭＢ ０００１１１ １ ７ １６ＭＢ ００１１１１ １ １５ ３２ＭＢ ０１１１１１ １ ３１ ６４ＭＢ １１１１１１ １ ６３
【０１２４】なお、エントリの下限、およびエントリの
上限における数字は、マッピングテーブル３１０の先頭
を０番目のエントリとしたときのエントリ番号である。
上限における数字は、マッピングテーブル３１０の先頭
を０番目のエントリとしたときのエントリ番号である。
【０１２５】ＩＤ−ＲＯＭ３４０はＲＯＭであり、その
アドレス端子（Ａ）、データ端子（Ｄ）、またはリード
信号端子（ＲＤ）に、アドレス線４０３、データ線４０
４、またはリード信号線３０６がそれぞれ接続され、そ
こには、アダプタ基板３がアダプタ基板であることを示
す情報が記憶されている（図２の拡張基板２のＩＤ−Ｒ
ＯＭ２２０には、その先頭の１ワードに、拡張基板２が
占有するアドレス空間（アドレス空間の大きさ）を書き
込んでおくようにしたが、このＩＤ−ＲＯＭ３４０に
は、その先頭の１ワードに、例えば０をあらかじめ書き
込んでおくようにする）。
アドレス端子（Ａ）、データ端子（Ｄ）、またはリード
信号端子（ＲＤ）に、アドレス線４０３、データ線４０
４、またはリード信号線３０６がそれぞれ接続され、そ
こには、アダプタ基板３がアダプタ基板であることを示
す情報が記憶されている（図２の拡張基板２のＩＤ−Ｒ
ＯＭ２２０には、その先頭の１ワードに、拡張基板２が
占有するアドレス空間（アドレス空間の大きさ）を書き
込んでおくようにしたが、このＩＤ−ＲＯＭ３４０に
は、その先頭の１ワードに、例えば０をあらかじめ書き
込んでおくようにする）。
【０１２６】なお、このＩＤ−ＲＯＭ３４０自身が占有
するアドレス空間は、図２のＩＤ−ＲＯＭ２２０におけ
る場合と同様に、アダプタ基板３が占有するアドレス空
間の先頭に配置される。
するアドレス空間は、図２のＩＤ−ＲＯＭ２２０におけ
る場合と同様に、アダプタ基板３が占有するアドレス空
間の先頭に配置される。
【０１２７】制御回路３００には、スロット選択信号線
４０１が接続されており、コンピュータ１からスロット
選択信号が供給された場合のみ動作する。さらに制御回
路３００には、アドレス線４０３のうち、ＡＮＤゲート
４１０およびアドレス線４１１を介してアドレス線４０
３ａ、またはアドレス線４０３ｃがそれぞれ接続されて
おり、これによりコンピュータ１（ＣＰＵ１０）から、
アドレスＡ２５乃至Ａ２０（正確には、前述したように
ＡＮＤゲート４１０でレジスタ３３０の設定値でマスク
されたアドレスＡ２５乃至Ａ２０）（以下、マスクアド
レスＡ２５乃至Ａ２０と記載する）、またはアドレスＡ
１９およびＡ１８がそれぞれ供給されるようになってい
る。
４０１が接続されており、コンピュータ１からスロット
選択信号が供給された場合のみ動作する。さらに制御回
路３００には、アドレス線４０３のうち、ＡＮＤゲート
４１０およびアドレス線４１１を介してアドレス線４０
３ａ、またはアドレス線４０３ｃがそれぞれ接続されて
おり、これによりコンピュータ１（ＣＰＵ１０）から、
アドレスＡ２５乃至Ａ２０（正確には、前述したように
ＡＮＤゲート４１０でレジスタ３３０の設定値でマスク
されたアドレスＡ２５乃至Ａ２０）（以下、マスクアド
レスＡ２５乃至Ａ２０と記載する）、またはアドレスＡ
１９およびＡ１８がそれぞれ供給されるようになってい
る。
【０１２８】制御回路３００は、コンピュータ１からス
ロット選択信号が供給された場合、マスクアドレスＡ２
５乃至Ａ２０、またはアドレスＡ１９およびＡ１８に基
づいて、コンピュータ１のアクセス対象を判断し、次の
ような処理を行う。
ロット選択信号が供給された場合、マスクアドレスＡ２
５乃至Ａ２０、またはアドレスＡ１９およびＡ１８に基
づいて、コンピュータ１のアクセス対象を判断し、次の
ような処理を行う。
【０１２９】即ち、制御回路３００は、例えばマスクア
ドレスＡ２５乃至Ａ２０がすべて０であり、且つアドレ
スＡ１９が０である場合、アクセス対象がＩＤ−ＲＯＭ
３４０であると判断して、コンピュータ１よりリードラ
イト識別信号線４０２を介して供給されるリードライト
識別信号のタイミングで、リード信号をリード信号線３
０６を介してＩＤ−ＲＯＭ３４０のリード信号端子（Ｒ
Ｄ）に出力する。そして、ＩＤ−ＲＯＭ３４０へのアク
セスが完了すると、データ応答信号線３０８、ＯＲゲー
ト３９０、およびデータ応答信号線４０５を介してコン
ピュータ１にデータ応答信号を出力する。
ドレスＡ２５乃至Ａ２０がすべて０であり、且つアドレ
スＡ１９が０である場合、アクセス対象がＩＤ−ＲＯＭ
３４０であると判断して、コンピュータ１よりリードラ
イト識別信号線４０２を介して供給されるリードライト
識別信号のタイミングで、リード信号をリード信号線３
０６を介してＩＤ−ＲＯＭ３４０のリード信号端子（Ｒ
Ｄ）に出力する。そして、ＩＤ−ＲＯＭ３４０へのアク
セスが完了すると、データ応答信号線３０８、ＯＲゲー
ト３９０、およびデータ応答信号線４０５を介してコン
ピュータ１にデータ応答信号を出力する。
【０１３０】さらに、制御回路３００は、例えばマスク
アドレスＡ２５乃至Ａ２０がすべて０で、且つアドレス
Ａ１９、またはＡ１８が、それぞれ１、または０である
場合、アクセス対象がレジスタ３３０であると判断し
て、コンピュータ１よりリードライト識別信号線４０２
を介して供給されるリードライト識別信号のタイミング
で、ライト信号をライト信号線３０７を介してレジスタ
３３０に出力する。そして、レジスタ３３０へのアクセ
スが完了すると、データ応答信号線３０８、ＯＲゲート
３９０、およびデータ応答信号線４０５を介してコンピ
ュータ１にデータ応答信号を出力する。
アドレスＡ２５乃至Ａ２０がすべて０で、且つアドレス
Ａ１９、またはＡ１８が、それぞれ１、または０である
場合、アクセス対象がレジスタ３３０であると判断し
て、コンピュータ１よりリードライト識別信号線４０２
を介して供給されるリードライト識別信号のタイミング
で、ライト信号をライト信号線３０７を介してレジスタ
３３０に出力する。そして、レジスタ３３０へのアクセ
スが完了すると、データ応答信号線３０８、ＯＲゲート
３９０、およびデータ応答信号線４０５を介してコンピ
ュータ１にデータ応答信号を出力する。
【０１３１】また、制御回路３００は、例えばマスクア
ドレスＡ２５乃至Ａ２０がすべて０で、且つアドレスＡ
１９およびＡ１８がいずれも１である場合、アクセス対
象がマッピングテーブル３１０であると判断して、コン
ピュータ１よりリードライト識別信号線４０２を介して
供給されるリードライト識別信号に基づいて、リード信
号またはライト信号を生成し、リード信号線３０２また
はライト信号線３０３を介してマッピングテーブル３１
０のリード信号端子（ＲＤ）またはライト信号端子（Ｗ
Ｒ）にそれぞれ出力する。
ドレスＡ２５乃至Ａ２０がすべて０で、且つアドレスＡ
１９およびＡ１８がいずれも１である場合、アクセス対
象がマッピングテーブル３１０であると判断して、コン
ピュータ１よりリードライト識別信号線４０２を介して
供給されるリードライト識別信号に基づいて、リード信
号またはライト信号を生成し、リード信号線３０２また
はライト信号線３０３を介してマッピングテーブル３１
０のリード信号端子（ＲＤ）またはライト信号端子（Ｗ
Ｒ）にそれぞれ出力する。
【０１３２】同時に、制御回路３００は、セレクタ３５
０に対し、そこに入力されるマスクアドレスＡ２５乃至
Ａ２０、またはアドレスＡ７乃至Ａ２のうちのアドレス
Ａ７乃至Ａ２を選択し、アドレス線３５１を介してマッ
ピングテーブル３１０に出力するように、制御信号線３
０１を介して制御信号を出力するとともに、バッファゲ
ート３２０に対し、制御信号線３０５を介してイネーブ
ル信号を出力する。
０に対し、そこに入力されるマスクアドレスＡ２５乃至
Ａ２０、またはアドレスＡ７乃至Ａ２のうちのアドレス
Ａ７乃至Ａ２を選択し、アドレス線３５１を介してマッ
ピングテーブル３１０に出力するように、制御信号線３
０１を介して制御信号を出力するとともに、バッファゲ
ート３２０に対し、制御信号線３０５を介してイネーブ
ル信号を出力する。
【０１３３】ここで、バッファゲート３２０は、マッピ
ングテーブル３１０からのデータ線３１１と、コンピュ
ータ１のデータ線１２と接続されるデータ線４０４との
間に配置されており、図１のバッファゲート７０と同様
に、通常、データ線３１１とデータ線４０４とを分離し
ている（電気的に接続されていない状態にしている）
が、そのイネーブル端子（ＥＮ）に、制御回路３００か
ら制御信号線３０５を介してイネーブル信号が供給され
ると、データ線３１１とデータ線４０４とを接続する
（電気的に接続された状態にする）ようになっている。
ングテーブル３１０からのデータ線３１１と、コンピュ
ータ１のデータ線１２と接続されるデータ線４０４との
間に配置されており、図１のバッファゲート７０と同様
に、通常、データ線３１１とデータ線４０４とを分離し
ている（電気的に接続されていない状態にしている）
が、そのイネーブル端子（ＥＮ）に、制御回路３００か
ら制御信号線３０５を介してイネーブル信号が供給され
ると、データ線３１１とデータ線４０４とを接続する
（電気的に接続された状態にする）ようになっている。
【０１３４】従って、制御回路３００からバッファゲー
ト３２０にイネーブル信号が出力されると、コンピュー
タ１から、マッピングテーブル３１０へのアクセスを行
うことができるようになることになる。
ト３２０にイネーブル信号が出力されると、コンピュー
タ１から、マッピングテーブル３１０へのアクセスを行
うことができるようになることになる。
【０１３５】そして、マッピングテーブル３１０へのア
クセスが完了すると、制御回路３００は、データ応答信
号線３０８、ＯＲゲート３９０、およびデータ応答信号
線４０５を介してコンピュータ１にデータ応答信号を出
力する。
クセスが完了すると、制御回路３００は、データ応答信
号線３０８、ＯＲゲート３９０、およびデータ応答信号
線４０５を介してコンピュータ１にデータ応答信号を出
力する。
【０１３６】さらに、制御回路３００は、マスクアドレ
スＡ２５乃至Ａ２０がすべて０でない場合、アクセス対
象がスロット３６０乃至３８０（正確には、そこに装着
された基板）であると判断し、まずリード信号線３０２
を介してマッピングテーブル３１０のリード信号端子
（ＲＤ）にリード信号を出力する。
スＡ２５乃至Ａ２０がすべて０でない場合、アクセス対
象がスロット３６０乃至３８０（正確には、そこに装着
された基板）であると判断し、まずリード信号線３０２
を介してマッピングテーブル３１０のリード信号端子
（ＲＤ）にリード信号を出力する。
【０１３７】同時に、コンピュータ１からは、リードラ
イト識別信号が、リードライト識別信号線４０２を介し
てスロット３６０乃至３８０のリードライト識別信号端
子（Ｒ／Ｗ-1（図４においては、Ｗにバー（−）を付し
てある））に出力される。
イト識別信号が、リードライト識別信号線４０２を介し
てスロット３６０乃至３８０のリードライト識別信号端
子（Ｒ／Ｗ-1（図４においては、Ｗにバー（−）を付し
てある））に出力される。
【０１３８】そして、制御回路３００は、セレクタ３５
０に対し、そこに入力されるマスクアドレスＡ２５乃至
Ａ２０、またはアドレスＡ７乃至Ａ２のうちのマスクア
ドレスＡ２５乃至Ａ２０を選択し、アドレス線３５１を
介してマッピングテーブル３１０に出力するように、制
御信号線３０１を介して制御信号を出力する。
０に対し、そこに入力されるマスクアドレスＡ２５乃至
Ａ２０、またはアドレスＡ７乃至Ａ２のうちのマスクア
ドレスＡ２５乃至Ａ２０を選択し、アドレス線３５１を
介してマッピングテーブル３１０に出力するように、制
御信号線３０１を介して制御信号を出力する。
【０１３９】すると、セレクタ４０から、アドレス線３
５１を介してマッピングテーブル３１０にマスクアドレ
スＡ２５乃至Ａ２０が出力され、このマスクアドレスＡ
２５乃至Ａ２０をインデックスとするエントリのビット
Ｂ０乃至Ｂ２が、３ビットのデータ線３１１およびそれ
を構成する１ビットのデータ線３１１ａ乃至３１１ｃを
介して、ＡＮＤゲート３２０ａ乃至３２０ｃの各一方の
入力端子にそれぞれ出力される。
５１を介してマッピングテーブル３１０にマスクアドレ
スＡ２５乃至Ａ２０が出力され、このマスクアドレスＡ
２５乃至Ａ２０をインデックスとするエントリのビット
Ｂ０乃至Ｂ２が、３ビットのデータ線３１１およびそれ
を構成する１ビットのデータ線３１１ａ乃至３１１ｃを
介して、ＡＮＤゲート３２０ａ乃至３２０ｃの各一方の
入力端子にそれぞれ出力される。
【０１４０】ここで、ＡＮＤゲート３２０ａ乃至３２０
ｃは、図１におけるＡＮＤゲート６０ａ乃至６０ｃにそ
れぞれ対応するもので、セレクタ３５０より出力された
アドレスＡ２５乃至Ａ２０をインデックスとする、マッ
ピングテーブル３１０のエントリが管理するアドレス空
間が、スロット３６０乃至３８０のうちのいずれかに割
り当てられていれば、そのビットＢ０乃至Ｂ２のいずれ
かが１になっているので、この場合、ＡＮＤゲート３２
０ａ乃至３２０ｃのうちにいずれかの一方の入力は１と
なる。
ｃは、図１におけるＡＮＤゲート６０ａ乃至６０ｃにそ
れぞれ対応するもので、セレクタ３５０より出力された
アドレスＡ２５乃至Ａ２０をインデックスとする、マッ
ピングテーブル３１０のエントリが管理するアドレス空
間が、スロット３６０乃至３８０のうちのいずれかに割
り当てられていれば、そのビットＢ０乃至Ｂ２のいずれ
かが１になっているので、この場合、ＡＮＤゲート３２
０ａ乃至３２０ｃのうちにいずれかの一方の入力は１と
なる。
【０１４１】同時に、制御回路３００は、制御信号線３
０４を介してＡＮＤゲート３２０ａ乃至３２０ｃの各他
方の入力端子にイネーブル信号（値が１の信号）を出力
する。
０４を介してＡＮＤゲート３２０ａ乃至３２０ｃの各他
方の入力端子にイネーブル信号（値が１の信号）を出力
する。
【０１４２】これにより、ＡＮＤゲート３２０ａ乃至３
２０ｃの各他方の入力はすべて１となる。
２０ｃの各他方の入力はすべて１となる。
【０１４３】従って、ＡＮＤゲート３２０ａ乃至３２０
ｃのうちのいずれかの出力が１となり、これが、サブス
ロット選択信号線３２１ａ乃至３２１ｃのいずれかを介
してスロット３６０乃至３８０のいずれかの選択信号端
子（ＳＥＬ）に出力される。
ｃのうちのいずれかの出力が１となり、これが、サブス
ロット選択信号線３２１ａ乃至３２１ｃのいずれかを介
してスロット３６０乃至３８０のいずれかの選択信号端
子（ＳＥＬ）に出力される。
【０１４４】つまり、以上によりスロット３６０乃至３
８０のうちのいずれかが選択され、コンピュータ１から
のアクセスが可能となる。
８０のうちのいずれかが選択され、コンピュータ１から
のアクセスが可能となる。
【０１４５】サブスロット３６０乃至３８０は、図１の
スロット１００乃至１２０と同様に構成され（コンピュ
ータ１（図１）のスロット１００乃至１２０と区別する
ために、サブスロットと記載してある）、その選択信号
端子（ＳＥＬ）、リードライト識別信号端子（Ｒ／Ｗ-1
（図においては、Ｗにバー（−）を付してある））、ア
ドレス端子（Ａ）、データ端子（Ｄ）、または応答信号
端子（ＡＣＫ）に、スロット選択信号線３２１ａ乃至３
２１ｃ、リードライト識別信号線４０２、アドレス線４
０３、データ線４０４、またはデータ応答信号線３６
１，３７１、もしくは３８１がそれぞれ接続されてお
り、拡張基板（拡張基板２と同様に構成される基板）ま
たはアダプタ基板（アダプタ基板３と同様に構成される
基板）を装着するためのスロットである。
スロット１００乃至１２０と同様に構成され（コンピュ
ータ１（図１）のスロット１００乃至１２０と区別する
ために、サブスロットと記載してある）、その選択信号
端子（ＳＥＬ）、リードライト識別信号端子（Ｒ／Ｗ-1
（図においては、Ｗにバー（−）を付してある））、ア
ドレス端子（Ａ）、データ端子（Ｄ）、または応答信号
端子（ＡＣＫ）に、スロット選択信号線３２１ａ乃至３
２１ｃ、リードライト識別信号線４０２、アドレス線４
０３、データ線４０４、またはデータ応答信号線３６
１，３７１、もしくは３８１がそれぞれ接続されてお
り、拡張基板（拡張基板２と同様に構成される基板）ま
たはアダプタ基板（アダプタ基板３と同様に構成される
基板）を装着するためのスロットである。
【０１４６】ＯＲゲート３９０は、図１のＯＲゲート１
３０に対応するもので、その入力端子にデータ応答信号
線３０８，３６１，３７１、および３８１が接続され、
その出力端子にデータ応答線４０５が接続されており、
制御回路３００、またはサブスロット３６０乃至３８０
（正確には、サブスロット３６０乃至３８０に装着され
た基板）からデータ応答信号が出力されると、コンピュ
ータ１にそのデータ応答信号を供給する。
３０に対応するもので、その入力端子にデータ応答信号
線３０８，３６１，３７１、および３８１が接続され、
その出力端子にデータ応答線４０５が接続されており、
制御回路３００、またはサブスロット３６０乃至３８０
（正確には、サブスロット３６０乃至３８０に装着され
た基板）からデータ応答信号が出力されると、コンピュ
ータ１にそのデータ応答信号を供給する。
【０１４７】以上のように構成されるアダプタ基板３
が、コンピュータ１のスロット１００乃至１２０のいず
れかに装着され、これとケーブル４２０を介して接続さ
れている拡張筐体４のスロット３６０乃至３８０に、例
えば拡張基板２と同様に構成される基板やアダプタ基板
３と同様に構成される基板が装着されている場合、図３
のフローチャートのステップＳ３においては、アダプタ
基板３のＩＤ−ＲＯＭ３４０から、このアダプタ基板３
が占有するアドレス空間としての０が読み出されること
になる（前述したように、アダプタ基板３が占有するア
ドレス空間は１ＭＢであるが、ＩＤ−ＲＯＭ３４０には
０が書き込まれているため）。
が、コンピュータ１のスロット１００乃至１２０のいず
れかに装着され、これとケーブル４２０を介して接続さ
れている拡張筐体４のスロット３６０乃至３８０に、例
えば拡張基板２と同様に構成される基板やアダプタ基板
３と同様に構成される基板が装着されている場合、図３
のフローチャートのステップＳ３においては、アダプタ
基板３のＩＤ−ＲＯＭ３４０から、このアダプタ基板３
が占有するアドレス空間としての０が読み出されること
になる（前述したように、アダプタ基板３が占有するア
ドレス空間は１ＭＢであるが、ＩＤ−ＲＯＭ３４０には
０が書き込まれているため）。
【０１４８】コンピュータ１のスロット１００乃至１２
０のいずれかに装着される基板が占有するアドレス空間
が０であることはありえないので、これによりコンピュ
ータ１は、その基板が拡張筐体４とケーブル４２０を介
して接続されたアダプタ基板３であると認識する。
０のいずれかに装着される基板が占有するアドレス空間
が０であることはありえないので、これによりコンピュ
ータ１は、その基板が拡張筐体４とケーブル４２０を介
して接続されたアダプタ基板３であると認識する。
【０１４９】即ち、ステップＳ３（図３）で、ＩＤ−Ｒ
ＯＭ３４０から０が読み出された場合には、ステップＳ
４において、そのＩＤ−ＲＯＭ３４０を有する基板がア
ダプタ基板であると判定され、ステップＳ５に進み、サ
ブスロット処理が行われる。
ＯＭ３４０から０が読み出された場合には、ステップＳ
４において、そのＩＤ−ＲＯＭ３４０を有する基板がア
ダプタ基板であると判定され、ステップＳ５に進み、サ
ブスロット処理が行われる。
【０１５０】即ち、ステップＳ５では、まず図５のステ
ップＳ２１において、レジスタ３３０（図４）に１１１
１１１が設定され、これにより図４の拡張筐体システム
が占有する（コンピュータ１に要求する）アドレス空間
の大きさが６４ＭＢとされる。
ップＳ２１において、レジスタ３３０（図４）に１１１
１１１が設定され、これにより図４の拡張筐体システム
が占有する（コンピュータ１に要求する）アドレス空間
の大きさが６４ＭＢとされる。
【０１５１】なお、アダプタ基板３のアドレス空間は、
図４の拡張筐体システムの占有するアドレス空間の先頭
に割り当てられているので、ステップＳ２１において
は、ステップＳ３（図３）におけるＩＤ−ＲＯＭ２２０
（図２）の読み出し処理における場合と同様に、ステッ
プＳ２（図３）でアダプタ基板（拡張筐体システム）の
アドレス空間の先頭部分に割り当てられた第１のセグメ
ント（コンピュータ１の６４ＭＢのＩ／Ｏアドレス空間
の先頭のセグメント）を用いて、レジスタ３３０へのア
クセスが行われるようになっている。
図４の拡張筐体システムの占有するアドレス空間の先頭
に割り当てられているので、ステップＳ２１において
は、ステップＳ３（図３）におけるＩＤ−ＲＯＭ２２０
（図２）の読み出し処理における場合と同様に、ステッ
プＳ２（図３）でアダプタ基板（拡張筐体システム）の
アドレス空間の先頭部分に割り当てられた第１のセグメ
ント（コンピュータ１の６４ＭＢのＩ／Ｏアドレス空間
の先頭のセグメント）を用いて、レジスタ３３０へのア
クセスが行われるようになっている。
【０１５２】ステップＳ２１の処理後、ステップＳ２２
に進み、図３のステップＳ２における場合と同様にし
て、サブスロット３６０乃至３８０のいずれかに装着さ
れた基板（拡張基板２やアダプタ基板３と同様に構成さ
れる基板）のアドレス空間の先頭部分に、コンピュータ
（本体）１の６４ＭＢのＩ／Ｏアドレス空間のうちの、
例えば先頭から３２番目のセグメント（実際には、この
セグメントは、先頭から３３番目のセグメントである
が、前述したように先頭のセグメントを０番目のセグメ
ントとカウントするようにしたので、先頭から３２番目
のセグメントとなる）（第２のセグメント）が割り当て
られるように、Ｉ／Ｏアドレス空間の第２のセグメント
を管理するマッピングテーブル５０のエントリ（第２の
エントリ）の設定（仮設定）が行われ、ステップＳ２３
に進む。
に進み、図３のステップＳ２における場合と同様にし
て、サブスロット３６０乃至３８０のいずれかに装着さ
れた基板（拡張基板２やアダプタ基板３と同様に構成さ
れる基板）のアドレス空間の先頭部分に、コンピュータ
（本体）１の６４ＭＢのＩ／Ｏアドレス空間のうちの、
例えば先頭から３２番目のセグメント（実際には、この
セグメントは、先頭から３３番目のセグメントである
が、前述したように先頭のセグメントを０番目のセグメ
ントとカウントするようにしたので、先頭から３２番目
のセグメントとなる）（第２のセグメント）が割り当て
られるように、Ｉ／Ｏアドレス空間の第２のセグメント
を管理するマッピングテーブル５０のエントリ（第２の
エントリ）の設定（仮設定）が行われ、ステップＳ２３
に進む。
【０１５３】ここで、スロット３６０乃至３８０に装着
される基板（例えば拡張基板２やアダプタ基板３と同様
に構成される基板）それぞれが占有するアドレス空間
は、Ｉ／Ｏアドレス空間の大きさの１／２以下、即ち本
実施例においては、３２ＭＢ以下であるとする。
される基板（例えば拡張基板２やアダプタ基板３と同様
に構成される基板）それぞれが占有するアドレス空間
は、Ｉ／Ｏアドレス空間の大きさの１／２以下、即ち本
実施例においては、３２ＭＢ以下であるとする。
【０１５４】ステップＳ２３において、マッピングテー
ブル３１０のすべてのエントリがクリアされ（各エント
リのビットＢ２乃至Ｂ０がすべて０にされ）、ステップ
Ｓ２４に進み、図３のステップＳ２のマッピングテーブ
ル５０（図１）の仮設定処理における場合と同様にし
て、マッピングテーブル３１０の仮設定が行われる。
ブル３１０のすべてのエントリがクリアされ（各エント
リのビットＢ２乃至Ｂ０がすべて０にされ）、ステップ
Ｓ２４に進み、図３のステップＳ２のマッピングテーブ
ル５０（図１）の仮設定処理における場合と同様にし
て、マッピングテーブル３１０の仮設定が行われる。
【０１５５】即ち、サブスロット３６０乃至３８０のい
ずれかに装着された基板（拡張基板２やアダプタ基板３
と同様に構成される基板）にアクセスする場合、前述し
たようにマッピングテーブル３１０（図４）のエントリ
（ビットＢ２乃至Ｂ０）の設定値に基づいて、サブスロ
ット選択信号がスロット３６０乃至３８０のいずれかに
出力されるようになっている。
ずれかに装着された基板（拡張基板２やアダプタ基板３
と同様に構成される基板）にアクセスする場合、前述し
たようにマッピングテーブル３１０（図４）のエントリ
（ビットＢ２乃至Ｂ０）の設定値に基づいて、サブスロ
ット選択信号がスロット３６０乃至３８０のいずれかに
出力されるようになっている。
【０１５６】従って、装置が起動され、上述したように
ステップＳ２３でマッピングテーブル３１０のすべての
エントリがすべてクリアされた状態では、サブスロット
３６０乃至３８０に装着された基板（拡張基板２やアダ
プタ基板３と同様に構成される基板）にアクセスするこ
とができないことになる。
ステップＳ２３でマッピングテーブル３１０のすべての
エントリがすべてクリアされた状態では、サブスロット
３６０乃至３８０に装着された基板（拡張基板２やアダ
プタ基板３と同様に構成される基板）にアクセスするこ
とができないことになる。
【０１５７】そこで、ステップＳ２４では、コンピュー
タ１により、マッピングテーブル５０の第１のセグメン
トを用いて、アダプタ基板３のマッピングテーブル３１
０へのアクセスが行われ、例えばその３２番目のエント
リ（このエントリは、上述したセグメントにおける場合
と同様に、実際には、先頭から３３番目のエントリであ
るが、前述したように先頭のエントリを０番目のエント
リ（エントリ番号０のエントリ）とするようにしたの
で、先頭から３２番目のエントリとなる）（エントリ番
号３２のエントリ）の設定（仮設定）が行われる。
タ１により、マッピングテーブル５０の第１のセグメン
トを用いて、アダプタ基板３のマッピングテーブル３１
０へのアクセスが行われ、例えばその３２番目のエント
リ（このエントリは、上述したセグメントにおける場合
と同様に、実際には、先頭から３３番目のエントリであ
るが、前述したように先頭のエントリを０番目のエント
リ（エントリ番号０のエントリ）とするようにしたの
で、先頭から３２番目のエントリとなる）（エントリ番
号３２のエントリ）の設定（仮設定）が行われる。
【０１５８】これにより、サブスロット３６０乃至３８
０に装着された基板（拡張基板２やアダプタ基板３と同
様に構成される基板）が占有するアドレス空間の大きさ
（上述したように３２ＭＢ以下であることが条件である
が）に関わらず、各基板にアクセスすることができるよ
うになる（ＡＮＤゲート３２０ａ乃至３２０ｃにサブス
ロット選択信号が出力されるようになる）。
０に装着された基板（拡張基板２やアダプタ基板３と同
様に構成される基板）が占有するアドレス空間の大きさ
（上述したように３２ＭＢ以下であることが条件である
が）に関わらず、各基板にアクセスすることができるよ
うになる（ＡＮＤゲート３２０ａ乃至３２０ｃにサブス
ロット選択信号が出力されるようになる）。
【０１５９】そして、ステップＳ２５において、サブス
ロット３６０乃至３８０のうちの、例えば第１のサブス
ロットとしてのサブスロット３６０に装着された基板
（拡張基板２やアダプタ基板３と同様に構成される基
板）が占有するアドレス空間の大きさが読み出され、ス
テップＳ２６に進み、ステップＳ２５で読み出されたア
ドレス空間の大きさから、サブスロット３６０に装着さ
れた基板（拡張基板２やアダプタ基板３と同様に構成さ
れる基板）が、アダプタ基板３と同様に構成される基板
であるか否かが判定される。
ロット３６０乃至３８０のうちの、例えば第１のサブス
ロットとしてのサブスロット３６０に装着された基板
（拡張基板２やアダプタ基板３と同様に構成される基
板）が占有するアドレス空間の大きさが読み出され、ス
テップＳ２６に進み、ステップＳ２５で読み出されたア
ドレス空間の大きさから、サブスロット３６０に装着さ
れた基板（拡張基板２やアダプタ基板３と同様に構成さ
れる基板）が、アダプタ基板３と同様に構成される基板
であるか否かが判定される。
【０１６０】ステップＳ２６において、サブスロット３
６０に装着されている基板が、アダプタ基板３と同様に
構成される基板であると判定された場合、ステップＳ２
７に進み、サブサブスロット処理（後述する）が行わ
れ、ステップＳ２８に進む。
６０に装着されている基板が、アダプタ基板３と同様に
構成される基板であると判定された場合、ステップＳ２
７に進み、サブサブスロット処理（後述する）が行わ
れ、ステップＳ２８に進む。
【０１６１】ステップＳ２６において、サブスロット３
６０に装着されている基板が、アダプタ基板３と同様に
構成される基板でないと判定された場合、即ちサブスロ
ット３６０に装着されている基板が、拡張基板２と同様
に構成されるものである場合、ステップＳ２７をスキッ
プしてステップＳ２８に進み、サブスロット３６０に装
着されている拡張基板２と同様に構成される基板から読
み出された、それが占有するアドレス空間の大きさ（要
求サイズ）が、コンピュータ１のＲＡＭ８０（図１）に
一時記憶される。
６０に装着されている基板が、アダプタ基板３と同様に
構成される基板でないと判定された場合、即ちサブスロ
ット３６０に装着されている基板が、拡張基板２と同様
に構成されるものである場合、ステップＳ２７をスキッ
プしてステップＳ２８に進み、サブスロット３６０に装
着されている拡張基板２と同様に構成される基板から読
み出された、それが占有するアドレス空間の大きさ（要
求サイズ）が、コンピュータ１のＲＡＭ８０（図１）に
一時記憶される。
【０１６２】そして、ステップＳ２９に進み、サブスロ
ット３６０乃至３８０について、それらが占有するアド
レス空間（正確には、スロット３６０乃至３８０に装着
された基板の占有するアドレス空間）の認識（読み出
し）が完了したか否かが判定される。ステップＳ２９に
おいて、スロット３６０乃至３８０が占有するアドレス
空間の認識がまだすべて完了していないと判定された場
合、ステップＳ２４に戻り、再びステップＳ２４からの
処理を繰り返す。
ット３６０乃至３８０について、それらが占有するアド
レス空間（正確には、スロット３６０乃至３８０に装着
された基板の占有するアドレス空間）の認識（読み出
し）が完了したか否かが判定される。ステップＳ２９に
おいて、スロット３６０乃至３８０が占有するアドレス
空間の認識がまだすべて完了していないと判定された場
合、ステップＳ２４に戻り、再びステップＳ２４からの
処理を繰り返す。
【０１６３】ステップＳ２９において、スロット３６０
乃至３８０が占有するアドレス空間の認識がすべて完了
したと判定された場合、ステップＳ３０に進み、ＲＡＭ
８０に記憶されたスロット３６０乃至３８０に装着され
た基板が占有するアドレス空間が、小さい順に並べ変え
られてステップＳ３１に進む。
乃至３８０が占有するアドレス空間の認識がすべて完了
したと判定された場合、ステップＳ３０に進み、ＲＡＭ
８０に記憶されたスロット３６０乃至３８０に装着され
た基板が占有するアドレス空間が、小さい順に並べ変え
られてステップＳ３１に進む。
【０１６４】ステップＳ３１において、ＲＡＭ８０に小
さい順に記憶されている基板の占有するアドレス空間の
うち、一番小さいものがそこから読み出され、それが、
１セグメント（１ＭＢ）以下であるか否かが判定され
る。ステップＳ３１において、ＲＡＭ８０に小さい順に
記憶されている基板の占有するアドレス空間のうち、一
番小さいものが、１セグメント（１ＭＢ）より大きいと
判定された場合、ステップＳ３３乃至Ｓ３５に順次進
み、その基板に、連続する複数のセグメントが割り当て
られるように、そのセグメントを管理するマッピングテ
ーブル３１０のエントリの設定が行われる（エントリの
ビットＢ２乃至Ｂ０のうちの、基板が装着されているス
ロット（スロット３６０乃至３８０のいずれか）に対応
するビットが１に設定される）。
さい順に記憶されている基板の占有するアドレス空間の
うち、一番小さいものがそこから読み出され、それが、
１セグメント（１ＭＢ）以下であるか否かが判定され
る。ステップＳ３１において、ＲＡＭ８０に小さい順に
記憶されている基板の占有するアドレス空間のうち、一
番小さいものが、１セグメント（１ＭＢ）より大きいと
判定された場合、ステップＳ３３乃至Ｓ３５に順次進
み、その基板に、連続する複数のセグメントが割り当て
られるように、そのセグメントを管理するマッピングテ
ーブル３１０のエントリの設定が行われる（エントリの
ビットＢ２乃至Ｂ０のうちの、基板が装着されているス
ロット（スロット３６０乃至３８０のいずれか）に対応
するビットが１に設定される）。
【０１６５】なお、この場合、ステップＳ３３におい
て、基板に割り当てるアドレス空間（連続する複数のセ
グメント）の先頭アドレスが、そのアドレス空間の大き
さを下回らない２のベキ乗のアドレスの境界に整合して
いるか否かが判定される。ステップＳ３３において、基
板に割り当てるアドレス空間（連続する複数のセグメン
ト）の先頭アドレスが、そのアドレス空間の大きさを下
回らない２のベキ乗のアドレスの境界に整合していない
と判定された場合、ステップＳ３４に進み、基板に割り
当てるアドレス空間（連続する複数のセグメント）の先
頭アドレスが、そのアドレス空間の大きさを下回らない
２のベキ乗のアドレスの境界に整合するように、マッピ
ングテーブル３１０のエントリ番号（エントリのアドレ
スとしてのインデックス）が進められ、ステップＳ３５
において、上述したようにしてマッピングテーブル３１
０の設定が行われる。
て、基板に割り当てるアドレス空間（連続する複数のセ
グメント）の先頭アドレスが、そのアドレス空間の大き
さを下回らない２のベキ乗のアドレスの境界に整合して
いるか否かが判定される。ステップＳ３３において、基
板に割り当てるアドレス空間（連続する複数のセグメン
ト）の先頭アドレスが、そのアドレス空間の大きさを下
回らない２のベキ乗のアドレスの境界に整合していない
と判定された場合、ステップＳ３４に進み、基板に割り
当てるアドレス空間（連続する複数のセグメント）の先
頭アドレスが、そのアドレス空間の大きさを下回らない
２のベキ乗のアドレスの境界に整合するように、マッピ
ングテーブル３１０のエントリ番号（エントリのアドレ
スとしてのインデックス）が進められ、ステップＳ３５
において、上述したようにしてマッピングテーブル３１
０の設定が行われる。
【０１６６】また、ステップＳ３３において、基板に割
り当てるアドレス空間（連続する複数のセグメント）の
先頭アドレスが、そのアドレス空間の大きさを下回らな
い２のベキ乗のアドレスの境界に整合していると判定さ
れた場合、ステップＳ３４をスキップしてステップＳ３
５に進み、上述したようにしてマッピングテーブル３１
０の設定が行われる。
り当てるアドレス空間（連続する複数のセグメント）の
先頭アドレスが、そのアドレス空間の大きさを下回らな
い２のベキ乗のアドレスの境界に整合していると判定さ
れた場合、ステップＳ３４をスキップしてステップＳ３
５に進み、上述したようにしてマッピングテーブル３１
０の設定が行われる。
【０１６７】一方、ステップＳ３１において、ＲＡＭ８
０に小さい順に記憶されている基板の占有するアドレス
空間のうち、一番小さいものが、１セグメント（１Ｍ
Ｂ）以下であると判定された場合、ステップＳ３２に進
み、その基板に、１セグメントが割り当てられるよう
に、エントリの設定が行われる（エントリのビットＢ２
乃至Ｂ０のうちの、基板が装着されているサブスロット
（サブスロット３６０乃至３８０のいずれか）に対応す
るビットが１に設定される）。
０に小さい順に記憶されている基板の占有するアドレス
空間のうち、一番小さいものが、１セグメント（１Ｍ
Ｂ）以下であると判定された場合、ステップＳ３２に進
み、その基板に、１セグメントが割り当てられるよう
に、エントリの設定が行われる（エントリのビットＢ２
乃至Ｂ０のうちの、基板が装着されているサブスロット
（サブスロット３６０乃至３８０のいずれか）に対応す
るビットが１に設定される）。
【０１６８】ステップＳ３２またはＳ３５でのマッピン
グテーブル３１０の設定の処理の後、ステップＳ３６に
進み、ＲＡＭ８０に小さい順に記憶されている基板の占
有するアドレス空間がすべて読み出されたか否かが判定
される。ステップＳ３６において、ＲＡＭ８０に小さい
順に記憶されている基板の占有するアドレス空間がすべ
て読み出されていないと判定された場合、ステップＳ３
１に戻り、ステップＳ３６でＲＡＭ８０に小さい順に記
憶されている基板の占有するアドレス空間がすべて読み
出されたと判定されるまで、ステップＳ３１乃至Ｓ３６
の処理を繰り返す。
グテーブル３１０の設定の処理の後、ステップＳ３６に
進み、ＲＡＭ８０に小さい順に記憶されている基板の占
有するアドレス空間がすべて読み出されたか否かが判定
される。ステップＳ３６において、ＲＡＭ８０に小さい
順に記憶されている基板の占有するアドレス空間がすべ
て読み出されていないと判定された場合、ステップＳ３
１に戻り、ステップＳ３６でＲＡＭ８０に小さい順に記
憶されている基板の占有するアドレス空間がすべて読み
出されたと判定されるまで、ステップＳ３１乃至Ｓ３６
の処理を繰り返す。
【０１６９】ここで、図４の拡張筐体システムの占有す
るアドレス空間の先頭の１セグメント（１ＭＢ）には、
前述したようにアダプタ基板３の占有するアドレス空間
が配置されるので、図３のフローチャートに示す処理に
おける場合と異なり、拡張筐体４に装着される基板の占
有するアドレス空間が小さい順に、図４の拡張筐体シス
テムの占有するアドレス空間の先頭から割り当てるよう
にすることにより、使用されずにスキップされるアドレ
ス空間（アドレスを整合させるために進められるエント
リ番号）が少なくなり、アドレス空間を有効に利用する
ことができるようになる。
るアドレス空間の先頭の１セグメント（１ＭＢ）には、
前述したようにアダプタ基板３の占有するアドレス空間
が配置されるので、図３のフローチャートに示す処理に
おける場合と異なり、拡張筐体４に装着される基板の占
有するアドレス空間が小さい順に、図４の拡張筐体シス
テムの占有するアドレス空間の先頭から割り当てるよう
にすることにより、使用されずにスキップされるアドレ
ス空間（アドレスを整合させるために進められるエント
リ番号）が少なくなり、アドレス空間を有効に利用する
ことができるようになる。
【０１７０】以上のようにして、マッピングテーブル３
１０の設定が行われた後、ステップＳ３７に進み、アダ
プタ基板３の占有するアドレス空間、拡張筐体４に装着
された基板の占有するアドレス空間、およびアドレスを
整合させるためにスキップされたアドレス空間の合計値
が算出され、これが拡張筐体システムの占有するアドレ
ス空間の大きさ（要求サイズ）とされてステップＳ３８
に進む。
１０の設定が行われた後、ステップＳ３７に進み、アダ
プタ基板３の占有するアドレス空間、拡張筐体４に装着
された基板の占有するアドレス空間、およびアドレスを
整合させるためにスキップされたアドレス空間の合計値
が算出され、これが拡張筐体システムの占有するアドレ
ス空間の大きさ（要求サイズ）とされてステップＳ３８
に進む。
【０１７１】ステップＳ３８において、ステップＳ３７
で算出されたアドレス空間の大きさ（要求サイズ）を下
回らない最小の２のベキ乗の値に基づき、前述したよう
にしてレジスタ３３０に値が設定され、処理を終了す
る。
で算出されたアドレス空間の大きさ（要求サイズ）を下
回らない最小の２のベキ乗の値に基づき、前述したよう
にしてレジスタ３３０に値が設定され、処理を終了す
る。
【０１７２】なお、ステップＳ２１乃至Ｓ３８の終了
後、即ち図３のステップＳ５の終了後、ステップＳ３７
で算出された要求サイズ（拡張筐体システムの占有する
アドレス空間の大きさ）は、ステップＳ６（図３）の処
理に引き渡される。
後、即ち図３のステップＳ５の終了後、ステップＳ３７
で算出された要求サイズ（拡張筐体システムの占有する
アドレス空間の大きさ）は、ステップＳ６（図３）の処
理に引き渡される。
【０１７３】以上説明した図３および図５に示すフロー
チャートの処理により、例えばコンピュータ（本体）１
の スロット１００に、アダプタ基板３ スロット１１０に、アドレス空間４ＭＢの拡張基板Ａ スロット１２０に、アドレス空間１６ＭＢの拡張基板Ｂ
がそれぞれ装着され、アダプタ基板３と接続されている
拡張筐体４の サブスロット３６０に、アドレス空間８ＭＢの拡張基板
Ｃ サブスロット３７０に、アドレス空間４ＭＢの拡張基板
Ｄ サブスロット３８０に、アドレス空間１６ＭＢの拡張基
板Ｅ がそれぞれ装着されている場合、次のようにアドレス空
間が割り当てられる。
チャートの処理により、例えばコンピュータ（本体）１
の スロット１００に、アダプタ基板３ スロット１１０に、アドレス空間４ＭＢの拡張基板Ａ スロット１２０に、アドレス空間１６ＭＢの拡張基板Ｂ
がそれぞれ装着され、アダプタ基板３と接続されている
拡張筐体４の サブスロット３６０に、アドレス空間８ＭＢの拡張基板
Ｃ サブスロット３７０に、アドレス空間４ＭＢの拡張基板
Ｄ サブスロット３８０に、アドレス空間１６ＭＢの拡張基
板Ｅ がそれぞれ装着されている場合、次のようにアドレス空
間が割り当てられる。
【０１７４】即ち、まずスロット１００に装着された基
板が、アダプタ基板３であることが判定され（ステップ
Ｓ４）、サブスロット処理（ステップＳ５）が行われ
る。そして、サブスロット処理により、拡張筐体４に装
着されている拡張基板Ｃ，Ｄ，Ｅが、その占有するアド
レス空間の小さい順に、且つアドレスが整合するように
配置され（ステップＳ３０乃至Ｓ３８）、配置結果が、 アダプタ基板３のアドレス空間 １ＭＢ 未使用領域 ３ＭＢ 拡張基板Ｄのアドレス空間 ４ＭＢ 拡張基板Ｃのアドレス空間 ８ＭＢ 拡張基板Ｅのアドレス空間 １６ＭＢ のようになり、拡張筐体システムの占有するアドレス空
間は３２（＝１＋３＋４＋８＋１６）ＭＢとなる。
板が、アダプタ基板３であることが判定され（ステップ
Ｓ４）、サブスロット処理（ステップＳ５）が行われ
る。そして、サブスロット処理により、拡張筐体４に装
着されている拡張基板Ｃ，Ｄ，Ｅが、その占有するアド
レス空間の小さい順に、且つアドレスが整合するように
配置され（ステップＳ３０乃至Ｓ３８）、配置結果が、 アダプタ基板３のアドレス空間 １ＭＢ 未使用領域 ３ＭＢ 拡張基板Ｄのアドレス空間 ４ＭＢ 拡張基板Ｃのアドレス空間 ８ＭＢ 拡張基板Ｅのアドレス空間 １６ＭＢ のようになり、拡張筐体システムの占有するアドレス空
間は３２（＝１＋３＋４＋８＋１６）ＭＢとなる。
【０１７５】さらに、この拡張筐体システム、拡張基板
Ａ，Ｂが、その占有するアドレス空間の大きい順に、且
つアドレスが整合するように配置され（ステップＳ８乃
至Ｓ１４）、最終的には、 拡張筐体システムのアドレス空間 ３２ＭＢ （アダプタ基板３のアドレス空間 １ＭＢ 未使用領域 ３ＭＢ 拡張基板Ｄのアドレス空間 ４ＭＢ 拡張基板Ｃのアドレス空間 ８ＭＢ 拡張基板Ｅのアドレス空間 １６ＭＢ） 拡張基板Ｂのアドレス空間 １６ＭＢ 拡張基板Ａのアドレス空間 ４ＭＢ 未使用領域 １２ＭＢ のようにアドレス空間が割り当てられる。
Ａ，Ｂが、その占有するアドレス空間の大きい順に、且
つアドレスが整合するように配置され（ステップＳ８乃
至Ｓ１４）、最終的には、 拡張筐体システムのアドレス空間 ３２ＭＢ （アダプタ基板３のアドレス空間 １ＭＢ 未使用領域 ３ＭＢ 拡張基板Ｄのアドレス空間 ４ＭＢ 拡張基板Ｃのアドレス空間 ８ＭＢ 拡張基板Ｅのアドレス空間 １６ＭＢ） 拡張基板Ｂのアドレス空間 １６ＭＢ 拡張基板Ａのアドレス空間 ４ＭＢ 未使用領域 １２ＭＢ のようにアドレス空間が割り当てられる。
【０１７６】また、例えばコンピュータ（本体）１の スロット１００に、アダプタ基板３ スロット１１０に、アドレス空間４ＭＢの拡張基板Ａ スロット１２０に、アドレス空間８ＭＢの拡張基板Ｂ がそれぞれ装着され、アダプタ基板３と接続されている
拡張筐体４の サブスロット３６０に、アドレス空間１６ＭＢの拡張基
板Ｃ サブスロット３７０に、アドレス空間１６ＭＢの拡張基
板Ｄ サブスロット３８０に、アドレス空間８ＭＢの拡張基板
Ｅ がそれぞれ装着されている場合、次のようにアドレス空
間が割り当てられる。
拡張筐体４の サブスロット３６０に、アドレス空間１６ＭＢの拡張基
板Ｃ サブスロット３７０に、アドレス空間１６ＭＢの拡張基
板Ｄ サブスロット３８０に、アドレス空間８ＭＢの拡張基板
Ｅ がそれぞれ装着されている場合、次のようにアドレス空
間が割り当てられる。
【０１７７】即ち、まずスロット１００に装着された基
板が、アダプタ基板３であることが判定され、サブスロ
ット処理が行われる。そして、サブスロット処理によ
り、拡張筐体４に装着されている拡張基板Ｃ，Ｄ，Ｅ
が、その占有するアドレス空間の小さい順に、且つアド
レスが整合するように配置され、配置結果が、 アダプタ基板３のアドレス空間 １ＭＢ 未使用領域 ７ＭＢ 拡張基板Ｅのアドレス空間 ８ＭＢ 拡張基板Ｃのアドレス空間 １６ＭＢ 拡張基板Ｄのアドレス空間 １６ＭＢ のようになり、拡張筐体システムの占有するアドレス空
間は４８（＝１＋７＋８＋１６＋１６）ＭＢとなる。
板が、アダプタ基板３であることが判定され、サブスロ
ット処理が行われる。そして、サブスロット処理によ
り、拡張筐体４に装着されている拡張基板Ｃ，Ｄ，Ｅ
が、その占有するアドレス空間の小さい順に、且つアド
レスが整合するように配置され、配置結果が、 アダプタ基板３のアドレス空間 １ＭＢ 未使用領域 ７ＭＢ 拡張基板Ｅのアドレス空間 ８ＭＢ 拡張基板Ｃのアドレス空間 １６ＭＢ 拡張基板Ｄのアドレス空間 １６ＭＢ のようになり、拡張筐体システムの占有するアドレス空
間は４８（＝１＋７＋８＋１６＋１６）ＭＢとなる。
【０１７８】さらに、この拡張筐体システム、拡張基板
Ａ，Ｂが、その占有するアドレス空間の大きい順に、且
つアドレスが制御するように配置され、最終的には、 拡張筐体システムのアドレス空間 ４８ＭＢ （アダプタ基板３のアドレス空間 １ＭＢ 未使用領域 ７ＭＢ 拡張基板Ｅのアドレス空間 ８ＭＢ 拡張基板Ｃのアドレス空間 １６ＭＢ 拡張基板Ｄのアドレス空間 １６ＭＢ） 拡張基板Ｂのアドレス空間 ８ＭＢ 拡張基板Ａのアドレス空間 ４ＭＢ 未使用領域 ４ＭＢ のようにアドレス空間が割り当てられる。
Ａ，Ｂが、その占有するアドレス空間の大きい順に、且
つアドレスが制御するように配置され、最終的には、 拡張筐体システムのアドレス空間 ４８ＭＢ （アダプタ基板３のアドレス空間 １ＭＢ 未使用領域 ７ＭＢ 拡張基板Ｅのアドレス空間 ８ＭＢ 拡張基板Ｃのアドレス空間 １６ＭＢ 拡張基板Ｄのアドレス空間 １６ＭＢ） 拡張基板Ｂのアドレス空間 ８ＭＢ 拡張基板Ａのアドレス空間 ４ＭＢ 未使用領域 ４ＭＢ のようにアドレス空間が割り当てられる。
【０１７９】なお、この場合、拡張筐体システムには、
４８ＭＢのアドレス空間が割り当てられているが、アダ
プタ基板３のレジスタ３３０には、前述したように（ス
テップＳ３８（図５））、このアドレス空間の大きさを
下回らない最小の２のベキ乗の値、即ち６４ＭＢに対応
する値（＝１１１１１１）が設定される。
４８ＭＢのアドレス空間が割り当てられているが、アダ
プタ基板３のレジスタ３３０には、前述したように（ス
テップＳ３８（図５））、このアドレス空間の大きさを
下回らない最小の２のベキ乗の値、即ち６４ＭＢに対応
する値（＝１１１１１１）が設定される。
【０１８０】以上のように、図４の拡張筐体システムに
おいては、そのサブスロット３６０乃至３８０に装着さ
れた基板が必要とするアドレス空間が、相互に重複する
ことなく自動的に割り当てられるので、そこに装着され
る基板が、占有するアドレス空間の大きいものであって
も、使用することが可能になる。
おいては、そのサブスロット３６０乃至３８０に装着さ
れた基板が必要とするアドレス空間が、相互に重複する
ことなく自動的に割り当てられるので、そこに装着され
る基板が、占有するアドレス空間の大きいものであって
も、使用することが可能になる。
【０１８１】さらに、図４に示す拡張筐体システムは、
階層的に縦接続することができる。即ち、例えば図７に
示すように、コンピュータ１の スロット１００に、アダプタ基板３（図４） スロット１１０に、拡張基板２（図２） スロット１２０に、拡張基板２と同様に構成される拡張
基板２ａ をそれぞれ装着し、アダプタ基板３とケーブル４２０を
介して接続されている拡張筐体４の サブスロット３６０に、拡張基板２と同様に構成される
拡張基板２ｂ サブスロット３７０に、アダプタ基板３と同様に構成さ
れるアダプタ基板３ａ サブスロット３８０に、アダプタ基板３と同様に構成さ
れるアダプタ基板３ｂ をそれぞれ装着するとともに、アダプタ基板３ａと、ケ
ーブル４２０と同様に構成されるケーブル４２０ａを介
して接続されている、拡張筐体４と同様に構成される拡
張筐体４ａの サブサブスロット３６０ａに、拡張基板２と同様に構成
される拡張基板２ｃ サブサブスロット３７０ａに、拡張基板２と同様に構成
される拡張基板２ｄ サブサブスロット３８０ａに、拡張基板２と同様に構成
される拡張基板２ｅ をそれぞれ装着し、アダプタ基板３ｂと、ケーブル４２
０と同様に構成されるケーブル４２０ｂを介して接続さ
れている、拡張筐体４と同様に構成される拡張筐体４ｂ
の サブサブスロット３６０ｂに、拡張基板２と同様に構成
される拡張基板２ｆ サブサブスロット３７０ｂに、拡張基板２と同様に構成
される拡張基板２ｇ サブサブスロット３８０ｂに、拡張基板２と同様に構成
される拡張基板２ｈ をそれぞれ装着するようにすることができる。
階層的に縦接続することができる。即ち、例えば図７に
示すように、コンピュータ１の スロット１００に、アダプタ基板３（図４） スロット１１０に、拡張基板２（図２） スロット１２０に、拡張基板２と同様に構成される拡張
基板２ａ をそれぞれ装着し、アダプタ基板３とケーブル４２０を
介して接続されている拡張筐体４の サブスロット３６０に、拡張基板２と同様に構成される
拡張基板２ｂ サブスロット３７０に、アダプタ基板３と同様に構成さ
れるアダプタ基板３ａ サブスロット３８０に、アダプタ基板３と同様に構成さ
れるアダプタ基板３ｂ をそれぞれ装着するとともに、アダプタ基板３ａと、ケ
ーブル４２０と同様に構成されるケーブル４２０ａを介
して接続されている、拡張筐体４と同様に構成される拡
張筐体４ａの サブサブスロット３６０ａに、拡張基板２と同様に構成
される拡張基板２ｃ サブサブスロット３７０ａに、拡張基板２と同様に構成
される拡張基板２ｄ サブサブスロット３８０ａに、拡張基板２と同様に構成
される拡張基板２ｅ をそれぞれ装着し、アダプタ基板３ｂと、ケーブル４２
０と同様に構成されるケーブル４２０ｂを介して接続さ
れている、拡張筐体４と同様に構成される拡張筐体４ｂ
の サブサブスロット３６０ｂに、拡張基板２と同様に構成
される拡張基板２ｆ サブサブスロット３７０ｂに、拡張基板２と同様に構成
される拡張基板２ｇ サブサブスロット３８０ｂに、拡張基板２と同様に構成
される拡張基板２ｈ をそれぞれ装着するようにすることができる。
【０１８２】なお、拡張筐体４（拡張筐体システム）に
縦接続されている拡張筐体４ａおよび４ｂのスロット
は、コンピュータ１のスロット１００乃至１２０または
コンピュータ１に直接接続されている拡張筐体４のサブ
スロット３６０乃至３８０と区別するために、サブサブ
スロットと記載してある。また、以下、アダプタ基板３
ａまたは３ｂ、ケーブル４２０ａまたは４２０ｂ、およ
び拡張筐体４ａまたは４ｂからそれぞれ構成される拡張
筐体システムを、拡張筐体システムＡまたはＢとそれぞ
れ記載する。
縦接続されている拡張筐体４ａおよび４ｂのスロット
は、コンピュータ１のスロット１００乃至１２０または
コンピュータ１に直接接続されている拡張筐体４のサブ
スロット３６０乃至３８０と区別するために、サブサブ
スロットと記載してある。また、以下、アダプタ基板３
ａまたは３ｂ、ケーブル４２０ａまたは４２０ｂ、およ
び拡張筐体４ａまたは４ｂからそれぞれ構成される拡張
筐体システムを、拡張筐体システムＡまたはＢとそれぞ
れ記載する。
【０１８３】この場合、前述した図５のフローチャート
のステップＳ２６では、サブスロット３７０（または３
８０）に装着されている基板（アダプタ基板３ａ（また
は３ｂ））が、アダプタ基板であると判定され、ステッ
プＳ２７のサブサブスロット処理が行われることにな
る。
のステップＳ２６では、サブスロット３７０（または３
８０）に装着されている基板（アダプタ基板３ａ（また
は３ｂ））が、アダプタ基板であると判定され、ステッ
プＳ２７のサブサブスロット処理が行われることにな
る。
【０１８４】ここで、拡張筐体システムＡまたはＢに装
着される各基板の占有するアドレス空間は、Ｉ／Ｏアド
レス空間の大きさの１／４以下、即ち本実施例において
は、１６ＭＢ以下であるとする。
着される各基板の占有するアドレス空間は、Ｉ／Ｏアド
レス空間の大きさの１／４以下、即ち本実施例において
は、１６ＭＢ以下であるとする。
【０１８５】ステップＳ２７のサブサブスロット処理
は、図６のフローチャートに示すようにステップＳ４１
乃至Ｓ５６からなり、図５のステップＳ２１乃至Ｓ２５
またはＳ２８乃至Ｓ３８における場合の処理と、それぞ
れ同様の処理が行われ、図７に示すようにコンピュータ
１に、拡張筐体システムが階層的に縦接続されていて
も、コンピュータ１または拡張筐体システムに装着され
た基板が必要とするアドレス空間が、相互に重複するこ
となく自動的に割り当てられる。
は、図６のフローチャートに示すようにステップＳ４１
乃至Ｓ５６からなり、図５のステップＳ２１乃至Ｓ２５
またはＳ２８乃至Ｓ３８における場合の処理と、それぞ
れ同様の処理が行われ、図７に示すようにコンピュータ
１に、拡張筐体システムが階層的に縦接続されていて
も、コンピュータ１または拡張筐体システムに装着され
た基板が必要とするアドレス空間が、相互に重複するこ
となく自動的に割り当てられる。
【０１８６】但し、ステップＳ４１乃至Ｓ５６のうち
の、ステップＳ４１においては、拡張筐体システムＡ
（またはＢ）に対して、それが占有するアドレス空間の
大きさが３２ＭＢに設定される。
の、ステップＳ４１においては、拡張筐体システムＡ
（またはＢ）に対して、それが占有するアドレス空間の
大きさが３２ＭＢに設定される。
【０１８７】なお、この場合、ステップＳ２２（図５）
でスロット１００乃至１２０に割り当てられた第２のセ
グメントを用いて、コンピュータ１から拡張筐体システ
ムＡ（またはＢ）へのアクセスが行われる。
でスロット１００乃至１２０に割り当てられた第２のセ
グメントを用いて、コンピュータ１から拡張筐体システ
ムＡ（またはＢ）へのアクセスが行われる。
【０１８８】また、ステップＳ４２においては、Ｉ／Ｏ
アドレス空間のうちの、先頭から４８番目のセグメント
（第３のセグメント）が拡張筐体システムＡ（または
Ｂ）に割り当てられるように、Ｉ／Ｏアドレス空間の第
３のセグメントを管理するマッピングテーブル５０のエ
ントリ（第３のエントリ）、およびマッピングテーブル
３１０のエントリの設定（仮設定）が行われる。
アドレス空間のうちの、先頭から４８番目のセグメント
（第３のセグメント）が拡張筐体システムＡ（または
Ｂ）に割り当てられるように、Ｉ／Ｏアドレス空間の第
３のセグメントを管理するマッピングテーブル５０のエ
ントリ（第３のエントリ）、およびマッピングテーブル
３１０のエントリの設定（仮設定）が行われる。
【０１８９】さらに、ステップＳ４４では、コンピュー
タ１により、マッピングテーブル５０の第２のセグメン
トを用いて、アダプタ基板３、ケーブル４２０、および
拡張筐体４を介して拡張筐体システムＡ（またはＢ）に
おける、マッピングテーブル５０または３１０と同様に
構成されるマッピングテーブルの、例えばその先頭から
１６番目のエントリの設定（仮設定）が行われる。
タ１により、マッピングテーブル５０の第２のセグメン
トを用いて、アダプタ基板３、ケーブル４２０、および
拡張筐体４を介して拡張筐体システムＡ（またはＢ）に
おける、マッピングテーブル５０または３１０と同様に
構成されるマッピングテーブルの、例えばその先頭から
１６番目のエントリの設定（仮設定）が行われる。
【０１９０】以下、第３のセグメントを用いて、拡張筐
体システムＡ（またはＢ）のマッピングテーブルの先頭
から１６番目のエントリが読み出され、これにより拡張
筐体システムＡ（またはＢ）に装着された拡張基板（拡
張基板上の、ＩＤ−ＲＯＭ２２０と同様に構成されるＩ
Ｄ−ＲＯＭ）へのアクセスが行われる。そして、そのＩ
Ｄ−ＲＯＭから、拡張基板が占有するアドレス空間の大
きさが読み出され、そのアドレス空間の大きさに基づい
て、拡張筐体システムＡ（またはＢ）のマッピングテー
ブルの設定が行われる。
体システムＡ（またはＢ）のマッピングテーブルの先頭
から１６番目のエントリが読み出され、これにより拡張
筐体システムＡ（またはＢ）に装着された拡張基板（拡
張基板上の、ＩＤ−ＲＯＭ２２０と同様に構成されるＩ
Ｄ−ＲＯＭ）へのアクセスが行われる。そして、そのＩ
Ｄ−ＲＯＭから、拡張基板が占有するアドレス空間の大
きさが読み出され、そのアドレス空間の大きさに基づい
て、拡張筐体システムＡ（またはＢ）のマッピングテー
ブルの設定が行われる。
【０１９１】以上説明した図３，図５および図６に示す
フローチャートの処理により、コンピュータ１の スロット１００に、アダプタ基板３ スロット１１０に、アドレス空間４ＭＢの拡張基板２ スロット１２０に、アドレス空間８ＭＢの拡張基板２ａ がそれぞれ装着され、アダプタ基板３とケーブル４２０
を介して接続されている拡張筐体４の サブスロット３６０に、アドレス空間８ＭＢの拡張基板
２ｂ サブスロット３７０に、アダプタ基板３ａ サブスロット３８０に、アダプタ基板３ｂ がそれぞれ装着されているとともに、アダプタ基板３ａ
とケーブル４２０ａを介して接続されている拡張筐体４
ａの サブサブスロット３６０ａに、アドレス空間４ＭＢの拡
張基板２ｃ サブサブスロット３７０ａに、アドレス空間８ＭＢの拡
張基板２ｄ サブサブスロット３８０ａに、アドレス空間２ＭＢの拡
張基板２ｅ がそれぞれ装着され、アダプタ基板３ｂとケーブル４２
０ｂを介して接続されている拡張筐体４ｂの サブサブスロット３６０ｂに、アドレス空間４ＭＢの拡
張基板２ｆ サブサブスロット３７０ｂに、アドレス空間４ＭＢの拡
張基板２ｇ サブサブスロット３８０ｂに、アドレス空間４ＭＢの拡
張基板２ｈ がそれぞれ装着されている場合には、次のようにアドレ
ス空間が割り当てられる。
フローチャートの処理により、コンピュータ１の スロット１００に、アダプタ基板３ スロット１１０に、アドレス空間４ＭＢの拡張基板２ スロット１２０に、アドレス空間８ＭＢの拡張基板２ａ がそれぞれ装着され、アダプタ基板３とケーブル４２０
を介して接続されている拡張筐体４の サブスロット３６０に、アドレス空間８ＭＢの拡張基板
２ｂ サブスロット３７０に、アダプタ基板３ａ サブスロット３８０に、アダプタ基板３ｂ がそれぞれ装着されているとともに、アダプタ基板３ａ
とケーブル４２０ａを介して接続されている拡張筐体４
ａの サブサブスロット３６０ａに、アドレス空間４ＭＢの拡
張基板２ｃ サブサブスロット３７０ａに、アドレス空間８ＭＢの拡
張基板２ｄ サブサブスロット３８０ａに、アドレス空間２ＭＢの拡
張基板２ｅ がそれぞれ装着され、アダプタ基板３ｂとケーブル４２
０ｂを介して接続されている拡張筐体４ｂの サブサブスロット３６０ｂに、アドレス空間４ＭＢの拡
張基板２ｆ サブサブスロット３７０ｂに、アドレス空間４ＭＢの拡
張基板２ｇ サブサブスロット３８０ｂに、アドレス空間４ＭＢの拡
張基板２ｈ がそれぞれ装着されている場合には、次のようにアドレ
ス空間が割り当てられる。
【０１９２】即ち、まずスロット１００に装着された基
板が、アダプタ基板３であることが判定され（ステップ
Ｓ４）、サブスロット処理（ステップＳ５）が行われ
る。そして、サブスロット処理により、拡張筐体４に装
着されている拡張基板２ｂ、アダプタ基板３ａまたは３
ｂ（拡張筐体システムＡまたはＢ）が、その占有するア
ドレス空間の小さい順に、且つアドレスが整合するよう
に配置されるが、この場合、拡張筐体４にアダプタ基板
が装着されているので、まずサブサブスロット処理（ス
テップＳ２７）が行われる。
板が、アダプタ基板３であることが判定され（ステップ
Ｓ４）、サブスロット処理（ステップＳ５）が行われ
る。そして、サブスロット処理により、拡張筐体４に装
着されている拡張基板２ｂ、アダプタ基板３ａまたは３
ｂ（拡張筐体システムＡまたはＢ）が、その占有するア
ドレス空間の小さい順に、且つアドレスが整合するよう
に配置されるが、この場合、拡張筐体４にアダプタ基板
が装着されているので、まずサブサブスロット処理（ス
テップＳ２７）が行われる。
【０１９３】サブサブスロット処理により、まず拡張筐
体４ａに装着されている拡張基板２ｃ，２ｄ，２ｅが、
その占有するアドレス空間の小さい順に、且つアドレス
が整合するように配置され（ステップＳ４８乃至Ｓ５
６）、配置結果が、 アダプタ基板３ａのアドレス空間 １ＭＢ 未使用領域 １ＭＢ 拡張基板２ｅのアドレス空間 ２ＭＢ 拡張基板２ｃのアドレス空間 ４ＭＢ 拡張基板２ｄのアドレス空間 ８ＭＢ のようになり、拡張筐体システムＡの占有するアドレス
空間は１６（＝１＋１＋２＋４＋８）ＭＢとなる。
体４ａに装着されている拡張基板２ｃ，２ｄ，２ｅが、
その占有するアドレス空間の小さい順に、且つアドレス
が整合するように配置され（ステップＳ４８乃至Ｓ５
６）、配置結果が、 アダプタ基板３ａのアドレス空間 １ＭＢ 未使用領域 １ＭＢ 拡張基板２ｅのアドレス空間 ２ＭＢ 拡張基板２ｃのアドレス空間 ４ＭＢ 拡張基板２ｄのアドレス空間 ８ＭＢ のようになり、拡張筐体システムＡの占有するアドレス
空間は１６（＝１＋１＋２＋４＋８）ＭＢとなる。
【０１９４】さらに、サブサブスロット処理により、拡
張筐体４ｂに装着されている拡張基板２ｆ，２ｇ，２ｈ
が、その占有するアドレス空間の小さい順に、且つアド
レスが整合するように配置され、配置結果が、 アダプタ基板３ｂのアドレス空間 １ＭＢ 未使用領域 ３ＭＢ 拡張基板２ｆのアドレス空間 ４ＭＢ 拡張基板２ｇのアドレス空間 ４ＭＢ 拡張基板２ｈのアドレス空間 ４ＭＢ のようになり、拡張筐体システムＢの占有するアドレス
空間は１６（＝１＋３＋４＋４＋４）ＭＢとなる。
張筐体４ｂに装着されている拡張基板２ｆ，２ｇ，２ｈ
が、その占有するアドレス空間の小さい順に、且つアド
レスが整合するように配置され、配置結果が、 アダプタ基板３ｂのアドレス空間 １ＭＢ 未使用領域 ３ＭＢ 拡張基板２ｆのアドレス空間 ４ＭＢ 拡張基板２ｇのアドレス空間 ４ＭＢ 拡張基板２ｈのアドレス空間 ４ＭＢ のようになり、拡張筐体システムＢの占有するアドレス
空間は１６（＝１＋３＋４＋４＋４）ＭＢとなる。
【０１９５】そして、サブスロット処理により、拡張筐
体４に装着されている拡張基板２ｂ、アダプタ基板３ａ
または３ｂ（拡張筐体システムＡまたはＢ）が、その占
有するアドレス空間の小さい順に、且つアドレスが整合
するように配置され（ステップＳ３０乃至Ｓ３８）、配
置結果が、 アダプタ基板３のアドレス空間 １ＭＢ 未使用領域 ７ＭＢ 拡張基板２ｂのアドレス空間 ８ＭＢ 拡張筐体システムＡのアドレス空間 １６ＭＢ （アダプタ基板３ａのアドレス空間 １ＭＢ 未使用領域 １ＭＢ 拡張基板２ｅのアドレス空間 ２ＭＢ 拡張基板２ｃのアドレス空間 ４ＭＢ 拡張基板２ｄのアドレス空間 ８ＭＢ） 拡張筐体システムＢのアドレス空間 １６ＭＢ （アダプタ基板３ｂのアドレス空間 １ＭＢ 未使用領域 ３ＭＢ 拡張基板２ｆのアドレス空間 ４ＭＢ 拡張基板２ｇのアドレス空間 ４ＭＢ 拡張基板２ｈのアドレス空間 ４ＭＢ） のようになり、拡張筐体４（拡張筐体システム）の占有
するアドレス空間は４８（＝１＋７＋８＋１６＋１６）
ＭＢとなる。
体４に装着されている拡張基板２ｂ、アダプタ基板３ａ
または３ｂ（拡張筐体システムＡまたはＢ）が、その占
有するアドレス空間の小さい順に、且つアドレスが整合
するように配置され（ステップＳ３０乃至Ｓ３８）、配
置結果が、 アダプタ基板３のアドレス空間 １ＭＢ 未使用領域 ７ＭＢ 拡張基板２ｂのアドレス空間 ８ＭＢ 拡張筐体システムＡのアドレス空間 １６ＭＢ （アダプタ基板３ａのアドレス空間 １ＭＢ 未使用領域 １ＭＢ 拡張基板２ｅのアドレス空間 ２ＭＢ 拡張基板２ｃのアドレス空間 ４ＭＢ 拡張基板２ｄのアドレス空間 ８ＭＢ） 拡張筐体システムＢのアドレス空間 １６ＭＢ （アダプタ基板３ｂのアドレス空間 １ＭＢ 未使用領域 ３ＭＢ 拡張基板２ｆのアドレス空間 ４ＭＢ 拡張基板２ｇのアドレス空間 ４ＭＢ 拡張基板２ｈのアドレス空間 ４ＭＢ） のようになり、拡張筐体４（拡張筐体システム）の占有
するアドレス空間は４８（＝１＋７＋８＋１６＋１６）
ＭＢとなる。
【０１９６】さらに、拡張筐体４（拡張筐体システ
ム）、拡張基板２，２ａが、その占有するアドレス空間
の大きい順に、且つアドレスが整合するように配置され
（ステップＳ９乃至Ｓ１４）、最終的に、 拡張筐体４のアドレス空間 ４８ＭＢ （アダプタ基板３のアドレス空間 １ＭＢ 未使用領域 ７ＭＢ 拡張基板２ｂのアドレス空間 ８ＭＢ 拡張筐体システムＡのアドレス空間 １６ＭＢ （アダプタ基板３ａのアドレス空間 １ＭＢ 未使用領域 １ＭＢ 拡張基板２ｅのアドレス空間 ２ＭＢ 拡張基板２ｃのアドレス空間 ４ＭＢ 拡張基板２ｄのアドレス空間 ８ＭＢ） 拡張筐体システムＢのアドレス空間 １６ＭＢ （アダプタ基板３ｂのアドレス空間 １ＭＢ 未使用領域 ３ＭＢ 拡張基板２ｆのアドレス空間 ４ＭＢ 拡張基板２ｇのアドレス空間 ４ＭＢ 拡張基板２ｈのアドレス空間 ４ＭＢ）） 拡張基板２ａのアドレス空間 ８ＭＢ 拡張基板２のアドレス空間 ４ＭＢ 未使用領域 ４ＭＢ のようにアドレス空間が割り当てられる。
ム）、拡張基板２，２ａが、その占有するアドレス空間
の大きい順に、且つアドレスが整合するように配置され
（ステップＳ９乃至Ｓ１４）、最終的に、 拡張筐体４のアドレス空間 ４８ＭＢ （アダプタ基板３のアドレス空間 １ＭＢ 未使用領域 ７ＭＢ 拡張基板２ｂのアドレス空間 ８ＭＢ 拡張筐体システムＡのアドレス空間 １６ＭＢ （アダプタ基板３ａのアドレス空間 １ＭＢ 未使用領域 １ＭＢ 拡張基板２ｅのアドレス空間 ２ＭＢ 拡張基板２ｃのアドレス空間 ４ＭＢ 拡張基板２ｄのアドレス空間 ８ＭＢ） 拡張筐体システムＢのアドレス空間 １６ＭＢ （アダプタ基板３ｂのアドレス空間 １ＭＢ 未使用領域 ３ＭＢ 拡張基板２ｆのアドレス空間 ４ＭＢ 拡張基板２ｇのアドレス空間 ４ＭＢ 拡張基板２ｈのアドレス空間 ４ＭＢ）） 拡張基板２ａのアドレス空間 ８ＭＢ 拡張基板２のアドレス空間 ４ＭＢ 未使用領域 ４ＭＢ のようにアドレス空間が割り当てられる。
【０１９７】なお、図７に示す拡張筐体４ａまたは４ｂ
に、さらに拡張筐体システムを縦接続することも可能で
ある。この場合、さらに縦接続される拡張筐体システム
の階層数と同じ回数だけ、図５に示すステップＳ２１乃
至Ｓ３８のサブスロット処理を、同じく図５のステップ
Ｓ２７のサブサブスロット処理として再帰的に呼び出す
ようにすれば良い。
に、さらに拡張筐体システムを縦接続することも可能で
ある。この場合、さらに縦接続される拡張筐体システム
の階層数と同じ回数だけ、図５に示すステップＳ２１乃
至Ｓ３８のサブスロット処理を、同じく図５のステップ
Ｓ２７のサブサブスロット処理として再帰的に呼び出す
ようにすれば良い。
【０１９８】
【発明の効果】以上のように、本発明の拡張基板によれ
ば、記憶手段に、占有するアドレス空間の大きさがあら
かじめ記憶されており、その大きさのアドレス空間が、
情報処理装置のアドレス空間上に適応的に割り当てられ
る。従って、拡張基板に割り当てるアドレスを設定する
ための操作をする必要がなく、使用者にわずらわしさを
感じさせることが防止される。
ば、記憶手段に、占有するアドレス空間の大きさがあら
かじめ記憶されており、その大きさのアドレス空間が、
情報処理装置のアドレス空間上に適応的に割り当てられ
る。従って、拡張基板に割り当てるアドレスを設定する
ための操作をする必要がなく、使用者にわずらわしさを
感じさせることが防止される。
【０１９９】本発明の情報処理装置によれば、複数のス
ロットに装着された拡張基板が占有するアドレス空間の
大きさが認識され、その認識結果に基づいて、情報処理
装置のアドレスと、複数のスロットのいずれかを選択す
るためのスロット選択信号との対応関係がスロット対応
関係設定手段に設定される。従って、複数のスロットに
装着される拡張基板などのアドレス空間が、相互に重複
しないように、情報処理装置のアドレス空間上に適応的
に割り当てられ、これにより拡張基板などに割り当てる
アドレスを設定するための操作をする必要がなく、使用
者にわずらわしさを感じさせることが防止される。
ロットに装着された拡張基板が占有するアドレス空間の
大きさが認識され、その認識結果に基づいて、情報処理
装置のアドレスと、複数のスロットのいずれかを選択す
るためのスロット選択信号との対応関係がスロット対応
関係設定手段に設定される。従って、複数のスロットに
装着される拡張基板などのアドレス空間が、相互に重複
しないように、情報処理装置のアドレス空間上に適応的
に割り当てられ、これにより拡張基板などに割り当てる
アドレスを設定するための操作をする必要がなく、使用
者にわずらわしさを感じさせることが防止される。
【０２００】本発明の拡張筐体システムによれば、複数
のサブスロットに装着された拡張基板が占有するアドレ
ス空間の大きさに基づいて、情報処理装置から供給され
るアドレスと、拡張基板が装着された拡張筐体の複数の
サブスロットのいずれかを選択するためのサブスロット
選択信号との対応関係が設定される。従って、複数のサ
ブスロットに装着される拡張基板のアドレス空間が、相
互に重複しないように、情報処理装置のアドレス空間上
に必要なだけ割り当てられ、これにより割り当てられる
アドレス空間が少なくて拡張基板が動作不能になること
が防止される。
のサブスロットに装着された拡張基板が占有するアドレ
ス空間の大きさに基づいて、情報処理装置から供給され
るアドレスと、拡張基板が装着された拡張筐体の複数の
サブスロットのいずれかを選択するためのサブスロット
選択信号との対応関係が設定される。従って、複数のサ
ブスロットに装着される拡張基板のアドレス空間が、相
互に重複しないように、情報処理装置のアドレス空間上
に必要なだけ割り当てられ、これにより割り当てられる
アドレス空間が少なくて拡張基板が動作不能になること
が防止される。
【０２０１】さらに、この拡張筐体システムによれば、
階層的に縦接続することができるので、多くの拡張基板
を使用するようにすることができる。
階層的に縦接続することができるので、多くの拡張基板
を使用するようにすることができる。
【図１】本発明の情報処理装置の一実施例の構成を示す
ブロック図である。
ブロック図である。
【図２】本発明の拡張基板の一実施例に構成を示すブロ
ック図である。
ック図である。
【図３】図１の情報処理装置の動作を説明するためのフ
ローチャートである。
ローチャートである。
【図４】本発明の拡張筐体システムの一実施例の構成を
示すブロック図である。
示すブロック図である。
【図５】図３のフローチャートのステップＳ５の処理の
より詳細なフローチャートである。
より詳細なフローチャートである。
【図６】図５のフローチャートのステップＳ２７の処理
のより詳細なフローチャートである。
のより詳細なフローチャートである。
【図７】縦接続した拡張筐体システムを接続した情報処
理装置を示す斜視図である。
理装置を示す斜視図である。
【図８】従来のコンピュータシステムの一例の構成を示
すブロック図である。
すブロック図である。
【図９】図８のコンピュータシステムの斜視図である。
【図１０】従来のコンピュータシステムのアドレスの割
り当てを説明するためのブロック図である。
り当てを説明するためのブロック図である。
【図１１】従来のコンピュータシステムのアドレスの割
り当てを説明するためのブロック図である。
り当てを説明するためのブロック図である。
【図１２】拡張筐体が接続された従来のコンピュータシ
ステムの斜視図である。
ステムの斜視図である。
１ コンピュータ ２ 拡張基板 ３ アダプタ基板 ４ 拡張筐体 １０ ＣＰＵ ２０ 制御回路 ４０ セレクタ ５０ マッピングテーブル ７０ バッファゲート ８０ ＲＡＭ ９０ ＲＯＭ １００，１１０，１２０ スロット ２００ デコーダ ２２０ ＩＤ−ＲＯＭ ２３０ 信号処理回路 ３００ 制御回路 ３１０ マッピングテーブル ３２０ バッファゲート ３３０ レジスタ ３４０ ＩＤ−ＲＯＭ ３５０ セレクタ ３６０，３７０，３８０ サブスロット ５００ コンピュータ ５０１ ＣＰＵ ５０２ ＲＯＭ ５０３ ＲＡＭ ５１０乃至５１２ 拡張基板 ５１０ａ乃至５１１ａ デコーダ ５１０ｂ乃至５１１ｂ 処理回路 ５１１ｃ スイッチ ５２０ コネクタ ５３０ デコーダ ６００ 拡張筐体
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年２月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図８は、従来のコンピュータシステムの
構成の一例を示すブロック図であり、図９は、その斜視
図である。コンピュータ５００は、装置全体を制御する
とともに、ＲＯＭ５０２に記憶された、例えばシステム
プログラムデータや、ＲＡＭ５０３に記憶された、例え
ばユーザプログラムデータを読み出して実行するＣＰＵ
５０１、システムプログラムデータを記憶しているＲＯ
Ｍ５０２、およびユーザプログラムデータや装置の動作
上必要なデータを記憶するＲＡＭ５０３より構成されて
いる。
構成の一例を示すブロック図であり、図９は、その斜視
図である。コンピュータ５００は、装置全体を制御する
とともに、ＲＯＭ５０２に記憶された、例えばシステム
プログラムデータや、ＲＡＭ５０３に記憶された、例え
ばユーザプログラムデータを読み出して実行するＣＰＵ
５０１、システムプログラムデータを記憶しているＲＯ
Ｍ５０２、およびユーザプログラムデータや装置の動作
上必要なデータを記憶するＲＡＭ５０３より構成されて
いる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００９３
【補正方法】変更
【補正内容】
【００９３】 そして、ステップＳ７に進み、スロット
１００乃至１２０について、それらが占有するアドレス
空間の大きさ（正確には、スロット１００乃至１２０に
装着された基板のアドレス空間の大きさ）の認識（読み
出し）が完了したか否かが判定される。ステップＳ７に
おいて、スロット１００乃至１２０が占有するアドレス
空間の大きさの認識がまだすべて完了していないと判定
された場合、ステップＳ２に戻り、ステップＳ７でスロ
ット１００乃至１２０が占有するアドレス空間の大きさ
の認識がすべて完了したと判定されるまで、ステップＳ
２乃至Ｓ７の処理を繰り返す。
１００乃至１２０について、それらが占有するアドレス
空間の大きさ（正確には、スロット１００乃至１２０に
装着された基板のアドレス空間の大きさ）の認識（読み
出し）が完了したか否かが判定される。ステップＳ７に
おいて、スロット１００乃至１２０が占有するアドレス
空間の大きさの認識がまだすべて完了していないと判定
された場合、ステップＳ２に戻り、ステップＳ７でスロ
ット１００乃至１２０が占有するアドレス空間の大きさ
の認識がすべて完了したと判定されるまで、ステップＳ
２乃至Ｓ７の処理を繰り返す。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００９４
【補正方法】変更
【補正内容】
【００９４】 ステップＳ７において、スロット１００
乃至１２０が占有するアドレス空間の大きさの認識がす
べて完了したと判定された場合、ステップＳ８に進み、
ＲＡＭ８０に記憶されたスロット１００乃至１２０に装
着された基板が占有するアドレス空間の大きさが大きい
順に並べ変えられてステップＳ９に進む。
乃至１２０が占有するアドレス空間の大きさの認識がす
べて完了したと判定された場合、ステップＳ８に進み、
ＲＡＭ８０に記憶されたスロット１００乃至１２０に装
着された基板が占有するアドレス空間の大きさが大きい
順に並べ変えられてステップＳ９に進む。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００９５
【補正方法】変更
【補正内容】
【００９５】 ステップＳ９において、ＲＡＭ８０に大
きい順に記憶されている基板の占有するアドレス空間の
大きさのうち、一番大きいものがそこから読み出され、
それが、１セグメント（１ＭＢ）以下であるか否かが判
定される。ステップＳ９において、ＲＡＭ８０に大きい
順に記憶されている基板の占有するアドレス空間の大き
さのうち、一番大きいものが、１セグメント（１ＭＢ）
より大きいと判定された場合、ステップＳ１１乃至Ｓ１
３に順次進み、その基板に、Ｉ／０アドレス空間の、連
続する複数のセグメントが割り当てられるように、その
セグメントを管理するマッピングテーブル５０のエント
リの設定（書き込み）が行われる（エントリのビットＢ
２乃至Ｂ０のうちの、基板が装着されているスロット
（スロット１００乃至１２０のいずれか）に対応するビ
ットが１に設定される）。
きい順に記憶されている基板の占有するアドレス空間の
大きさのうち、一番大きいものがそこから読み出され、
それが、１セグメント（１ＭＢ）以下であるか否かが判
定される。ステップＳ９において、ＲＡＭ８０に大きい
順に記憶されている基板の占有するアドレス空間の大き
さのうち、一番大きいものが、１セグメント（１ＭＢ）
より大きいと判定された場合、ステップＳ１１乃至Ｓ１
３に順次進み、その基板に、Ｉ／０アドレス空間の、連
続する複数のセグメントが割り当てられるように、その
セグメントを管理するマッピングテーブル５０のエント
リの設定（書き込み）が行われる（エントリのビットＢ
２乃至Ｂ０のうちの、基板が装着されているスロット
（スロット１００乃至１２０のいずれか）に対応するビ
ットが１に設定される）。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００９８
【補正方法】変更
【補正内容】
【００９８】 一方、ステップＳ９において、ＲＡＭ８
０に大きい順に記憶されている基板の占有するアドレス
空間の大きさのうち、一番大きいものが、１セグメント
（１ＭＢ）以下であると判定された場合、ステップＳ１
０に進み、その基板に、Ｉ／０アドレス空間の１セグメ
ントが割り当てられるように、エントリの設定が行われ
る（エントリのビットＢ２乃至Ｂ０のうちの、基板が装
着されているスロット（スロット１００乃至１２０のい
ずれか）に対応するビットが１に設定される）。
０に大きい順に記憶されている基板の占有するアドレス
空間の大きさのうち、一番大きいものが、１セグメント
（１ＭＢ）以下であると判定された場合、ステップＳ１
０に進み、その基板に、Ｉ／０アドレス空間の１セグメ
ントが割り当てられるように、エントリの設定が行われ
る（エントリのビットＢ２乃至Ｂ０のうちの、基板が装
着されているスロット（スロット１００乃至１２０のい
ずれか）に対応するビットが１に設定される）。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１００
【補正方法】変更
【補正内容】
【０１００】 ステップＳ１０またはＳ１３でのマッピ
ングテーブル５０の設定の処理の後、ステップＳ１４に
進み、ＲＡＭ８０に大きい順に記憶されている基板の占
有するアドレス空間の大きさがすべて読み出されたか否
かが判定される。ステップＳ１４において、ＲＡＭ８０
に大きい順に記憶されている基板の占有するアドレス空
間の大きさがすべて読み出されていないと判定された場
合、ステップＳ９に戻り、ステップＳ１４でＲＡＭ８０
に大きい順に記憶されている基板の占有するアドレス空
間の大きさがすべて読み出されたと判定されるまで、ス
テップＳ９乃至Ｓ１４の処理を繰り返す。
ングテーブル５０の設定の処理の後、ステップＳ１４に
進み、ＲＡＭ８０に大きい順に記憶されている基板の占
有するアドレス空間の大きさがすべて読み出されたか否
かが判定される。ステップＳ１４において、ＲＡＭ８０
に大きい順に記憶されている基板の占有するアドレス空
間の大きさがすべて読み出されていないと判定された場
合、ステップＳ９に戻り、ステップＳ１４でＲＡＭ８０
に大きい順に記憶されている基板の占有するアドレス空
間の大きさがすべて読み出されたと判定されるまで、ス
テップＳ９乃至Ｓ１４の処理を繰り返す。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１０１
【補正方法】変更
【補正内容】
【０１０１】 ステップＳ１４において、ＲＡＭ８０に
大きい順に記憶されている基板の占有するアドレス空間
の大きさがすべて読み出されたと判定された場合、処理
を終了する。
大きい順に記憶されている基板の占有するアドレス空間
の大きさがすべて読み出されたと判定された場合、処理
を終了する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１３９
【補正方法】変更
【補正内容】
【０１３９】 すると、セレクタ３５０から、アドレス
線３５１を介してマッピングテーブル３１０にマスクア
ドレスＡ２５乃至Ａ２０が出力され、このマスクアドレ
スＡ２５乃至Ａ２０をインデックスとするエントリのビ
ットＢ０乃至Ｂ２が、３ビットのデータ線３１１および
それを構成する１ビットのデータ線３１１ａ乃至３１１
ｃを介して、ＡＮＤゲート３２０ａ乃至３２０ｃの各一
方の入力端子にそれぞれ出力される。
線３５１を介してマッピングテーブル３１０にマスクア
ドレスＡ２５乃至Ａ２０が出力され、このマスクアドレ
スＡ２５乃至Ａ２０をインデックスとするエントリのビ
ットＢ０乃至Ｂ２が、３ビットのデータ線３１１および
それを構成する１ビットのデータ線３１１ａ乃至３１１
ｃを介して、ＡＮＤゲート３２０ａ乃至３２０ｃの各一
方の入力端子にそれぞれ出力される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１４７
【補正方法】変更
【補正内容】
【０１４７】 以上のように構成されるアダプタ基板３
が、コンピュータ１のスロット１００乃至１２０のいず
れかに装着され、これとケーブル４２０を介して接続さ
れている拡張筐体４のスロット３６０乃至３８０に、例
えば拡張基板２と同様に構成される基板やアダプタ基板
３と同様に構成される基板が装着されている場合、図３
のフローチャートのステップＳ３においては、アダプタ
基板３のＩＤ−ＲＯＭ３４０から、このアダプタ基板３
が占有するアドレス空間の大きさとしての０が読み出さ
れることになる（前述したように、アダプタ基板３が占
有するアドレス空間は１ＭＢであるが、ＩＤ−ＲＯＭ３
４０には０が書き込まれているため）。
が、コンピュータ１のスロット１００乃至１２０のいず
れかに装着され、これとケーブル４２０を介して接続さ
れている拡張筐体４のスロット３６０乃至３８０に、例
えば拡張基板２と同様に構成される基板やアダプタ基板
３と同様に構成される基板が装着されている場合、図３
のフローチャートのステップＳ３においては、アダプタ
基板３のＩＤ−ＲＯＭ３４０から、このアダプタ基板３
が占有するアドレス空間の大きさとしての０が読み出さ
れることになる（前述したように、アダプタ基板３が占
有するアドレス空間は１ＭＢであるが、ＩＤ−ＲＯＭ３
４０には０が書き込まれているため）。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１４８
【補正方法】変更
【補正内容】
【０１４８】 コンピュータ１のスロット１００乃至１
２０のいずれかに装着される基板が占有するアドレス空
間の大きさが０であることはありえないので、これによ
りコンピュータ１は、その基板が拡張筐体４とケーブル
４２０を介して接続されたアダプタ基板３であると認識
する。
２０のいずれかに装着される基板が占有するアドレス空
間の大きさが０であることはありえないので、これによ
りコンピュータ１は、その基板が拡張筐体４とケーブル
４２０を介して接続されたアダプタ基板３であると認識
する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１６２
【補正方法】変更
【補正内容】
【０１６２】 そして、ステップＳ２９に進み、サブス
ロット３６０乃至３８０について、それらが占有するア
ドレス空間の大きさ（正確には、スロット３６０乃至３
８０に装着された基板の占有するアドレス空間の大き
さ）の認識（読み出し）が完了したか否かが判定され
る。ステップＳ２９において、スロット３６０乃至３８
０が占有するアドレス空間の大きさの認識がまだすべて
完了していないと判定された場合、ステップＳ２４に戻
り、再びステップＳ２４からの処理を繰り返す。
ロット３６０乃至３８０について、それらが占有するア
ドレス空間の大きさ（正確には、スロット３６０乃至３
８０に装着された基板の占有するアドレス空間の大き
さ）の認識（読み出し）が完了したか否かが判定され
る。ステップＳ２９において、スロット３６０乃至３８
０が占有するアドレス空間の大きさの認識がまだすべて
完了していないと判定された場合、ステップＳ２４に戻
り、再びステップＳ２４からの処理を繰り返す。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１６３
【補正方法】変更
【補正内容】
【０１６３】 ステップＳ２９において、スロット３６
０乃至３８０が占有するアドレス空間の大きさの認識が
すべて完了したと判定された場合、ステップＳ３０に進
み、ＲＡＭ８０に記憶されたスロット３６０乃至３８０
に装着された基板が占有するアドレス空間の大きさが、
小さい順に並べ変えられてステップＳ３１に進む。
０乃至３８０が占有するアドレス空間の大きさの認識が
すべて完了したと判定された場合、ステップＳ３０に進
み、ＲＡＭ８０に記憶されたスロット３６０乃至３８０
に装着された基板が占有するアドレス空間の大きさが、
小さい順に並べ変えられてステップＳ３１に進む。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１６４
【補正方法】変更
【補正内容】
【０１６４】 ステップＳ３１において、ＲＡＭ８０に
小さい順に記憶されている基板の占有するアドレス空間
の大きさのうち、一番小さいものがそこから読み出さ
れ、それが、１セグメント（１ＭＢ）以下であるか否か
が判定される。ステップＳ３１において、ＲＡＭ８０に
小さい順に記憶されている基板の占有するアドレス空間
の大きさのうち、一番小さいものが、１セグメント（１
ＭＢ）より大きいと判定された場合、ステップＳ３３乃
至Ｓ３５に順次進み、その基板に、連続する複数のセグ
メントが割り当てられるように、そのセグメントを管理
するマッピングテーブル３１０のエントリの設定が行わ
れる（エントリのビットＢ２乃至Ｂ０のうちの、基板が
装着されているスロット（スロット３６０乃至３８０の
いずれか）に対応するビットが１に設定される）。
小さい順に記憶されている基板の占有するアドレス空間
の大きさのうち、一番小さいものがそこから読み出さ
れ、それが、１セグメント（１ＭＢ）以下であるか否か
が判定される。ステップＳ３１において、ＲＡＭ８０に
小さい順に記憶されている基板の占有するアドレス空間
の大きさのうち、一番小さいものが、１セグメント（１
ＭＢ）より大きいと判定された場合、ステップＳ３３乃
至Ｓ３５に順次進み、その基板に、連続する複数のセグ
メントが割り当てられるように、そのセグメントを管理
するマッピングテーブル３１０のエントリの設定が行わ
れる（エントリのビットＢ２乃至Ｂ０のうちの、基板が
装着されているスロット（スロット３６０乃至３８０の
いずれか）に対応するビットが１に設定される）。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１６７
【補正方法】変更
【補正内容】
【０１６７】 一方、ステップＳ３１において、ＲＡＭ
８０に小さい順に記憶されている基板の占有するアドレ
ス空間の大きさのうち、一番小さいものが、１セグメン
ト（１ＭＢ）以下であると判定された場合、ステップＳ
３２に進み、その基板に、１セグメントが割り当てられ
るように、エントリの設定が行われる（エントリのビッ
トＢ２乃至Ｂ０のうちの、基板が装着されているサブス
ロット（サブスロット３６０乃至３８０のいずれか）に
対応するビットが１に設定される）。
８０に小さい順に記憶されている基板の占有するアドレ
ス空間の大きさのうち、一番小さいものが、１セグメン
ト（１ＭＢ）以下であると判定された場合、ステップＳ
３２に進み、その基板に、１セグメントが割り当てられ
るように、エントリの設定が行われる（エントリのビッ
トＢ２乃至Ｂ０のうちの、基板が装着されているサブス
ロット（サブスロット３６０乃至３８０のいずれか）に
対応するビットが１に設定される）。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１６８
【補正方法】変更
【補正内容】
【０１６８】 ステップＳ３２またはＳ３５でのマッピ
ングテーブル３１０の設定の処理の後、ステップＳ３６
に進み、ＲＡＭ８０に小さい順に記憶されている基板の
占有するアドレス空間の大きさがすべて読み出されたか
否かが判定される。ステップＳ３６において、ＲＡＭ８
０に小さい順に記憶されている基板の占有するアドレス
空間の大きさがすべて読み出されていないと判定された
場合、ステップＳ３１に戻り、ステップＳ３６でＲＡＭ
８０に小さい順に記憶されている基板の占有するアドレ
ス空間の大きさがすべて読み出されたと判定されるま
で、ステップＳ３１乃至Ｓ３６の処理を繰り返す。
ングテーブル３１０の設定の処理の後、ステップＳ３６
に進み、ＲＡＭ８０に小さい順に記憶されている基板の
占有するアドレス空間の大きさがすべて読み出されたか
否かが判定される。ステップＳ３６において、ＲＡＭ８
０に小さい順に記憶されている基板の占有するアドレス
空間の大きさがすべて読み出されていないと判定された
場合、ステップＳ３１に戻り、ステップＳ３６でＲＡＭ
８０に小さい順に記憶されている基板の占有するアドレ
ス空間の大きさがすべて読み出されたと判定されるま
で、ステップＳ３１乃至Ｓ３６の処理を繰り返す。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１７８
【補正方法】変更
【補正内容】
【０１７８】 さらに、この拡張筐体システム、拡張基
板Ａ，Ｂが、その占有するアドレス空間の大きい順に、
且つアドレスが整合するように配置され、最終的には、 拡張筐体システムのアドレス空間 ４８ＭＢ （アダプタ基板３のアドレス空間 １ＭＢ 未使用領域 ７ＭＢ 拡張基板Ｅのアドレス空間 ８ＭＢ 拡張基板Ｃのアドレス空間 １６ＭＢ 拡張基板Ｄのアドレス空間 １６ＭＢ） 拡張基板Ｂのアドレス空間 ８ＭＢ 拡張基板Ａのアドレス空間 ４ＭＢ 未使用領域 ４ＭＢ のようにアドレス空間が割り当てられる。
板Ａ，Ｂが、その占有するアドレス空間の大きい順に、
且つアドレスが整合するように配置され、最終的には、 拡張筐体システムのアドレス空間 ４８ＭＢ （アダプタ基板３のアドレス空間 １ＭＢ 未使用領域 ７ＭＢ 拡張基板Ｅのアドレス空間 ８ＭＢ 拡張基板Ｃのアドレス空間 １６ＭＢ 拡張基板Ｄのアドレス空間 １６ＭＢ） 拡張基板Ｂのアドレス空間 ８ＭＢ 拡張基板Ａのアドレス空間 ４ＭＢ 未使用領域 ４ＭＢ のようにアドレス空間が割り当てられる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１９６
【補正方法】変更
【補正内容】
【０１９６】 さらに、拡張筐体４（拡張筐体システ
ム）、拡張基板２，２ａが、その占有するアドレス空間
の大きい順に、且つアドレスが整合するように配置され
（ステップＳ８乃至Ｓ１４）、最終的に、 拡張筐体４のアドレス空間 ４８ＭＢ （アダプタ基板３のアドレス空間 １ＭＢ 未使用領域 ７ＭＢ 拡張基板２ｂのアドレス空間 ８ＭＢ 拡張筐体システムＡのアドレス空間 １６ＭＢ （アダプタ基板３ａのアドレス空間 １ＭＢ 未使用領域 １ＭＢ 拡張基板２ｅのアドレス空間 ２ＭＢ 拡張基板２ｃのアドレス空間 ４ＭＢ 拡張基板２ｄのアドレス空間 ８ＭＢ） 拡張筐体システムＢのアドレス空間 １６ＭＢ （アダプタ基板３ｂのアドレス空間 １ＭＢ 未使用領域 ３ＭＢ 拡張基板２ｆのアドレス空間 ４ＭＢ 拡張基板２ｇのアドレス空間 ４ＭＢ 拡張基板２ｈのアドレス空間 ４ＭＢ）） 拡張基板２ａのアドレス空間 ８ＭＢ 拡張基板２のアドレス空間 ４ＭＢ 未使用領域 ４ＭＢ のようにアドレス空間が割り当てられる。
ム）、拡張基板２，２ａが、その占有するアドレス空間
の大きい順に、且つアドレスが整合するように配置され
（ステップＳ８乃至Ｓ１４）、最終的に、 拡張筐体４のアドレス空間 ４８ＭＢ （アダプタ基板３のアドレス空間 １ＭＢ 未使用領域 ７ＭＢ 拡張基板２ｂのアドレス空間 ８ＭＢ 拡張筐体システムＡのアドレス空間 １６ＭＢ （アダプタ基板３ａのアドレス空間 １ＭＢ 未使用領域 １ＭＢ 拡張基板２ｅのアドレス空間 ２ＭＢ 拡張基板２ｃのアドレス空間 ４ＭＢ 拡張基板２ｄのアドレス空間 ８ＭＢ） 拡張筐体システムＢのアドレス空間 １６ＭＢ （アダプタ基板３ｂのアドレス空間 １ＭＢ 未使用領域 ３ＭＢ 拡張基板２ｆのアドレス空間 ４ＭＢ 拡張基板２ｇのアドレス空間 ４ＭＢ 拡張基板２ｈのアドレス空間 ４ＭＢ）） 拡張基板２ａのアドレス空間 ８ＭＢ 拡張基板２のアドレス空間 ４ＭＢ 未使用領域 ４ＭＢ のようにアドレス空間が割り当てられる。
【手続補正１８】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正１９】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
Claims (5)
- 【請求項１】 情報処理装置に装着され、所定の処理を
行う、着脱可能な拡張基板において、 前記拡張基板の占有するアドレス空間の大きさをあらか
じめ記憶している記憶手段を備え、 前記記憶手段に記憶されている大きさのアドレス空間
が、前記情報処理装置のアドレス空間上に適応的に割り
当てられることを特徴とする拡張基板。 - 【請求項２】 前記記憶手段は、読み出し専用のメモリ
であることを特徴とする請求項１に記載の拡張基板。 - 【請求項３】 請求項１または２に記載の拡張基板を装
着するための複数のスロットを設けた情報処理装置にお
いて、 前記スロットに装着された前記拡張基板が占有するアド
レス空間の大きさを認識する認識手段と、 前記認識手段の認識結果に基づいて、情報処理装置のア
ドレスと、前記複数のスロットのうちのいずれかを選択
するためのスロット選択信号との対応関係を設定するス
ロット対応関係設定手段とを備えることを特徴とする情
報処理装置。 - 【請求項４】 請求項３に記載の情報処理装置のスロッ
トを拡張するための拡張筐体システムにおいて、 請求項１または２に記載の拡張基板を装着するための複
数のサブスロットを設けた拡張筐体と、 前記情報処理装置のスロットに装着され、前記拡張筐体
に設けられた複数のサブスロットに装着された前記拡張
基板が占有するアドレス空間の大きさに基づいて、前記
情報処理装置から供給されるアドレスと、前記拡張筐体
に設けられた複数のサブスロットのいずれかを選択する
ためのサブスロット選択信号との対応関係を設定するア
ダプタ手段とを備えることを特徴とする拡張筐体システ
ム。 - 【請求項５】 複数の、請求項４に記載の拡張筐体シス
テムを備え、 前記複数の拡張筐体システムを階層的に縦接続したこと
を特徴とする拡張筐体システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4311449A JPH06139182A (ja) | 1992-10-27 | 1992-10-27 | 情報処理装置、拡張基板、および拡張筐体システム |
| US08/541,979 US5737542A (en) | 1992-10-27 | 1995-10-10 | Information processing device, expansion board and expanding housing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4311449A JPH06139182A (ja) | 1992-10-27 | 1992-10-27 | 情報処理装置、拡張基板、および拡張筐体システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06139182A true JPH06139182A (ja) | 1994-05-20 |
Family
ID=18017358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4311449A Withdrawn JPH06139182A (ja) | 1992-10-27 | 1992-10-27 | 情報処理装置、拡張基板、および拡張筐体システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5737542A (ja) |
| JP (1) | JPH06139182A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11150912B2 (en) | 2018-08-07 | 2021-10-19 | Fujitsu Limited | Apparatus, method and program for legacy boot processing |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6898686B1 (en) * | 2000-08-24 | 2005-05-24 | International Business Machines Corporation | Memory map adjustment to support the need of adapters with large memory requirements |
| US6915365B2 (en) * | 2002-03-22 | 2005-07-05 | Intel Corporation | Mechanism for PCI I/O-initiated configuration cycles |
| US8776049B2 (en) | 2004-10-20 | 2014-07-08 | Seagate Technology Llc | Address aligned resource set allocation in a memory space |
| CN1323362C (zh) * | 2005-09-21 | 2007-06-27 | 杭州华为三康技术有限公司 | 网络设备及其***器件互连资源的分配方法 |
| US7765512B1 (en) * | 2008-03-25 | 2010-07-27 | Xilinx, Inc. | Relocatable circuit implemented in a programmable logic device |
Family Cites Families (16)
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| US5353432A (en) * | 1988-09-09 | 1994-10-04 | Compaq Computer Corporation | Interactive method for configuration of computer system and circuit boards with user specification of system resources and computer resolution of resource conflicts |
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-
1992
- 1992-10-27 JP JP4311449A patent/JPH06139182A/ja not_active Withdrawn
-
1995
- 1995-10-10 US US08/541,979 patent/US5737542A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11150912B2 (en) | 2018-08-07 | 2021-10-19 | Fujitsu Limited | Apparatus, method and program for legacy boot processing |
Also Published As
| Publication number | Publication date |
|---|---|
| US5737542A (en) | 1998-04-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |