JPH07254270A - Ｄｒａｍ素子の複数のバンクを制御する方法と装置 - Google Patents

Ｄｒａｍ素子の複数のバンクを制御する方法と装置

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JPH07254270A
JPH07254270A JP7061512A JP6151295A JPH07254270A JP H07254270 A JPH07254270 A JP H07254270A JP 7061512 A JP7061512 A JP 7061512A JP 6151295 A JP6151295 A JP 6151295A JP H07254270 A JPH07254270 A JP H07254270A
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dram
dram device
row
bank
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JP7061512A
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Partha Raghavachari
ラガヴァチャリ パーサ
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AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
AT&T Corp
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Abstract

(57)【要約】 【目的】非対称ＤＲＡＭ素子と対称ＤＲＡＭ素子の両方
を含むメモリバンクを制御する方法と装置を提供するこ
と。 【構成】 本発明は、ロー（行）とコラム（列）のマト
リックスで配列される複数のメモリセルからなる各ＤＲ
ＡＭ素子の複数のバンクを制御する方法に関する。本発
明のＤＲＡＭ素子の複数のバンクを制御する第１ステッ
プは、バンク内の各ＤＲＡＭ素子の特定セルを明記する
ような来入アドレスを復号化して、この特定セルを含む
ＤＲＡＭ素子のバンクを指定する。その後、この来入ア
ドレスを多重化して、ＤＲＡＭ素子が非対称の場合に
は、特定のセルを含む各ＤＲＡＭ内のローを明記し、同
時に、ＤＲＡＭ素子が対称の場合には、ローを同時に明
記する完全なローアドレスを生成する。この来入アドレ
スは、また多重化されて、ＤＲＡＭ素子が対称の場合に
は、特定セルを含む各ＤＲＡＭ内のコラムを明記し、Ｄ
ＲＡＭ素子が非対称の場合には、コラムを同時に明記す
る完全なコラムアドレスを生成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＤＲＡＭ素子のアドレス
設定を容易にするために、ＤＲＡＭ素子のバンクを制御
する方法と装置に関する。
【０００２】
【従来の技術】コンピュータ等に用いられているＤＲＡ
Ｍ素子は、通常、メモリセルのマトリックスのアレイか
ら構成されている。各ＤＲＡＭ素子内に記憶される情報
量は、マトリックスアレイ内のメモリセルの数と各メモ
リセルに記憶されるビット数に左右される。ある種のＤ
ＲＡＭ素子においては、各メモリセルは１ビットのデー
タを記憶するが、他の種のＤＲＡＭ素子においては、各
メモリセルは４ビットのデータを記憶する。１６Ｍ個の
セル（Ｍは１０４８５７６ビット）で、各セルは１ビッ
トの情報を記憶するＤＲＡＭ素子は、１６Ｍ×１素子と
称し、４Ｍ個のセルを有し、各セルが４ビットの情報を
記憶するＤＲＡＭは、４Ｍ×４素子と称する。
【０００３】このＤＲＡＭ素子内の各メモリセルは、ア
レイ内のセルの場所を指定する唯一のアドレスを有して
いる。この必要とされるアドレスの数は、ＤＲＡＭ素子
内のセル数に依存している。例えば、４Ｍ×４ＤＲＡＭ
は４Ｍ個のアドレスを必要とし、各アドレスは、通常、
２２ビット二進ワードにより表される。このＤＲＡＭ素
子に二進数のアドレス内の各ビットに対し、個別のアド
レスラインを具備する代わりに、多くのＤＲＡＭ素子
は、そのアドレスラインを多重化して、最大のロー
（行）アドレス、あるいは、コラム（列）アドレスの大
きいほうと同じ数のラインを必要とする。
【０００４】多重化されたアドレスラインを有するＤＲ
ＡＭ内のマトリックスアレイの特定のセルの位置を特定
するために、問題のメモリセルを有するローを特定する
ローアドレスが、まずアドレスラインに送信される。こ
のローアドレスは、復号化され、この特定のセルを対応
するローを選択する。その後、この特定のメモリセルを
有するコラムのアドレスをアドレスラインに送信する。
同様に、このコラムアドレスが復号化されて、この特定
セルを対応するコラムが選択される。このローアドレス
とコラムアドレスの組み合わせは、マトリックスアレイ
内の各メモリセルの位置を完全に特定することができ
る。正方形のメモリセルのアレイ（２０４８ロー×２０
４８コラム）の４Ｍ×４ＤＲＡＭ素子の場合には、１１
ビットが各ローアドレスと各コラムアドレスを特定する
のに必要で、これにより、１１本のアドレスラインが必
要となる。このような正方形のメモリセルのアレイを有
するＤＲＡＭ素子は対称なＤＲＡＭ素子という。
【０００５】現在のところ、４Ｍ以上の密度を有するＤ
ＲＡＭ素子は、正方形のメモリセルのアレイの形態では
なく、長方形のメモリセルのアレイの形態で製造されて
おり、通常コラムよりもローのほうが大きい。このよう
にメモリセルを配置する利点は、各ローのセルをリフレ
ッシュするのに必要なピークエネルギが小さいからであ
る。というのは、各ローは同一数のセルを有する対称Ｄ
ＲＡＭ素子に比較して、より少ない数のセルを有してい
るからである。このように長方形のメモリセルのアレイ
を有するＤＲＡＭは、非対称ＤＲＡＭと称する。対称Ｒ
ＡＭ素子が同一長さのローアドレスとコラムアドレスを
有するのに対し、非対称ＤＲＡＭは長いローアドレスと
短いコラムアドレスとを有する。このように４０９６ロ
ー×１０２４コラムのセルからなるマドリックスアレイ
を有する４Ｍ×４ＤＲＡＭ素子の場合には、１２ビット
が各ローのアドレスを特定するのに必要であるが、一
方、１０アドレスのみが各コラムアドレスを特定するの
に必要である。
【０００６】複数のＤＲＡＭ素子を採用するシステムに
おいては、このＤＲＡＭ素子のセルのアドレスを特定す
るタスクは、プロセッサにより提供されるセルアドレス
に応答するメモリコントローラにより実行される。現在
のところ、ＤＲＡＭ素子のバンクを制御するために用い
られるメモリコントローラは、非対称ＤＲＡＭあるいは
対称ＤＲＡＭの何れかに対し、特定のローアドレスとコ
ラムアドレスを提供しており、両方のＤＲＡＭに対し
て、提供はしていない。
【０００７】かくして、同一のメモリバンク内に非対称
ＤＲＡＭ素子と対称ＤＲＡＭ素子とを混合して配置する
ことはできない。非対象ＤＲＡＭ素子が実現し、そし
て、対称ＤＲＡＭ素子との互換性を確保することは、１
つのメモリバンク内に両方のタイプの素子を採用できる
点で好ましい。特に、同一密度の対称ＤＲＡＭと非対称
ＤＲＡＭの多くは、外見は同一のため、それらを区別す
ることは難しい。しかし、現在のメモリコントローラ
は、対称ＤＲＡＭと非対称ＤＲＡＭの両方をアドレスす
ることができないために、このような素子を分離して配
置しなければならない。
【０００８】
【発明が解決しようとする課題】従って、本発明の目的
は、非対称ＤＲＡＭ素子と対称ＤＲＡＭ素子の両方を含
むメモリバンクを制御する方法と装置を提供することで
ある。
【０００９】
【課題を解決するための手段】本発明は、ロー（行）と
コラム（列）のマトリックスで配列される複数のメモリ
セルからなる各ＤＲＡＭ素子の複数のバンクを制御する
方法に関する。本発明のＤＲＡＭ素子の複数のバンクを
制御する第１ステップは、バンク内の各ＤＲＡＭ素子の
特定セルを明記するような来入アドレスを復号化して、
この特定セルを含むＤＲＡＭ素子のバンクを指定する。
その後、この来入アドレスを多重化して、ＤＲＡＭ素子
が非対称の場合には、特定のセルを含む各ＤＲＡＭ内の
ローを明記し、同時に、ＤＲＡＭ素子が対称の場合に
は、ローを同時に明記する完全なローアドレスを生成す
る。この来入アドレスは、また多重化されて、ＤＲＡＭ
素子が対称の場合には、特定セルを含む各ＤＲＡＭ内の
コラムを明記し、ＤＲＡＭ素子が非対称の場合には、コ
ラムを同時に明記する完全なコラムアドレスを生成す
る。
【００１０】このようなアドレスが生成されると、この
完全なローアドレス値と、その後の完全なコラムアドレ
ス値とが指定されたＤＲＡＭ素子に入力される。このＤ
ＲＡＭ素子が、アドレスを受信すると、ローを明記する
のに、必要な量の完全なローアドレスのみが復号化され
て、アクセスされるべきセルを含むローを選択する。そ
の後、完全なコラムを特定するのに、必要な量の完全な
コラムアドレス値のみ復号化されて、特定のセルを含む
コラムを選択する。非対称ＤＲＡＭ素子のローアドレス
を明記するのに必要でない余分な完全なローアドレス値
の一部は、この復号化ステップの間無視される。同様
に、非対称ＤＲＡＭ素子のコラムアドレスを明記するの
に、必要でない余分な完全なコラムアドレスの一部は、
この復号化ステップの間同様に無視される。
【００１１】上記の方法により、完全なローとコラムア
ドレスの値を同一バンク内の非対称ＤＲＡＭ素子と対称
ＤＲＡＭ素子の両方に提供することにより、この非対称
ＤＲＡＭ素子と対称ＤＲＡＭ素子の両方のアドレス指定
が可能となる。完全なローアドレスとコラムアドレス
は、それぞれＤＲＡＭ素子が対称および非対称の時に、
誤りビットを含むこともあるが、各アドレス値における
このような誤りビットは、復号化プロセスの間無視され
る。かくして、ＤＲＡＭ素子が対称非対称に関わらず、
特定のセルは常に適正にアドレス指定される。
【００１２】
【実施例】図１において、ＤＲＡＭ素子１０は、４Ｍ×
４型の素子で、メモリセル１４からなるマトリックスア
レイ１２を有している。このメモリセル１４はローとコ
ラムに配列されている。この実施例においては、マトリ
ックスアレイ１２は２０４８個のロー×２０４８個のコ
ラムからなるメモリセル１４を有しており、各メモリセ
ル１４は４ビットのデータを保持し、その結果、このア
レイの全記憶容量は１６Ｍである。
【００１３】図１のＤＲＡＭ素子１０のマトリックスア
レイ１２は、等しい数のローとコラムからなるが、この
マトリックスアレイ１２は必ずしも対称である必要はな
い。図１の点線に示すように、マトリックスアレイ１２
は非対称でもよく、この場合、コラム数よりロー数のほ
うが多い、例えば、メモリセル１４の２０４８ロー×２
０４８コラムの代わりに、マトリックスアレイ１２を４
０９６ロー×１０２４コラムの１４から構成することも
できる。ここに記載したＤＲＡＭ素子１０は、異なるサ
イズのマトリックスアレイ１２を有する素子でもよい。
【００メモリセル１４】ＤＲＡＭ素子１０のマトリック
スアレイ１２内の各メモリセル１４に対するアクセス
は、セルのアドレスを特定することにより、そこをデー
タを書き込んだり、読み込んだりすると、データは、マ
トリックスアレイ１２のメモリセル１４にデータバス１
５を介して、メモリセル１４に書き込んだり、メモリセ
ル１４から読み出したりされる。各個別のメモリセル１
４に唯一にアドレスするために必要なビット数は、マト
リックスアレイ１２のサイズに依存する。２０４８ロー
×２０４８コラムのセルを有する図１のマトリックスア
レイ１２については、２２ビットが各セルのアドレスを
明記するために必要である。より大きなアレイ（すなわ
ち、より大きなローとコラムを有するアレイ）は、メモ
リセル１４の位置を明記するために、より多くのアドレ
スを必要とし、一方、小さなアレイはより小さなアドレ
スでよい。
【００１５】必要とされるアドレスの数を減らすため
に、ＤＲＡＭ素子１０は、各来入アドレスを多重化して
いる。この実施例においては、ＤＲＡＭ素子１０には１
１ビットのアドレスバス１６を具備し、各アドレスバス
のラインは、１１個のアドレスビットＡ10−Ａ0の内に
１つを搬送し、これらは全体で、ローアドレスあるいは
コラムアドレスの何れかを明記している。ＤＲＡＭ素子
１０内の特定のメモリセル１４にアドレスするために、
１１ビットのローアドレスがアドレスバス１６に供給さ
れて、特定のメモリセル１４を含むローのアドレスを明
記している。その後、１１ビットのコラムアドレスがア
ドレスバス１６に入力されて、アクセスされるべきメモ
リセル１４を含むコラムのアドレスを明記している。よ
り大きなマトリックスアレイ１２は、１１ビット以上の
ローアドレスとコラムアドレスとを必要とする。
【００１６】このアドレスバス１６は、ローアドレスバ
ッファ１８に入力され、このローアドレスバッファ１８
は、ＲＡＳ信号ライン１９上を搬送されるローアドレス
ストロボ（Row Address Strobe：ＲＡＳ）信号により制
御される。このＲＡＳ信号はローアドレスがアドレスバ
ス１６上に存在する時には、活性状態になり、その結
果、このローアドレスは、ＲＡＳ信号が１から０に遷移
する時に、ローアドレスバッファ１８内にラッチされ
る。このローアドレスバッファ１８内の保持されたロー
アドレスは、その後、ローデコーダ２０により復号化さ
れる。このローデコーダ２０は各々がマトリックスアレ
イ１２内のローの１つに結合される一組のライン２２を
制御している。このローデコーダ２０はこのローアドレ
スを復号化し、その後、ライン２２の対応する一本を活
性化して、そのアドレスがローアドレスバッファ１８内
にラッチされた値に対応するメモリセル１４のローを選
択する。
【００１７】このアドレスバス１６は、またコラムアド
レスバッファ２４にも接続され、このコラムアドレスバ
ッファ２４はＣＡＳ信号ライン２５に搬送されるコラム
アドレスストロボ（Column Address Strobe：ＣＡＳ）
信号により制御され、これはローアドレスバッファ１８
がＲＡＳ信号ライン１９上を搬送されるＲＡＳ信号によ
り制御されるのと同様に行われる。このコラムアドレス
は、ＣＡＳ信号が１から０に遷移したときに、コラムア
ドレスバッファ２４にラッチされる。このコラムアドレ
スバッファ２４内にラッチされたアドレスはコラムデコ
ーダ２６により復号化される。このコラムデコーダ２６
はそれぞれがマトリックスアレイ１２内のコラムの一つ
を制御する一組のライン２８を制御している。ローデコ
ーダ２０と同様に、コラムデコーダ２６はコラムアドレ
スバッファ２４内にラッチされたコラムアドレスワード
を復号化して、このコラムアドレス値（ワード）に対応
するセルを有する特定のコラムを選択する
【００１８】各メモリセル１４がアドレスされる一般的
な方法は、ＤＲＡＭ素子１０が対称、あるいは非対称の
マトリックスアレイ１２を有するかどうかに関わらず同
一である。各場合、ローアドレスとコラムアドレスはア
ドレスバス１６上に順番に配置される。非対称ＤＲＡＭ
素子と対称ＤＲＡＭ素子内の各個別のメモリセル１４を
アドレスすることで唯一の異なる点は非対称ＤＲＡＭ素
子に対する各ローアドレスはコラムアドレスよりも長い
という点である。その理由は、メモリセル１４からなる
マトリックスアレイ１２のローの数はコラムの数よりも
大きいからである。
【００１９】各ＤＲＡＭ素子１０は書き込み信号ライン
２９を有し、このライン２９上に書き込み信号（ＷＥ）
が搬送されて、マトリックスアレイ１２内にデータを書
き込むために書き込み動作を発生すべきかどうかを指示
する。この信号ＷＥが１から０に遷移すると、データが
特定されたローアドレスとコラムアドレスとを有するマ
トリックスアレイ１２のメモリセル１４内に書き込まれ
る。
【００２０】図２において、複数のＤＲＡＭ素子１０を
有する回路基板の形態に形成されているメモリシステム
３０が図示されている。この実施例において、メモリシ
ステム３０内のＤＲＡＭ素子１０は、８個のメモリバン
ク３２0−３２7のように配置され、当然のことながら、
これより大きい、または小さいバンクも可能である。各
バンク内のＤＲＡＭ素子１０の数は記憶されるべきデー
タワードのサイズに依存している。この実施例において
は、各バンクは、３２ビットのワードを記憶する。ＤＲ
ＡＭ素子１０内のメモリセル１４（図１）が４ビットを
記憶する場合には、８個のＤＲＡＭ素子１０が３２ビッ
トのデータワードを記憶するために、各バンクが必要で
なる。ＤＲＡＭ素子１０内の各メモリセル１４により記
憶されるビット数とメモリバンク３２0−３２7の各々に
記憶されるワードのサイズに依存して、各バンクは８以
上、あるいは８以下のＤＲＡＭ素子１０を有する。
【００２１】メモリバンク３２0−３２7の各バンク内の
各ＤＲＡＭ素子１０は、アドレスバス１６を有し、この
アドレスバス１６は同一バンク内の他のＤＲＡＭ素子の
アドレスバスにも接続されている。かくして、各バンク
内のＤＲＡＭ素子１０のアドレスバス１６の並列組み合
わせは、そのバンクに対するアドレスバスとして機能す
る。各メモリバンク３２0−３２7のアドレスバス１６
は、他のバンクのアドレスバスに接続されている。この
ようにして、１個のアドレスが、集合的に表されたアド
レスバス１６上に、一度に全てのメモリバンク３２0−
３２7に入力される。各ＤＲＡＭ素子１０のデータバス
１５は、別バンク内の他のＤＲＡＭ素子の各々のデータ
バスに接続されている。各バンクのこの共通のデータバ
ス１５は、他のバンクの共通のデータバスにも並列に接
続される。かくして、このメモリシステム３０は、デー
タバス１５とアドレスバス１６の両方を有する。
【００２２】各バンク内の各ＤＲＡＭ素子１０は、ＲＡ
Ｓ信号ライン１９とＣＡＳ信号ライン２５とを有し、こ
れらはそれぞれ同一バンク内の他のＤＲＡＭ素子のＲＡ
ＳラインとＣＡＳラインとに接続されている。このよう
にして、各バンク内のＤＲＡＭ素子１０のＲＡＳ信号ラ
イン１９とＣＡＳ信号ライン２５との並列組み合わせ
は、そのバンクに対するそれぞれＲＡＳラインとＣＡＳ
ラインとして機能する。各メモリバンク３２0−３２7に
は、個別のＲＡＳ信号とＣＡＳ信号が供給されるが、こ
れらの信号はそれぞれバンク３２0−３２7に対応するこ
とを明らかにするために、ＲＡＳ０、ＣＡＳ０、ＲＡＳ
１、ＣＡＳ１…ＲＡＳ７、ＣＡＳ７と符号をつける。メ
モリバンク３２0−３２7内の特定の一つ内のＤＲＡＭ素
子１０にアクセスするために、そのバンクのＲＡＳライ
ンとＣＡＳラインが活性化され、一方、他のバンクのＲ
ＡＳラインとＣＡＳラインは活性化されないままであ
る。かくして、同一アドレスがメモリバンク３２0−３
２7に一斉に加えられたとしても、ＲＡＳ信号ライン１
９とＣＡＳ信号ライン２５が順に活性化されるバンクの
みがアドレスバス１６上のアドレスに応答する。
【００２３】アドレスバス１６の場合と同様に、各バン
ク内の各ＤＲＡＭ素子１０のライン２９は同一バンク内
の他のＤＲＡＭ素子の書き込み信号ラインに接続されて
いる。さらに、メモリバンク３２0−３２7の各バンクの
ライン２９は他のバンクの書き込み信号ラインに接続さ
れている。かくして、この共通書き込み信号バスに書き
込み信号ＷＥを活性化することにより、データはメモリ
バンク３２0−３２7の内、活性化されたＲＡＳラインと
ＣＡＳラインを有するバンク内のＤＲＡＭ素子１０に書
き込まれる。
【００２４】本発明によれば、メモリバンク３２0−３
２7内のＤＲＡＭ素子１０の制御は、図３に示されたメ
モリコントローラ３４により行われる。このメモリコン
トローラ３４は、メモリバンク３２0−３２7内のＤＲＡ
Ｍ素子１０のアドレス指定を制御するが、これはＤＲＡ
Ｍ素子が対称かどうかに関わらず行われ、その結果、各
バンクには非対称ＤＲＡＭ素子及び／または対称ＤＲＡ
Ｍ素子を搭載できる。このメモリコントローラ３４は、
アドレス指定機能をＲＡＳ信号とＣＡＳ信号、さらに完
全なローアドレスと完全なコラムアドレスをバス３５上
に供給されるアドレスされるべきメモリセル１４を明記
する来入アドレスに従って生成することにより、アドレ
ス指定機能を実行する。このメモリコントローラ３４に
より生成されたＲＡＳ信号とＣＡＳ信号はバス３５上の
アドレス値により明記されたメモリセル１４を有するＤ
ＲＡＭ素子１０を含む特定のバンクを指定する。この完
全なローアドレスと完全なコラムアドレスは、それぞれ
指定されたバンク内のＤＲＡＭ素子１０のメモリセル１
４のローとコラムとをそれぞれ特定し、これはＤＲＡＭ
素子が対称かどうかに関わらず行われ、これにより同一
バンク内の対称ＤＲＡＭ素子と非対称ＤＲＡＭ素子のア
ドレス指定が可能となる。
【００２５】このメモリコントローラ３４は、状態マシ
ン３６を有し、この状態マシン３６は、ロー／コラムア
ドレスマルチプレクサ３８とＲＡＳ／ＣＡＳ／ＷＥ生成
器４２を制御する。このＲＡＳ／ＣＡＳ／ＷＥ生成器４
２は、バス３５上のアドレスの一部を復号化し、ＲＡＳ
信号とＣＡＳ信号を生成して、アドレスされるべきメモ
リバンク３２0−３２7の適切な一つを指定（選択）す
る。このロー／コラムアドレスマルチプレクサ３８は、
メモリバンク３２0−３２7内のＤＲＡＭ素子１０の構成
に従って、バス３５上の来入アドレスを多重化して指定
されたバンク内の特定のセルにアクセスするために必要
な完全なローアドレスとコラムアドレスを生成する。こ
のロー／コラムアドレスマルチプレクサ３８の詳細は図
７に示す。ＲＡＳ／ＣＡＳ／ＷＥ生成器４２は従来構成
のもので、プロセッサ（図示せず）からの外部制御信号
に応答して、書き込み信号ＷＥを生成する。
【００２６】ロー／コラムアドレスマルチプレクサ３８
を制御する以外に、状態マシン３６は、初期化アドレス
生成器４４を制御し、この初期化アドレス生成器４４
は、メモリシステム３０を初期化する間、４個の第１ア
ドレスを各々生成する。これらの４個の第１アドレスは
存在アドレスと称する。それはこれらのアドレスは初期
化アドレスの間、各メモリバンク３２0−３２7内のＤＲ
ＡＭ素子１０内にアクセスされるべきメモリセル１４を
明記するからである。この初期化アドレスは、各バンク
内に存在するＤＲＡＭ素子を決定するために、ＤＲＡＭ
素子にデータを書き込んだり、ＤＲＡＭ素子からデータ
を読み出ししたりするために、メモリシステム３０がパ
ワーアップした直後に行われるものである。この初期化
アドレス生成器４４は、また４個の第２アドレス（サイ
ズアドレス）を生成し、この第２アドレスは初期化プロ
セスの間アクセスされる各バンク内の各ＤＲＡＭ素子１
０内の４個のメモリセル１４を明記する。これらの４個
のロケーションはＤＲＡＭデバイスのサイズ（密度）を
確かめるために、ＤＲＡＭにデータを書き込んだり、Ｄ
ＲＡＭ素子からデータを読み出ししたりするためにアク
セスされる。
【００２７】さらに、状態マシン３６は、初期化データ
生成器／コンパレータ４６を制御する。この初期化デー
タ生成器／コンパレータ４６は、各４個のデータパター
ンを初期化プロセスの間に４個の存在アドレスに配置さ
れているメモリセル１４の内の対応する１つに書き込
む。この各書き込み動作の後、４個の存在アドレスのメ
モリセル１４は、初期化データ生成器／コンパレータ４
６により読み出されて、各セルに予め書き込まれた特定
のデータパターンがＤＲＡＭ素子１０の存在を確認する
ために、適切に読み出されたか否かを決定する。また、
初期化データ生成器／コンパレータ４６は、メモリバン
ク３２0−３２7内のＤＲＡＭ素子１０のサイズを決定す
るために、４個のサイズアドレスに配置された４個のメ
モリセル１４に４個のデータパターンを書き込み、そし
て、この４個のセルから４個のデータパターンを読み出
すように機能する。メモリバンク３２0−３２7内のＤＲ
ＡＭ素子１０の存在とサイズを決定することにより、メ
モリシステム３０の構成は、ＤＲＡＭ素子１０の通常の
アドレス指定のために、完全なローアドレスと完全なコ
ラムアドレスを生成するために確立される。
【００２８】図４において、状態マシン３６は、パワー
アップ状態でセットされるパワーアップリセットディテ
クタ４８を有する。実際には、パワーアップリセットデ
ィテクタ４８は、外部制御信号により、パワーアップ状
態で活性状態となるようセットされる。このパワーアッ
プリセットディテクタ４８は、状態マシン５２のセット
に結合された組み合わせ論理回路５０を活性化する。こ
の状態マシン５２は、組み合わせ論理回路５０からの信
号に応答して、制御信号デコーダ５４により復号化され
た一組の信号を生成し、制御信号を発生して、ロー／コ
ラムアドレスマルチプレクサ３８と初期化アドレス生成
器４４と初期化データ生成器／コンパレータ４６とを制
御する。組み合わせ論理回路５０と状態マシン５２の構
成は、初期化アドレス生成器４４と図５、６に対して説
明した初期化データ生成器／コンパレータ４６と、図７
に関して説明したロー／コラムアドレスマルチプレクサ
３８から、当業者が容易に製造することができる。
【００２９】図４に示したように、初期化アドレス生成
器４４は、存在アドレスマルチプレクサ５６を有し、こ
の存在アドレスマルチプレクサ５６は、４個のアドレス
ＡＤＤＲ０、ＡＤＤＲ１、ＡＤＤＲ２、ＡＤＤＲ３の１
つのアドレスを状態マシン３６の制御信号に応答して、
バッファ５８に選択的に転送する。バッファ５８により
受信されたアドレスは、メモリシステム３０に図４の状
態マシン３６からの制御信号に応答して、パワー状態に
なると、アドレスバス１６を介して転送される。
【００３０】この４個のアドレスＡＤＤＲ０、ＡＤＤＲ
１、ＡＤＤＲ２、ＡＤＤＲ３は、「存在アドレス」（pr
esence addresses）と称し、それは、ＤＲＡＭ素子１０
が存在するか否かを決定するために、アクセスされる各
バンク内のアドレスを表すからである。各存在アドレス
は、メモリバンク３２0−３２7の何れか内に存在すると
予測される最小密度のＤＲＡＭ素子１０（２５６Ｋ）の
ために、有効アドレスロケーションを表すよう選択され
る。存在アドレスマルチプレクサ５６は、「存在アドレ
ス」ＡＤＤＲ０、ＡＤＤＲ１、ＡＤＤＲ２、ＡＤＤＲ３
の１つを選択的に転送するよう機能する。
【００３１】この実施例においては、４個の存在アドレ
スＡＤＤＲ０、ＡＤＤＲ１、ＡＤＤＲ２、ＡＤＤＲ３は
以下の表のように選択される。 表１ ADDR0= [ROW0(0 0000 0000 0000) COL0(0 0000 1111 1111)] ADDR1= [ROW1(0 0100 0000 0001) COL1(0 0010 1111 1111)] ADDR2= [ROW2(0 1100 0000 0011) COL2(0 0110 1111 1111)] ADDR3= [ROW3(1 1100 0000 0111) COL3(1 1110 1111 1111)] 各存在アドレスＡＤＤＲ０、ＡＤＤＲ１、ＡＤＤＲ２、
ＡＤＤＲ３は、１３ビットのローアドレス部分と１３ビ
ットのコラムアドレス部分からなる。かくして、各存在
アドレスＡＤＤＲ０、ＡＤＤＲ１、ＡＤＤＲ２、ＡＤＤ
Ｒ３は、十分な長さのローアドレス部分を有し、図１の
８１９２ローアドレス×２０４８コラムアドレスのセル
からなる１６Ｍ非対称ＤＲＡＭ素子のアドレス指定が可
能となる。１６Ｍのロケーションを有する対称、あるい
は非対称の１６ＭＤＡＲＡＭ素子の何れも現在のところ
市販されてはいないか、将来市販されるであろう。メモ
リバンク３２0−３２7が、より大きな密度のＤＲＡＭ素
子を有する場合には、存在アドレスＡＤＤＲ０、ＡＤＤ
Ｒ１、ＡＤＤＲ２、ＡＤＤＲ３の長さをそれに応じて増
加しなければならない。しかし、その長さを問わず、こ
の存在アドレスは最小素子のＤＲＡＭ素子内の４個の有
効ロケーションを選択できる。この存在アドレスＡＤＤ
Ｒ０、ＡＤＤＲ１、ＡＤＤＲ２、ＡＤＤＲ３が、１６Ｍ
未満のＤＲＡＭ素子に適用される場合には、各存在アド
レスの高次ビットは、このような状況下では不要とな
る。
【００３２】初期化アドレス生成器４４は、存在アドレ
スマルチプレクサ５６に加えて、サイズアドレスマルチ
プレクサ６０を有し、このサイズアドレスマルチプレク
サ６０は、４個の第２アドレスＡＤＤＲ０’、ＡＤＤＲ
１’、ＡＤＤＲ２’、ＡＤＤＲ３’の１つを状態マシン
３６からの制御信号に応答して、バッファ６２に選択的
に送信する。バッファ５８と同様、このバッファ６２
は、アドレスバス１６に接続されて、バッファの中身を
状態マシン３６からの制御信号に応答して、バスに転送
する。
【００３３】この第２アドレスＡＤＤＲ０’、ＡＤＤＲ
１’、ＡＤＤＲ２’、ＡＤＤＲ３’は、「サイズ」（si
ze）アドレスと称し、それは、これらの第２アドレス
は、各バンク内のＤＲＡＭ素子１０のサイズを決定する
ために、呼び出されたり、読み込まれたりするデータが
その中に配置される４個のメモリセル１４の対応する１
つのロケーションを指定するからである。この実施例に
おいては、このサイズアドレスＡＤＤＲ０’、ＡＤＤＲ
１’、ＡＤＤＲ２’、ＡＤＤＲ３’は以下のように選択
される。
【００３４】 表２ (ROW0 = 0 0000 0000 0000, COL0 = 0 0000 1111 1111), (ROW1 = 0 0100 0000 0000, COL1 = 0 0010 1111 1111), (ROW2 = 0 1100 0000 0000, COL2 = 0 0110 1111 1111), (ROW3 = 1 1100 0000 0000, COL3 = 1 1110 1111 1111),
【００３５】各サイズアドレスＡＤＤＲ０’、ＡＤＤＲ
１’、ＡＤＤＲ２’、ＡＤＤＲ３’は、個別のメモリセ
ル１４（図１）を指定し、この個別のメモリセル１４
は、ＤＲＡＭ密度の差に応じた距離（間に入るセルの数
により測定した）により、次の連続するサイズアドレス
により指定されたセルと分離されたものである。かくし
て、このサイズアドレスＡＤＤＲ０’は、２５６Ｋ以上
の密度を有するＤＲＡＭ素子内のメモリセル１４を指定
する。これに対し、サイズアドレスＡＤＤＲ１’は、少
なくとも１Ｍ密度を有するＤＲＡＭ素子内にのみ存在す
るメモリセル１４を指定し、サイズアドレスＡＤＤＲ
２’、ＡＤＤＲ３’は、それぞれ少なくとも４Ｍ密度と
１６Ｍ密度を有する素子内にのみ存在するメモリセル１
４を指定する。
【００３６】各存在アドレスＡＤＤＲ０、ＡＤＤＲ１、
ＡＤＤＲ２、ＡＤＤＲ３とサイズアドレスＡＤＤＲ
０’、ＡＤＤＲ１’、ＡＤＤＲ２’、ＡＤＤＲ３’と
は、ＤＲＡＭ素子が対称か否かに関わらず、ＤＲＡＭ素
子１０内において、同一のロケーションを有するセルを
特定するようを選択される。
【００３７】このようにして、存在アドレスとサイズア
ドレスを用いて、その対称性には無関係に、ＤＲＡＭ素
子１０の存在とサイズとをそれぞれ検知する。図４にお
いて、初期化データ生成器／コンパレータ４６は、デー
タマルチプレクサ６４を有し、このデータマルチプレク
サ６４は、４個の３２ビットデータパターン０００…０
０００、１１１…１１１１、１０１０‥１０１０と０１
０１…０１０１の１つを選択的に状態マシン３６の２ビ
ット制御信号の状態に応じて、バッファ６６に転送す
る。この各４個のデータパターンは、それぞれＤ０、Ｄ
１、Ｄ２、Ｄ３と称するが、これは従来の信号生成器
（図示せず）により生成される。状態マシン３６からの
制御信号に応答して、このバッファ６６は、それにより
保持された値をデータバス１５に転送する。
【００３８】データマルチプレクサ６４からの出力信号
は、データバス１５に結合された３２ビットの排他的Ｏ
Ｒコンパレータ６８に供給される。この排他的ＯＲコン
パレータ６８は、データマルチプレクサ６４により転送
されたパターンと、図３のメモリバンク３２0−３２7の
指定された１つのＤＲＡＭ素子１０を介して読み出され
たデータパターンと排他的ＯＲ論理処理をする。このよ
うにして、排他的ＯＲコンパレータ６８は、各メモリバ
ンク３２0−３２7のＤＲＡＭ素子１０内に書き込まれた
データパターンＤ０、Ｄ１、Ｄ２、Ｄ３の１つが、その
データパターンから完全に読み出されたか否かを決定す
る。
【００３９】排他的ＯＲコンパレータ６８の出力信号
は、状態マシン３６の制御下でレジスタ７０に供給され
る（登録される）。このレジスタ７０に保持されたビッ
トは、組み合わせ論理回路７２により処理されて、レジ
スタ７０により保持された３２ビットパターンが図３の
メモリバンク３２0−３２7の指定された１つ内に書き込
まれたデータパターンと同一バンクから、その後、読み
出されたデータパターンとの間の整合（マッチング）を
表すか否かを決定する。組み合わせ論理回路７２の出力
信号は、状態レジスタ７４内に記憶される。
【００４０】この初期化データ生成器／コンパレータ４
６は、存在アドレスＡＤＤＲ０、ＡＤＤＲ１、ＡＤＤＲ
２、ＡＤＤＲ３に一致するメモリセル１４内、およびサ
イズアドレスＡＤＤＲ０’、ＡＤＤＲ１’、ＡＤＤＲ
２’、ＡＤＤＲ３’に一致するメモリセル１４に書き込
まれた４個のデータパターンＤ０、Ｄ１、Ｄ２、Ｄ３
が、そこから完全に呼び出されたか否かを決定する。デ
ータマルチプレクサ６４により転送された４個のデータ
パターンの各々が書き込まれ、そして、その存在アドレ
スに一致する４個のメモリセル１４から完全に読み出さ
れたか否かを決定することにより、初期化データ生成器
／コンパレータ４６はメモリバンク３２0−３２7内のＤ
ＲＡＭ素子１０の存否を決定する。初期化データ生成器
／コンパレータ４６により得られた情報は、どのＤＲＡ
Ｍ素子１０が状態レジスタ７４内に記憶されているかを
表す。同様に、データマルチプレクサ６４により転送さ
れた４個のデータパターンの各々が、それぞれサイズア
ドレスＡＤＤＲ０’、ＡＤＤＲ１’、ＡＤＤＲ２’、Ａ
ＤＤＲ３’に一致するセルに書き込まれ、そこから完全
に読み出されたか否かを決定することにより、初期化デ
ータ生成器／コンパレータ４６は図３のメモリバンク３
２0−３２7内のＤＲＡＭ素子１０の密度を決定する。
【００４１】次に、ＤＲＡＭ素子１０の存在を決定する
ために、初期化データ生成器／コンパレータ４６と初期
化アドレス生成器４４が動作する状態を図５のフロチャ
ートを用いて説明する。メモリバンク３２0−３２7内の
ＤＲＡＭ素子１０の存在を決定するプロセスは、レジス
タ７０等の様々な素子がクリアされるような開始指示の
実行により開始される（ステップ７６）。その後、ステ
ップ７８が実行されて、図３のメモリバンク３２0−３
２7の全てにデータを書き込み、そして、そこからデー
タを読み出すことによりテストされる。図５のプロセス
の開始に当たり、メモリバンク３２0−３２7がテストさ
れておらず、その結果、後続のステップ７８の後、ステ
ップ８０が実行されて、次のテストされてないバンク
（例えば、第１の例としてはバンク３２0）がテストの
ために選択される。ステップ８０の後、ステップ８２が
実行され、そこで、データパターンＤ０、Ｄ１、Ｄ２、
Ｄ３が現在選択されたバンク内のＤＲＡＭ素子１０内の
アドレスＡＤＤＲ０、ＡＤＤＲ１、ＡＤＤＲ２、ＡＤＤ
Ｒ３に一致するメモリセル１４内に書き込まれる。かく
して、このデータパターンＤ０は、アドレスＡＤＤＲ０
のメモリセル１４に書き込まれ、データパターンＤ１
は、アドレスＡＤＤＲ１のセルに書き込まれ、以下同様
である。次のステップ８４を実行し、アドレスＡＤＤＲ
０、ＡＤＤＲ１、ＡＤＤＲ２、ＡＤＤＲ３のメモリセル
１４は、順番に読み出され、そこから読み出されたデー
タは、そこに以前書き込まれたデータパターンと比較さ
れ、このデータパターンＤ０、Ｄ１、Ｄ２、Ｄ３のそれ
ぞれは、アドレスＡＤＤＲ０、ＡＤＤＲ１、ＡＤＤＲ
２、ＡＤＤＲ３に存在するか否かを決定する。
【００４２】各データパターンＤ０、Ｄ１、Ｄ２、Ｄ３
が、対応する存在アドレスＡＤＤＲ０、ＡＤＤＲ１、Ａ
ＤＤＲ２、ＡＤＤＲ３のそれぞれから読み出されると、
このデータパターンがその中に書き込まれるＤＲＡＭ素
子１０は存在するものと見なされる。以前に書き込まれ
たデータパターンＤ０、Ｄ１、Ｄ２、Ｄ３の各々が存在
アドレスＡＤＤＲ０、ＡＤＤＲ１、ＡＤＤＲ２、ＡＤＤ
Ｒ３の対応する１つから、読み出し不可能なことは、Ｄ
ＲＡＭ素子が存在しないことを意味する。物理的に存在
してもＤＲＡＭ素子１０はそこに書き込んだり、読み出
すことができない場合もある。このような欠陥素子は存
在しないものと見なされる。
【００４３】ステップ８４の後、ステップ７８を再度実
行する。図３のメモリバンク３２0−３２7の全てが、デ
ータパターンＤ０、Ｄ１、Ｄ２、Ｄ３をそれぞれアドレ
スＡＤＤＲ０、ＡＤＤＲ１、ＡＤＤＲ２、ＡＤＤＲ３に
書き込み、そして、そこからデータパターンを読み出す
ことによりテストされる。その後、ステップ８０、８
２、８４が順番に再度実行される。一旦、全てのメモリ
バンク３２0−３２7がテストされると、その後、ステッ
プ７８の後、ステップ８６が実行され、このプロセスは
終了する。その後、ステップ８８が実行され、状態レジ
スタ７４にメモリバンク３２0−３２7の各々がテストを
終了したか、あるいは失敗したかを指示するデータが書
き込まれ、これは各バンク内のＤＲＡＭ素子１０の必要
の数の存在、あるいは、不存在により表される。
【００４４】各バンクがステップ８４で課されたテスト
をパスするために、各４個のデータパターンＤ０、Ｄ
１、Ｄ２、Ｄ３は、バンク内の各ＤＲＡＭ素子内の存在
アドレスＡＤＤＲ０、ＡＤＤＲ１、ＡＤＤＲ２、ＡＤＤ
Ｒ３の対応する１つから適正に読み出されなければなら
ない。バンク内のＤＲＡＭ素子１０のどれかがこのテス
トに不合格になったことは、テストを不合格になった素
子は存在しないことを意味する。存在すると見なされた
各ＤＲＡＭ素子１０に対し、「１」がその素子の状態レ
ジスタ７４に書き込まれる。他の場合は「０」が書き込
まれる。
【００４５】図６は、図３のメモリバンク３２0−３２7
内の各ＤＲＡＭ素子１０のサイズを決定するために実行
するプロセスのステップを表すフローチャート図であ
る。このサイズを決定する手順は、開始指示（ステップ
９０）を実行することにより開始され、この時点では、
レジスタ７０を含む様々な素子はクリアされる。その
後、ステップ９２を実行して、図３のメモリバンク３２
0−３２7の全てにデータを書き込み、およびデータを読
み出すことにより、そのサイズを決定するためにテスト
される。図８のプロセスの開始に当たって、何れのメモ
リバンク３２0−３２7もテストされず、その結果、ステ
ップ９２の後、ステップ９４が実行されて、次のテスト
されていないバンク（この例ではバンク３２0）がテス
ト用に選択される。ステップ９４の後、ステップ９６が
実行され、そこで、データパターンＤ０、Ｄ１、Ｄ２、
Ｄ３が現在選択されたバンク内のＤＲＡＭ素子１０内の
サイズアドレスＡＤＤＲ０’、ＡＤＤＲ１’、ＡＤＤＲ
２’、ＡＤＤＲ３’に配置されたメモリセル１４内に書
き込まれる。かくして、データパターンＤ０は、サイズ
アドレスＡＤＤＲ０’のメモリセル１４に書き込まれ、
データパターンＤ１はサイズアドレスＡＤＤＲ１’のセ
ルに書き込まれる…等である。
【００４６】次に、ステップ９８が実行されて、サイズ
アドレスＡＤＤＲ０’、ＡＤＤＲ１’、ＡＤＤＲ２’、
ＡＤＤＲ３’のメモリセル１４は、それぞれ読み出さ
れ、この読み出されたデータは、そこに以前書き込まれ
たデータのパターンと比較されて、それぞれデータパタ
ーンＤ０、Ｄ１、Ｄ２、Ｄ３がサイズアドレスＡＤＤＲ
０’、ＡＤＤＲ１’、ＡＤＤＲ２’、ＡＤＤＲ３’に存
在するか否かが決定される。前述したように、このサイ
ズアドレスＡＤＤＲ０’、ＡＤＤＲ１’、ＡＤＤＲ
２’、ＡＤＤＲ３’は、予測されるＤＲＡＭ素子の密度
（２５６Ｋ、１Ｍ、４Ｍ、１６Ｍ）に応じて、互いに分
離される。４個のサイズアドレスＡＤＤＲ０’、ＡＤＤ
Ｒ１’、ＡＤＤＲ２’、ＡＤＤＲ３’の各々が読み出さ
れると、それぞれデータパターンＤ０、Ｄ１、Ｄ２、Ｄ
３の対応する１つを含んでいると見なされ、その結果、
ＤＲＡＭ素子１０は１６Ｍ素子であると見なされる。
【００４７】次に、ＤＲＡＭ素子１０が２５６Ｋの場合
を考える。前述したプロセスにより、このサイズＡＤＤ
Ｒ０’はデータ値Ｄ０が書き込まれる。次に、データ値
Ｄ１がＡＤＤＲ１’に書き込まれるが、しかし、２５６
ＫＤＲＡＭ素子に対しては、ＡＤＤＲ１’＝ＡＤＤＲ
０’であるので、ロケーションＡＤＤＲ０’には、デー
タパターンＤ１が上書きされる。その後、データパター
ンＤ２がアドレスＡＤＤＲ２’に書き込まれる。しか
し、２５６ＫＤＲＡＭ素子においては、アドレスＡＤＤ
Ｒ２’＝ＡＤＤＲ１’＝ＡＤＤＲ０’である。そのた
め、アドレスＡＤＤＲ０’には、データパターンＤ２が
上書きされる。最後に、データパターンＤ３は、ＡＤＤ
Ｒ３’に書き込まれるが、２５６ＫＤＲＡＭ素子におい
ては、ＡＤＤＲ３’＝ＡＤＤＲ２’＝ＡＤＤＲ１’＝Ａ
ＤＤＲ０’であるので、データ値Ｄ３はＡＤＤＲ０’内
に以前書き込まれた値を上書きする。
【００４８】アドレスＡＤＤＲ０’が読み出されると、
その読み出されたデータパターンはＤ３であって、Ｄ０
ではなく、その結果、ミスマッチが発生する。同様にし
て、各アドレスＡＤＤＲ１’とＡＤＤＲ２’が読み出さ
れると、それぞれデータパターンＤ１とＤ２の対応する
ものは発見されない。アドレスＡＤＤＲ３’のみが対応
するデータパターンＤ３を有すると、見いだされる。そ
の結果、ミスマッチがサイズアドレスＡＤＤＲ３’を除
く全てに対し発見されると、テストされたＤＲＡＭ素子
は２５６Ｋ素子であると見なされる。
【００４９】このプロセスを用いて、４ＭのＤＲＡＭ素
子１０はサイズアドレスＡＤＤＲ２’に対してのみミス
マッチを示し、一方、サイズアドレスＡＤＤＲ０’、Ａ
ＤＤＲ１’、ＡＤＤＲ３’は、それぞれデータパターン
Ｄ０、Ｄ１、Ｄ３の対応する１つを有することになる。
同様に、１ＭのＤＲＡＭ素子１０は、サイズアドレスＡ
ＤＤＲ１’、ＡＤＤＲ２’にのみミスマッチを示すが、
一方、アドレスＡＤＤＲ０’とＡＤＤＲ３’Ｄ０とＤ３
に対しては、データパターンＤ０とＤ３の対応する１つ
を含むことになる。
【００５０】ステップ９８の後、ステップ９２が再度実
行される。図３の全てのメモリバンク３２0−３２7が、
そのバンクへのデータの書き込み、およびそのバンクか
らのデータの読み出しにより、テストされない限り、そ
の後、ステップ９４、９６、９８が、順番に再度実行さ
れる。一旦、全てのメモリバンク３２0−３２7がテスト
されると、ステップ９８の後、ステップ１００が実行さ
れ、そこで、プロセスは終了する。その後、ステップ１
０２が実行され、ＤＲＡＭ素子のサイズがそれぞれ前述
したように、ロケーションＡＤＤＲ０’、ＡＤＤＲ
１’、ＡＤＤＲ２’、ＡＤＤＲ３’から正確的に読み出
されたデータパターンＤ０、Ｄ１、Ｄ２、Ｄ３に応じて
決定される。その後、図４の状態レジスタ７４にステッ
プ１０４の間、ＤＲＡＭ素子の密度を示すデータが書き
込まれる。この実施例においては、４個の密度が考えら
れるが、２ビット値が各ＤＲＡＭに書き込まれる。「０
０」は２５６Ｋ素子に対して、「０１」は１Ｍ素子に対
し、「１０」は４Ｍ素子に対し、「１１」は１６Ｍ素子
に対するものである。かくして、各ＤＲＡＭ素子１０に
対し、状態レジスタ７４内に記憶された３個のビットが
存在し、その内の１つのビットはＤＲＡＭの存在を表
し、２つのビットはＤＲＡＭの密度を表すことになる。
【００５１】図５、６の説明において、ＤＲＡＭ素子の
サイズとＤＲＡＭ素子の存在とを同時に決定するように
変更することもできる。アドレスＡＤＤＲ０、ＡＤＤＲ
１、ＡＤＤＲ２、ＡＤＤＲ３の各々に書き込む代わり
に、ＤＲＡＭ素子１０の存在をアドレスＡＤＤＲ０’に
書き込むことによってのみ確認することもできる。デー
タパターンＤ０が正確にアドレスＡＤＤＲ０’から読み
出されると、ＤＲＡＭ素子１０はそこに明らかに存在す
ることになる。このロケーションにデータパターンＤ０
が存在しないことは、ＤＲＡＭ素子が存在しないことを
意味する。あるいは、ＤＲＡＭ素子は欠陥を有すること
を意味する。かくして、最低限４個のロケーションＡＤ
ＤＲ０’、ＡＤＤＲ１’、ＡＤＤＲ２’、ＡＤＤＲ３’
のみが、ＤＲＡＭ素子１０の存在とサイズの両方を決定
するために、そこに書き込まれたり、読み出されたりす
る必要がある。
【００５２】しかし、図５、６のプロセスによって、Ｄ
ＲＡＭ素子の存在とサイズの両方が決定できたとして
も、図７の方法により、ＤＲＡＭ素子の存在を決定する
ほうが明らかに利点がある。図３のデータバス１５およ
び／またはアドレスバス１６は、「フローティング」で
あり、すなわち、様々な時間において、バス上の信号レ
ベルは変化しうる。かくして、アドレスＡＤＤＲ０’へ
の一回の書き込み動作だけでは、高信頼性がもって、Ｄ
ＲＡＭ素子の存在を決定するには不十分である。それ故
に、４回の書き込み動作を実行して、ＤＲＡＭ素子の存
在を正確に決定する。このように、同じ理由により、異
なるデータパターンが各存在アドレスＡＤＤＲ０、ＡＤ
ＤＲ１、ＡＤＤＲ２、ＡＤＤＲ３とサイズアドレスＡＤ
ＤＲ０’、ＡＤＤＲ１’、ＡＤＤＲ２’、ＡＤＤＲ３’
に書き込まれるが、同一のデータパターンを信頼性のレ
ベルを落としてもよいような場合には、各アドレスに同
一のデータパターンを書き込むこともできる。
【００５３】次に、図３において、このようにして得ら
れたＤＲＡＭ素子１０に関する情報は、メモリシステム
３０の通常動作（スタート−アップを除く）の間、ロー
／コラムアドレスマルチプレクサ３８を利用して、この
ロー／コラムアドレスマルチプレクサ３８がバス３５上
のアドレスを多重化して、ＤＲＡＭ素子１０のメモリバ
ンク３２0−３２7のアドレスを適正に指定する。本発明
によれば、ロー／コラムアドレスマルチプレクサ３８は
バス３５上のアドレスを多重化して、完全なローアドレ
ス値と完全なコラムアドレス値とを生成し、これによ
り、ＤＲＡＭ素子１０はその対称性を問わず、アドレス
指定される。かくして、非対称のＤＲＡＭ素子１０、あ
るいは対称のＤＲＡＭ素子１０の何れによって復号化さ
れると、この完全なローアドレス値と完全なコラムアド
レス値は、特定のメモリセル１４を含む適正なローアド
レスとコラムアドレスを指定する。
【００５４】次に、図７において、ロー／コラムアドレ
スマルチプレクサ３８のブロック図が示されている。同
図において、ロー／コラムアドレスマルチプレクサ３８
は、バンクデコーダ１０６を有し、このバンクデコーダ
１０６にバス３５からアドレスビットセグメントＡ［３
１：２０］が供給される。このＡ［３１：２０］は特定
のメモリセル１４を含む図２のメモリシステム３０内の
メモリバンク３２0−３２7の１つを指定している。この
バンクデコーダ１０６は従来装置であり、バンクセレク
トライン１０８0−１０８7の対応する１つを活性状態に
おくことにより、アドレスビットセグメントＡ［３１：
２０］を復号化する。この各活性状態のラインはそれぞ
れメモリバンク３２0−３２7の個別の１つの選択を表
す。
【００５５】このバンクセレクトライン１０８0−１０
８7は、バンク密度マルチプレクサ１１０に接続され、
このバンク密度マルチプレクサ１１０は状態レジスタ７
４に接続されている。このバンク密度マルチプレクサ１
１０は、通常の従来方法で、状態レジスタ７４内のバン
ク密度状態情報と、バンクを選択されるバンクセレクト
ライン１０８0−１０８7上の情報を多重化する。このバ
ンク密度マルチプレクサ１１０の出力は、２ビット信号
で、バンクセレクトライン１０８0−１０８7の活性状態
の１つのラインにより指示されたように、メモリバンク
３２0−３２7の選択された１つ内のＤＲＡＭ素子１０の
密度を表す。かくして、例えば、バンクデコーダ１０６
より選択されたバンクが、１６ＭのＤＲＡＭ素子を有し
ている場合には、これは状態レジスタ７４内に記憶され
たバンクに対する密度値を表すものであるが、この場合
バンク密度マルチプレクサ１１０の出力信号は、「１
１」となる。バンク密度マルチプレクサ１１０の出力信
号は、選択されたバンクが２５６Ｋ、１Ｍ、４ＭのＤＲ
Ｍ素子の場合、それぞれ「００」、「０１」、「１０」
である。
【００５６】バンク密度マルチプレクサ１１０の出力は
ローアドレスマルチプレクサ１１２とコラムアドレスマ
ルチプレクサ１１４の両方に対する制御信号である。こ
のローアドレスマルチプレクサ１１２とコラムアドレス
マルチプレクサ１１４のそれぞれの出力は、バッファ１
１６と１１８の対の１つの入力に接続されている。そし
て、この出力は図２のメモリシステム３０のアドレスバ
ス１６に供給される。各ローアドレスマルチプレクサ１
１２とコラムアドレスマルチプレクサ１１４は、バンク
密度マルチプレクサ１１０から受信された制御信号の状
態に応じて、４個の出力の各々のアドレスをその出力に
転送する。
【００５７】ローアドレスマルチプレクサ１１２は、そ
の４個の入力点の各々にアドレスビットセグメントＡ１
０、Ａ［１９：１１］、Ａ１１、Ａ［２１：１２］、Ａ
１２、Ａ［２３：１３］、Ａ１３、Ａ［２５：１４］を
与える。これらはバス３５上のアドレスＡ［３１：０］
から得られる。これらのアドレスビットセグメントＡ１
０、Ａ［１９：１１］、Ａ１１、Ａ［２１：１２］、Ａ
１２、Ａ［２３：１３］、Ａ１３、Ａ［２５：１４］
は、ＤＲＡＭ素子が対称かどうかに関わらず、それぞれ
２５６Ｋ、１Ｍ、４Ｍ、１６ＭのＤＲＡＭ素子のローア
ドレスを完全に特定する。このコラムアドレスマルチプ
レクサ１１４には、その４個の入力点の各々に、個別の
アドレスビットセグメントの１つ、すなわち、Ａ［１
０：２］、Ａ［１１：２］、Ａ［１２：２］、Ａ［１
３：２］が供給される。このアドレスビットセグメント
Ａ１０、Ａ［１９：１１］、Ａ１１、Ａ［２１：１
２］、Ａ１２、Ａ［２３：１３］、Ａ１３、Ａ［２５：
１４］は、素子が対称であるか否かに関わらず、２５６
Ｋ、１Ｍ、４Ｍ、１６ＭのＤＲＡＭ素子のローアドレス
を完全に特定するように、このコラムアドレスビット
は、それぞれの密度ＤＲＡＭ素子に対する完全なコラム
アドレスを特定する。
【００５８】このロー／コラムアドレスマルチプレクサ
３８がどのように動作するかについて、表３に参照して
説明する。この表３は異なる密度のＤＲＡＭ素子１０に
対する完全なローアドレスとコラムアドレスを表す。 表３ ＤＲＡＭ ローアドレス コラムアドレス 素子密度 ビットセグメント ビットセグメント ２５６Ｋ Ａ１０、Ａ［１９：１１］ Ａ１０、Ａ［９：２］ １Ｍ Ａ１１、Ａ［２１：１２］ Ａ１１、Ａ［１０：２］ ４Ｍ Ａ１２、Ａ［２３：１３］ Ａ１２、Ａ［１１：２］ １６Ｍ Ａ１３、Ａ［２５：１４］ Ａ１３、Ａ［１２：２］ 表３に示したアドレスビットセグメントに関し、各アド
レスビットセグメントは、ビットＡ２から始まる。ビッ
トＡ０とＡ１は３２ビットの記憶ワード内の４個の個別
のバイトの何れかが重要であるか、問題であるかを特定
するために確保されている。
【００５９】表３に関し、１６Ｍの個別のメモリセル１
４を有する１６ＭのＤＲＡＭ素子１０に対するローアド
レスビットセグメントとコラムアドレスビッセグメント
について次に考えてみる。対称な１６ＭＤＲＡＭ素子に
対しては、素子に見いだされるコラムアドレスは、ビッ
トＡ１３、Ａ［１２：２］を有し、そして、素子により
見いだされるローアドレスは、Ａ［２５：１４］を有す
る。ローアドレスの最高次ビット（Ａ１３）は、ドロッ
プオフするか、それは対称な１６ＭＤＲＡＭ素子のロー
デコーダ２０は、それに供給されるローアドレス値の最
低次の１６Ｍを復号化するだけだからである。非対称な
１６ＭＤＲＡＭ素子に関しては、この素子により生み出
されるコラムアドレスは、ビットＡ［１２：２］のみを
有するが、それは完全なコラムアドレスの最高次ビット
（Ａ１３）は、ドロップオフし、その原因はこの素子の
コラムデコーダ２６（図１）は、最低次の１１ビットの
みを復号化するからである。
【００６０】非対称の１６ＭのＤＲＡＭ素子１０に関し
ては、素子により見いだされるローアドレスはＡ１３で
あり、Ａ［２５：１３］ではなく、Ａ［２５：１４］で
ある。ロー／コラムアドレスマルチプレクサ３８により
生成される完全なローアドレスは、非対称のＤＲＡＭ素
子１０の従来のローアドレスの置換であり、通常、現在
最低次のビットのローアドレスビットは最高次のビット
となる。ロー／コラムアドレスマルチプレクサ３８によ
り生成された各置換されたローアドレスは、従来の非対
称のローアドレスと１対１でマッピングされ、図１のロ
ーデコーダ２０により復号化されると、従来の非対称の
ローアドレス値と同一のローアドレスを特定する。かく
して、このようにローアドレス値を置換することによ
り、図３のロー／コラムアドレスマルチプレクサ３８
は、完全なローアドレス値と完全なコラムアドレス値と
を生成し、それにより、対称、非対称のＤＲＡＭ素子の
両方ローアドレスとコラムアドレスを同時に特定する。
【００６１】この完全なローアドレス値と完全なコラム
アドレス値を生成するために、ロー／コラムアドレスマ
ルチプレクサ３８は特定のローアドレスビットを置換す
るために、ＤＲＡＭ素子のサイズを知る必要がある。Ｄ
ＲＡＭ素子１０の密度がその開始時に知られている場合
には、このような情報は状態レジスタ７４内に予めロー
ドされている。さもないと図２のメモリシステム３０を
パワーアップした状態でＤＲＡＭ素子を決定するため
に、図８の初期化ルーチンを実行する必要がある。
【００６２】
【発明の効果】以上述べたように、そのメモリコントロ
ーラ３４は対称非対称の素子が両方ともアドレスされる
ように、ＤＲＡＭ素子１０の複数のメモリバンク３２0
−３２7を制御できる。
【図面の簡単な説明】
【図１】４Ｍ×４のタイプの従来のＤＲＡＭ素子を表す
ブロック図。
【図２】図１に示したタイプのＤＲＡＭ素子を複数のバ
ンクに配列した従来のメモリシステムを表すブロック
図。
【図３】本発明により図２のメモリシステムのＤＲＡＭ
素子を制御するメモリコントローラを表すブロック図。
【図４】図３のメモリコントローラ内の部品の詳細を表
すブロック図。
【図５】図２と図３のメモリシステム内のＤＲＡＭ素子
の存在を検知する本発明の方法を表すフローチャート
図。
【図６】図２と図３のメモリシステム内のＤＲＡＭ素子
のサイズを決定する本発明の方法を表すフローチャート
図。
【図７】図４のメモリコントローラの部品を含むローア
ドレスとコラムアドレスのマルチプレクサを表すブロッ
ク図。
【符号の説明】
１０ ＤＲＡＭ素子 １２ マトリックスアレイ １４ メモリセル １５ データバス １６ アドレスバス １８ ローアドレスバッファ １９ ＲＡＳ信号ライン ２０ ローデコーダ ２２、２８ ライン ２４ コラムアドレスバッファ ２５ ＣＡＳ信号ライン ２６ コラムデコーダ ３０ メモリシステム ３２ メモリバンク ３４ メモリコントローラ ３５ バス ３６ 状態マシン ３８ ロー／コラムアドレスマルチプレクサ ４２ ＲＡＳ／ＣＡＳ／ＷＥ生成器 ４４ 初期化アドレス生成器 ４６ 初期化データ生成器／コンパレータ ４８ パワーアップリセットディテクタ ５０、７２ 組み合わせ論理回路 ５２ 状態マシン ５４ 制御信号デコーダ ５６ 存在アドレスマルチプレクサ ５８、６２、６６ バッファ ６０ サイズアドレスマルチプレクサ ６４ データマルチプレクサ ６８ 排他的ＯＲコンパレータ ７０ レジスタ ７４ 状態レジスタ １０６ バンクデコーダ １０８ バンクセレクトライン １１０ バンク密度マルチプレクサ １１２ ローアドレスマルチプレクサ １１４ コラムアドレスマルチプレクサ １１６、１１８ バッファ

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 各メモリセルがローアドレスとコラムア
    ドレスにより指定される複数のメモリセルをローとコラ
    ム上に配列して構成されたＤＲＡＭ素子（１０）の複数
    のバンク（３２0−３２7）を制御する方法において、 （Ａ）来入アドレスを復号化して、特定のセルを含むＤ
    ＲＡＭ素子（１０）のバンク（３２0−３２7）を指定す
    るために、バンク内の各ＤＲＡＭ素子内の特定の素子を
    指定するステップと、 （Ｂ）前記ＤＲＡＭ素子が対称の場合に、特定のセルを
    含むこの指定されたバンク内のＤＲＡＭ素子内のローを
    特定し、ＤＲＡＭ素子が非対称の場合の特定のローのメ
    モリセルを含むローも同時に特定する完全なローアドレ
    スを生成するために、来入アドレスを多重化するステッ
    プと、 （Ｃ）前記ＤＲＡＭ素子が対称の場合に、特定のセルを
    含むこの指定されたバンク内のＤＲＡＭ素子内のコラム
    を特定し、ＤＲＡＭ素子が非対称の場合の特定のコラム
    のメモリセルを含むコラムも同時に特定する完全なコラ
    ムアドレスを生成するために、来入アドレスを多重化す
    るステップと、 （Ｄ）この完全なローアドレスと完全なコラムアドレス
    を指定されたバンク内の各ＤＲＡＭ素子に順番に提供す
    るステップと、 （Ｅ）特定のメモリセルを含むローを選択するために、
    このＤＲＡＭ素子内の数とコラムに応じて、必要なだけ
    の各ＤＲＡＭ素子の完全なローアドレスのみを復号化す
    るステップと、 （Ｆ）特定のメモリセルを含むローを選択するために、
    このＤＲＡＭ素子内の数とコラムに応じて、必要なだけ
    の各ＤＲＡＭ素子の完全なコラムアドレスのみを復号化
    するステップとからなることを特徴とするＤＲＡＭ素子
    の複数のバンクを制御する方法。
  2. 【請求項２】 前記（Ｂ）のステップは、 （Ｂ１）前記ＤＲＡＭ素子が非対称の場合、前記ＤＲＡ
    Ｍ素子内の特定のセルを含むローを指定するローアドレ
    スを設定するために、来入アドレスを多重化するステッ
    プと、 （Ｂ２）完全なアドレスを生成するために、最高次のビ
    ットと最低次のビットを交換することにより、前記ロー
    アドレスを置換するステップとからなることを特徴とす
    る請求項１の方法。
  3. 【請求項３】 前記（Ｃ）のステップは、ＤＲＡＭ素子
    が対称の場合、特定のセルを含むコラムを特定するコラ
    ムアドレスを生成するために、来入アドレスを多重化す
    るステップを含むことを特徴とする請求項１の方法。
  4. 【請求項４】 （Ｇ）バンク（３２0−３２7）内のＤＲ
    ＡＭ素子（１０）の存在を決定するステップと、 （Ｈ）各バンク内のＤＲＡＭ素子の密度を決定するステ
    ップとをさらに有することを特徴とする請求項１の方
    法。
  5. 【請求項５】 前記（Ｇ）のステップは、 （Ｇ１）このＤＲＡＭ素子内に存在するとされる前記Ｄ
    ＲＡＭ素子が対称、非対称が関わらず、同一のアドレス
    を有する少なくとも１つのメモリセル（１４）内に、少
    なくとも１つのデータパターンを書き込むステップと、 （Ｇ２）前記一つのメモリセルを読み出すステップと、 （Ｇ３）前記一つのメモリセル内の内容とその中に書き
    込まれたデータパターンとを比較し、その比較結果を生
    成するステップと、 （Ｇ４）前記比較結果に基づいて、前記ＤＲＡＭ素子の
    存在を指示するステップと含むことを特徴とする請求項
    ４の方法。
  6. 【請求項６】 前記（Ｇ）のステップは、 （Ｇ１）このＤＲＡＭ素子内に存在するとされる前記Ｄ
    ＲＡＭ素子が対称、非対称が関わらず、同一のアドレス
    を有する４個のメモリセル（１４）内に、４個のデータ
    パターンを書き込むステップと、 （Ｇ２）前記各メモリセルを読み出すステップと、 （Ｇ３）前記各メモリセル内の内容とその中に書き込ま
    れた４個のデータパターンとを比較し、データパターン
    がセル内に存在するかを表すために、セルにその結果を
    生成するステップと、 （Ｇ４）前記比較結果に基づいて、前記ＤＲＡＭ素子の
    存在を指示するステップと含むことを特徴とする請求項
    ４の方法。
  7. 【請求項７】 前記（Ｈ）のステップは、 （Ｈ１）バンク（３２0−３２7）内のＤＲＡＭ素子の密
    度内の可能な変化に応じる量だけ、そのアドレスが分離
    されるような４個のセル内にデータパターンを書き込む
    ステップと、 （Ｈ２）前記各４個のメモリセルを読み出すステップ
    と、 （Ｈ３）前記各メモリセル内の内容とその中に書き込ま
    れたデータパターンとを比較し、その比較結果を生成す
    るステップと、 （Ｈ４）前記比較結果に基づいて、前記ＤＲＡＭ素子の
    存在を指示するステップと含むことを特徴とする請求項
    ４の方法。
  8. 【請求項８】 前記４個のセル（１４）は、異なるデー
    タパターンが書き込まれることを特徴とする請求項７の
    方法。
  9. 【請求項９】 各メモリセルがローアドレスとコラムア
    ドレスにより唯一に指定される複数のメモリセルをロー
    とコラム上に配列して、構成されたＤＲＡＭ素子（１
    ０）の複数のバンク（３２0−３２7）を制御する装置
    （３４）において、 （Ａ）来入アドレスを復号化して、特定のセルを含むＤ
    ＲＡＭ素子（１０）のバンク（３２0−３２7）を指定す
    るために、バンク内の各ＤＲＡＭ素子内の特定の素子を
    指定する手段（４２）と、 （Ｂ）前記ＤＲＡＭ素子が対称の場合に、特定のセルを
    含むこの指定されたバンク内のＤＲＡＭ素子内のローを
    特定し、ＤＲＡＭ素子が非対称の場合の特定のローのメ
    モリセルを含むローも同時に特定する完全なローアドレ
    スを生成するために、来入アドレスを多重化する手段
    （３８）と、 （Ｃ）前記ＤＲＡＭ素子が対称の場合に、特定のセルを
    含むこの指定されたバンク内のＤＲＡＭ素子内のコラム
    を特定し、ＤＲＡＭ素子が非対称の場合の特定のコラム
    のメモリセルを含むコラムも同時に特定する完全なコラ
    ムアドレスを生成するために、来入アドレスを多重化す
    る手段（３８）と、 （Ｄ）この完全なローアドレスと完全なコラムアドレス
    を指定されたバンク内の各ＤＲＡＭ素子に順番に提供す
    る手段（３６）とからなることを特徴とするＤＲＡＭ素
    子の複数のバンクを制御する装置。
  10. 【請求項１０】 前記バンク内のＤＲＡＭ素子の存在と
    密度とを決定する手段（４４、４６）をさらに有するこ
    とを特徴とする請求項９の装置。
  11. 【請求項１１】 前記決定手段（４４、４６）は、 その密度に関わらず、各可能なＤＲＡＭ素子に対し、有
    効な存在アドレスを生成し、ＤＲＡＭ素子の密度差に対
    応する量だけ、互いに分離した複数のサイズアドレスを
    生成するアドレス生成手段（４４）と、 存在アドレスとサイズアドレスに書き込む少なくとも１
    つのデータパターンを生成し、このＤＲＡＭ素子の存在
    と密度とを決定するために、前記存在アドレスとサイズ
    アドレスから読み出されたデータを比較するデータ生成
    および比較手段（４６）とを有することを特徴とする請
    求項１０の装置。
  12. 【請求項１２】 前記アドレス生成手段（４６）は、 存在アドレスを選択的に通過させる第１のマルチプレク
    サ（５６）と、前記第１のマルチプレクサ（５６）によ
    り転送された存在アドレスを一時的に記憶する第１バッ
    ファ（５８）と、 ４個のサイズアドレスの１つを選択的に転送する第２の
    マルチプレクサ（６０）と、 前記第２のマルチプレクサ（６２）により転送されたサ
    イズアドレスを一時的に記憶する第２のバッファ（６
    ２）とを有することを特徴とする請求項１１の装置。
  13. 【請求項１３】 前記データ生成と比較手段（４６）
    は、 データパターンを供給する手段（６４）と、 前記サイズアドレスと存在アドレスの１つから読み出さ
    れたデータパターンと前記供給手段（６４）により供給
    されたデータパターンとを比較し、その比較結果を生成
    する比較手段（６８）と、 前記比較手段（６８）の結果を記録するレジスタ手段
    （７０）と、 前記レジスタ手段（７０）により保持された結果を処理
    する論理手段（７２）とからなることを特徴とする請求
    項１１の装置。
JP7061512A 1994-02-28 1995-02-27 Ｄｒａｍ素子の複数のバンクを制御する方法と装置 Pending JPH07254270A (ja)

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