JPH09293015A - メモリシステムおよびそれに用いられる半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 異なる特徴を有するメモリを用いてメモリシ
ステムを構成する。 【解決手段】 メモリ（２）は、自身の固有情報を格納
するＲＯＭ部（５６）を有し、この記憶情報を出力バッ
ファ（５８）およびシンクリンク（２９）を介してメモ
リコントローラへ送出する。メモリコントローラはこの
メモリ（２）のそれぞれの特徴を管理することにより、
異なる特徴を有するメモリを用いてメモリシステムを構
築することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はメモリシステムお
よびそれに用いられる半導体記憶装置に関し、特に高速
で大量のデータを転送することのできる高速メモリシス
テムおよびそのための半導体記憶装置に関する。

【０００２】

【従来の技術】マイクロプロセサの性能が高くなり、ま
た記憶装置としてのダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）の記憶容量も大きくなってきてい
る。しかしながら、ＤＲＡＭの動作速度はマイクロプロ
セサの速度よりも遅く、マイクロプロセサが要求する大
量のデータ（命令を含む）を高速でＤＲＡＭからプロセ
サへ転送することができない。そこで、メモリコントロ
ーラ／プロセサと複数のＤＲＡＭとをバスを介して接続
し、クロック信号に同期して連続的にデータ転送を行な
う高速メモリシステムが提案されている。以下、この高
速メモリシステムの一例として、「シンクリンク」と呼
ばれる高速メモリインタフェースを用いるメモリシステ
ムについて説明する。

【０００３】図１６は、一般的なシンクリンクメモリシ
ステムの構成を説明する図である。図１６において、メ
モリシステムは、コントローラ１と、このコントローラ
１から出力されるリクエストパケットを伝達するセンド
リンク１０と、このセンドリンク１０に互いに並列に接
続され、センドリンク１０を介して与えられるリクエス
トパケットに従って指定された動作を行なう互いに並列
に設けられるメモリ（ＲＡＭ）２−０〜２−ｎと、メモ
リ２−０〜２−ｎに共通に結合され、選択されたメモリ
から読出されたレスポンスパケットをコントローラ１へ
伝達するシンクリンク２０と、コントローラ１からの動
作タイミング信号であるフラグｆｌｇおよびストローブ
ｓｒｂを伝達する制御バス線１２を含む。この制御信号
バス１２上のストローブｓｒｂは、コントローラ１およ
びメモリ２−０〜２−ｎの動作速度およびタイミングを
規定し、フラグｆｌｇは、センドリンク１０上に伝送さ
れるパケットの始まりを示す。センドリンク１０は、コ
ントローラ１からのリクエストパケットを一方方向にの
み伝送し、一方シンクリンク２０は、メモリ２−０〜２
−ｎから出力されるレスポンスパケットをコントローラ
１に対して一方方向にのみ転送する。このリクエストパ
ケットは、メモリ２−０〜２−ｎ各々を識別するための
スレーブＩＤ（識別子）と、実行すべき動作を指令する
コマンドならびにアドレスおよび書込データなどの情報
を含む。シンクリンク２０上に転送されるレスポンスパ
ケットは、通常動作時においては、読出データのみを含
む。

【０００４】コントローラ１からリクエストパケットが
メモリへ転送され、メモリからレスポンスパケットがシ
ンクリンク２０を介して転送する経路において、メモリ
２−０〜２−ｎ各々のパケット転送経路の長さは等しく
される。したがって、シンクリンク２０は、メモリ２−
０〜２−ｎに結合され、選択されたメモリから出力され
るレスポンスパケットをコントローラ１から遠ざかる方
向へ転送する部分と、このレスポンスパケットをコント
ローラ１に向かって転送する部分とを含む。パケット転
送経路の距離を等しくすることにより、コントローラ１
は、リクエストパケットを送出してからレスポンスパケ
ットが得られるまでに要する時間を、メモリ２−０〜２
−ｎそれぞれについて同じとすることができ、パケット
転送の同期確立が容易となる。

【０００５】なおコントローラ１は、プロセサであって
もよく、以下の説明においては、メモリ２−０〜２−ｎ
へのアクセスを制御するコントローラおよび演算処理機
能を有するプロセサ両者を含む用語として「メモリコン
トローラ」を用いる。

【０００６】センドリンク１０は、通常８ビットまたは
９ビットのビット幅を有し、シンクリンク２０はこのセ
ンドリンク１０のビット幅の２倍のビット幅を有する。

【０００７】図１７は、図１６に示すメモリシステムの
データ読出時のバッファを示すタイミングチャート図で
ある。以下、図１７を参照して、データ読出動作につい
て説明する。

【０００８】時刻ｔ０において、「オープン・ロウ」リ
クエストが発生される。この時刻ｔ０におけるオープン
・ロウパケット送出前に、フラグｆｌｇが“０”から
“１”の状態に立上げられる。このフラグｆｌｇの立上
がりにより、パケット転送が指令される。このオープン
・ロウは、メモリ２−０〜２−ｎの１つを指定するスレ
ーブＩＤ（識別子）と、オープン・ロウを示すコマンド
と、オープンされるべきロウを指定するアドレスを含
む。このオープン・ロウの場合、指定されたメモリ２−
ｉにおいて、アドレス指定されたロウが選択状態とされ
る。この状態においては、単にロウ選択動作が行なわれ
るだけであり、この選択ロウ（行）に接続されるメモリ
セルのデータの出力は行なわれない。したがって、シン
クリンク２０においては、レスポンスパケットは送出さ
れない。

【０００９】時刻ｔ１において、リード・オブ・オープ
ンリクエストが送出される。この時刻ｔ１においても、
フラグｆｌｇが“０”から“１”に立上げられ、パケッ
ト転送が指令される。このリード・オブ・オープンは、
オープン・ロウにより選択状態とされた行のうち、必要
とされるメモリセルを選択して、データを読出す動作を
指令する。すなわち、このリード・オブ・オープンは、
通常の「ページヒット」状態に対応する。センドリンク
１０上のリクエストパケットは、ストローブｓｒｂの立
上がりおよび立下がり両エッジでアドレス指定されたメ
モリにおいて取込まれる。時刻ｔ０から時刻ｔ１の間に
は、アドレス指定されたメモリにおいて、アドレス指定
された行が選択状態とされるまでに必要とされる時間
（通常のＤＲＡＭのＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤに
相当）の期間が必要とされる。

【００１０】このリード・オブ・オープンにより、アド
レス指定されたメモリから対応のアドレス指定されたメ
モリセルのデータが読出される。このアドレス指定され
たメモリセルのデータは、時刻ｔ２においてシンクリン
ク２０上に送出される。この時刻ｔ１から時刻ｔ２まで
に要する時間は、リクエストパケット内に含まれる情報
により指定される。このシンクリンク２０へのレスポン
スパケット（読出データ）は、ストローブｓｒｂの立上
がりおよび立下がりの一方でコントローラ１に取込まれ
る。

【００１１】センドリンク１０のビット幅はシンクリン
ク２０のビット幅の１／２であり、一方センドリンク１
０上のサンプリング速度は、シンクリンク２０上のサン
プリング速度の２倍であり、したがって、データ転送速
度は同じである。リクエストパケットおよびレスポンス
パケットはそれぞれセンドリンク１０およびシンクリン
ク２０上を転送されるため、１つのメモリに対してリク
エストパケットの送出を行なうとともに、別のメモリか
らレスポンスパケットをメモリコントローラ１へ送出す
ることができ、メモリコントローラとメモリとの間で連
続的にデータ転送を行なうことができる。

【００１２】図１８は、図１６に示すメモリシステムに
おけるデータ書込時の動作を示すタイミングチャート図
である。データ書込時においても、時刻ｔ０に先立って
フラグｆｌｇを“０”から“１”に立上げ、リクエスト
パケット転送を知らせる。次いでセンドリンク１０上
に、オープン・ロウを示すリクエストパケットがセンド
リンク１０上に送出される。このオープン・ロウにより
アドレス指定されたメモリ内において、アドレス指定さ
れたロウ（行）が選択状態とされる。

【００１３】ロウアクト時間経過後（ｔＲＣＤ経過後）
時刻ｔ１において、ライト動作を示すリクエストパケッ
トが送出される。このライト動作を示すリクエストパケ
ットは、メモリを識別するためのスレーブＩＤ、書込デ
ータ、データ書込を示すコマンドおよび書込データ数を
示す情報を含む。時刻ｔ１において、ライト・リクエス
トパケットが送出されると、このアドレス指定されたメ
モリ内のオープン・ロウにより選択状態とされた行上の
アドレス指定されたメモリセル（列）に対しデータが書
込まれる。ライト・リクエストパケットの場合、データ
書込が行なわれるだけであり、レスポンスパケットは送
出されないため、シンクリンク上にはデータパケットは
送出されない。

【００１４】このデータ書込アクセス時においても、セ
ンドリンク１０を用いてリクエストパケットが送出され
ているだけである。したがってこのデータ書込動作と平
行して、シンクリンク２０を用いてレスポンスパケット
を送出することができ、応じて高速データ転送が可能と
なる。

【００１５】

【発明が解決しようとする課題】図１９は、コントロー
ラが送受するパケットの値を示す図である。図１９
（Ａ）は、リクエストパケットを示している。このリク
エストパケットは、メモリを識別するためのスレーブＩ
Ｄ（識別子）を格納する識別子エリア２２と、実行すべ
き動作を示すコマンドを格納するコマンドエリア２４
と、アドレス情報、レスポンス開始時刻、転送データバ
イト数、および書込データなどの情報を格納する情報エ
リア２６を含む。図１９（Ｂ）は、レスポンスパケット
の構成を示す図である。レスポンスパケット２８は、リ
クエストパケットに従って送出されるだけであり、読出
データである情報のみを含む。

【００１６】上述のように、パケット形態で情報を送出
する構成の場合、各パケットに含まれるエリアの大きさ
は定められている。したがってアドレス情報などのビッ
ト数は一定とする必要がある。したがって、メモリコン
トローラは、メモリシステムを構成するメモリの固有の
情報（アドレスのサイズ（および列アドレスのビット
数）、記憶容量、およびバンク数）を知ることができな
いため、メモリシステムにおいて用いられるメモリはす
べて同一構成とする必要があり、メモリシステム構築の
柔軟性に欠けるという問題が生じる。すなわち、メモリ
システムにおいて、メモリとして、ダイナミック・ラン
ダム・アクセス・メモリ（ＤＲＡＭ）のみならず、不揮
発性メモリなどを用いた場合、これらのアドレス構成が
異なる場合、メモリシステムを構築することができず、
システムの柔軟性に欠けるという問題が生じる。

【００１７】また、このメモリシステムが通常の演算処
理を行なうとともに、画像データを処理するような処理
システムに用いられる場合、メモリシステムにおいて
は、画像データ格納用のメモリおよび演算処理に用いら
れるデータを格納するメモリそれぞれ別々に用いられる
場合がある。この場合、画像メモリ格納用のメモリと演
算処理用のデータ（命令およびデータ）を格納するメモ
リの個々の特徴が異なる場合、メモリコントローラは、
個々のメモリシステムの構成要素であるメモリの特徴を
認識することができないため、このような用途または特
徴の異なるメモリを用いてメモリシステムを構築するこ
とができず、そのメモリシステムの用途が限定され、シ
ステムの汎用性が損なわれるという問題が生じる。

【００１８】それゆえ、この発明の目的は、異なる特徴
を有するメモリを混在して用いることのできるメモリシ
ステムおよびそのための半導体記憶装置を提供すること
である。

【００１９】この発明の他の目的は、高速メモリシステ
ムに容易に組込むことのできる半導体記憶装置を提供す
ることである。

【００２０】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、固有の特徴を示す特定情報を格納する手段
と、バスを介して与えられる転送指示コマンドに従って
この格納手段に格納された特定情報をバス上に転送する
出力手段とを備える。

【００２１】請求項２に係る半導体記憶装置は、この特
定情報は、該半導体記憶装置の記憶容量を示す情報であ
る。

【００２２】請求項３に係る発明は、この特定情報が、
半導体記憶装置の行アドレスおよび列アドレスのビット
数を示す情報である。

【００２３】請求項４に係る発明は、この特定情報は、
半導体記憶装置に含まれるバンクの数を示す情報であ
る。

【００２４】請求項５に係る発明においては、コマンド
が転送されるバスと、固有の特定情報を転送するバスと
は別々に設けられたリンクである。

【００２５】請求項６に係るメモリシステムは、メモリ
コントローラと、このメモリコントローラに第１および
第２のバスを介して互いに並列に接続される複数の半導
体記憶装置を含む。これら複数の半導体記憶装置の各々
は、該半導体記憶装置の固有の特定情報を格納するため
の格納手段と、第１のバスを介して与えられる転送指示
コマンドに従って、この格納手段に格納された特定情報
を第２のバス上に送出する出力手段とを備える。

【００２６】請求項７に係るメモリシステムは、請求項
６のメモリシステムにおいて、特定情報が、対応の半導
体記憶装置の記憶容量を示す情報である。

【００２７】請求項８に係るメモリシステムは、請求項
６における特定情報が、該対応の半導体記憶装置の行ア
ドレスおよび列アドレスのビット数を示す情報である。

【００２８】請求項９に係るメモリシステムは、この請
求項６の特定の特定情報が、半導体記憶装置に含まれる
バンク数を示す情報である。

【００２９】半導体記憶装置それぞれに固有の情報をメ
モリコントローラへ伝達することにより、メモリコント
ローラは各メモリ（半導体記憶装置）ごとにその固有の
情報を管理することができ、効率的なアドレスマッピン
グを実現することができ、互いに特徴の異なるメモリで
あっても、メモリコントローラの管理の下に、メモリシ
ステムを容易に構築することができる。

【００３０】

【発明の実施の形態】

［実施の形態１］図１は、この発明に従うメモリの全体
の構成を概略的に示す図である。図１において、メモリ
２は、センドリンク１０からのリクエストパケットを受
ける入力バッファ５０と、入力バッファ５０を介して与
えられるリクエストパケットを受け、このリクエストパ
ケットに含まれるコマンドをデコードし該デコード結果
に従った制御信号を発生するコマンドデコーダ５２と、
行列状に配列される複数のメモリセルを有し、コマンド
デコーダ５２の制御の下に、入力バッファ５０を介して
与えられるアドレス情報に従ってアドレス指定されたメ
モリセルへのアクセスを行なうメモリ部５４と、このメ
モリ２の固有の特定情報を格納するＲＯＭ部５６と、コ
マンドデコーダ５２の制御の下に、メモリ部５４および
ＲＯＭ部５６の一方の情報を、所定のタイミングでシン
クリンク２０上に送出する出力バッファ５８を含む。Ｒ
ＯＭ部５６は、コマンドデコーダ５２の制御の下に、そ
の格納された固有の特定情報を読出し出力バッファ５８
へ与える。

【００３１】コマンドデコーダ５２は、センドリンク１
０を介して与えられるリクエストパケットに含まれるス
レーブＩＤ（識別子）が図示しない識別子レジスタに格
納されたスレーブＩＤと同じ場合には活性化されて、こ
の入力バッファ５０から与えられるリクエストパケット
のコマンドのデコードを行なう。メモリ２の識別子は、
図１６に「ＲＡＭ」の下に示すように、初期化シーケン
ス時において、メモリ各々に割当てられる。このスレー
ブＩＤは、コントローラ１から近い順に０から１ずつ増
分される。この初期化シーケンスは、図示しない経路を
介して実行される。このスレーブＩＤの初期化シーケン
スは、以下のステップを含む。センドリンク１０を介し
て初期化コマンドを与え、メモリ２のスレーブＩＤをす
べて所定の初期値（６２）に設定する。次に、コントロ
ーラは、スレーブＩＤ設定コマンドとスレーブＩＤとを
センドリンク上に送出し、かつ図１６に示す図示しない
経路を介してコントローラに隣接するメモリに対しスレ
ーブＩＤ入力許可信号を出力する。コントローラに最も
近いメモリ２−０（図１６参照）は、スレーブＩＤ許可
信号が活性状態とされると、センドリンク上に与えられ
たデータを自己のスレーブＩＤとして格納する。このス
レーブＩＤの格納後、メモリは、隣接するメモリに対し
スレーブＩＤ入力許可信号を伝達する。メモリは、この
スレーブＩＤ入力許可信号が与えられたときにのみセン
ドリンク上に与えられたスレーブＩＤを取込み自身の識
別子として格納する。最終のメモリのスレーブＩＤの格
納が完了すると、この最終段のメモリは、識別子格納完
了信号（スレーブＩＤ入力許可信号）をメモリコントロ
ーラへ転送する。それにより、メモリコントローラは、
メモリシステムに含まれるすべてのメモリのスレーブＩ
Ｄが設定されたことを認識する。

【００３２】この初期化シーケンスの後に、メモリコン
トローラは、各メモリ２に含まれる固有情報を読出す。
メモリシステムの構成は、図１６に示す構成と同じであ
る。以下、発明の実施の形態１に従う固有情報読出シー
ケンスについて図２に示すフロー図を参照して説明す
る。

【００３３】メモリコントローラ（１）は、初期化シー
ケンスが完了し、メモリシステムに含まれるメモリすべ
てに対しスレーブＩＤが格納されると、スレーブＩＤと
ともにロードコマンドをセンドリンク１０上に送出する
（ステップＳ１）。このロードコマンドが与えられる
と、スレーブＩＤにより指定されたメモリにおいてコマ
ンドデコーダ５２が動作し、このロードコマンドをデコ
ードしＲＯＭ部５６に対し格納情報読出指令を与える。
ＲＯＭ部５６は、このコマンドデコーダ５２の制御の下
に、格納情報を読出し出力バッファ５８へ与える。次い
で出力バッファ５８は、コマンドデコーダ５２の制御の
下に、所定のタイミングでシンクリンク２０上にこの固
有情報を送出する。このシンクリンク２０上に送出され
た固有情報はメモリコントローラへ伝送される。

【００３４】メモリコントローラは、次いで、ロードコ
マンドがすべてのメモリに対し発行されたか否かを判定
する（ステップＳ２）。この判定動作は、発行中のスレ
ーブＩＤとメモリシステム内のスレーブＩＤの最大値と
の比較によりメモリコントローラ内部において判定され
る。すべてのメモリに対するロードコマンドの発行が完
了していない場合には、メモリコントローラはスレーブ
ＩＤを１増分して（ステップＳ３）、ステップＳ１へ戻
る。すべてのメモリのロードコマンド発行が完了したと
ステップＳ２において判定されると、固有の特定情報の
ロード動作が完了する。

【００３５】このロードコマンドをメモリシステムに含
まれるメモリすべてに対し発行することにより、メモリ
コントローラは各スレーブＩＤごとにメモリ固有情報を
管理することにより、柔軟に、この固有情報に応じてメ
モリシステムの管理を行なう。

【００３６】図３は、この固有（特定）情報がメモリ２
の記憶容量を示す情報の場合のメモリコントローラ内の
管理手法を示す図である。図３において、メモリコント
ローラ１は、リクエストパケットおよびレスポンスパケ
ットの送受を制御するコントロールユニット６０と、メ
モリシステムに含まれる各メモリの固有情報を管理する
メモリ管理テーブル７０を含む。このメモリ管理テーブ
ル７０は、メモリシステムに含まれるメモリそれぞれの
スレーブＩＤを格納する識別子エリア７２と、各メモリ
の記憶容量を格納する記憶容量エリア７４と、各メモリ
に割当てられるＣＰＵアドレス空間を格納するアドレス
格納エリア７６を含む。メモリ２−０〜２−ｎそれぞれ
のスレーブＩＤ、記憶容量、およびＣＰＵアドレス空間
は互いに連結して１つのエントリを構成するように管理
テーブル７０内に格納される。したがって、このメモリ
管理テーブル７０は、メモリシステム内に含まれるメモ
リ２−０〜２−ｎそれぞれに対応するエントリＥＮ０〜
ＥＮｎを含む。

【００３７】スレーブＩＤ♯０で識別されるメモリ２−
０は、記憶容量Ｍ♯０を有し、ＣＰＵアドレス空間♯０
が割当てられる。コントロールユニット６０は、このメ
モリ管理テーブル７０を参照することにより、プロセサ
がアクセス要求するアドレス領域がどのメモリに対応す
るかを識別することができ、このプロセサ（ＣＰＵ）が
アクセス要求する情報を格納するメモリに対し、リクエ
ストパケットを容易に送出することができるるこの図３
に示すメモリ管理テーブル７０を用い、各メモリごとに
固有情報を管理することにより、メモリ２−０〜２−ｎ
それぞれの記憶容量が異なる場合においても、各記憶容
量に応じてＣＰＵアドレス空間を割当てることができ、
異なる記憶容量のメモリを用いてもメモリシステムを容
易に構築することができる。

【００３８】このメモリ２−０〜２−ｎに対して要求さ
れる条件は、センドリンク１０に結合される入力バッフ
ァ（入力インタフェース）およびシンクリンク２０に結
合される出力バッファ（出力インタフェース）を有する
ことである。したがってこのインタフェース条件を満足
する限り、任意の特徴を有するメモリを用いてメモリシ
ステムを構築することができ、各メモリの特徴（固有の
特定情報）に応じてメモリコントローラが柔軟にアドレ
スの割当て等を行なうことが可能となる。

【００３９】ＲＯＭ部５６への記憶情報の書込は、この
メモリ２の出荷前に既に完了している。ＲＯＭ部５６
は、情報を不揮発的に格納することができる限り、ＥＰ
ＲＯＭ（電気的書換可能なＲＯＭ）、およびフラッシュ
メモリと呼ばれるＥＥＰＲＯＭを利用することができ
る。また、固有のマスクにより記憶情報が書込まれるマ
スクＲＯＭであってもよい。

【００４０】図４は、この記憶容量情報の出力態様の一
例を示す図である。出力バッファ５８は、１６個のデー
タ出力ノード（端子）ｄ０〜ｄ１５を有している場合を
想定する。ＲＯＭ部５６は、１６ビット幅の出力構成を
有する必要はなく、８ビット幅でもよく、出力バッファ
５８において、ＲＯＭ部５６の８ビットデータの１６ビ
ットデータへの変換が行なわれるように構成されてもよ
い（ＲＯＭ部５６から順次８ビットデータを読出す構成
が用いられればよい）。図４（Ａ）に示すように、出力
バッファ５８は、シンクリンク２０に、１６ビットのデ
ータｄ０〜ｄ１５を出力する場合を想定する。この場
合、図４（Ｂ）に示すように、最下位ビットｄ０が１
で、残りのビットｄ１〜ｄ１５が“０”のとき記憶容量
１Ｍビットを示すとすると、１Ｍビット単位で最大６３
Ｇビットの記憶容量まで表現することができる。したが
ってたとえばメモリ２の記憶容量が１６Ｍビットの場
合、この記憶容量を示す情報は、ｄ＜１５：０＞＝
（０，０，０，０，０，０，０，０，０，０，０，１，
０，０，０，０） となる。したがって、メモリコントローラは、この記憶
情報に従ってＣＰＵアドレス空間を割当てることができ
る。このアドレス空間の割当ては、１アドレスが何ビッ
トを含むかにより適当に調整される。１アドレスが１６
ビットのデータを含むときには、１６Ｍビットの記憶容
量は、アドレス０〜２²⁰−１のアドレス空間を占めるこ
とがてきる。

【００４１】上述のように、固有の特定情報として、メ
モリの記憶容量の情報を用いることにより、記憶容量の
異なるメモリを用いてメモリシステムを構築しても、メ
モリコントローラにおいて、各メモリに対し容易にＣＰ
Ｕアドレス空間を割当てることができ、複数種類の記憶
容量を有するメモリを用いてメモリシステムを構築する
ことができる。

【００４２】［実施の形態２］図５（Ａ）は、図１に示
すメモリ部５４に含まれるメモリアレイ５０ａの構成を
概略的に示す図である。図５において、メモリアレイ５
４ａは、行および列のマトリクス状に配列される複数の
メモリセルＭＣを含む。このメモリアレイ５４ａにおい
て、メモリセルＭＣは、ロウアドレスおよびコラムアド
レスにより指定される。ロウアドレスアドレスはメモリ
アレイ５４ａの行を指定し、コラムアドレスはメモリア
レイ５４ａの列を指定する。

【００４３】図５（Ｂ）に示すように、同じ記憶容量を
備えるメモリにおいても、行アドレスのビット数および
コラムアドレスのビット数が異なる。メモリアレイ５４
ａは、通常、複数のブロックに分割されており、同時に
選択状態とされるブロックの位置が異なる場合が生じる
ことがあるためである。図５（Ｂ）においては、行アド
レスがアドレスビットＲＡ０−ＲＡ１１で構成され、コ
ラムアドレスがアドレスビットＣＡ０−ＣＡ１０で構成
されるメモリと、ロウアドレスがアドレスビットＲＡ０
−ＲＡ１２で構成されかつコラムアドレスがアドレスビ
ットＣＡ０−ＣＡ９で構成されるメモリのアドレス配置
が一例として示される。このようなメモリ毎にロウアド
レスおよびコラムアドレスのビット数が異なる場合、こ
のアドレスビット数をメモリコントローラに知らせる。

【００４４】図６は、この発明の実施の形態２に従うメ
モリ固有の特定情報をメモリコントローラに知らせる場
合の構成を示す図である。図６においても、図４（Ａ）
に示す構成と同様、出力バッファが１６ビットｄ１５〜
ｄ０をシンクリンク２０上に送出する場合を一例として
示す。この構成において、図６に示すように、上位バイ
ト（８ビット）ｄ１５〜ｄ８をロウアドレスビットの数
を示す情報を格納する領域として使用し、下位バイトｄ
７〜ｄ０をコラムアドレスのビット数を示す情報を格納
する領域として利用する。したがってロウ／コラムアド
レスのビット数はそれぞれ１ないし２５５ビットを示す
ことができる。たとえば、ロウアドレスが１０ビットで
ありかつコラムアドレスが８ビットの場合、以下のよう
になる。

【００４５】Ｄ＜１５：０＞＝（０，０，０，０，１，
０，１，０，０，０，０，０，１，０，０，０，） となる。このメモリのアドレスビット数情報は、図７に
示すように、メモリ管理テーブル８０に格納される。こ
のメモリ管理テーブル８０は、メモリそれぞれを識別す
るためのスレーブＩＤを格納する識別子格納エリアと、
各メモリのロウ／コラムアドレスビット数情報を格納す
るアドレスビット数格納エリア８４を含む。各メモリそ
れぞれに対応してエントリＥＮ０〜ＥＮｎが設けられ
る。したがって各識別子に対応してロウ／コラムアドレ
スビット数情報が格納される。

【００４６】図８は、リクエストパケットの構成を示す
図である。図８において、リクエストパケット９０は、
メモリシステムに含まれるメモリを特定するためのスレ
ーブＩＤを格納する９０ａと、実行されるべき処理を示
すコマンドを格納するフィールド９０ｂと、アドレスａ
ｄｄ０〜ａｄｄ３を格納するフィールド９０ｃ〜９０ｆ
を含む。フィールド９０ａ〜９０ｆは、それぞれストロ
ーブｓｒｂの立上がりおよび立下がりに同期して順次転
送される。フィールド９０ａ〜９０ｆのビット数は一定
である（センドリンクのビット幅により決定される）。
この場合、メモリにおいては、以下のようにして、アド
レスの分配が行なわれる。

【００４７】図９は、メモリの要部の構成を示す図であ
る。図９において、メモリは、ストローブｓｒｂに同期
してリクエストパケットを順次格納する入力レジスタ９
５と、入力レジスタ９５から与えられるスレーブＩＤお
よびコマンドに従って、このメモリがアドレス指定され
たときにコマンドをデコードし、必要な制御信号を発生
するコマンドデコーダ５２と、コマンドデコーダ５２の
制御の下に、入力レジスタ９５から与えられるアドレス
を順次格納するアドレス再配列レジスタ９６と、このア
ドレス再配列レジスタ９６から与えられるロウアドレス
をデコードし、メモリアレイ５４ａの行を選択するロウ
デコーダ５４ｂと、アドレス再配列レジスタ９６からの
コラムアドレスをデコードし、メモリアレイ５４ａの列
を選択するコラムデコーダ５４ｃを含む。アドレス再配
列レジスタ９６は、コマンドデコーダ５２により活性化
されると、入力レジスタ９５から与えれるアドレスを順
次たとえば上位ビット側から格納する。このアドレス再
配列レジスタ９６の所定のビット数（メモリのロウアド
レスビット数）がロウデコーダ５４ｂへ与えられ、残り
のアドレスビットがコラムデコーダ５４ｃへ与えられ
る。ロウデコーダ５４ｂおよびコラムデコーダ５４ｃは
コマンドデコーダ５２からの制御信号により活性化／非
活性化される（この経路は示さず）。

【００４８】したがって、このアドレス再配列レジスタ
９６を用いることにより、メモリにおいては、メモリコ
ントローラから伝送されるリクエストパケットに含まれ
るアドレスを受けて容易に自身に適したロウ／コラムア
ドレスに分配することができる。

【００４９】ページヒット時（リード・オブ・オープ
ン）動作時においては、コラムアドレスのみが与えられ
る。この場合、コマンドデコーダ５２は、アドレス再配
列レジスタ９６におけるコラムアドレスに対する部分に
のみ入力レジスタ９５から与えられたアドレスを格納す
る。

【００５０】この図９に示す構成を利用するこにとよ
り、アドレスのビット数が異なるメモリを用いてメモリ
システムを構築することができる。

【００５１】図１０は、メモリコントローラの要部の構
成を示す図である。図１０において、メモリコントロー
ラ１は、メモリ管理テーブル８０と、メモリシステムの
各メモリそれぞれにおける選択状態とされているページ
（行）のアドレスを格納するページメモリ１００と、プ
ロセサ（ＣＰＵ）から与えられるアドレスを受け、メモ
リ管理テーブル８０およびページメモリ１００を参照し
て選択状態とされているページがアドレス指定されたか
否かを判定するページヒット判定部１１０を含む。メモ
リとしてはダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）を想定する。

【００５２】ページメモリ１００は、メモリそれぞれを
特定するスレーブＩＤを格納する識別子エリア１０２
と、各メモリにおいて選択状態とされているページアド
レス（ロウアドレス）を格納するページアドレスエリア
１０４を含む。ページヒット判定部１１０は、プロセサ
から与えられたアドレス（ＣＰＵアドレス）を受け、こ
のＣＰＵアドレスに従って、どのメモリが指定されたか
を識別し（実施の形態２が利用されればよい）、メモリ
管理テーブル８０を参照し、このアドレス指定されたメ
モリのロウ／コラムアドレスビット数情報を検索する。
次いで、ページヒット判定部１１０は、この検索したロ
ウアドレスビット数情報に従ってＣＰＵアドレスからペ
ージアドレス（ロウアドレス）を抽出し、ページメモリ
１００から対応のページアドレスを検索し、この検索し
たページアドレスとＣＰＵアドレスに含まれるページア
ドレスの一致／不一致を判定し、その判定結果に従って
ページヒット指示信号ＰＨを活性／非活性化する。ペー
ジヒット判定時においては、図示しないコントロールユ
ニットは、メモリ管理テーブル８０に含まれるコラムア
ドレスのビット数情報に従ってこのＣＰＵアドレスから
コラムアドレスを抽出し、リクエストパケットを生成す
る。

【００５３】メモリ管理テーブル８０内に、各メモリそ
れぞれのロウ／コラムアドレスビット数情報を格納して
おくことにより、メモリシステムに含まれるメモリのア
ドレス構成が異なる場合においても、ページヒット／ミ
スの判定を容易に行なうことができ、その判定結果に基
づいてパケット生成に必要とされるアドレスをＣＰＵア
ドレスから容易に生成することができる。

【００５４】したがって、アドレス構成の異なるメモリ
を用いても、各メモリそれぞれに対して、このアドレス
構成に応じたページモードアクセス（オープン・ロウ・
リード／ライト）ができ、効率的にメモリアクセスを行
なうことができる。

【００５５】［実施の形態３］図１１は、この発明の実
施の形態３に従うメモリの要部の構成を示す図である。
図１１において、メモリ２は、センドリンクのリクエス
トパケットを受ける入力バッファ１２０と、内部バス１
２１に共通に結合され、各々が互いに独立に活性／非活
性状態で駆動されるバンク♯Ｂ０〜♯Ｂｍと、この内部
データバス１２１に結合され、シンクリンク上へ内部デ
ータバス１２０を介して与えられた情報をレスポンスパ
ケットとして出力する出力バッファ１２２を含む。バン
ク♯Ｂ０〜バンク♯Ｂｍは、図示しないコマンドデコー
ダの制御の下に、バンクアドレスに従って選択的に、互
いに独立に活性状態／非活性状態へ駆動される。メモリ
２に含まれるバンク♯Ｂ０〜♯Ｂｍの数は任意である。
メモリ２は、このバンク♯Ｂ０〜♯Ｂｍの数を格納する
ＲＯＭ部１２３を含む。このＲＯＭ部１２３は、図１に
示すＲＯＭ部５６に対応する。このＲＯＭ部１２３に格
納されたバンク数情報が、出力バッファ１２２を介して
シンクリンク上に転送されて、メモリコントローラへ伝
達される。

【００５６】図１２は、出力バッファ１２２から出力さ
れるバンク数情報のフォーマットを示す図である。図１
２において、出力バッファ１２２は１６ビットｄ１５〜
ｄ０をシンクリンク上に伝達する。この場合、図１２に
示すように、バンクの数は１から６５５３５までを指定
することができる。

【００５７】図１３は、ＣＰＵアドレスとメモリコント
ローラがメモリへ出力するアドレスの対応関係を示す図
である。図１３に示すように、ＣＰＵアドレスは、メモ
リシステムに含まれるメモリを指定するメモリ選択アド
レス、メモリに含まれるバンクを特定するバンクアドレ
ス、バンクに含まれるページ（ロウ）を特定するページ
アドレス、およびこのページ上のコラムを特定するコラ
ムアドレスを含む。バンクの数が異なれば、バンクアド
レスのビット数が異なるが、この場合ページアドレスの
ビット数が応じて変化する。メモリ選択アドレスはスレ
ーブＩＤに対応付けられる。

【００５８】図１４は、メモリコントローラに含まれる
メモリ管理テーブル１３０の構成の一例を示す図であ
る。図１４において、メモリコントローラ１に含まれる
メモリ管理テーブル１３０は、メモリそれぞれを特定す
るスレーブＩＤ（スレーブＩＤ♯０〜スレーブＩＤ♯
ｎ）を格納する識別子エリア１３２と、各メモリのバン
ク数情報♯０〜♯ｎを格納するバンク数情報格納エリア
１３４を含む。メモリを特定するスレーブＩＤとそのメ
モリに含まれるバンク数を示すバンク数情報は１つのエ
ントリＥＮ（ＥＮ０〜ＥＮｎ）に格納する。メモリコン
トローラは、各メモリのバンク数情報をこのメモリ管理
テーブル１３０を参照することにより管理する。

【００５９】メモリは、メモリコントローラから与えら
れるバンクアドレス、ページアドレス、およびコラムア
ドレスに従ってメモリセル選択動作を行なう。このメモ
リの構成は、図９に示す構成が用いられればよく、アド
レス再配列レジスタ９６により、入力レジスタ９５から
与えられたアドレスがバンクアドレス、ページアドレス
およびコラムアドレスに分解される。

【００６０】図１５は、ページメモリの構成を示す図で
ある。図１５において、ページメモリ１４０は、スレー
ブＩＤを格納する識別子エリア１４２と、各スレーブＩ
Ｄに対応して設けられるバンクを特定するバンク格納エ
リア１４４と、各バンクに対応して、選択状態とされて
いるページを示すページアドレスを格納するページアド
レスエリア１４６を含む。メモリコントローラは、メモ
リ管理テーブル１３０に格納されたバンク数情報に従っ
て各メモリに対し、このページメモリ１４０に、各バン
クのページアドレスを格納する領域を確保する。図１５
においては、メモリ２−０を指定するスレーブＩＤ♯０
に関連するバンク♯０，♯１および♯２と、バンクそれ
ぞれに対応して格納されるページアドレス♯０，♯１お
よび♯２を代表的に示す。

【００６１】ページヒット判定部の構成は図１０に示す
構成と同じ構成を用いることができる。ページメモリ１
００に代えて図１５に示すページメモリ１４０が用いら
れる。この場合、ページヒット判定部の動作が少し異な
る。ページヒット判定部１１０は、ＣＰＵアドレスか
ら、メモリ管理テーブル１３０に格納されるバンク数情
報に従ってバンクアドレスビットを識別し、次いでメモ
リ選択アドレスおよびバンクアドレスを参照アドレスと
してこのページメモリ１４０から対応のページアドレス
を読出し、またＣＰＵアドレスからページアドレスを抽
出する。このＣＰＵアドレスのページアドレスとページ
メモリ１４０から読出されたページアドレスの一致／不
一致を判定することにより、ページヒット／ミスの判定
を行なう。

【００６２】リクエストパケット送出時においては、メ
モリコントローラは、バンクアドレスとページアドレス
とを区別する必要はない。メモリ２においてこのバンク
アドレスおよびページアドレスの分離が行なわれるため
である。

【００６３】上述のように、メモリ内にバンク数情報を
格納する記憶領域を設け、このバンク数情報をメモリコ
ントローラへ転送することにより、メモリコントローラ
は、メモリシステムに含まれるメモリのバンク数が互い
に異なる場合においても、確実に各メモリのバンク数を
管理して、ページヒット判定を行なうことができ、効率
的なアクセスを実現することができる。なお、ページメ
モリ１００および１４０は、内容参照メモリ（ＣＡＭ）
で構成される場合、ページヒット判定部はバンクアドレ
スとページアドレスとをそれぞれ識別する必要がなく、
単にＣＰＵアドレスからメモリ選択アドレス、バンクア
ドレスおよびページアドレスを含むアドレスを抽出する
ことが必要とされるだけである。ただし、バンク数が異
なっても、コラムアドレスの位置は同じであることが必
要である。

【００６４】なおメモリとしては、ダイナミック・ラン
ダム・アクセス・メモリが用いられてもよく、また不揮
発性の記憶装置（たとえばフラッシュメモリ）が用いら
れてもよく、ページモードアクセスができなくてもラン
ダムにアクセスすることのできるメモリであればよい。
メモリは、センドリンクに結合される入力ポート（入力
レジスタまたは入力バッファ）とシンクリンクに結合さ
れる出力ポート（出力バッファまたは出力レジスタ）を
備えていればよい。

【００６５】またメモリシステムとしては、センドリン
クおよびシンクリンクを有するバス構成でなく、メモリ
コントローラからのコマンドに従って情報の転送が行な
われるメモリシステムであれば本発明は適用可能であ
る。

【００６６】

【発明の効果】以上のように、この発明に従えば、メモ
リ内に、このメモリ固有の情報を格納する記憶手段を設
けたため、このメモリは、メモリシステムの入出力イン
タフェースを備えていれば、メモリシステム内に組込む
ことができる。これにより、規格の異なるメモリを用い
ても、メモリシステムを構築することができ、このメモ
リシステムの適用用途に応じたメモリを選択してメモリ
システムを構築することができる。

【００６７】また、この固有の特定情報として、アドレ
スビット数情報、記憶容量情報、およびバンク数情報を
用いることにより、メモリコントローラは、これらのメ
モリの特徴に従ってＣＰＵアドレス空間の割当て、およ
びページヒット／ミス判定を容易に実現することができ
る。

【図面の簡単な説明】

【図１】 この発明に従うメモリの全体の構成を概略的
に示す図である。

【図２】 図１に示すメモリに対するメモリコントロー
ラの動作を示すフロー図である。

【図３】 この発明の実施の形態１におけるメモリコン
トローラのメモリ管理テーブルの構成を概略的に示す図
である。

【図４】 （Ａ）は、図１に示すメモリの出力バッファ
の出力ビット構成を示し、（Ｂ）は、この出力バッファ
の出力ビットと記憶容量との対応関係を示す図である。

【図５】 （Ａ）は、図１に示すメモリのアレイ部の構
成を概略的に示し、（Ｂ）は、メモリセル指定用ロウお
よびコラムアドレスの構成を示す図である。

【図６】 この発明の実施の形態２に従うアドレスビッ
ト数情報の送出態様を示す図である。

【図７】 この発明の実施の形態２におけるメモリコン
トローラ内に設けられるメモリ管理テーブルの構成を概
略的に示す図である。

【図８】 メモリコントローラからメモリへセンドリン
クを介して送出されるリクエストパケットの構成を概略
的に示す図である。

【図９】 この発明の実施の形態２におけるメモリの要
部の構成を概略的に示す図である。

【図１０】 この発明の実施の形態２におけるメモリコ
ントローラのメモリ管理テーブルの利用形態の一例を示
す図である。

【図１１】 この発明の実施の形態３に従うメモリの要
部の構成を概略的に示す図である。

【図１２】 この発明の実施の形態３において転送され
るバンク数情報の転送形態を示す図である。

【図１３】 ＣＰＵアドレスとメモリアドレスとの対応
関係を示す図である。

【図１４】 この発明の実施の形態３におけるメモリコ
ントローラ内におけるメモリ管理テーブルの構成を概略
的に示す図である。

【図１５】 この発明の実施の形態３のバンク数情報の
利用形態の一例を示す図である。

【図１６】 従来提案されている高速メモリシステムの
構成を概略的に示す図である。

【図１７】 図１６に示すメモリシステムのデータ読出
時のリクエストパケット転送シーケンスを示す図であ
る。

【図１８】 図１６に示すメモリシステムのデータ書込
のためのリクエストパケット送出タイミングを示すタイ
ミングチャート図である。

【図１９】 （Ａ）はリクエストパケットの構成を示
し、（Ｂ）はレスポンスパケットの構成を示す図であ
る。

【符号の説明】

１ メモリコントローラ、２ メモリ、１０ センドリ
ンク、２０ シンクリンク、５０ 入力バッファ、５２
コマンドデコーダ、５４ メモリ部、５６ＲＯＭ部、
５８ 出力バッファ、６０ コントロールユニット、７
０ メモリ管理テーブル、５４ａ メモリアレイ、８０
メモリ管理テーブル、１００ ページメモリ、１２０
入力バッファ、１２２ 出力バッファ、♯Ｂ０〜♯Ｂ
ｍ バンク、１２３ ＲＯＭ部、１３０ メモリ管理テ
ーブル、１４０ ページメモリ。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 第１のバスを介して与えられるコマンド
   に従って動作する半導体記憶装置であって、前記半導体
   記憶装置の固有の特定情報を格納する格納手段と、 前記第１のバスを介して与えられる転送コマンドに従っ
   て前記格納手段に格納された固有情報を第２のバス上に
   送出する出力手段とを備える、半導体記憶装置。
2. 【請求項２】 前記特定情報は、前記半導体記憶装置の
   記憶容量を示す情報である、請求項１記載の半導体記憶
   装置。
3. 【請求項３】 前記半導体記憶装置は、多ビット行アド
   レスおよび多ビット列アドレスによりアドレス指定され
   る、行列状に配列される複数のメモリセルを有するメモ
   リアレイを含み、 前記特定情報は、前記多ビット行アドレスおよび前記多
   ビット列アドレスのビット数を示す情報である、請求項
   １記載の半導体記憶装置。
4. 【請求項４】 前記半導体記憶装置は、各々が互いに独
   立に動作する複数のバンクを含み、 前記特定情報は、前記バンクの数を示す情報である、請
   求項１記載の半導体記憶装置。
5. 【請求項５】 前記第２のバスは、前記コマンドを転送
   する第１のバスと別に設けられる、請求項１記載の半導
   体記憶装置。
6. 【請求項６】 メモリコントローラ、および各々が一方
   方向に情報を転送する第１および第２のバスを介して前
   記メモリコントローラに互いに並列に接続されかつ前記
   メモリコントローラから前記第１のバスを介して伝達さ
   れるコマンドに従って動作する複数の半導体記憶装置を
   有し、 前記半導体記憶装置の各々は、 該半導体記憶装置の固有の特定情報を格納する格納手段
   と、 前記メモリコントローラからの前記第１のバスを介して
   転送される転送コマンドに従って、前記格納手段に格納
   された特定情報を前記第２のバスを介して前記メモリコ
   ントローラへ転送する出力手段とを備える、メモリシス
   テム。
7. 【請求項７】 前記特定情報は、対応の半導体記憶装置
   の記憶容量を示す情報である、請求項６記載のメモリシ
   ステム。
8. 【請求項８】 前記半導体記憶装置の各々は、多ビット
   行アドレスおよび多ビット列アドレスにより各々がアド
   レス指定される複数のメモリセルを有するメモリアレイ
   を含み、 前記特定情報は前記対応の半導体記憶装置の前記多ビッ
   ト行アドレスおよび前記多ビット列アドレスのビット数
   を示す情報である、請求項６記載のメモリシステム。
9. 【請求項９】 前記複数の半導体記憶装置の各々は、少
   なくとも１個のバンクを含み、半導体記憶装置が複数の
   バンクを含むとき、前記複数のバンクの各々は互いに独
   立に活性状態／および非活性状態へ駆動することがで
   き、 前記特定情報は前記対応の半導体記憶装置に含まれるバ
   ンクの数を示す情報である、請求項６記載のメモリシス
   テム。
10. 【請求項１０】 前記バスは、前記コマンドを転送する
    第１のリンクと、前記第１のリンクと別に設けられ、前
    記出力手段から出力された特定情報を前記メモリコント
    ローラへ転送する第２のリンクとを備える、請求項６記
    載のメモリシステム。