KR970022776A - 메모리 억세스 장치 및 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
메모리 억세스의 인터페이스회로 및 메모리 억세스 방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
효과적으로 메모리 데이터의 억세스 속도를 향상시키는 메모리 억세스의 인터페이스회로 및 메모리 억세스의 방법을 제공한다.
3. 발명의 해결방법의 요지
각 어드레스가 각각 1데이타에 대응하는 복수의 어드레스를 구비한 디코드 메모리소자의 데이터를 독출하는 인터페이스회로에 있어서, 외부 시스템으로부터 몇회에 나누어 직렬적으로 입력된 상기 디코드 메모리소자의 1어드레스 신호를 기억하고, 동일 시간에 상기 어드레스신호를 상기 디코드 메모리소자에 출력하는 어드레스회로와, 상기 어드레스신호와 대응되는 상기 디코드 메모리소자의 데이터를 일시 기억하는 데이터출력 완충회로와, 상기 어드레스 기억회로와 상기 데이터 출력 완충회로에 전기적으로 접속되어 상기 어드레스 기억회로를 동일 시점에 수신 가능한 비트수로, 그리고 상기 데이터 출력 완충회로를 동일 시점에 출력 가능한 비트수로 설정하는 비트선택회로와, 상기 어드레스 기억회로와 상기 데이터출력 완충회로에 전기적으로 접속되어 상기 어드레스 기억회로 및 상기 데이터출력 완충회로에 요구되는 인에이블신호와, 상기 디코드 메모리소자에 요구되는 서입신호를 제공하는 제어회로를 구비한다.
4. 발명의 중요한 용도
실제로 필요한 독출속도의 요구에 따라서, 인터페이스회로의 필요핀의 수를 조정할 수 있는 메모리 억세스의 인터페이스회로를 제공한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 관련된 메모리 독출인터페이스회로의 바람직한 실시예의 블럭구성도.
Claims (10)
- 각 어드레스가 각각 1데이타에 대응하는 복수의 어드레스를 구비한 디코드 메모리소자의 데이터를 독출하는 인터페이스회로에 있어서, 외부 시스템으로부터 몇회에 나누어 직렬적으로 입력된 상기 디코드 메모리소자의 1어드레스신호를 기억하고, 동일 시간에 상기 어드레스신호를 상기 디코드 메모리소자에 출력하는 어드레스 기억회로와, 상기 어드레스신호와 대응되는 상기 디코드 메모리소자의 데이터를 일시 기억하는 데이터출력 완충회로와, 상기 어드레스 기억회로와 상기 데이터출력 완충회로에 전기적으로 접속되어 상기 어드레스 기억회로를 동일 시점에 수신 가능한 비트수로, 그리고 상기 데이터 출력 완충회로를 동일 시점에 출력 가능한 비트수로 설정하는 비트선택회로와, 상기 어드레스 기억회로와 상기 데이터출력 완충회로에 전기적으로 접속되어 상기 어드레스 기억회로 및 상기 데이터출력 완충회로에 요구되는 인에이블신호와, 상기 디코드 메모리소자에 요구되는 서입신호를 제공하는 제어회로를 구비함을 특징으로 하는 메모리독출의 인터페이스회로.
- 제1항에 있어서, 독출전용 기억장치인 상기 디코드 메모리소자와 상기 제어회로 및 상기 디코드 메모리소자에 전기적으로 접속되어 상기 어드레스신호를 기억하는 어드레스 카운터와, 상기 세트선택회로, 상기 어드레스 카운터 및 상기 제어회로에 전기적으로 접속되고, 상기 비트선택회로내에 설정된 비트수에 의거하여 복수의 어드레스 지표신호를 발생시키고, 외부시스템으로부터 상기 디코드 메모리소자의 어드레스신호를 입력할 때마다 상기 어드레스 지표신호를 제공하여 상기 어드레스 카운터가 상기 어드레스를 기억하는데 필요한 어드레스 지표로 하는 어드레스 지표기로 이루어지는 상기 어드레스 기억회로를 구비함을 특징으로 하는 메모리독출의 인터페이스회로.
- 제2항에 있어서, 상기 데이터출력 완충회로는, 상기 제어회로 및 상기 디코드 메모리소자에 전기적으로 접속되어 상기 디코드 메모리소자에 의해 출력된 상기 어드레스신호에 대응하는 데이터를 일시 기억하고, 상기 디코드 메모리소자의 어드레스에 대응하는 데이터를 몇회로 나누어 직렬적으로 출력하는 1방향 데이터 완충기와, 상기 비트선택회로, 상기 데이터 완충기 및 상기 제어회로에 전기적으로 접속되고, 상기 비트선택회로내에 설정된 비트수에 따라 복수의 데이터출력 지표를 발생시킴으로써, 상기 데이터 완충기가 이들 복수의 데이터출력 지표에 의거하여 상기 데이터 완충기에 의해 출력되어야 하는 매번의 데이터 비트를 결정하는 데이터 지표기를 구비함을 특징으로 하는 메모리독출의 인터페이스회로.
- 제1항 또는 제2항에 있어서, 상기 어드레스 기억회로가, 수신했을 때의 어드레스의 비트수는 상기 각 디코드 메모리소자의 어드레스의 비트수보다도 적고, 상기 데이터출력 완충회로에 의해 출력되었을 때의 데이터의 비트수는 상기 디코드 메모리소자의 각 어드레스에 대응하는 데이터의 비트수보다도 적은 것을 특징으로 하는 메모리 독출의 인터페이스회로.
- 독출 및 서입의 2가지 상태를 구비한 디코드 메모리소자의 데이터를 억세스하는 인터페이스회로에 있어서, 외부 시스템으로부터 몇회에 걸져 직렬적으로 입력된 상기 디코드 메모리 소자의 어드레스신호를 기억하고, 동일 시간에 상기 어드레스신호를 상기 디코드 메모리소자에 출력하는 어드레스 기억회로와, 상기 인터페이스회로가 독출상태에 있을 때에 상기 어드레스신호에 대응하는 상기 디코드 메모리소자의 데이터를 일시 기억하고, 반대로 상기 인터페이스회로가 서입상태에 있을 때에는 외부 시스템으로부터 입력된 데이터를 일시 기억하는 데이터출력 완충회로와, 상기 어드레스 기억회로와 상기 데이터 완충회로에 전기적으로 접속되어 상기 어드레스 기억회로를 동일 시점에 수신 가능한 비트수로, 상기 데이터 완충회로를 동일 시점에 출력 가능한 비트수로 설정하는 비트 선택회로와, 상기 어드레스 기억회로와 상기 데이터출력 완충회로에 전기적으로 접속되어 상기 어드레스 기억회로 및 상기 데이터출력 완충회로에 요구되는 인에이블신호와, 상기 디코드 메모리소자에 요구되는 독출/서입신호를 제공함과 동시에 상기 인터페이스회로를 제어하기 위한 신호를 발생시키는 제어회로를 구비함을 특징으로 하는 메모리독출의 인터페이스회로.
- 제5항에 있어서, 직접 억세스 디코드 메모리소자인 상기 디코드 메모리소자와, 상기 제어회로 및 상기 디코드 메모리소자에 전기적으로 접속되어 상기 어드레스신호를 기억하는 어드레스 카운터와, 상기 비트선택회로, 상기 어드레스 카운터 및 상기 제어회로에 전기적으로 접속되고, 상기 비트선택회로내에 설정된 비트수에 의거하여 복수의 어드레스 지표신호를 발생시키고, 외부 시스템으로부터 상기 디코드 메모리소자의 어드레스신호가 입력될 때마다 상기 어드레스 지표신호르 제공하여 상기 어드레스 카운터가 상기 어드레스를 기억하는데 필요한 어드레스 지표로 하는 어드레스 지표기로 이루어지는 상기 어드레스 기억회로로 구성되는 것을 특징으로 하는 메모리독출의 인터페이스회로.
- 제5항에 있어서, 상기 데이터출력 완충회로는, 상기 제어회로 및 상기 디코드 메모리소자에 전기적으로 접속되어, 상기 인터페이스회로에 있어서 독출되는 상태에 있을 때에 상기 어드레스신호와 대응하는 상기 디코드 메모리소자의 데이터를 일시 기억하고, 몇회로 나누어 직렬적으로 상기 디코드 메모리소자의 어드레스에 대응하는데이타를 출력하고, 반대로 상기 인터페이스회로가 서입상태에 있을 때에는 몇회에 걸쳐 입력된 데이터를 일시 기억하여 상기 어드레스신호와 대응하는 상기 디코드 메로리소자의 위치에 상기 데이터가 서입되도록 한 2방향 데이터완충기와, 상기 비트선택회로, 상기 2방향 데이터 완충기 및 상기 제어회로에 전기적으로 접속되고, 상기 비트선택회로내에 설정된 비트수에 의거하여 데이터출력 지표신호를 상기 2방향 데이터 완충기에 제공함으로써, 상기 2방향 데이터 완충기에 의해 매번 출력되어야 하는 출력/입력 데이터비트를 결정하는 데이터 지표기를 구비함을 특징으로 하는 메모리독출의 인터페이스회로.
- 제5항 또는 제6항에 있어서, 상기 어드레스 기억회로가, 수신되었을 때의 어드레스의 비트수는 상기 각 디코드 메모리소자의 어드레스의 비트수보다도 적고, 상기 데이터출력 완충에 의해 출력/입력되었을 때의 데이터 비트수는 상기 디코드 메모리소자의 각 어드레스에 대응하는 데이터의 비트수보다 적은 것을 특징으로 하는 메모리독출의 인터페이스회로.
- 디코드 메모리소자에 기억된 데이터를 독출하는 방법에 있어서, 상기 디코드 메모리소자의 1어드레스신호가 완전히 기억될 때까지 상기 어드레스신호의 일부를 순차 수신 기억하는 과정과, 동시에 상기 어드레스 신호를 출력하는 과정과, 동시에 상기 어드레스신호에 대응하는 데이터를 수신 기억하는 과정과, 상기 어드레스신호에 대응하는 데이터가 완전히 출력될 때까지 상기 어드레스신호에 대응하는 상기 디코드 메모리소자의 데이터의 일부를 순차 출력하는 과정을 구비함을 특징으로 하는 메모리 독출방법.
- 데이터를 디코드 메모리소자에 서입하는 방법에 있어서, 상기 디코드 메모리소자의 1어드레스신호가 완전히 기억될 때까지 상기 어드레스신호의 일부를 순차 수신 기억하는 과정과, 상기 어드레스신호에 대응하는 데이터가 완전히 기억될 때가지, 상기 어드레스신호에 대응하는 상기 디코드 메모리소자의 데이터의 일부를 순차 수신 기억하는 과정과, 동시에 상기 어드레스신호에 대응하는 데이터를 상기 디코드 메모리소자에 서입하는 과정을 구비함을 특징으로 하는 디코드 메모리소자의 서입방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950035342A KR970022776A (ko) | 1995-10-13 | 1995-10-13 | 메모리 억세스 장치 및 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950035342A KR970022776A (ko) | 1995-10-13 | 1995-10-13 | 메모리 억세스 장치 및 방법 |
Publications (1)
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| KR970022776A true KR970022776A (ko) | 1997-05-30 |
Family
ID=66583703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950035342A KR970022776A (ko) | 1995-10-13 | 1995-10-13 | 메모리 억세스 장치 및 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970022776A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100443147B1 (ko) * | 2000-11-30 | 2004-08-04 | 엘지전자 주식회사 | 시스템 온 칩에서의 어드레스 처리 장치 |
-
1995
- 1995-10-13 KR KR1019950035342A patent/KR970022776A/ko active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100443147B1 (ko) * | 2000-11-30 | 2004-08-04 | 엘지전자 주식회사 | 시스템 온 칩에서의 어드레스 처리 장치 |
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