JP2001035188A - 半導体装置の試験方法及び半導体装置 - Google Patents
半導体装置の試験方法及び半導体装置Info
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Abstract
(57)【要約】
【課題】テスタの電流供給能力を上げることなく、同時
に試験できる半導体装置の数を増大する。 【解決手段】半導体チップ１０には、４つのＤＲＡＭ１
１，１２，１３，１４が搭載されている。ＤＲＡＭ１
１，１２は１メガビットの記憶容量を有し、ＤＲＡＭ１
３は２メガビットの記憶容量を有している。ＤＲＡＭ１
４は、４メガビットの記憶容量を有している。各ＤＲＡ
Ｍ１１〜１４に対しそれぞれ独立の試験用アドレス信号
TA0〜TA9を入力し、各ＤＲＡＭ１１〜１４の試験を実施
する。この試験は、試験時間の短いＤＲＡＭ１１，１
２，１３をシリアルに試験し、このシリアルな試験に平
行して試験時間の最も長いＤＲＡＭ１４をパラレルに試
験する。
に試験できる半導体装置の数を増大する。 【解決手段】半導体チップ１０には、４つのＤＲＡＭ１
１，１２，１３，１４が搭載されている。ＤＲＡＭ１
１，１２は１メガビットの記憶容量を有し、ＤＲＡＭ１
３は２メガビットの記憶容量を有している。ＤＲＡＭ１
４は、４メガビットの記憶容量を有している。各ＤＲＡ
Ｍ１１〜１４に対しそれぞれ独立の試験用アドレス信号
TA0〜TA9を入力し、各ＤＲＡＭ１１〜１４の試験を実施
する。この試験は、試験時間の短いＤＲＡＭ１１，１
２，１３をシリアルに試験し、このシリアルな試験に平
行して試験時間の最も長いＤＲＡＭ１４をパラレルに試
験する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の試験
方法及び半導体装置に係り、詳しくはチップ上に独立し
てアクセス可能な半導体記憶装置のマクロが少なくとも
３個以上搭載された半導体装置の試験方法及び半導体装
置に関するものである。
方法及び半導体装置に係り、詳しくはチップ上に独立し
てアクセス可能な半導体記憶装置のマクロが少なくとも
３個以上搭載された半導体装置の試験方法及び半導体装
置に関するものである。
【０００２】近年、１チップ上に、３個以上の独立して
アクセス可能なＤＲＡＭをはじめとする半導体記憶装置
を搭載した半導体装置が提案されている。各記憶装置は
独立にアクセスすることができることから、その各記憶
装置についてはマクロと呼ばれている。そして、チップ
上に搭載された各マクロについて評価試験が行われる。
評価試験においてはテスタで同時に測定するチップの個
数が多いほど試験コストの低減が図れることから、テス
タによって同時に数多くのチップが測定可能な半導体装
置の試験方法及び半導体装置が求められている。
アクセス可能なＤＲＡＭをはじめとする半導体記憶装置
を搭載した半導体装置が提案されている。各記憶装置は
独立にアクセスすることができることから、その各記憶
装置についてはマクロと呼ばれている。そして、チップ
上に搭載された各マクロについて評価試験が行われる。
評価試験においてはテスタで同時に測定するチップの個
数が多いほど試験コストの低減が図れることから、テス
タによって同時に数多くのチップが測定可能な半導体装
置の試験方法及び半導体装置が求められている。
【０００３】
【従来の技術】近年、半導体チップ上に独立にアクセス
が可能な複数個のＤＲＡＭをはじめとする半導体記憶装
置が搭載されたものがある。半導体チップ上の各半導体
記憶装置は、独立にアクセスすることができることから
それぞれマクロと呼ばれている。
が可能な複数個のＤＲＡＭをはじめとする半導体記憶装
置が搭載されたものがある。半導体チップ上の各半導体
記憶装置は、独立にアクセスすることができることから
それぞれマクロと呼ばれている。
【０００４】図１０は、従来の半導体チップ５０の模式
図である。図１０において、半導体チップ５０は、独立
にアクセスが可能な４個のＤＲＡＭよりなる半導体記憶
装置（以下、第１〜第４ＤＲＡＭという）５１，５２，
５３，５４が搭載されている。第１〜第４ＤＲＡＭ５１
〜５４は、ユーザの仕様によって、例えば同一の外部装
置に制御されたり、それぞれ独立して別々の外部装置に
制御されるようになっている。従って、第１〜第４ＤＲ
ＡＭ５１〜５４毎に外部装置に接続される入出力端子が
形成されている。
図である。図１０において、半導体チップ５０は、独立
にアクセスが可能な４個のＤＲＡＭよりなる半導体記憶
装置（以下、第１〜第４ＤＲＡＭという）５１，５２，
５３，５４が搭載されている。第１〜第４ＤＲＡＭ５１
〜５４は、ユーザの仕様によって、例えば同一の外部装
置に制御されたり、それぞれ独立して別々の外部装置に
制御されるようになっている。従って、第１〜第４ＤＲ
ＡＭ５１〜５４毎に外部装置に接続される入出力端子が
形成されている。
【０００５】一方、第１〜第４ＤＲＡＭ５１〜５４は、
一つのテスタに対して制御されるようになっている。従
って、図１０に示されるうように、第１〜第４ＤＲＡＭ
５１〜５４がテスタからの信号を入力する入力端子と信
号線は、共通の入力端子と信号線となる。因みに、テス
タからの信号は、試験モード信号TTST、試験用クロック
イネーブル信号TCKE、試験用クロック信号TCLK、試験用
チップセレクト信号TXCS、試験用ロウアドレスストロー
ブ信号TXRAS、試験用コラムアドレスストローブ信号TXC
AS、試験用ライトイネーブル信号TXWE、試験用アドレス
信号TA0〜TA9、試験用ライトデータTI等がある。
一つのテスタに対して制御されるようになっている。従
って、図１０に示されるうように、第１〜第４ＤＲＡＭ
５１〜５４がテスタからの信号を入力する入力端子と信
号線は、共通の入力端子と信号線となる。因みに、テス
タからの信号は、試験モード信号TTST、試験用クロック
イネーブル信号TCKE、試験用クロック信号TCLK、試験用
チップセレクト信号TXCS、試験用ロウアドレスストロー
ブ信号TXRAS、試験用コラムアドレスストローブ信号TXC
AS、試験用ライトイネーブル信号TXWE、試験用アドレス
信号TA0〜TA9、試験用ライトデータTI等がある。
【０００６】又、試験に基づく第１〜第４ＤＲＡＭ５１
〜５４の出力データTQ0〜TQ3は、それぞれ個別にテスタ
に出力する必要から、それぞれ第１〜第４ＤＲＡＭ５１
〜５４毎に出力端子及び信号線を設けている。
〜５４の出力データTQ0〜TQ3は、それぞれ個別にテスタ
に出力する必要から、それぞれ第１〜第４ＤＲＡＭ５１
〜５４毎に出力端子及び信号線を設けている。
【０００７】そして、チップ５０に搭載した第１〜第４
ＤＲＡＭ５１〜５４をテスタにて試験する場合、共通の
各入力端子及び信号線を介して試験のための各種信号を
第１〜第４ＤＲＡＭ５１〜５４に入力して第１〜第４Ｄ
ＲＡＭ５１〜５４の試験を同時に開始するようになって
いる。
ＤＲＡＭ５１〜５４をテスタにて試験する場合、共通の
各入力端子及び信号線を介して試験のための各種信号を
第１〜第４ＤＲＡＭ５１〜５４に入力して第１〜第４Ｄ
ＲＡＭ５１〜５４の試験を同時に開始するようになって
いる。
【０００８】
【発明が解決しようとする課題】ところで、各ＤＲＡＭ
５１〜５４の記憶容量が互いに相違すると、以下のよう
な問題が生ずる。
５１〜５４の記憶容量が互いに相違すると、以下のよう
な問題が生ずる。
【０００９】今、第１及び第２ＤＲＡＭ５１，５２が１
メガビット、第３ＤＲＡＭ５３が２メガビット、第４Ｄ
ＲＡＭ５４が４メガビットの記憶容量とする。つまり、
第１及び第２ＤＲＡＭ５１，５２のＤＲＡＭコアは、１
メガビットのアレイブロックを１つ備えている。第３Ｄ
ＲＡＭ５３のＤＲＡＭコアは、１メガビットのアレイブ
ロックを２つ備えている。第４ＤＲＡＭ５４のＤＲＡＭ
コアは、１メガビットのアレイブロックを４つ備えてい
る。
メガビット、第３ＤＲＡＭ５３が２メガビット、第４Ｄ
ＲＡＭ５４が４メガビットの記憶容量とする。つまり、
第１及び第２ＤＲＡＭ５１，５２のＤＲＡＭコアは、１
メガビットのアレイブロックを１つ備えている。第３Ｄ
ＲＡＭ５３のＤＲＡＭコアは、１メガビットのアレイブ
ロックを２つ備えている。第４ＤＲＡＭ５４のＤＲＡＭ
コアは、１メガビットのアレイブロックを４つ備えてい
る。
【００１０】そして、テスタにて第１〜第４ＤＲＡＭ５
１〜５４の試験が一斉に開始されると、記憶容量の小さ
なＤＲＡＭから試験が終了する。つまり、まず、１メガ
ビットの記憶容量の小さい第１及び第２ＤＲＡＭ５１，
５２の試験が終了し、残る２メガビットの第３ＤＲＡＭ
５３と４メガビットの第４ＤＲＡＭ５４はテスタにて試
験が続行される。やがて、２メガビットの第３ＤＲＡＭ
５３の試験が終了し、４メガビットの第４ＤＲＡＭ５４
のみが試験を続行する。そして、最後に最も記憶容量の
多い４メガビットの第４ＤＲＡＭ５４の試験が終了す
る。
１〜５４の試験が一斉に開始されると、記憶容量の小さ
なＤＲＡＭから試験が終了する。つまり、まず、１メガ
ビットの記憶容量の小さい第１及び第２ＤＲＡＭ５１，
５２の試験が終了し、残る２メガビットの第３ＤＲＡＭ
５３と４メガビットの第４ＤＲＡＭ５４はテスタにて試
験が続行される。やがて、２メガビットの第３ＤＲＡＭ
５３の試験が終了し、４メガビットの第４ＤＲＡＭ５４
のみが試験を続行する。そして、最後に最も記憶容量の
多い４メガビットの第４ＤＲＡＭ５４の試験が終了す
る。
【００１１】このように、各ＤＲＡＭ５１〜５４が一斉
に試験を開始することから、図１１に示すように、試験
開始から第１及び第２ＤＲＡＭ５１，５２の試験が終了
するまでの第１試験期間ｔ１においては、４個の第１〜
第４ＤＲＡＭ５１〜５４の試験が行われるため、その際
に半導体チップ５０には消費電流Ｉ１が供給される。
又、第１及び第２ＤＲＡＭ５１，５２の試験終了から第
３ＤＲＡＭ５３の試験が終了するまでの第２試験期間ｔ
２においては、２個の第３及び第４ＤＲＡＭ５３，５４
の試験が行われるため、その際に半導体チップ５０には
消費電流Ｉ２が供給される。さらに、第３ＤＲＡＭ５３
の試験終了から第４ＤＲＡＭ５４の試験が終了するまで
の第３試験期間ｔ３においては、１個の第４ＤＲＡＭ５
４の試験が行われ、その際に半導体チップ５０には消費
電流Ｉ３が供給される。
に試験を開始することから、図１１に示すように、試験
開始から第１及び第２ＤＲＡＭ５１，５２の試験が終了
するまでの第１試験期間ｔ１においては、４個の第１〜
第４ＤＲＡＭ５１〜５４の試験が行われるため、その際
に半導体チップ５０には消費電流Ｉ１が供給される。
又、第１及び第２ＤＲＡＭ５１，５２の試験終了から第
３ＤＲＡＭ５３の試験が終了するまでの第２試験期間ｔ
２においては、２個の第３及び第４ＤＲＡＭ５３，５４
の試験が行われるため、その際に半導体チップ５０には
消費電流Ｉ２が供給される。さらに、第３ＤＲＡＭ５３
の試験終了から第４ＤＲＡＭ５４の試験が終了するまで
の第３試験期間ｔ３においては、１個の第４ＤＲＡＭ５
４の試験が行われ、その際に半導体チップ５０には消費
電流Ｉ３が供給される。
【００１２】つまり、第１試験期間ｔ１においては、４
個の第１〜第４ＤＲＡＭ５１〜５４の試験が同時に行わ
れることから、テスタから該チップ５０に供給される消
費電力が最大となる。従って、半導体チップ５０に対す
るテスタの電流供給能力は、この第１試験期間ｔ１の最
も大きな消費電流Ｉ１が確保される必要がある。その結
果、テスタは、この半導体チップ５０を同時に複数個試
験することからことから第１試験期間ｔ１の最も大きい
消費電流Ｉ１が大きいと、全体として電流供給能力を上
げる必要がある。
個の第１〜第４ＤＲＡＭ５１〜５４の試験が同時に行わ
れることから、テスタから該チップ５０に供給される消
費電力が最大となる。従って、半導体チップ５０に対す
るテスタの電流供給能力は、この第１試験期間ｔ１の最
も大きな消費電流Ｉ１が確保される必要がある。その結
果、テスタは、この半導体チップ５０を同時に複数個試
験することからことから第１試験期間ｔ１の最も大きい
消費電流Ｉ１が大きいと、全体として電流供給能力を上
げる必要がある。
【００１３】しかしながら、このテスタの電流供給能力
を上げることには限界があるため、同時に試験する半導
体チップ５０の数を制限しなければならず試験コストを
上げる原因の一つとなっていた。
を上げることには限界があるため、同時に試験する半導
体チップ５０の数を制限しなければならず試験コストを
上げる原因の一つとなっていた。
【００１４】本発明の目的は、テスタの電流供給能力を
上げることなく、同時に試験できる半導体装置の数を増
大することができる半導体装置の試験方法及び半導体装
置を提供することにある。
上げることなく、同時に試験できる半導体装置の数を増
大することができる半導体装置の試験方法及び半導体装
置を提供することにある。
【００１５】
【課題を解決するための手段】請求項１に記載の発明に
よれば、各記憶装置の試験を行う時、試験時間が最も長
い記憶装置を除く他の記憶装置の少なくとも２個の記憶
装置がシリアルに試験される。そして、このシリアルな
試験に平行して前記試験時間の最も長い記憶装置がパラ
レルに試験される。その結果、試験時の半導体装置の消
費電流を削減でき、試験時間が長くなることを防止でき
る。
よれば、各記憶装置の試験を行う時、試験時間が最も長
い記憶装置を除く他の記憶装置の少なくとも２個の記憶
装置がシリアルに試験される。そして、このシリアルな
試験に平行して前記試験時間の最も長い記憶装置がパラ
レルに試験される。その結果、試験時の半導体装置の消
費電流を削減でき、試験時間が長くなることを防止でき
る。
【００１６】請求項２に記載の発明によれば、最も試験
時間が短い記憶装置が、他の記憶装置とシリアルに試験
され、このシリアルな試験に平行して前記試験時間の最
も長い記憶装置がパラレルに試験される。
時間が短い記憶装置が、他の記憶装置とシリアルに試験
され、このシリアルな試験に平行して前記試験時間の最
も長い記憶装置がパラレルに試験される。
【００１７】請求項３に記載の発明によれば、各記憶装
置はそれぞれ独立して入力されるアドレス信号に基づい
て試験が行われる。従って、半導体装置に搭載された記
憶装置を、試験時間が長くなるものに合わせて選択的に
動作させることにより、試験時の半導体装置の消費電流
を削減できる。又、連続的に記憶装置を動作させること
により、試験時間が長くなることを防止できる。
置はそれぞれ独立して入力されるアドレス信号に基づい
て試験が行われる。従って、半導体装置に搭載された記
憶装置を、試験時間が長くなるものに合わせて選択的に
動作させることにより、試験時の半導体装置の消費電流
を削減できる。又、連続的に記憶装置を動作させること
により、試験時間が長くなることを防止できる。
【００１８】請求項４に記載の発明によれば、各記憶装
置はそれぞれ独立して入力されるアレイブロックを選択
するアドレス信号に基づいて試験が行われる。この場
合、アレイブロックを選択するアドレス信号以外のアド
レス信号を各記憶装置で共通とすることができる。従っ
て、試験端子の増加を抑えつつ、試験時の半導体装置の
消費電流を削減でき、試験時間が長くなることを防止で
きる。
置はそれぞれ独立して入力されるアレイブロックを選択
するアドレス信号に基づいて試験が行われる。この場
合、アレイブロックを選択するアドレス信号以外のアド
レス信号を各記憶装置で共通とすることができる。従っ
て、試験端子の増加を抑えつつ、試験時の半導体装置の
消費電流を削減でき、試験時間が長くなることを防止で
きる。
【００１９】請求項５に記載の発明によれば、チップに
搭載された複数の記憶装置に試験時に入力されるアドレ
ス信号のうち、記憶装置の中にあるアレイブロックを選
択するアドレス信号に対し、ある一方の記憶装置間にイ
ンバータが一段挿入され、反転したアドレス信号が入力
される。この場合、試験時に入力されるアドレス信号を
共通として各記憶装置の中にあるそれぞれのアレイブロ
ックを任意に選択できる。従って、試験用アドレス信号
線を増加させることなく、試験時の半導体装置の消費電
流を削減でき、試験時間が長くなることを防止できる。
搭載された複数の記憶装置に試験時に入力されるアドレ
ス信号のうち、記憶装置の中にあるアレイブロックを選
択するアドレス信号に対し、ある一方の記憶装置間にイ
ンバータが一段挿入され、反転したアドレス信号が入力
される。この場合、試験時に入力されるアドレス信号を
共通として各記憶装置の中にあるそれぞれのアレイブロ
ックを任意に選択できる。従って、試験用アドレス信号
線を増加させることなく、試験時の半導体装置の消費電
流を削減でき、試験時間が長くなることを防止できる。
【００２０】請求項６に記載の発明によれば、チップ上
にそれぞれ独立してアクセスすることが可能な記憶装置
が少なくとも３個以上搭載され、各記憶装置に対してそ
れぞれ独立の試験用アドレス信号線がチップ上に形成さ
れる。この場合、半導体装置に搭載された記憶装置を、
試験時間が長くなるものに合わせて選択的に動作させて
同時に動作する記憶装置の数を抑制することで、試験時
の半導体装置の消費電流を削減できる。従って、テスタ
の電流供給能力を上げることなく、同時に試験できる半
導体装置の数を増加させることが可能となる。
にそれぞれ独立してアクセスすることが可能な記憶装置
が少なくとも３個以上搭載され、各記憶装置に対してそ
れぞれ独立の試験用アドレス信号線がチップ上に形成さ
れる。この場合、半導体装置に搭載された記憶装置を、
試験時間が長くなるものに合わせて選択的に動作させて
同時に動作する記憶装置の数を抑制することで、試験時
の半導体装置の消費電流を削減できる。従って、テスタ
の電流供給能力を上げることなく、同時に試験できる半
導体装置の数を増加させることが可能となる。
【００２１】
【発明の実施の形態】以下、本発明を具体化した一実施
形態を図面に従って説明する。図１は、本発明を具体化
した半導体チップ１０の模式図である。
形態を図面に従って説明する。図１は、本発明を具体化
した半導体チップ１０の模式図である。
【００２２】図１に示す半導体チップ１０は、４個のＤ
ＲＡＭ（ダイナミックランダムアクセスメモリ）よりな
る半導体記憶装置（以下、第１〜第４ＤＲＡＭという）
１１，１２，１３，１４と、図示しないロジック系の回
路装置とを搭載している。第１〜第４ＤＲＡＭ１１〜１
４は、図２に示すように、クロックバッファ２１、コマ
ンドバッファ２２、アドレスバッファ２３、Ｉ／Ｏバッ
ファ２４、コマンドデコーダ２５、ロウアドレスデコー
ダ２６、コラムアドレスデコーダ２７、Ｉ／Ｏ制御回路
２８、ＤＲＡＭコア２９をそれぞれ備えている。
ＲＡＭ（ダイナミックランダムアクセスメモリ）よりな
る半導体記憶装置（以下、第１〜第４ＤＲＡＭという）
１１，１２，１３，１４と、図示しないロジック系の回
路装置とを搭載している。第１〜第４ＤＲＡＭ１１〜１
４は、図２に示すように、クロックバッファ２１、コマ
ンドバッファ２２、アドレスバッファ２３、Ｉ／Ｏバッ
ファ２４、コマンドデコーダ２５、ロウアドレスデコー
ダ２６、コラムアドレスデコーダ２７、Ｉ／Ｏ制御回路
２８、ＤＲＡＭコア２９をそれぞれ備えている。
【００２３】クロックバッファ２１は、外部装置からク
ロックイネーブル信号CKE、クロック信号CLK、又は、テ
スタから試験用クロックイネーブル信号TCKE、試験用ク
ロック信号TCLKを入力する。そして、クロックバッファ
２１は信号CKE,CLK又は信号TCKE,TCLKに基づいて内部ク
ロック信号clkzを生成して、その信号clkzをコマンドバ
ッファ２２、アドレスバッファ２３及びＩ／Ｏバッファ
２４に出力する。
ロックイネーブル信号CKE、クロック信号CLK、又は、テ
スタから試験用クロックイネーブル信号TCKE、試験用ク
ロック信号TCLKを入力する。そして、クロックバッファ
２１は信号CKE,CLK又は信号TCKE,TCLKに基づいて内部ク
ロック信号clkzを生成して、その信号clkzをコマンドバ
ッファ２２、アドレスバッファ２３及びＩ／Ｏバッファ
２４に出力する。
【００２４】ここで、クロックバッファ２１の具体的な
回路構成を図３を用いて説明する。図３において、クロ
ックバッファ２１は、ナンド回路３１ａ，３１ｂ，３１
ｃ，３１ｄ，３１ｅ，３１ｆ，３１ｇとインバータ回路
３２ａ，３２ｂ，３２ｃとを有して構成されている。
回路構成を図３を用いて説明する。図３において、クロ
ックバッファ２１は、ナンド回路３１ａ，３１ｂ，３１
ｃ，３１ｄ，３１ｅ，３１ｆ，３１ｇとインバータ回路
３２ａ，３２ｂ，３２ｃとを有して構成されている。
【００２５】詳しくは、ナンド回路３１ａの一方の入力
端子には試験モード信号TTSTが入力され、他方の入力端
子には試験用クロックイネーブル信号TCKEが入力され
る。又、ナンド回路３１ｂの一方の入力端子にはインバ
ータ回路３２ａを介して試験モード信号TTSTが入力さ
れ、他方の入力端子にはクロックイネーブル信号CKEが
入力される。そして、ナンド回路３１ａの出力端子はナ
ンド回路３１ｃの一方の入力端子に接続されるととも
に、ナンド回路３１ｂの出力端子はナンド回路３１ｃの
他方の入力端子に接続され、ナンド回路３１ｃの出力端
子はナンド回路３１ｄの一方の入力端子に接続されてい
る。
端子には試験モード信号TTSTが入力され、他方の入力端
子には試験用クロックイネーブル信号TCKEが入力され
る。又、ナンド回路３１ｂの一方の入力端子にはインバ
ータ回路３２ａを介して試験モード信号TTSTが入力さ
れ、他方の入力端子にはクロックイネーブル信号CKEが
入力される。そして、ナンド回路３１ａの出力端子はナ
ンド回路３１ｃの一方の入力端子に接続されるととも
に、ナンド回路３１ｂの出力端子はナンド回路３１ｃの
他方の入力端子に接続され、ナンド回路３１ｃの出力端
子はナンド回路３１ｄの一方の入力端子に接続されてい
る。
【００２６】ナンド回路３１ｅの一方の入力端子には試
験モード信号TTSTが入力され、他方の入力端子には試験
用クロック信号TCLKが入力される。又、ナンド回路３１
ｆの一方の入力端子にはインバータ回路３２ｂを介して
試験モード信号TTSTが入力され、他方の入力端子にはク
ロック信号CLKが入力される。そして、ナンド回路３１
ｅの出力端子はナンド回路３１ｇの一方の入力端子に接
続されるとともに、ナンド回路３１ｆの出力端子はナン
ド回路３１ｇの他方の入力端子に接続され、ナンド回路
３１ｇの出力端子はナンド回路３１ｄの他方の入力端子
に接続されている。さらに、ナンド回路３１ｄの出力端
子はインバータ回路３２ｃの入力端子に接続され、その
インバータ回路３２ｃの出力端子から内部クロック信号
clkzが出力される。
験モード信号TTSTが入力され、他方の入力端子には試験
用クロック信号TCLKが入力される。又、ナンド回路３１
ｆの一方の入力端子にはインバータ回路３２ｂを介して
試験モード信号TTSTが入力され、他方の入力端子にはク
ロック信号CLKが入力される。そして、ナンド回路３１
ｅの出力端子はナンド回路３１ｇの一方の入力端子に接
続されるとともに、ナンド回路３１ｆの出力端子はナン
ド回路３１ｇの他方の入力端子に接続され、ナンド回路
３１ｇの出力端子はナンド回路３１ｄの他方の入力端子
に接続されている。さらに、ナンド回路３１ｄの出力端
子はインバータ回路３２ｃの入力端子に接続され、その
インバータ回路３２ｃの出力端子から内部クロック信号
clkzが出力される。
【００２７】具体的に、テスタによりＤＲＡＭ１１，１
２，１３，１４の試験が行われる場合、つまり、Ｈレベ
ルの試験モード信号TTSTが入力される場合、ナンド回路
３１ｂの一方の入力端子には、インバータ回路３２ａを
介してＬレベルの信号が入力されるため、クロックイネ
ーブル信号CKEの信号レベルに拘わらずナンド回路３１
ｂの出力は常にＨレベルとなる。同様に、ナンド回路３
１ｆの一方の入力端子には、インバータ回路３２ｂを介
してＬレベルの信号が入力されるため、クロック信号CL
Kの信号レベルに拘わらずナンド回路３１ｆの出力は常
にＨレベルとなる。
２，１３，１４の試験が行われる場合、つまり、Ｈレベ
ルの試験モード信号TTSTが入力される場合、ナンド回路
３１ｂの一方の入力端子には、インバータ回路３２ａを
介してＬレベルの信号が入力されるため、クロックイネ
ーブル信号CKEの信号レベルに拘わらずナンド回路３１
ｂの出力は常にＨレベルとなる。同様に、ナンド回路３
１ｆの一方の入力端子には、インバータ回路３２ｂを介
してＬレベルの信号が入力されるため、クロック信号CL
Kの信号レベルに拘わらずナンド回路３１ｆの出力は常
にＨレベルとなる。
【００２８】従って、内部クロック信号clkzは、試験用
クロックイネーブル信号TCKE及び試験用クロック信号TC
LKに基づいて生成される。つまり、Ｈレベルの試験用ク
ロックイネーブル信号TCKEが入力されるとき、Ｌレベル
の信号がナンド回路３１ａからナンド回路３１ｃの一方
の入力端子に出力される。又、ナンド回路３１ｃの他方
の入力端子には、Ｈレベルの信号がナンド回路３１ｂか
ら入力されているため、Ｈレベルの信号がナンド回路３
１ｃからナンド回路３１ｄの一方の入力端子に入力され
る。この状態において、Ｈレベルの試験用クロック信号
TCLKがナンド回路３１ｅに入力されると、Ｌレベルの信
号がナンド回路３１ｅからナンド回路３１ｇの一方の入
力端子に出力される。又、ナンド回路３１ｇの他方の入
力端子には、Ｈレベルの信号がナンド回路３１ｆから入
力されているため、Ｈレベルの信号がナンド回路３１ｇ
からナンド回路３１ｄの他方の入力端子に入力される。
その結果、ナンド回路３１ｄの出力はＬレベルとなりイ
ンバータ回路３２ｃを介してＨレベルの内部クロック信
号clkz信号が出力される。
クロックイネーブル信号TCKE及び試験用クロック信号TC
LKに基づいて生成される。つまり、Ｈレベルの試験用ク
ロックイネーブル信号TCKEが入力されるとき、Ｌレベル
の信号がナンド回路３１ａからナンド回路３１ｃの一方
の入力端子に出力される。又、ナンド回路３１ｃの他方
の入力端子には、Ｈレベルの信号がナンド回路３１ｂか
ら入力されているため、Ｈレベルの信号がナンド回路３
１ｃからナンド回路３１ｄの一方の入力端子に入力され
る。この状態において、Ｈレベルの試験用クロック信号
TCLKがナンド回路３１ｅに入力されると、Ｌレベルの信
号がナンド回路３１ｅからナンド回路３１ｇの一方の入
力端子に出力される。又、ナンド回路３１ｇの他方の入
力端子には、Ｈレベルの信号がナンド回路３１ｆから入
力されているため、Ｈレベルの信号がナンド回路３１ｇ
からナンド回路３１ｄの他方の入力端子に入力される。
その結果、ナンド回路３１ｄの出力はＬレベルとなりイ
ンバータ回路３２ｃを介してＨレベルの内部クロック信
号clkz信号が出力される。
【００２９】又、その状態から試験用クロック信号TCLK
がＬレベルに変化すると、Ｈレベルの信号がナンド回路
３１ｅからナンド回路３１ｇの一方の入力端子に出力さ
れる。このため、Ｌレベルの信号がナンド回路３１ｇか
らナンド回路３１ｄの他方の入力端子に入力されるよう
になる。その結果、ナンド回路３１ｄの出力はＨレベル
となりインバータ回路３２ｃを介してＬレベルの内部ク
ロック信号clkzが出力される。
がＬレベルに変化すると、Ｈレベルの信号がナンド回路
３１ｅからナンド回路３１ｇの一方の入力端子に出力さ
れる。このため、Ｌレベルの信号がナンド回路３１ｇか
らナンド回路３１ｄの他方の入力端子に入力されるよう
になる。その結果、ナンド回路３１ｄの出力はＨレベル
となりインバータ回路３２ｃを介してＬレベルの内部ク
ロック信号clkzが出力される。
【００３０】因みに、Ｌレベルの試験用クロックイネー
ブル信号TCKEが入力されるときでは、ナンド回路３１ａ
の出力がＨレベルとなる。この場合、ナンド回路３１ｃ
の入力信号が共にＨレベルとなり、それに伴いナンド回
路３１ｃの出力はＬレベルとなる。つまり、ナンド回路
３１ｄの一方の入力端子にＬレベルの信号が入力される
ため、試験用クロック信号TCLKの信号レベルに拘わらず
ナンド回路３１ｄの出力はＨレベルとなる。従って、イ
ンバータ回路３２ｃを介して出力される内部クロック信
号clkzは常にＬレベルとなる。
ブル信号TCKEが入力されるときでは、ナンド回路３１ａ
の出力がＨレベルとなる。この場合、ナンド回路３１ｃ
の入力信号が共にＨレベルとなり、それに伴いナンド回
路３１ｃの出力はＬレベルとなる。つまり、ナンド回路
３１ｄの一方の入力端子にＬレベルの信号が入力される
ため、試験用クロック信号TCLKの信号レベルに拘わらず
ナンド回路３１ｄの出力はＨレベルとなる。従って、イ
ンバータ回路３２ｃを介して出力される内部クロック信
号clkzは常にＬレベルとなる。
【００３１】一方、通常動作時においてＬレベルの試験
モード信号TTSTが入力される場合、試験用クロックイネ
ーブル信号TCKEの信号レベルに拘わらずナンド回路３１
ａの出力は常にＨレベルとなり、試験用クロック信号TC
LKの信号レベルに拘わらずナンド回路３１ｅの出力は常
にＨレベルとなる。
モード信号TTSTが入力される場合、試験用クロックイネ
ーブル信号TCKEの信号レベルに拘わらずナンド回路３１
ａの出力は常にＨレベルとなり、試験用クロック信号TC
LKの信号レベルに拘わらずナンド回路３１ｅの出力は常
にＨレベルとなる。
【００３２】従って、内部クロック信号clkzは、クロッ
クイネーブル信号CKE及びクロック信号CLKに基づいて生
成される。つまり、ナンド回路３１ｂに入力されるクロ
ックイネーブル信号CKEがＨレベルのとき、その際にナ
ンド回路３１ｆに入力されるクロック信号CLKに応答し
てインバータ回路３２ｃから内部クロック信号clkzが出
力される。又、ナンド回路３１ｂに入力されるクロック
イネーブル信号CKEがＬレベルとなると、クロック信号C
LKの信号レベルに拘わらずインバータ回路３２ｃからＬ
レベルの内部クロック信号clkzが出力される。
クイネーブル信号CKE及びクロック信号CLKに基づいて生
成される。つまり、ナンド回路３１ｂに入力されるクロ
ックイネーブル信号CKEがＨレベルのとき、その際にナ
ンド回路３１ｆに入力されるクロック信号CLKに応答し
てインバータ回路３２ｃから内部クロック信号clkzが出
力される。又、ナンド回路３１ｂに入力されるクロック
イネーブル信号CKEがＬレベルとなると、クロック信号C
LKの信号レベルに拘わらずインバータ回路３２ｃからＬ
レベルの内部クロック信号clkzが出力される。
【００３３】図２に示すように、コマンドバッファ２２
は、通常動作時にクロックバッファ２１にて生成される
内部クロック信号clkz、つまりクロック信号CLKに応答
して外部装置からチップセレクト信号XCS、ロウアドレ
スストローブ信号XRAS、コラムアドレスストローブ信号
XCAS及びライトイネーブル信号XWEを取り込み、各信号X
CS,XRAS,XCAS,XWEに対応した信号csz,rasz,casz,wezを
コマンドデコーダ２５及びＩ／Ｏ制御回路２８に出力す
る。
は、通常動作時にクロックバッファ２１にて生成される
内部クロック信号clkz、つまりクロック信号CLKに応答
して外部装置からチップセレクト信号XCS、ロウアドレ
スストローブ信号XRAS、コラムアドレスストローブ信号
XCAS及びライトイネーブル信号XWEを取り込み、各信号X
CS,XRAS,XCAS,XWEに対応した信号csz,rasz,casz,wezを
コマンドデコーダ２５及びＩ／Ｏ制御回路２８に出力す
る。
【００３４】又、コマンドバッファ２２は、試験時にク
ロックバッファ２１にて生成される内部クロック信号cl
kz、つまり試験用クロック信号TCLKに応答してテスタか
ら試験用チップセレクト信号TXCS、試験用ロウアドレス
ストローブ信号TXRAS、試験用コラムアドレスストロー
ブ信号TXCAS及び試験用ライトイネーブル信号TXWEを取
り込み、各信号TXCS,TXRAS,TXCAS,TXWEに対応した信号c
sz,rasz,casz,wezをコマンドデコーダ２５及びＩ／Ｏ制
御回路２８に出力する。
ロックバッファ２１にて生成される内部クロック信号cl
kz、つまり試験用クロック信号TCLKに応答してテスタか
ら試験用チップセレクト信号TXCS、試験用ロウアドレス
ストローブ信号TXRAS、試験用コラムアドレスストロー
ブ信号TXCAS及び試験用ライトイネーブル信号TXWEを取
り込み、各信号TXCS,TXRAS,TXCAS,TXWEに対応した信号c
sz,rasz,casz,wezをコマンドデコーダ２５及びＩ／Ｏ制
御回路２８に出力する。
【００３５】図４には、コマンドバッファ２２の一部回
路を示す。図４において、コマンドバッファ２２は、ナ
ンド回路３３ａ，３３ｂ，３３ｃ、インバータ回路３４
ａ，３４ｂ，３４ｃ、トランスミッションゲート３５
ａ，３５ｂ、ラッチ回路３６ａ，３６ｂを有して構成さ
れている。トランスミッションゲート３５ａ，３５ｂは
ＮＭＯＳトランジスタとＰＭＯＳトランジスタとから構
成され、ラッチ回路３６ａ，３６ｂは２つのインバータ
回路から構成されている。なお、図４には、チップセレ
クト信号XCS又は試験用チップセレクト信号TXCSに対応
した内部チップセレクト信号cszを出力するための回路
部分を示している。
路を示す。図４において、コマンドバッファ２２は、ナ
ンド回路３３ａ，３３ｂ，３３ｃ、インバータ回路３４
ａ，３４ｂ，３４ｃ、トランスミッションゲート３５
ａ，３５ｂ、ラッチ回路３６ａ，３６ｂを有して構成さ
れている。トランスミッションゲート３５ａ，３５ｂは
ＮＭＯＳトランジスタとＰＭＯＳトランジスタとから構
成され、ラッチ回路３６ａ，３６ｂは２つのインバータ
回路から構成されている。なお、図４には、チップセレ
クト信号XCS又は試験用チップセレクト信号TXCSに対応
した内部チップセレクト信号cszを出力するための回路
部分を示している。
【００３６】詳しくは、ナンド回路３３ａの一方の入力
端子には試験モード信号TTSTが入力され、その他方の端
子には試験用チップセレクト信号TXCSが入力される。
又、ナンド回路３３ｂの一方の入力端子にはインバータ
回路３４ａを介して試験モード信号TTSTが入力され、そ
の他方の入力端子にはチップセレクト信号XCSが入力さ
れている。そして、ナンド回路３３ａの出力端子はナン
ド回路３３ｃの一方の入力端子に接続され、ナンド回路
３３ｂの出力端子はナンド回路３３ｃの他方の入力端子
に接続されている。ナンド回路３３ｃの出力端子は、ト
ランスミッションゲート３５ａの入力に接続され、その
トランスミッションゲート３５ａの出力はラッチ回路３
６ａを介してトランスミッションゲート３５ｂの入力に
接続されている。さらに、トランスミッションゲート３
５ｂの出力はラッチ回路３６ｂを介してインバータ回路
３４ｂに接続されている。
端子には試験モード信号TTSTが入力され、その他方の端
子には試験用チップセレクト信号TXCSが入力される。
又、ナンド回路３３ｂの一方の入力端子にはインバータ
回路３４ａを介して試験モード信号TTSTが入力され、そ
の他方の入力端子にはチップセレクト信号XCSが入力さ
れている。そして、ナンド回路３３ａの出力端子はナン
ド回路３３ｃの一方の入力端子に接続され、ナンド回路
３３ｂの出力端子はナンド回路３３ｃの他方の入力端子
に接続されている。ナンド回路３３ｃの出力端子は、ト
ランスミッションゲート３５ａの入力に接続され、その
トランスミッションゲート３５ａの出力はラッチ回路３
６ａを介してトランスミッションゲート３５ｂの入力に
接続されている。さらに、トランスミッションゲート３
５ｂの出力はラッチ回路３６ｂを介してインバータ回路
３４ｂに接続されている。
【００３７】トランスミッションゲート３５ａのＰＭＯ
Ｓトランジスタのゲート端子及びトランスミッションゲ
ート３５ｂのＮＭＯＳトランジスタのゲート端子には、
クロックバッファ２１からの内部クロック信号clkzが入
力され、トランスミッションゲート３５ａのＮＭＯＳト
ランジスタのゲート端子及びトランスミッションゲート
３５ｂのＰＭＯＳトランジスタのゲート端子には、クロ
ックバッファ２１からの内部クロック信号clkzがインバ
ータ回路３４ｃを介して入力される。従って、Ｌレベル
の内部クロック信号clkzによりトランスミッションゲー
ト３５ａはオンになるとともにトランスミッションゲー
ト３５ｂはオフとなる。又、Ｈレベルの内部クロック信
号clkzによりトランスミッションゲート３５ａはオフに
なるとともにトランスミッションゲート３５ｂはオンに
なる。つまり、内部クロック信号clkzの信号レベルによ
りトランスミッションゲート３５ａ，３５ｂがオン／オ
フ制御されて、チップセレクト信号XCSまたは試験用チ
ップセレクト信号TXCSに対応した内部チップセレクト信
号cszがインバータ回路３４ｂから出力されるようにな
っている。
Ｓトランジスタのゲート端子及びトランスミッションゲ
ート３５ｂのＮＭＯＳトランジスタのゲート端子には、
クロックバッファ２１からの内部クロック信号clkzが入
力され、トランスミッションゲート３５ａのＮＭＯＳト
ランジスタのゲート端子及びトランスミッションゲート
３５ｂのＰＭＯＳトランジスタのゲート端子には、クロ
ックバッファ２１からの内部クロック信号clkzがインバ
ータ回路３４ｃを介して入力される。従って、Ｌレベル
の内部クロック信号clkzによりトランスミッションゲー
ト３５ａはオンになるとともにトランスミッションゲー
ト３５ｂはオフとなる。又、Ｈレベルの内部クロック信
号clkzによりトランスミッションゲート３５ａはオフに
なるとともにトランスミッションゲート３５ｂはオンに
なる。つまり、内部クロック信号clkzの信号レベルによ
りトランスミッションゲート３５ａ，３５ｂがオン／オ
フ制御されて、チップセレクト信号XCSまたは試験用チ
ップセレクト信号TXCSに対応した内部チップセレクト信
号cszがインバータ回路３４ｂから出力されるようにな
っている。
【００３８】具体的に、試験時にＨレベルの試験モード
信号TTSTが入力される場合、ナンド回路３３ｂの入力端
子には、インバータ回路３４ａを介してＬレベルの信号
が入力されるため、チップセレクト信号XCSの信号レベ
ルに拘わらずナンド回路３３ｂの出力は常にＨレベルと
なる。このため、試験用チップセレクト信号TXCSに基づ
いてナンド回路３３ｃの出力が変化する。つまり、試験
用チップセレクト信号TXCSがＨレベルであると、ナンド
回路３３ａの出力はＬレベルとなり、それに伴いナンド
回路３３ｃの出力はＨレベルとなる。又、この状態から
試験用チップセレクト信号TXCSがＬレベルに変化する
と、ナンド回路３３ａの出力はＨレベルとなり、それに
伴いナンド回路３３ｃの出力はＬレベルとなる。
信号TTSTが入力される場合、ナンド回路３３ｂの入力端
子には、インバータ回路３４ａを介してＬレベルの信号
が入力されるため、チップセレクト信号XCSの信号レベ
ルに拘わらずナンド回路３３ｂの出力は常にＨレベルと
なる。このため、試験用チップセレクト信号TXCSに基づ
いてナンド回路３３ｃの出力が変化する。つまり、試験
用チップセレクト信号TXCSがＨレベルであると、ナンド
回路３３ａの出力はＬレベルとなり、それに伴いナンド
回路３３ｃの出力はＨレベルとなる。又、この状態から
試験用チップセレクト信号TXCSがＬレベルに変化する
と、ナンド回路３３ａの出力はＨレベルとなり、それに
伴いナンド回路３３ｃの出力はＬレベルとなる。
【００３９】一方、通常動作時にＬレベルの試験モード
信号TTSTが入力される場合、試験用チップセレクト信号
TXCSの信号レベルに拘わらずナンド回路３３ａの出力は
常にＨレベルとなる。このため、チップセレクト信号XC
Sに基づいてナンド回路３３ｃの出力が変化する。つま
り、チップセレクト信号XCSがＨレベルであると、ナン
ド回路３３ｂの出力はＬレベルとなり、それに伴いナン
ド回路３３ｃの出力はＨレベルとなる。又、この状態か
らチップセレクト信号XCSがＬレベルに変化すると、ナ
ンド回路３３ｂの出力はＨレベルとなり、それに伴いナ
ンド回路３３ｃの出力はＬレベルとなる。
信号TTSTが入力される場合、試験用チップセレクト信号
TXCSの信号レベルに拘わらずナンド回路３３ａの出力は
常にＨレベルとなる。このため、チップセレクト信号XC
Sに基づいてナンド回路３３ｃの出力が変化する。つま
り、チップセレクト信号XCSがＨレベルであると、ナン
ド回路３３ｂの出力はＬレベルとなり、それに伴いナン
ド回路３３ｃの出力はＨレベルとなる。又、この状態か
らチップセレクト信号XCSがＬレベルに変化すると、ナ
ンド回路３３ｂの出力はＨレベルとなり、それに伴いナ
ンド回路３３ｃの出力はＬレベルとなる。
【００４０】このナンド回路３３ｃの出力信号は、Ｌレ
ベルの内部クロック信号clkzが入力されるとき、オンと
なるトランスミッションゲート３５ａを介してラッチ回
路３６ａに入力される。引き続き、内部クロック信号cl
kzがＨレベルとなるとトランスミッションゲート３５ｂ
がオンとなり、ラッチ回路３６ａの出力信号がラッチ回
路３６ｂに入力される。そして、ラッチ回路３６ｂの出
力信号がインバータ回路３４ｂを介して反転されて内部
チップセレクト信号cszとして出力される。
ベルの内部クロック信号clkzが入力されるとき、オンと
なるトランスミッションゲート３５ａを介してラッチ回
路３６ａに入力される。引き続き、内部クロック信号cl
kzがＨレベルとなるとトランスミッションゲート３５ｂ
がオンとなり、ラッチ回路３６ａの出力信号がラッチ回
路３６ｂに入力される。そして、ラッチ回路３６ｂの出
力信号がインバータ回路３４ｂを介して反転されて内部
チップセレクト信号cszとして出力される。
【００４１】つまり、クロックバッファ２１からの内部
クロック信号clkzがＬレベルからＨレベルに変化すると
きに、コマンドバッファ２２は、試験時には試験用チッ
プセレクト信号TXCSの信号レベルに応じて内部チップセ
レクト信号csｚを出力し、通常動作時にはチップセレク
ト信号XCSの信号レベルに応じて内部チップセレクト信
号csｚを出力する。なお、図示及び説明を省略するが他
の各信号rasz,casz,wezも同様の回路構成によりコマン
ドバッファ２２から出力されるようになっている。
クロック信号clkzがＬレベルからＨレベルに変化すると
きに、コマンドバッファ２２は、試験時には試験用チッ
プセレクト信号TXCSの信号レベルに応じて内部チップセ
レクト信号csｚを出力し、通常動作時にはチップセレク
ト信号XCSの信号レベルに応じて内部チップセレクト信
号csｚを出力する。なお、図示及び説明を省略するが他
の各信号rasz,casz,wezも同様の回路構成によりコマン
ドバッファ２２から出力されるようになっている。
【００４２】図２に示すように、アドレスバッファ２３
は、通常動作時においてＬレベルの試験モード信号TTST
が入力される場合、クロック信号CLKに応答して外部装
置から１０ビットのアドレス信号A0〜A9を取り込み、該
アドレス信号A0〜A9をロウアドレスデコーダ２６及びコ
ラムアドレスデコーダ２７に出力する。
は、通常動作時においてＬレベルの試験モード信号TTST
が入力される場合、クロック信号CLKに応答して外部装
置から１０ビットのアドレス信号A0〜A9を取り込み、該
アドレス信号A0〜A9をロウアドレスデコーダ２６及びコ
ラムアドレスデコーダ２７に出力する。
【００４３】又、アドレスバッファ２３は、試験時にお
いてＨレベルの試験モード信号TTSTが入力される場合、
試験用クロック信号TCLKに応答してテスタから１０ビッ
トの試験用アドレス信号TA0〜TA9を取り込み、試験用ア
ドレス信号TA0〜TA9をロウアドレスデコーダ２６及びコ
ラムアドレスデコーダ２７に出力する。なお、アドレス
バッファ２３もコマンドバッファ２２と同様の回路形態
で構成されている。
いてＨレベルの試験モード信号TTSTが入力される場合、
試験用クロック信号TCLKに応答してテスタから１０ビッ
トの試験用アドレス信号TA0〜TA9を取り込み、試験用ア
ドレス信号TA0〜TA9をロウアドレスデコーダ２６及びコ
ラムアドレスデコーダ２７に出力する。なお、アドレス
バッファ２３もコマンドバッファ２２と同様の回路形態
で構成されている。
【００４４】Ｉ／Ｏバッファ２４は、通常動作時におい
てＬレベルの試験モード信号TTSTが入力される場合、ク
ロック信号CLKに応答して外部装置からライトデータDI0
〜DI63を取り込み、該ライトデータDI0〜DI63をＩ／Ｏ
制御回路２８に出力する。又、Ｉ／Ｏバッファ２４は、
クロック信号CLKに応答してＩ／Ｏ制御回路２８からの
リードデータDO0〜DO63を外部装置に出力する。
てＬレベルの試験モード信号TTSTが入力される場合、ク
ロック信号CLKに応答して外部装置からライトデータDI0
〜DI63を取り込み、該ライトデータDI0〜DI63をＩ／Ｏ
制御回路２８に出力する。又、Ｉ／Ｏバッファ２４は、
クロック信号CLKに応答してＩ／Ｏ制御回路２８からの
リードデータDO0〜DO63を外部装置に出力する。
【００４５】さらに、Ｉ／Ｏバッファ２４は、試験時に
おいてＨレベルの試験モード信号TTSTが入力される場
合、試験用クロック信号TCLKに応答してテスタから試験
用ライトデータTIを取り込み、該試験用ライトデータTI
をＩ／Ｏ制御回路２８に出力する。又、Ｉ／Ｏバッファ
２４は、試験用クロック信号TCLKに応答してＩ／Ｏ制御
回路２８からの試験用リードデータTQ0〜TQ3を取り込
み、該試験用リードデータTQ0〜TQ3をテスタに出力す
る。
おいてＨレベルの試験モード信号TTSTが入力される場
合、試験用クロック信号TCLKに応答してテスタから試験
用ライトデータTIを取り込み、該試験用ライトデータTI
をＩ／Ｏ制御回路２８に出力する。又、Ｉ／Ｏバッファ
２４は、試験用クロック信号TCLKに応答してＩ／Ｏ制御
回路２８からの試験用リードデータTQ0〜TQ3を取り込
み、該試験用リードデータTQ0〜TQ3をテスタに出力す
る。
【００４６】コマンドデコーダ２５は、コマンドバッフ
ァ２２からのチップセレクト信号csz、ロウアドレスス
トローブ信号rasz、コラムアドレスストローブ信号casz
及びライトイネーブル信号wezに基づいてアクティブモ
ード、プリチャージモード、ライトモード、リードモー
ド等の各種コマンドモードを判定して各種モード信号AC
T,PRE,WRT,RED等をＤＲＡＭコア２９に出力する。
ァ２２からのチップセレクト信号csz、ロウアドレスス
トローブ信号rasz、コラムアドレスストローブ信号casz
及びライトイネーブル信号wezに基づいてアクティブモ
ード、プリチャージモード、ライトモード、リードモー
ド等の各種コマンドモードを判定して各種モード信号AC
T,PRE,WRT,RED等をＤＲＡＭコア２９に出力する。
【００４７】図５には、コマンドデコーダ２５の回路を
示す。図５において、コマンドデコーダ２５は、ナンド
回路４０ａ，４０ｂ，４０ｃ，４０ｄ及びインバータ回
路４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅ，４１ｆ，
４１ｇを有して構成されている。
示す。図５において、コマンドデコーダ２５は、ナンド
回路４０ａ，４０ｂ，４０ｃ，４０ｄ及びインバータ回
路４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅ，４１ｆ，
４１ｇを有して構成されている。
【００４８】詳しくは、ナンド回路４０ａ，４０ｂ，４
０ｃ，４０ｄの第１の入力端子には、チップセレクト信
号cszが入力されている。又、ナンド回路４０ａ，４０
ｂの第２の入力端子にはロウアドレスストローブ信号ra
szが入力され、ナンド回路４０ｃ，４０ｄの第２の入力
端子にはロウアドレスストローブ信号raszがインバータ
回路４１ａを介して入力される。さらに、ナンド回路４
０ａ，４０ｂの第３の入力端子にはコラムアドレススト
ローブ信号caszがインバータ回路４１ｂを介して入力さ
れ、ナンド回路４０ｃ，４０ｄの第３の入力端子にはコ
ラムアドレスストローブ信号caszが入力される。又、ナ
ンド回路４０ａ，４０ｃの第４の入力端子にはライトイ
ネーブル信号wezがインバータ回路４１ｃを介して入力
され、ナンド回路４０ｂ，４０ｄの第４の入力端子には
ライトイネーブル信号wezが入力される。
０ｃ，４０ｄの第１の入力端子には、チップセレクト信
号cszが入力されている。又、ナンド回路４０ａ，４０
ｂの第２の入力端子にはロウアドレスストローブ信号ra
szが入力され、ナンド回路４０ｃ，４０ｄの第２の入力
端子にはロウアドレスストローブ信号raszがインバータ
回路４１ａを介して入力される。さらに、ナンド回路４
０ａ，４０ｂの第３の入力端子にはコラムアドレススト
ローブ信号caszがインバータ回路４１ｂを介して入力さ
れ、ナンド回路４０ｃ，４０ｄの第３の入力端子にはコ
ラムアドレスストローブ信号caszが入力される。又、ナ
ンド回路４０ａ，４０ｃの第４の入力端子にはライトイ
ネーブル信号wezがインバータ回路４１ｃを介して入力
され、ナンド回路４０ｂ，４０ｄの第４の入力端子には
ライトイネーブル信号wezが入力される。
【００４９】ナンド回路４０ａの出力端子は、インバー
タ回路４１ｄに接続され、そのインバータ回路４１ｄは
モード信号ACTを出力する。ナンド回路４０ｂの出力端
子は、インバータ回路４１ｅに接続され、そのインバー
タ回路４１ｅはモード信号PREを出力する。ナンド回路
４０ｃの出力端子は、インバータ回路４１ｆに接続さ
れ、そのインバータ回路４１ｆはモード信号REDを出力
する。ナンド回路４０ｄの出力端子は、インバータ回路
４１ｇに接続され、そのインバータ回路４１gはモード
信号WRTを出力する。
タ回路４１ｄに接続され、そのインバータ回路４１ｄは
モード信号ACTを出力する。ナンド回路４０ｂの出力端
子は、インバータ回路４１ｅに接続され、そのインバー
タ回路４１ｅはモード信号PREを出力する。ナンド回路
４０ｃの出力端子は、インバータ回路４１ｆに接続さ
れ、そのインバータ回路４１ｆはモード信号REDを出力
する。ナンド回路４０ｄの出力端子は、インバータ回路
４１ｇに接続され、そのインバータ回路４１gはモード
信号WRTを出力する。
【００５０】具体的には、入力信号csz,raszがＨレベ
ル、入力信号casz,wezがＬレベルの場合では、ナンド回
路４０ａの出力はＬレベルとなり、インバータ回路４１
ｄからＨレベルのモード信号ACTが出力される。この状
態からいずれかの入力信号のレベルが遷移した場合で
は、ナンド回路４０ａの出力はＨレベルとなり、インバ
ータ回路４１ｄからＬレベルのモード信号ACTが出力さ
れる。又、入力信号csz,rasz,wezがＨレベル、入力信号
caszがＬレベルの場合では、Ｈレベルのモード信号PRE
が出力され、この状態からいずれかの入力信号のレベル
が遷移した場合では、Ｌレベルのモード信号PREが出力
される。さらに、入力信号csz,caszがＨレベル、入力信
号rasz,wezがＬレベルの場合では、Ｈレベルのモード信
号REDが出力され、この状態からいずれかの入力信号の
レベルが遷移した場合では、Ｌレベルのモード信号RED
が出力される。又、入力信号csz,casz,wezがＨレベル、
入力信号raszがＬレベルの場合では、Ｈレベルのモード
信号WRTが出力され、この状態からいずれかの入力信号
のレベルが遷移した場合では、Ｌレベルのモード信号WR
Tが出力される。
ル、入力信号casz,wezがＬレベルの場合では、ナンド回
路４０ａの出力はＬレベルとなり、インバータ回路４１
ｄからＨレベルのモード信号ACTが出力される。この状
態からいずれかの入力信号のレベルが遷移した場合で
は、ナンド回路４０ａの出力はＨレベルとなり、インバ
ータ回路４１ｄからＬレベルのモード信号ACTが出力さ
れる。又、入力信号csz,rasz,wezがＨレベル、入力信号
caszがＬレベルの場合では、Ｈレベルのモード信号PRE
が出力され、この状態からいずれかの入力信号のレベル
が遷移した場合では、Ｌレベルのモード信号PREが出力
される。さらに、入力信号csz,caszがＨレベル、入力信
号rasz,wezがＬレベルの場合では、Ｈレベルのモード信
号REDが出力され、この状態からいずれかの入力信号の
レベルが遷移した場合では、Ｌレベルのモード信号RED
が出力される。又、入力信号csz,casz,wezがＨレベル、
入力信号raszがＬレベルの場合では、Ｈレベルのモード
信号WRTが出力され、この状態からいずれかの入力信号
のレベルが遷移した場合では、Ｌレベルのモード信号WR
Tが出力される。
【００５１】図２に示すように、ロウアドレスデコーダ
２６は、通常動作時にアドレス信号A0〜A9に基づいてア
ドレスバッファ２３から出力される信号に応答してワー
ド選択信号RAをＤＲＡＭコア２９に出力する。又、試験
時には試験用アドレス信号TA0〜TA9に基づいてアドレス
バッファ２３から出力される信号に応答してワード選択
信号RAをＤＲＡＭコア２９に出力する。
２６は、通常動作時にアドレス信号A0〜A9に基づいてア
ドレスバッファ２３から出力される信号に応答してワー
ド選択信号RAをＤＲＡＭコア２９に出力する。又、試験
時には試験用アドレス信号TA0〜TA9に基づいてアドレス
バッファ２３から出力される信号に応答してワード選択
信号RAをＤＲＡＭコア２９に出力する。
【００５２】コラムアドレスデコーダ２７は、通常動作
時にアドレス信号A0〜A9に基づいてアドレスバッファ２
３から出力される信号に応答してコラム選択信号CAをＤ
ＲＡＭコア２９に出力する。又、試験時には試験用アド
レス信号TA0〜TA9に基づいてアドレスバッファ２３から
出力される信号に応答してコラム選択信号CAをＤＲＡＭ
コア２９に出力する。
時にアドレス信号A0〜A9に基づいてアドレスバッファ２
３から出力される信号に応答してコラム選択信号CAをＤ
ＲＡＭコア２９に出力する。又、試験時には試験用アド
レス信号TA0〜TA9に基づいてアドレスバッファ２３から
出力される信号に応答してコラム選択信号CAをＤＲＡＭ
コア２９に出力する。
【００５３】Ｉ／Ｏ制御回路２８は、通常動作時にＩ／
Ｏバッファ２４からのライトデータDI0〜DI63をＤＲＡ
Ｍコア２９に出力し、試験時にはＩ／Ｏバッファ２４か
らの試験用ライトデータTIをＤＲＡＭコア２９に出力す
る。又、Ｉ／Ｏ制御回路２８は、ＤＲＡＭコア２９から
のリードデータDO0〜DO63又は試験用リードデータTQ0〜
TQ3をＩ／Ｏバッファ２４に出力する。
Ｏバッファ２４からのライトデータDI0〜DI63をＤＲＡ
Ｍコア２９に出力し、試験時にはＩ／Ｏバッファ２４か
らの試験用ライトデータTIをＤＲＡＭコア２９に出力す
る。又、Ｉ／Ｏ制御回路２８は、ＤＲＡＭコア２９から
のリードデータDO0〜DO63又は試験用リードデータTQ0〜
TQ3をＩ／Ｏバッファ２４に出力する。
【００５４】ＤＲＡＭコア２９は、リードモード又は試
験用リードモードにおいて、前記ワード選択信号RA及び
コラム選択信号CAに基づいて選択されたセルに書き込ま
れたリードデータDO0〜DO63又は試験用リードデータTQ0
〜TQ3を読み出しＩ／Ｏ制御回路２８に出力する。又、
ＤＲＡＭコア２９は、ライトモード又は試験用ライトモ
ードにおいて、前記ワード選択信号RA及びコラム選択信
号CAに基づいて選択されたセルに前記ライトデータDI0
〜DI63又は試験用ライトデータTIを書き込む。
験用リードモードにおいて、前記ワード選択信号RA及び
コラム選択信号CAに基づいて選択されたセルに書き込ま
れたリードデータDO0〜DO63又は試験用リードデータTQ0
〜TQ3を読み出しＩ／Ｏ制御回路２８に出力する。又、
ＤＲＡＭコア２９は、ライトモード又は試験用ライトモ
ードにおいて、前記ワード選択信号RA及びコラム選択信
号CAに基づいて選択されたセルに前記ライトデータDI0
〜DI63又は試験用ライトデータTIを書き込む。
【００５５】本実施形態におけるＤＲＡＭマクロという
ものは、図６に示すように、例えば、１メガビット毎に
活性化アレイに分離され、それぞれを選択するためのア
ドレスを持っている。
ものは、図６に示すように、例えば、１メガビット毎に
活性化アレイに分離され、それぞれを選択するためのア
ドレスを持っている。
【００５６】この図６に示す例では、アドレスにおける
上位２ビットのＡ８とＡ９を活性化アドレスとしている
が、１メガビットのＤＲＡＭマクロであれば、（Ａ９，
Ａ８）＝（０，０）でのみ動作を行う。
上位２ビットのＡ８とＡ９を活性化アドレスとしている
が、１メガビットのＤＲＡＭマクロであれば、（Ａ９，
Ａ８）＝（０，０）でのみ動作を行う。
【００５７】２メガビットのＤＲＡＭマクロであれば、
（Ａ９，Ａ８）＝（０，０）、（０，１）で動作を行
う。４メガビットのＤＲＡＭマクロであれば、（Ａ９，
Ａ８）＝（０，０）、（０，１）、（１，０）、（１，
１）で動作を行う。
（Ａ９，Ａ８）＝（０，０）、（０，１）で動作を行
う。４メガビットのＤＲＡＭマクロであれば、（Ａ９，
Ａ８）＝（０，０）、（０，１）、（１，０）、（１，
１）で動作を行う。
【００５８】このことから、図１に示すように、半導体
チップ１０において、試験用のアドレス信号線を各ＤＲ
ＡＭ１１，１２，１３，１４毎に配線し、テスタからの
アドレス信号TA0〜TA9をチップ１０のＤＲＡＭマクロで
各々が独立に入力すれば自由に活性化アレイを選択でき
る。このため、図７に示すような動作が可能になる。
チップ１０において、試験用のアドレス信号線を各ＤＲ
ＡＭ１１，１２，１３，１４毎に配線し、テスタからの
アドレス信号TA0〜TA9をチップ１０のＤＲＡＭマクロで
各々が独立に入力すれば自由に活性化アレイを選択でき
る。このため、図７に示すような動作が可能になる。
【００５９】具体的に、図７における各状態は下記のよ
うになる。 ［状態１］第１ＤＲＡＭ１１のための試験用アドレス信
号を（ＴＡ９，ＴＡ８）＝（０，０）とするとともに、
第４ＤＲＡＭ１４のための試験用アドレス信号を（ＴＡ
９，ＴＡ８）＝（０，０）として、第１及び第４ＤＲＡ
Ｍマクロを同時に試験する。なおこのとき、第２ＤＲＡ
Ｍ１２のための試験用アドレス信号を（ＴＡ９，ＴＡ
８）＝（０，０）以外とし、第３ＤＲＡＭ１３のための
試験用アドレス信号を（ＴＡ９，ＴＡ８）＝（１，
０），（１，１）のいずれかに設定する。つまり、第２
及び第３ＤＲＡＭマクロは選択しない。 ［状態２］第２ＤＲＡＭ１２のための試験用アドレス信
号を（ＴＡ９，ＴＡ８）＝（０，０）とするとともに、
第４ＤＲＡＭ１４のための試験用アドレス信号を（ＴＡ
９，ＴＡ８）＝（０，１）として、第２及び第４ＤＲＡ
Ｍマクロを同時に試験する。なおこのとき、第１ＤＲＡ
Ｍ１１のための試験用アドレス信号を（ＴＡ９，ＴＡ
８）＝（０，０）以外とし、第３ＤＲＡＭ１３のための
試験用アドレス信号を（ＴＡ９，ＴＡ８）＝（１，
０），（１，１）のいずれかに設定する。つまり、第１
及び第３ＤＲＡＭマクロは選択しない。 ［状態３］第３ＤＲＡＭ１３のための試験用アドレス信
号を（ＴＡ９，ＴＡ８）＝（０，０）とするとともに、
第４ＤＲＡＭ１４のための試験用アドレス信号を（ＴＡ
９，ＴＡ８）＝（１，０）として、第３及び第４ＤＲＡ
Ｍマクロを同時に試験する。なおこのとき、第１ＤＲＡ
Ｍ１１のための試験用アドレス信号を（ＴＡ９，ＴＡ
８）＝（０，０）以外とし、第２ＤＲＡＭ１２のための
試験用アドレス信号も（ＴＡ９，ＴＡ８）＝（０，０）
以外に設定する。つまり、第１及び第２ＤＲＡＭマクロ
は選択しない。 ［状態４］第３ＤＲＡＭ１３のための試験用アドレス信
号を（ＴＡ９，ＴＡ８）＝（０，１）とするとともに、
第４ＤＲＡＭ１４のための試験用アドレス信号を（ＴＡ
９，ＴＡ８）＝（１，１）として、第３及び第４ＤＲＡ
Ｍマクロを同時に試験する。なおこのときも、第１ＤＲ
ＡＭ１１のための試験用アドレス信号を（ＴＡ９，ＴＡ
８）＝（０，０）以外とし、第２ＤＲＡＭ１２のための
試験用アドレス信号を（ＴＡ９，ＴＡ８）＝（０，０）
以外に設定する。つまり、第１及び第２ＤＲＡＭマクロ
は選択しない。
うになる。 ［状態１］第１ＤＲＡＭ１１のための試験用アドレス信
号を（ＴＡ９，ＴＡ８）＝（０，０）とするとともに、
第４ＤＲＡＭ１４のための試験用アドレス信号を（ＴＡ
９，ＴＡ８）＝（０，０）として、第１及び第４ＤＲＡ
Ｍマクロを同時に試験する。なおこのとき、第２ＤＲＡ
Ｍ１２のための試験用アドレス信号を（ＴＡ９，ＴＡ
８）＝（０，０）以外とし、第３ＤＲＡＭ１３のための
試験用アドレス信号を（ＴＡ９，ＴＡ８）＝（１，
０），（１，１）のいずれかに設定する。つまり、第２
及び第３ＤＲＡＭマクロは選択しない。 ［状態２］第２ＤＲＡＭ１２のための試験用アドレス信
号を（ＴＡ９，ＴＡ８）＝（０，０）とするとともに、
第４ＤＲＡＭ１４のための試験用アドレス信号を（ＴＡ
９，ＴＡ８）＝（０，１）として、第２及び第４ＤＲＡ
Ｍマクロを同時に試験する。なおこのとき、第１ＤＲＡ
Ｍ１１のための試験用アドレス信号を（ＴＡ９，ＴＡ
８）＝（０，０）以外とし、第３ＤＲＡＭ１３のための
試験用アドレス信号を（ＴＡ９，ＴＡ８）＝（１，
０），（１，１）のいずれかに設定する。つまり、第１
及び第３ＤＲＡＭマクロは選択しない。 ［状態３］第３ＤＲＡＭ１３のための試験用アドレス信
号を（ＴＡ９，ＴＡ８）＝（０，０）とするとともに、
第４ＤＲＡＭ１４のための試験用アドレス信号を（ＴＡ
９，ＴＡ８）＝（１，０）として、第３及び第４ＤＲＡ
Ｍマクロを同時に試験する。なおこのとき、第１ＤＲＡ
Ｍ１１のための試験用アドレス信号を（ＴＡ９，ＴＡ
８）＝（０，０）以外とし、第２ＤＲＡＭ１２のための
試験用アドレス信号も（ＴＡ９，ＴＡ８）＝（０，０）
以外に設定する。つまり、第１及び第２ＤＲＡＭマクロ
は選択しない。 ［状態４］第３ＤＲＡＭ１３のための試験用アドレス信
号を（ＴＡ９，ＴＡ８）＝（０，１）とするとともに、
第４ＤＲＡＭ１４のための試験用アドレス信号を（ＴＡ
９，ＴＡ８）＝（１，１）として、第３及び第４ＤＲＡ
Ｍマクロを同時に試験する。なおこのときも、第１ＤＲ
ＡＭ１１のための試験用アドレス信号を（ＴＡ９，ＴＡ
８）＝（０，０）以外とし、第２ＤＲＡＭ１２のための
試験用アドレス信号を（ＴＡ９，ＴＡ８）＝（０，０）
以外に設定する。つまり、第１及び第２ＤＲＡＭマクロ
は選択しない。
【００６０】このように、半導体チップ１０内で同時に
動作するＤＲＡＭマクロの数を抑制するとともに、各Ｄ
ＲＡＭマクロを時系列的に選択し、連続的に試験を実施
する。つまり、試験時間の短い第１〜第３ＤＲＡＭ１
１，１２，１３をシリアルに試験し、そのシリアルな試
験に対しパラレルに試験時間の長い第４ＤＲＡＭ１４の
試験を実施する。この動作方式をとることにより、図７
のように試験時間ｔ４の間、消費電流はＩ４となる。こ
の消費電流Ｉ４は、従来の半導体チップ５０における第
１試験期間ｔ１の消費電流Ｉ１に対し約１／２倍とな
る。つまり、試験時において、半導体チップ１０で消費
される電流が少なくなるため、テスタからの電流供給が
抑えられる。また、試験時間ｔ４は、従来の試験時間
（ｔ１＋ｔ２＋ｔ３）と等しい。
動作するＤＲＡＭマクロの数を抑制するとともに、各Ｄ
ＲＡＭマクロを時系列的に選択し、連続的に試験を実施
する。つまり、試験時間の短い第１〜第３ＤＲＡＭ１
１，１２，１３をシリアルに試験し、そのシリアルな試
験に対しパラレルに試験時間の長い第４ＤＲＡＭ１４の
試験を実施する。この動作方式をとることにより、図７
のように試験時間ｔ４の間、消費電流はＩ４となる。こ
の消費電流Ｉ４は、従来の半導体チップ５０における第
１試験期間ｔ１の消費電流Ｉ１に対し約１／２倍とな
る。つまり、試験時において、半導体チップ１０で消費
される電流が少なくなるため、テスタからの電流供給が
抑えられる。また、試験時間ｔ４は、従来の試験時間
（ｔ１＋ｔ２＋ｔ３）と等しい。
【００６１】次に、上記実施形態の特徴を以下に述べ
る。 （１）各ＤＲＡＭ１１，１２，１３，１４に対してそれ
ぞれ独立の試験用アドレス信号線が形成される。この場
合、半導体チップ１０に搭載される各ＤＲＡＭ１１，１
２，１３，１４のうち試験時間が長くなるＤＲＡＭ１４
に合わせて選択的に動作させ、同時に動作するＤＲＡＭ
マクロの数を抑制することにより、試験時の半導体チッ
プ１０の消費電流を低減できる。具体的には、試験時間
の短い第１〜第３ＤＲＡＭ１１，１２，１３をシリアル
に試験し、そのシリアルな試験に対しパラレルに試験時
間の長い第４ＤＲＡＭの試験を実施した。その結果、半
導体チップ１０の消費電流がＩ４で済み、テスタからの
電流供給を抑えることができる。よって、テスタの電流
供給能力を上げることなく、同時に試験できる半導体チ
ップ１０の数を増大できる。
る。 （１）各ＤＲＡＭ１１，１２，１３，１４に対してそれ
ぞれ独立の試験用アドレス信号線が形成される。この場
合、半導体チップ１０に搭載される各ＤＲＡＭ１１，１
２，１３，１４のうち試験時間が長くなるＤＲＡＭ１４
に合わせて選択的に動作させ、同時に動作するＤＲＡＭ
マクロの数を抑制することにより、試験時の半導体チッ
プ１０の消費電流を低減できる。具体的には、試験時間
の短い第１〜第３ＤＲＡＭ１１，１２，１３をシリアル
に試験し、そのシリアルな試験に対しパラレルに試験時
間の長い第４ＤＲＡＭの試験を実施した。その結果、半
導体チップ１０の消費電流がＩ４で済み、テスタからの
電流供給を抑えることができる。よって、テスタの電流
供給能力を上げることなく、同時に試験できる半導体チ
ップ１０の数を増大できる。
【００６２】（２）第４ＤＲＡＭ１４の試験に平行して
第１〜第３ＤＲＡＭ１１，１２，１３を連続的に動作さ
せることにより試験時間ｔ４が長くなることを防止でき
る。 （３）試験時間ｔ４が長くなることなく、同時に試験で
きる半導体チップ１０の数を増大できるので、半導体チ
ップ１０の試験コストを低減できる。尚、実施の形態は
上記実施形態に限定されるものではなく、以下のように
して実施してもよい。
第１〜第３ＤＲＡＭ１１，１２，１３を連続的に動作さ
せることにより試験時間ｔ４が長くなることを防止でき
る。 （３）試験時間ｔ４が長くなることなく、同時に試験で
きる半導体チップ１０の数を増大できるので、半導体チ
ップ１０の試験コストを低減できる。尚、実施の形態は
上記実施形態に限定されるものではなく、以下のように
して実施してもよい。
【００６３】○上記実施形態では、各ＤＲＡＭ１１，１
２，１３，１４に対してそれぞれ独立にアドレス信号線
が形成されていたが、図８に示す半導体チップ４５のよ
うに、各ＤＲＡＭ１１，１２，１３，１４における活性
化アレイを選択する試験用アドレス信号TA8,TA9のため
のアドレス信号線のみを独立に形成してもよい。この場
合、試験用アドレス信号TA8,TA9以外のアドレス信号TA0
〜TA7を各記憶装置で共通とすることができる。従っ
て、半導体チップ４５における試験用端子の増加を抑え
つつ図７に示すような動作が可能となる。つまり、テス
タの電流供給能力を上げることなく、同時に試験できる
半導体チップ４５の数を増大できる。
２，１３，１４に対してそれぞれ独立にアドレス信号線
が形成されていたが、図８に示す半導体チップ４５のよ
うに、各ＤＲＡＭ１１，１２，１３，１４における活性
化アレイを選択する試験用アドレス信号TA8,TA9のため
のアドレス信号線のみを独立に形成してもよい。この場
合、試験用アドレス信号TA8,TA9以外のアドレス信号TA0
〜TA7を各記憶装置で共通とすることができる。従っ
て、半導体チップ４５における試験用端子の増加を抑え
つつ図７に示すような動作が可能となる。つまり、テス
タの電流供給能力を上げることなく、同時に試験できる
半導体チップ４５の数を増大できる。
【００６４】又、テスタからの試験用アドレス信号TA0
〜TA9を入力する信号線を共通として、図９のように、
第２ＤＲＡＭ１２の試験用アドレス信号TA8のための信
号線と、第３ＤＲＡＭ１３の試験用アドレス信号TA9の
ための信号線に対し、各ＤＲＡＭ１２，１３に入力され
る直前の部分にインバータ回路４６，４７を挿入し、テ
スタからの試験用アドレス信号を反転させる。この場
合、テスタから入力する試験用アドレス信号を（ＴＡ
９，ＴＡ８）＝（０，０）としたとき、第１ＤＲＡＭ１
１及び第４ＤＲＡＭ１４が動作し、（ＴＡ９，ＴＡ８）
＝（０，１）としたとき、第２及び第４ＤＲＡＭ１４が
動作する。又、（ＴＡ９，ＴＡ８）＝（１，０）とした
とき、第３及び第４ＤＲＡＭが動作し、（ＴＡ９，ＴＡ
８）＝（１，１）としたときにも、第３及び第４ＤＲＡ
Ｍが動作する。つまり、テスターからのアドレス信号を
（ＴＡ９，ＴＡ８）＝（０，０）→（０，１）→（１，
０）→（１，１）の順にインクリメントさせるだけで、
各ＤＲＡＭマクロを図７に示すように選択的に動作せる
ことが可能となる。従って、試験用端子の数を増やすこ
となく、同時に試験できる半導体チップの数を増大でき
る。
〜TA9を入力する信号線を共通として、図９のように、
第２ＤＲＡＭ１２の試験用アドレス信号TA8のための信
号線と、第３ＤＲＡＭ１３の試験用アドレス信号TA9の
ための信号線に対し、各ＤＲＡＭ１２，１３に入力され
る直前の部分にインバータ回路４６，４７を挿入し、テ
スタからの試験用アドレス信号を反転させる。この場
合、テスタから入力する試験用アドレス信号を（ＴＡ
９，ＴＡ８）＝（０，０）としたとき、第１ＤＲＡＭ１
１及び第４ＤＲＡＭ１４が動作し、（ＴＡ９，ＴＡ８）
＝（０，１）としたとき、第２及び第４ＤＲＡＭ１４が
動作する。又、（ＴＡ９，ＴＡ８）＝（１，０）とした
とき、第３及び第４ＤＲＡＭが動作し、（ＴＡ９，ＴＡ
８）＝（１，１）としたときにも、第３及び第４ＤＲＡ
Ｍが動作する。つまり、テスターからのアドレス信号を
（ＴＡ９，ＴＡ８）＝（０，０）→（０，１）→（１，
０）→（１，１）の順にインクリメントさせるだけで、
各ＤＲＡＭマクロを図７に示すように選択的に動作せる
ことが可能となる。従って、試験用端子の数を増やすこ
となく、同時に試験できる半導体チップの数を増大でき
る。
【００６５】○上記実施形態では、試験用アドレス信号
TA0〜TA9に基づき、各ＤＲＡＭ１１，１２，１３，１４
を選択的に試験する構成であったが、これに限定するも
のではない。例えば、試験用チップセレクト信号線を各
ＤＲＡＭ１１，１２，１３，１４に独立に形成して、各
ＤＲＡＭ１１，１２，１３，１４のためのチップセレク
ト信号によりＤＲＡＭマクロを選択的に試験する構成と
してもよい。
TA0〜TA9に基づき、各ＤＲＡＭ１１，１２，１３，１４
を選択的に試験する構成であったが、これに限定するも
のではない。例えば、試験用チップセレクト信号線を各
ＤＲＡＭ１１，１２，１３，１４に独立に形成して、各
ＤＲＡＭ１１，１２，１３，１４のためのチップセレク
ト信号によりＤＲＡＭマクロを選択的に試験する構成と
してもよい。
【００６６】○上記実施形態において、半導体チップ１
０，４５は、記憶装置として４個のＤＲＡＭ１１，１
２，１３，１４を搭載するものであったが、これに限定
するものではない。つまり、３個以上の記憶装置が搭載
され、その３個以上のうち少なくとも１つが他の記憶装
置と記憶容量が相違する半導体チップであればよい。こ
の場合、試験時間の短い記憶装置をシリアルに試験し、
そのシリアルな試験に平行して試験時間の最も長い記憶
装置をパラレルに試験する。また、最も試験時間の短い
記憶装置を他の記憶装置とシリアルに試験する。このよ
うにすれば、テスタの電流供給能力を上げることなく、
同時に試験できる半導体チップの数を増大することがで
きる。
０，４５は、記憶装置として４個のＤＲＡＭ１１，１
２，１３，１４を搭載するものであったが、これに限定
するものではない。つまり、３個以上の記憶装置が搭載
され、その３個以上のうち少なくとも１つが他の記憶装
置と記憶容量が相違する半導体チップであればよい。こ
の場合、試験時間の短い記憶装置をシリアルに試験し、
そのシリアルな試験に平行して試験時間の最も長い記憶
装置をパラレルに試験する。また、最も試験時間の短い
記憶装置を他の記憶装置とシリアルに試験する。このよ
うにすれば、テスタの電流供給能力を上げることなく、
同時に試験できる半導体チップの数を増大することがで
きる。
【００６７】○上記実施形態では、半導体チップ１０，
４５は、記憶装置としてＤＲＡＭ１１，１２，１３，１
４を搭載するものであったが、これに限定するものでは
ない。例えば、ＳＲＡＭ（スタティックランダムアクセ
スメモリ）やフラッシュメモリを搭載する半導体チップ
に具体化してもよい。
４５は、記憶装置としてＤＲＡＭ１１，１２，１３，１
４を搭載するものであったが、これに限定するものでは
ない。例えば、ＳＲＡＭ（スタティックランダムアクセ
スメモリ）やフラッシュメモリを搭載する半導体チップ
に具体化してもよい。
【００６８】
【発明の効果】以上詳述したように、本発明によれば、
テスタの電流供給能力を上げることなく、同時に試験で
きる半導体装置の数を増大することができる。
テスタの電流供給能力を上げることなく、同時に試験で
きる半導体装置の数を増大することができる。
【図１】半導体チップの模式図。
【図２】チップに搭載された各ＤＲＡＭの構成を説明す
るブロック図。
るブロック図。
【図３】クロックバッファの回路図。
【図４】コマンドバッファの一部回路図。
【図５】コマンドデコーダの回路図。
【図６】各ＤＲＡＭのメモリアレイの選択方法を説明す
る説明図。
る説明図。
【図７】各ＤＲＡＭの試験順序とその時々の消費電流を
説明する説明図。
説明する説明図。
【図８】別例を説明するための半導体チップの模式図。
【図９】同じく別例を説明するためのブロック回路図。
【図１０】従来の半導体チップの模式図。
【図１１】従来の各ＤＲＡＭの試験順序とその時々の消
費電流を説明する説明図。
費電流を説明する説明図。
１０ 半導体装置としての半導体チップ １１，１２，１３，１４ 記憶装置としてのＤＲＡＭ ４５ 半導体装置としての半導体チップ ４６，４７ インバータ ＴＡ０〜ＴＡ９ アドレス信号としての試験用アドレス
信号
信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松丸 賢一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 川田 充哉 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 2G032 AA07 5L106 AA01 DD01
Claims (6)
- 【請求項１】 チップ上にそれぞれ独立してアクセスす
ることが可能な記憶装置が少なくとも３個以上搭載さ
れ、その３個以上の記憶装置のうち少なくとも１つが他
の記憶装置と記憶容量が相違する半導体装置の試験方法
において、 各記憶装置の試験を行う時、試験時間が最も長い記憶装
置を除く他の記憶装置の少なくとも２個の記憶装置をシ
リアルに試験を行うとともに、このシリアルな試験に平
行して前記試験時間の最も長い記憶装置をパラレルに試
験を行うようにしたことを特徴とした半導体装置の試験
方法。 - 【請求項２】 請求項１に記載の半導体装置の試験方法
において、 前記２個の記憶装置の少なくとも一方の記憶装置は、最
も試験時間が短い記憶装置であることを特徴とした半導
体装置の試験方法。 - 【請求項３】 請求項１又は２に記載の半導体装置の試
験方法において、 各記憶装置はそれぞれ独立して入力されるアドレス信号
に基づいて試験が行われるようにしたことを特徴とした
半導体装置の試験方法。 - 【請求項４】 請求項１又は２に記載の半導体装置の試
験方法において、 各記憶装置はそれぞれ独立して入力されるアレイブロッ
クを選択するアドレス信号に基づいて試験が行われるよ
うにしたことを特徴とした半導体装置の試験方法。 - 【請求項５】 請求項１又は２に記載の半導体装置の試
験方法において、 チップに搭載された複数の記憶装置に試験時に入力され
るアドレス信号のうち、記憶装置の中にあるアレイブロ
ックを選択するアドレス信号に対し、ある一方の記憶装
置間にインバータを一段挿入し、反転したアドレス信号
を入力したことを特徴とした半導体装置の試験方法。 - 【請求項６】 チップ上にそれぞれ独立してアクセスす
ることが可能な記憶装置が少なくとも３個以上搭載さ
れ、その３個以上の記憶装置のうち少なくとも１つが他
の記憶装置と記憶容量が相違する半導体装置において、 各記憶装置に対してそれぞれ独立の試験用アドレス信号
線をチップ上に形成したことを特徴とした半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11210803A JP2001035188A (ja) | 1999-07-26 | 1999-07-26 | 半導体装置の試験方法及び半導体装置 |
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|---|---|---|---|---|
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| AU2003297025A1 (en) * | 2002-12-11 | 2004-06-30 | Pdf Solutions, Inc. | Fast localization of electrical failures on an integrated circuit system and method |
| US7528622B2 (en) * | 2005-07-06 | 2009-05-05 | Optimal Test Ltd. | Methods for slow test time detection of an integrated circuit during parallel testing |
| CA2541046A1 (en) * | 2006-03-27 | 2007-09-27 | Mosaid Technologies Incorporated | Power supply testing architecture |
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| KR101039859B1 (ko) * | 2009-07-03 | 2011-06-09 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR102224843B1 (ko) * | 2014-10-02 | 2021-03-08 | 삼성전자주식회사 | 메모리 장치 및 이를 포함하는 테스트 시스템 |
| US9570142B2 (en) * | 2015-05-18 | 2017-02-14 | Micron Technology, Inc. | Apparatus having dice to perorm refresh operations |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4698588A (en) * | 1985-10-23 | 1987-10-06 | Texas Instruments Incorporated | Transparent shift register latch for isolating peripheral ports during scan testing of a logic circuit |
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| US4994732A (en) * | 1985-12-18 | 1991-02-19 | Schlumberger Technologies, Inc. | Automatic test system having a "true tester-per-pin" architecture |
| US4980850A (en) * | 1987-05-14 | 1990-12-25 | Digital Equipment Corporation | Automatic sizing memory system with multiplexed configuration signals at memory modules |
| JP2831780B2 (ja) * | 1990-02-02 | 1998-12-02 | 株式会社アドバンテスト | Ｉｃ試験装置 |
| US5243703A (en) * | 1990-04-18 | 1993-09-07 | Rambus, Inc. | Apparatus for synchronously generating clock signals in a data processing system |
| US5321277A (en) * | 1990-12-31 | 1994-06-14 | Texas Instruments Incorporated | Multi-chip module testing |
| US5254942A (en) * | 1991-04-25 | 1993-10-19 | Daniel D'Souza | Single chip IC tester architecture |
| US5311486A (en) * | 1992-09-11 | 1994-05-10 | Ltx Corporation | Timing generation in an automatic electrical test system |
| JP3400824B2 (ja) * | 1992-11-06 | 2003-04-28 | 三菱電機株式会社 | 半導体記憶装置 |
| US6006343A (en) * | 1993-07-30 | 1999-12-21 | Texas Instruments Incorporated | Method and apparatus for streamlined testing of electrical circuits |
| US5526365A (en) * | 1993-07-30 | 1996-06-11 | Texas Instruments Incorporated | Method and apparatus for streamlined testing of electrical circuits |
| US5677915A (en) * | 1993-08-18 | 1997-10-14 | Texas Instruments Incorporated | Customized method and apparatus for streamlined testing a particular electrical circuit |
| JP3710845B2 (ja) * | 1995-06-21 | 2005-10-26 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| EP0843360A1 (en) * | 1996-11-15 | 1998-05-20 | Hitachi Europe Limited | Memory device |
| JP3867862B2 (ja) * | 1997-04-16 | 2007-01-17 | 株式会社ルネサステクノロジ | 半導体集積回路およびメモリの検査方法 |
| JP3832947B2 (ja) * | 1997-11-14 | 2006-10-11 | 富士通株式会社 | データ転送メモリ装置 |
| JP3508528B2 (ja) * | 1998-01-23 | 2004-03-22 | Ｎｏｋ株式会社 | 逆止弁及び密封装置 |
| DE69816269T2 (de) * | 1998-04-28 | 2004-05-27 | Asulab S.A. | Schlitzantenne, insbesondere für eine Uhr |
| KR100309464B1 (ko) * | 1999-03-27 | 2001-09-26 | 김영환 | 리프레시 테스트 회로를 구비한 반도체 메모리 장치 |
| JP2001035188A (ja) * | 1999-07-26 | 2001-02-09 | Fujitsu Ltd | 半導体装置の試験方法及び半導体装置 |
| JP2002157883A (ja) * | 2000-11-20 | 2002-05-31 | Fujitsu Ltd | 同期型半導体装置及び同期型半導体装置における入力信号のラッチ方法 |
| JP2004055009A (ja) * | 2002-07-18 | 2004-02-19 | Renesas Technology Corp | 半導体メモリモジュール |
-
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-
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Cited By (1)
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|---|---|---|---|---|
| US7546506B2 (en) | 2005-04-07 | 2009-06-09 | Hitachi, Ltd. | DRAM stacked package, DIMM, and semiconductor manufacturing method |
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