JP2957333B2 - 空間スイッチ内未使用入力回線検出方式 - Google Patents
空間スイッチ内未使用入力回線検出方式Info
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- JP2957333B2 JP2957333B2 JP31082891A JP31082891A JP2957333B2 JP 2957333 B2 JP2957333 B2 JP 2957333B2 JP 31082891 A JP31082891 A JP 31082891A JP 31082891 A JP31082891 A JP 31082891A JP 2957333 B2 JP2957333 B2 JP 2957333B2
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Description
【０００１】
【産業上の利用分野】本発明は、空間スイッチ内未使用
入力回線検出方式に関する。
入力回線検出方式に関する。
【０００２】
【従来の技術】従来の空間スイッチ内未使用入力回線検
出方式は、図４に示すように入力端子１１〜１Ｎをデー
タ入力とするＮ入力セレクタ回路３１〜３Ｍと、Ｎ入力
セレクタ回路３１〜３Ｍに制御信号を与えるスイッチン
グ制御回路４１〜４Ｍと、スイッチング制御回路４１〜
４Ｍの出力をデコードするデコーダ回路５１〜５Ｍと、
デコーダ回路５１〜５Ｍの出力（Ｏ１〜ＯＮ）を同一端
子番号ごとに論理ＯＲをとるためのＭ入力ＯＲ回路６１
〜６Ｎと、Ｍ入力ＯＲ回路６１〜６Ｎの出力をデータ入
力とするＮビットのラッチ回路８５と、ラッチ回路８５
に制御信号を与える初期化制御回路８３と、ラッチ回路
８５の出力をデータ入力とするＮ入力セレクタ回路８２
と、Ｎ入力セレクタ回路８２に制御信号を与える制御回
路８４と、Ｎ入力セレクタ回路８２の出力信号を出力す
る出力端子７３とにより構成されている。
出方式は、図４に示すように入力端子１１〜１Ｎをデー
タ入力とするＮ入力セレクタ回路３１〜３Ｍと、Ｎ入力
セレクタ回路３１〜３Ｍに制御信号を与えるスイッチン
グ制御回路４１〜４Ｍと、スイッチング制御回路４１〜
４Ｍの出力をデコードするデコーダ回路５１〜５Ｍと、
デコーダ回路５１〜５Ｍの出力（Ｏ１〜ＯＮ）を同一端
子番号ごとに論理ＯＲをとるためのＭ入力ＯＲ回路６１
〜６Ｎと、Ｍ入力ＯＲ回路６１〜６Ｎの出力をデータ入
力とするＮビットのラッチ回路８５と、ラッチ回路８５
に制御信号を与える初期化制御回路８３と、ラッチ回路
８５の出力をデータ入力とするＮ入力セレクタ回路８２
と、Ｎ入力セレクタ回路８２に制御信号を与える制御回
路８４と、Ｎ入力セレクタ回路８２の出力信号を出力す
る出力端子７３とにより構成されている。
【０００３】次に、この構成の動作について説明する。
【０００４】ラッチ回路８５は初期化制御回路８３によ
り初期値０が書き込まれている。Ｎ入力セレクタ回路３
１はスイッチング制御回路４１により任意の入力端子が
選択されている。デコーダ回路５１の出力は、選択され
た入力端子位置に相当する１個の出力端子のみが論理値
１を出力し、該当出力端子以外は、論理値０を出力す
る。デコーダ回路５２〜５Ｍの出力Ｏ１〜ＯＮも同様に
Ｎ入力セレクタ回路３２〜３Ｍそれぞれが選択している
入力端子に対応する出力端子位置に論理値１が出力され
る。デコーダ回路５１〜５Ｍの出力Ｏ１〜ＯＮの同一端
子番号の論理ＯＲをとったＭ入力ＯＲ回路６１〜６Ｎの
出力はＮビットのラッチ回路８５によってラッチされ
る。
り初期値０が書き込まれている。Ｎ入力セレクタ回路３
１はスイッチング制御回路４１により任意の入力端子が
選択されている。デコーダ回路５１の出力は、選択され
た入力端子位置に相当する１個の出力端子のみが論理値
１を出力し、該当出力端子以外は、論理値０を出力す
る。デコーダ回路５２〜５Ｍの出力Ｏ１〜ＯＮも同様に
Ｎ入力セレクタ回路３２〜３Ｍそれぞれが選択している
入力端子に対応する出力端子位置に論理値１が出力され
る。デコーダ回路５１〜５Ｍの出力Ｏ１〜ＯＮの同一端
子番号の論理ＯＲをとったＭ入力ＯＲ回路６１〜６Ｎの
出力はＮビットのラッチ回路８５によってラッチされ
る。
【０００５】ラッチ回路８５の論理値０となるビット位
置が未使用入力回線となり、その情報はＮ入力セレクタ
回路８２を通して出力端子７３に出力される。
置が未使用入力回線となり、その情報はＮ入力セレクタ
回路８２を通して出力端子７３に出力される。
【０００６】
【発明が解決しようとする課題】この従来の空間スイッ
チ内未使用入力回線検出方式では、空間スイッチの入力
回線数にデコーダ回路１個当たりの規模およびＭ入力Ｏ
Ｒ回路の数が比例し、出力回線数にＭ入力ＯＲ回路１個
当たりの規模およびデコーダ回路の数が比例するため、
空間スイッチのスイッチサイズが大きくなるほど回路規
模が増加するという問題点があった。
チ内未使用入力回線検出方式では、空間スイッチの入力
回線数にデコーダ回路１個当たりの規模およびＭ入力Ｏ
Ｒ回路の数が比例し、出力回線数にＭ入力ＯＲ回路１個
当たりの規模およびデコーダ回路の数が比例するため、
空間スイッチのスイッチサイズが大きくなるほど回路規
模が増加するという問題点があった。
【０００７】本発明の目的は、スイッチサイズが大きく
なっても回路規模の小さい空間スイッチ内未使用入力回
線検出方式を提供することにある。
なっても回路規模の小さい空間スイッチ内未使用入力回
線検出方式を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、Ｎ個の入力端
子からのデータを選択し、各々がＭ個の出力端子にデー
タを出力するＭ個のＮ入力セレクタ回路と、前記Ｍ個の
Ｎ入力セレクタ回路の各々に制御信号を与えるＭ個のス
イッチング制御回路と、前記Ｍ個のスイッチング制御回
路の出力をデータ入力とするＭ入力セレクタ回路と、前
記Ｍ入力セレクタ回路に制御信号を与える制御回路と、
前記Ｍ入力セレクタ回路の出力をデータ入力として未使
用入力回線の検出を行う未使用入力回線検出手段とを備
えることを特徴としている。
子からのデータを選択し、各々がＭ個の出力端子にデー
タを出力するＭ個のＮ入力セレクタ回路と、前記Ｍ個の
Ｎ入力セレクタ回路の各々に制御信号を与えるＭ個のス
イッチング制御回路と、前記Ｍ個のスイッチング制御回
路の出力をデータ入力とするＭ入力セレクタ回路と、前
記Ｍ入力セレクタ回路に制御信号を与える制御回路と、
前記Ｍ入力セレクタ回路の出力をデータ入力として未使
用入力回線の検出を行う未使用入力回線検出手段とを備
えることを特徴としている。
【０００９】また、本発明によれば、前記未使用入力回
線検出手段は、前記Ｍ入力セレクタ回路の出力とカウン
タ回路の出力をデータ入力とする第１の２入力セレクタ
回路と、論理値１と論理値０の固定値をデータ入力とす
る第２の２入力セレクタ回路と、前記第１と第２の２入
力セレクタ回路に制御信号を与える初期化制御回路と、
前記第２の２入力セレクタ回路の出力をデータ入力と
し、前記第１の２入力セレクタ回路の出力を書き込みア
ドレスとするＲＡＭと、前記ＲＡＭに読み出しアドレス
を与える読み出し制御回路とを備えるのが望ましい。
線検出手段は、前記Ｍ入力セレクタ回路の出力とカウン
タ回路の出力をデータ入力とする第１の２入力セレクタ
回路と、論理値１と論理値０の固定値をデータ入力とす
る第２の２入力セレクタ回路と、前記第１と第２の２入
力セレクタ回路に制御信号を与える初期化制御回路と、
前記第２の２入力セレクタ回路の出力をデータ入力と
し、前記第１の２入力セレクタ回路の出力を書き込みア
ドレスとするＲＡＭと、前記ＲＡＭに読み出しアドレス
を与える読み出し制御回路とを備えるのが望ましい。
【００１０】さらに、本発明によれば、前記未使用入力
回線検出手段は、前記Ｍ入力セレクタ回路の出力を入力
とするデコーダ回路と、前記デコーダ回路の出力をセッ
ト入力とし、初期化制御回路の出力をリセット入力とす
るＮビットのＲＳＦＦと、前記ＲＳＦＦの出力をデータ
入力とするＮ入力セレクタ回路と、Ｎ入力セレクタ回路
に制御信号を与える制御回路とを備えるのが好適であ
る。
回線検出手段は、前記Ｍ入力セレクタ回路の出力を入力
とするデコーダ回路と、前記デコーダ回路の出力をセッ
ト入力とし、初期化制御回路の出力をリセット入力とす
るＮビットのＲＳＦＦと、前記ＲＳＦＦの出力をデータ
入力とするＮ入力セレクタ回路と、Ｎ入力セレクタ回路
に制御信号を与える制御回路とを備えるのが好適であ
る。
【００１１】
【実施例】次に、本発明の実施例について、図面を参照
して説明する。
して説明する。
【００１２】図１は、本発明の一実施例を示す回路図で
あり、図２は、図１に示す未使用入力回線検出手段の一
実施例を示す回路図である。
あり、図２は、図１に示す未使用入力回線検出手段の一
実施例を示す回路図である。
【００１３】図１に示すように、空間スイッチ内未使用
入力回線検出方式は、入力端子１１〜１Ｎと、１１〜１
Ｎの入力端子をデータ入力とするＮ入力セレクタ回路３
１〜３Ｍと、Ｎ入力セレクタ回路３１〜３Ｍに制御信号
を与えるスイッチング制御回路４１〜４Ｍと、Ｎ入力セ
レクタ回路３１〜３Ｍのデータ出力が接続される出力端
子２１〜２Ｍと、スイッチング制御回路４１〜４Ｍの出
力をデータ入力とするＭ入力セレクタ回路７１と、Ｍ入
力セレクタ回路７１に制御信号を与える制御回路７２
と、Ｍ入力セレクタ回路７１のデータ出力を入力とする
未使用入力回線検出手段と、未使用入力回線検出手段の
出力信号を出力する出力端子７３とにより構成されてい
る。
入力回線検出方式は、入力端子１１〜１Ｎと、１１〜１
Ｎの入力端子をデータ入力とするＮ入力セレクタ回路３
１〜３Ｍと、Ｎ入力セレクタ回路３１〜３Ｍに制御信号
を与えるスイッチング制御回路４１〜４Ｍと、Ｎ入力セ
レクタ回路３１〜３Ｍのデータ出力が接続される出力端
子２１〜２Ｍと、スイッチング制御回路４１〜４Ｍの出
力をデータ入力とするＭ入力セレクタ回路７１と、Ｍ入
力セレクタ回路７１に制御信号を与える制御回路７２
と、Ｍ入力セレクタ回路７１のデータ出力を入力とする
未使用入力回線検出手段と、未使用入力回線検出手段の
出力信号を出力する出力端子７３とにより構成されてい
る。
【００１４】また、未使用入力回線検出手段は、図２に
示すように、カウンタ回路７７の出力と図１におけるＭ
入力セレクタ回路７１の出力をデータ入力とする２入力
セレクタ回路７４と、論理値１と論理値０の固定値をデ
ータ入力とする２入力セレクタ回路７５と、２入力セレ
クタ回路７４および７５に制御信号を与える初期化制御
回路７８と、２入力セレクタ回路７５の出力をデータ入
力とし、２入力セレクタ回路７４の出力を書き込みアド
レスとするＲＡＭ７６と、ＲＡＭ７６に読み出しアドレ
スを与える読み出し制御回路７９と、ＲＡＭ７６のデー
タ出力を出力する出力端子７３とにより構成されてい
る。
示すように、カウンタ回路７７の出力と図１におけるＭ
入力セレクタ回路７１の出力をデータ入力とする２入力
セレクタ回路７４と、論理値１と論理値０の固定値をデ
ータ入力とする２入力セレクタ回路７５と、２入力セレ
クタ回路７４および７５に制御信号を与える初期化制御
回路７８と、２入力セレクタ回路７５の出力をデータ入
力とし、２入力セレクタ回路７４の出力を書き込みアド
レスとするＲＡＭ７６と、ＲＡＭ７６に読み出しアドレ
スを与える読み出し制御回路７９と、ＲＡＭ７６のデー
タ出力を出力する出力端子７３とにより構成されてい
る。
【００１５】次に、図２の未使用入力回線検出手段を用
いた場合の未使用入力回線検出方法について説明する。
いた場合の未使用入力回線検出方法について説明する。
【００１６】まず、初期化制御回路７８により２入力セ
レクタ回路７５の論理値０側の入力を選択し、２入力セ
レクタ回路７４はカウンタ回路７７の出力を選択し、Ｒ
ＡＭ７６の全ワードに論理値０を書き込み、ＲＡＭ７６
の初期化を行う。初期化終了後、２入力セレクタ回路７
５は論理値１側の入力を選択し、２入力セレクタ回路７
４は、図１におけるＭ入力セレクタ７１の出力を選択す
る。次に、Ｍ入力セレクタ回路７１は、制御回路７２に
よりスイッチング制御回路４１〜４Ｍの出力を順番に選
択する。選択されたスイッチング制御回路４１〜４Ｍの
出力値は、ＲＡＭ７６において論理値１が書き込まれる
アドレスとなる。従って、Ｍ入力セレクタ回路７１がス
イッチング制御回路４１〜４Ｍをすべて選択し終わった
後、論理値１が書き込まれなかったアドレス、つまり、
論理値０のアドレスが未使用入力回線に対応する。ＲＡ
Ｍ７６のデータは、読み出し制御回路７９によって出力
端子７３に出力される。
レクタ回路７５の論理値０側の入力を選択し、２入力セ
レクタ回路７４はカウンタ回路７７の出力を選択し、Ｒ
ＡＭ７６の全ワードに論理値０を書き込み、ＲＡＭ７６
の初期化を行う。初期化終了後、２入力セレクタ回路７
５は論理値１側の入力を選択し、２入力セレクタ回路７
４は、図１におけるＭ入力セレクタ７１の出力を選択す
る。次に、Ｍ入力セレクタ回路７１は、制御回路７２に
よりスイッチング制御回路４１〜４Ｍの出力を順番に選
択する。選択されたスイッチング制御回路４１〜４Ｍの
出力値は、ＲＡＭ７６において論理値１が書き込まれる
アドレスとなる。従って、Ｍ入力セレクタ回路７１がス
イッチング制御回路４１〜４Ｍをすべて選択し終わった
後、論理値１が書き込まれなかったアドレス、つまり、
論理値０のアドレスが未使用入力回線に対応する。ＲＡ
Ｍ７６のデータは、読み出し制御回路７９によって出力
端子７３に出力される。
【００１７】図３は、図１に示す未使用入力回線検出手
段の他の実施例を示す回路図である。
段の他の実施例を示す回路図である。
【００１８】図３において、未使用入力回線検出手段
は、Ｍ入力セレクタ回路７１の出力を入力とするデコー
ダ回路８０と、デコーダ回路の出力Ｏ１〜ＯＮをセット
入力とし、初期化制御回路８３の出力をリセット入力と
するＮビットのＲＳＦＦ８１と、ＲＳＦＦ８１の出力を
データ入力とするＮ入力セレクタ回路８２と、Ｎ入力セ
レクタ回路８２に制御信号を与える制御回路８４と、Ｎ
入力セレクタ回路８２の出力を出力する出力端子７３と
により構成されている。
は、Ｍ入力セレクタ回路７１の出力を入力とするデコー
ダ回路８０と、デコーダ回路の出力Ｏ１〜ＯＮをセット
入力とし、初期化制御回路８３の出力をリセット入力と
するＮビットのＲＳＦＦ８１と、ＲＳＦＦ８１の出力を
データ入力とするＮ入力セレクタ回路８２と、Ｎ入力セ
レクタ回路８２に制御信号を与える制御回路８４と、Ｎ
入力セレクタ回路８２の出力を出力する出力端子７３と
により構成されている。
【００１９】次に、図３の未使用入力回線検出手段を用
いた場合の未使用入力回線検出方法について説明する。
いた場合の未使用入力回線検出方法について説明する。
【００２０】まず、初期化制御回路８３により、ＲＳＦ
Ｆ８１の出力Ｎビットすべてが論理値０にリセットさ
れ、次に、Ｍ入力セレクタ回路７１は、スイッチング制
御回路４１〜４Ｍの出力を順番に選択する。デコーダ回
路８０は、スイッチング制御回路の出力をデコーダし、
選択された入力端子位置に相当する１個の出力端子のみ
論理値１を出力し、該当出力端子以外は論理値０を出力
する。デコーダ回路８０の出力Ｏ１〜ＯＮはＮビットＲ
ＳＦＦ８１のセット入力となるため、Ｍ入力セレクタ回
路７１がスイッチング制御回路４１〜４Ｍをすべて選択
し終わった後、ＮビットＲＳＦＦ８１の論理値が０のビ
ット位置が未使用入力回線に対応する。ＲＳＦＦ８１の
データは、Ｎ入力セレクタ回路８２と制御回路８４によ
って出力端子７３に出力される。
Ｆ８１の出力Ｎビットすべてが論理値０にリセットさ
れ、次に、Ｍ入力セレクタ回路７１は、スイッチング制
御回路４１〜４Ｍの出力を順番に選択する。デコーダ回
路８０は、スイッチング制御回路の出力をデコーダし、
選択された入力端子位置に相当する１個の出力端子のみ
論理値１を出力し、該当出力端子以外は論理値０を出力
する。デコーダ回路８０の出力Ｏ１〜ＯＮはＮビットＲ
ＳＦＦ８１のセット入力となるため、Ｍ入力セレクタ回
路７１がスイッチング制御回路４１〜４Ｍをすべて選択
し終わった後、ＮビットＲＳＦＦ８１の論理値が０のビ
ット位置が未使用入力回線に対応する。ＲＳＦＦ８１の
データは、Ｎ入力セレクタ回路８２と制御回路８４によ
って出力端子７３に出力される。
【００２１】
【発明の効果】以上説明したように本発明は、空間スイ
ッチの入力回線数をワード長とする記憶回路に対し、空
間スイッチ内の入力回線の切り換えを行うセレクタ群の
各制御信号をアドレス入力として使用し、記憶回路にデ
ータを書き込み、アドレスの切り換えは、セレクタの使
用によりアドレスデコーダ１個で行い、最終的にデータ
が書き込まれなかったアドレスを未使用入力回線の判定
に使用することにより、スイッチサイズが増加しても小
規模の回路構成で空間スイッチ内未使用入力回線の検出
を行うことができるという効果を有する。
ッチの入力回線数をワード長とする記憶回路に対し、空
間スイッチ内の入力回線の切り換えを行うセレクタ群の
各制御信号をアドレス入力として使用し、記憶回路にデ
ータを書き込み、アドレスの切り換えは、セレクタの使
用によりアドレスデコーダ１個で行い、最終的にデータ
が書き込まれなかったアドレスを未使用入力回線の判定
に使用することにより、スイッチサイズが増加しても小
規模の回路構成で空間スイッチ内未使用入力回線の検出
を行うことができるという効果を有する。
【図１】本発明の一実施例を示す回路図である。
【図２】本発明における未使用入力回線検出手段の一実
施例を示す回路図である。
施例を示す回路図である。
【図３】本発明における未使用入力回線検出手段の他の
実施例を示す回路図である。
実施例を示す回路図である。
【図４】従来例を示す回路図である。
１１〜１Ｎ 入力端子 ２１〜２Ｍ，７３ 出力端子 ３１〜３Ｍ，８２ Ｎ入力セレクタ回路 ４１〜４Ｍ スイッチング制御回路 ５１〜５Ｍ，８０ デコーダ回路 ６１〜６Ｎ Ｍ入力ＯＲ回路 ７１ Ｍ入力セレクタ回路 ７２，８４ 制御回路 ７４，７５ ２入力セレクタ回路 ７６ ＲＡＭ ７７ カウンタ回路 ７８，８３ 初期化制御回路 ７９ 読み出し制御回路 ８１ ＲＳＦＦ ８５ ラッチ回路
フロントページの続き (72)発明者 白取 昭宏 東京都港区西新橋三丁目20番４号 日本 電気エンジニアリング株式会社内 (58)調査した分野(Int.Cl.6，ＤＢ名) H04Q 3/52
Claims (3)
- 【請求項１】Ｎ個の入力端子からのデータを選択し、各
々がＭ個の出力端子にデータを出力するＭ個のＮ入力セ
レクタ回路と、 前記Ｍ個のＮ入力セレクタ回路の各々に制御信号を与え
るＭ個のスイッチング制御回路と、 前記Ｍ個のスイッチング制御回路の出力をデータ入力と
するＭ入力セレクタ回路と、 前記Ｍ入力セレクタ回路に制御信号を与える制御回路
と、 前記Ｍ入力セレクタ回路の出力をデータ入力として未使
用入力回線の検出を行う未使用入力回線検出手段とを備
えることを特徴とする空間スイッチ内未使用入力回線検
出方式。 - 【請求項２】前記未使用入力回線検出手段は、 前記Ｍ入力セレクタ回路の出力とカウンタ回路の出力を
データ入力とする第１の２入力セレクタ回路と、 論理値１と論理値０の固定値をデータ入力とする第２の
２入力セレクタ回路と、 前記第１と第２の２入力セレクタ回路に制御信号を与え
る初期化制御回路と、 前記第２の２入力セレクタ回路の出力をデータ入力と
し、前記第１の２入力セレクタ回路の出力を書き込みア
ドレスとするＲＡＭと、 前記ＲＡＭに読み出しアドレスを与える読み出し制御回
路とを備える請求項１記載の空間スイッチ内未使用入力
回線検出方式。 - 【請求項３】前記未使用入力回線検出手段は、 前記Ｍ入力セレクタ回路の出力を入力とするデコーダ回
路と、 前記デコーダ回路の出力をセット入力とし、初期化制御
回路の出力をリセット入力とするＮビットのＲＳＦＦ
と、 前記ＲＳＦＦの出力をデータ入力とするＮ入力セレクタ
回路と、 Ｎ入力セレクタ回路に制御信号を与える制御回路とを備
える請求項１記載の空間スイッチ内未使用入力回線検出
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31082891A JP2957333B2 (ja) | 1991-11-26 | 1991-11-26 | 空間スイッチ内未使用入力回線検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31082891A JP2957333B2 (ja) | 1991-11-26 | 1991-11-26 | 空間スイッチ内未使用入力回線検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05153640A JPH05153640A (ja) | 1993-06-18 |
| JP2957333B2 true JP2957333B2 (ja) | 1999-10-04 |
Family
ID=18009898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31082891A Expired - Fee Related JP2957333B2 (ja) | 1991-11-26 | 1991-11-26 | 空間スイッチ内未使用入力回線検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2957333B2 (ja) |
-
1991
- 1991-11-26 JP JP31082891A patent/JP2957333B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05153640A (ja) | 1993-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |