JPH02500307A - 自動サイズ決めメモリシステム - Google Patents

自動サイズ決めメモリシステム

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JPH02500307A
JPH02500307A JP63503985A JP50398588A JPH02500307A JP H02500307 A JPH02500307 A JP H02500307A JP 63503985 A JP63503985 A JP 63503985A JP 50398588 A JP50398588 A JP 50398588A JP H02500307 A JPH02500307 A JP H02500307A
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モーガン　ディヴィッド　ケイ
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 自動サイズ決めメモリシステム 五立弦亘 本発明は、一般に、メモリの分野に係り、より詳細には。
自動構成機能を有したメモリに係る。
コンピュータに最初に電力が送られるとき、又はコンピュータが成る不作動な状 態から最初に起動されるときには、コンピュータの初期化を行なわねばならない 。典型的に、これはｒブートストラップ」プログラムを用いて行なわれ、該プロ グラムにより、コンピュータが初期化状態にセットされ、動作に必要な情報を得 られ、そして自動テストのような他の「管理」機能が実行される。コンピュータ が適切な動作を行なうために必要とされる１つの情報項目は、メモリのサイズ及 び構成であり、即ち全部でどれ程のメモリが利用できそしてそれがどのように分 布されているかである。例えば、５１２にワードのメモリの場合には、このメモ リ全体を１つのボード上に搭載することもできるし、又は多数のボード上に分布 させることもでき、例えば、４枚のボードの各々にメモリを１２８にづつ分布さ せることもできる。メモリを制御するコンピュータの回路がメモリの構成を知り 、このメモリ制御回路がメモリのアクセス時に適当なアドレス制御ラインを作動 できるようにすることが重要である。
近代的なコンピュータシステムにおいては、メモリ素子が典型的に多数のメモリ ボードに配置され、各ボードが１つ以上の個々のメモリバンクを含むようにされ る。種々のメモリバンクには種々のメモリアドレス位置が指定される。従って、 読み取り又は書き込み動作中には、所望のアドレス位置を含むバンクのみがアク セスされる。メモリセルの種々のバンクにメモリアドレス位置を指定するために は、メモリの制御論理回路が、どれ程多くのバンクがあって、それらバンクがど こに配置されていてそして各バンクがどれ程大きなものであるかを知らねばなら ない。
この情報を得るための１つの方法は、オペレータがスイッチ又はコンソールを介 してこの情報を入力することである。然し乍ら、この方法では、オペレータがメ モリのサイズ及び構成を決定できると共にこの情報を正確に入力できることが必 要である。多くの分野では、このような要求を満たすことが困難である。
最近のプロセッサには、メモリのサイズ及び構成を決定する１つ以上の自動的な 方法が採用されている。非常に基本的な自動方法がギラード氏の米国特許第４， ３３０，８２５号に開示されており、該特許においてはモジュールの数が自動的 にカウントされる。この方法では、メモリモジュールが同じメモリサイズを有し ているので、モジュールの数によってメモリのサイズ及びその構成の両方が設定 される。然し乍ら、この方法は、モジュールのメモリサイズが異なる場合には使 用できない。
別の解決策がカウフマン氏等の米国特許Ｍ４，０２５，９０３号に開示されてい る。二〇カウフマン氏等の特許においては、各メモリモジュールがそれ自身のサ イズを知りそしてそれ自身のレンジ計算器を用いてそのアドレススペースを決定 する。
メモリモジュールは逐次に順序付けされ、第１のモジュールは、そのアドレスス ペースが第１メモリ位置で始まって該第１位置のアドレス＋そのモジュールのメ モリサイズに等しい位置で終ることを決定する。この第１モジユールはその最後 のアドレスを次のメモリモジュールへ送り、モして該次のメモリモジュールは、 手前のモジュールの最終アドレス情報からその開始アドレスを計算すると共に、 それ自身のサイズ情報からその最終アドレスを計算する。この最終アドレスは次 のメモリモジュールへ通され、そして各々のメモリモジュールがその開始アドレ ス及び終了アドレスを計算するまでこのプロセスが続けられる。
これらのシステムでは、全てのメモリモジュールにメモリアドレスを送り、そし てこれらメモリアドレスに対応する位置を含んでいるかどうかそれらモジュール 自体に判断させることによってメモリがアクスセされる。このシステムは非常に 融通性があるが、制御回路が中心にないために、不充分なバックブレーンリソー スを頻繁に利用しなければならない。
これまでに利用されている別の解決策がスワーツ氏等の米国特許第４，４６８， ７２９号に開示されている。このメモリシステムにおいては、特殊な回路が特殊 なラインを用いて各メモリモジュールをプールし、モジュールのサイズを決定す る。
この情報が、次いで、特殊なラインを経て返送され、これにより、特殊な回路が メモリの全サイズと、各モジュールの開始及び終了アドレスとを計算することが できる。この解決策では、中央に配置された制御器が使用されるが、各モジュー ルに設けられる特殊な回路と、特殊なメモリ構成回路と、ポーリングを行なうた めの追加の制御ラインとを必要とする。
コンピュータの能力が益々高（なってきているために、メモリボードモジュール 上のスペースや、コンピュータのバックプレーン上のワイヤがしばしば問題とな っている。従って、ブートストラップ及び自動構成動作にできるだけ少数のリソ ースを使用することが好ましい。
そこで、本発明の目的は、余計な部品及び信号ラインをほとんど必要としない自 動サイズ決めメモリシステムを提供することである。
本発明の別の目的は、コンピュータのアーキテクチャに合致するシステムにおい てこのような自動メモリサイズ決めを行なうことである。
本発明の更に別の目的は、コンピュータのアーキテクチャに合致するシステムに おいてこのような自動メモリサイズ決めを行なうことである。
本発明の更に別の目的及び効果は、以下の詳細な説明において部分的に述べると 共に、以下の詳細な説明からその一部が明らかとなるであろうし、又、本発明を 実施することから学び取ることができよう。
ヱ」シ１！Ｉ一 本発明は、通常のメモリアクセス動作中にデータを転送する同じメモリバス上に メモリの構成を識別する符合データをマルチプレシスすることによってその目的 を達成すると共にその効果を得るものである。
より詳細には、以下に実施して詳細に述べるように本発明の目的を達成するため に、メモリバスによってプロセッサに接続されそして複数の構成の１つを有する 記憶手段に接続されるメモリモジュールのメモリサブシステムは、記憶手段の構 成を識別する構成データを記憶するための符合手段と、上記記憶手段及び符合手 段に接続されていて、作動時に、マルチプレシス制御信号に応答してメモリデー タ又は構成データのいずれかをメモリバス上に出すためのマルチプレクサ手段と 、このマルチプレクサ手段及びメモリバスに接続されていて、メモリバス上のメ モリアドレスからマルチプレシス制御信号を発生する制御手段であって、作動時 にマルチプレクサ手段がメモリデータ又は構成データをメモリバスに転送するよ うにさせるための制御手段とを具備している。
本明細書の一部分である添付図面は、本発明の実施例を示すと共に、以下の説明 と合わせて本発明の詳細な説明するものである。
】Ｊム医阪岸」」Ｌ旦 第１図は、本発明の好ましい実施例によるデータ処理システムのブロック図、 第２図は、第１図に示された構成状態レジスタ４０の好ましい実施例を示すブロ ック図、 第３図は、第１図に示された構成レジスタ２０２に記憶されたデータのフォーマ ットを示す図、 第４図は、第１図のボード１上の成る回路の好ましい実施例を示すブロック図、 第５図は、第１図のボード１上の成る回路の好ましい実施例を示すブロック図、 第６図は、第５図に示されたメモリバンク１００及びそれに関連したバッファ回 路の好ましい実施例を示す図、第７Ａ図は、第１図のデータ処理システムにおい て読み取り動作を行なうためのタイミング図、 第７Ｂ図は、第１図のデータ処理システムを用いて書き込み動作を行なうための タイミング図、 第７Ｃ図は、符合読み取り動作のためのタイミング図、第７Ｄ図は、高速診断テ スト動作のためのタイミング図、第８図は、符合読み取り動作の段階を説明する ための流れ線図、そして 第９図は、高速診断テスト動作のための流れ線図である。
ましい　ｊの＝ 一例として添付図面に示された本発明の好ましい実施例を以下に詳細に説明する 。
一般　なシスーム　び自動メモリサイズ、め゛第１図は、自動メモリサイズ決め 及び高速メモリテストを行なうデータ処理システム１ｏを示している。第１図に 示されたように、その好ましい実施例においては、データ処理システム１０は、 ＣＰＵボード１５と、メモリボード７０，７２．７４及び７６とを備えている。
然し乍ら、第１図に示すボードの特定の構成は本発明にとって重要なものではな い。
データ処理システム１０は、ＣＰＵボード１５に配置されたＣＰＵ２０のような 中央処理ユニットを備えている。ＣＰＵ２０は、本発明を実施するように命令を 実行することができる。
ＣＰＵバス２２は、ＣＰＵ２０がらコマンド、アドレス及びデータを搬送すると 共に、ＣＰＵ２０ヘデータを送り込む。
又、本発明のデータ処理システムは、中央処理ユニットに接続されたブート手段 を備えており、このブート手段は、中央処理ユニットがコマンド及びアドレスの 発生を含むメモリ初期化手順を構成するようにさせる。本発明の好ましい実施例 においては、データ処理システム１０は％ＣＰＵボード１５にブートＲＯＭ２５ を備えている。このブー）ＲＯＭ２５は、ブートストラップもしくは初期化手順 のためのプログラムを含むり一ドオンリメモリである。ブートＲＯＭ２５に記憶 されたプログラムの中には、初期化のためのプログラム、例えば、自動メモリサ イズ決め及び高速メモリテスト手順に必要な動作を制御するためのプログラムが ある。もちろん、ブートＲＡＭ２５は、他のプログラム及び手順を含むこともで きる。
又、本発明は、中央処理ユニットに初期化プログラムを開始させるために初期化 状態を感知する手段を備えることもできる。第１図の好ましい実施例に示された ように、電力センサ２８は、ブートストラップ動作を開始させるためにデータ処 理システム１０に電力が供給されるときを検出する。回路２８の出力は、本発明 を理解する上で重要ではない同期回路に通された後に、初期化時に特定の動作を 行なうデータ処理システム１０の種々の要素に対するリセット（Ｒ３Ｔ）信号を 発生する。例えば、好ましい実施例では、ＣＰＵ２０は、Ｒ３Ｔ信号に応答して ブートＲＯＭ２５にスタートアドレスを送る。このスタートアドレスは、ブート ＲＯＭ２５に記憶された初期化プログラムを開始し、これにより、ＣＰＵ２０は 、自動メモリサイズ決めのための手順を実行する。又、Ｒ３Ｔ信号は、他の状態 の検出によって発生することもできる。
又、本発明のデータ処理システムは、中央処理ユニットに接続されたメモリシス テムであって中央処理ユニットによって実行される初期化手順に応答するような メモリシステムも備えている。第１図において、このようなシステムは、メモリ 制御器３０と、メモリボード７０，７２．７４及び７６とを備えている。
本発明によるメモリシステムは、メモリシステムにおける記憶位置の配列を表わ す構成テーブルを作ると共に中央処理ユニットから受け取ったアドレス及びコマ ンドからメモリアドレス及びメモリ選択信号を形成するためのメモリ制御手段を 備えている。第１図に示す本発明の好ましい実施例においては、ＣＰＵボード１ ５上のメモリ制御器３０がメモリ制御手段の機能を実行する。メモリ制御器３ｏ は、ラッチ３４と、構成状態レジスタ４０と、メモリ制御論理回路５０と、エラ ー検出／修正ユニット４５とを備えている。メモリ制御器３０は、ＣＰＵ２０か らＣＰＵバス２２を経てアドレス及びコマンドを受け取る。
特に、ＡＳ信号は、ＣＰＵバス２２からのアドレスをメモリ制御器３ｏのメモリ 制御バス３２へ転送するようにラッチ３４を制御する。次いで、メモリ制御器３ ｏはこれらのアドレス及びコマンドを処理し、メモリアドレス及びメモリ選択信 号（例えば、第１図に示された信号３１０，３２０，３３０．３４０及び３５０ −３５３）を形成する。
更に、本発明によれば、メモリ制御手段は、メモリシステムの構成を表わす構成 データに基づいて構成構造体を形成するための構成レジスタ手段も備えている。
このような構成レジスタ手段は、例えば、メモリ制御器３０の一部分である構成 状態レジスタ（Ｃ３Ｒ）４０である。「符号データｊとも称する構成データは、 以下で詳細に説明する。一般に、このようなデータは、数字バンクのようなメモ リモジュールの成る特性を表わしている。
第２図は、構成状態レジスタ４０の好ましい実施例を詳細に示している。Ｃ３Ｒ ４０は、多数のバンク状態レジスタ回路２００と、オフゲート２２ｏと、ＲＡＳ 及びＣＡＳデコーダ２３０とを備えている。本発明の好ましい実施例においては 、各メモリボードが多数の個々のメモリバンクを備えており、そしてＣ５Ｒ４０ が各メモリバンクごとに個別のバンク状態レジスタ回路２００を備えている。
バンク状態レジスタ回路２００の各々は、構成レジスタ２０２と、マルチプレク サ２０５と、比較器２１０とを備えている。各々の構成レジスタ２０２は、その 構成レジスタを含むバンク状態レジスタ回路に対応するメモリバンクについての 構成データを含んでいる。バンク状態レジスタ回路２００は、その全体で、全メ モリの構成構造体を表わす。
第３図は、１つの構成レジスタ２０２の内容を一例として示されており、第３図 の上部の数字はビット一番号を示している。各構成レジスタ２０２に記憶された 情報は、メモリ制御バス３２、ラッチ３４及びＣＰｔＪバス２２によってメモリ データバス６５又はＣＰＵ２０から受け取られる。メモリ制御論理回路５０から の制御信号によりレジスタ２０２は受け取った情報を記憶する。第３図に示すよ うに、各構成レジスタ２０２の内容は多数のフィールドを含んでいる。これらフ ィールドの１つは、対応するメモリバンクのためのベースメモリアドレスである 。メモリバンクのベースメモリアドレスは、他のメモリバンクのアドレス及びサ イズ情報である。好ましい実施例においてＣＰＵ２０によって用いられる特定の プロセスは、以下で詳細に説明する。
ベースメモリアドレスを計算した後に、ＣＰＩＪ２０は、ＣＰＵパス２２、ラッ チ３４及びメモリ制御バス３２によって適当な構成レジスタ２０２にそれを記憶 する。ＣＰＵ２０がベースメモリアドレスを対応する構成レジスタ２０２に記憶 するときには、第３図に示すように、そのレジスタに対する有効性ビットもセッ トし、その対応するベースメモリアドレスが有効であることを指示する。
構成レジスタ２０２の別のフィールドはロックビットである。このビットの機能 は本発明に直接関連していないが、説明を完全にするために簡単に述べる。この ロックビットは、データの完全性を保持するためにメモリバンクへの排他的読み 取り変更書き込み動作中にセットされる。
次のフィールドは符号読み取りビットである。ＣＰＵ２０は、対応するメモリバ ンクの符号又は構成データを構成レジスタ２０２の残りのフィールドに記憶する ために必要な幾つかの手順をメモリ制御器３ｏ及びメモリボード７０．７２．７ ４及び７６によって開始させるためにこのビットをセットする。
上記残りのフィールドは、対応するメモリバンクのための符号又は構成データで ある。５ビツトの情報より成るこの符号データは、構成データ読み取り動作中に メモリデータバス６５の下位５本のラインから得られる。第３図に示された構成 データフィールドは、３つのサブフィールド、即ちエラーサブフィールド、サイ ズサブフィールド及び使用サブフィールドを含んでいる。以下で述べる理由で、 好ましい実施例の構成データはメモリボード上の全てのメモリバンクについて同 じである。
エラーサブフィールドは２ビツト巾であり、対応するバンクに対して実行される エラー修正又は検出の形式を識別する。
好ましい実施例については、エラー修正及び検出がなくてもよいが、もしある場 合には、単一ビットバリティであってもよし）し、多ビツトエラー修正コードで あってもよい。もちろん、本発明に使用できるエラー修正の形式に何等制限はな いし、又、エラー修正を使用するための条件は全くない。好ましい実施例でのエ ラー修正は、ボード上の各バンクについて同じであり、従って、各ボード上の全 てのバンクに対する構成レジスタ２゜２はエラーサブフィールドに同じ値を有し ている。
サイズサブフィールドは１ビツト巾であり、好ましい実施例では対応するバンク のサイズを１Ｍワード又は２５６にワードのいずれかとして識別する。好ましい 実施例では、ワードが４バイトの長さである。又、好ましい実施例では、各ボー ド上の全てのバンクが同じサイズを有しており、従って、同じボード上のメモリ バンクに対する各構成レジスタ２０２はサイズサブフィールドに対して同じ値を 有することになる。然し乍ら、本発明の全ての実施例についてボード上に同じサ イズのバンクが必要とされるのではない。
バンク使用サブフィールドは、対応するメモリバンクを含むボード上のメモリバ ンクの数を識別する２ビツトのサブフィールドである。好ましい実施例では、２ ビツトのサブフィールドは、０バンク（ボード上に存在せず）、１バンク、２バ ンク又は４バンクとしてサイズを識別する。
構成状態レジスタ４０のバンク状態レジスタ回路２００は、第２図に示すように 、各々同一であるが、必ずしも同一でなくてもよい。例えば、もし必要があれば 、別々のバンク要求を表わすように異なったものであってもよい。
バンク状態レジスタ回路２００に加えて、構成状態レジスタ４０は、動作管理を 実行するために状態レジスタ２２８を含む状態レジスタ回路２２５のような付加 的な状態レジスタ回路を有することができる。例えば、好ましい実施例では、Ｃ ＰＵ２０は、以下で詳細に述べるように、状態レジスタ回路２２５にビットをセ ットすることにより高速診断テストを行なう。
制御状態レジスタ４０の好ましい実施例においては、バンク状態レジスタ回路２ ００の各々に追加素子が関連される。これらの素子は、第２図に示されているが 、マルチプレクサ２０５及び比較器２１０を備えている。これらの素子は１組し か示されていないが、好ましい実施例においては、各バンク状態レジスタ回路２ ００がそれ自身のマルチプレクサ２０５及び比較器２１０を有することを理解さ れたい。
バンク状態レジスタ回路２００の好ましい実施例では、比較器２１０は、そのバ ンク状態レジスタに対するベースアドレス情報（マルチプレクサ２０５を経て受 け取った）を、ＣＰＵ２ｏから受け取ったメモリ制御バス３２のアドレスと比較 する。
ボード上の各バンクが１Ｍワードを有しており、そしてこれらバンクのベースア ドレスがＩＭの倍数であるとすれば、そのバンクの位置に対するメモリアドレス は同じ上位ビットを分担する。バンクが２５６にワードの場合にも同じことが言 える。状態の相違は、所与のビット数のアドレスについて、サイズが小さいバン ク方がサイズが大きいバンクよりも共通のビットの数が多いことである。従って 、比較器２１０が各々のメモリサイズごとに正しい数のアドレスビットを比較で きるようにするために、マルチプレクサ２０５は１Ｍワードメモリに対する上位 アドレスビット及び２５６にワードメモリに対する上位アドレスビットの両方の 入力を有している。マルチプレクサ２０５は、サイズサブフィールドに応答して これらの入力の１つを選択する。
比較器２１０は、そのバンクに対するベースメモリアドレスの選択された部分と 、メモリ制御バス３２のアドレスとを比較し、制御バス３２上のアドレス部分が 状態レジスタ２０２のベースメモリアドレス部分に等しいときにそれに対応する バンクヒツト信号をイネーブルする。バンクヒツト信号がイネーブルされたとき には、メモリアドレスがその対応するバンクに対するアドレススペース内にある ことを意味する。各々のバンク状態レジスタ回路２００の比較器２１０は同様の 比較を同時に実行し、ＣＰＵ２０からのアドレスがその対応するバンクのアドレ ススペース内にあるときにそれら自身のバンクヒツト信号をイネーブルする。明 らかなように、１つのアドレスに対してイネーブルされるバンクヒツト信号はせ いぜい１つである。
全てのバンクヒツト信号２１５は、オアゲート２２０と、ＲＡＳ及びＣＡＳデコ ーダ２３０とに入力される。オアゲート２２０は、バンクヒツト信号２１５のい ずれかがイネーブルされた場合にアドレスヒツト信号を発生する。イネーブルさ れたアドレスヒツト信号は、ＣＰＩＪ２０からのアドレスがそれに関連するメモ リのアドレススペース内にあることを指示する。時には、アドレスがそのアドレ ススペースに入らないことがあり、例えば、これは状態レジスタ回路の１つをア クセスする場合である。このような場合には、いずれのバンクヒツト信号もイネ ーブルされない。
又、バンクヒツト信号は、ＲＡＳ／ＣＡＳデコーダ２３０により、適当なＲＡＳ 　ＥＮ信号及びＣＡＳ　ＥＮ信号をイネーブルするのにも用いられる。ＲＡＳ　 ＥＮ信号及びＣＡＳＥＮ信号は、イネーブルされると、メモリの対応するバンク を作動する行アドレスストローブ（ＲＡＳ）及び列アドレスストローブ（ＣＡＳ ）を発生するのに用いられるレベルをとる。ＲＡＳ　ＥＮ及びＣＡＳ　ＥＮ信号 は、構成状態レジスタ４０の出力であり、これは、アドレスヒツト信号、及び以 下で述べる又は本発明を理解する上で関係のない他の信号と同様である。
又、本発明のメモリ制御手段は、中央処理ユニット及び構成レジスタ手段の構成 構造体から受け取ったアドレス及びコマンドからメモリアドレス及びメモリ選択 信号を形成するための制御論理回路も含んでいる。このような制御論理回路の一 例が第１図に制御論理回路５ｏとして示されている。制御論理回路５ｏは第４図 に詳細に示されている。
制御論理回路５０は、アドレスヒツト信号、ＲＡＳ　ＥＮ信号及びＣＡＳ　ＥＮ 信号を含む多数の信号を構成状態レジスタ４０から受け取る。更に、制御論理回 路５ｏは、クロック信号、ＡＳ信号及びＲ３Ｔ信号を受け取り、そしてメモリ制 御バス３２に接続される。又、メモリ制御論理回路５０は、メモリアドレス相互 接続部６２を構成する信号も発生する。
第１図及び第４図に示されたように、メモリアドレス相互接続部６２は、各バン ク内のアドレス位置の１つを指定する１０ビツトメモリアドレスライン３１０と 、対応するＣＡＳ信号及びクロック信号から形成される信号ＣＡＳＯ−ＣＡＳ３ 　（３５０−３５３）と、対応するＲＡＳ信号及びクロック信号から形成される 信号ＲＡＳＯ−３（３４０）と、ＳＥ（符号イネーブル）信号と、ＷＥ（書き込 みイネーブル）信号とを含んでいる。
一般に、ＣＡＳＯ−ＣＡＳ３は、テストについて以下に述べることを除いて、Ｒ ＡＳＯ−３と同様に相互に排他的である。
ＣＡＳＯ−ＣＡＳ３の各々は種々のメモリボードに対応し、そしてＲＡＳＯ−３ の各々は各メモリボード上のバンクの１つに対応する。ＳＥ倍信号符号又は構成 データの読み取りを生じさせ、そしてＷＥ倍信号ＲＡＳＯ−３により指示された メモリバンク及びＣＡＳＯ−ＣＡＳ３により指定されたボードがメモリデータバ ス６５からのデータをメモリアドレスライン３１０により指定された位置に書き 込みするようにさせる。又、メモリアドレスライン３１０は、読み取り動作中に メモリデータバス６５ヘデータを転送して出すところのバンク内の位置を指定す る。
第４図に示すように、メモリ制御論理回路５０は、マイクロシーケンサ５２と、 メモリアドレス相互接続制御器５４と、クロック論理回路５６と、プリチャージ 回路６６とを備えている。バッファ回路のような他の素子は、簡単化のためにそ してこれら素子の実施が当業者に明らかなために、好ましい実施例の説明から省 略されている。クロック論理回路５６は、システムクロック信号（ＣＬＫ）を受 け取り、そして内部クロック信号をマイクロシーケンサ５２及びメモリアドレス 相互接続制御器５４へ供給する。第４図にＰ　１−Ｐ４と示されたこのような内 部クロック信号は、データ処理システム１０の主サイクルのサブサイクルに対応 するのが好ましい。メモリアドレス相互接続制御器５４は、内部クロック信号を 用いて適当なタイミングをＲＡＳ　ＥＮ及びＣＡＳ　ＥＮ信号に加え、ＲＡｓｏ −、ｉ及びＣＡＳＯ−ＣＡＳ３信号を形成する。ＲＡＳＯ−３信号は、ＣＡＳＯ −ＣＡＳ３と同様に４つの別々の信号である。メモリアドレス相互接続制御器５ ４は、マイクロシーケンサ５２からの制御信号に応答してこのようなタイミング を加える。
マイクロシーケンサ５２の機能は、ＣＡＳＯ−ＣＡＳ３、ＲＡＳＯ−３、メモリ アドレスライン３１０．ＳＥ及びＷＥをイネーブルしなければならないサイクル を相互接続制御器５４に通知することを含む。これに応答して、制御器５４は、 適当なサブサイクル中にこれらの信号をイネーブルしたリゾイスニープルしたり する。又、マイクロシーケンサ５２は、ＣＰＵ２０からメモリ制御バス３２を経 てコマンド及びデータを受け取ると共に、ＣＰＵ２０がこれらのコマンド及びア ドレスを送ったことを指示するＡＳ信号を受け取り、そして更に、ＣＰＵ２０か らのアドレスがメモリアドレススペース内にあることを指示するアドレスヒツト 信号をＣ３Ｒ４０から受け取る。更に、マイクロシーケンサ５２は、例えば、Ｃ ５Ｒ４０へ制御信号を送ってデータをレジスタ２０２へ記憶させる。マイクロシ ーケンサ５２の他の機能は、本発明の詳細な説明から明らかとなろう。
又、本発明のメモリシステムは、メ干り制御手段に接続されたメモリバスを備え ており、このバスは、メモリデータ、メモリアドレス及びメモリ選択信号を搬送 する。このようなメモリバスは、好ましい実施例では、アドレス相互接続部６２ 及びメモリデータバス６５の両方を備えている。メモリデータバス６５は、コン ピュータ構造体の背面にあるのが好ましく、そしてメモリボード７０，７２．７ ４及び７６と、ｃｐｕボード１５は、コネクタによって背面に差し込まれるのが 好ましい。ボード７０，７２．７４及び７６に各々対応するコネクタ７１．７３ ．７５及び７７は、第１図に示されている。
又、本発明のメモリシステムは、メモリバスに接続されたメモリモジュールを備 えている。メモリボード７０．７２．７４及び７６は、好ましい実施例ではこの ようなメモリモジュールである。
本発明によれば、メモリモジュールは、メモリバスに接続されて多数の構成の１ つになっている記憶手段を備えており、この記憶手段は、メモリバス上のメモリ アドレスに対応する種々の位置から記憶されたメモリデータを検索したりメモリ データをそこに記憶したりする。第１図に示す好ましい実施例においては、ボー ド当たり４つのバンクに編成することのできるメモリバンク９９は、このような 記憶手段の機能を実行する。
第５図は、制御論理回路９５及びインターフェイス回路９３（第１図に示す）の 素子を含むメモリボード７０の幾つかのは、４つのメモリバンク１００．１０２ ．１０４及び１０６を備えており、これらは全体で第１図のメモリバンク９９に 等しい。バンク１００とメモリボード７０の他の素子との間の接続が第６図に詳 細に示されている。
第６図に示すように、バンク１００は、本発明による記憶手段として働＜２５６ Ｋ又は１Ｍワードのメモリアレイを含ん。
でいる。好ましい実施例では、バンク１００は、３２ビツトワードと、７ビツト までのエラー検出及び修正コードとの記憶を行なう。好ましくは、第６図に示す ように、バンク１００は、３９の並列な１ビツトｘ２５６にのメモリとして編成 されるか、又は３９の並列な１ビットＸＩＭのメモリとして編成される。
メモリバンク１００は、メモリボード７０上の全てのバンクによって共有される 列アドレスバッファ１２０と、バンク１００にとって独特な行アドレスバッファ １３０とに接続される。
これらバッファ１２０及び１３０にラッチされる前に、メモリアドレスラインは 第１図に示されたバッファ９７に通される。
バンク１００のＲＡＳ及びＣＡＳは、１０個のアドレスビットを保持することの できるバッファ１２０及び１３０に通される。
１Ｍワードまでのメモリ内の各位置をアドレスするには全部で２０個のアドレス ビットで充分である。メモリアドレスライン３１０からの１０ビツトまでのメモ リアドレスがそれに対応するＲＡＳ信号の肯定動作中に行アドレスバッファ１３ ０にラッチされ、そして１０ビツトまでのメモリアドレスがそれに対応するＣＡ Ｓ信号の肯定動作中に列アドレスバッファ１２０にラッチされる。
メモリアドレスライン及びメモリデータバスに対するＲＡＳ及びＣＡＳのタイミ ング関係が、単一転送の読み取り動作（エラーなし）に対して第７Ａ図に示され ており、そして単一転送の書き込み動作（エラーなし）に対して第７Ｂ図に示さ れている。多転送の読み取り及び書き込み動作も同様であるが、列アドレスの変 化としてＣＡＳ信号を切り換えることを含む。
第７Ａ図に示すように、読み取り動作に対して上記した説明と同様に、行アドレ ス信号はＲＡＳの肯定動作中にメモリアドレスライン３１０において有効となり そして列アドレス信号はＣＡＳの肯定動作中にメモリアドレスライン３１０にお いて有効となる。読み取り動作によるデータは、ＣＡＳが否定されたとき及びＣ ＡＳが肯定される時間の一部分中にメモリデータバス６５に得られる。
第７Ｂ図に示すように、ＲＡＳ及びＣＡＳの肯定動作のタイミングは、読み取り 動作及び書き込み動作に対して同じであるが、これら信号の時間巾が異なる。Ｗ Ｅ倍信号、メモリデータバス６５上のデータが有効になる前に肯定されそしてそ のデータがもはや無効でなくなった後に否定される。適当なＣＡＳが肯定された ときにデータが書き込まれる。
第５図に示されたように、各バンクにはバンクトランシーバが関連される。従っ て、バンクトランシーバ１４２．１４４．１４６及び１４８は、各々、メモリバ ンク１００．１０２．１０４及び１０６に対応する。これらトランシーバ１４２ ．１４４．１４６及び１４８に流れるデータの向きは、ＷＥ倍信号よって制御さ れる。
更に、本発明によれば、メモリボードは、記憶手段の構成を識別する構成データ を記憶するための符号手段も備えている。
第５図に示すメモリボード７０の好ましい実施例においては、符号レジスタ１６ ０は、メモリボード７０上の対応するメモリバンクについての構成データを保持 する。好ましくは、符号レジスタは、「１」レベル又は「０」レベルを表わす電 圧源に接続された１組のビンである。上記したように、この実施例の１つのメモ リボード上のメモリバンクは、構成データの同じ５つのビットを共有する。とい うのは、各ボード上のメモリバンクのサイズが同じでなければならず、そして全 てのメモリバンクが同じエラー修正／検出機構を使用しなければならないからで ある。従って、メモリボード７０上の各メモリバンクごとの構成データを発生す るのに１つの符号レジスタで充分である。然し乍ら、本発明は、この実施例に限 定されるものではなく、各バンクごとの構成データが異なる場合には各バンクご とに符号レジスタを設けることができる。
符号レジスタ１６０は、５ビツトワードであるのが好ましい、最初の２つのビッ トはエラー検出機構を指定しく１ビツトパリテイ、７ビツトエラー修正又は全く エラー検出なし）、第２の２つのビットはバンクが２５６にワードであるか１Ｍ ワードであるかを指定する。
又、本発明のメモリボードは、記憶手段及び符号手段に接続されたマルチプレク サ手段も備えており、この手段は、これが作動されたときに、マルチプレシス制 御信号に応答してメモリバスにメモリデータ又は構成データを送給する。本発明 の好ましい実施例では、第１図に示すインターフェイス回路９３がこのような手 段をなす。インターフェイス回路９３の幾つかの素子は、バンクマルチプレクサ １７０及びテスト／符号マルチプレクサ１７５として第５図に完全に示されてい る。第５図の多の素子は、制御論理回路９５の一部分であるか又は第１図のボー ド７ｏの他の素子を表わしている。
バンクマルチプレクサ１７０は、パンクトランシーバ１４２．１４４．１４６及 び１４８の出力に接続された入力を有していて、これら出力のうちの１つをボー ドトランシーバ１８０への入力として選択することができる。バンクマルチプレ クサ１７０は、テスト／符号マルチプレクサ１７５の出力に接続された入力も有 しており、ボードトランシーバ１８０への入力としてその出力を選択することが できる。テスト／符号マルチプレクサ１７５への入力の１つは、符号レジスタ１ ６０である。
テスト／符号マルチプレクサ１７５は、ＴＥＳＴ信号がディスエーブルされたと きにバンクマルチプレクサ１７０への入力として符号レジスタ１６０の内容をゲ ートする。ＴＥＳＴ信号の発生については以下で説明する。
バンクマルチプレクサ１７０は、バンクマルチプレクサ制御回路１７２によって 制御され、該制御回路は、ＲＡＳＯ−ＲＡＳ３、ＳＥ倍信号ＴＥＳＴ信号及び以 下で詳細に述べるＢＤＯＮＥ信号を入力として受け取る。バンクマルチプレクサ 制御回路１７２に応答して、バンクマルチプレクサ１７０は、バンクトランシー バ１４２．１４４．１４６及び１４８の１つの出かを選択する。選択された出力 は、ボードトランシーバ１８０を経てメモリデータバス６５に送られる。
第５図に示すボードトランシーバ１８０は、バンクマルチプレクサ１７０からメ モリデータバス６５へのデータの転送を制御するだけではなく、それに対応する パンクトランシーバによりメモリデータバス６５からバンク１００．１０２．１ ０４゜及び１０６への情報の転送も制御する。ボードトランシーバ１８０は、そ れに対応するＣＡＳ信号、ＢＤＯＮＥ及びＷＥ倍信号らボードトランシーバ制御 回路１８２に応答する。
パンクトランシーバの各々はＲＡＳＯ−ＲＡＳ３の各々によってイネーブルされ 、トランシーバを通るデータ流の方向はＷＥ倍信号よって決定される。制御は、 一般に、各メモリボードごとに同じである。
又、本発明は、メモリボードが全部利用できない場合でも自動的にメモリのサイ ズを決められる機能を有している。各々のメモリボードは背面に設けられた対応 するメモリボードコネクタに差し込まれるが、各メモリボードコネクタはメモリ ボードを含む必要がない。
本発明のメモリ制御手段は、ボードを含まないメモリコネクタに対する構成デー タを得るための手段を備えることができる。本発明の好ましい実施例においては 、第４図に示すメモリ制御論理回路５０のプリチャージ回路装置６６によってメ モリデータバス６５のラインがプリチャージされる。好ましくは、プリチャージ 回路は、符号データをメモリ制御器３０へ転送するメモリデータバス６５の５本 のラインを供給電圧Ｖｄｄまでプルアップするトランジスタである。構成状態レ ジスタ４０が空のコネクタから符号データを読み取ろうとするときにコネクタの １つにボードがない場合には、メモリデータバス６５に対するプリチャージ状態 又はデホールト状態において値を読み込む。
これらのデゴールト値は、メモリボードがメモリバンクを有していないという指 示に対応する。
第７Ｃ図は、符号演算に対するタイミングを示している。
対応するＣＡＳはＳＥ倍信号同時に肯定され、メモリデータバス６５はＣＡＳが 肯定される前にプリチャージされる。対応するＣＡＳ及びＳＥ倍信号肯定される と、符号データがメモリデータバス６５ヘゲートされる。
更に、本発明のメモリシステムは、メモリデータのエラーを検出するためにメモ リバスに接続されたエラー検出手段を含むことができる。このようなエラー検出 手段の一例が第１図にＥＣＣユニット４５として示されている。ＥＣＣユニット ４５はパリティエラー検出を行なうこともできるし、又はハミングコード型のエ ラー検出修正を行なうこともできる。他の形式のエラー検出及び修正も可能であ る。
Ｂ、自動サイズｉ、めのカイ 第１図ないし第６図に示された種々の素子によって行なわれる機能を理解すれば 、本発明の自動サイズ決め方法を容易に理解することができよう。然し乍ら、こ の方法を説明する前に、データ処理システム１０の一般的なメモリアクセス動作 を詳細に理解することが有用であろう。
一般に、ＣＰＵ２０は、アドレス又はデータを含む読み取り又は書き込み要求を ＣＰＵバス２２上に発する。このようなメモリアクセス動作においてＣＰＵ２０ によって供給されるメモリアドレスはラッチ３４を経てメモリ制御バス３２へ送 られ、各バンク状態レジスタ回路の比較器２１０の入力となる。このメモリアド レスがボード７ｏ、７２．７４及び７６上のメモリのアドレススペース内にある 場合には、比較器２１０の１つがアドレスがその比較器に対応するバンクのアド レススペース内の位置に対するものであることを指示するバンクヒツト信号をイ ネーブルする。このイネーブルされたバンクヒツト信号は、次いで、ＲＡＳ及び ＣＡＳデコーダ２３０がそのバンクに対応する１つのＲＡＳ及び１つのＣＡＳを 肯定するようにさせる。
メモリ制御論理回路５ｏ、より詳細には、メモリアドレス相互接続制御器５４は 、次いで、クロック（位相）タイミングを加えて、それに対応するＲＡＳ及びＣ ＡＳを形成する。
データ処理システム１ｏにおいては、メモリ制御論理回路５ｏがＣＰＵ２０から メモリ制御バス３２を経て受け取ったメモリアドレスの再フォマットを行ない、 この再フォ−マツトされたメモリアドレスをメモリアドレス相互接続制御器５４ 及びメモリアドレスライン３１０を経て１０ビツトセグメントでメモリボード７ ０．７２．７４及び７６へ送る。第１のセグメントは行アドレスを含んでおり、 それに続くセグメント（１つ又は複数）は列アドレスを含んでいる。メモリ制御 論理回路５０は第７Ａ図及び第７Ｂ図に示されたようにタイミングを制御し、こ れにより、ＲＡＳが最初に発生し、その肯定動作の際に、メモリアドレスライン ３１０上の行アドレスの１０ビツトがそれに対応するバンクに対する行アドレス バッファ１３０に読み込まれる。それに続＜ＣＡＳの肯定動作により、メモリア ドレスライン３１０上の列アドレスを表わす次の１０ビツトがその指定されたボ ードに対する列アドレスバッファ１２０に読み込まれる。多ワードの読み取りが 行なわれる場合には、単一の行アドレスに対して多・数のＣＡＳ及び多数の列ア ドレスが存在する。
読み取り動作の場合には、対応するメモリバンクが行アドレスバッファ１３０及 び列アドレスバッファ１２０のアドレスによって指定された位置の内容からデー タを発生する。これらのデータは、それに対応するバンクトランシーバ（１４２ ，１４４，１４６又は１４８）及びボードトランシーバ１８０を経てメモリデー タバス６５へ送られる。バンクトランシーバは対応するＲＡＳによって制御され 、そしてボードトランシーバは対応するＣＡＳによって制御される。
書き込み動作の場合には、書き込まれるべきデータがＣＰＵ２０からＣＰＵバス ２２、ラッチ３４、メモリ制御バス３２及びＥＣＣブロック４５を経てメモリデ ータバス６５へ転送される。メモリデータバス６５から、このデータは、ＣＡＳ 及びＷＥ倍信号よってイネーブルされたボードトランシーバを経てそしてＷＥ倍 信号びそれに対応するＲＡＳによって制御されるバンクトランシーバを経て適当 なメモリバンクへ送られる。次いで、ＣＡＳは、選択されたメモリバンクの行及 び列アドレスのアドレスによって指定された位置の内容にデータを記憶させる。
本発明による自動メモリサイズ決め装置及び方法の１つの効果は、既存のメモリ アクセスハードウェア及び制御の利点を利用しているので、追加のハードウェア をほとんど必要とせず、且つ１つの背面信号の追加しか必要としないことである 。データ処理システム１０においては、Ｒ３Ｔ信号がＣＦＰＵ２０及びメモリ制 御器３０の両方に送られる。ＣＰＵ２０は、ＲＳＴ信号を用いてスタートアドレ スをブートＲＯＭ２５におくり、このブートＲｏＭは、自動メモリサイズ決め手 順を含む初期化手順又はブートストラップ手順を備えている。Ｒ３Ｔ信号に応答 して、メモリ制御論理回路５０は、ＣＡＳ、ＲＡＳ、ＳＥ及びＷＥ倍信号否定し 、そして全てのバンク状態レジスタ回路２０ｏをクリアする。これら回路の構成 状態レジスタにはロックビットが含まれている。
第８図は、本発明の符号読み取り動作を示すフローチャートである。上記したリ セット動作がこのフローチャートのステップ４１０に示されている。自動メモリ サイズ決め手順を開始するために、ＣＰｔＪ２０は、１つのバンクに対する状態 構成レジスタ２０２の符号読み取り要求ビットをセットする（ステップ４２０） 。次いで、メモリデータバスライン６５がプリチャージされる（ステップ４２５ ）。
メモリ制御論理回路５ｏ及び特にマイクロシーケンサ５２は、状態構成レジスタ ２２０へ送られたワードの符号読み取りビットを検出し、符号読み取り動作を開 始する。先ず第１に、好ましい実施例においては、マイクロシーケンサ５２は、 符号読み取り動作が完了するまで状態構成レジスタへのＣＰＵ転送の完了を確認 しない。然し乍ら、この操作方法は、１つの実施例に過ぎず、本発明の範囲内で 考えられる唯一の操作方法ではない。メモリ制御論理回路５０は、そのバンクを 含むボードに対してＣＡＳを肯定し、ＳＥ倍信号肯定する（ステップ４３０）。
第５図から明らかなように、これら信号を肯定すると、そのボードの符号信号レ ジスタ１６０の内容（そのボードの符号データを表わす）が、テスト／符号マル チプレクサ１７５、バンクマルチプレクサ１７０及びボードトランシーバ１８０ を経てメモリデータバス６５ヘゲートされる（ステップ４４０）。
次いで、符号データは、符号データがちょうど読み込まれたところのボード上の 各バンクに対する状態構成レジスタ２０２ヘメモリデータバス６５から書き込ま れる（ステップ４５ｏ）。
次いで、ＣＰＵ２０は、状態構成レジスタ２０２からその符号データを得て、そ の同じボード上の各バンクに対するベースメモリアドレスをブートＲＯＭ　２５ がら実行される手順に基づいて計算する（ステップ４６ｏ）。一般に、このよう な計算には、「次のベースアドレス」値（これは０に初期化できる）を維持し、 この値をボードのバンクＯに対するベースアドレスとして使用し、サイズ（ＩＭ 又は２５６　Ｋ）を追加して残りのバンクに対するベースアドレスを得そして１ 次のベースアドレス」値をセットすることが含まれる。
次いで、ＣＰＵ２０は、そのボード上の各バンクに対するベースアドレスをその バンクに対応する構成状態レジスタ２゜２に書き込む（ステップ４７０）。次い で、ＣＰＵは、全てのボードから符号が読み取られたがどうかを判断する（ステ ップ４８ｏ）。もしそうであれば、メモリ初期化手順が終了となる。
もしそうでなければ、次のボードに対してステップ４２０から開始されて、その 手順が繰り返される。
本発明は、自動メモリサイズ決めを提供し、従って、著しい新たなハードウェア 又は信号ラインの追加は必要でなく、既存のメモリハードウェアに適用すること ができる。メモリデータバス、ＲＡＳ及びＣＡＳを使用することにより、各ボー ドに対する符号又は構成データが、１つの付加的な信号、即ちＳＥ倍信号追加の みによって得られる。上記方法に用いられた他の全ての信号は、他のメモリ動作 に必要なために存在するものである。更に、成る程度の僅かな制御回路に加えて 、この操作方法を実行するために各ボードに必要とされる唯一の付加的な機能は 、符号レジスタ１６０である。
Ｃ・−高ｊし虹ｉシＭ ここに示す実施例は、全てのメモリバンクを基準バンクと同時にデータ比較する ことによりメモリ診断の速度を上げるものである。これにより、メモリのテスト を並列に行なえるのでこのテストをより迅速に行なうことができる。一般に、テ ストは、「放送書き込み」によって開始される。これは、同じパターンをそれに 対応する位置及び全てのメモリバンクに同時に書き込むことを含む。次いで、基 準メモリバンクの内容を他のメモリバンクの対応する位置の内容と比較すること により高速メモリ診断方法が構成される。
自己テストメモリは、同じテストパターンを複数の各々のメモリバンクに同時に 書き込むための回路を含んでいる。この機能は、放送書き込み動作として実施さ れ、メモリデータバス６５上のデータによって表わされたパターンが各メモリボ ード上の全てのバンク０−３の対応する位置に同時に書き込まれる。
一般に、これは、ＲＡＳＯ−ＲＡＳ３及びＣＡＳＯ−ＣＡＳ３を同時に肯定する ことによって行なわれる。
通常のメモリ書き込み動作においては、所望のメモリ位置が１つのバンクに、し かないので、１つのＲＡＳ及び１つのＣＡＳのみが肯定される。然し乍ら、高速 メモリ診断手順の好ましい実施例では、全てのＲＡＳを肯定すると、ＣＡＳ及び ＷＥ倍信号応答してメモリデータバス６５上のパターンが同時に記憶される。
ＲＡＳラインを同時に肯定する動作はメモリ制御器３０内の回路によって行なわ れる。特に、ＣＰＵ２０は、状態レジスタ回路２２５の状態レジスタ２２８に高 速診断フラグ２２９と称するビットをセットすることにより高速メモリ診断を開 始する。このフラグがセットされるのに応答して、ＲＡＳ及びＣＡＳデコーダ２ ３ｏ（第２図）は、ＲＡＳＯ−ＲＡＳ３　ＥＮ及びＣＡＳＯ−ＣＡＳ３　ＥＮ信 号をイネーブルし、放送書き込み機能を実行する。第２図に示すように、ＲＡＳ 及びＣＡＳデコーダ２３０は、高速診断フラグ２２９を直接量は取るが、他の実 施も可能である。
制御論理回路５０は、ＲＡＳ　ＥＮ及びＣＡＳ　ＥＮ信号が同時にイネーブルさ れるのに応答して全てのＲＡＳ及び全てのＣＡＳを同時に肯定する。次いで、メ モリアドレス相互接続制御器５４は、上記したように、適当なタイミングを付加 する。
従って、ブートＲＯＭ２５からの命令に応答して、ＣＰＵ２０は連続する書き込 みコマンドを連続するメモリ位置に発生し、各バンクの各位置に同じパターンを 書き込ませるようにする。
然し乍ら、各バンクに書き込みを行なうに必要な時間は、単一のバンクに書き込 みを行なうに必要な時間と同じになる。
ＣＰＵ２０が高速診断フラグ２２９をセットするときには、第２図に示されたテ ストセット論理回路２３２がそのフラグに応答してメモリデータバス６５上の幾 つかのラインをセットする。好ましい実施例においては、セットされるラインが ライン０．１ｏ、２０及び３０を含む。このようなラインを選択する理由は、そ れらが好ましいメモリアーキテクチャに対応するからである。このアーキテクチ ャにおいては、メモリデータバス６５が全部で３９のメモリビットを同時に転送 するために３９ビツトの巾を有している。好ましい実施例では、各メモリボード ７０．７２．７４及び７６は、１０ビツト巾のスライスを４つ有しており、従っ て、メモリデータバス６５は１ｏ本（最後は実際には９である）の導線を４組備 えており、各組は別々のスライスに接続される。１０ビツトのスライスごとに、 最下位ビット（即ち、ビット０１１０．２０及び３０）を用いてテストが指示さ れる。これらのラインが肯定されたときには、メモリボードがテストモードにあ る。メモリボード制御論理回路１９ｏはこれらラインが肯定されるのを感知し、 上記したＴＥＳＴ信号を形成する。このＴＥＳＴ信号は次いでメモリボード７０ によって使用され、高速メモリ診断手順が実行される。
自己テストメモリは、１つのメモリバンクにおける位置の内容を他のメモリバン クの対応する位置の内容と同時に比較するための回路も備えている。このような 回路は、選択された１つのメモリバンクの内容を読み出す回路を含むことができ る。
好ましい実施例では、選択されたメモリバンクがボード１上のバンク０である。
ボードｌは背面の信号ＢＤＬＯＣＬＩを用いて決定される。この信号ＢＤＬＯＣ ＬＩは、ＣＰＵボード１５に発生される。第１メモリボード７０（即ち、ＣＰＵ ボード１５に最も近いもの）は、初期位置センサ１９５（第５図）の入力として 信号ＢＤＬＯＣＬＩを受け取る。この入力は、抵抗１９８によりＶｄｄまでプル アップされる。初期位置センサ１９５がＢＤＬＯＣＬ　ＩがＶｓｓレベルにある と判断した場合には、ＢＤＯＮＥ即ち「ボード１」信号を肯定する。この信号は 、そのボードがＣＰＵボード１５に最も接近したメモリボードであることを識別 する。ＣＰＵ２０に最も接近したメモリボードは、ＢＤＬＯＣＬ　Ｉ信号がそれ 以上伝播しないように停止する。従って、ＣＰＵ２０に最も接近したメモリボー ドを除く全てのボードに送られるＢＤＬＯＣＬＩ信号は、浮動状態にある。これ ら他のメモリボード上の抵抗１９８は、ＢＤＬＯＣＬ　Ｉ信号をＶｄｄまでプル アップし、それらの初期位置センサはそれらのＢＤＯＮＥ信号を肯定しない。
メモリバンクの選択された１つを読み取るための回路は、バンクマルチプレクサ 制御回路１７２を含んでいる。ボード７０が、テスト信号が制御論理回路１９０ でイネーブルされることによって該ボード７０がテストモードにあることを感知 すると、バンクマルチプレクサ制御回路１７２はバンクマルチプレクサ１７０を イネーブルして、メモリ読み取り中にバンク０の指定の内容を選択し、そしてト ランシーバ制御回路１８２は、ボードトランシーバ１８０がこれらの内容をメモ リゲートバス６５にゲートするようにさせる。指定された内容は、ＣＰＵ２０か らのアドレスに基づいてメモリアドレスライン３１０によって決定される。
同時比較回路は、１つのメモリボードの内容を第１ラツチに記憶するための回路 を含むことができる。バンク０の指定位置の内容がメモリデータバス６５へ転送 される読み取り動作の間には、各メモリボード７０．７２．７４及び７６がボー ドトランシーバ１８０を経てこれらの内容を受け取り、当該ＣＡＳの否定動作中 にメモリラッチ５００ヘラツチする。
又、同時比較回路は、他のメモリバンクの対応する内容を第２のラッチへ同時に 読み込むための回路を含むこともできる。
この同じ読み取り動作中に、ＲＡＳ信号は作用されたま）となリ、各バンク１０ ０，１０２，１０４及び１０６の対応する位置の内容をそれらの各々のバンクト ランシーバ１４２．１４４．１４６及び１４８を経て、バンク１００，１０２， １０４及び１０６に各々対応する多数のバンクラッチ５１０，５１５．５２０及 び５２５へ出力させる。これらの内容は、ＣＡＳ信号の否定動作中にメモリラッ チ５００への内容の記憶と同時に記憶される。
好ましい実施例では、同時比較回路は、比較器５３０．５３５．５４０及び５６ ０のような比較器を含んでおり、これらの比較器は、選択されたメモリバンクの 内容、例えば、ラッチ５００にあるボード１のバンクＯの内容を、他のメモリバ ンクの対応する位置の内容、例えば、ラッチ５１０．５１５．５２０及び５２５ の内容と比較する。第５図に示すように、比較器５３０．５３５．５４０及び５ ４５の各々は、その一方の入力が対応するバンクラッチ５１０，５１５，５２０ 又は５２５の出力を各々受は取るようになっておりそしてその他方の入力がメモ リラッチ５００の出力に接続されている。
比較器５３０．５３５．５４０及び５４５の各々は、メモリラッチ５００の内容 が各々のバンクラッチ５１０．５１５．５２０又は５２５の内容と合致しない場 合に、例えば「１」のような第１状態の出力を発生するのが好ましい。さもなく ば、比較器５３０，５３５．５４０及び５４５は、第２状ＷＨのｒ（Ｎ出力を発 生する。比較器５３０．５３５．５４０及び５４５の出力は、全て、オアゲート ５５０に入力される。オアゲート５５０へのいずれかの入力が第１状態、例えば 「１」にある場合には、オアゲート５５０の出力がイネーブルされ１例えばｒｌ ｊとなる。
又、自己テストメモリは、選択されたメモリバンクの位置の内容が他のメモリバ ンクの対応する位置の内容と異なるときにエラーを記録するための回路も備えて いる。好ましい実施例では、第５図に示す７ビツトカウンタ５６０は、そのデー タ入力がオアゲート５５０の出力に接続されていると共に、そのクロック入力は 、遅延回路５５５を通過した後の関連ＣＡＳ信号を受け取るように接続されてい る。この遅延回路５５５は、ラッチ５００．５１０．５１５．５２０及び５２５ ．比較器５３０．５３５．５４０及び５４５、そしてオアゲート５５０を通して の伝播遅延を許容する。オアゲート５５０の出力が「ｌ」である場合には、ＣＡ Ｓの否定動作により、カウンタが増加される。オアゲート５５０の出力が「Ｏ」 の場合には、カウンタ５５０が増加しない。
このようにして、カウンタ５６０は、バンクラッチ５１０．５１５．５２０又は ５２５の１つの内容が、ひいては、これら。
ラッチに記憶された対応するメモリ位置の内容がボード１のバンクＯの対応する 位置の内容を含むメモリラッチ５００の内容と異なる回数をカウントする。好ま しい実施例では、カウンタ５６０が７ビツトカウンタに過ぎない、２′以上のエ ラーがある場合には、オーバーフロービット（ＯＶ）がセットされる。
好ましい実施例では、メモリボード７ｏは１０ビツトスライスとして実施され、 各スライスごとに１つのカウンタが設けられる。従って、各ボードは、メモリ事 象の数を記録する７ビツトカウンタを４つ有している。
好ましい実施例では、ＣＰＵバス２２が好ましくは３２ビツト巾であるから、４ つのカウンタの出力（即ち、全部で４０ビツト）をＣＰｔＪ２０に送信すること が困難である。従って、メモリデータバス６５の上位の１０本のライン上にある １つのカウンタの内容がレジスタ２２７に記憶され、別々のメモリ読み取り命令 においてＣＰＵ２０によりこのレジスタから読み取られる。
カウンタ５６０の出力は、テスト／符号マルチプレクサ１７５へ入力され、そし てテスト手順の終りにＣＰｔＪＩＯに入力するためにメモリデータバス６５に出 力することができる。これは、診断テスト動作後の第１読み取り動作中に行なわ れるのが好ましい。特に、ＣＰｔＪ２０がテストを終了するときには、レジスタ ２２８の内容を変更し、これにより、メモリデータバス６５のライン０．１０， ２０及び３０を否定する。これに応答して、テスト制御論理回路】９０は、ＴＥ ＳＴ信号を否定し、テスト／符号マルチプレクサ１７５及びバンクマルチプレク サ１７０はカウンタ５６０の出力をボードトランシーバ１８０にゲートし、テス ト後の第１の読み取り動作中にＲＡＳを無視する。この第１の読み取り動作中に 発生されたＣＡ３０間に、ボードトランシーバ１８０はカウンタの内容をメモリ データバス６５にゲートする。
好ましい実施例では、ＳＥ倍信号符号読み取り中に作用されたときにカウンタ５ ６０の出力がクリアされる。
Ｄ、　メモリ多 上記した素子により、高速診断テストを行なう方法の好ましい実施例は、メモリ テスト手順の好ましい方法を示した第９図のフローチャートの助けによって理解 することができよう。
第１の段階は、エラーカウンタ５６０をリセットすることである（ステップ６０ ０）、これは、符号の読み取り中に行なうのが好ましいが、このようなタイミン グは任意のものであ番ハ本発明のメモリテストを行なうのに必要なものではない 。
次の段階においては、全てのメモリバンクの位置にテストパターンが同時に書き 込まれる（ステップ６１０）。前記したように、これは、ＣＰｔ、１２０が１つ のバンクについての種々の位置にメモリテストパターン及びアドレスを供給する ときに、ＲＡＳ及びＣＡＳの全てを同時に肯定することによって行なわれる。
全てのバンクにパターンが書き込まれた後、ボード１　（第１図の指定のボード ７０）のパン／７０（第５図に１００で示す）の内容がメモリデータバス６５に 読み出される（ステップ６２０）、玉名こしたように、これは、ＢＤＯＮＥ信号 によりバンクマルチプレクサ制御器１７０がバンクＯからトランシーバ１４２を 経て内容を選択するようにされ、そしてトランシーバ制御器１８２へのＢＤＯＮ Ｅ信号によりボードトランシーバ１８０がバンクマルチプレクサ１７０の出力を メモリデータバス６５にゲートするようにされるからである。ＢＤＯＮＥ信号が 肯定されない場合には、ボード７２についてはこのようにならず、従って、バン クマルチプレクサ１７０もボードトランシーバ１８０もイネーブルされない。こ れにより、ボード１のバンク０の内容のみがメモリデータバス６５にゲートされ るようにする。
このゲート動作は、それに対応するＣＡＳ信号が肯定される間に生じる。
次いで、ＣＰＵ２０は、バンクＯの内容に対してそれ自身の分析を行ない、例え ば、これらの内容を記憶されたパターンと比較する（６３０）。然し乍ら、この ような分析は、１つのバンクについてのみ行なえばよい。
実質的に同時に、各ボードは、ボード１のバンク０の内容を対応するメモリラッ チ５００に記憶すると共に、他のバンクの対応する位置からの内容をバンクラッ チ５１０．５１５．５２０及び５２５に記憶する（ステップ６４０）・この記憶 は・ＣＡＳが否定されるときに行なうのが好ましい。各ボードに送られるＣＡＳ によりボードトランシーバはメモリデータバスの内容を受け取り、それらをメモ リラッチ５００への入力に与える。従って、全てのボードは、対応するＣＡＳ信 号が否定されたときにメモリデータバス６５からの信号を同時にラッチし、他の バンクの内容を同時にバンクラッチにラッチする。第７Ｄ図は、メモリバンクか らデータが読み取られるときの高速メモリ診断のタイミングを示している。
選択されたバンクの内容及びそれに対応する位置についての他のバンクの内容が ラッチされた後に、各バンクの内容はその選択されたバンクの内容と同時に比較 される（ステップ６５０）。第５図に示すように、このような比較では、バンク Ｏないし３の内容に対して比較器５３０．５３５．５４０及び５４５が各々使用 される。比較器５３０，５３５．５４０及び５４５は全て同時に作動する。
次の段階において、選択されたメモリバンクの内容及び他のバンクの対応する位 置の内容が一致しないときには、エラーカウンタが増加される（ステップ６６ｏ ）。前記したように、比較器５３０．５３５．５４０及び５４５の各々は、それ らの入力が等しくないときに「ｌ」を発生する。これが生じたときには、オアゲ ート５５０がイネーブルされ、カウンタ５６０へのデータ入力をイネーブルする 。カウンタ５６０は、クロック信号を受け取ると、増加される。クロックしんご うは、遅延素子５５を経て遅延された後に対応するＣＡＳ信号から形成される。
この遅延素子は、信号がカウンタのデータ入力へ伝播する時間を加味するもので ある。
次いで、バンクの内容が完全に読み取られたかどうかの判断がなされる（ステッ プ６７０）。もしそうでなければ、バンク内の次のメモリ位置に対してステップ ６２０が繰り返される。
もしそうであれば、ニラ−カウンタの内容が出力される（ステップ６８０）。本 発明の好ましい実施例では、第１のメモリ診。
断の後に第１の非テストモードの読み取り動作が選択されたボードについて行な われたときに、カウンタ５６０の内容がテスト／符号マルチプレクサ１７５、バ ンクマルチプレクサ１７０、及びボードトランシーバ１８０に通される。高速メ モリ診断の終りに、ＣＰＵ２０はメモリ診断フラグをリセットし、これにより、 テストセット回路２３２がメモリデータバス６５のライン０１１ｏ、２０及び３ ０を否定する。テスト制御論理回路１９０がライン０．１０．２０及び３０がも はや肯定されないと判断し、従って、現在のテストの終りを指示するときには、 バンクマルチプレクサ制御器１７２及びテスト／符号マルチプレクサ１７５がカ ウンタ５６０の内容をボードトランシーバ１８０へそして最終的には次の読み取 り動作時にメモリデータバス６５へ通すように構成される。
次いで、ＣＰＵ２０は、カウンタの値を得て、別のパターンでこの手順を繰り返 すかどうか判断することができる（ステップ６９ｏ）。もしそうであれば、その 手順が繰り返される（ステップ６００）。もしそうでなければ、その手順が終了 である。
従って、上記の高速メモリ診断方法は、従来の方法よりも非常に短い時間でメモ リをテストし、追加のハードウェアをほとんど必要としない。
当業者であれば、本発明において種々の変更や修正がなされ得ることが明らかで あろう。それ故、本発明は、その広い観点において、上記した特定の詳細及び解 説のための実施例に限定されるものではない。従って、本発明の精神又は範囲内 でこのような細部構造から逸脱できることが明らかであろう。
浄書（内容に変更なし） 第２図 塁 第４図 第５図 ■ 、八 、） ｒＸ 第９図 手続補正書（方式） ％式％ ２、発明の名称　自動サイズ決めメモリシステム３、補正をする者 事件との関係　出願人 ５、補正命令の日付　平成１年１０月３日国際調査報告 ｍ＋ｗ＋＋ｉ＋■ｅａｍ　ｈａ＊ｍａｌｌＩｐ　Ｎ＠、　ＰＣτ／１３５８８１ ０１３３４

Claims (55)

    【特許請求の範囲】
  1. １．メモリバスを介してプロセッサに接続されると共に、複数の構成の１つにさ れた記憶手段にも接続されていて、メモリバス上のメモリアドレスに対応する位 置から記憶されたメモリデータを検索したりそこにメモリデータを記憶したりす るメモリのメモリサブシステムにおいて、 上記記憶手段の構成を識別する構成データを記憶するための符号手段と、 上記記憶手段及び上記符号手段に接続されていて、作動時に、マルチプレクス制 御信号に応答して上記メモリデータ又は上記構成データのいずれかを上記メモリ バスに送り出すためのマルチプレクサ手段と、 上記マルチプレクサ手段及び上記メモリバスに接続されていて、上記メモリバス 上のメモリアドレスからマルチプレクス制御信号を発生するための制御手段であ って、上記マルチプレクサ手段が作動時に上記メモリデータ又は構成データを上 記メモリバス上に転送するようにさせる制御手段とを具備することを特徴とする メモリサブシステム。
  2. ２．上記記憶手段はメモリセルの少なくとも１つのバンクを備えており、そして 上記符号手段は、上記記憶手段におけるバンクの数を識別する構成データと、上 記少なくとも１つのバンクのサイズとを記憶するための手段を含んでいる請求項 １に記載のメモリサブシステム。
  3. ３．上記マルチプレクサ手段の各々は、上記メモリバスに接続された複数のトラ ンシーバと、１組の入力が上記メモリセルの少なくとも１つのバンクに接続され そして別の組の入力が上記符号手段に接続された複数のマルチプレクサとを備え ており、 更に、上記制御手段は、 上記複数のトランシーバを作動させて上記マルチプレクサ手段を作動させるため の第１のマルチプレクス制御信号を形成する手段と、 上記マルチプレクサが上記組の入力の１つを選択するのを制御するための第２の マルチプレクス制御信号を形成する手段とを備えている請求項１に記載のメモリ サブシステム。
  4. ４．上記メモリバスは、メモリアドレスを搬送するアドレスバスと、メモリデー タ及び構成データを搬送するメモリデータバスとを含んでいる請求項１に記載の メモリサブシステム。
  5. ５．上記符号手段は、メモリデータに対するエラー検出の形式を識別する構成デ ータを記憶するための手段を含んでいる請求項１に記載のメモリサブシステム。
  6. ６．メモリバスを経てプロセッサに接続されたメモリモジュールにおいて、 複数の構成の１つにされていて、メモリバス上のメモリアドレスに対応する位置 から記憶されたメモリデータを検索したりそこにメモリデータを記憶したりする ための記憶手段と、上記記憶手段の構成を識別する構成データを記憶するための 符号手段と、 上記記憶手段及び上記符号手段に接続されていて、作動時に、マルチプレクス制 御信号に応答して上記メモリデータ又は上記構成データのいずれかを上記メモリ バスに送り出すためのマルチプレクサ手段と、 上記マルチプレクサ手段及び上記メモリバスに接続されていて、上記メモリバス 上のメモリアドレスからマルチプレクス制御信号を発生するための制御手段であ って、上記マルチプレクサ手段が作動時にメモリデータ又は構成データを上記メ モリバスに転送するようにさせる制御手段とを具備することを特徴とするメモリ モジュール。
  7. ７．上記記憶手段はメモリセルの少なくとも１つのバンクを含み、そして 上記符号手段は、上記記憶手段におけるバンクの数及びサイズを識別する構成デ ータを記憶するための手段を備えている請求項６に記載のメモリモジュール。
  8. ８．各々の上記マルチプレクサ手段は、上記メモリバスに接続された複数のトラ ンシーバと、１組の入力が上記メモリセルの少なくとも１つのバンクに接続され そして別の組の入力が上記符号手段に接続された複数のマルチプレクサとを備え ており、 更に、上記制御手段は、 上記複数のトランシーバを作動させて上記マルチプレクサ手段を作動させるため の第１のマルチプレクス制御信号を形成する手段と、 上記マルチプレクサが上記組の入力の１つを選択するのを制御するための第２の マルチプレクス制御信号を形成する手段とを備えている請求項７に記載のメモリ モジニール。
  9. ９．上記メモリバスは、メモリアドレスを搬送するアドレスバスと、メモリデー タ及び構成データを搬送するメモリデータバスとを含んでいる請求項６に記載の メモリモジュール。
  10. １０．上記符号手段は、メモリデータに対するエラー検出の形式を識別する構成 データを記憶するための手段を備えている請求項６に記載のメモリモジュール。
  11. １１．メモリ選択信号、メモリアドレス及びメモリデータを搬送するメモリバス を経てプロセッサに接続されたメモリシステムにおいて、このメモリシステムは 第１の個数のメモリモジュールを備えておりそして各々のモジュールは、上記メ モリバスに接続されそして複数の構成の１つをとるようにされた記憶手段であっ て、メモリバス上のメモリアドレスに対応する種々の位置から記憶されたデータ を検索したりそこにメモリデータを記憶したりするための記憶手段と、上記記憶 手段の構成を識別する構成データを記憶するための符号手段と、 上記記憶手段及び上記符号手段に接続されていて、作動時に、マルチプレクス制 御信号に応答して上記メモリデータ又は上記構成データのいずれかを上記メモリ バスに送り出すためのマルチプレクサ手段と、 上記マルチプレクサ手段及び上記メモリバスに接続されていて、上記マルチプレ クサ手段を作動すると共に、上記メモリバス上のメモリコマンド及びメモリアド レスからマルチプレクス制御信号を発生するための制御手段であって、上記マル チプレクサ手段が作動時に上記メモリデータ又は構成データを上記メモリバス上 に転送するようにさせる制御手段とを具備することを特徴とするメモリシステム 。
  12. １２．各々の上記モジュールに対し、上記記憶手段はメモリセルの少なくとも１ つのバンクを備え、そして上記符号手段は、上記記憶手段におけるバンクの数及 びサイズを識別する構成データを記憶するための手段を備えている請求項１１に 記載のメモリシステム。
  13. １３．各々の上記モジュールに対し、上記のマルチプレクサ手段は、 上記メモリバスに接続された複数のトランシーバと、１組の入力が上記メモリセ ルの少なくとも１つのバンクに接続されそして別の組の入力が上記符号手段に接 続された複数のマルチプレクサとを備えており、 更に、上記制御手段は、 上記複数のトランシーバを作動させて上記マルチプレクサ手段を作動させるため の第１のマルチプレクス制御信号を形成する手段と、 上記マルチプレクサを制御する第２のマルチプレクス制御信号を形成する手段と 、 上記マルチプレクサが上記組の入力の１つを選択するのを制御するための第２の マルチプレクス制御信号を形成する手段とを備えている請求項１１に記載のメモ リシステム。
  14. １４．上記メモリバスは、メモリアドレス及びメモリ選択信号を搬送するアドレ スバスと、メモリデータ及び構成データを搬送するメモリデータバスとを含んで いる請求項１１に記載のメモリシステム。
  15. １５．上記符号手段は、メモリデータに対するエラー検出の形式を識別する構成 データを記憶するための手段を含んでいる請求項１１に記載のメモリシステム。
  16. １６．上記メモリバスに接続された第１及び第２のメモリコネクタを更に備えて おり、 上記第１メモリコネクタの各々は、上記メモリモジュールの各々に対応してそれ に接続され、 上記第２のメモリコネクタは上記メモリモジュールのいずれにも接続されず、そ して 上記メモリ制御手段は、上記第２のメモリコネクタにメモリモジュールが含まれ ていないことを指示する上記第２のメモリコネクタの構成データを得るための手 段を備えている請求項１１に記載のメモリ。
  17. １７．上記モジュールの各々に対し、上記状態レジスタは、メモリバンクの対応 する１つについての構成データの構成読み取り動作を指定する構成読み取りデー タを含み、そして上記制御論理回路は、上記構成読み取りデータに応答して上記 メモリ選択信号を形成しそれに対応するメモリバンクのマルチプレクサ手段を作 動してその対応するメモリバンクの構成データを上記メモリデータバスに送り出 すための手段を備えている請求項１１に記載のメモリシステム。
  18. １８．プロセッサとメモリデータをやり取りすると共にプロセッサからアドレス 及びコマンドを受け取る自動サイズ決めメモリシステムにおいて、 上記メモリシステムにおける記憶位置の配列を表わす構成構造体を作ると共に、 上記プロセッサから受け取ったアドレス及びコマンドからメモリアドレス及びメ モリ選択信号を形成するためのメモリ制御手段であって、上記メモリシステムに おける記憶位置の配列を示す構成データに基づいて上記構成構造体を記憶するた めの構成レジスタ手段を含むようなメモリ制御手段と、 上記プロセッサから受け取ったアドレス及びコマンドと、上記構成レジスタ手段 に記憶された構成構造体とからメモリアドレス及びメモリ選択信号を形成するた めの制御論理回路と、上記メモリ制御手段に接続されそしてメモリデータと、メ モリアドレスと、メモリ選択信号とを搬送するメモリバスと、上記メモリバスに 接続された第１の数のメモリモジュールとを具備し、各々のメモリモジュールは 、メモリバスに接続されそして複数の構成の１つにされていて、メモリバス上の メモリアドレスに対応する種々の位置から記憶されたメモリデータを検索したり そこにメモリデータを記憶したりするための記憶手段と、 上記記憶手段の構成を識別する構成データを記憶するための符号手段と、 上記記憶手段及び上記符号手段に接続されていて、作動時に、マルチプレクス制 御信号に応答して上記メモリデータ又は上記構成データのいずれかを上記メモリ バスに送り出すためのマルチプレクサ手段と、 上記マルチプレクサ手段及び上記メモリバスに接続されていて、上記マルチプレ クサ手段を作動すると共に、上記メモリバス上のメモリアドレス及びメモリ選択 信号からマルチプレクス制御信号を発生するための制御手段であって、上記マル チプレクサ手段が作動時に上記メモリデータ又は構成データを上記メモリバス上 に転送するようにさせる制御手段とを具備することを特徴とする自動サイズ決め メモリシステム。
  19. １９．上記モジュールの各々に対し、 上記記憶、手段はメモリセルの少なくとも１つのバンクを備えており、そして 上記符号手段は、上記記憶手段におけるバンクの数を識別する構成データと、上 記バンクのサイズとを記憶するための手段を含んでいる請求項１８に記載の自動 サイズ決めメモリシステム。
  20. ２０．上記モジュールの各々に対し、上記マルチプレクサ手段は、 上記メモリバスに接続された複数のトランシーバと、１組の入力が上記メモリセ ルの少なくとも１つのバンクに接続されそして別の組の入力が上記符号手段に接 続された複数のマルチプレクサとを備えており、 更に、上記制御手段は、 上記複数のトランシーバを作動させるための第１のマルチプレクス制御信号を形 成する手段と、 上記組の入力の１つを選択する第２のマルチプレクス制御信号を形成する手段と を備えている請求項１８に記載の自動サイズ決めメモリシステム。
  21. ２１．上記メモリバスは、メモリアドレス及びメモリ選択信号を搬送するアドレ スバスと、メモリデータ及び構成データを搬送するメモリデータバスとを含んで いる請求項１８に記載の自動サイズ決めメモリシステム。
  22. ２２．上記モジュールの各々に対し、上記符号手段は、メモリデータに対するエ ラー検出の形式を識別する構成データを記憶するための手段を含んでいる請求項 １８に記載の自動サイズ決めメモリシステム。
  23. ２３．上記構成レジスタ手段の各々は、対応するメモリバンクの構成データを上 記符号手段から読み取るべきであることを指定する手段を備えている請求項１８ に記載の自動サイズ決めメモリシステム。
  24. ２４．各々の上記構成レジスタ手段の上記指定手段はプロセッサによってセット されたビットを含んでいる請求項２３に記載の自動サイズ決めメモリシステム。
  25. ２５．各々の上記記憶手段はメモリセルの少なくとも１つのバンクを含み、そし て 上記構成レジスタ手段は複数の状態レジスタを含み、その各々は上記少なくとも １つのメモリバンクの別々のものに対応しそしてその各々は上記少なくとも１つ のメモリバンクの各々のスタートアドレスを識別するベースアドレスデータを含 んでいる請求項１８に記載の自動サイズ決めメモリシステム。
  26. ２６．各々の上記状態レジスタは、対応するメモリバンクの状態レジスタのベー スアドレスデータが有効であるときを指示する手段を備えている請求項２５に記 載の自動サイズ決めメモリシステム。
  27. ２７．上記状態レジスタの各々は、 上記プロセッサから受け取ったアドレスをその状態レジスタのベースアドレスデ ータと比較してこれらアドレスの各々に対応する位置を含む上記少なくとも１つ のメモリバンクの１つを選択する手段と、 その選択されたメモリバンクを識別するアドレス選択信号を作用させる手段とを 備えている請求項２５に記載の自動サイズ決めメモリシステム。
  28. ２８．上記メモリバスはメモリ選択信号を含むアドレス選択ラインを含み、そし て 上記制御論理回路は、上記作用されたアドレス選択信号に基づいて上記アドレス 選択ライン上の幾つかのメモリ選択信号をイネーブルする手段を含んでいる請求 項２７に記載の自動サイズ決めメモリシステム。
  29. ２９．上記状態レジスタの各々は、プロセッサからのアドレスが１つの上記メモ リバンク内にあるときを指示するために上記作用されたアドレス選択信号からア ドレスヒット信号をイネーブルする手段を備えている請求項２７に記載の自動サ イズ決めメモリシステム。
  30. ３０．上記状態レジスタの各々は、対応するメモリバンクから読み取ったメモリ データにエラーが含まれているときを指示するための手段を備えている請求項２ ５に記載の自動サイズ決めメモリシステム。
  31. ３１．上記状態レジスタの各々は、対応するメモリバンクのサイズを指示するた めの手段を備えている請求項２５に記載の自動サイズ決めメモリシスステム。
  32. ３２．上記状態レジスタの各々は、対応するメモリバンクへのアクセスをロック するための手段を備えている請求項２５に記載の自動サイズ決めメモリシスステ ム。
  33. ３３．上記メモリバスに接続されてメモリデータのエラーを検出するためのエラ ー検出手段を更に備えている請求項１８に記載の自動サイズ決めメモリシステム 。
  34. ３４．上記メモリバスに接続された第１及び第２のメモリコネクタを更に備え、 上記第１のメモリコネクタの各々は、上記メモリモジュールの別々のものに対応 しそしてそれに接続され、上記第２のメモリコネクタは上記メモリモジュールの いずれにも接続されず、そして 上記メモリ制御手段は、上記第２のメモリコネクタにメモリモジュールが含まれ ていないことを指示する上記第２メモリコネクタの構成データを得るための手段 を含んでいる請求項１８に記載の自動サイズ決めメモリシステム。
  35. ３５．上記記憶手段の各々はメモリセルの少なくとも１つのバンクを含み、 上記構成レジスタ手段は、上記少なくとも１つのメモリバンクの各々に対応する 複数の状態レジスタを含み、各々の状態レジスタは、対応するメモリバンクにつ いての構成データの構成読み取り動作を指定する構成読み取りデータを含み、そ して上記制御手段は、上記構成読み取りデータに応答して上記メモリ選択信号を イネーブルしそれに対応するメモリバンクのマルチプレクサ手段がその対応する メモリバンクの構成データを上記メモリデータバスに送り出すようにさせる手段 を含んでいる請求項１８に記載の自動サイズ決めメモリシステム。
  36. ３６．自動的にメモリを構成しそして初期化することのできるデータ処理システ ムにおいて、 中央処理ユニットと、 上記中央処理ユニットに接続され、上記中央処理ユニットがコマンド及びアドレ スの発生を含むメモリ初期化手順を作るようにさせるブート手段と、 上記中央処理ユニットに接続されそして上記初期化手順に応答するメモリシステ ムとを具備し、このメモリシステムは、上記メモリシステムにおける記憶位置の 配列を表わす構成構造体を作ると共に、上記プロセッサから受け取ったアドレス 及びコマンドからメモリアドレス及びメモリ選択信号を形成するためのメモリ制 御手段を備えており、このメモリ制御手段は、 上記メモリシステムにおける記憶位置の配列を表わす構成データに基づいて上記 構成構造体を記憶するための構成レジスタ手段と、 上記プロセッサから受け取ったアドレス及びコマンドと、上記構成レジスタ手段 に記憶された構成構造体とからメモリアドレス及びメモリ選択信号を形成するた めの制御論理回路と、 上記メモリ制御手段に接続されて、メモリデータ、メモリアドレス及びメモリ選 択信号を搬送するためのメモリバスと、 上記メモリバスに接続された第１の数のメモリモジュールとを備えており、その 各々は、メモリバスに接続されると共に、複数の構成の１つにされていて、メモ リバス上のメモリアドレスに対応する種々の位置から記憶されたメモリデータを 検索したりそこにメモリデータを記憶したりする記憶手段と、 上記記憶手段の構成を識別する構成データを記憶するための符号手段と、 上記記憶手段及び上記符号手段に接続されていて、作動時に、マルチプレクス制 御信号に応答して上記メモリデータ又は上記構成データのいずれかを上記メモリ バスに送り出すためのマルチプレクサ手段と、 上記マルチプレクサ手段及び上記メモリバスに接続されていて、上記マルチプレ クサ手段を作動すると共に、上記メモリバス上のメモリ選択信号からマルチプレ クス制御信号を発生するための制御手段であって、上記マルチプレクサ手段が作 動時に上記メモリデータ又は構成データを上記メモリバス上に転送するようにさ せる制御手段とを備えたことを特徴とするデータ処理システム。
  37. ３７．上記ブート手段は、 上記メモリ初期化手順を実施する命令を含むメモリ初期化プログラムを含んでい るＲＯＭと、 上記中央処理ユニットが初期化プログラムを開始するようにさせるための初期化 状態を感知する手段とを備えている請求項３６に記載のデータ処理システム。
  38. ３８．上記ＲＯＭは、上記データ処理システムの他の部分に対する初期化プログ ラムも備えている請求項３７に記載のデータ処理システム。
  39. ３９．各々のモジュールに対し、 上記記憶手段の各々はメモリセルの少なくとも１つのバンクを含み、そして 上記符号手段は、上記バンクの数及びサイズを識別する構成データを記憶するた めの手段を備えている請求項３７に記載のデータ処理システム。
  40. ４０．上記モジュールの各々に対し、上記マルチプレクサ手段は、 上記メモリバスに接続された複数のトランシーバと、１組の入力が上記メモリセ ルの少なくとも１つのバンクに接続されそして別の組の入力が上記符号手段に接 続された複数のマルチプレクサとを備えており、 更に、上記制御手段は、 上記複数のトランシーバを作動させるための第１のマルチプレクス制御信号を形 成する手段と、 上記組の入力の１つを選択するための第２のマルチプレクス制御信号を形成する 手段とを備えている請求項３９に記載のデータ処理システム。
  41. ４１．上記メモリバスは、メモリアドレス及びメモリ選択信号を搬送するアドレ スバスと、メモリデータ及び構成データを搬送するメモリデータバスとを含んで いる、請求項３６に記載のデータ処理システム。
  42. ４２．上記モジュールの各々に対し、上記符号手段は、メモリデータに対するエ ラー検出の形式を識別する構成データを記憶するための手段を含んでいる請求項 ３６に記載のデータ処理システム。
  43. ４３．上記構成レジスタ手段の各々は、対応するメモリバンクの構成データを上 記符号手段から読み取るべきであることを指定する手段を含んでいる請求項３６ に記載のデータ処理システム。
  44. ４４．各々の上記構成レジスタ手段の上記指定手段（状態レジスタ）は、プロセ ッサによってセットされたビットを含んでいる請求項４３に記載のデータ処理シ ステム。
  45. ４５．上記モジュールの各々に対し、上記記憶手段はメモリセルの少なくとも１ つののバンクを含み、そして上記構成レジスタ手段は複数の状態レジスタを含み 、その各々は上記少なくとも１つのメモリバンクの各々に対応しそしてその各々 は、上記少なくとも１つのメモリバンクの各々を含むと共に、上記少なくとも１ つのメモリバンクの各々のアドレスを識別するベースアドレスデータを含む請求 項３６に記載のデータ処理システム。
  46. ４６．上記状態レジスタの各々は、対応するメモリバンクの状態レジスタのベー スアドレスデータが有効であるときを指示するための手段を備えている請求項４ ５に記載のデータ処理システム。
  47. ４７．上記状態レジスタの各々は、 上記プロセッサから受け取ったアドレスをその状態レジスタ手段のベースアドレ スデータと比較してこれらアドレスの各々に対応する位置を含む上記メモリバン クの１つを選択するための手段と、 この選択されたメモリバンクを示すアドレス選択信号を作用させる手段とを備え ている請求項４５に記載のデータ処理システム。
  48. ４８．上記メモリバスは、メモリ選択信号を含むアドレス選択ラインを含み、そ して 上記制街論理手段は、上記作用されたアドレス選択信号に基づいて上記アドレス 選択ラインのメモリ選択信号をイネーブルする手段を備えている請求項４７に記 載のデータ処理システム。
  49. ４９．上記状態レジスタの各々は、プロセッサからのアドレスが１つの上記メモ リバンク内にあるときを指示するために上記作用されたアドレス選択信号からア ドレスヒット信号をイネーブルするための手段を備えている請求項４７に記載の データ処理システム。
  50. ５０．上記状態レジスタの各々は、対応するメモリバンクから読み取ったメモリ データにエラーがあるときを指示する手段を備えている請求項４５に記載のデー タ処理システム。
  51. ５１．上記状態レジスタの各々は、対応するメモリバンクのサイズを指示する手 段を含む請求項４５に記載のデータ処理システム。
  52. ５２．上記状態レジスタの各々は、対応するメモリバンクへのアクセスをロック する手段を含んでいる請求項４５に記載のデータ処理システム。
  53. ５３．上記メモリバスに接続され、メモリデータのエラーを検出するエラー検出 手段を更に備えている請求項３６に記載のデータ処理システム。
  54. ５４．上記メモリバスに接続された第１及び第２のメモリコネクタを含み、 上記第１のメモリコネクタの各々は上記メモリモジュールの各々に対応してそれ に接続され、そして上記第２のメモリコネクタは上記メモリモジュールのいずれ にも接続されず、そして 上記メモリ制御手段は、上記第２メモリコネクタにメモリモジュールが含まれな いことを指示する上記第２メモリコネクタの構成データを得るための手段を含ん でいる請求項３６に記載のデータ処理システム。
  55. ５５．上記モジュールの各々に対し、上記記憶手段はメモリセルの少なくとも１ つのバンクを含み、そして上記構成レジスタ手段は複数の状態レジスタを含み、 その各々は、上記少なくとも１つのメモリバンクの各々に対応し、又、その各々 は、その対応するメモリバンクの構成データの読み取りを指定する構成読み取り データを含み、そして上記制御手段は、上記構成読み取りデータに応答して上記 メモリ選択信号を形成しそして対応するメモリバンクのマルチプレクサ手段がそ の対応するメモリバンクの構成データを上記メモリデータバスに送り出すように させる手段を備えている請求項３６に記載のデータ処理システム。
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