JPH07334416A - コンピュータ・システムにおけるページ・モード・メモリの初期設定の方法および手段 - Google Patents
コンピュータ・システムにおけるページ・モード・メモリの初期設定の方法および手段Info
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- JPH07334416A JPH07334416A JP7134967A JP13496795A JPH07334416A JP H07334416 A JPH07334416 A JP H07334416A JP 7134967 A JP7134967 A JP 7134967A JP 13496795 A JP13496795 A JP 13496795A JP H07334416 A JPH07334416 A JP H07334416A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0684—Configuration or reconfiguration with feedback, e.g. presence or absence of unit detected by addressing, overflow detection
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】
【目的】 最初にページ・アドレスまたは行アドレスを
提供し、次に列アドレスを提供することによって、特定
のデータにアクセスすることを特徴とするページ・モー
ド・メモリを備えたコンピュータ・システムが提供され
る。 【構成】 これらのアドレスは、行アドレス・ストロー
ブ（ＲＡＳ）信号および列アドレス・ストローブ（ＣＡ
Ｓ）信号によってメモリに入力される。ＲＡＳ信号は、
入力ＣＰＵアドレスをレジスタに記憶されている行開始
アドレス情報と比較される。行開始アドレス情報のそれ
ぞれはメモリ・モジュールを装着することができるメモ
リ・ソケットに対応している。開始アドレス情報の決定
を含む、メモリおよびそのメモリ・コントローラを初期
設定するためのアルゴリズムが記述される。
提供し、次に列アドレスを提供することによって、特定
のデータにアクセスすることを特徴とするページ・モー
ド・メモリを備えたコンピュータ・システムが提供され
る。 【構成】 これらのアドレスは、行アドレス・ストロー
ブ（ＲＡＳ）信号および列アドレス・ストローブ（ＣＡ
Ｓ）信号によってメモリに入力される。ＲＡＳ信号は、
入力ＣＰＵアドレスをレジスタに記憶されている行開始
アドレス情報と比較される。行開始アドレス情報のそれ
ぞれはメモリ・モジュールを装着することができるメモ
リ・ソケットに対応している。開始アドレス情報の決定
を含む、メモリおよびそのメモリ・コントローラを初期
設定するためのアルゴリズムが記述される。
Description
【０００１】
【産業上の利用分野】本発明はコンピュータ・システム
で用いられるページ・モード・メモリに関し、具体的に
はメモリからデータにアクセスするためにページ・モー
ド・メモリおよびメモリ・コントローラを初期設定する
方法に関する。
で用いられるページ・モード・メモリに関し、具体的に
はメモリからデータにアクセスするためにページ・モー
ド・メモリおよびメモリ・コントローラを初期設定する
方法に関する。
【０００２】
【従来の技術】コンピュータ・システムでより高速の動
作速度を実現することが求められているため、クロック
周波数を大きくして、中央演算処理装置（ＣＰＵ）処理
速度を増し、メイン・メモリへのアクセス時間を短縮す
るようになってきている。
作速度を実現することが求められているため、クロック
周波数を大きくして、中央演算処理装置（ＣＰＵ）処理
速度を増し、メイン・メモリへのアクセス時間を短縮す
るようになってきている。
【０００３】メモリからデータを読み取るのに必要な有
効アクセス時間を減らす１つの手法は、ページ・モード
・メモリを使用することである。つまりメモリを複数の
ページに分割し、各ページが行全体の共通の行アドレス
を有する行から成るようにする。ページの各行は、対応
する列アドレスを有する複数の列を含む。このようなペ
ージ・モード・メモリに記憶されている特定のデータに
アクセスするには、そのデータの行アドレスをメモリに
提供して、データが入っているメモリ内のページを選択
できるようにする。次に、そのデータに関連する列アド
レスをメモリに提供して、アドレス指定した行内または
ページ内の特定のデータを選択できるようにする。一般
には、アドレス指定したデータは次にデータ・バスに読
み出される。
効アクセス時間を減らす１つの手法は、ページ・モード
・メモリを使用することである。つまりメモリを複数の
ページに分割し、各ページが行全体の共通の行アドレス
を有する行から成るようにする。ページの各行は、対応
する列アドレスを有する複数の列を含む。このようなペ
ージ・モード・メモリに記憶されている特定のデータに
アクセスするには、そのデータの行アドレスをメモリに
提供して、データが入っているメモリ内のページを選択
できるようにする。次に、そのデータに関連する列アド
レスをメモリに提供して、アドレス指定した行内または
ページ内の特定のデータを選択できるようにする。一般
には、アドレス指定したデータは次にデータ・バスに読
み出される。
【０００４】ページ・モード・メモリの一例は、米国特
許第５０３４９１７号で詳述されている。しかし、その
ページ・モード・メモリでは、異なるサイズのメモリ・
モジュールを使用することができず、すべてのモジュー
ル・ソケットにアドレス順に装填しなければならない。
つまり、第１のソケットを空にしたままそれ以降のソケ
ットにメモリ・モジュールを装填することはできない。
さらに、ソケット内の欠陥のあるメモリ・モジュールの
後に、欠陥のないメモリ・モジュールを装填することは
できない。
許第５０３４９１７号で詳述されている。しかし、その
ページ・モード・メモリでは、異なるサイズのメモリ・
モジュールを使用することができず、すべてのモジュー
ル・ソケットにアドレス順に装填しなければならない。
つまり、第１のソケットを空にしたままそれ以降のソケ
ットにメモリ・モジュールを装填することはできない。
さらに、ソケット内の欠陥のあるメモリ・モジュールの
後に、欠陥のないメモリ・モジュールを装填することは
できない。
【０００５】この従来技術のページ・モード・メモリを
表す略ブロック図を図１に示す。コンピュータ・システ
ム１０は、マイクロプロセッサ１１と、メモリ・コント
ローラ１２と、それぞれ各ソケットに装着されている複
数のダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）シングル・インライン・モジュール１４〜１７か
ら成るメイン・メモリ１３を備えている。プロセッサ１
１は、メモリ・コントローラ１２に結合されたバス２０
を有する。メモリ・コントローラは、行アドレス選択お
よび列アドレス選択（ＲＡＳ／ＣＡＳ）デコーダ２１、
アドレス・デコーダ／マルチプレクサ２２およびデータ
・バッファ２３を備えている。バス２５には、ＤＲＡＭ
１４〜１７内の８ページのメモリの１つを選択するため
の８本の行アドレス・ストローブ（ＲＡＳ）線、４バイ
ト・ワードのうちの１バイトまたは複数のバイトを選択
するための４本の列アドレス・ストローブ（ＣＡＳ）
線、および読取りサイクルまたは書込みサイクルを生じ
させるライト・イネーブル線が含まれている。データ・
バス２６は、バッファ２３とＤＲＡＭ１４〜１７の間で
データを転送する。
表す略ブロック図を図１に示す。コンピュータ・システ
ム１０は、マイクロプロセッサ１１と、メモリ・コント
ローラ１２と、それぞれ各ソケットに装着されている複
数のダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）シングル・インライン・モジュール１４〜１７か
ら成るメイン・メモリ１３を備えている。プロセッサ１
１は、メモリ・コントローラ１２に結合されたバス２０
を有する。メモリ・コントローラは、行アドレス選択お
よび列アドレス選択（ＲＡＳ／ＣＡＳ）デコーダ２１、
アドレス・デコーダ／マルチプレクサ２２およびデータ
・バッファ２３を備えている。バス２５には、ＤＲＡＭ
１４〜１７内の８ページのメモリの１つを選択するため
の８本の行アドレス・ストローブ（ＲＡＳ）線、４バイ
ト・ワードのうちの１バイトまたは複数のバイトを選択
するための４本の列アドレス・ストローブ（ＣＡＳ）
線、および読取りサイクルまたは書込みサイクルを生じ
させるライト・イネーブル線が含まれている。データ・
バス２６は、バッファ２３とＤＲＡＭ１４〜１７の間で
データを転送する。
【０００６】アドレス・マルチプレクサ２２は、バス２
０上の３６ビットのアドレス情報（Ａ０〜Ａ３１、ＢＥ
０〜ＢＥ３）からページ（行）アドレスおよびワード
（列）アドレスを導き出して、多重化バス２７を介して
メモリにページ・アドレスを提供し、次にワード・アド
レスを提供する。バイト・イネーブル・ビットＢＥ０〜
ＢＥ３が４本のＣＡＳ線を制御して、４バイト・ワード
のどのバイトを取り出すかを選択する。プロセッサ１１
からのビットＡ１１〜Ａ１９はページ（行）アドレスに
対応し、ビットＡ２〜Ａ１１はワード（列）アドレスに
対応する。バス２５のＲＡＳ線およびＣＡＳ線は、ペー
ジ・アドレスおよびワード・アドレスが多重化アドレス
・バス２７に順次印加されると活動化されるようにタイ
ミングがとられる。
０上の３６ビットのアドレス情報（Ａ０〜Ａ３１、ＢＥ
０〜ＢＥ３）からページ（行）アドレスおよびワード
（列）アドレスを導き出して、多重化バス２７を介して
メモリにページ・アドレスを提供し、次にワード・アド
レスを提供する。バイト・イネーブル・ビットＢＥ０〜
ＢＥ３が４本のＣＡＳ線を制御して、４バイト・ワード
のどのバイトを取り出すかを選択する。プロセッサ１１
からのビットＡ１１〜Ａ１９はページ（行）アドレスに
対応し、ビットＡ２〜Ａ１１はワード（列）アドレスに
対応する。バス２５のＲＡＳ線およびＣＡＳ線は、ペー
ジ・アドレスおよびワード・アドレスが多重化アドレス
・バス２７に順次印加されると活動化されるようにタイ
ミングがとられる。
【０００７】
【発明が解決しようとする課題】本明細書では、任意の
１個のソケット内で８メガバイト（８ＭＢ）または３２
ＭＢのメモリ・モジュールをどちらでも使用することが
でき、装填されたソケットまたは空のソケットがどんな
順序でもよい、改良されたページ・モード・メモリにつ
いて記載する。各ソケットはプログラマブル開始アドレ
ス・レジスタを備えている。
１個のソケット内で８メガバイト（８ＭＢ）または３２
ＭＢのメモリ・モジュールをどちらでも使用することが
でき、装填されたソケットまたは空のソケットがどんな
順序でもよい、改良されたページ・モード・メモリにつ
いて記載する。各ソケットはプログラマブル開始アドレ
ス・レジスタを備えている。
【０００８】本発明は、コンピュータ・システムにおけ
る改良型ページ・モード・メモリのメモリ・コントロー
ラを初期設定し、その後でソケットの１つに欠陥メモリ
・モジュールがあった場合にメモリ・コントローラを再
初期設定する、改良された方法および手段を対象とす
る。
る改良型ページ・モード・メモリのメモリ・コントロー
ラを初期設定し、その後でソケットの１つに欠陥メモリ
・モジュールがあった場合にメモリ・コントローラを再
初期設定する、改良された方法および手段を対象とす
る。
【０００９】この改良された方法および手段は、各ソケ
ットにメモリ・モジュールが存在するかしないかに対応
する情報を記憶する存在（プレゼンス）レジスタ、ソケ
ットに装着されている各メモリ・モジュール内のメモリ
量（サイズ）に対応する情報を記憶するＩＤレジスタ、
存在情報およびサイズ情報を使用して、メモリ・モジュ
ールが装着されているか否かにかかわらず各ソケットの
開始アドレスを算出すること、開始アドレスをそれぞれ
ソケットの１つに対応するそれぞれのプログラム式メモ
リ開始アドレス・レジスタに記憶すること、欠陥がある
ことがわかった各モジュールの存在レジスタ値を空のソ
ケット値に対応するように変更すること、ソケットの開
始アドレス値を再計算すること、およびその新しい値を
開始アドレス・レジスタに記憶することを特徴とする。
ットにメモリ・モジュールが存在するかしないかに対応
する情報を記憶する存在（プレゼンス）レジスタ、ソケ
ットに装着されている各メモリ・モジュール内のメモリ
量（サイズ）に対応する情報を記憶するＩＤレジスタ、
存在情報およびサイズ情報を使用して、メモリ・モジュ
ールが装着されているか否かにかかわらず各ソケットの
開始アドレスを算出すること、開始アドレスをそれぞれ
ソケットの１つに対応するそれぞれのプログラム式メモ
リ開始アドレス・レジスタに記憶すること、欠陥がある
ことがわかった各モジュールの存在レジスタ値を空のソ
ケット値に対応するように変更すること、ソケットの開
始アドレス値を再計算すること、およびその新しい値を
開始アドレス・レジスタに記憶することを特徴とする。
【００１０】上記および以下で明らかになるその他の諸
目的に従い、本発明について添付図を具体的に参照しな
がら説明する。
目的に従い、本発明について添付図を具体的に参照しな
がら説明する。
【００１１】
【実施例】図２は、好ましくは本発明を使用した、好ま
しいシステム２９の略ブロック図である。ＩＢＭコーポ
レイションから市販のＰｏｗｅｒＰＣ６０１（ＩＢＭコ
ーポレイションの商標）プロセッサ（ＣＰＵ）３０は、
全体でプロセッサ・バス３４を形成する、３２ビット・
アドレス・バス３１と６４ビット・データ・バス３２と
制御バス３３を使用している。周辺機器相互接続（ＰＣ
Ｉ）バス４１が、メモリ・コントローラ・モジュール３
６を読取り専用メモリ４２およびその他の周辺装置（図
示せず）に接続する。ページ・モード・メモリであるシ
ステム・メモリ４０にアクセスする限りでは、モジュー
ル３６は図１のＲＡＳ／ＣＡＳデコーダ２１に類似した
機能を実行し、モジュール３７とそのデータ・バッファ
３８は図１のアドレス・デコーダ２２およびバッファ２
３に類似した機能を実行する。しかし以下で示すよう
に、メモリ／ＰＣＩ制御モジュール３６は、８メガバイ
ト（８ＭＢ）または３２ＭＢのメモリ・モジュールのど
ちらかを受け入れるように適合されたメモリ４０内の各
ソケットに１つずつ、複数のプログラマブル開始アドレ
ス・レジスタを使用する。この機能（プログラマブル・
アドレス・レジスタ）により、異なるサイズのメモリ・
モジュールを使用することが可能になり、また、メモリ
・モジュールが装着されているソケットの前にある空の
ソケットを任意の順序で使用することも可能になる。
しいシステム２９の略ブロック図である。ＩＢＭコーポ
レイションから市販のＰｏｗｅｒＰＣ６０１（ＩＢＭコ
ーポレイションの商標）プロセッサ（ＣＰＵ）３０は、
全体でプロセッサ・バス３４を形成する、３２ビット・
アドレス・バス３１と６４ビット・データ・バス３２と
制御バス３３を使用している。周辺機器相互接続（ＰＣ
Ｉ）バス４１が、メモリ・コントローラ・モジュール３
６を読取り専用メモリ４２およびその他の周辺装置（図
示せず）に接続する。ページ・モード・メモリであるシ
ステム・メモリ４０にアクセスする限りでは、モジュー
ル３６は図１のＲＡＳ／ＣＡＳデコーダ２１に類似した
機能を実行し、モジュール３７とそのデータ・バッファ
３８は図１のアドレス・デコーダ２２およびバッファ２
３に類似した機能を実行する。しかし以下で示すよう
に、メモリ／ＰＣＩ制御モジュール３６は、８メガバイ
ト（８ＭＢ）または３２ＭＢのメモリ・モジュールのど
ちらかを受け入れるように適合されたメモリ４０内の各
ソケットに１つずつ、複数のプログラマブル開始アドレ
ス・レジスタを使用する。この機能（プログラマブル・
アドレス・レジスタ）により、異なるサイズのメモリ・
モジュールを使用することが可能になり、また、メモリ
・モジュールが装着されているソケットの前にある空の
ソケットを任意の順序で使用することも可能になる。
【００１２】本願発明は、メモリ４０およびそのコント
ローラ３６、３７を初期設定する方法および手段であ
り、具体的にはプログラマブル開始アドレス・レジスタ
である。しかし、本発明の説明の背景知識を提供するた
めにページ・モード・メモリ（４０、３６、３７）につ
いて簡単に説明する。
ローラ３６、３７を初期設定する方法および手段であ
り、具体的にはプログラマブル開始アドレス・レジスタ
である。しかし、本発明の説明の背景知識を提供するた
めにページ・モード・メモリ（４０、３６、３７）につ
いて簡単に説明する。
【００１３】図２のシステム２９は、４ギガバイト（４
ＧＢ）のアドレス空間に３２ビット・アドレスＡ０〜Ａ
３１を使用し、そのアドレス空間のうち最大２５ＭＢ
（８個のモジュールｘ３２ＭＢ）だけがメイン・メモリ
４０に使用できるものとする。これはページ・モード・
メモリであるため、コントローラ３７は上位９個のアド
レス・ビットＡ０〜Ａ８およびＣＰＵアドレスの上位１
９番目のビット（Ａ１８）をデコードするので、メモリ
・アドレス空間のデコードが最小メモリ・モジュールの
サイズである８ＭＢの分解能に制限される。
ＧＢ）のアドレス空間に３２ビット・アドレスＡ０〜Ａ
３１を使用し、そのアドレス空間のうち最大２５ＭＢ
（８個のモジュールｘ３２ＭＢ）だけがメイン・メモリ
４０に使用できるものとする。これはページ・モード・
メモリであるため、コントローラ３７は上位９個のアド
レス・ビットＡ０〜Ａ８およびＣＰＵアドレスの上位１
９番目のビット（Ａ１８）をデコードするので、メモリ
・アドレス空間のデコードが最小メモリ・モジュールの
サイズである８ＭＢの分解能に制限される。
【００１４】８ＭＢのメモリ・モジュールは１ＭＢｘ７
２ビット（８バイト）であり、１０ビット（Ａ９〜Ａ１
８）および１０ビット（Ａ１９〜Ａ２８）はコントロー
ラ３７が行アドレスおよび列アドレスを選択するために
使用し、それぞれ１０００個のダブル・ワード（８バイ
ト）を含む１０００ページを提供する。３２ＭＢのメモ
リ・モジュールは４ＭＢｘ７２ビットであり、１２ビッ
ト（Ａ７〜Ａ１８）および１０ビット（Ａ１９〜Ａ２
８）が、４０００ページのうちの１ページを選択するた
め、および選択されたページ内の１０００個のダブル・
ワードのうちの１つを選択するために使用される。これ
らのアドレス・ビットは、図１の多重化アドレス・バス
２７に関して説明したのと同様にして、多重化アドレス
・バス４５を介してメモリ４０に印加される。
２ビット（８バイト）であり、１０ビット（Ａ９〜Ａ１
８）および１０ビット（Ａ１９〜Ａ２８）はコントロー
ラ３７が行アドレスおよび列アドレスを選択するために
使用し、それぞれ１０００個のダブル・ワード（８バイ
ト）を含む１０００ページを提供する。３２ＭＢのメモ
リ・モジュールは４ＭＢｘ７２ビットであり、１２ビッ
ト（Ａ７〜Ａ１８）および１０ビット（Ａ１９〜Ａ２
８）が、４０００ページのうちの１ページを選択するた
め、および選択されたページ内の１０００個のダブル・
ワードのうちの１つを選択するために使用される。これ
らのアドレス・ビットは、図１の多重化アドレス・バス
２７に関して説明したのと同様にして、多重化アドレス
・バス４５を介してメモリ４０に印加される。
【００１５】好ましい実施例のメモリ・モジュール５１
−０ないし５１−７（図３）は、メモリ４０のソケット
６１−０ないし６１−７に装着されているシングル・イ
ンライン・メモリ・モジュール（ＳＩＭＭ）である。コ
ントローラ３６には、各ソケット内にＳＩＭＭが存在す
るかしないかに対応する情報を記憶する存在レジスタ７
０が含まれている。ＩＤレジスタ７１には、各ソケット
内に８ＭＢまたは３２ＭＢのＳＩＭＭが存在することに
対応する情報が記憶される。メモリ・アドレス・プログ
ラミング・レジスタＰＲ１〜ＰＲ７には、ソケット６１
−１ないし６１−７に装着されているＳＩＭＭのそれぞ
れの開始アドレスが記憶される。
−０ないし５１−７（図３）は、メモリ４０のソケット
６１−０ないし６１−７に装着されているシングル・イ
ンライン・メモリ・モジュール（ＳＩＭＭ）である。コ
ントローラ３６には、各ソケット内にＳＩＭＭが存在す
るかしないかに対応する情報を記憶する存在レジスタ７
０が含まれている。ＩＤレジスタ７１には、各ソケット
内に８ＭＢまたは３２ＭＢのＳＩＭＭが存在することに
対応する情報が記憶される。メモリ・アドレス・プログ
ラミング・レジスタＰＲ１〜ＰＲ７には、ソケット６１
−１ないし６１−７に装着されているＳＩＭＭのそれぞ
れの開始アドレスが記憶される。
【００１６】ＣＰＵ３０（図３）は、複数の汎用レジス
タＲ０〜Ｒ９、アドレス回路７２、およびアドレス・レ
ジスタ７３を、存在レジスタ７０、ＩＤレジスタ７１、
およびメモリ・アドレス・プログラミング・レジスタＰ
Ｒ０〜ＰＲ７とともに使用して、以下に詳述するように
メモリ４０およびメモリ・コントローラ３６を初期設定
する。
タＲ０〜Ｒ９、アドレス回路７２、およびアドレス・レ
ジスタ７３を、存在レジスタ７０、ＩＤレジスタ７１、
およびメモリ・アドレス・プログラミング・レジスタＰ
Ｒ０〜ＰＲ７とともに使用して、以下に詳述するように
メモリ４０およびメモリ・コントローラ３６を初期設定
する。
【００１７】図４、５、および６にそれぞれ、存在レジ
スタ７０、ＩＤレジスタ７１、およびメモリ・アドレス
・プログラミング・レジスタＰＲｎの１つに記憶されて
いる情報を示す。レジスタ７０内のビット位置Ｄ０〜Ｄ
７には、ソケット６１−０ないし６１−７内のＳＩＭＭ
について、それぞれ０（ＳＩＭＭが存在しない）または
１（ＳＩＭＭが存在する）が記憶される。ＩＤレジスタ
７１のビット位置Ｄ０〜Ｄ７には、それぞれ、ソケット
６１−０ないし６１−７のそれぞれに装着されている８
ＭＢまたは３２ＭＢのＳＩＭＭについて、０または１が
記憶される。ＰＲｎなどの各プログラミング・レジスタ
には、レジスタに対応するソケット内のＳＩＭＭの５ビ
ットの開始アドレスＳＡ４〜８と、ソケット番号に対応
する３ビットの値ＥＮＣ（０〜２）が記憶される。
スタ７０、ＩＤレジスタ７１、およびメモリ・アドレス
・プログラミング・レジスタＰＲｎの１つに記憶されて
いる情報を示す。レジスタ７０内のビット位置Ｄ０〜Ｄ
７には、ソケット６１−０ないし６１−７内のＳＩＭＭ
について、それぞれ０（ＳＩＭＭが存在しない）または
１（ＳＩＭＭが存在する）が記憶される。ＩＤレジスタ
７１のビット位置Ｄ０〜Ｄ７には、それぞれ、ソケット
６１−０ないし６１−７のそれぞれに装着されている８
ＭＢまたは３２ＭＢのＳＩＭＭについて、０または１が
記憶される。ＰＲｎなどの各プログラミング・レジスタ
には、レジスタに対応するソケット内のＳＩＭＭの５ビ
ットの開始アドレスＳＡ４〜８と、ソケット番号に対応
する３ビットの値ＥＮＣ（０〜２）が記憶される。
【００１８】各プログラミング（開始アドレス）レジス
タＰＲ１〜ＰＲ７の開始アドレス・ビットＳＡ４〜８
は、レジスタのＥＮＣ（０：２）ビットが指すＳＩＭＭ
５１−１ないし５１ー７の開始アドレスを定義する。最
下位アドレス・ソケット６１−０の開始アドレスは００
０００であるとみなされ、したがって、ＰＲ０は装着さ
れている有効な物理メモリの先頭を格納するために使用
される。開始アドレス・レジスタＰＲ１〜ＰＲ７はそれ
ぞれ、次のようにプログラムされる。０００００＝開始
アドレス０、００００１＝開始アドレス８ＭＢ、０００
１０＝開始アドレス１６ＭＢ、１１１１０＝開始アドレ
ス２４０ＭＢ、１１１１１＝開始アドレス２４８ＭＢ。
タＰＲ１〜ＰＲ７の開始アドレス・ビットＳＡ４〜８
は、レジスタのＥＮＣ（０：２）ビットが指すＳＩＭＭ
５１−１ないし５１ー７の開始アドレスを定義する。最
下位アドレス・ソケット６１−０の開始アドレスは００
０００であるとみなされ、したがって、ＰＲ０は装着さ
れている有効な物理メモリの先頭を格納するために使用
される。開始アドレス・レジスタＰＲ１〜ＰＲ７はそれ
ぞれ、次のようにプログラムされる。０００００＝開始
アドレス０、００００１＝開始アドレス８ＭＢ、０００
１０＝開始アドレス１６ＭＢ、１１１１０＝開始アドレ
ス２４０ＭＢ、１１１１１＝開始アドレス２４８ＭＢ。
【００１９】開始アドレス・レジスタは、ソケット６１
ー１（ソケット６１−０はアドレス０００００とみなさ
れるため）のＰＲ１からソケット６１−７のＰＲ７まで
昇順にプログラムされていなければならず、ＰＲ０は以
下で示すようにメモリの先頭用である。ＳＩＭＭに欠陥
があるかまたはソケットに装着されていない場合、その
ＳＩＭＭは、次のように開始アドレスをプログラミング
することによって除外される。すなわち、ＳＩＭＭ Ｘ
開始アドレス＝ＳＩＭＭ Ｘ＋１ 開始アドレスの場
合、ＳＩＭＭは除外される。
ー１（ソケット６１−０はアドレス０００００とみなさ
れるため）のＰＲ１からソケット６１−７のＰＲ７まで
昇順にプログラムされていなければならず、ＰＲ０は以
下で示すようにメモリの先頭用である。ＳＩＭＭに欠陥
があるかまたはソケットに装着されていない場合、その
ＳＩＭＭは、次のように開始アドレスをプログラミング
することによって除外される。すなわち、ＳＩＭＭ Ｘ
開始アドレス＝ＳＩＭＭ Ｘ＋１ 開始アドレスの場
合、ＳＩＭＭは除外される。
【００２０】次の表１に、例としてＥＮＣビット０〜２
によって識別される開始アドレス・レジスタＰＲ０〜Ｐ
Ｒ７の１つのマッピングを示す。表のソケット６１−
０、６１−３ないし６１−６がマップ・アウトされる。 ＥＮＣ 開始アドレス ２１０ ４３２１０ −−− −−−−− ソケット６１−０暗黙指定開始アドレス＝０ ００１ ０００００ ソケット６１−１は０ＭＢから開始（０〜８ＭＢ） ０１０ ００００１ ソケット６１−２は８ＭＢから開始（８〜４０ＭＢ） ０１１ ００１０１ ソケット６１−３は４０ＭＢから開始（空） １００ ００１０１ ソケット６１−４は４０ＭＢから開始（空） １０１ ００１０１ ソケット６１−５は４０ＭＢから開始（空） １１０ ００１０１ ソケット６１−６は４０ＭＢから開始（空） １１１ ００１０１ ソケット６１−７は４０ＭＢから開始（４０〜４８ＭＢ） ０００ ００１１０ メモリの先頭４８ＭＢ
によって識別される開始アドレス・レジスタＰＲ０〜Ｐ
Ｒ７の１つのマッピングを示す。表のソケット６１−
０、６１−３ないし６１−６がマップ・アウトされる。 ＥＮＣ 開始アドレス ２１０ ４３２１０ −−− −−−−− ソケット６１−０暗黙指定開始アドレス＝０ ００１ ０００００ ソケット６１−１は０ＭＢから開始（０〜８ＭＢ） ０１０ ００００１ ソケット６１−２は８ＭＢから開始（８〜４０ＭＢ） ０１１ ００１０１ ソケット６１−３は４０ＭＢから開始（空） １００ ００１０１ ソケット６１−４は４０ＭＢから開始（空） １０１ ００１０１ ソケット６１−５は４０ＭＢから開始（空） １１０ ００１０１ ソケット６１−６は４０ＭＢから開始（空） １１１ ００１０１ ソケット６１−７は４０ＭＢから開始（４０〜４８ＭＢ） ０００ ００１１０ メモリの先頭４８ＭＢ
【００２１】図７に、ＣＰＵ３０がメモリ４０にアクセ
スするときに、行アドレス・ストローブ線ＲＡＳ０〜Ｒ
ＡＳ７の１つを選択する回路を図示する。これは、図１
の単純なデコード回路とは異なり、異なるサイズのＳＩ
ＭＭ５１−０ないし５１−７および任意の順序の空／装
填ソケット６１−０ないし６１−７を使用することがで
きる。
スするときに、行アドレス・ストローブ線ＲＡＳ０〜Ｒ
ＡＳ７の１つを選択する回路を図示する。これは、図１
の単純なデコード回路とは異なり、異なるサイズのＳＩ
ＭＭ５１−０ないし５１−７および任意の順序の空／装
填ソケット６１−０ないし６１−７を使用することがで
きる。
【００２２】表１の例を使用して図７について説明す
る。各プログラミング・レジスタＰＲ０〜ＰＲ７の開始
アドレス・ビットＳＡ４〜８が、バス８２−１ないし８
２−８を介して論理回路８０に適用され、固定値ＳＡ０
００００もバス８３を介してソケット６１−０に適用さ
れる。ＰＲ０にはメモリ値の先頭が入っていることに留
意されたい。各アドレス値はソケット６１−０ないし６
１−７の昇順でアドレス内の次のソケットのアドレス値
と比較される。たとえば、上記の表１では、ソケット６
１−０の開始アドレス・ビット０００００は、ソケット
６１−１（ＥＮＣ００１）の開始アドレス・ビット００
０００と比較される。両者は等しいため、バス８１−１
上にはアドレス信号ＳＡ４〜８は流れない。バス８１−
１はソケット６１−０に対応し、このソケットは空であ
るか、または欠陥のあるＳＩＭＭが入っていて空ソケッ
トとみなされる。
る。各プログラミング・レジスタＰＲ０〜ＰＲ７の開始
アドレス・ビットＳＡ４〜８が、バス８２−１ないし８
２−８を介して論理回路８０に適用され、固定値ＳＡ０
００００もバス８３を介してソケット６１−０に適用さ
れる。ＰＲ０にはメモリ値の先頭が入っていることに留
意されたい。各アドレス値はソケット６１−０ないし６
１−７の昇順でアドレス内の次のソケットのアドレス値
と比較される。たとえば、上記の表１では、ソケット６
１−０の開始アドレス・ビット０００００は、ソケット
６１−１（ＥＮＣ００１）の開始アドレス・ビット００
０００と比較される。両者は等しいため、バス８１−１
上にはアドレス信号ＳＡ４〜８は流れない。バス８１−
１はソケット６１−０に対応し、このソケットは空であ
るか、または欠陥のあるＳＩＭＭが入っていて空ソケッ
トとみなされる。
【００２３】同様に、ソケット６１−１（表１）の開始
アドレス・ビット０００００がソケット６１−２の開始
アドレス・ビット００００１と比較される。両者は等し
くないため、装填されているソケット６１−１およびそ
のＳＩＭＭ５１−１と対応するバス８１−２に、ソケッ
ト６１−１のアドレス・ビット０００００が印加され
る。
アドレス・ビット０００００がソケット６１−２の開始
アドレス・ビット００００１と比較される。両者は等し
くないため、装填されているソケット６１−１およびそ
のＳＩＭＭ５１−１と対応するバス８１−２に、ソケッ
ト６１−１のアドレス・ビット０００００が印加され
る。
【００２４】論理回路８０内で残りの各開始アドレス値
（表１）について同様の比較が行われ、その結果とし
て、開始アドレス値００００１および００１０１が、
（ソケット６１−２およびそれに装着されているＳＩＭ
５１−２に対応する）バス８１−３および（ソケット６
１−７およびそれに装着されているＳＩＭ５１−７に対
応する）バス８１−８に印加される。したがって、開始
ビットＳＡ０００００（物理アドレス０に対応）、ＳＡ
００００１（物理アドレス８ＭＢに対応）、およびＳＡ
００１０１（物理アドレス４０ＭＢに対応）が、バス８
１−２、８１−３、および８１−８に印加される。これ
らのバスは論理回路８４に接続されている。メモリ・ビ
ットの先頭ＳＡ００１１０はバス８１−９を介して論理
回路８４に印加される。さらに、ＣＰＵバス３１のアド
レス線Ａ４〜Ａ８が論理回路８４に接続されている。行
アドレス・ストローブ線ＲＡＳ０〜ＲＡＳ７は論理回路
８４の出力線である。
（表１）について同様の比較が行われ、その結果とし
て、開始アドレス値００００１および００１０１が、
（ソケット６１−２およびそれに装着されているＳＩＭ
５１−２に対応する）バス８１−３および（ソケット６
１−７およびそれに装着されているＳＩＭ５１−７に対
応する）バス８１−８に印加される。したがって、開始
ビットＳＡ０００００（物理アドレス０に対応）、ＳＡ
００００１（物理アドレス８ＭＢに対応）、およびＳＡ
００１０１（物理アドレス４０ＭＢに対応）が、バス８
１−２、８１−３、および８１−８に印加される。これ
らのバスは論理回路８４に接続されている。メモリ・ビ
ットの先頭ＳＡ００１１０はバス８１−９を介して論理
回路８４に印加される。さらに、ＣＰＵバス３１のアド
レス線Ａ４〜Ａ８が論理回路８４に接続されている。行
アドレス・ストローブ線ＲＡＳ０〜ＲＡＳ７は論理回路
８４の出力線である。
【００２５】各ＳＩＭＭソケットには対応するＲＡＳ線
がある。ＳＩＭＭｎ ＲＡＳｎを活動化する式は次のと
おりである。
がある。ＳＩＭＭｎ ＲＡＳｎを活動化する式は次のと
おりである。
【数１】ＲＡＳn＝ＳＡn≦アドレス＜ＳＡn+1
【００２６】上式において、 ・ ＲＡＳnはｎ番目のＳＩＭＭスロットのＲＡＳ信号
である。 ・ ＳＡnはｎ番目のＳＩＭＭスロットの開始アドレス
である。 ・ ＳＡn+1は（ｎ＋１）番目のＳＩＭＭスロットの開
始アドレスである。 ・ アドレスはアクセスするメモリの入力アドレスのビ
ットＡ４〜Ａ８である。
である。 ・ ＳＡnはｎ番目のＳＩＭＭスロットの開始アドレス
である。 ・ ＳＡn+1は（ｎ＋１）番目のＳＩＭＭスロットの開
始アドレスである。 ・ アドレスはアクセスするメモリの入力アドレスのビ
ットＡ４〜Ａ８である。
【００２７】たとえば、ＣＰＵ３０がメモリ・アドレス
４ＭＢにあるダブル・ワードにアクセス中であるとする
と、バス３１のアドレスビットＡ４〜Ａ８は０００００
で、これはソケット６１−１内のＳＩＭＭ５１−１の開
始アドレスと等しく、ソケット６１−２内のＳＩＭＭ５
１ー２の開始アドレスより小さい。したがって、論理回
路８４はＲＡＳ１にストローブ信号を送り、それがＳＩ
ＭＭ５１−１に印加される。
４ＭＢにあるダブル・ワードにアクセス中であるとする
と、バス３１のアドレスビットＡ４〜Ａ８は０００００
で、これはソケット６１−１内のＳＩＭＭ５１−１の開
始アドレスと等しく、ソケット６１−２内のＳＩＭＭ５
１ー２の開始アドレスより小さい。したがって、論理回
路８４はＲＡＳ１にストローブ信号を送り、それがＳＩ
ＭＭ５１−１に印加される。
【００２８】たとえば、ＣＰＵ３０がメモリ・アドレス
４１ＭＢにあるダブル・ワードにアクセス中であるとす
ると、バス３１のアドレス・ビットＡ４〜Ａ８は００１
０１であり、ソケット６１−７のＳＩＭＭ５１−７のＳ
Ａビット００１０１と等しく、メモリ・レジスタＰＲＯ
の先頭ＳＡビット００１１０より小さい。このため、出
力線ＲＡＳ７にストローブ信号が発生する。ビットＡ４
〜Ａ８がメモリの先頭ビットより大きい場合、またはＣ
ＰＵメモリ・サイクル時にＣＰＵバス・ビットＡ０〜Ａ
８上のアドレスが物理メモリの先頭より大きい場合、従
来の手段（図示せず）によって、例外処理が行われ、メ
モリ・アクセスの完了が妨げられる。
４１ＭＢにあるダブル・ワードにアクセス中であるとす
ると、バス３１のアドレス・ビットＡ４〜Ａ８は００１
０１であり、ソケット６１−７のＳＩＭＭ５１−７のＳ
Ａビット００１０１と等しく、メモリ・レジスタＰＲＯ
の先頭ＳＡビット００１１０より小さい。このため、出
力線ＲＡＳ７にストローブ信号が発生する。ビットＡ４
〜Ａ８がメモリの先頭ビットより大きい場合、またはＣ
ＰＵメモリ・サイクル時にＣＰＵバス・ビットＡ０〜Ａ
８上のアドレスが物理メモリの先頭より大きい場合、従
来の手段（図示せず）によって、例外処理が行われ、メ
モリ・アクセスの完了が妨げられる。
【００２９】次に、メモリ４０およびそのコントローラ
３６を初期設定する方法および手段を対象とする本発明
について説明する。図８のフローチャートは、ＲＯＭ４
２に記憶されて実行のためにＣＰＵ３０内のＬ１キャッ
シュに送られるメモリ初期設定ファームウェアに従っ
て、ＣＰＵ３０が実行する初期設定プロセスの概略を説
明したものである。
３６を初期設定する方法および手段を対象とする本発明
について説明する。図８のフローチャートは、ＲＯＭ４
２に記憶されて実行のためにＣＰＵ３０内のＬ１キャッ
シュに送られるメモリ初期設定ファームウェアに従っ
て、ＣＰＵ３０が実行する初期設定プロセスの概略を説
明したものである。
【００３０】図８において、メモリ初期設定が開始され
（ステップ１００）、まずメモリ４０の構成が決定され
る（ステップ１０１）。メモリ・コントローラ３６が接
続されている構成用にプログラムされる（ステップ１０
２）。ステップ１０３でメモリがテストされ、１つまた
は複数のエラーが検出された場合（ステップ１０４）、
欠陥のあるＳＩＭＭが構成から論理的に除去され（ステ
ップ１０５）、メモリ・コントローラ３６は新しい構成
用に再プログラムされる（ステップ１０６）。ステップ
１０６で再プログラミングされた後、またはステップ１
０４でエラーが検出されなかった場合は、プログラムは
ステップ１０７でメイン・ファームウェア・ルーチンに
戻る。
（ステップ１００）、まずメモリ４０の構成が決定され
る（ステップ１０１）。メモリ・コントローラ３６が接
続されている構成用にプログラムされる（ステップ１０
２）。ステップ１０３でメモリがテストされ、１つまた
は複数のエラーが検出された場合（ステップ１０４）、
欠陥のあるＳＩＭＭが構成から論理的に除去され（ステ
ップ１０５）、メモリ・コントローラ３６は新しい構成
用に再プログラムされる（ステップ１０６）。ステップ
１０６で再プログラミングされた後、またはステップ１
０４でエラーが検出されなかった場合は、プログラムは
ステップ１０７でメイン・ファームウェア・ルーチンに
戻る。
【００３１】図９に、メモリ構成の決定（図８のステッ
プ１０１）およびメモリ・コントローラのプログラミン
グ（図８のステップ１０２）の詳細を示す。図９のフロ
ーチャートについて、特に図３を参照しながら説明す
る。
プ１０１）およびメモリ・コントローラのプログラミン
グ（図８のステップ１０２）の詳細を示す。図９のフロ
ーチャートについて、特に図３を参照しながら説明す
る。
【００３２】メモリ・サイズの決定が開始され（ステッ
プ１１０）、まずソケット６１−１ないし６１−７に対
応するプログラミング・レジスタＰＲ１〜ＰＲ７の開始
アドレスおよびレジスタＰＲ０のメモリ・アドレスの先
頭が入れられる、汎用記憶レジスタＲ０〜Ｒ７を、ＣＰ
Ｕ３０がクリア（ゼロに設定）する（ステップ１１
１）。汎用レジスタＲ８およびＲ９は、後でＳＩＭＭ存
在値およびＩＤ（サイズ）値を受け取るためにクリアさ
れる。
プ１１０）、まずソケット６１−１ないし６１−７に対
応するプログラミング・レジスタＰＲ１〜ＰＲ７の開始
アドレスおよびレジスタＰＲ０のメモリ・アドレスの先
頭が入れられる、汎用記憶レジスタＲ０〜Ｒ７を、ＣＰ
Ｕ３０がクリア（ゼロに設定）する（ステップ１１
１）。汎用レジスタＲ８およびＲ９は、後でＳＩＭＭ存
在値およびＩＤ（サイズ）値を受け取るためにクリアさ
れる。
【００３３】ステップ１１２において、ＣＰＵ３０は存
在レジスタ７０をアドレスして、各ソケット６１−０な
いし６１−７内の所定のピン（図示せず）を、レジスタ
７０の対応するビット位置に接続する線５２−０ないし
５２−７上の存在値に従って設定する。ソケット６１−
０ないし６１−７にＳＩＭＭがない場合は対応するレジ
スタ・ビット位置（図４）が０に設定され、ＳＩＭＭが
存在する場合はビット位置が１に設定される。
在レジスタ７０をアドレスして、各ソケット６１−０な
いし６１−７内の所定のピン（図示せず）を、レジスタ
７０の対応するビット位置に接続する線５２−０ないし
５２−７上の存在値に従って設定する。ソケット６１−
０ないし６１−７にＳＩＭＭがない場合は対応するレジ
スタ・ビット位置（図４）が０に設定され、ＳＩＭＭが
存在する場合はビット位置が１に設定される。
【００３４】同様に、ＣＰＵ３０はＩＤレジスタ７１を
アドレスして、各ソケット６１−０ないし６１−７内の
異なる所定のピン（図示せず）を、レジスタ７１の対応
するビット位置に接続する線５３−０ないし５３−７上
のＩＤ値（８ＭＢまたは３２ＭＢ）に従って設定する。
このビット位置は、８ＭＢおよび３２ＭＢのＳＩＭＭに
ついて、それぞれ０または１に設定される。
アドレスして、各ソケット６１−０ないし６１−７内の
異なる所定のピン（図示せず）を、レジスタ７１の対応
するビット位置に接続する線５３−０ないし５３−７上
のＩＤ値（８ＭＢまたは３２ＭＢ）に従って設定する。
このビット位置は、８ＭＢおよび３２ＭＢのＳＩＭＭに
ついて、それぞれ０または１に設定される。
【００３５】ステップ１１３において、ＣＰＵ３０は存
在レジスタ７０内のデータを読み取って汎用レジスタＲ
８に記憶する。
在レジスタ７０内のデータを読み取って汎用レジスタＲ
８に記憶する。
【００３６】ステップ１１４において、ＣＰＵ３０はＩ
Ｄレジスタ７１内のデータを読み取って汎用レジスタＲ
９に記憶する。
Ｄレジスタ７１内のデータを読み取って汎用レジスタＲ
９に記憶する。
【００３７】ステップ１１５において、ポインタ９０
（図３）がゼロに設定され、ＳＩＭＭ０に対応する情報
が検査される。
（図３）がゼロに設定され、ＳＩＭＭ０に対応する情報
が検査される。
【００３８】ステップ１１６において、ＣＰＵ３０は汎
用レジスタＲ８を読み取り、ポインタを使用して、レジ
スタ７のビットＤ７（図４）に対応するＲ８内のビット
を検査して、ソケット６１−０にＳＩＭＭ５１−０が装
着されているかどうかを判定する。ソケット６１−０に
ＳＩＭＭが装着されていない場合、ＣＰＵはステップ１
１７ですべてのソケットを検査したかどうか（すなわち
ポインタ＝７であるかどうか）を判定し、検査が済んで
ない場合、ＣＰＵはステップ１１８で現開始アドレス値
（汎用レジスタＲ０内の０００００）を読み取って次の
ＳＩＭＭアドレス・レジスタＲ１に記憶する。これでＲ
０およびＲ１は両方とも開始アドレス値０００００を持
つことになる。ステップ１１９において、ポインタ値が
１に増分されて次のＳＩＭＭ／ソケット情報を指すよう
になり、ステップ１１６が繰り返される。
用レジスタＲ８を読み取り、ポインタを使用して、レジ
スタ７のビットＤ７（図４）に対応するＲ８内のビット
を検査して、ソケット６１−０にＳＩＭＭ５１−０が装
着されているかどうかを判定する。ソケット６１−０に
ＳＩＭＭが装着されていない場合、ＣＰＵはステップ１
１７ですべてのソケットを検査したかどうか（すなわち
ポインタ＝７であるかどうか）を判定し、検査が済んで
ない場合、ＣＰＵはステップ１１８で現開始アドレス値
（汎用レジスタＲ０内の０００００）を読み取って次の
ＳＩＭＭアドレス・レジスタＲ１に記憶する。これでＲ
０およびＲ１は両方とも開始アドレス値０００００を持
つことになる。ステップ１１９において、ポインタ値が
１に増分されて次のＳＩＭＭ／ソケット情報を指すよう
になり、ステップ１１６が繰り返される。
【００３９】しかし、上記のステップ１１６においてＣ
ＰＵ３０がレジスタＲ８を読み取り、検査したビット位
置がソケット６１−０にＳＩＭＭが装着されていること
を示していた場合は、ＣＰＵ３０は汎用レジスタＲ９を
読み取ってレジスタ７１のビットＤ７に対応するＲ９内
のビットを検査し（図５）、ソケット６１−０に装着さ
れているＳＩＭＭのタイプ（８ＭＢか３２ＭＢか）を判
定する（ステップ１２０）。ＳＩＭＭのメモリが８ＭＢ
の場合、ＣＰＵ３０はステップ１２１でアドレス・レジ
スタ７３（図３）の値を００００１に設定する。ＳＩＭ
Ｍのメモリが３２ＭＢの場合、ＣＰＵはステップ１２２
でアドレス・レジスタ７３に値００１００を設定する。
ＰＵ３０がレジスタＲ８を読み取り、検査したビット位
置がソケット６１−０にＳＩＭＭが装着されていること
を示していた場合は、ＣＰＵ３０は汎用レジスタＲ９を
読み取ってレジスタ７１のビットＤ７に対応するＲ９内
のビットを検査し（図５）、ソケット６１−０に装着さ
れているＳＩＭＭのタイプ（８ＭＢか３２ＭＢか）を判
定する（ステップ１２０）。ＳＩＭＭのメモリが８ＭＢ
の場合、ＣＰＵ３０はステップ１２１でアドレス・レジ
スタ７３（図３）の値を００００１に設定する。ＳＩＭ
Ｍのメモリが３２ＭＢの場合、ＣＰＵはステップ１２２
でアドレス・レジスタ７３に値００１００を設定する。
【００４０】ステップ１２３において、ＣＰＵ３０は汎
用レジスタＲ０からＳＩＭＭ５１−０の現開始アドレス
であるアドレス０００００を読み出し、それをアドレス
・レジスタ７３の値に加算して、次のＳＩＭＭ開始アド
レスとして００００１または００１００を得る。
用レジスタＲ０からＳＩＭＭ５１−０の現開始アドレス
であるアドレス０００００を読み出し、それをアドレス
・レジスタ７３の値に加算して、次のＳＩＭＭ開始アド
レスとして００００１または００１００を得る。
【００４１】ステップ１２４において、ＣＰＵはポイン
タ値が７であるかどうかを検査することによって、ポイ
ンタが指す現ＳＩＭＭ（ＳＩＭＭ５１−０）が最後のソ
ケット６１−７であるかどうかを判定する。ポインタ値
はまだ０であるため、ＣＰＵはステップ１２５で、次の
ＳＩＭＭ開始アドレス（ステップ１２３で算出されたア
ドレス）を該当する（次の）汎用レジスタＲ１に記憶す
る。次にポインタはステップ１１９で１に増分されて、
レジスタＲ１、Ｒ８、Ｒ９に記憶されている次のＳＩＭ
Ｍ／ソケット情報を指すようになる。次にステップ１１
６に戻る。
タ値が７であるかどうかを検査することによって、ポイ
ンタが指す現ＳＩＭＭ（ＳＩＭＭ５１−０）が最後のソ
ケット６１−７であるかどうかを判定する。ポインタ値
はまだ０であるため、ＣＰＵはステップ１２５で、次の
ＳＩＭＭ開始アドレス（ステップ１２３で算出されたア
ドレス）を該当する（次の）汎用レジスタＲ１に記憶す
る。次にポインタはステップ１１９で１に増分されて、
レジスタＲ１、Ｒ８、Ｒ９に記憶されている次のＳＩＭ
Ｍ／ソケット情報を指すようになる。次にステップ１１
６に戻る。
【００４２】ソケット６１−１ないし６１−７のそれぞ
れについてこのループが繰り返される。ステップ１１８
（現ＳＩＭＭが装着されていない場合）またはステップ
１２５（現ＳＩＭＭが装着されている場合）のいずれか
において、各ソケット（およびＳＩＭＭが装着されてい
る場合は、対応するＳＩＭＭ５１−１ないし５１−７）
の開始アドレス値が、汎用レジスタＲ２〜Ｒ７に記憶さ
れる。
れについてこのループが繰り返される。ステップ１１８
（現ＳＩＭＭが装着されていない場合）またはステップ
１２５（現ＳＩＭＭが装着されている場合）のいずれか
において、各ソケット（およびＳＩＭＭが装着されてい
る場合は、対応するＳＩＭＭ５１−１ないし５１−７）
の開始アドレス値が、汎用レジスタＲ２〜Ｒ７に記憶さ
れる。
【００４３】ステップ１１６でポインタが指す現ＳＩＭ
ＭまたはソケットがＳＩＭＭ５１−７、ソケット６１−
７の場合、汎用レジスタＲ０にメモリの先頭値が記憶さ
れなければならない。ステップ１１６でＣＰＵ３０がＲ
８を検査してソケット６１−７にＳＩＭＭが装着されて
いないと判定すると、ステップ１１７でＣＰＵはすべて
のＳＩＭＭソケットが照会された（すなわちポインタ＝
７）と判定する。ステップ１２６に分岐して、ＣＰＵ
は、レジスタＲ７から（前のループで汎用レジスタＲ７
に記憶された）「次の開始アドレス」を読み取り、レジ
スタＲ０すなわちメモリの先頭レジスタに記憶する。
ＭまたはソケットがＳＩＭＭ５１−７、ソケット６１−
７の場合、汎用レジスタＲ０にメモリの先頭値が記憶さ
れなければならない。ステップ１１６でＣＰＵ３０がＲ
８を検査してソケット６１−７にＳＩＭＭが装着されて
いないと判定すると、ステップ１１７でＣＰＵはすべて
のＳＩＭＭソケットが照会された（すなわちポインタ＝
７）と判定する。ステップ１２６に分岐して、ＣＰＵ
は、レジスタＲ７から（前のループで汎用レジスタＲ７
に記憶された）「次の開始アドレス」を読み取り、レジ
スタＲ０すなわちメモリの先頭レジスタに記憶する。
【００４４】ステップ１１６においてＣＰＵ３０が、ソ
ケット６１−７にＳＩＭＭが装着されていないと判定し
た場合、ＣＰＵはステップ１２０でＲ９を検査、ＳＩＭ
Ｍのタイプ（８ＭＢか３２ＭＢか）を決定し、ステップ
１２１または１２２で該当する値をレジスタＲ７内の現
開始アドレスに加算し、次の開始アドレスを得る。ステ
ップ１２４において、ＣＰＵ３０は最後のＳＩＭＭソケ
ットが指されている（ポインタ＝７である）と判定し、
ステップ１２６に分岐する。
ケット６１−７にＳＩＭＭが装着されていないと判定し
た場合、ＣＰＵはステップ１２０でＲ９を検査、ＳＩＭ
Ｍのタイプ（８ＭＢか３２ＭＢか）を決定し、ステップ
１２１または１２２で該当する値をレジスタＲ７内の現
開始アドレスに加算し、次の開始アドレスを得る。ステ
ップ１２４において、ＣＰＵ３０は最後のＳＩＭＭソケ
ットが指されている（ポインタ＝７である）と判定し、
ステップ１２６に分岐する。
【００４５】ステップ１２６において、新たに形成され
た開始アドレスがメモリの先頭汎用レジスタＲ０に記憶
される。
た開始アドレスがメモリの先頭汎用レジスタＲ０に記憶
される。
【００４６】（ステップ１２６で）メモリの先頭値がＲ
０に記憶された後、ＣＰＵはステップ１２７で記憶レジ
スタＲ０〜Ｒ７の上位３ビットに順次にＳＩＭＭソケッ
ト値を記憶する。
０に記憶された後、ＣＰＵはステップ１２７で記憶レジ
スタＲ０〜Ｒ７の上位３ビットに順次にＳＩＭＭソケッ
ト値を記憶する。
【００４７】ステップ１２８において、汎用記憶レジス
タＲ０〜Ｒ７の値がＣＰＵ３０によって順次に読み取ら
れ、対応するプログラミング開始アドレス・レジスタＰ
Ｒ１〜ＰＲ７およびメモリ先頭レジスタＰＲ０に記憶さ
れる。
タＲ０〜Ｒ７の値がＣＰＵ３０によって順次に読み取ら
れ、対応するプログラミング開始アドレス・レジスタＰ
Ｒ１〜ＰＲ７およびメモリ先頭レジスタＰＲ０に記憶さ
れる。
【００４８】ステップ１２９において、プログラムはメ
モリ・テスト・ルーチンに分岐する。
モリ・テスト・ルーチンに分岐する。
【００４９】前記の表１を使用して、図９のフローチャ
ートの各ステップで行われる操作の簡単な例について説
明する。
ートの各ステップで行われる操作の簡単な例について説
明する。
【００５０】表１の情報は、ソケット６１−７ないし６
１−１の存在レジスタ７０の値がそれぞれ１００００１
１０であることを必要とする。ＩＤレジスタ７１の値
は、ＳＩＭＭ５１−７ないし５１−０に対してそれぞれ
０ＸＸＸＸ１０Ｘである。これらの値は、図９のステッ
プ１１３、１１４でレジスタＲ８、Ｒ９に記憶される。
１−１の存在レジスタ７０の値がそれぞれ１００００１
１０であることを必要とする。ＩＤレジスタ７１の値
は、ＳＩＭＭ５１−７ないし５１−０に対してそれぞれ
０ＸＸＸＸ１０Ｘである。これらの値は、図９のステッ
プ１１３、１１４でレジスタＲ８、Ｒ９に記憶される。
【００５１】各ループのステップ１１６でソケット６１
−０、６１−３、６１−４、６１−５、６１−６が指さ
れると、レジスタＲ０、Ｒ３、Ｒ４、Ｒ５、Ｒ６内の各
現開始アドレスが、それぞれ次のレジスタＲ１、Ｒ４、
Ｒ５、Ｒ６、Ｒ７に記憶される。
−０、６１−３、６１−４、６１−５、６１−６が指さ
れると、レジスタＲ０、Ｒ３、Ｒ４、Ｒ５、Ｒ６内の各
現開始アドレスが、それぞれ次のレジスタＲ１、Ｒ４、
Ｒ５、Ｒ６、Ｒ７に記憶される。
【００５２】ステップ１１６でソケット６１−１が指さ
れていると、レジスタＲ８からＳＩＭＭが装着されてい
ると判定され、レジスタＲ９から８ＭＢのＳＩＭＭが装
着されていると判定される（ステップ１２０）。ステッ
プ１２３において、レジスタＲ１内の現開始アドレス０
００００に値００００１が加算され、次の開始アドレス
００００１が算出される。ステップ１２５において、次
の開始アドレスがレジスタＲ２に記憶され、ステップ１
１６から始まるループが繰り返される。この次のループ
で、レジスタＲ８（ステップ１１６）およびＲ９（ステ
ップ１２０）から、ソケット６１−２に３２ＭＢのＳＩ
ＭＭが装着されていると判定される。（ステップ１２３
で）レジスタＲ２内の現開始アドレス００００１に値０
０１００が加算されて、ステップ１２５で次の汎用レジ
スタに入れられる次の開始アドレス００１０１が算出さ
れる。
れていると、レジスタＲ８からＳＩＭＭが装着されてい
ると判定され、レジスタＲ９から８ＭＢのＳＩＭＭが装
着されていると判定される（ステップ１２０）。ステッ
プ１２３において、レジスタＲ１内の現開始アドレス０
００００に値００００１が加算され、次の開始アドレス
００００１が算出される。ステップ１２５において、次
の開始アドレスがレジスタＲ２に記憶され、ステップ１
１６から始まるループが繰り返される。この次のループ
で、レジスタＲ８（ステップ１１６）およびＲ９（ステ
ップ１２０）から、ソケット６１−２に３２ＭＢのＳＩ
ＭＭが装着されていると判定される。（ステップ１２３
で）レジスタＲ２内の現開始アドレス００００１に値０
０１００が加算されて、ステップ１２５で次の汎用レジ
スタに入れられる次の開始アドレス００１０１が算出さ
れる。
【００５３】前述のように、この、次の開始アドレス０
０１０１は、４回のループの実行中にレジスタＲ４、Ｒ
５、Ｒ６、およびＲ７に記憶される。
０１０１は、４回のループの実行中にレジスタＲ４、Ｒ
５、Ｒ６、およびＲ７に記憶される。
【００５４】次のループの実行中に、ポインタ＝７と、
ソケット６１−７に対応する情報が検査される。ステッ
プ１１６、１２０において、ソケット６１−７に８ＭＢ
のＳＩＭＭが装着されていることかどうかが判定され
る。ステップ１２３において、レジスタＲ７内の現開始
アドレス００１０１に値００００１が加算され、指され
ている現ソケット６１−７が最後のソケット（ポインタ
＝７）であるため、次のアドレス００１１０がレジスタ
Ｒ０に格納される（ステップ１２６）。
ソケット６１−７に対応する情報が検査される。ステッ
プ１１６、１２０において、ソケット６１−７に８ＭＢ
のＳＩＭＭが装着されていることかどうかが判定され
る。ステップ１２３において、レジスタＲ７内の現開始
アドレス００１０１に値００００１が加算され、指され
ている現ソケット６１−７が最後のソケット（ポインタ
＝７）であるため、次のアドレス００１１０がレジスタ
Ｒ０に格納される（ステップ１２６）。
【００５５】レジスタＲ０〜Ｒ７にソケット情報が加え
られ（ステップ１２７）、レジスタＲ０〜Ｒ７内の情報
はステップ１２８でプログラミング・レジスタＰＲ０〜
ＰＲ７に送られる（図３）。これは表１に示す開始アド
レス情報である。
られ（ステップ１２７）、レジスタＲ０〜Ｒ７内の情報
はステップ１２８でプログラミング・レジスタＰＲ０〜
ＰＲ７に送られる（図３）。これは表１に示す開始アド
レス情報である。
【００５６】図１０のフローチャートに、メモリ４０を
テストし、欠陥のある装着ＳＩＭＭが検出された場合に
新しいメモリ構成を確立してメモリ・コントローラ３６
を新しい構成用に再プログラミングする様子を示す。
テストし、欠陥のある装着ＳＩＭＭが検出された場合に
新しいメモリ構成を確立してメモリ・コントローラ３６
を新しい構成用に再プログラミングする様子を示す。
【００５７】図１０のフローチャートのステップ１４０
でメモリのテストが開始する。ステップ１４１におい
て、ＳＩＭＭ存在レジスタ７０が、その内容が汎用レジ
スタＲ８（図３）に記憶されることによって保管され
る。ステップ１４２において、ＳＩＭＭのＩＤレジスタ
７１が、その内容が汎用レジスタＲ９に記憶されること
によって保管される。
でメモリのテストが開始する。ステップ１４１におい
て、ＳＩＭＭ存在レジスタ７０が、その内容が汎用レジ
スタＲ８（図３）に記憶されることによって保管され
る。ステップ１４２において、ＳＩＭＭのＩＤレジスタ
７１が、その内容が汎用レジスタＲ９に記憶されること
によって保管される。
【００５８】ステップ１４３において、メモリ４０のう
ちの装着されているＳＩＭＭがテストされる。テスト
は、任意の１つの標準アドレスと、現時点で市販されて
いる様々なパーソナル・コンピュータで実施されるメモ
リのデータ試験を用いて行われる。
ちの装着されているＳＩＭＭがテストされる。テスト
は、任意の１つの標準アドレスと、現時点で市販されて
いる様々なパーソナル・コンピュータで実施されるメモ
リのデータ試験を用いて行われる。
【００５９】このテストを行っているとき、ファームウ
ェア・ルーチンは、ステップ１４１および１４２でレジ
スタＲ８およびＲ９に記憶された各ソケット６１−０な
いし６１−７のＳＩＭＭの存在情報およびＩＤ（タイ
プ）情報を保持する。
ェア・ルーチンは、ステップ１４１および１４２でレジ
スタＲ８およびＲ９に記憶された各ソケット６１−０な
いし６１−７のＳＩＭＭの存在情報およびＩＤ（タイ
プ）情報を保持する。
【００６０】ステップ１４３におけるメモリ・テスト時
に、装着されている各ＳＩＭＭに欠陥があるか否かが判
定される。ＳＩＭＭに欠陥があると判定された場合はそ
のようにマークされ、ＣＰＵ３０に汎用レジスタＲ８内
の対応するデータ・ビットを１（ＳＩＭＭが存在する）
から０（ソケットにＳＩＭＭが存在しない）に変更させ
ることによって、装着（存在）ＳＩＭＭ情報から論理的
に除去される。
に、装着されている各ＳＩＭＭに欠陥があるか否かが判
定される。ＳＩＭＭに欠陥があると判定された場合はそ
のようにマークされ、ＣＰＵ３０に汎用レジスタＲ８内
の対応するデータ・ビットを１（ＳＩＭＭが存在する）
から０（ソケットにＳＩＭＭが存在しない）に変更させ
ることによって、装着（存在）ＳＩＭＭ情報から論理的
に除去される。
【００６１】メモリ・テストが完了すると、ステップ１
４４で装着されているいずれかのＳＩＭＭに欠陥があっ
たかどうかが判定される。欠陥のあるＳＩＭＭがないと
わかった場合、プログラムはステップ１４５に分岐し、
メモリ初期設定が完了する。
４４で装着されているいずれかのＳＩＭＭに欠陥があっ
たかどうかが判定される。欠陥のあるＳＩＭＭがないと
わかった場合、プログラムはステップ１４５に分岐し、
メモリ初期設定が完了する。
【００６２】ステップ１４４で１つまたは複数のＳＩＭ
Ｍに欠陥があると判定された場合、ステップ１４６で、
ＣＰＵ３０が汎用レジスタＲ８内の新しい装着（存在）
情報を読み取って、存在レジスタ７０（図３）に書き込
む。
Ｍに欠陥があると判定された場合、ステップ１４６で、
ＣＰＵ３０が汎用レジスタＲ８内の新しい装着（存在）
情報を読み取って、存在レジスタ７０（図３）に書き込
む。
【００６３】これで、メモリ４０およびコントローラ３
６は、図９のフローチャートに関して説明したのと本質
的には同様にして再プログラムされるように調整され
る。ステップ２１１は、ＣＰＵ３０がＳＩＭＭ開始アド
レスの算出と記憶のために汎用記憶レジスタＲ０〜Ｒ７
をクリアするという点で、図９のステップ１１１と同じ
である。
６は、図９のフローチャートに関して説明したのと本質
的には同様にして再プログラムされるように調整され
る。ステップ２１１は、ＣＰＵ３０がＳＩＭＭ開始アド
レスの算出と記憶のために汎用記憶レジスタＲ０〜Ｒ７
をクリアするという点で、図９のステップ１１１と同じ
である。
【００６４】汎用レジスタＲ８およびＲ９にはすでに、
装着されているＳＩＭＭの存在情報およびＩＤ情報が入
っているため、図１０のフローチャートに示すルーチン
では図９のステップ１１２、１１３、１１４は不要であ
る。欠陥のあるＳＩＭＭのＩＤ値は、開始アドレスの算
出では用いられないため、ほとんど重要ではない。ただ
し、「空」ソケットのために選択されたいずれの値（０
または１）にでも設定することができる。
装着されているＳＩＭＭの存在情報およびＩＤ情報が入
っているため、図１０のフローチャートに示すルーチン
では図９のステップ１１２、１１３、１１４は不要であ
る。欠陥のあるＳＩＭＭのＩＤ値は、開始アドレスの算
出では用いられないため、ほとんど重要ではない。ただ
し、「空」ソケットのために選択されたいずれの値（０
または１）にでも設定することができる。
【００６５】図１０のフローチャートのステップ２１６
〜２２８は、図９のフローチャートのステップ１１６〜
１２８と同じであり、それらの説明は繰り返さない。た
だし、ステップ２２８が終了すると、メモリ初期設定の
完了ステップ１４５に分岐する。
〜２２８は、図９のフローチャートのステップ１１６〜
１２８と同じであり、それらの説明は繰り返さない。た
だし、ステップ２２８が終了すると、メモリ初期設定の
完了ステップ１４５に分岐する。
【００６６】このように、図１０のルーチンはメモリ４
０をテストし、ＳＩＭＭの欠陥が見つからなかった場合
は同じ構成を維持し、ＳＩＭＭの欠陥が見つかった場合
はメモリを再構成する。
０をテストし、ＳＩＭＭの欠陥が見つからなかった場合
は同じ構成を維持し、ＳＩＭＭの欠陥が見つかった場合
はメモリを再構成する。
【００６７】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００６８】（１）プロセッサと、複数のソケットおよ
び少なくともソケットの一部に任意の順序で装着された
複数のメモリ・モジュールを備えたページ・モード・メ
モリと、プロセッサとメモリを接続しプロセッサによる
プログラム命令の実行時にメモリ・モジュール開始アド
レスを使用してメモリのアクセスを制御するメモリ・コ
ントローラとを有し、異なるメモリ・サイズの前記メモ
リ・モジュールが使用可能なデータ処理システムにおい
て、（ａ）ソケットに接続されているコントローラの存
在レジスタに、各ソケットに装着されているメモリ・モ
ジュールが存在するかしないかに対応する情報を記憶す
るステップと、（ｂ）ソケットに接続されているコント
ローラのＩＤレジスタに、装着されている各モジュール
のメモリ量に対応する情報を記憶するステップと、
（ｃ）各メモリ・ソケットごとに１つずつプロセッサ内
の汎用レジスタのグループをクリアするステップと、
（ｄ）存在情報およびメモリ量情報を、それぞれプロセ
ッサ内の第１および第２の追加の汎用レジスタ内に設定
するステップと、（ｅ）プロセッサを動作させて、前記
存在情報および前記メモリ量情報を用いて、装着されて
いる各メモリ・モジュールの開始アドレスを昇順に算出
するステップと、（ｆ）算出された各開始アドレスを、
対応するメモリ・モジュールが装着されているソケット
に対応する汎用レジスタの１つに記憶するステップと、
（ｇ）プロセッサを動作させて、コントローラ・プログ
ラミング・レジスタに、各ソケットごとに１つずつ、対
応する汎用レジスタ内の開始アドレスを記憶するステッ
プとを含む、メイン・メモリおよびそのコントローラを
初期設定する方法。 （２）装着されているメモリ・モジュールに欠陥がない
かテストするステップと、第１の追加の汎用レジスタ内
の装着されている各欠陥モジュールに関連する存在レジ
スタ値を、各ソケットにモジュールが存在しないことに
対応するように変更するステップと、ステップｃ、ｅ、
ｆ、およびｇを繰り返してメモリおよびそのコントロー
ラを再初期設定するステップとをさらに含む、上記
（１）に記載の方法。 （３）プロセッサと、複数のソケットおよび少なくとも
ソケットの一部に任意の順序で差し込まれた複数のメモ
リ・モジュールを備えたページ・モード・メモリと、プ
ロセッサとメモリを接続しプロセッサによるプログラム
命令の実行時にメモリ・モジュール開始アドレスを使用
してメモリのアクセスを制御するメモリ・コントローラ
とを有し、異なるメモリ・サイズの前記メモリ・モジュ
ールが使用可能なデータ処理システムにおいて、ソケッ
トに接続され、各ソケットにメモリ・モジュールが存在
するかしないかに対応する情報を記憶する、コントロー
ラ存在レジスタと、ソケットに接続され、装着されてい
る各モジュールのメモリ量に対応する情報を記憶する、
コントローラＩＤレジスタと、各ソケットごとに１つず
つ、各ソケットの開始アドレスを記憶するプロセッサ内
の汎用レジスタのグループと、プロセッサによって制御
され、存在情報およびメモリ量情報をそれぞれ、プロセ
ッサ内の第１および第２の追加の汎用レジスタ内に設定
する手段と、プロセッサを動作させて、追加のレジスタ
に記憶されている情報を用いて、装着されている各メモ
リ・モジュールの開始アドレスを昇順に算出する手段
と、算出された各開始アドレスを、対応するメモリ・モ
ジュールが装着されているソケットに対応する汎用レジ
スタの１つに記憶する手段と、プロセッサを動作させ
て、コントローラ・プログラミング・レジスタに、各ソ
ケットごとに１つずつ、対応する汎用レジスタ内の開始
アドレスを記憶する手段とを含む、メイン・メモリおよ
びそのコントローラを初期設定する装置。 （４）装着されているメモリ・モジュールに欠陥がない
かテストする手段と、第１の追加の汎用レジスタ内の、
装着されている各欠陥モジュールに関連する存在レジス
タ値を、各ソケットにモジュールが存在しないことに対
応するように変更する手段と、変更された存在レジスタ
値を使用してソケット開始アドレスを再計算し、再計算
されたアドレスを各コントローラ・プログラミング・レ
ジスタに記憶する手段とをさらに含む、上記（３）に記
載の方法。
び少なくともソケットの一部に任意の順序で装着された
複数のメモリ・モジュールを備えたページ・モード・メ
モリと、プロセッサとメモリを接続しプロセッサによる
プログラム命令の実行時にメモリ・モジュール開始アド
レスを使用してメモリのアクセスを制御するメモリ・コ
ントローラとを有し、異なるメモリ・サイズの前記メモ
リ・モジュールが使用可能なデータ処理システムにおい
て、（ａ）ソケットに接続されているコントローラの存
在レジスタに、各ソケットに装着されているメモリ・モ
ジュールが存在するかしないかに対応する情報を記憶す
るステップと、（ｂ）ソケットに接続されているコント
ローラのＩＤレジスタに、装着されている各モジュール
のメモリ量に対応する情報を記憶するステップと、
（ｃ）各メモリ・ソケットごとに１つずつプロセッサ内
の汎用レジスタのグループをクリアするステップと、
（ｄ）存在情報およびメモリ量情報を、それぞれプロセ
ッサ内の第１および第２の追加の汎用レジスタ内に設定
するステップと、（ｅ）プロセッサを動作させて、前記
存在情報および前記メモリ量情報を用いて、装着されて
いる各メモリ・モジュールの開始アドレスを昇順に算出
するステップと、（ｆ）算出された各開始アドレスを、
対応するメモリ・モジュールが装着されているソケット
に対応する汎用レジスタの１つに記憶するステップと、
（ｇ）プロセッサを動作させて、コントローラ・プログ
ラミング・レジスタに、各ソケットごとに１つずつ、対
応する汎用レジスタ内の開始アドレスを記憶するステッ
プとを含む、メイン・メモリおよびそのコントローラを
初期設定する方法。 （２）装着されているメモリ・モジュールに欠陥がない
かテストするステップと、第１の追加の汎用レジスタ内
の装着されている各欠陥モジュールに関連する存在レジ
スタ値を、各ソケットにモジュールが存在しないことに
対応するように変更するステップと、ステップｃ、ｅ、
ｆ、およびｇを繰り返してメモリおよびそのコントロー
ラを再初期設定するステップとをさらに含む、上記
（１）に記載の方法。 （３）プロセッサと、複数のソケットおよび少なくとも
ソケットの一部に任意の順序で差し込まれた複数のメモ
リ・モジュールを備えたページ・モード・メモリと、プ
ロセッサとメモリを接続しプロセッサによるプログラム
命令の実行時にメモリ・モジュール開始アドレスを使用
してメモリのアクセスを制御するメモリ・コントローラ
とを有し、異なるメモリ・サイズの前記メモリ・モジュ
ールが使用可能なデータ処理システムにおいて、ソケッ
トに接続され、各ソケットにメモリ・モジュールが存在
するかしないかに対応する情報を記憶する、コントロー
ラ存在レジスタと、ソケットに接続され、装着されてい
る各モジュールのメモリ量に対応する情報を記憶する、
コントローラＩＤレジスタと、各ソケットごとに１つず
つ、各ソケットの開始アドレスを記憶するプロセッサ内
の汎用レジスタのグループと、プロセッサによって制御
され、存在情報およびメモリ量情報をそれぞれ、プロセ
ッサ内の第１および第２の追加の汎用レジスタ内に設定
する手段と、プロセッサを動作させて、追加のレジスタ
に記憶されている情報を用いて、装着されている各メモ
リ・モジュールの開始アドレスを昇順に算出する手段
と、算出された各開始アドレスを、対応するメモリ・モ
ジュールが装着されているソケットに対応する汎用レジ
スタの１つに記憶する手段と、プロセッサを動作させ
て、コントローラ・プログラミング・レジスタに、各ソ
ケットごとに１つずつ、対応する汎用レジスタ内の開始
アドレスを記憶する手段とを含む、メイン・メモリおよ
びそのコントローラを初期設定する装置。 （４）装着されているメモリ・モジュールに欠陥がない
かテストする手段と、第１の追加の汎用レジスタ内の、
装着されている各欠陥モジュールに関連する存在レジス
タ値を、各ソケットにモジュールが存在しないことに対
応するように変更する手段と、変更された存在レジスタ
値を使用してソケット開始アドレスを再計算し、再計算
されたアドレスを各コントローラ・プログラミング・レ
ジスタに記憶する手段とをさらに含む、上記（３）に記
載の方法。
【００６９】
【発明の効果】したがって、本発明の改良された方法お
よび手段は、各ＳＩＭＭソケットの開始アドレス・レジ
スタを利用して、システムＣＰＵによるメモリ・アドレ
ス時にＳＩＭＭが装着されている対応するソケットに印
加される行アドレス・ストローブ信号の選択を行う、ペ
ージ・モード・メモリのための効果的なメモリ初期設定
ルーチンを提供する。
よび手段は、各ＳＩＭＭソケットの開始アドレス・レジ
スタを利用して、システムＣＰＵによるメモリ・アドレ
ス時にＳＩＭＭが装着されている対応するソケットに印
加される行アドレス・ストローブ信号の選択を行う、ペ
ージ・モード・メモリのための効果的なメモリ初期設定
ルーチンを提供する。
【００７０】この改良された方法および手段の１つの利
点は、密なループ環境で、ＣＰＵ３０が計算またはその
他のアクションを行うたびに実際のメモリおよびメモリ
・コントローラ・ハードウェアにアクセスして開始アド
レスの計算を進めなくても、各ＳＩＭＭソケットの開始
アドレス情報が入手されるようになっている配列にあ
る。ＳＩＭＭの存在情報およびＩＤ情報を得るためにハ
ードウェアは１回ポーリングされ、各ソケットの開始ア
ドレスが１回書き出される。これには、その後、メモリ
・テストによってＳＩＭＭに欠陥があると判定された場
合に、再使用できるという利点がある。アルゴリズムが
反復され、新しい開始アドレスが再計算され、その際、
欠陥のある各ＳＩＭＭは、存在レジスタ７０でそのＳＩ
ＭＭが装着されていないと指定することによって論理的
に除去される。
点は、密なループ環境で、ＣＰＵ３０が計算またはその
他のアクションを行うたびに実際のメモリおよびメモリ
・コントローラ・ハードウェアにアクセスして開始アド
レスの計算を進めなくても、各ＳＩＭＭソケットの開始
アドレス情報が入手されるようになっている配列にあ
る。ＳＩＭＭの存在情報およびＩＤ情報を得るためにハ
ードウェアは１回ポーリングされ、各ソケットの開始ア
ドレスが１回書き出される。これには、その後、メモリ
・テストによってＳＩＭＭに欠陥があると判定された場
合に、再使用できるという利点がある。アルゴリズムが
反復され、新しい開始アドレスが再計算され、その際、
欠陥のある各ＳＩＭＭは、存在レジスタ７０でそのＳＩ
ＭＭが装着されていないと指定することによって論理的
に除去される。
【図１】ページ・モード・メモリを備えた従来技術のコ
ンピュータ・システムの略ブロック図である。
ンピュータ・システムの略ブロック図である。
【図２】好ましくは本発明を使用した、好ましいコンピ
ュータ・システムの略ブロック図である。
ュータ・システムの略ブロック図である。
【図３】本発明を実施するために使用する図２のシステ
ムの特定の構成要素を図式的に示す図である。
ムの特定の構成要素を図式的に示す図である。
【図４】図２のシステムの各種レジスタに記憶されてい
る情報を示す図である。
る情報を示す図である。
【図５】図２のシステムの各種レジスタに記憶されてい
る情報を示す図である。
る情報を示す図である。
【図６】図２のシステムの各種レジスタに記憶されてい
る情報を示す図である。
る情報を示す図である。
【図７】ＣＰＵがメイン・メモリにアクセスするときに
使用する図２のシステムの構成要素を図式的に示す図で
ある。
使用する図２のシステムの構成要素を図式的に示す図で
ある。
【図８】本発明の教示に従ってメイン・メモリおよびメ
モリ・コントローラを初期設定する好ましい方法のステ
ップを示すフローチャートである。
モリ・コントローラを初期設定する好ましい方法のステ
ップを示すフローチャートである。
【図９】本発明の教示に従ってメイン・メモリおよびメ
モリ・コントローラを初期設定する好ましい方法のステ
ップを示すフローチャートである。
モリ・コントローラを初期設定する好ましい方法のステ
ップを示すフローチャートである。
【図１０】本発明の教示に従ってメイン・メモリおよび
メモリ・コントローラを初期設定する好ましい方法のス
テップを示すフローチャートである。
メモリ・コントローラを初期設定する好ましい方法のス
テップを示すフローチャートである。
１０ コンピュータ・システム １２ メモリ・コントローラ １３ メイン・メモリ ２５ バス ２６ データ・バス ２７ 多重化バス ２９ システム ３２ データ・バス ３６ メモリ・コントローラ
Claims (4)
- 【請求項１】プロセッサと、複数のソケットおよび少な
くともソケットの一部に任意の順序で装着された複数の
メモリ・モジュールを備えたページ・モード・メモリ
と、プロセッサとメモリを接続しプロセッサによるプロ
グラム命令の実行時にメモリ・モジュール開始アドレス
を使用してメモリのアクセスを制御するメモリ・コント
ローラとを有し、異なるメモリ・サイズの前記メモリ・
モジュールが使用可能なデータ処理システムにおいて、 （ａ）ソケットに接続されているコントローラの存在レ
ジスタに、各ソケットに装着されているメモリ・モジュ
ールが存在するかしないかに対応する情報を記憶するス
テップと、 （ｂ）ソケットに接続されているコントローラのＩＤレ
ジスタに、装着されている各モジュールのメモリ量に対
応する情報を記憶するステップと、 （ｃ）各メモリ・ソケットごとに１つずつプロセッサ内
の汎用レジスタのグループをクリアするステップと、 （ｄ）存在情報およびメモリ量情報を、それぞれプロセ
ッサ内の第１および第２の追加の汎用レジスタ内に設定
するステップと、 （ｅ）プロセッサを動作させて、前記存在情報および前
記メモリ量情報を用いて、装着されている各メモリ・モ
ジュールの開始アドレスを昇順に算出するステップと、 （ｆ）算出された各開始アドレスを、対応するメモリ・
モジュールが装着されているソケットに対応する汎用レ
ジスタの１つに記憶するステップと、 （ｇ）プロセッサを動作させて、コントローラ・プログ
ラミング・レジスタに、各ソケットごとに１つずつ、対
応する汎用レジスタ内の開始アドレスを記憶するステッ
プとを含む、メイン・メモリおよびそのコントローラを
初期設定する方法。 - 【請求項２】装着されているメモリ・モジュールに欠陥
がないかテストするステップと、 第１の追加の汎用レジスタ内の装着されている各欠陥モ
ジュールに関連する存在レジスタ値を、各ソケットにモ
ジュールが存在しないことに対応するように変更するス
テップと、 ステップｃ、ｅ、ｆ、およびｇを繰り返してメモリおよ
びそのコントローラを再初期設定するステップとをさら
に含む、請求項１に記載の方法。 - 【請求項３】プロセッサと、複数のソケットおよび少な
くともソケットの一部に任意の順序で差し込まれた複数
のメモリ・モジュールを備えたページ・モード・メモリ
と、プロセッサとメモリを接続しプロセッサによるプロ
グラム命令の実行時にメモリ・モジュール開始アドレス
を使用してメモリのアクセスを制御するメモリ・コント
ローラとを有し、異なるメモリ・サイズの前記メモリ・
モジュールが使用可能なデータ処理システムにおいて、 ソケットに接続され、各ソケットにメモリ・モジュール
が存在するかしないかに対応する情報を記憶する、コン
トローラ存在レジスタと、 ソケットに接続され、装着されている各モジュールのメ
モリ量に対応する情報を記憶する、コントローラＩＤレ
ジスタと、 各ソケットごとに１つずつ、各ソケットの開始アドレス
を記憶するプロセッサ内の汎用レジスタのグループと、 プロセッサによって制御され、存在情報およびメモリ量
情報をそれぞれ、プロセッサ内の第１および第２の追加
の汎用レジスタ内に設定する手段と、 プロセッサを動作させて、追加のレジスタに記憶されて
いる情報を用いて、装着されている各メモリ・モジュー
ルの開始アドレスを昇順に算出する手段と、 算出された各開始アドレスを、対応するメモリ・モジュ
ールが装着されているソケットに対応する汎用レジスタ
の１つに記憶する手段と、 プロセッサを動作させて、コントローラ・プログラミン
グ・レジスタに、各ソケットごとに１つずつ、対応する
汎用レジスタ内の開始アドレスを記憶する手段とを含
む、メイン・メモリおよびそのコントローラを初期設定
する装置。 - 【請求項４】装着されているメモリ・モジュールに欠陥
がないかテストする手段と、 第１の追加の汎用レジスタ内の、装着されている各欠陥
モジュールに関連する存在レジスタ値を、各ソケットに
モジュールが存在しないことに対応するように変更する
手段と、 変更された存在レジスタ値を使用してソケット開始アド
レスを再計算し、再計算されたアドレスを各コントロー
ラ・プログラミング・レジスタに記憶する手段とをさら
に含む、請求項３に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US25424094A | 1994-06-06 | 1994-06-06 | |
| US254240 | 1994-06-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07334416A true JPH07334416A (ja) | 1995-12-22 |
Family
ID=22963493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7134967A Pending JPH07334416A (ja) | 1994-06-06 | 1995-06-01 | コンピュータ・システムにおけるページ・モード・メモリの初期設定の方法および手段 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5684979A (ja) |
| JP (1) | JPH07334416A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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