JPH07234824A - 記憶制御装置 - Google Patents
記憶制御装置Info
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- JPH07234824A JPH07234824A JP6025817A JP2581794A JPH07234824A JP H07234824 A JPH07234824 A JP H07234824A JP 6025817 A JP6025817 A JP 6025817A JP 2581794 A JP2581794 A JP 2581794A JP H07234824 A JPH07234824 A JP H07234824A
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- Japan
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- timing
- address
- storage device
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 メモリへのテストデータの書込みおよびその
テストデータの一致チェックを高速化して、メモリのエ
ラー検出を高速に行う。 【構成】 メモリアレイ１１０は複数のタイミング信号
を入力される。アドレス多重化回路１２０はメモリアレ
イ１１０に対してアドレスを供給する。モード設定回路
１３０はメモリアレイ１１０が動作すべきモードを設定
する。タイミング生成回路１４０は行アドレスタイミン
グ信号，列アドレスタイミング信号および書込み制御信
号を生成する。タイミング切換回路１５０はモード設定
回路１３０からのモードに従いタイミング生成回路１４
０からのタイミング信号を切り換えてメモリアレイ１１
０に与える。
テストデータの一致チェックを高速化して、メモリのエ
ラー検出を高速に行う。 【構成】 メモリアレイ１１０は複数のタイミング信号
を入力される。アドレス多重化回路１２０はメモリアレ
イ１１０に対してアドレスを供給する。モード設定回路
１３０はメモリアレイ１１０が動作すべきモードを設定
する。タイミング生成回路１４０は行アドレスタイミン
グ信号，列アドレスタイミング信号および書込み制御信
号を生成する。タイミング切換回路１５０はモード設定
回路１３０からのモードに従いタイミング生成回路１４
０からのタイミング信号を切り換えてメモリアレイ１１
０に与える。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置内の記憶
制御装置に関し、特に記憶装置の複数箇所に対して同時
に書き込み、または同時に読み出すモードを有する記憶
制御装置に関する。
制御装置に関し、特に記憶装置の複数箇所に対して同時
に書き込み、または同時に読み出すモードを有する記憶
制御装置に関する。
【０００２】
【従来の技術】従来の記憶制御装置では、記憶装置内の
各語にデータおよびチェックビットを書き込んでおき、
読み出し時にこれらの正当性を確認している。例えば、
特開平１−２０５３５７号公報では、メモリユニット内
のデータ部にデータ本体を１データずつ記憶し、また、
チェックビット部にデータに対するチェックビットを記
憶している。そして、読み出し時にデータチェック部に
よって各データとチェックビットについて逐一エラーチ
ェックして、エラーの発生を検出している。
各語にデータおよびチェックビットを書き込んでおき、
読み出し時にこれらの正当性を確認している。例えば、
特開平１−２０５３５７号公報では、メモリユニット内
のデータ部にデータ本体を１データずつ記憶し、また、
チェックビット部にデータに対するチェックビットを記
憶している。そして、読み出し時にデータチェック部に
よって各データとチェックビットについて逐一エラーチ
ェックして、エラーの発生を検出している。
【０００３】
【発明が解決しようとする課題】上述の従来技術では、
データの書き込みや読み出しを逐一行っているため、エ
ラー検出のために記憶装置内の全てのワードをチェック
しようとすると、その記憶容量に比例して時間がかかっ
てしまうという問題があった。また、チェックビットと
してパリティビットを用いた場合には、エラー自体は検
出できても正しいデータを復元することは困難であっ
た。
データの書き込みや読み出しを逐一行っているため、エ
ラー検出のために記憶装置内の全てのワードをチェック
しようとすると、その記憶容量に比例して時間がかかっ
てしまうという問題があった。また、チェックビットと
してパリティビットを用いた場合には、エラー自体は検
出できても正しいデータを復元することは困難であっ
た。
【０００４】本発明の目的は、記憶装置のエラーをチェ
ックするための時間を短縮することにある。
ックするための時間を短縮することにある。
【０００５】また、本発明の他の目的は、エラー発生時
に正しいデータを復元することにある。
に正しいデータを復元することにある。
【０００６】また、本発明の他の目的は、高速処理する
モードと通常のアクセスのためのモードとを切り換えて
しようすることにある。
モードと通常のアクセスのためのモードとを切り換えて
しようすることにある。
【０００７】また、本発明の目的は、スタティック型の
メモリのみならずダイナミック型のメモリにも対応でき
るようにすることにある。
メモリのみならずダイナミック型のメモリにも対応でき
るようにすることにある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
本発明の記憶装置は、複数の領域に分割された記憶手段
と、この記憶手段への書込みデータを受け取りまたは前
記記憶手段からの読出しデータを出力するデータ入出力
手段と、記憶手段のアクセスすべきアドレスを受け取る
アドレス入力手段と、記憶手段の前記各領域ごとに設け
られ動作すべきタイミングを表すタイミング信号を受け
取る複数のタイミング入力手段とを含み、タイミング入
力手段に与えられたタイミング信号に応じて記憶手段の
各領域の各々が独立に動作する。
本発明の記憶装置は、複数の領域に分割された記憶手段
と、この記憶手段への書込みデータを受け取りまたは前
記記憶手段からの読出しデータを出力するデータ入出力
手段と、記憶手段のアクセスすべきアドレスを受け取る
アドレス入力手段と、記憶手段の前記各領域ごとに設け
られ動作すべきタイミングを表すタイミング信号を受け
取る複数のタイミング入力手段とを含み、タイミング入
力手段に与えられたタイミング信号に応じて記憶手段の
各領域の各々が独立に動作する。
【０００９】また、記憶手段の各領域は、行アドレスと
列アドレスによりアクセスされ、アドレス入力手段は、
行アドレスと列アドレスのいずれかを受け取り、タイミ
ング信号は、行アドレスを取り込むタイミングである取
込みタイミング信号と列アドレスを取り込むタイミング
である列アドレス取込みタイミング信号とを含んでもよ
い。
列アドレスによりアクセスされ、アドレス入力手段は、
行アドレスと列アドレスのいずれかを受け取り、タイミ
ング信号は、行アドレスを取り込むタイミングである取
込みタイミング信号と列アドレスを取り込むタイミング
である列アドレス取込みタイミング信号とを含んでもよ
い。
【００１０】また、本発明の記憶制御装置は、記憶装置
のアドレス入力手段に対して一度のアクセスで一箇所の
みをアクセスする通常モードか記憶装置の各領域の各々
にアクセスする連動モードかを示す動作モードを設定す
るモード設定手段と、読出しまたは書込みの開始指示信
号を受け取り記憶装置をアクセスするタイミング信号を
生成するタイミング生成手段と、モード設定手段からの
動作モードに従いタイミング生成手段からのタイミング
信号を切り換えて記憶装置の複数のタイミング入力手段
に供給するタイミング切換手段とを含む。
のアドレス入力手段に対して一度のアクセスで一箇所の
みをアクセスする通常モードか記憶装置の各領域の各々
にアクセスする連動モードかを示す動作モードを設定す
るモード設定手段と、読出しまたは書込みの開始指示信
号を受け取り記憶装置をアクセスするタイミング信号を
生成するタイミング生成手段と、モード設定手段からの
動作モードに従いタイミング生成手段からのタイミング
信号を切り換えて記憶装置の複数のタイミング入力手段
に供給するタイミング切換手段とを含む。
【００１１】また、記憶装置のアドレス入力手段に対し
て行アドレスと列アドレスのいずれかを供給するアドレ
ス多重化手段を含んでもよい。
て行アドレスと列アドレスのいずれかを供給するアドレ
ス多重化手段を含んでもよい。
【００１２】また、アドレス多重化手段は選択器により
構成してもよい。
構成してもよい。
【００１３】また、モード設定手段は動作モードをレジ
スタやフリップフロップに保持するように構成してもよ
い。
スタやフリップフロップに保持するように構成してもよ
い。
【００１４】また、タイミング生成手段はシーケンス制
御回路やマイクロプログラムにより構成してもよい。
御回路やマイクロプログラムにより構成してもよい。
【００１５】また、タイミング切換手段は複数の選択器
によりこうせいしてもよい。
によりこうせいしてもよい。
【００１６】また、本発明の記憶装置の試験方法は、記
憶制御装置のモード設定手段を連動モードに設定するモ
ード設定ステップと、記憶装置の前記各領域の対応する
位置に同一のテストデータを書き込むテストデータ書込
みステップと、このテストデータ書込みステップで記憶
装置の全領域にテストデータが書き込まれるまで繰り返
す書込み判定ステップと、記憶装置の各領域の対応する
位置からテストデータを読み出してこれら対応するテス
トデータ同士が相互に一致するか否かを判定してエラー
を検出するエラー検出ステップと、このエラー検出ステ
ップで記憶装置の全領域のテストデータについて判定す
るまで繰り返すエラー検出判定ステップとを含む。
憶制御装置のモード設定手段を連動モードに設定するモ
ード設定ステップと、記憶装置の前記各領域の対応する
位置に同一のテストデータを書き込むテストデータ書込
みステップと、このテストデータ書込みステップで記憶
装置の全領域にテストデータが書き込まれるまで繰り返
す書込み判定ステップと、記憶装置の各領域の対応する
位置からテストデータを読み出してこれら対応するテス
トデータ同士が相互に一致するか否かを判定してエラー
を検出するエラー検出ステップと、このエラー検出ステ
ップで記憶装置の全領域のテストデータについて判定す
るまで繰り返すエラー検出判定ステップとを含む。
【００１７】
【実施例】次に本願発明の記憶制御装置の一実施例につ
いて図面を参照して詳細に説明する。
いて図面を参照して詳細に説明する。
【００１８】図１を参照すると、本願発明の一実施例で
ある記憶制御装置は、メモリアレイ１１０に対してアド
レスを供給するアドレス多重化回路１２０と、メモリア
レイ１１０が動作すべきモードを設定するモード設定回
路１３０と、行アドレスタイミング信号，列アドレスタ
イミング信号および書込み制御信号を生成するタイミン
グ生成回路１４０と、モード設定回路１３０からのモー
ドに従いタイミング生成回路１４０からのタイミング信
号を切り換えてメモリアレイ１１０に与えるタイミング
切換回路１５０とを含んで構成されている。この記憶制
御装置は、上位装置である情報処理装置に接続され、こ
の情報処理装置から、メモリアレイ１１０にアクセスす
べきアドレスをアドレス信号線２１０によって、読出し
または書込みの開始指示をアクセス開始信号線２２０に
よって、モードを設定する信号をモード設定信号線２３
０によって、書込みデータの入力をデータ信号線２４０
によって、それぞれ供給し、また、読出しデータをデー
タ信号線２４０によって情報処理装置に出力する。
ある記憶制御装置は、メモリアレイ１１０に対してアド
レスを供給するアドレス多重化回路１２０と、メモリア
レイ１１０が動作すべきモードを設定するモード設定回
路１３０と、行アドレスタイミング信号，列アドレスタ
イミング信号および書込み制御信号を生成するタイミン
グ生成回路１４０と、モード設定回路１３０からのモー
ドに従いタイミング生成回路１４０からのタイミング信
号を切り換えてメモリアレイ１１０に与えるタイミング
切換回路１５０とを含んで構成されている。この記憶制
御装置は、上位装置である情報処理装置に接続され、こ
の情報処理装置から、メモリアレイ１１０にアクセスす
べきアドレスをアドレス信号線２１０によって、読出し
または書込みの開始指示をアクセス開始信号線２２０に
よって、モードを設定する信号をモード設定信号線２３
０によって、書込みデータの入力をデータ信号線２４０
によって、それぞれ供給し、また、読出しデータをデー
タ信号線２４０によって情報処理装置に出力する。
【００１９】制御対象となるメモリアレイ１１０は、本
実施例ではダイナミック型のもの（ＤＲＡＭ）を仮定し
ているが、これはスタティック型のもの（ＳＲＡＭ）で
もかまわない。メモリアレイ１１０は、行アドレスまた
は列アドレスを含むアドレス信号線２５０によりアドレ
スを受ける。また、メモリアレイ１１０は、書込みデー
タをデータ信号線２４０により受ける。このデータ信号
線２４０は、読出しデータを出力するためにも使用す
る。さらに、２組のタイミング信号をタイミング信号線
２８１〜２８３および２９１〜２９３により受ける。こ
の２組のタイミング信号は、メモリアレイ１１０を２分
割した各々のメモリ部分に対して別々に制御する。な
お、本実施例では、２分割したメモリ部分に対して２組
の制御信号により制御しているが、これは任意の数ｍに
より分割したメモリ部分に対してｍ組の制御信号により
制御するようにしてもかまわない。
実施例ではダイナミック型のもの（ＤＲＡＭ）を仮定し
ているが、これはスタティック型のもの（ＳＲＡＭ）で
もかまわない。メモリアレイ１１０は、行アドレスまた
は列アドレスを含むアドレス信号線２５０によりアドレ
スを受ける。また、メモリアレイ１１０は、書込みデー
タをデータ信号線２４０により受ける。このデータ信号
線２４０は、読出しデータを出力するためにも使用す
る。さらに、２組のタイミング信号をタイミング信号線
２８１〜２８３および２９１〜２９３により受ける。こ
の２組のタイミング信号は、メモリアレイ１１０を２分
割した各々のメモリ部分に対して別々に制御する。な
お、本実施例では、２分割したメモリ部分に対して２組
の制御信号により制御しているが、これは任意の数ｍに
より分割したメモリ部分に対してｍ組の制御信号により
制御するようにしてもかまわない。
【００２０】アドレス多重化回路１２０は、アドレス信
号線２１０により与えられるアドレスを、メモリアレイ
１１０へのアドレス信号線２５０に送るために多重化す
る。これは、ＤＲＡＭが、一般にアドレスを行アドレス
と列アドレスとに分けてアクセスするように構成されて
いるためである。このアドレス多重化回路１２０は、ア
クセス開始信号線２２０から与えられる書込みまたは読
出しの開始信号を受けて、適切なタイミングでアドレス
信号線２１０により与えられるアドレスを行アドレスお
よび列アドレスに分割してアドレス信号線２５０に出力
する。ここで各アドレスは、タイミング切換回路１５０
からメモリアレイに与えられるＲＡＳ信号およびＣＡＳ
信号によってそれぞれ行アドレスおよび列アドレスを十
分取り込めるようなタイミングで与えられる。
号線２１０により与えられるアドレスを、メモリアレイ
１１０へのアドレス信号線２５０に送るために多重化す
る。これは、ＤＲＡＭが、一般にアドレスを行アドレス
と列アドレスとに分けてアクセスするように構成されて
いるためである。このアドレス多重化回路１２０は、ア
クセス開始信号線２２０から与えられる書込みまたは読
出しの開始信号を受けて、適切なタイミングでアドレス
信号線２１０により与えられるアドレスを行アドレスお
よび列アドレスに分割してアドレス信号線２５０に出力
する。ここで各アドレスは、タイミング切換回路１５０
からメモリアレイに与えられるＲＡＳ信号およびＣＡＳ
信号によってそれぞれ行アドレスおよび列アドレスを十
分取り込めるようなタイミングで与えられる。
【００２１】モード設定回路１３０は、例えばフリップ
フロップを含んで構成され、メモリアレイ１１０を動作
させるべきモードを保持する。この動作モードは、通常
モードと連動モードとに区別される。連動モードとは、
一度のアクセスでメモリアレイの複数箇所にデータの書
込みを行い、または複数箇所からデータの読出しを行う
モードである。一方、通常モードとは、通常のメモリと
しての機能、すなわち、一度のアクセスでは一箇所にの
みデータの書込みを行い、または読出しを行うモードで
ある。
フロップを含んで構成され、メモリアレイ１１０を動作
させるべきモードを保持する。この動作モードは、通常
モードと連動モードとに区別される。連動モードとは、
一度のアクセスでメモリアレイの複数箇所にデータの書
込みを行い、または複数箇所からデータの読出しを行う
モードである。一方、通常モードとは、通常のメモリと
しての機能、すなわち、一度のアクセスでは一箇所にの
みデータの書込みを行い、または読出しを行うモードで
ある。
【００２２】タイミング生成回路１４０は、アクセス開
始信号線２２０から与えられる書込みまたは読出しの開
始信号により起動されて、モード設定回路１３０の動作
モードに応じて、行アドレスタイミング信号（以下ＲＡ
Ｓ信号という）、列アドレスタイミング信号（以下ＣＡ
Ｓ信号という）および書込み識別信号を生成する。
始信号線２２０から与えられる書込みまたは読出しの開
始信号により起動されて、モード設定回路１３０の動作
モードに応じて、行アドレスタイミング信号（以下ＲＡ
Ｓ信号という）、列アドレスタイミング信号（以下ＣＡ
Ｓ信号という）および書込み識別信号を生成する。
【００２３】ＲＡＳ信号は信号線２７１に出力され、タ
イミング切換回路１５０を介してメモリアレイ１１０に
おいて行アドレスを取り込むタイミング信号として使用
される。また、ＣＡＳ信号は信号線２７２に出力され、
タイミング切換回路１５０を介してメモリアレイ１１０
において列アドレスを取り込むタイミング信号として使
用される。また、書込み識別信号は信号線２７３に出力
され、タイミング切換回路１５０を介してメモリアレイ
１１０において当該メモリアレイへのアクセスが読出し
なのか書込みなのかを識別するために使用される。この
タイミング生成回路１４０は、例えば、アクセス開始信
号線２２０から与えられる書込みまたは読出しの開始信
号により起動されるシーケンス制御回路として実現され
る。
イミング切換回路１５０を介してメモリアレイ１１０に
おいて行アドレスを取り込むタイミング信号として使用
される。また、ＣＡＳ信号は信号線２７２に出力され、
タイミング切換回路１５０を介してメモリアレイ１１０
において列アドレスを取り込むタイミング信号として使
用される。また、書込み識別信号は信号線２７３に出力
され、タイミング切換回路１５０を介してメモリアレイ
１１０において当該メモリアレイへのアクセスが読出し
なのか書込みなのかを識別するために使用される。この
タイミング生成回路１４０は、例えば、アクセス開始信
号線２２０から与えられる書込みまたは読出しの開始信
号により起動されるシーケンス制御回路として実現され
る。
【００２４】タイミング切換回路１５０は、タイミング
生成回路１４０から与えられるタイミング信号線２７１
〜２７３のタイミング信号を、モード設定回路１３０の
動作モードおよびアドレス信号線２１０により与えられ
るアドレスに応じて、タイミング信号線２８１〜２８３
または２９１〜２９３に出力する。すなわち、通常モー
ドであればタイミング信号線２８１〜２８３または２９
１〜２９３のいずれか一つの組に出力され、連動モード
であれば全てのタイミング信号線に同時にまたは連続的
に出力される。このタイミング切換回路１５０は、例え
ば、選択器を組み合わせることにより構成することが可
能である。
生成回路１４０から与えられるタイミング信号線２７１
〜２７３のタイミング信号を、モード設定回路１３０の
動作モードおよびアドレス信号線２１０により与えられ
るアドレスに応じて、タイミング信号線２８１〜２８３
または２９１〜２９３に出力する。すなわち、通常モー
ドであればタイミング信号線２８１〜２８３または２９
１〜２９３のいずれか一つの組に出力され、連動モード
であれば全てのタイミング信号線に同時にまたは連続的
に出力される。このタイミング切換回路１５０は、例え
ば、選択器を組み合わせることにより構成することが可
能である。
【００２５】図２を参照すると、本発明の一実施例のモ
ード設定回路１３０が保持する動作モードによって、実
際にアクセスされるメモリアレイの場所が異なることを
示している。図２−ａ）は通常モード時にアクセスされ
るメモリアレイのアドレスを概念的に表している。例え
ば、アドレス「１０１０....００００」に対してアクセ
スがあった場合には、そのアドレスそのものをアクセス
する。一方、図２−ｂ）の連動モードでは、アドレス
「１０１０....００００」に対してアクセスがあった場
合には、アドレス「１０１０....００００」に加えてア
ドレス「００１０....００００」をアクセスする。すな
わち、連動モード時には、メモリアレイを２分割してい
る場合は最上位ビットは無視してメモリアレイの２箇所
に対してアクセスされる。なお、この実施例ではメモリ
アレイを２分割した場合について説明しているが、任意
の数ｍにより分割した場合にはアドレスの上位ｎビット
（ｎ＝log2 ｍ）を無視してｍ個のメモリ部分にアクセ
スするようにしてもよい。
ード設定回路１３０が保持する動作モードによって、実
際にアクセスされるメモリアレイの場所が異なることを
示している。図２−ａ）は通常モード時にアクセスされ
るメモリアレイのアドレスを概念的に表している。例え
ば、アドレス「１０１０....００００」に対してアクセ
スがあった場合には、そのアドレスそのものをアクセス
する。一方、図２−ｂ）の連動モードでは、アドレス
「１０１０....００００」に対してアクセスがあった場
合には、アドレス「１０１０....００００」に加えてア
ドレス「００１０....００００」をアクセスする。すな
わち、連動モード時には、メモリアレイを２分割してい
る場合は最上位ビットは無視してメモリアレイの２箇所
に対してアクセスされる。なお、この実施例ではメモリ
アレイを２分割した場合について説明しているが、任意
の数ｍにより分割した場合にはアドレスの上位ｎビット
（ｎ＝log2 ｍ）を無視してｍ個のメモリ部分にアクセ
スするようにしてもよい。
【００２６】次に、本発明の記憶制御装置の一実施例の
動作について図面を参照して説明する。
動作について図面を参照して説明する。
【００２７】図３を参照すると、本発明の一実施例にお
ける連動モード下の書込み動作のタイミングチャートで
ある。情報処理装置からは、アクセスすべきアドレスが
アドレス信号線２１０によって、書込みデータがデータ
線２４０によって、書込み指示信号がアクセス開始信号
線２２０によって、それぞれ与えられる。アドレス多重
化回路１２０は、アクセス開始信号線２２０からの書込
み指示信号を受けて、アドレス信号線２１０のアドレス
の内、行アドレスに相当する部分をアドレス信号線２５
０によってメモリアレイ１１０に出力する。また、タイ
ミング生成回路１４０は、アクセス開始信号線２２０か
らの書込み指示信号を受けて、まず信号線２７１によっ
てＲＡＳ信号をタイミング切換回路１５０に出力する。
ＲＡＳ信号を受けたタイミング切換回路１５０は、モー
ド設定回路１３０の動作モードが連動モードであること
から、このＲＡＳ信号を信号線２８１および２９１に出
力する。これにより、メモリアレイ１１０の分割された
２個のメモリ部分の各々においてアドレス信号線２５０
の行アドレスが取り込まれる。その後、アドレス多重化
回路１２０は、アドレス信号線２１０のアドレスの内、
列アドレスに相当する部分をアドレス信号線２５０によ
ってメモリアレイ１１０に出力する。
ける連動モード下の書込み動作のタイミングチャートで
ある。情報処理装置からは、アクセスすべきアドレスが
アドレス信号線２１０によって、書込みデータがデータ
線２４０によって、書込み指示信号がアクセス開始信号
線２２０によって、それぞれ与えられる。アドレス多重
化回路１２０は、アクセス開始信号線２２０からの書込
み指示信号を受けて、アドレス信号線２１０のアドレス
の内、行アドレスに相当する部分をアドレス信号線２５
０によってメモリアレイ１１０に出力する。また、タイ
ミング生成回路１４０は、アクセス開始信号線２２０か
らの書込み指示信号を受けて、まず信号線２７１によっ
てＲＡＳ信号をタイミング切換回路１５０に出力する。
ＲＡＳ信号を受けたタイミング切換回路１５０は、モー
ド設定回路１３０の動作モードが連動モードであること
から、このＲＡＳ信号を信号線２８１および２９１に出
力する。これにより、メモリアレイ１１０の分割された
２個のメモリ部分の各々においてアドレス信号線２５０
の行アドレスが取り込まれる。その後、アドレス多重化
回路１２０は、アドレス信号線２１０のアドレスの内、
列アドレスに相当する部分をアドレス信号線２５０によ
ってメモリアレイ１１０に出力する。
【００２８】続いて、タイミング生成回路１４０は、信
号線２７３によって書込み識別信号をタイミング切換回
路１５０に出力する。書込み識別信号を受けたタイミン
グ切換回路１５０は、モード設定回路１３０の動作モー
ドが連動モードであることから、この書込み識別信号を
信号線２８３および２９３に出力する。これにより、メ
モリアレイ１１０は当該アクセスが書込みであることを
認識する。
号線２７３によって書込み識別信号をタイミング切換回
路１５０に出力する。書込み識別信号を受けたタイミン
グ切換回路１５０は、モード設定回路１３０の動作モー
ドが連動モードであることから、この書込み識別信号を
信号線２８３および２９３に出力する。これにより、メ
モリアレイ１１０は当該アクセスが書込みであることを
認識する。
【００２９】続いて、タイミング生成回路１４０は、信
号線２７２によってＣＡＳ信号をタイミング切換回路１
５０に出力する。ＣＡＳ信号を受けたタイミング切換回
路１５０は、モード設定回路１３０の動作モードが連動
モードであることから、このＣＡＳ信号を信号線２８２
および２９２に出力する。これにより、メモリアレイ１
１０の分割された２個のメモリ部分の各々においてアド
レス信号線２５０の列アドレスが取り込まれる。そし
て、メモリアレイ１１０の分割された２個のメモリ部分
の各々では、このようにして確定した行アドレスおよび
列アドレスに対して、データ線２４０上のデータが書き
込まれる。
号線２７２によってＣＡＳ信号をタイミング切換回路１
５０に出力する。ＣＡＳ信号を受けたタイミング切換回
路１５０は、モード設定回路１３０の動作モードが連動
モードであることから、このＣＡＳ信号を信号線２８２
および２９２に出力する。これにより、メモリアレイ１
１０の分割された２個のメモリ部分の各々においてアド
レス信号線２５０の列アドレスが取り込まれる。そし
て、メモリアレイ１１０の分割された２個のメモリ部分
の各々では、このようにして確定した行アドレスおよび
列アドレスに対して、データ線２４０上のデータが書き
込まれる。
【００３０】すなわち、連動モード下の書込み動作にお
いては、メモリアレイの分割されたメモリ部分の各々に
対して同時にデータの書込みが行われることになる。
いては、メモリアレイの分割されたメモリ部分の各々に
対して同時にデータの書込みが行われることになる。
【００３１】図４を参照すると、本発明の一実施例にお
ける通常モード下の読出し動作のタイミングチャートで
ある。情報処理装置からは、アクセスすべきアドレスが
アドレス信号線２１０によって、読出し指示信号がアク
セス開始信号線２２０によって、それぞれ与えられる。
アドレス多重化回路１２０は、アクセス開始信号線２２
０からの読出し指示信号を受けて、アドレス信号線２１
０のアドレスの内、行アドレスに相当する部分をアドレ
ス信号線２５０によってメモリアレイ１１０に出力す
る。また、タイミング生成回路１４０は、アクセス開始
信号線２２０からの読出し指示信号を受けて、まず信号
線２７１によってＲＡＳ信号をタイミング切換回路１５
０に出力する。ＲＡＳ信号を受けたタイミング切換回路
１５０は、モード設定回路１３０の動作モードが通常モ
ードであることから、アドレス信号線２１０のアドレス
に従って、このＲＡＳ信号を信号線２８１または２９１
の何れかに出力する。図４ではアドレスの最上位ビット
が”０”であるとして、信号線２８１にＲＡＳ信号を出
力している。これにより、メモリアレイ１１０において
アドレス信号線２５０の行アドレスが取り込まれる。そ
の後、アドレス多重化回路１２０は、アドレス信号線２
１０のアドレスの内、列アドレスに相当する部分をアド
レス信号線２５０によってメモリアレイ１１０に出力す
る。
ける通常モード下の読出し動作のタイミングチャートで
ある。情報処理装置からは、アクセスすべきアドレスが
アドレス信号線２１０によって、読出し指示信号がアク
セス開始信号線２２０によって、それぞれ与えられる。
アドレス多重化回路１２０は、アクセス開始信号線２２
０からの読出し指示信号を受けて、アドレス信号線２１
０のアドレスの内、行アドレスに相当する部分をアドレ
ス信号線２５０によってメモリアレイ１１０に出力す
る。また、タイミング生成回路１４０は、アクセス開始
信号線２２０からの読出し指示信号を受けて、まず信号
線２７１によってＲＡＳ信号をタイミング切換回路１５
０に出力する。ＲＡＳ信号を受けたタイミング切換回路
１５０は、モード設定回路１３０の動作モードが通常モ
ードであることから、アドレス信号線２１０のアドレス
に従って、このＲＡＳ信号を信号線２８１または２９１
の何れかに出力する。図４ではアドレスの最上位ビット
が”０”であるとして、信号線２８１にＲＡＳ信号を出
力している。これにより、メモリアレイ１１０において
アドレス信号線２５０の行アドレスが取り込まれる。そ
の後、アドレス多重化回路１２０は、アドレス信号線２
１０のアドレスの内、列アドレスに相当する部分をアド
レス信号線２５０によってメモリアレイ１１０に出力す
る。
【００３２】続いて、タイミング生成回路１４０は、信
号線２７３に書込み識別信号を出力しないことによっ
て、当該アクセスが読出しである旨を読出し識別信号と
してタイミング切換回路１５０に伝える。この読出し識
別信号を受けたタイミング切換回路１５０は、モード設
定回路１３０の動作モードが通常モードであることか
ら、この書込み識別信号を上記と同様に信号線２８３に
出力する。これにより、メモリアレイ１１０は当該アク
セスが読出しであることを認識する。
号線２７３に書込み識別信号を出力しないことによっ
て、当該アクセスが読出しである旨を読出し識別信号と
してタイミング切換回路１５０に伝える。この読出し識
別信号を受けたタイミング切換回路１５０は、モード設
定回路１３０の動作モードが通常モードであることか
ら、この書込み識別信号を上記と同様に信号線２８３に
出力する。これにより、メモリアレイ１１０は当該アク
セスが読出しであることを認識する。
【００３３】続いて、タイミング生成回路１４０は、信
号線２７２によってＣＡＳ信号をタイミング切換回路１
５０に出力する。ＣＡＳ信号を受けたタイミング切換回
路１５０は、モード設定回路１３０の動作モードが通常
モードであることから、このＣＡＳ信号を上記と同様に
信号線２８２に出力する。これにより、メモリアレイ１
１０においてアドレス信号線２５０の列アドレスが取り
込まれる。そして、メモリアレイ１１０では、このよう
にして確定した行アドレスおよび列アドレスに格納され
ているデータがデータ線２４０上に読み出される。
号線２７２によってＣＡＳ信号をタイミング切換回路１
５０に出力する。ＣＡＳ信号を受けたタイミング切換回
路１５０は、モード設定回路１３０の動作モードが通常
モードであることから、このＣＡＳ信号を上記と同様に
信号線２８２に出力する。これにより、メモリアレイ１
１０においてアドレス信号線２５０の列アドレスが取り
込まれる。そして、メモリアレイ１１０では、このよう
にして確定した行アドレスおよび列アドレスに格納され
ているデータがデータ線２４０上に読み出される。
【００３４】図５を参照すると、本発明の一実施例にお
ける連動モード下の読出し動作のタイミングチャートで
ある。情報処理装置からは、アクセスすべきアドレスが
アドレス信号線２１０によって、読出し指示信号がアク
セス開始信号線２２０によって、それぞれ与えられる。
アドレス多重化回路１２０は、アクセス開始信号線２２
０からの読出し指示信号を受けて、アドレス信号線２１
０のアドレスの内、行アドレスに相当する部分をアドレ
ス信号線２５０によってメモリアレイ１１０に出力す
る。また、タイミング生成回路１４０は、アクセス開始
信号線２２０からの読出し指示信号を受けて、まず信号
線２７１によってＲＡＳ信号をタイミング切換回路１５
０に出力する。ＲＡＳ信号を受けたタイミング切換回路
１５０は、モード設定回路１３０の動作モードが連動モ
ードであることから、このＲＡＳ信号をまず最初に信号
線２８１に出力する。これにより、メモリアレイ１１０
の分割された２個のメモリ部分の１つ目においてアドレ
ス信号線２５０の行アドレスが取り込まれる。その後、
アドレス多重化回路１２０は、アドレス信号線２１０の
アドレスの内、列アドレスに相当する部分をアドレス信
号線２５０によってメモリアレイ１１０に出力する。
ける連動モード下の読出し動作のタイミングチャートで
ある。情報処理装置からは、アクセスすべきアドレスが
アドレス信号線２１０によって、読出し指示信号がアク
セス開始信号線２２０によって、それぞれ与えられる。
アドレス多重化回路１２０は、アクセス開始信号線２２
０からの読出し指示信号を受けて、アドレス信号線２１
０のアドレスの内、行アドレスに相当する部分をアドレ
ス信号線２５０によってメモリアレイ１１０に出力す
る。また、タイミング生成回路１４０は、アクセス開始
信号線２２０からの読出し指示信号を受けて、まず信号
線２７１によってＲＡＳ信号をタイミング切換回路１５
０に出力する。ＲＡＳ信号を受けたタイミング切換回路
１５０は、モード設定回路１３０の動作モードが連動モ
ードであることから、このＲＡＳ信号をまず最初に信号
線２８１に出力する。これにより、メモリアレイ１１０
の分割された２個のメモリ部分の１つ目においてアドレ
ス信号線２５０の行アドレスが取り込まれる。その後、
アドレス多重化回路１２０は、アドレス信号線２１０の
アドレスの内、列アドレスに相当する部分をアドレス信
号線２５０によってメモリアレイ１１０に出力する。
【００３５】続いて、タイミング生成回路１４０は、信
号線２７３に書込み識別信号を出力しないことによっ
て、当該アクセスが読出しである旨を読出し識別信号と
してタイミング切換回路１５０に伝える。読出し識別信
号を受けたタイミング切換回路１５０は、モード設定回
路１３０の動作モードが連動モードであることから、こ
の読出し識別信号をまず最初に信号線２８３に出力す
る。これにより、メモリアレイ１１０は当該アクセスが
書込みであることを認識する。
号線２７３に書込み識別信号を出力しないことによっ
て、当該アクセスが読出しである旨を読出し識別信号と
してタイミング切換回路１５０に伝える。読出し識別信
号を受けたタイミング切換回路１５０は、モード設定回
路１３０の動作モードが連動モードであることから、こ
の読出し識別信号をまず最初に信号線２８３に出力す
る。これにより、メモリアレイ１１０は当該アクセスが
書込みであることを認識する。
【００３６】続いて、タイミング生成回路１４０は、信
号線２７２によってＣＡＳ信号をタイミング切換回路１
５０に出力する。ＣＡＳ信号を受けたタイミング切換回
路１５０は、モード設定回路１３０の動作モードが連動
モードであることから、このＣＡＳ信号をまず最初に信
号線２８２に出力する。これにより、メモリアレイ１１
０の分割された２個のメモリ部分の１つ目においてアド
レス信号線２５０の列アドレスが取り込まれる。そし
て、メモリアレイ１１０の分割された２個のメモリ部分
の１つ目において、このようにして確定した行アドレス
および列アドレスに格納されているデータがデータ線２
４０に読み出される。
号線２７２によってＣＡＳ信号をタイミング切換回路１
５０に出力する。ＣＡＳ信号を受けたタイミング切換回
路１５０は、モード設定回路１３０の動作モードが連動
モードであることから、このＣＡＳ信号をまず最初に信
号線２８２に出力する。これにより、メモリアレイ１１
０の分割された２個のメモリ部分の１つ目においてアド
レス信号線２５０の列アドレスが取り込まれる。そし
て、メモリアレイ１１０の分割された２個のメモリ部分
の１つ目において、このようにして確定した行アドレス
および列アドレスに格納されているデータがデータ線２
４０に読み出される。
【００３７】その後、アドレス多重化回路１２０は、ア
ドレス信号線２１０のアドレスの内、行アドレスに相当
する部分を再びアドレス信号線２５０によってメモリア
レイ１１０に出力する。
ドレス信号線２１０のアドレスの内、行アドレスに相当
する部分を再びアドレス信号線２５０によってメモリア
レイ１１０に出力する。
【００３８】１つ目のデータが読み出された後、タイミ
ング切換回路１５０は１つ目のデータ読出しと同様に、
タイミング生成回路１４０からのＲＡＳ信号、ＣＡＳ信
号および読出し識別信号を信号線２９１〜２９３に出力
する。これにより、メモリアレイ１１０の分割された２
個のメモリ部分の２つ目において、上記行アドレスおよ
び列アドレスに格納されているデータがデータ線２４０
に読み出される。
ング切換回路１５０は１つ目のデータ読出しと同様に、
タイミング生成回路１４０からのＲＡＳ信号、ＣＡＳ信
号および読出し識別信号を信号線２９１〜２９３に出力
する。これにより、メモリアレイ１１０の分割された２
個のメモリ部分の２つ目において、上記行アドレスおよ
び列アドレスに格納されているデータがデータ線２４０
に読み出される。
【００３９】すなわち、連動モード下の読出し動作にお
いては、メモリアレイの分割されたメモリ部分の各々か
ら順次連続的にデータの読出しが行われることになる。
いては、メモリアレイの分割されたメモリ部分の各々か
ら順次連続的にデータの読出しが行われることになる。
【００４０】次に本発明の記憶制御装置を使用したメモ
リの検査方法について図面を参照して説明する。
リの検査方法について図面を参照して説明する。
【００４１】図６を参照すると、まず、ステップ６１に
おいて、モード設定回路１３０の動作モードを連動モー
ドに設定する。これは、情報処理装置から信号線２３０
を介して設定される。
おいて、モード設定回路１３０の動作モードを連動モー
ドに設定する。これは、情報処理装置から信号線２３０
を介して設定される。
【００４２】そして、検査対象となるメモリに対して、
上述の連動モード下の書込み動作を１データずつ行う
（ステップ６２）。すなわち、１つのアドレスとテスト
データを与えることで、複数箇所に同一テストデータを
同時に書込む。これをメモリの全ての箇所にテストデー
タが書き込まれるまで繰り返す（ステップ６２および６
３）。
上述の連動モード下の書込み動作を１データずつ行う
（ステップ６２）。すなわち、１つのアドレスとテスト
データを与えることで、複数箇所に同一テストデータを
同時に書込む。これをメモリの全ての箇所にテストデー
タが書き込まれるまで繰り返す（ステップ６２および６
３）。
【００４３】ここまでの動作により、検査対象となるメ
モリの全領域にテストデータが書き込まれる。しかも、
これらテストデータは同時に複数箇所に書き込まれてい
るため、これらが一致しているか否かを調べることによ
り容易にメモリエラーを検出することができる。すなわ
ち、図２−ｂ）の例では、例えば、アドレス「１０１
０....００００」とアドレス「００１０....００００」
に同時に同一データが書き込まれているため、この両者
を読み出して一致していない場合には当該メモリ領域に
おいてエラーが発生したことが検出できる。
モリの全領域にテストデータが書き込まれる。しかも、
これらテストデータは同時に複数箇所に書き込まれてい
るため、これらが一致しているか否かを調べることによ
り容易にメモリエラーを検出することができる。すなわ
ち、図２−ｂ）の例では、例えば、アドレス「１０１
０....００００」とアドレス「００１０....００００」
に同時に同一データが書き込まれているため、この両者
を読み出して一致していない場合には当該メモリ領域に
おいてエラーが発生したことが検出できる。
【００４４】このエラー検出を高速に行うために、連動
モードによってテストデータを読み出す（ステップ６
４）。すなわち、上述のように１つのアドレスを与える
ことでに対応する複数のデータを連続的に読み出す。も
し、このようにして読み出したデータが相互に一致して
いない場合には（ステップ６５）、エラーが発生したこ
とを検出する。これを全ての箇所のテストデータについ
て各々の一致を検出するまで繰り返す（ステップ６４〜
６６）。最終的にエラーが検出されなければメモリが正
常であることが確認できる。
モードによってテストデータを読み出す（ステップ６
４）。すなわち、上述のように１つのアドレスを与える
ことでに対応する複数のデータを連続的に読み出す。も
し、このようにして読み出したデータが相互に一致して
いない場合には（ステップ６５）、エラーが発生したこ
とを検出する。これを全ての箇所のテストデータについ
て各々の一致を検出するまで繰り返す（ステップ６４〜
６６）。最終的にエラーが検出されなければメモリが正
常であることが確認できる。
【００４５】このように、本発明の記憶制御装置を利用
することにより、メモリへのテストデータの書込みを連
動モードにより複数箇所に同時に行うことができ、テス
トの前準備を高速に行うことができる。また、そのよう
にしてメモリに書き込まれたテストデータを連動モード
により複数箇所から連続的に読み出してそれらの一致を
検出することができ、メモリのエラー検出を高速に行う
ことができる。
することにより、メモリへのテストデータの書込みを連
動モードにより複数箇所に同時に行うことができ、テス
トの前準備を高速に行うことができる。また、そのよう
にしてメモリに書き込まれたテストデータを連動モード
により複数箇所から連続的に読み出してそれらの一致を
検出することができ、メモリのエラー検出を高速に行う
ことができる。
【００４６】
【発明の効果】以上の説明で明らかなように、本発明に
よると、一度のアクセスで複数のメモリ箇所にデータの
書込みをすることができ、または一度のアクセスで複数
のメモリ箇所からデータ読出しを行うことができ、高速
なメモリアクセスが可能となる。
よると、一度のアクセスで複数のメモリ箇所にデータの
書込みをすることができ、または一度のアクセスで複数
のメモリ箇所からデータ読出しを行うことができ、高速
なメモリアクセスが可能となる。
【００４７】また、本発明によると、モード設定回路に
より、通常モードと連動モードとを切り換えることがで
き、複数箇所に同一データを書き込むような場合または
複数箇所から一度にデータを読み出すような場合には連
動モードにより高速に行い、それ以外の場合は通常モー
ドで通常のメモリとして使用することができる。
より、通常モードと連動モードとを切り換えることがで
き、複数箇所に同一データを書き込むような場合または
複数箇所から一度にデータを読み出すような場合には連
動モードにより高速に行い、それ以外の場合は通常モー
ドで通常のメモリとして使用することができる。
【００４８】また、タイミング生成回路で行アドレスお
よび列アドレスの取り込みタイミングを生成することに
よって、メモリアレイがＳＲＡＭのみならずＤＲＡＭで
あっても対応できる。
よび列アドレスの取り込みタイミングを生成することに
よって、メモリアレイがＳＲＡＭのみならずＤＲＡＭで
あっても対応できる。
【００４９】さらに、本発明の記憶制御装置を利用する
ことにより、メモリへのテストデータの書込みを連動モ
ードにより複数箇所に同時に行うことができ、テストの
前準備を高速に行うことができる。また、そのようにし
てメモリに書き込まれたテストデータを連動モードによ
り複数箇所から連続的に読み出してそれらの一致を検出
することができ、メモリのエラー検出を高速に行うこと
ができる。
ことにより、メモリへのテストデータの書込みを連動モ
ードにより複数箇所に同時に行うことができ、テストの
前準備を高速に行うことができる。また、そのようにし
てメモリに書き込まれたテストデータを連動モードによ
り複数箇所から連続的に読み出してそれらの一致を検出
することができ、メモリのエラー検出を高速に行うこと
ができる。
【図１】本発明の記憶制御装置の一実施例の構成を示す
ブロック図である。
ブロック図である。
【図２】本発明の一実施例におけるメモリアレイのアク
セス位置を示した図である。
セス位置を示した図である。
【図３】本発明の一実施例における書込み動作のタイミ
ングチャートである。
ングチャートである。
【図４】本発明の一実施例における通常モードの読出し
動作のタイミングチャートである。
動作のタイミングチャートである。
【図５】本発明の一実施例における連動モードの読出し
動作のタイミングチャートである。
動作のタイミングチャートである。
【図６】本発明の記憶制御装置によるメモリ検査方法の
一実施例のフローチャートである。
一実施例のフローチャートである。
１１０ メモリアレイ １２０ アドレス多重化回路 １３０ モード設定回路 １４０ タイミング生成回路 １５０ タイミング切換回路 ２１０ アドレス信号線 ２２０ アクセス開始信号線 ２３０ モード設定信号線 ２４０ データ信号線 ２５０ アドレス信号線 ２６０ モード信号線 ２７１ 行アドレスタイミング信号線 ２７２ 列アドレスタイミング信号線 ２７３ 書込み制御信号線 ２８１ 行アドレスタイミング信号線 ２８２ 列アドレスタイミング信号線 ２８３ 書込み制御信号線 ２９１ 行アドレスタイミング信号線 ２９２ 列アドレスタイミング信号線 ２９３ 書込み制御信号線
Claims (6)
- 【請求項１】 複数の領域に分割された記憶手段と、 この記憶手段への書込みデータを受け取りまたは前記記
憶手段からの読出しデータを出力するデータ入出力手段
と、 前記記憶手段のアクセスすべきアドレスを受け取るアド
レス入力手段と、 前記記憶手段の前記各領域ごとに設けられ動作すべきタ
イミングを表すタイミング信号を受け取る複数のタイミ
ング入力手段とを含み、 前記タイミング入力手段に与えられたタイミング信号に
応じて前記記憶手段の前記各領域の各々が独立に動作す
ることを特徴とする記憶装置。 - 【請求項２】 前記記憶手段の前記各領域は、行アドレ
スと列アドレスによりアクセスされ、 前記アドレス入力手段は、前記行アドレスと前記列アド
レスのいずれかを受け取り、 前記タイミング信号は、前記行アドレスを取り込むタイ
ミングである取込みタイミング信号と前記列アドレスを
取り込むタイミングである列アドレス取込みタイミング
信号とを含むことを特徴とする請求項１記載の記憶装
置。 - 【請求項３】 請求項１記載の記憶装置の前記アドレス
入力手段に対して一度のアクセスで一箇所のみをアクセ
スする通常モードか前記各領域の各々にアクセスする連
動モードかを示す動作モードを設定するモード設定手段
と、 読出しまたは書込みの開始指示信号を受け取り前記記憶
装置をアクセスするタイミング信号を生成するタイミン
グ生成手段と、 前記モード設定手段からの前記動作モードに従い前記タ
イミング生成手段からの前記タイミング信号を切り換え
て前記記憶装置の前記複数のタイミング入力手段に供給
するタイミング切換手段とを含むことを特徴とする記憶
制御装置。 - 【請求項４】 請求項２記載の記憶装置の前記アドレス
入力手段に対して前記行アドレスと前記列アドレスのい
ずれかを供給するアドレス多重化手段と、 請求項２記載の記憶装置に対して一度のアクセスで一箇
所のみをアクセスする通常モードか前記各領域の各々に
アクセスする連動モードかを示す動作モードを設定する
モード設定手段と、 読出しまたは書込みの開始指示信号を受け取り、前記記
憶装置をアクセスするタイミング信号であって、前記行
アドレスを取り込むタイミングである取込みタイミング
信号および前記列アドレスを取り込むタイミングである
列アドレス取込みタイミング信号を含むタイミング信
号、を生成するタイミング生成手段と、 前記モード設定手段からの前記動作モードに従い前記タ
イミング生成手段からの前記タイミング信号を切り換え
て前記記憶装置の前記複数のタイミング入力手段に供給
するタイミング切換手段とを含むことを特徴とする記憶
制御装置。 - 【請求項５】 請求項３記載の記憶制御装置による記憶
装置の試験方法であって、 前記記憶制御装置の前記モード設定手段を連動モードに
設定するモード設定ステップと、 前記記憶装置の前記各領域の対応する位置に同一のテス
トデータを書き込むテストデータ書込みステップと、 このテストデータ書込みステップで前記記憶装置の全領
域にテストデータが書き込まれるまで繰り返す書込み判
定ステップと、 前記記憶装置の前記各領域の対応する位置からテストデ
ータを読み出してこれら対応するテストデータ同士が相
互に一致するか否かを判定してエラーを検出するエラー
検出ステップと、 このエラー検出ステップで前記記憶装置の全領域のテス
トデータについて判定するまで繰り返すエラー検出判定
ステップとを含むことを特徴とする記憶装置の試験方
法。 - 【請求項６】 請求項４記載の記憶制御装置による記憶
装置の試験方法であって、 前記記憶制御装置の前記モード設定手段を連動モードに
設定するモード設定ステップと、 前記記憶装置の前記各領域の対応する位置に同一のテス
トデータを書き込むテストデータ書込みステップと、 このテストデータ書込みステップで前記記憶装置の全領
域にテストデータが書き込まれるまで繰り返す書込み判
定ステップと、 前記記憶装置の前記各領域の対応する位置からテストデ
ータを読み出してこれら対応するテストデータ同士が相
互に一致するか否かを判定してエラーを検出するエラー
検出ステップと、 このエラー検出ステップで前記記憶装置の全領域のテス
トデータについて判定するまで繰り返すエラー検出判定
ステップとを含むことを特徴とする記憶装置の試験方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6025817A JPH07234824A (ja) | 1994-02-24 | 1994-02-24 | 記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6025817A JPH07234824A (ja) | 1994-02-24 | 1994-02-24 | 記憶制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07234824A true JPH07234824A (ja) | 1995-09-05 |
Family
ID=12176426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6025817A Pending JPH07234824A (ja) | 1994-02-24 | 1994-02-24 | 記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07234824A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63163938A (ja) * | 1986-12-26 | 1988-07-07 | Fujitsu Ltd | ダイナミツクｒａｍコントロ−ラ |
| JPH0528056A (ja) * | 1991-07-24 | 1993-02-05 | Nec Off Syst Ltd | メモリ装置 |
-
1994
- 1994-02-24 JP JP6025817A patent/JPH07234824A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63163938A (ja) * | 1986-12-26 | 1988-07-07 | Fujitsu Ltd | ダイナミツクｒａｍコントロ−ラ |
| JPH0528056A (ja) * | 1991-07-24 | 1993-02-05 | Nec Off Syst Ltd | メモリ装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990316 |