KR20220102242A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

반도체 메모리 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20220102242A
KR20220102242A KR1020210004360A KR20210004360A KR20220102242A KR 20220102242 A KR20220102242 A KR 20220102242A KR 1020210004360 A KR1020210004360 A KR 1020210004360A KR 20210004360 A KR20210004360 A KR 20210004360A KR 20220102242 A KR20220102242 A KR 20220102242A
Authority
KR
South Korea
Prior art keywords
layer
channel
oxide semiconductor
insulating layer
gate electrode
Prior art date
Application number
KR1020210004360A
Other languages
English (en)
Inventor
류민태
엄상훈
이기석
이민수
이원석
조민희
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210004360A priority Critical patent/KR20220102242A/ko
Priority to US17/400,218 priority patent/US20220223732A1/en
Priority to TW110144643A priority patent/TW202228247A/zh
Priority to CN202210020435.7A priority patent/CN114765209A/zh
Publication of KR20220102242A publication Critical patent/KR20220102242A/ko

Links

Images

Classifications

    • H01L27/10814—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/1085—
    • H01L27/10873—
    • H01L27/10885—
    • H01L27/10891—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

누설 전류가 감소됨과 동시에 계면 특성이 개선되어 성능이 향상된 반도체 메모리 장치 및 그 제조 방법이 제공된다. 반도체 메모리 장치는, 기판 상에, 제1 방향으로 연장되는 도전 라인, 기판 상에, 도전 라인을 노출시키며 제1 방향과 교차하는 제2 방향으로 연장되는 채널 트렌치를 포함하는 제1 층간 절연막, 채널 트렌치의 하면 및 측면을 따라 연장되는 채널층,채널 트렌치 내에, 제1 방향에서 서로 이격되어 제2 방향으로 각각 연장되는 제1 게이트 전극 및 제2 게이트 전극, 채널층과 제1 게이트 전극 사이의 제1 게이트 절연층, 및 채널층과 제2 게이트 전극 사이의 제2 게이트 절연층을 포함하되, 채널층은 도전 라인 상에 차례로 적층되는 제1 산화물 반도체막 및 제2 산화물 반도체막을 포함하고, 제1 산화물 반도체막은 제2 산화물 반도체막보다 큰 결정도(crystallinity)를 갖는다.

Description

반도체 메모리 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우 그 집적도가 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구된다.
2차원 또는 평면적 반도체 메모리 장치의 경우 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되므로, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 그러나, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 채널이 수직 방향으로 연장되는 수직 채널 트랜지스터를 포함하는 반도체 메모리 장치들이 제안되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 누설 전류가 감소됨과 동시에 계면 특성이 개선되어 성능이 향상된 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 성능이 향상된 반도체 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 메모리 장치는, 기판 상에, 제1 방향으로 연장되는 도전 라인, 기판 상에, 도전 라인을 노출시키며 제1 방향과 교차하는 제2 방향으로 연장되는 채널 트렌치를 포함하는 제1 층간 절연막, 채널 트렌치의 하면 및 측면을 따라 연장되는 채널층,채널 트렌치 내에, 제1 방향에서 서로 이격되어 제2 방향으로 각각 연장되는 제1 게이트 전극 및 제2 게이트 전극, 채널층과 제1 게이트 전극 사이의 제1 게이트 절연층, 및 채널층과 제2 게이트 전극 사이의 제2 게이트 절연층을 포함하되, 채널층은 도전 라인 상에 차례로 적층되는 제1 산화물 반도체막 및 제2 산화물 반도체막을 포함하고, 제1 산화물 반도체막은 제2 산화물 반도체막보다 큰 결정도(crystallinity)를 갖는다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 메모리 장치는, 기판 상에, 제1 방향으로 연장되는 도전 라인, 기판 상에, 도전 라인을 노출시키며 제1 방향과 교차하는 제2 방향으로 연장되는 채널 트렌치를 포함하는 제1 층간 절연막, 채널 트렌치의 하면 및 측면을 따라 연장되는 채널층, 채널 트렌치 내에, 제2 방향으로 연장되는 제1 게이트 전극, 및 채널층과 제1 게이트 전극 사이의 제1 게이트 절연층을 포함하되, 채널층은 도전 라인 상에 차례로 적층되는 제1 산화물 반도체막 및 제2 산화물 반도체막을 포함하고, 제1 산화물 반도체막은 제2 산화물 반도체막보다 큰 결정도(crystallinity)를 갖고, 제1 게이트 절연층은 채널층 상에 차례로 적층되는 제1 유전막 및 제2 유전막을 포함하고, 제2 유전막은 제1 유전막보다 큰 유전 상수(dielectric constant)를 갖는다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 메모리 장치는, 기판 상에, 제1 방향으로 연장되는 비트 라인, 기판 상에, 비트 라인을 노출시키며 제1 방향과 교차하는 제2 방향으로 연장되는 채널 트렌치를 포함하는 제1 층간 절연막, 채널 트렌치의 하면 및 측면을 따라 연장되는 채널층, 채널 트렌치 내에, 제1 방향에서 서로 이격되어 제2 방향으로 각각 연장되는 제1 워드 라인 및 제2 워드 라인, 채널층과 제1 워드 라인 사이의 제1 게이트 절연층, 채널층과 제2 워드 라인 사이의 제2 게이트 절연층, 제1 층간 절연막 상에, 제1 워드 라인에 인접하는 채널층의 일단과 접속되는 제1 커패시터 구조체, 및 제1 층간 절연막 상에, 제2 워드 라인에 인접하는 채널층의 타단과 접속되는 제2 커패시터 구조체를 포함하되, 채널층은 비트 라인 상에 차례로 적층되는 제1 산화물 반도체막 및 제2 산화물 반도체막을 포함하고, 제1 산화물 반도체막은 제2 산화물 반도체막보다 큰 결정도(crystallinity)를 갖는다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 메모리 장치는, 기판 상에, 제1 방향으로 연장되는 도전 라인, 기판 상에, 도전 라인을 노출시키며 제1 방향과 교차하는 제2 방향으로 연장되는 채널 트렌치를 포함하는 제1 층간 절연막, 채널 트렌치의 하면 및 측면을 따라 연장되며, 산화물 반도체를 포함하는 채널층, 채널 트렌치 내에, 제1 방향에서 서로 이격되어 제2 방향으로 각각 연장되는 제1 게이트 전극 및 제2 게이트 전극, 채널층과 제1 게이트 전극 사이의 제1 게이트 절연층, 및 채널층과 제2 게이트 전극 사이의 제2 게이트 절연층을 포함하되, 각각의 제1 게이트 절연층 및 제2 게이트 절연층은, 채널층 상에 차례로 적층되는 제1 유전막 및 제2 유전막을 포함하고, 제2 유전막은 제1 유전막보다 큰 유전 상수(dielectric constant)를 갖는다.
상기 다른 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법은, 기판 상에, 제1 방향으로 연장되는 도전 라인을 형성하고, 기판 상에, 도전 라인을 노출시키며 제1 방향과 교차하는 제2 방향으로 연장되는 채널 트렌치를 포함하는 제1 층간 절연막을 형성하고, 채널 트렌치의 하면 및 측면을 따라 연장되는 채널층을 형성하고, 채널층 상에, 채널층을 따라 연장되는 예비 게이트 절연층을 형성하고, 게이트 절연층 상에, 예비 게이트 절연층을 따라 연장되는 예비 게이트 전극층을 형성하고, 예비 게이트 전극층을 절단하여, 제1 방향에서 서로 이격되는 제1 게이트 전극 및 제2 게이트 전극을 형성하는 것을 포함하되, 채널층을 형성하는 것은, 도전 라인 상에 제1 산화물 반도체막 및 제2 산화물 반도체막을 차례로 적층하는 것을 포함하고, 제1 산화물 반도체막은 제2 산화물 반도체막보다 큰 결정도(crystallinity)를 갖는다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A-A 및 B-B를 따라 절단한 단면도이다.
도 3는 은 도 2의 R1 영역을 설명하기 위한 확대도이다.
도 4는 도 1의 C-C 및 D-D를 따라 절단한 단면도이다.
도 5 및 도 6은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도들이다.
도 7은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다.
도 8은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다.
도 9a 및 도 9b는 도 8의 R2 영역을 설명하기 위한 다양한 확대도들이다.
도 10은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다.
도 11 내지 도 31은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 32는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 33 및 도 34는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
이하에서, 도 1 내지 도 10을 참조하여, 예시적인 실시예들에 따른 반도체 메모리 장치를 설명한다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A-A 및 B-B를 따라 절단한 단면도이다. 도 3는 은 도 2의 R1 영역을 설명하기 위한 확대도이다. 도 4는 도 1의 C-C 및 D-D를 따라 절단한 단면도이다.
도 1 내지 도 4를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 기판(100), 도전 라인(120), 제1 층간 절연막(112), 채널층(130), 게이트 전극들(150A, 150B), 게이트 절연층들(140A, 140B), 필링 절연막(114), 랜딩 패드들(160A, 160B) 및 커패시터 구조체들(170A, 170B)을 포함한다.
기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, SOI(Semiconductor On Insulator) 기판일 수도 있다. 예시적으로, 이하에서 기판(100)은 실리콘 기판인 것으로 설명한다.
도전 라인(120)은 기판(100) 상에 형성될 수 있다. 예를 들어, 기판(100) 상에 하부 절연막(110)이 형성될 수 있고, 도전 라인(120)은 하부 절연막(110) 상에 배치될 수 있다. 도전 라인(120)은 제1 방향(X)으로 길게 연장될 수 있다. 복수의 도전 라인(120)들은 각각 제1 방향(X)으로 연장되며, 제1 방향(X)과 교차하는 제2 방향(Y)에서 등간격으로 이격될 수 있다. 하부 절연막(110)은 도전 라인(120)들 사이의 공간을 채우도록 형성될 수 있다. 몇몇 실시예에서, 하부 절연막(110)의 상면은 도전 라인(120)들의 상면과 동일 레벨에 배치될 수 있다. 도전 라인(120)은 몇몇 실시예에 따른 반도체 메모리 장치의 비트 라인(bit line)으로 기능할 수 있다.
도전 라인(120)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 도전 라인(120)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 또는, 도전 라인(120)은 2차원 반도체 물질을 포함할 수 있다. 상기 2차원 반도체 물질은 예를 들어, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다. 도전 라인(120)은 상술한 도전 물질들의 단일층 또는 다중층을 포함할 수 있다.
제1 층간 절연막(112)은 기판(100) 상에 형성될 수 있다. 예를 들어, 제1 층간 절연막(112)은 하부 절연막(110)의 상면 상에 배치될 수 있다. 제1 층간 절연막(112)은 제1 채널 트렌치(112t1)와, 제2 채널 트렌치(112t2)를 포함할 수 있다. 제1 채널 트렌치(112t1)와, 제2 채널 트렌치(112t2)는 제2 방향(Y)으로 교대로 배치될 수 있다. 제1 채널 트렌치(112t1)와, 제2 채널 트렌치(112t2)는 서로 연결된다. 서로 연결된 제1 채널 트렌치(112t1) 및 제2 채널 트렌치(112t2)는 제2 방향(Y)으로 길게 연장될 수 있다.
복수의 제1 채널 트렌치(112t1)들은 각각 제2 방향(Y)으로 연장되며, 제1 방향(X)에서 등간격으로 이격될 수 있다. 제1 채널 트렌치(112t1)는 도전 라인(120)의 일부를 노출시킬 수 있다. 예를 들어, 제1 채널 트렌치(112t1)의 하면은 도전 라인(120)의 상면의 일부를 노출시킬 수 있다. 몇몇 실시예에서, 제1 층간 절연막(112)은 각각 제2 방향(Y)으로 연장되고, 제1 채널 트렌치(112t1) 및 제2 채널 트렌치(112t2)에 의해 서로 이격된 복수의 절연 패턴들을 형성할 수 있다. 제1 방향(X)으로 인접한 절연 패턴들 사이에, 서로 연결된 제1 채널 트렌치(112t1) 및 제2 채널 트렌치(112t2)가 위치할 수 있다.
제2 채널 트렌치(112t2)에 정의되는 제1 층간 절연막(112)의 측면은, 제1 채널 트렌치(112t1)에 의해 정의되는 제1 층간 절연막(112)의 측면보다 제1 방향(X)으로 돌출될 수 있다. 이로 인해, 제1 채널 트렌치(112t1)에 의해 정의되는 제1 층간 절연막(112)의 폭(W11)은, 제2 채널 트렌치(112t2)에 의해 정의되는 제1 층간 절연막(112)의 폭(W12)보다 클 수 있다. 이는, 후술되는 분리 트렌치(130t)를 형성하기 위한 식각 공정의 특성에 기인할 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 제1 채널 트렌치(112t1)에 의해 정의되는 제1 층간 절연막(112)의 폭(W11)은, 제2 채널 트렌치(112t2)에 의해 정의되는 제1 층간 절연막(112)의 폭(W12)과 동일할 수도 있다.
제1 층간 절연막(112)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수(dielectric constant)가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
채널층(130)은 제1 층간 절연막(112) 내에 형성될 수 있다. 채널층(130)은 제1 채널 트렌치(112t1)의 프로파일을 따라 연장될 수 있다. 예를 들어, 채널층(130)은 제1 채널 트렌치(112t1)의 하면 및 측면을 따라 컨포멀하게 연장될 수 있다. 일례로, 제2 방향(Y)과 교차하는 단면에서, 채널층(130)은 "U"자 형태일 수 있다. 복수의 채널층(130)들은 제1 층간 절연막(112)이 형성하는 절연 패턴에 의해 서로 이격되어 제1 방향(X)을 따라 배열될 수 있다. 제1 채널 트렌치(112t1)는 도전 라인(120)을 노출시킬 수 있으므로, 채널층(130)은 도전 라인(120)과 접속될 수 있다. 예를 들어, 제1 채널 트렌치(112t1)의 하면을 따라 연장되는 채널층(130)의 일부는 도전 라인(120)의 상면과 접촉할 수 있다.
제2 방향(Y)으로 인접한 채널층(130) 사이에, 분리 트렌치(130t)가 정의될 수 있다. 분리 트렌치(130t)는 제1 방향(X)으로 연장되어, 제1 채널 트렌치(112t1) 내에서 제2 방향(Y)으로 연장되는 채널층(130)을 절단할 수 있다. 이에 따라, 복수의 채널층(130)들은 제1 방향(X) 및 제2 방향(Y)에서 서로 이격되어 행렬(matrix) 형태로 배열될 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치에서, 채널층(130)은 수직 방향(예컨대, 제1 방향(X) 및 제2 방향(Y)과 교차하는 제3 방향(Z))을 따라 배열되는 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함할 수 있다. 예를 들어, 채널층(130)의 하부는 제1 소스/드레인 영역으로 기능할 수 있고, 채널층(130)의 상부는 제2 소스/드레인 영역으로 기능할 수 있고, 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이의 채널층(130)의 일부는 채널 영역으로 기능할 수 있다.
몇몇 실시예에서, 채널층(130)은 산화물 반도체 물질을 포함할 수 있다. 상기 산화물 반도체 물질은 예를 들어, IGZO(indium gallium zinc oxide, InxGayZnzO,), IGSO(indium gallium silicon oxide, InxGaySizO), ITZO(indium tin zinc oxide, InxSnyZnzO), IGTO(indium gallium tin oxide, InxGaySnzO), IZO(indium zinc oxide, InxZnyO), ZnO(zinc oxide, ZnxO), ZTO(zinc tin oxide, ZnxSnyO), ZnON(zinc oxynitride, ZnxOyN), ZZTO(zirconium zinc tin oxide, ZrxZnySnzO), SnO(tin oxide, SnxO), HIZO(hafnium indium zinc oxide, HfxInyZnzO), GZTO(gallium zinc tin oxide, GaxZnySnzO), AZTO(aluminium zinc tin oxide, AlxZnySnzO), YGZO(ytterbium gallium zinc oxide, YbxGayZnzO), IGO(indium gallium oxide, InxGayO) 또는 이들의 조합을 포함할 수 있다. 또는, 채널층(130)은 2차원 반도체 물질을 포함할 수 있다. 상기 2차원 반도체 물질은 예를 들어, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다. 채널층(130)은 상술한 산화물 반도체 물질들의 단일층 또는 다중층을 포함할 수 있다.
몇몇 실시예에서, 채널층(130)은 실리콘(Si)의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(130)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 바람직하게는, 채널층(130)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 수 있다. 채널층(130)은 예를 들어, 다결정질 또는 비정질일 수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 채널층(130)은 단결정일 수도 있다.
몇몇 실시예에서, 채널층(130)은 도전 라인(120) 상에 차례로 적층되는 제1 산화물 반도체막(132) 및 제2 산화물 반도체막(134)을 포함할 수 있다. 예를 들어, 제1 산화물 반도체막(132)은 제1 채널 트렌치(112t1)의 하면 및 측면을 따라 컨포멀하게 연장될 수 있다. 제1 채널 트렌치(112t1)의 하면을 따라 연장되는 제1 산화물 반도체막(132)의 일부는 도전 라인(120)의 상면과 접촉할 수 있다. 제2 산화물 반도체막(134)은 제1 산화물 반도체막(132) 상에 형성될 수 잇다. 제2 산화물 반도체막(134)은 제1 산화물 반도체막(132)을 따라 컨포멀하게 연장될 수 있다.
제1 산화물 반도체막(132)의 두께(TH11) 및 제2 산화물 반도체막(134)의 두께(TH12)는 동일한 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 도시된 것과 달리, 제1 산화물 반도체막(132)의 두께(TH11)는 제2 산화물 반도체막(134)의 두께(TH12)보다 작을 수도 있고 그보다 클 수도 있음은 물론이다.
제1 산화물 반도체막(132) 및 제2 산화물 반도체막(134)은 각각 산화물 반도체 물질을 포함할 수 있다. 몇몇 실시예에서, 제1 산화물 반도체막(132) 및 제2 산화물 반도체막(134)은 각각 인듐(In)을 포함하는 산화물 반도체 물질을 포함할 수 있다. 예시적으로, 제1 산화물 반도체막(132) 및 제2 산화물 반도체막(134)은 각각 IGZO, IGSO, ITZO, IGTO, IZO, HIZO, IGO 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 제1 산화물 반도체막(132)은 제2 산화물 반도체막(134)보다 큰 결정도(crystallinity)를 가질 수 있다. 여기서, 결정도란, 결정 부분을 포함하는 물질의 전체 질량(또는 부피) 대비 결정 부분의 질량(또는 부피)의 비를 의미한다. 즉, 제1 산화물 반도체막(132) 내에 형성되는 결정 부분의 비율은 제2 산화물 반도체막(134) 내에 형성되는 결정 부분의 비율보다 클 수 있다. 예를 들어, 제1 산화물 반도체막(132)은 결정성(crystalline) 또는 부분 결정성(semi-crystalline) 산화물 반도체 물질을 포함할 수 있고, 제2 산화물 반도체막(134)은 비정질(amorphous) 산화물 반도체 물질을 포함할 수 있다. 예시적으로, 제1 산화물 반도체막(132)은 스피넬 IGZO(spinel IGZO) 및 CAAC IGZO(c-axis aligned crystalline IGZO) 중 적어도 하나를 포함할 수 있다. 예시적으로, 제2 산화물 반도체막(134)은 비정질 IGZO(amorphous IGZO), 비정질 ITO(amorphous ITO), 비정질 IGTO(amorphous IGTO) 중 적어도 하나를 포함할 수 있다.
게이트 전극들(150A, 150B)은 제1 채널 트렌치(112t1) 및 제2 채널 트렌치(112t2) 내에 형성될 수 있다. 게이트 전극들(150A, 150B)은 각각 제2 방향(Y)으로 길게 연장되어 도전 라인(120)을 가로지를 수 있다. 몇몇 실시예에서, 게이트 전극들(150A, 150B)은 제1 방향(X)에서 서로 이격되는 제1 게이트 전극(150A) 및 제2 게이트 전극(150B)을 포함할 수 있다. 제1 게이트 전극(150A) 및 제2 게이트 전극(150B)은 제1 채널 트렌치(112t1) 및 제2 채널 트렌치(112t2) 내에서 서로 마주볼 수 있다. 예를 들어, 제1 채널 트렌치(112t1)는 제1 방향(X)으로 마주보는 제1 측면 및 제2 측면을 포함할 수 있다. 제1 게이트 전극(150A)은 제1 채널 트렌치(112t1)의 제1 측면을 따라 연장될 수 있고, 제2 게이트 전극(150B)은 제1 채널 트렌치(112t1)의 제2 측면을 따라 연장될 수 있다. 이러한 경우에, 1개의 채널층(130) 당 2개의 트랜지스터 구조가 구현될 수 있다. 제1 게이트 전극(150A)은 몇몇 실시예에 따른 반도체 메모리 장치의 제1 워드 라인(first word line)으로 기능할 수 있고, 제2 게이트 전극(150B)은 몇몇 실시예에 따른 반도체 메모리 장치의 제2 워드 라인(second word line)으로 기능할 수 있다.
게이트 전극들(150A, 150B)은 각각 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 게이트 전극들(150A, 150B)은 각각 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 절연층들(140A, 140B)은 채널층(130)과 게이트 전극들(150A, 150B) 사이에 개재될 수 있다. 예를 들어, 게이트 절연층들(140A, 140B)은 채널층(130)을 따라 컨포멀하게 연장될 수 있다. 또한, 게이트 절연층들(140A, 140B)은 게이트 전극들(150A, 150B)의 하면 및 측면을 따라 연장될 수 있다. 일례로, 제2 방향(Y)과 교차하는 단면에서, 게이트 절연층들(140A, 140B)은 각각 "L"자 형태일 수 있다.
몇몇 실시예에서, 게이트 절연층들(140A, 140B)은 제1 방향(X)에서 서로 이격되는 제1 게이트 절연층(140A) 및 제2 게이트 절연층(140B)을 포함할 수 있다. 제1 게이트 절연층(140A)은 채널층(130)과 제1 게이트 전극(150A) 사이에 개재될 수 있고, 제2 게이트 절연층(140B)은 채널층(130)과 제2 게이트 전극(150B) 사이에 개재될 수 있다. 제1 게이트 절연층(140A) 및 제2 게이트 절연층(140B)은 제1 채널 트렌치(112t1) 내에서 서로 대향될 수 있다. 예를 들어, 제1 게이트 절연층(140A)은 제1 채널 트렌치(112t1)의 상기 제1 측면을 따라 연장될 수 있고, 제2 게이트 절연층(140B)은 제1 채널 트렌치(112t1)의 상기 제2 측면을 따라 연장될 수 있다.
몇몇 실시예에서, 각각의 게이트 절연층들(140A, 140B)의 일단은 대응되는 게이트 전극들(150A, 150B)의 측면에 정렬될 수 있다. 예를 들어, 제1 게이트 전극(150A)의 하면을 따라 연장되는 제1 게이트 절연층(140A)의 일단은, 제2 게이트 전극(150B)을 바라보는 제1 게이트 전극(150A)의 측면에 정렬될 수 있다. 또한, 예를 들어, 제2 게이트 전극(150B)의 하면을 따라 연장되는 제2 게이트 절연층(140B)의 일단은, 제1 게이트 전극(150A)을 바라보는 제2 게이트 전극(150B)의 측면에 정렬될 수 있다. 이는, 게이트 전극들(150A, 150B) 및 게이트 절연층들(140A, 140B)을 형성하는 식각 공정의 특성에 기인할 수 있다.
게이트 절연층들(140A, 140B)은 각각 실리콘 산화물, 실리콘 산질화물, 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프튬 탄탈륨 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3) 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 게이트 절연층(140A)의 두께(TH21)는 제2 게이트 절연층(140B)의 두께(TH22)와 동일할 수 있고, 제1 게이트 전극(150A)의 두께(TH31)는 제2 게이트 전극(150B)의 두께(TH32)와 동일할 수 있다. 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
몇몇 실시예에서, 제1 게이트 절연층(140A)과 제2 게이트 절연층(140B)은 동일 레벨에서 형성될 수 있고, 제1 게이트 전극(150A)과 제2 게이트 전극(150B)은 동일 레벨에서 형성될 수 있다. 본 명세서에서, "동일 레벨에서 형성"됨이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미한다. 예를 들어, 제1 게이트 절연층(140A)과 제2 게이트 절연층(140B)은 서로 동일한 물질 구성을 가질 수 있고, 제1 게이트 전극(150A)과 제2 게이트 전극(150B)은 서로 동일한 물질 구성을 가질 수 있다.
필링 절연막(114)은 제1 채널 트렌치(112t1) 및 제2 채널 트렌치(112t2) 내에 형성될 수 있다. 필링 절연막(114)은 채널층(130), 게이트 절연층들(140A, 140B) 및 게이트 전극들(150A, 150B)이 형성되고 남은 제1 채널 트렌치(112t1) 및 제2 채널 트렌치(112t2)를 채울 수 있다. 또한, 필링 절연막(114)은 제2 방향(Y)으로 인접한 채널층(130) 사이에 정의된 분리 트렌치(130t)를 채울 수 있다. 설명의 편의를 위해, 도 1에서 필링 절연막(114)의 도시는 생략한다.
필링 절연막(114)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수(dielectric constant)가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
랜딩 패드들(160A, 160B)은 제1 층간 절연막(112) 및 필링 절연막(114) 상에 형성될 수 있다. 랜딩 패드들(160A, 160B)은 채널층(130)과 접속될 수 있다. 예를 들어, 제1 층간 절연막(112) 및 필링 절연막(114) 상에 제2 층간 절연막(116)이 형성될 수 있다. 랜딩 패드들(160A, 160B)은 제2 층간 절연막(116)을 관통하여 채널층(130)의 상부와 접속될 수 있다. 몇몇 실시예에서, 제2 층간 절연막(116)의 상면은 랜딩 패드들(160A, 160B)의 상면과 동일 레벨에 배치될 수 있다.
몇몇 실시예에서, 랜딩 패드들(160A, 160B)은 각각 채널층(130)의 적어도 일부와 수직 방향(예컨대, 제3 방향(Z))에서 중첩되도록 배치될 수 있다. 복수의 랜딩 패드들(160A, 160B)은 제1 방향(X) 및 제2 방향(Y)에서 서로 이격되어 행렬(matrix) 형태로 배열될 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 채널층(130)과 접속되기만 한다면, 복수의 랜딩 패드들(160A, 160B)은 벌집(honeycomb) 형태 등 다른 다양한 형태로 배열될 수도 있음은 물론이다.
몇몇 실시예에서, 랜딩 패드들(160A, 160B)은 제1 방향(X)에서 서로 이격되는 제1 랜딩 패드(160A) 및 제2 랜딩 패드(160B)를 포함할 수 있다. 제1 랜딩 패드(160A)는 제1 게이트 전극(150A)에 인접하는 채널층(130)의 일단과 접촉할 수 있고, 제2 랜딩 패드(160B)는 제2 게이트 전극(150B)에 인접하는 채널층(130)의 타단과 접촉할 수 있다. 제1 랜딩 패드(160A)는 제3 방향(Z)에서 제1 게이트 전극(150A)과 중첩되고, 제2 랜딩 패드(160B)는 제3 방향(Z)에서 제2 게이트 전극(150B)과 중첩되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 제1 랜딩 패드(160A) 및 제2 랜딩 패드(160B)가 각각 채널층(130)과 접속되기만 한다면, 제1 랜딩 패드(160A) 및 제2 랜딩 패드(160B)의 배치는 다양할 수 있음은 물론이다.
몇몇 실시예에서, 랜딩 패드들(160A, 160B)은 각각 채널층(130)의 측면의 적어도 일부와 접촉할 수 있다. 이러한 경우에, 각각의 랜딩 패드들(160A, 160B)과 채널층(130) 간의 접촉 면적이 증가하여 계면 저항이 감소될 수 있다. 일례로, 도시된 것처럼, 랜딩 패드들(160A, 160B)은 각각 제1 산화물 반도체막(132)의 측면 및 제2 산화물 반도체막(134)의 상면과 접촉할 수 있다.
랜딩 패드들(160A, 160B)은 각각 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 랜딩 패드들(160A, 160B)은 각각 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
커패시터 구조체들(170A, 170B)은 랜딩 패드들(160A, 160B) 상에 형성될 수 있다. 커패시터 구조체들(170A, 170B)은 랜딩 패드들(160A, 160B)에 대응되도록 배열될 수 있다. 랜딩 패드들(160A, 160B)은 채널층(130)과 커패시터 구조체들(170A, 170B)을 전기적으로 연결할 수 있다. 커패시터 구조체들(170A, 170B)은 각각 하부 전극들(172A, 172B), 커패시터 유전층(174) 및 상부 전극(176)을 포함할 수 있다. 커패시터 구조체들(170A, 170B)은 하부 전극들(172A, 172B)과 상부 전극(176) 사이에 발생되는 전위차를 이용하여 커패시터 유전층(174) 내에 전하를 저장할 수 있다.
하부 전극들(172A, 172B)은 랜딩 패드들(160A, 160B)과 전기적으로 연결될 수 있다. 하부 전극들(172A, 172B)은 각각 수직 방향(예컨대, 제3 방향(Z))으로 연장되는 기둥(pillar) 형태일 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 하부 전극들(172A, 172B)은 랜딩 패드들(160A, 160B)과 수직 방향(예컨대, 제3 방향(Z))에서 중첩되도록 배치될 수 있다. 예를 들어, 복수의 하부 전극들(172A, 172B)은 제1 방향(X) 및 제2 방향(Y)에서 서로 이격되어 행렬(matrix) 형태로 배열될 수 있다.
몇몇 실시예에서, 하부 전극들(172A, 172B)은 제1 방향(X)에서 서로 이격되는 제1 하부 전극(172A) 및 제2 하부 전극(172B)을 포함할 수 있다. 제1 하부 전극(172A)은 제1 랜딩 패드(160A)의 상면과 접촉할 수 있고, 제2 하부 전극(172B)은 제2 랜딩 패드(160B)의 상면과 접촉할 수 있다. 이에 따라, 커패시터 구조체들(170A, 170B)은 제1 방향(X)을 따라 배열되는 제1 커패시터 구조체(170A) 및 제2 커패시터 구조체(170B)를 포함할 수 있다.
커패시터 유전층(174)은 하부 전극들(172A, 172B)과 상부 전극(176) 사이에 개재될 수 있다. 일례로, 커패시터 유전층(174)은 하부 전극들(172A, 172B)의 외주면 및 제2 층간 절연막(116)의 상면을 따라 컨포멀하게 연장될 수 있다. 상부 전극(176)은 커패시터 유전층(174)의 상면 상에 형성될 수 있다.
몇몇 실시예에서, 상부 전극(176)은 제3 방향(Z)과 교차하는 평면을 따라 연장되는 판(plate)형의 구조물일 수 있다. 일례로, 커패시터 유전층(174) 상에, 하부 전극들(172A, 172B) 사이의 공간을 채우는 제3 층간 절연막(118)이 형성될 수 있다. 제3 층간 절연막(118)의 상면은 커패시터 유전층(174)의 최상면과 동일 레벨에 배치될 수 있다. 상부 전극(176)은 커패시터 유전층(174)의 상면 및 제3 층간 절연막(118)의 상면을 따라 연장될 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 제3 층간 절연막(118)은 생략될 수도 있다. 다른 예로, 도시된 것과 달리, 상부 전극(176)은 커패시터 유전층(174) 상에 형성되어 하부 전극들(172A, 172B) 사이의 공간을 채울 수도 있다.
하부 전극들(172A, 172B) 및 상부 전극(176)은 각각 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 하부 전극들(172A, 172B) 및 상부 전극(176)은 각각 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
커패시터 유전층(174)은 실리콘 산화물, 실리콘 산질화물, 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프튬 탄탈륨 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3) 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
반도체 메모리 장치의 누설 전류(leakage current)를 감소시키기 위해, 산화물 반도체 물질(예컨대, IGZO)을 포함하는 채널층이 연구되고 있다. 그러나, 산화물 반도체 물질을 포함하는 채널층은 도전 라인(예컨대, 비트 라인)과의 계면 특성이 좋지 않아 반도체 메모리 장치의 성능을 열화시키는 원인이 된다.
그러나, 몇몇 실시예에 따른 반도체 메모리 장치는, 채널층(130)을 이용하여 누설 전류를 감소시킴과 동시에 도전 라인(120)과의 계면 특성을 개선할 수 있다. 구체적으로, 상술한 것처럼, 채널층(130)은 도전 라인(120) 상에 차례로 적층되는 제1 산화물 반도체막(132) 및 제2 산화물 반도체막(134)을 포함할 수 있다. 제1 산화물 반도체막(132)은 상대적으로 큰 결정도(crystallinity)를 가짐으로써, 높은 이동도(mobility)를 가지며 도전 라인(120)과의 계면 특성을 개선할 수 있다(예컨대, 도전 라인(120)과의 계면 저항을 감소시킬 수 있다). 또한, 제2 산화물 반도체막(134)은 비정질(amorphous) 산화물 반도체 물질을 포함함으로써, 누설 전류를 효과적으로 감소시킬 수 있다. 이에 따라, 성능이 향상된 반도체 메모리 장치가 제공될 수 있다.
도 5 및 도 6은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 5 및 도 6을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 주변 회로 소자(PT) 및 배선간 절연막(210)을 더 포함한다.
주변 회로 소자(PT) 및 배선간 절연막(210)은 기판(100) 상에 형성될 수 있다. 주변 회로 소자(PT)는 제어 소자들 및 더미 소자들을 포함하여, 기판(100) 상에 형성된 반도체 메모리 소자들의 기능을 제어할 수 있다. 배선간 절연막(210)은 주변 회로 소자(PT)를 덮을 수 있다.
몇몇 실시예에서, 주변 회로 소자(PT)는 기판(100)의 상면 상에 차례로 형성되는 제1 도전 패턴(220) 및 제2 도전 패턴(230)을 포함할 수 있다. 제1 도전 패턴(220) 및 제2 도전 패턴(230)은 반도체 메모리 소자들의 기능을 제어하기 위한 다양한 회로 소자들을 구성할 수 있다. 주변 회로 소자(PT)는 예를 들어, 트랜지스터 등의 다양한 능동 소자(active element)뿐만 아니라, 커패시터(capacitor), 레지스터(resistor), 인덕터(inductor) 등의 다양한 수동 소자(passive element)를 포함할 수도 있다.
몇몇 실시예에서, 주변 회로 소자(PT) 및 배선간 절연막(210)은 제1 층간 절연막(112) 아래에 배치될 수 있다. 예를 들어, 하부 절연막(110)은 배선간 절연막(210)의 상면 상에 적층될 수 있다. 제1 층간 절연막(112)은 하부 절연막(110)의 상면 상에 적층될 수 있다. 즉, 몇몇 실시예에 따른 반도체 메모리 장치는 COP(cell on peri) 구조를 가질 수 있다.
몇몇 실시예에서, 주변 회로 소자(PT)는 도전 라인(120)과 접속될 수 있다. 예를 들어, 배선간 절연막(210) 내에 주변 회로 소자(PT)와 접속되는 배선 패턴(240)이 형성될 수 있다. 또한, 하부 절연막(110)을 관통하여 도전 라인(120)과 배선 패턴(240)을 연결하는 접속 비아(250)가 형성될 수 있다. 이에 따라, 도전 라인(120)은 주변 회로 소자(PT)에 의해 제어될 수 있다.
도 7은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 7을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 제1 방향(X)에서 서로 이격되는 제1 채널층(130A) 및 제2 채널층(130B)을 포함한다.
예를 들어, 제1 채널층(130A)은 제1 채널 트렌치(112t1)의 상기 제1 측면을 따라 연장될 수 있고, 제2 채널층(130B)은 제1 채널 트렌치(112t1)의 상기 제2 측면을 따라 연장될 수 있다. 제1 채널층(130A) 및 제2 채널층(130B)은 제1 채널 트렌치(112t1) 내에서 서로 대향될 수 있다. 서로 대향되는 제1 채널층(130A) 및 제2 채널층(130B)은 서로 대향되는 트랜지스터 구조를 구현할 수 있다.
몇몇 실시예에서, 제1 채널층(130A)은 제1 게이트 절연층(140A)의 하면 및 측면을 따라 연장될 수 있고, 제2 채널층(130B)은 제2 게이트 절연층(140B)의 하면 및 측면을 따라 연장될 수 있다. 일례로, 제2 방향(Y)과 교차하는 단면에서, 제1 채널층(130A) 및 제2 채널층(130B)은 각각 "L"자 형태일 수 있다.
몇몇 실시예에서, 각각의 제1 채널층(130A) 및 제2 채널층(130B)의 일단은 대응되는 게이트 절연층들(140A, 140B)의 일단과 연속할 수 있다. 예를 들어, 제1 게이트 절연층(140A)의 하면을 따라 연장되는 제1 채널층(130A)의 일단은, 제1 게이트 절연층(140A)의 일단과 연속할 수 있다. 또한, 예를 들어, 제2 게이트 절연층(140B)의 하면을 따라 연장되는 제2 채널층(130B)의 일단은, 제2 게이트 절연층(140B)의 일단과 연속할 수 있다. 이는, 제1 채널층(130A) 및 제2 채널층(130B)을 형성하는 식각 공정의 특성에 기인할 수 있다.
몇몇 실시예에서, 제1 채널층(130A) 및 제2 채널층(130B)은 각각 도전 라인(120) 상에 차례로 적층되는 제1 산화물 반도체막(132) 및 제2 산화물 반도체막(134)을 포함할 수 있다.
도 8은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다. 도 9a 및 도 9b는 도 8의 R2 영역을 설명하기 위한 다양한 확대도들이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 8 내지 도 9a를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 게이트 절연층들(140A, 140B)은 각각 채널층(130) 상에 차례로 적층되는 제1 유전막(142) 및 제2 유전막(144)을 포함한다.
예를 들어, 제1 유전막(142)은 채널층(130)을 따라 컨포멀하게 연장될 수 있다. 제1 유전막(142)은 채널층(130)과 접촉할 수 있다. 제2 유전막(144)은 제1 유전막(142) 상에 형성될 수 있다. 제2 유전막(144)은 제1 유전막(142) 상에 컨포멀하게 연장될 수 있다.
제1 유전막(142)의 두께(TH41) 및 제2 유전막(144)의 두께(TH42)는 동일한 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 도시된 것과 달리, 제1 유전막(142)의 두께(TH41)는 제2 유전막(144)의 두께(TH42)보다 작을 수도 있고 그보다 클 수도 있음은 물론이다.
몇몇 실시예에서, 제2 유전막(144)은 제1 유전막(142)보다 큰 유전 상수(dielectric constant)를 가질 수 있다. 예를 들어, 제1 유전막(142)은 상대적으로 유전 상수가 작은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있고, 제2 유전막(144)은 상대적으로 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프튬 탄탈륨 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3) 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 예시적으로, 제1 유전막(142)은 실리콘 산화물을 포함할 수 있고, 제2 유전막(144)은 알루미늄 산화물 및 하프늄 산화물 중 적어도 하나를 포함할 수 있다.
실리콘 산화물 등 상대적으로 유전 상수가 작은 물질을 포함하는 제1 유전막(142)은 결함(defect)이 적어 몇몇 실시예에 따른 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다. 알루미늄 산화물 및 하프늄 산화물 등 상대적으로 유전 상수가 큰 물질을 포함하는 제2 유전막(144)은 누설 전류를 효과적으로 제어할 수 있고, 후속 공정에서 (예컨대, 수소(H) 침투 등으로 인해) 게이트 절연층들(140A, 140B)의 품질이 열화되는 것을 방지할 수 있다. 이에 따라, 성능이 더욱 향상된 반도체 메모리 장치가 제공될 수 있다.
도 8 및 도 9b를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 채널층(130)은 단일층으로 형성될 수 있다.
단일층으로 형성되는 채널층(130)은 산화물 반도체 물질을 포함할 수 있다. 몇몇 실시예에서, 채널층(130)은 인듐(In)을 포함하는 산화물 반도체 물질을 포함할 수 있다. 예시적으로, 채널층(130)은 IGZO, IGSO, ITZO, IZO, HIZO, IGO 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 채널층(130)은 도 1 내지 도 4에 관한 설명에서 상술한 제1 산화물 반도체막(132) 및 제2 산화물 반도체막(134) 중 하나일 수 있다.
도 10은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 컨택 라인(125) 및 컨택 패턴들(165A, 165B)을 더 포함한다.
컨택 라인(125)은 도전 라인(120)과 채널층(130) 사이에 개재될 수 있다. 예를 들어, 컨택 라인(125)은 도전 라인(120)의 상면을 따라 연장될 수 있다. 제1 채널 트렌치(112t1)의 하면을 따라 연장되는 채널층(130)의 일부는 컨택 라인(125)의 상면과 접촉할 수 있다.
컨택 라인(125)은 도전 라인(120)보다 채널층(130)과의 계면 특성이 우수한 물질을 포함할 수 있다. 예시적으로, 컨택 라인(125)은 ITO, 티타늄(Ti) 및 탄탈륨(Ta) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
컨택 패턴들(165A, 165B)은 채널층(130)과 랜딩 패드들(160A, 160B) 사이에 개재될 수 있다. 예를 들어, 컨택 패턴들(165A, 165B)은 채널층(130)의 상부와 접촉할 수 있다. 랜딩 패드들(160A, 160B)은 컨택 패턴들(165A, 165B)의 상면 상에 배치될 수 있다.
몇몇 실시예에서, 컨택 패턴들(165A, 165B)은 제1 방향(X)에서 서로 이격되는 제1 컨택 패턴(165A) 및 제2 컨택 패턴(165B)을 포함할 수 있다. 제1 컨택 패턴(165A)은 채널층(130)과 제1 랜딩 패드(160A)를 연결할 수 있고, 제2 컨택 패턴(165B)은 채널층(130)과 제2 랜딩 패드(160B)를 연결할 수 있다.
컨택 패턴들(165A, 165B)은 랜딩 패드들(160A, 160B)보다 채널층(130)과의 계면 특성이 우수한 물질을 포함할 수 있다. 예시적으로, 컨택 패턴들(165A, 165B)은 ITO, 티타늄(Ti) 및 탄탈륨(Ta) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 10에서, 컨택 라인(125) 및 컨택 패턴들(165A, 165B)을 모두 포함하는 반도체 메모리 장치만을 설명하였으나, 이는 예시적인 것일 뿐이다. 다른 예에서, 컨택 라인(125) 및 컨택 패턴들(165A, 165B) 중 어느 하나는 생략될 수도 있음은 물론이다.
이하에서, 도 1 내지 도 34를 참조하여, 예시적인 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명한다.
도 11 내지 도 31은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 10을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11 내지 도 13을 참조하면, 기판(100) 상에 도전 라인(120) 및 제1 층간 절연막(112)을 형성한다. 참고적으로, 도 12는 도 11의 A-A 및 B-B를 따라 절단한 단면도이고, 도 13은 도 11의 C-C 및 D-D를 따라 절단한 단면도이다.
예를 들어, 기판(100) 상에 하부 절연막(110)이 형성될 수 있고, 하부 절연막(110) 상에 도전 라인(120)이 형성될 수 있다. 도전 라인(120)은 제1 방향(X)으로 길게 연장될 수 있다. 복수의 도전 라인(120)들은 각각 제1 방향(X)으로 연장되며, 제1 방향(X)과 교차하는 제2 방향(Y)에서 등간격으로 이격될 수 있다.
제1 층간 절연막(112)은 하부 절연막(110) 상에 형성될 수 있다. 제1 층간 절연막(112)은 하부 절연막(110)의 상면 및 도전 라인(120)의 상면을 덮을 수 있다.
도 14 내지 도 16을 참조하면, 제1 층간 절연막(112) 내에 제1 채널 트렌치(112t1)를 형성한다. 참고적으로, 도 15는 도 14의 A-A 및 B-B를 따라 절단한 단면도이고, 도 16은 도 14의 C-C 및 D-D를 따라 절단한 단면도이다.
제1 채널 트렌치(112t1)는 제2 방향(Y)으로 길게 연장되어 도전 라인(120)을 가로지를 수 있다. 복수의 제1 채널 트렌치(112t1)들은 각각 제2 방향(Y)으로 연장되며, 제1 방향(X)에서 등간격으로 이격될 수 있다. 제1 채널 트렌치(112t1)의 하면은 도전 라인(120)의 상면의 일부를 노출시킬 수 있다. 이로 인해, 각각 제2 방향(Y)으로 연장되며 제1 채널 트렌치(112t1)에 의해 서로 이격되는 복수의 절연 패턴들(제1 층간 절연막(112))이 형성될 수 있다.
도 17 내지 도 19를 참조하면, 제1 채널 트렌치(112t1) 내에 채널층(130)을 형성한다. 참고적으로, 도 18은 도 17의 A-A 및 B-B를 따라 절단한 단면도이고, 도 19는 도 17의 C-C 및 D-D를 따라 절단한 단면도이다.
예를 들어, 도전 라인(120) 및 제1 층간 절연막(112)을 따라 컨포멀하게 연장되는 산화물 반도체막이 형성될 수 있다. 상기 산화물 반도체막은 예를 들어, 원자층 증착(atomic layer deposition, ALD) 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
이어서, 채널층(130) 상에 희생막(310)이 형성될 수 있다. 희생막(310)은 제1 채널 트렌치(112t1)를 채우도록 형성될 수 있다. 이어서, 제1 층간 절연막(112)의 상면을 노출시키는 평탄화 공정이 수행될 수 있다. 이로 인해, 제1 채널 트렌치(112t1)의 프로파일을 따라 연장되는 채널층(130)이 형성될 수 있다. 또한, 제1 층간 절연막(112)에 의해 서로 이격되어 제1 방향(X)을 따라 배열되는 복수의 채널층(130)들이 형성될 수 있다. 상기 평탄화 공정은 예를 들어, 화학적 기계적 연마(chemical mechanical polishing, CMP) 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 채널층(130)은 도전 라인(120) 상에 차례로 적층되는 제1 산화물 반도체막(132) 및 제2 산화물 반도체막(134)을 포함할 수 있다. 예를 들어, 도전 라인(120) 및 제1 층간 절연막(112)을 따라 컨포멀하게 연장되는 제1 산화물 반도체막(132)이 형성될 수 있다. 이어서, 제1 산화물 반도체막(132)을 따라 컨포멀하게 연장되는 제2 산화물 반도체막(134)이 형성될 수 있다.
몇몇 실시예에서, 제1 산화물 반도체막(132)은 제2 산화물 반도체막(134)보다 큰 결정도(crystallinity)를 가질 수 있다. 예를 들어, 제1 산화물 반도체막(132)은 결정성(crystalline) 또는 부분 결정성(semi-crystalline) 산화물 반도체 물질을 포함할 수 있고, 제2 산화물 반도체막(134)은 비정질(amorphous) 산화물 반도체 물질을 포함할 수 있다.
도 20 내지 도 22를 참조하면, 채널층(130)을 절단하는 분리 트렌치(130t)를 형성한다. 참고적으로, 도 21은 도 20의 A-A 및 B-B를 따라 절단한 단면도이고, 도 22는 도 20의 C-C 및 D-D를 따라 절단한 단면도이다.
분리 트렌치(130t)는 희생막(310) 및 채널층(130)을 패터닝함으로써 형성될 수 있다. 분리 트렌치(130t)는 제1 방향(X)으로 연장되어, 제1 채널 트렌치(112t1) 내에서 제2 방향(Y)으로 연장되는 채널층(130)을 절단할 수 있다. 이에 따라, 복수의 채널층(130)들은 제1 방향(X) 및 제2 방향(Y)에서 서로 이격되어 행렬(matrix) 형태로 배열될 수 있다. 희생막(310) 및 채널층(130)을 패터닝하는 것은 예를 들어, 건식 식각 공정에 의해 수행될 수 있으나, 이에 제한되는 것은 아니다. 분리 트렌치(130t)가 형성된 후에, 희생막(310)은 제거될 수 있다.
몇몇 실시예에서, 제1 층간 절연막(112) 내에 제2 채널 트렌치(112t2)가 형성될 수 있다. 제2 채널 트렌치(112t2)는 제1 층간 절연막(112)의 측면으로부터 인입될 수 있다. 이로 인해, 제1 채널 트렌치(112t1)에 의해 정의되는 제1 층간 절연막(112)의 폭(W11)은, 제2 채널 트렌치(112t2)에 의해 정의되는 필링 절연막(114)의 폭(W12)보다 클 수 있다. 예를 들어, 희생막(310) 및 채널층(130)을 패터닝하는 것은, 제1 층간 절연막(112)의 일부와 중첩되도록 수행될 수 있다. 이로 인해, 채널층(130)은 완전히 절단될 수 있다.
도 23 내지 도 25를 참조하면, 채널층(130) 상에 차례로 예비 게이트 절연층(140) 및 예비 게이트 전극층(150)을 형성한다. 참고적으로, 도 24는 도 23의 A-A 및 B-B를 따라 절단한 단면도이고, 도 25는 도 23의 C-C 및 D-D를 따라 절단한 단면도이다.
예를 들어, 예비 게이트 절연층(140) 및 예비 게이트 전극층(150)은 각각 채널층(130)을 따라 컨포멀하게 연장될 수 있다. 예비 게이트 절연층(140)은 실리콘 산화물, 실리콘 산질화물, 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 예비 게이트 전극층(150)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다.
도 26 내지 도 28을 참조하면, 예비 게이트 절연층(140) 및 예비 게이트 전극층(150)을 절단하여 게이트 절연층들(140A, 140B) 및 게이트 전극들(150A, 150B)을 형성한다. 참고적으로, 도 27은 도 26의 A-A 및 B-B를 따라 절단한 단면도이고, 도 28은 도 26의 C-C 및 D-D를 따라 절단한 단면도이다.
예를 들어, 제1 채널 트렌치(112t1) 내의 예비 게이트 절연층(140) 및 예비 게이트 전극층(150)을 절단하는 식각 공정이 수행될 수 있다. 이에 따라, 제1 채널 트렌치(112t1) 내에, 제1 방향(X)에서 서로 이격되는 제1 게이트 전극(150A) 및 제2 게이트 전극(150B)을 포함하는 게이트 전극들(150A, 150B)이 형성될 수 있다. 또한, 제1 채널 트렌치(112t1) 내에, 제1 방향(X)에서 서로 이격되는 제1 게이트 절연층(140A) 및 제2 게이트 절연층(140B)을 포함하는 게이트 절연층들(140A, 140B)이 형성될 수 있다.
몇몇 실시예에서, 예비 게이트 절연층(140)을 절단하는 것은, 예비 게이트 전극층(150)을 절단하는 것과 동시에 수행될 수 있다. 이러한 경우에, 각각의 게이트 절연층들(140A, 140B)의 일단은 대응되는 게이트 전극들(150A, 150B)의 측면과 연속할 수 있다.
몇몇 실시예에서, 예비 게이트 절연층(140) 및 예비 게이트 전극층(150)이 절단될 때, 채널층(130)은 절단되지 않을 수 있다.
도 29 내지 도 31을 참조하면, 채널층(130) 상에 랜딩 패드들(160A, 160B)을 형성한다. 참고적으로, 도 30은 도 29의 A-A 및 B-B를 따라 절단한 단면도이고, 도 31은 도 29의 C-C 및 D-D를 따라 절단한 단면도이다.
예를 들어, 채널층(130), 게이트 절연층들(140A, 140B) 및 게이트 전극들(150A, 150B) 상에, 제1 채널 트렌치(112t1)를 채우는 필링 절연막(114)이 형성될 수 있다. 이어서, 제1 층간 절연막(112) 및 필링 절연막(114) 상에 제2 층간 절연막(116)이 형성될 수 있다. 랜딩 패드들(160A, 160B)은 제2 층간 절연막(116)을 관통하여 채널층(130)의 상부와 접속되도록 형성될 수 있다.
이어서, 도 1 내지 도 4를 참조하면, 랜딩 패드들(160A, 160B) 상에 커패시터 구조체들(170A, 170B)을 형성한다.
예를 들어, 랜딩 패드들(160A, 160B) 상에, 랜딩 패드들(160A, 160B)과 대응되도록 배열되는 하부 전극들(172A, 172B)이 형성될 수 있다. 이어서, 하부 전극들(172A, 172B) 상에, 차례로 커패시터 유전층(174) 및 상부 전극(176)이 형성될 수 있다. 이에 따라, 성능이 향상된 반도체 메모리 장치의 제조 방법이 제공될 수 있다.
도 32는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다. 참고적으로, 도 32는 도 23 내지 도 25 이후의 단계를 설명하기 위한 중간 단계 도면이다.
도 32를 참조하면, 채널층(130)을 절단한다.
예를 들어, 제1 채널 트렌치(112t1) 내에, 제2 방향(Y)으로 연장되어 채널층(130)을 절단하는 트렌치가 형성될 수 있다. 이에 따라, 제1 채널 트렌치(112t1) 내에, 제1 방향(X)에서 서로 이격되는 제1 채널층(130A) 및 제2 채널층(130B)이 형성될 수 있다.
몇몇 실시예에서, 채널층(130)을 절단하는 것은, 예비 게이트 절연층(140) 및 예비 게이트 전극층(150)을 절단하는 것과 동시에 수행될 수 있다. 이러한 경우에, 각각의 제1 채널층(130A) 및 제2 채널층(130B)의 일단은 대응되는 게이트 절연층들(140A, 140B)의 일단과 연속할 수 있다.
몇몇 실시예에서, 제1 채널층(130A) 및 제2 채널층(130B)은 각각 도전 라인(120) 상에 차례로 적층되는 제1 산화물 반도체막(132) 및 제2 산화물 반도체막(134)을 포함할 수 있다.
이어서, 도 29 내지 도 31을 이용하여 상술한 단계가 수행될 수 있다. 이에 따라, 도 7을 이용하여 상술한 반도체 메모리 장치가 제조될 수 있다.
도 33 및 도 34는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다. 참고적으로, 도 32는 도 20 내지 도 22 이후의 단계를 설명하기 위한 중간 단계 도면이다.
도 33 및 도 34를 참조하면, 예비 게이트 절연층(140)은 채널층(130) 상에 차례로 적층되는 제1 유전막(142) 및 제2 유전막(144)을 포함한다.
예를 들어, 채널층(130)을 따라 컨포멀하게 연장되는 제1 유전막(142)이 형성될 수 있다. 이어서, 제1 유전막(142)을 따라 컨포멀하게 연장되는 제2 유전막(144)이 형성될 수 있다.
몇몇 실시예에서, 제2 유전막(144)은 제1 유전막(142)보다 큰 유전 상수(dielectric constant)를 가질 수 있다. 예를 들어, 제1 유전막(142)은 상대적으로 유전 상수가 작은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있고, 제2 유전막(144)은 상대적으로 유전 상수가 큰 고유전율 물질을 포함할 수 있다.
이어서, 도 26 내지 도 31을 이용하여 상술한 단계가 수행될 수 있다. 이에 따라, 도 8 및 도 9a를 이용하여 상술한 반도체 메모리 장치가 제조될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 하부 절연막
112: 제1 층간 절연막 114: 필링 절연막
116: 제2 층간 절연막 118: 제3 층간 절연막
120: 도전 라인 130: 채널층
132: 제1 산화물 반도체막 134: 제2 산화물 반도체막
140A: 제1 게이트 절연층 140B: 제2 게이트 절연층
142: 제1 유전막 144: 제2 유전막
150A: 제1 게이트 전극 150B: 제2 게이트 전극
160A: 제1 랜딩 패드 160B: 제2 랜딩 패드
170A: 제1 커패시터 구조체 170B: 제2 커패시터 구조체
172A: 제1 하부 전극 172B: 제2 하부 전극
174: 커패시터 유전층 176: 상부 전극

Claims (20)

  1. 기판 상에, 제1 방향으로 연장되는 도전 라인;
    상기 기판 상에, 상기 도전 라인을 노출시키며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 채널 트렌치를 포함하는 제1 층간 절연막;
    상기 채널 트렌치의 하면 및 측면을 따라 연장되는 채널층;
    상기 채널 트렌치 내에, 상기 제1 방향에서 서로 이격되어 상기 제2 방향으로 각각 연장되는 제1 게이트 전극 및 제2 게이트 전극;
    상기 채널층과 상기 제1 게이트 전극 사이의 제1 게이트 절연층; 및
    상기 채널층과 상기 제2 게이트 전극 사이의 제2 게이트 절연층을 포함하되,
    상기 채널층은 상기 도전 라인 상에 차례로 적층되는 제1 산화물 반도체막 및 제2 산화물 반도체막을 포함하고,
    상기 제1 산화물 반도체막은 상기 제2 산화물 반도체막보다 큰 결정도(crystallinity)를 갖는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 게이트 절연층은 상기 제1 게이트 전극의 하면 및 측면을 따라 연장되고,
    상기 제2 게이트 절연층은 상기 제2 게이트 전극의 하면 및 측면을 따라 연장되는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 제1 산화물 반도체막 및 상기 제2 산화물 반도체막은 각각 인듐(In)을 포함하는 산화물 반도체 물질을 포함하는 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 제1 산화물 반도체막은 스피넬 IGZO(spinel IGZO) 및 CAAC IGZO(c-axis aligned crystalline IGZO) 중 적어도 하나를 포함하는 반도체 메모리 장치.
  5. 제 3항에 있어서,
    상기 제2 산화물 반도체막은 비정질 IGZO(amorphous IGZO), 비정질 ITO(amorphous ITO), 비정질 IGTO(amorphous IGTO) 중 적어도 하나를 포함하는 반도체 메모리 장치.
  6. 제 1항에 있어서,
    각각의 상기 제1 게이트 절연층 및 상기 제2 게이트 절연층은, 상기 채널층 상에 차례로 적층되는 제1 유전막 및 제2 유전막을 포함하고,
    상기 제2 유전막은 상기 제1 유전막보다 큰 유전 상수(dielectric constant)를 갖는 반도체 메모리 장치.
  7. 제 1항에 있어서,
    상기 채널층은 상기 제1 방향으로 연장되어 상기 채널층을 절단하는 분리 트렌치를 포함하는 반도체 메모리 장치.
  8. 제 1항에 있어서,
    상기 제1 층간 절연막 상에, 상기 제1 게이트 전극에 인접하는 상기 채널층의 일단과 접속되는 제1 커패시터 구조체와,
    상기 제1 층간 절연막 상에, 상기 제2 게이트 전극에 인접하는 상기 채널층의 타단과 접속되는 제2 커패시터 구조체를 더 포함하는 반도체 메모리 장치.
  9. 제 1항에 있어서,
    상기 기판 상에, 상기 도전 라인과 전기적으로 연결되는 주변 회로 소자와,
    상기 기판 상에, 상기 주변 회로 소자를 덮는 배선간 절연막을 더 포함하되,
    상기 제1 층간 절연막은 상기 배선간 절연막의 상면 상에 적층되는 반도체 메모리 장치.
  10. 기판 상에, 제1 방향으로 연장되는 도전 라인;
    상기 기판 상에, 상기 도전 라인을 노출시키며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 채널 트렌치를 포함하는 제1 층간 절연막;
    상기 채널 트렌치의 하면 및 측면을 따라 연장되는 채널층;
    상기 채널 트렌치 내에, 상기 제2 방향으로 연장되는 제1 게이트 전극; 및
    상기 채널층과 상기 제1 게이트 전극 사이의 제1 게이트 절연층을 포함하되,
    상기 채널층은 상기 도전 라인 상에 차례로 적층되는 제1 산화물 반도체막 및 제2 산화물 반도체막을 포함하고,
    상기 제1 산화물 반도체막은 상기 제2 산화물 반도체막보다 큰 결정도(crystallinity)를 갖고,
    상기 제1 게이트 절연층은 상기 채널층 상에 차례로 적층되는 제1 유전막 및 제2 유전막을 포함하고,
    상기 제2 유전막은 상기 제1 유전막보다 큰 유전 상수(dielectric constant)를 갖는 반도체 메모리 장치.
  11. 제 10항에 있어서,
    상기 제1 게이트 절연층은 상기 제1 게이트 전극의 하면 및 측면을 따라 연장되는 반도체 메모리 장치.
  12. 제 11항에 있어서,
    상기 제1 게이트 절연층의 일단은 상기 제1 게이트 전극의 측면과 연속하는 반도체 메모리 장치.
  13. 제 10항에 있어서,
    상기 제1 유전막은 실리콘 산화물을 포함하는 반도체 메모리 장치.
  14. 제 10항에 있어서,
    상기 제2 유전막은 알루미늄 산화물 및 하프늄 산화물 중 적어도 하나를 포함하는 반도체 메모리 장치.
  15. 기판 상에, 제1 방향으로 연장되는 비트 라인;
    상기 기판 상에, 상기 비트 라인을 노출시키며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 채널 트렌치를 포함하는 제1 층간 절연막;
    상기 채널 트렌치의 하면 및 측면을 따라 연장되는 채널층;
    상기 채널 트렌치 내에, 상기 제1 방향에서 서로 이격되어 상기 제2 방향으로 각각 연장되는 제1 워드 라인 및 제2 워드 라인;
    상기 채널층과 상기 제1 워드 라인 사이의 제1 게이트 절연층;
    상기 채널층과 상기 제2 워드 라인 사이의 제2 게이트 절연층;
    상기 제1 층간 절연막 상에, 상기 제1 워드 라인에 인접하는 상기 채널층의 일단과 접속되는 제1 커패시터 구조체; 및
    상기 제1 층간 절연막 상에, 상기 제2 워드 라인에 인접하는 상기 채널층의 타단과 접속되는 제2 커패시터 구조체를 포함하되,
    상기 채널층은 상기 비트 라인 상에 차례로 적층되는 제1 산화물 반도체막 및 제2 산화물 반도체막을 포함하고,
    상기 제1 산화물 반도체막은 상기 제2 산화물 반도체막보다 큰 결정도(crystallinity)를 갖는 반도체 메모리 장치.
  16. 제 15항에 있어서,
    상기 제1 층간 절연막 상에, 상기 제1 층간 절연막을 덮는 필링 절연막과,
    상기 필링 절연막을 관통하여, 상기 채널층의 일단과 상기 제1 커패시터 구조체를 연결하는 제1 랜딩 패드와,
    상기 필링 절연막을 관통하여, 상기 채널층의 타단과 상기 제2 커패시터 구조체를 연결하는 제2 랜딩 패드를 더 포함하는 반도체 메모리 장치.
  17. 제 16항에 있어서,
    상기 제1 랜딩 패드는 상기 채널층의 측면의 적어도 일부와 접촉하는 반도체 메모리 장치.
  18. 제 16항에 있어서,
    상기 채널층의 일단과 상기 제1 랜딩 패드 사이에 개재되는 컨택 패턴을 더 포함하되,
    상기 컨택 패턴은 ITO, 티타늄(Ti) 및 탄탈륨(Ta) 중 적어도 하나를 포함하는 반도체 메모리 장치.
  19. 제 15항에 있어서,
    상기 비트 라인과 상기 채널층 사이에 개재되는 컨택 라인을 더 포함하되,
    상기 컨택 라인은 ITO, 티타늄(Ti) 및 탄탈륨(Ta) 중 적어도 하나를 포함하는 반도체 메모리 장치.
  20. 기판 상에, 제1 방향으로 연장되는 도전 라인을 형성하고,
    상기 기판 상에, 상기 도전 라인을 노출시키며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 채널 트렌치를 포함하는 제1 층간 절연막을 형성하고,
    상기 채널 트렌치의 하면 및 측면을 따라 연장되는 채널층을 형성하고,
    상기 채널층 상에, 상기 채널층을 따라 연장되는 예비 게이트 절연층을 형성하고,
    상기 게이트 절연층 상에, 상기 예비 게이트 절연층을 따라 연장되는 예비 게이트 전극층을 형성하고,
    상기 예비 게이트 전극층을 절단하여, 상기 제1 방향에서 서로 이격되는 제1 게이트 전극 및 제2 게이트 전극을 형성하는 것을 포함하되,
    상기 채널층을 형성하는 것은, 상기 도전 라인 상에 제1 산화물 반도체막 및 제2 산화물 반도체막을 차례로 적층하는 것을 포함하고,
    상기 제1 산화물 반도체막은 상기 제2 산화물 반도체막보다 큰 결정도(crystallinity)를 갖는 반도체 메모리 장치의 제조 방법.
KR1020210004360A 2021-01-13 2021-01-13 반도체 메모리 장치 및 그 제조 방법 KR20220102242A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020210004360A KR20220102242A (ko) 2021-01-13 2021-01-13 반도체 메모리 장치 및 그 제조 방법
US17/400,218 US20220223732A1 (en) 2021-01-13 2021-08-12 Semiconductor memory device and method for fabricating the same
TW110144643A TW202228247A (zh) 2021-01-13 2021-11-30 半導體記憶體裝置
CN202210020435.7A CN114765209A (zh) 2021-01-13 2022-01-10 半导体存储器装置及制造其的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210004360A KR20220102242A (ko) 2021-01-13 2021-01-13 반도체 메모리 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20220102242A true KR20220102242A (ko) 2022-07-20

Family

ID=82322537

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210004360A KR20220102242A (ko) 2021-01-13 2021-01-13 반도체 메모리 장치 및 그 제조 방법

Country Status (4)

Country Link
US (1) US20220223732A1 (ko)
KR (1) KR20220102242A (ko)
CN (1) CN114765209A (ko)
TW (1) TW202228247A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240030234A (ko) * 2022-08-30 2024-03-07 삼성전자주식회사 채널 구조물을 포함하는 반도체 소자
KR20240030818A (ko) * 2022-08-31 2024-03-07 삼성전자주식회사 반도체 메모리 장치
TWI805480B (zh) * 2022-09-08 2023-06-11 力晶積成電子製造股份有限公司 半導體裝置的製造方法
KR20240044721A (ko) * 2022-09-29 2024-04-05 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
CN116761423B (zh) * 2023-02-08 2024-03-01 北京超弦存储器研究院 3d堆叠的半导体器件及其制造方法、3d存储器、电子设备

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9653614B2 (en) * 2012-01-23 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6208469B2 (ja) * 2012-05-31 2017-10-04 株式会社半導体エネルギー研究所 半導体装置
JP7051511B2 (ja) * 2018-03-21 2022-04-11 キオクシア株式会社 半導体装置及びその製造方法
US11462541B2 (en) * 2018-12-17 2022-10-04 Intel Corporation Memory cells based on vertical thin-film transistors
US11164885B2 (en) * 2018-12-27 2021-11-02 SK Hynix Inc. Nonvolatile memory device having multiple numbers of channel layers
US11610894B2 (en) * 2019-06-28 2023-03-21 Intel Corporation Capacitor separations in dielectric layers
US11832438B2 (en) * 2019-06-28 2023-11-28 Intel Corporation Capacitor connections in dielectric layers

Also Published As

Publication number Publication date
US20220223732A1 (en) 2022-07-14
CN114765209A (zh) 2022-07-19
TW202228247A (zh) 2022-07-16

Similar Documents

Publication Publication Date Title
KR20220102242A (ko) 반도체 메모리 장치 및 그 제조 방법
US11729986B2 (en) Ferroelectric memory device and method of forming the same
KR20210014018A (ko) 반도체 메모리 소자 및 반도체 메모리 소자의 제조 방법
US11955549B2 (en) Layered structure, semiconductor device including the same, and manufacturing method thereof
US11901297B2 (en) Semiconductor memory device including wiring contact plugs
US11417772B2 (en) Semiconductor device
US20220157955A1 (en) Semiconductor device
US11063036B2 (en) Semiconductor device and method for fabricating the same
TW202331852A (zh) 半導體裝置
CN115884590A (zh) 半导体装置
KR20230123345A (ko) 반도체 메모리 소자
KR20230016875A (ko) 반도체 장치 및 그 제조 방법
TW202145513A (zh) 記憶體元件
US11903184B2 (en) Semiconductor memory devices and methods for fabricating the same
US20230402500A1 (en) Capacitor structure, semiconductor memory device including the structure, and method for manufacturing the structure
TWI759123B (zh) 鐵電記憶體裝置及其形成方法
US20220199789A1 (en) Semiconductor device and method of fabricating the same
KR20240072977A (ko) 반도체 장치
KR20230121691A (ko) 반도체 장치 및 그 제조 방법
TW202408014A (zh) 半導體元件
CN115810653A (zh) 半导体装置
KR20230144284A (ko) 반도체 장치
KR20230133149A (ko) 반도체 메모리 소자
KR20230157650A (ko) 반도체 장치
KR20230131544A (ko) 반도체 장치