KR20230016875A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

성능 및 신뢰성이 향상된 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 기판 상에, 제1 방향으로 연장되는 도전 라인, 도전 라인 상에, 제1 금속 원소를 포함하는 제1 결정성 산화물 반도체 물질을 포함하는 제1 산화물 반도체막, 도전 라인 상에, 제1 산화물 반도체막과 접촉하며, 도전 라인과 접속되는 제2 산화물 반도체막, 제2 산화물 반도체막의 측면 상에, 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 및 제2 산화물 반도체막 및 게이트 전극 상에, 제2 산화물 반도체막과 접속되는 커패시터 구조체를 포함하되, 제2 산화물 반도체막은, 제1 금속 원소 및 제1 금속 원소와 다른 제2 및 제3 금속 원소를 포함하는 제2 결정성 산화물 반도체 물질을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 산화물 반도체를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치가 점점 고집적화됨에 따라, 반도체 장치의 누설 전류(leakage current) 특성 제어가 중요해지고 있다. 반도체 장치의 누설 전류를 감소시키기 위해, 산화물 반도체 물질(예컨대, IGZO; indium gallium zinc oxide)을 포함하는 채널층이 연구되고 있다. 산화물 반도체 물질은 실리콘(Si)과 유사한 온-전류(on-current)를 가지면서도 높은 밴드갭(band gap) 에너지를 가짐으로써 뛰어난 누설 전류 특성을 갖는다.
한편, 산화물 반도체 물질은 증착 방식 또는 후처리(post-treatment) 방식 등에 따라 다양한 결정성을 가질 수 있고, 결정성에 따라 다양한 전기적 특성 및 안정성을 가질 수 있다. 이에 따라, 산화물 반도체 물질을 포함하는 채널층을 효율적으로 이용하기 위해, 산화물 반도체 물질의 결정성을 제어할 수 있는 기술이 요구되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 성능 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 성능 및 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 기판 상에, 제1 방향으로 연장되는 도전 라인, 도전 라인 상에, 제1 금속 원소를 포함하는 제1 결정성 산화물 반도체 물질을 포함하는 제1 산화물 반도체막, 도전 라인 상에, 제1 산화물 반도체막과 접촉하며, 도전 라인과 접속되는 제2 산화물 반도체막, 제2 산화물 반도체막의 측면 상에, 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 및 제2 산화물 반도체막 및 게이트 전극 상에, 제2 산화물 반도체막과 접속되는 커패시터 구조체를 포함하되, 제2 산화물 반도체막은, 제1 금속 원소 및 제1 금속 원소와 다른 제2 및 제3 금속 원소를 포함하는 제2 결정성 산화물 반도체 물질을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 기판 상에, 제1 방향으로 연장되는 도전 라인, 기판 상에, 도전 라인의 측면을 덮는 하부 산화막, 도전 라인 상에, 제1 금속 원소를 포함하는 제1 결정성 산화물 반도체 물질을 포함하는 제1 산화물 반도체막, 도전 라인 및 하부 산화막 상에, 제1 방향과 교차하는 제2 방향으로 연장되어 하부 산화막의 적어도 일부 및 제1 산화물 반도체막의 적어도 일부를 노출시키는 채널 트렌치를 포함하는 분리 절연막, 채널 트렌치의 적어도 일부를 따라 연장되어 하부 산화막 및 제1 산화물 반도체막과 접촉하고, 도전 라인과 접속되는 제2 산화물 반도체막, 제2 산화물 반도체막 상의 채널 트렌치 내에, 제2 방향으로 연장되는 제1 게이트 전극, 및 분리 절연막 상에, 제2 산화물 반도체막과 접속되는 커패시터 구조체를 포함하되, 제2 산화물 반도체막은, 제1 금속 원소 및 제1 금속 원소와 다른 제2 및 제3 금속 원소를 포함하는 제2 결정성 산화물 반도체 물질을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 기판, 기판 상에, 제1 금속 원소를 포함하는 제1 결정성 산화물 반도체 물질을 포함하는 제1 산화물 반도체막, 제1 산화물 반도체막 상에, 제1 금속 원소 및 제1 금속 원소와 다른 제2 및 제3 금속 원소를 포함하는 제2 결정성 산화물 반도체 물질을 포함하는 제2 산화물 반도체막, 및 제2 산화물 반도체막 상의 게이트 전극을 포함하되, 제2 산화물 반도체막으로부터 멀어지는 방향에서, 제1 산화물 반도체막 내의 제3 금속 원소의 농도 감소율은, 제1 산화물 반도체막 내의 제1 금속 원소의 농도 감소율보다 크다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 단면도이다.
도 2는 도 1의 제1 산화물 반도체층 및 제2 산화물 반도체층을 설명하기 위한 예시적인 그래프이다.
도 3은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 4는 도 3의 A-A를 따라 절단한 단면도이다.
도 5는 도 3의 B-B를 따라 절단한 단면도이다.
도 6은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다른 예시적인 레이아웃도이다.
도 7은 도 6의 C1-C1을 따라 절단한 단면도이다.
도 8은 도 6의 D1-D1을 따라 절단한 단면도이다.
도 9 내지 도 11은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다양한 예시적인 단면도들이다.
도 12는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다른 예시적인 레이아웃도이다.
도 13은 도 12의 C2-C2를 따라 절단한 단면도이다.
도 14는 도 12의 D2-D2를 따라 절단한 단면도이다.
도 15 내지 도 17은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다양한 예시적인 단면도들이다.
도 18은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다른 예시적인 레이아웃도이다.
도 19는 도 18의 C3-C3을 따라 절단한 단면도이다.
도 20은 도 18의 D3-D3을 따라 절단한 단면도이다.
도 21 내지 도 23은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다양한 예시적인 단면도들이다.
도 24 내지 도 27은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 28 내지 도 30은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 31 내지 도 33은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 23을 참조하여, 예시적인 실시예들에 따른 반도체 장치를 설명한다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 단면도이다. 도 2는 도 1의 제1 산화물 반도체층 및 제2 산화물 반도체층을 설명하기 위한 예시적인 그래프이다.
도 1에서, 몇몇 실시예에 따른 반도체 장치의 예시로서 평면형 채널 영역을 포함하는 평면형 트랜지스터(planar FET)만을 도시하였으나, 이는 예시적인 것일 뿐이다. 다른 예로, 몇몇 실시예에 따른 반도체 장치는 핀형 트랜지스터(Fin FET), 터널링 트랜지스터(tunneling FET), 나노와이어(nanowire) 또는 나노시트(nanosheet)를 포함하는 트랜지스터, VFET(Vertical FET), CFET(Complementary FET), 또는 3차원(3D) 트랜지스터를 포함할 수도 있음은 물론이다. 또는, 몇몇 실시예에 따른 반도체 장치는 각각 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 및 도 2를 참조하면, 몇몇 실시예에 따른 반도체 장치는 제1 기판(10), 제1 산화물 반도체막(12), 제2 산화물 반도체막(14), 소스/드레인 영역(16), 게이트 구조체(20), 층간 절연막(30) 및 소스/드레인 콘택(35)을 포함한다.
제1 기판(10)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 제1 기판(10)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수도 있다. 또는, 제1 기판(10)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 산화물 반도체막(12)은 제1 기판(10) 상에 형성될 수 있다. 예를 들어, 제1 산화물 반도체막(12)은 제1 기판(10)의 상면의 일부를 따라 연장될 수 있다. 제1 산화물 반도체막(12)은 결정성을 갖는 제1 결정성 산화물 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제1 결정성 산화물 반도체 물질은 다결정(polycrystalline) 구조, 스피넬(spinel) 결정 구조, CAAC(c-axis aligned crystalline) 구조 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 상기 제1 결정성 산화물 반도체 물질은 제1 금속 원소를 포함하는 2원계 또는 3원계 산화물 반도체 물질, 또는 서로 다른 제1 및 제2 금속 원소를 포함하는 3원계 산화물 반도체 물질을 포함할 수 있다. 상기 2원계 또는 3원계 산화물 반도체 물질은 예를 들어, ZnO(zinc oxide, ZnxO), GaO(gallium oxide, GaxO), TiO(tin oxide, TixO), ZnON(zinc oxynitride, ZnxOyN), IZO(indium zinc oxide, InxZnyO), GZO(gallium zinc oxide, GaxZnyO), TZO(tin zinc oxide, SnxZnyO) 및 TGO(tin gallium oxide, SnxGayO) 중 하나일 수 있으나, 이에 제한되는 것은 아니다.
제2 산화물 반도체막(14)은 제1 산화물 반도체막(12) 상에 형성될 수 있다. 예를 들어, 제2 산화물 반도체막(14)은 제1 산화물 반도체막(12)의 상면을 따라 연장될 수 있다. 제2 산화물 반도체막(14)은 제1 산화물 반도체막(12)과 접촉할 수 있다. 본 명세서에서, 일 구성요소가 다른 구성 요소와 "접촉"하는 것으로 지칭되는 것은, 중간에 다른 구성요소가 개재되지 않고 직접(directly) 접촉하는 것을 나타낸다. 제2 산화물 반도체막(14)은 결정성을 갖는 제2 결정성 산화물 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제2 결정성 산화물 반도체 물질은 다결정(polycrystalline) 구조, 스피넬(spinel) 결정 구조, CAAC(c-axis aligned crystalline) 구조 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 상기 제2 결정성 산화물 반도체 물질은 상기 제1 및 제2 금속 원소 및 상기 제1 및 제2 금속 원소와 다른 제3 금속 원소를 포함하는 4원계 산화물 반도체 물질을 포함할 수 있다. 상기 4원계 산화물 반도체 물질은 예를 들어, IGZO(indium gallium zinc oxide, InxGayZnzO,), IGSO(indium gallium silicon oxide, InxGaySizO), ITZO(indium tin zinc oxide, InxSnyZnzO), ITGO(indium tin gallium oxide, InxSnyGazO), ZZTO(zirconium zinc tin oxide, ZrxZnySnzO), HIZO(hafnium indium zinc oxide, HfxInyZnzO), GZTO(gallium zinc tin oxide, GaxZnySnzO), AZTO(aluminium zinc tin oxide, AlxZnySnzO) 및 YGZO(ytterbium gallium zinc oxide, YbxGayZnzO) 중 하나일 수 있으나, 이에 제한되는 것은 아니다.
일례로, 상기 제1 금속 원소는 갈륨(Ga)일 수 있고, 상기 제2 금속 원소는 아연(Zn)일 수 있고, 상기 제3 금속 원소는 인듐(In)일 수 있다. 이러한 경우에, 상기 제1 결정성 산화물 반도체 물질은 예를 들어, 다결정성 GZO(polycrystalline GZO) 및 스피넬 GZO(spinel GZO) 중 적어도 하나를 포함할 수 있다. 또한, 상기 제2 결정성 산화물 반도체 물질은 예를 들어, 다결정성 IGZO(polycrystalline IGZO), 스피넬 IGZO(spinel IGZO) 및 CAAC IGZO(c-axis aligned crystalline IGZO) 중 적어도 하나를 포함할 수 있다.
제2 산화물 반도체막(14)이 제1 산화물 반도체막(12) 상에 형성됨에 따라, 제2 산화물 반도체막(14)은 높은 결정도(crystallinity)를 가질 수 있다. 여기서, 결정도란, 결정 부분을 포함하는 물질의 전체 질량(또는 부피) 대비 결정 부분의 질량(또는 부피)의 비를 의미한다. 예를 들어, 상기 제1 금속 원소(또는, 상기 제1 및 제2 금속 원소)를 포함하는 제1 산화물 반도체막(12)은, 상기 제1 내지 제3 금속 원소를 포함하는 제2 산화물 반도체막(14)이 증착되는 과정에서 시드층(seed layer)으로 기능하여 제2 산화물 반도체막(14)의 결정도를 향상시킬 수 있다. 이에 관하여는, 도 24 내지 도 27에 관한 설명에서 보다 구체적으로 후술한다.
제1 산화물 반도체막(12) 및 제2 산화물 반도체막(14)은 각각 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 제1 산화물 반도체막(12) 및 제2 산화물 반도체막(14)은 각각 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 제1 산화물 반도체막(12) 및 제2 산화물 반도체막(14)은 각각 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다.
제1 산화물 반도체막(12)의 두께(TH1) 및 제2 산화물 반도체막(14)의 두께(TH2)는 예시적으로, 각각 약 0.1 nm 내지 약 50 nm일 수 있다. 바람직하게는, 제1 산화물 반도체막(12)의 두께(TH1) 및 제2 산화물 반도체막(14)의 두께(TH2)는 각각 약 0.1 nm 내지 약 10 nm일 수 있다. 몇몇 실시예에서, 제2 산화물 반도체막(14)의 두께(TH2)는 제1 산화물 반도체막(12)의 두께(TH1)보다 클 수 있다. 예시적으로, 제1 산화물 반도체막(12)의 두께(TH1)는 약 0.1 nm 내지 약 10 nm일 수 있고, 제2 산화물 반도체막(14)의 두께(TH2)는 이보다 클 수 있다.
제1 산화물 반도체막(12)의 폭 및 제2 산화물 반도체막(14)의 폭은 서로 동일한 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 제2 산화물 반도체막(14)의 폭은 제1 산화물 반도체막(12)의 폭보다 크거나 작을 수도 있음은 물론이다.
제1 산화물 반도체막(12) 내의 상기 제3 금속 원소의 농도는 제2 산화물 반도체막(14)으로부터 멀어짐에 따라 감소할 수 있다. 예를 들어, 도 2에 도시된 것처럼, 제1 산화물 반도체막(12) 내의 상기 제3 금속 원소(예컨대, 인듐(In))의 농도는 제2 산화물 반도체막(14)으로부터 멀어짐에 따라 감소할 수 있다. 이는, 제2 산화물 반도체막(14)의 상기 제3 금속 원소가 제1 산화물 반도체막(12)으로 확산됨에 기인할 수 있다. 참고적으로, 도 2는 제2 산화물 반도체막(14)의 상면 상의 일 지점(P1)으로부터 제1 산화물 반도체막(12)의 하면 상의 일 지점(P2)을 연결하는 스캔 라인(scan line)에서 갈륨(Ga) 또는 아연(Zn), 및 인듐(In)의 개략적인 농도를 나타낸다.
제2 산화물 반도체막(14)으로부터 멀어지는 방향에서, 제1 산화물 반도체막(12) 내의 상기 제3 금속 원소(예컨대, 인듐(In))의 농도 감소율은 제1 산화물 반도체막(12) 내의 상기 제1 또는 제2 금속 원소(예컨대, 갈륨(Ga) 또는 아연(Zn))의 농도 감소율보다 클 수 있다. 예를 들어, 제1 산화물 반도체막(12) 내의 상기 제1 또는 제2 금속 원소(예컨대, 갈륨(Ga) 또는 아연(Zn))의 농도는 제2 산화물 반도체막(14)으로부터 멀어지는 방향에서 실질적으로 일정하게 유지될 수 있다.
도 2에서, 제2 산화물 반도체막(14) 내의 상기 제3 금속 원소(예컨대, 인듐(In))의 농도는 제2 산화물 반도체막(14) 내의 상기 제1 또는 제2 금속 원소(예컨대, 갈륨(Ga) 또는 아연(Zn))의 농도보다 큰 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 또한, 제1 산화물 반도체막(12) 내의 상기 제1 또는 제2 금속 원소(예컨대, 갈륨(Ga) 또는 아연(Zn))의 농도는, 제2 산화물 반도체막(14) 내의 상기 제1 또는 제2 금속 원소(예컨대, 갈륨(Ga) 또는 아연(Zn))의 농도보다 작은 것만이 도시되었으나, 이 또한 예시적인 것일 뿐이다.
게이트 구조체(20)는 제2 산화물 반도체막(14) 상에 형성될 수 있다. 예를 들어, 게이트 구조체(20)는 제2 산화물 반도체막(14)의 상면을 따라 연장될 수 있다. 몇몇 실시예에서, 게이트 구조체(20)는 제1 게이트 유전막(22), 제1 게이트 전극(24), 제1 게이트 캡핑 패턴(26) 및 게이트 스페이서(28)를 포함할 수 있다.
제1 게이트 유전막(22)은 제2 산화물 반도체막(14) 상에 적층될 수 있다. 제1 게이트 유전막(22)은 제2 산화물 반도체막(14)과 제1 게이트 전극(24) 사이에 개재될 수 있다. 제1 게이트 유전막(22)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수가 큰 고유전율(high-k) 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 전극(24)은 제1 게이트 유전막(22) 상에 적층될 수 있다. 제1 게이트 전극(24)은 도전성 물질, 예를 들어, Ti, Ta, W, Al, Co 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 게이트 전극(24)은 예를 들어, 금속이 아닌 실리콘 또는 실리콘 게르마늄 등을 포함할 수도 있다.
제1 게이트 전극(24)은 단일막인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 게이트 전극(24)은 복수의 도전성 물질이 적층되어 형성될 수도 있다. 예를 들어, 제1 게이트 전극(24)은 일함수를 조절하는 일함수 조절막과, 상기 일함수 조절막에 의해 형성된 공간을 채우는 필링 도전막을 포함할 수 있다. 상기 일함수 조절막은 예를 들어, TiN, TaN, TiC, TaC, TiAlC 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 상기 필링 도전막은 예를 들어, W 또는 Al을 포함할 수 있다. 몇몇 실시예에서, 제1 게이트 전극(24)은 리플레이스먼트(replacement) 공정을 통해 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 캡핑 패턴(26)은 제1 게이트 전극(24)의 상면을 덮을 수 있다. 제1 게이트 캡핑 패턴(26)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 유전막(22)의 폭, 제1 게이트 전극(24)의 폭 및 제1 게이트 캡핑 패턴(26)의 폭은 제1 산화물 반도체막(12)의 폭 및/또는 제2 산화물 반도체막(14)의 폭과 동일한 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 제1 게이트 유전막(22)의 폭, 제1 게이트 전극(24)의 폭 및 제1 게이트 캡핑 패턴(26)의 폭은 제1 산화물 반도체막(12)의 폭 및/또는 제2 산화물 반도체막(14)의 폭보다 크거나 작을 수도 있음은 물론이다.
게이트 스페이서(28)는 제1 게이트 전극(24)의 측면을 덮을 수 있다. 예를 들어, 게이트 스페이서(28)는 제1 게이트 유전막(22)의 측면, 제1 게이트 전극(24)의 측면 및 제1 게이트 캡핑 패턴(26)의 측면을 따라 연장될 수 있다. 게이트 스페이서(28)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
소스/드레인 영역(16)은 제1 게이트 전극(24)의 측면 상의 제1 기판(10) 상에 형성될 수 있다. 또한, 소스/드레인 영역(16)은 제2 산화물 반도체막(14)과 접속될 수 있다. 예를 들어, 소스/드레인 영역(16)은 제1 산화물 반도체막(12)의 측면 및 제2 산화물 반도체막(14)의 측면 상에 형성될 수 있다. 이를 통해, 제2 산화물 반도체막(14)은 제1 게이트 전극(24)을 포함하는 트랜지스터의 채널층으로 기능할 수 있다. 몇몇 실시예에서, 소스/드레인 영역(16)은 제1 기판(10) 상에 형성된 에피택셜층을 포함할 수 있다.
몇몇 실시예에 따른 반도체 장치가 PFET인 경우에, 소스/드레인 영역(16)은 p형 불순물 또는 p형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 소스/드레인 영역(16)은 B, C, In, Ga, 및 Al 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 몇몇 실시예에 따른 반도체 장치가 NFET인 경우에, 소스/드레인 영역(16)은 n형 불순물 또는 n형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 소스/드레인 영역(16)은 P, Sb, As 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
층간 절연막(30)은 소스/드레인 영역(16) 및 게이트 구조체(20)를 덮을 수 있다. 층간 절연막(30)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 산화물보다 유전 상수가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있다. 상기 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
소스/드레인 콘택(35)은 소스/드레인 영역(16)과 접속될 수 있다. 예를 들어, 소스/드레인 콘택(35)은 층간 절연막(30)을 관통하여 소스/드레인 영역(16)과 접속될 수 있다. 소스/드레인 콘택(35)은 도전성 물질, 예를 들어, 금속, 도전성 금속 질화물, 도전성 금속 탄질화물, 도전성 금속 탄화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산질화물 및 도전성 금속 산화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
반도체 장치의 누설 전류를 감소시키기 위해, 산화물 반도체 물질(예컨대, IGZO)을 포함하는 채널층이 연구되고 있다. 산화물 반도체 물질은 실리콘(Si)과 유사한 온-전류(on-current)를 가지면서도 높은 밴드갭(band gap) 에너지를 가짐으로써 뛰어난 누설 전류 특성을 갖는다. 그러나, 낮은 결정도(crystallinity)를 갖는 산화물 반도체 물질은 반도체 장치의 전기적 특성 및 안정성을 열화시키는 원인이 된다. 예를 들어, 4원계 산화물 반도체 물질(예컨대, IGZO)은 증착되는 과정에서 그레인 바운더리(grain boundary)가 다수 발달하여 상대적으로 낮은 결정도를 갖는 문제가 있다. 또한, 이러한 4원계 산화물 반도체 물질(예컨대, IGZO)은 증착 초기에 비정질(amorphous) 영역이 발달하여 특정 두께(예컨대, 수 nm) 이하에서 결정성을 갖기 어려운 문제가 있다.
그러나, 몇몇 실시예에 따른 반도체 장치에서, 제2 산화물 반도체막(14)은 제1 산화물 반도체막(12) 상에 형성됨으로써 높은 결정도를 가질 수 있다. 구체적으로, 상술한 것처럼, 상기 제1 금속 원소(또는, 상기 제1 및 제2 금속 원소)를 포함하는 제1 산화물 반도체막(12)은, 상기 제1 내지 제3 금속 원소를 포함하는 제2 산화물 반도체막(14)이 증착되는 과정에서 시드층(seed layer)으로 기능하여 제2 산화물 반도체막(14)의 결정도를 향상시킬 수 있다. 이에 따라, 성능 및 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
도 3은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 4는 도 3의 A-A를 따라 절단한 단면도이다. 도 5는 도 3의 B-B를 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 및 도 2를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 3 내지 도 5를 참조하면, 몇몇 실시예에 따른 반도체 장치는 제2 기판(100), 소자 분리막(110), 베이스 절연막(120), 제1 도전 라인(130; BL), 다이렉트 콘택(DC), 스페이서 구조체(140), 제1 산화물 반도체막(12), 제2 산화물 반도체막(14), 제2 게이트 전극(160; WL), 제2 게이트 유전막(162), 콘택 구조체(BC, LP) 및 제1 커패시터 구조체(190)를 포함한다.
제2 기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 이에 제한되는 것은 아니다. 제2 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, SOI(Semiconductor On Insulator) 기판일 수도 있다. 예시적으로, 이하에서 제2 기판(100)은 실리콘 기판인 것으로 설명한다.
제2 기판(100)은 활성 영역(AR)을 포함할 수 있다. 활성 영역(AR)은 서로 평행한 방향으로 연장되는 복수 개의 바 형태일 수 있다. 또한, 복수의 활성 영역(AR)들 중 하나의 활성 영역(AR)의 중심은 다른 하나의 활성 영역(AR)의 말단부와 인접하도록 배치될 수 있다. 몇몇 실시예에서, 활성 영역(AR)은 사선의 바(bar) 형태로 형성될 수 있다. 예를 들어, 도 3에 도시된 것처럼, 활성 영역(AR)은 제1 방향(Y1) 및 제2 방향(X1)이 연장되는 평면에서, 제1 방향(Y1) 및 제2 방향(X1)과 다른 제3 방향으로 연장되는 바 형태일 수 있다. 제2 방향(X1)과 상기 제3 방향이 이루는 예각은 예를 들어, 60°일 수 있으나, 이에 제한되는 것은 아니다.
활성 영역(AR)은 불순물을 포함하여 소스/드레인 영역으로 기능할 수 있다. 몇몇 실시예에서, 활성 영역(AR)의 제1 부분(예컨대, 중심부)은 다이렉트 콘택(DC)에 의해 제1 도전 라인(130)과 접속될 수 있고, 활성 영역(AR)의 제2 부분(에컨대, 양 단부)는 콘택 구조체(BC, LP)에 의해 제1 커패시터 구조체(190)와 접속될 수 있다.
소자 분리막(110)은 복수의 활성 영역(AR)들을 정의할 수 있다. 도 5 및 도 7에서, 소자 분리막(110)의 측면은 경사를 갖는 것으로 도시되었으나, 이는 공정 상의 특징일 뿐이며 이에 제한되는 것은 아니다.
소자 분리막(110)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 소자 분리막(110)은 한 종류의 절연성 물질로 이루어지는 단일막일 수도 있고, 여러 종류의 절연성 물질들의 조합으로 이루어지는 다중막일 수도 있다.
베이스 절연막(120)은 제2 기판(100) 및 소자 분리막(110) 상에 형성될 수 있다. 몇몇 실시예에서, 베이스 절연막(120)은 콘택 구조체(BC, LP)이 형성되지 않은 영역에서 제2 기판(100)의 상면 및 소자 분리막(110)의 상면을 따라 연장될 수 있다.
베이스 절연막(120)은 단일막일 수 있으나, 도시된 것처럼 다중막일 수도 있다. 일례로, 베이스 절연막(120)은 제2 기판(100) 상에 차례로 적층되는 제1 절연막(122), 제2 절연막(124) 및 제3 절연막(126)을 포함할 수 있다. 제1 절연막(122)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 제2 절연막(124)은 제1 절연막(122)과 다른 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 절연막(124)은 실리콘 질화물을 포함할 수 있다. 제3 절연막(126)은 제2 절연막(124)보다 유전 상수(dielectric constant)가 작은 물질을 포함할 수 있다. 예를 들어, 제3 절연막(126)은 실리콘 산화물을 포함할 수 있다.
제1 도전 라인(130)은 제2 기판(100), 소자 분리막(110) 및 베이스 절연막(120) 상에 형성될 수 있다. 제1 도전 라인(130)은 활성 영역(AR) 및 제2 게이트 전극(160)을 가로질러 제1 방향(Y1)으로 길게 연장될 수 있다. 예를 들어, 제1 도전 라인(130)은 활성 영역(AR)을 비스듬하게 가로지르고, 제2 게이트 전극(160)을 수직하게 가로지를 수 있다. 복수의 제1 도전 라인(130)들은 서로 이격되어 제2 방향(X1)을 따라 등간격으로 배열될 수 있다. 각각의 제1 도전 라인(130)들은 활성 영역(AR)과 접속되어 몇몇 실시예에 따른 반도체 장치의 비트 라인(BL)으로 기능할 수 있다.
몇몇 실시예에서, 제1 도전 라인(130)은 제2 기판(100) 상에 차례로 적층되는 제1 서브 도전 패턴(132), 제2 서브 도전 패턴(134) 및 제3 서브 도전 패턴(136)을 포함할 수 있다. 제1 서브 도전 패턴(132), 제2 서브 도전 패턴(134) 및 제3 서브 도전 패턴(136)은 예를 들어, 각각 폴리실리콘, TiN, TiSiN, 텅스텐, 텅스텐 실리사이드 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 일례로, 제1 서브 도전 패턴(132)은 폴리실리콘을 포함할 수 있고, 제2 서브 도전 패턴(134)은 TiSiN을 포함할 수 있고, 제3 서브 도전 패턴(136)은 텅스텐을 포함할 수 있다.
몇몇 실시예에서, 제1 도전 라인(130) 상에 제1 비트 라인 캡핑 패턴(138) 및 제2 비트 라인 캡핑 패턴(139)이 차례로 형성될 수 있다. 제1 비트 라인 캡핑 패턴(138) 및 제2 비트 라인 캡핑 패턴(139)은 제1 도전 라인(130)의 상면을 따라 연장될 수 있다. 제1 비트 라인 캡핑 패턴(138) 및 제2 비트 라인 캡핑 패턴(139)은 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
다이렉트 콘택(DC)은 제2 기판(100) 및 소자 분리막(110) 상에 형성될 수 있다. 다이렉트 콘택(DC)은 베이스 절연막(120)을 관통하여 제2 기판(100)의 활성 영역(AR)과 제1 도전 라인(130)을 연결할 수 있다. 예를 들어, 제2 기판(100)은 제1 콘택 트렌치(CT1)를 포함할 수 있다. 제1 콘택 트렌치(CT1)는 베이스 절연막(120)을 관통하여 활성 영역(AR)의 제1 부분(예컨대, 중심부)을 노출시킬 수 있다. 다이렉트 콘택(DC)은 제1 콘택 트렌치(CT1) 내에 형성되어 활성 영역(AR)의 상기 제1 부분과 제1 도전 라인(130)을 연결할 수 있다.
몇몇 실시예에서, 제1 콘택 트렌치(CT1)의 일부는 소자 분리막(110)의 일부와 중첩될 수도 있다. 이에 따라, 제1 콘택 트렌치(CT1)는 활성 영역(AR)의 일부뿐만 아니라 소자 분리막(110)의 일부를 노출시킬 수도 있다.
몇몇 실시예에서, 다이렉트 콘택(DC)의 폭은 제1 콘택 트렌치(CT1)의 폭보다 작을 수 있다. 예를 들어, 다이렉트 콘택(DC)은 제1 콘택 트렌치(CT1)에 의해 노출되는 제2 기판(100)의 일부와만 접촉할 수 있다. 몇몇 실시예에서, 제1 도전 라인(130)의 폭 또한 제1 콘택 트렌치(CT1)의 폭보다 작을 수 있다. 예를 들어, 제1 도전 라인(130)의 폭은 다이렉트 콘택(DC)의 폭과 동일할 수 있다.
다이렉트 콘택(DC)은 도전성 물질을 포함할 수 있다. 이에 따라, 제1 도전 라인(130)은 제2 기판(100)의 활성 영역(AR)과 전기적으로 접속될 수 있다. 다이렉트 콘택(DC)과 접속되는 활성 영역(AR)의 제1 부분(예컨대, 중심부)은 제2 게이트 전극(160)을 포함하는 반도체 소자의 제1 소스/드레인 영역으로 기능할 수 있다.
몇몇 실시예에서, 다이렉트 콘택(DC)은 제1 서브 도전 패턴(132)과 동일한 물질을 포함할 수 있다. 예를 들어, 다이렉트 콘택(DC)은 폴리실리콘을 포함할 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 제조 공정에 따라 다이렉트 콘택(DC)은 제1 서브 도전 패턴(132)과 다른 물질을 포함할 수도 있다.
스페이서 구조체(140)는 제1 도전 라인(130)의 측면 상에 형성될 수 있다. 스페이서 구조체(140)는 제1 도전 라인(130)의 측면을 따라 연장될 수 있다. 예를 들어, 스페이서 구조체(140)는 제1 방향(Y1)으로 길게 연장될 수 있다. 몇몇 실시예에서, 스페이서 구조체(140)는 제1 스페이서(141), 제2 스페이서(142), 제3 스페이서(143), 제4 스페이서(144) 및 제5 스페이서(145)를 포함할 수 있다.
제1 스페이서(141)는 제1 도전 라인(130)의 측면을 따라 연장될 수 있다. 예를 들어, 제1 스페이서(141)는 제1 도전 라인(130), 제1 비트 라인 캡핑 패턴(138) 및 제2 비트 라인 캡핑 패턴(139)의 측면을 따라 연장될 수 있다. 제1 콘택 트렌치(CT1)가 형성된 영역에서, 제1 스페이서(141)는 제1 도전 라인(130)의 측면, 다이렉트 콘택(DC)의 측면 및 제1 콘택 트렌치(CT1)를 따라 연장될 수 있다. 몇몇 실시예에서, 제1 스페이서(141)는 제1 도전 라인(130) 및 다이렉트 콘택(DC)과 접촉할 수 있다. 제1 콘택 트렌치(CT1)가 형성되지 않은 영역에서, 제1 스페이서(141)는 제1 도전 라인(130)의 측면 및 베이스 절연막(120)의 상면을 따라 연장될 수 있다.
제2 스페이서(142)는 제1 콘택 트렌치(CT1) 내의 제1 스페이서(141) 상에 형성될 수 있다. 예를 들어, 제2 스페이서(142)는 제1 콘택 트렌치(CT1) 내에서 제1 스페이서(141)의 프로파일을 따라 연장될 수 있다.
제3 스페이서(143)는 제1 콘택 트렌치(CT1) 내의 제2 스페이서(142) 상에 형성될 수 있다. 제3 스페이서(143)는 제1 스페이서(141) 및 제2 스페이서(142)가 형성되고 남은 제1 콘택 트렌치(CT1)의 영역을 채울 수 있다.
제4 스페이서(144)는 제2 스페이서(142) 및 제3 스페이서(143) 상에 형성될 수 있다. 제4 스페이서(144)는 제1 도전 라인(130)의 측면의 적어도 일부를 따라 연장될 수 있다. 예를 들어, 제4 스페이서(144)는 제2 스페이서(142)가 형성되지 않은 제1 스페이서(141)의 측면을 따라 연장될 수 있다.
제5 스페이서(145)는 제3 스페이서(143) 상에 형성될 수 있다. 제5 스페이서(145)는 제1 도전 라인(130)의 측면의 적어도 일부를 따라 연장될 수 있다. 예를 들어, 제5 스페이서(145)는 제4 스페이서(144)의 측면을 따라 연장될 수 있다. 몇몇 실시예에서, 제5 스페이서(145)의 하면은 제4 스페이서(144)의 하면보다 낮게 형성될 수 있다. 예를 들어, 제5 스페이서(145)의 하부는 제3 스페이서(143) 내에 매립되는 형태일 수 있다.
제1 스페이서(141), 제2 스페이서(142), 제3 스페이서(143), 제4 스페이서(144) 및 제5 스페이서(145)는 각각 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 일례로, 제1 스페이서(141)는 실리콘 질화물을 포함할 수 있고, 제2 스페이서(142)는 실리콘 산화물을 포함할 수 있고, 제3 스페이서(143)는 실리콘 질화물을 포함할 수 있고, 제4 스페이서(144)는 실리콘 산화물을 포함할 수 있고, 제5 스페이서(145)는 실리콘 질화물을 포함할 수 있다.
몇몇 실시예에서, 스페이서 구조체(140)는 에어 스페이서를 포함할 수 있다. 에어 스페이서(140A)는 에어(air) 또는 보이드(void)로 이루어질 수 있다. 에어 스페이서(140A)는 실리콘 산화물보다 유전 상수가 작으므로, 몇몇 실시예에 따른 반도체 장치의 기생 커패시턴스를 효과적으로 감소시킬 수 있다. 일례로, 제4 스페이서(144)는 에어 스페이서일 수 있다.
제2 게이트 전극(160)은 제2 기판(100), 소자 분리막(110) 상에 형성될 수 있다. 제2 게이트 전극(160)은 활성 영역(AR) 및 제1 도전 라인(130)을 가로질러 제2 방향(X1)으로 길게 연장될 수 있다. 예를 들어, 제2 게이트 전극(160)은 활성 영역(AR)을 비스듬하게 가로지르고, 제1 도전 라인(130)을 수직하게 가로지를 수 있다. 복수의 제2 게이트 전극(160)들은 서로 이격되어 제1 방향(Y1)을 따라 등간격으로 배열될 수 있다. 각각의 제2 게이트 전극(160)들은 다이렉트 콘택(DC)과 매몰 콘택(BC) 사이에 개재되어 몇몇 실시예에 따른 반도체 장치의 워드 라인(WL)으로 기능할 수 있다.
몇몇 실시예에서, 제2 게이트 전극(160)은 제2 기판(100) 상에 차례로 적층되는 제4 서브 도전 패턴(164) 및 제5 서브 도전 패턴(166)을 포함할 수 있다. 제4 서브 도전 패턴(164) 및 제5 서브 도전 패턴(166)은 예를 들어, 각각 금속, 폴리실리콘 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 게이트 유전막(162)은 제2 기판(100)과 제2 게이트 전극(160) 사이에 개재될 수 있다. 제2 게이트 유전막(162)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수가 큰 고유전율(high-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 게이트 전극(160) 상에 제2 게이트 캡핑 패턴(168)이 형성될 수 있다. 제2 게이트 캡핑 패턴(168)은 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 산화물 반도체막(12) 및 제2 산화물 반도체막(14)은 제2 기판(100) 및 소자 분리막(110) 상에 차례로 적층될 수 있다. 제2 게이트 유전막(162) 및 제2 게이트 전극(160)은 제2 산화물 반도체막(14) 상에 차례로 적층될 수 있다. 이를 통해, 제2 산화물 반도체막(14)은 제2 게이트 전극(160)을 포함하는 트랜지스터의 채널층으로 기능할 수 있다.
몇몇 실시예에 따른 반도체 장치는 매립 채널 트랜지스터(buried channel array transistor; BCAT)를 포함하는 반도체 메모리 장치일 수 있다. 상기 매립 채널 트랜지스터는, 게이트 전극(예컨대, 제2 게이트 전극(160))이 제2 기판(100) 내에 매립되는 구조를 지칭할 수 있다. 일례로, 제2 기판(100)은 제2 방향(X1)으로 연장되는 게이트 트렌치(WT)를 포함할 수 있다. 몇몇 실시예에서, 게이트 트렌치(WT)는 제2 기판(100) 및 소자 분리막(110) 내에 형성될 수 있다. 제1 산화물 반도체막(12) 및 제2 산화물 반도체막(14)은 게이트 트렌치(WT)의 프로파일을 따라 컨포멀하게 연장될 수 있다. 제2 게이트 유전막(162) 및 제2 게이트 전극(160)은 제2 산화물 반도체막(14) 상에서 게이트 트렌치(WT)의 일부를 채울 수 있다. 제2 게이트 캡핑 패턴(168)은 제2 산화물 반도체막(14) 상에서 게이트 트렌치(WT)의 다른 일부를 채울 수 있다. 이러한 경우에, 제2 게이트 전극(160)의 상면은 제2 기판(100)의 상면보다 낮게 형성될 수 있다.
제1 산화물 반도체막(12)의 최상면 및 제2 산화물 반도체막(14)의 최상면은 제2 기판(100)의 상면과 공면(共面) 상에 배치되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 제1 산화물 반도체막(12) 및 제2 산화물 반도체막(14)은 게이트 트렌치(WT)의 일부의 프로파일을 따라 컨포멀하게 연장될 수도 있음은 물론이다.
콘택 구조체(BC, LP)는 제2 기판(100) 및 소자 분리막(110) 상에 형성될 수 있다. 콘택 구조체(BC, LP)는 베이스 절연막(120)을 관통하여 제2 기판(100)의 활성 영역(AR)과 제1 커패시터 구조체(190)를 연결할 수 있다. 몇몇 실시예에서, 콘택 구조체(BC, LP)는 매몰 콘택(BC) 및 랜딩 패드(LP)를 포함할 수 있다.
매몰 콘택(BC)은 베이스 절연막(120)을 관통하여 제2 기판(100)의 활성 영역(AR)과 랜딩 패드(LP)를 연결할 수 있다. 예를 들어, 제2 기판(100)은 제2 콘택 트렌치(CT2)를 포함할 수 있다. 제2 콘택 트렌치(CT2)는 베이스 절연막(120)을 관통하여 활성 영역(AR)의 제2 부분(예컨대, 양 단부)을 노출시킬 수 있다. 매몰 콘택(BC)은 제2 콘택 트렌치(CT2) 내에 형성되어 활성 영역(AR)의 상기 제2 부분과 랜딩 패드(LP)를 연결할 수 있다.
몇몇 실시예에서, 제2 콘택 트렌치(CT2)의 일부는 소자 분리막(110)의 일부와 중첩될 수도 있다. 이에 따라, 제2 콘택 트렌치(CT2)는 활성 영역(AR)의 일부뿐만 아니라 소자 분리막(110)의 일부를 노출시킬 수도 있다.
매몰 콘택(BC)은 스페이서 구조체(140)의 측면 상에 형성될 수 있다. 매몰 콘택(BC)은 스페이서 구조체(140)에 의해 제1 도전 라인(130)으로부터 이격될 수 있다. 몇몇 실시예에서, 매몰 콘택(BC)의 상면은 제2 비트 라인 캡핑 패턴(139)의 상면보다 낮게 형성될 수 있다.
매몰 콘택(BC)은 서로 이격되는 복수의 고립 영역들을 형성할 수 있다. 예를 들어, 도 3에 도시된 것처럼, 복수의 매몰 콘택(BC)들은 복수의 제1 도전 라인(130)들 사이 및 복수의 제2 게이트 전극(160)들 사이에 개재될 수 있다. 몇몇 실시예에서, 복수의 매몰 콘택(BC)들은 행렬(matrix) 형태로 배열될 수 있다.
매몰 콘택(BC)은 도전성 물질을 포함할 수 있다. 이에 따라, 매몰 콘택(BC)은 제2 기판(100)의 활성 영역(AR)과 전기적으로 접속될 수 있다. 매몰 콘택(BC)과 접속되는 활성 영역(AR)의 제2 부분(예컨대, 양 단부)은 제2 게이트 전극(160)을 포함하는 반도체 소자의 제2 소스/드레인 영역으로 기능할 수 있다. 매몰 콘택(BC)은 예를 들어, 폴리실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
랜딩 패드(LP)는 매몰 콘택(BC) 상에 형성될 수 있다. 랜딩 패드(LP)는 매몰 콘택(BC)과 중첩되도록 배치될 수 있다. 여기서, 중첩이란, 제2 기판(100)의 상면과 수직하는 제1 수직 방향(Z1)에서 중첩됨을 의미한다. 랜딩 패드(LP)는 매몰 콘택(BC)의 상면과 접속되어 활성 영역(AR)과 제1 커패시터 구조체(190)를 연결할 수 있다.
몇몇 실시예에서, 랜딩 패드(LP)는 매몰 콘택(BC)의 일부 및 제1 도전 라인(130)의 일부와 중첩되도록 배치될 수 있다. 예를 들어, 랜딩 패드(LP)는 매몰 콘택(BC)의 일부 및 제2 비트 라인 캡핑 패턴(139)의 일부와 중첩될 수 있다. 몇몇 실시예에서, 랜딩 패드(LP)의 상면은 제2 비트 라인 캡핑 패턴(139)의 상면보다 높게 형성될 수 있다. 이러한 경우에, 랜딩 패드(LP)는 제2 비트 라인 캡핑 패턴(139)의 상면의 일부를 덮을 수 있다.
랜딩 패드(LP)는 서로 이격되는 복수의 고립 영역들을 형성할 수 있다. 예를 들어, 도 3에 도시된 것처럼, 복수의 랜딩 패드(LP)들을 정의하는 패드 트렌치(PT)가 형성될 수 있다. 몇몇 실시예에서, 패드 트렌치(PT)의 일부는 제2 비트 라인 캡핑 패턴(139)의 일부를 노출시킬 수 있다. 예를 들어, 패드 트렌치(PT)의 하면은 제2 비트 라인 캡핑 패턴(139)의 상면보다 낮게 형성될 수 있다. 이러한 경우에, 복수의 랜딩 패드(LP)들은 제2 비트 라인 캡핑 패턴(139) 및 패드 트렌치(PT)에 의해 서로 분리될 수 있다. 몇몇 실시예에서, 복수의 랜딩 패드(LP)들은 벌집(honeycomb) 형태로 배열될 수 있다.
랜딩 패드(LP)는 도전성 물질을 포함할 수 있다. 이에 따라, 랜딩 패드(LP)는 매몰 콘택(BC)과 전기적으로 접속될 수 있다. 랜딩 패드(LP)는 예를 들어, 텅스텐(W)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 패드 트렌치(PT)를 채우는 제1 상부 절연막(180)이 형성될 수 있다. 제1 상부 절연막(180)은 랜딩 패드(LP) 및 제2 비트 라인 캡핑 패턴(139) 상에 형성될 수 있다. 이에 따라, 제1 상부 절연막(180)은 복수의 고립 영역들을 형성하는 랜딩 패드(LP)를 정의할 수 있다.
제1 상부 절연막(180)은 절연성 물질을 포함할 수 있다. 이에 따라, 복수의 랜딩 패드(LP)들은 서로 전기적으로 분리될 수 있다. 제1 상부 절연막(180)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 산화물보다 유전 상수가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 커패시터 구조체(190)는 제1 상부 절연막(180) 및 콘택 구조체(BC, LP) 상에 배치될 수 있다. 제1 커패시터 구조체(190)는 콘택 구조체(BC, LP)의 상면과 접속될 수 있다. 예를 들어, 제1 상부 절연막(180)은 랜딩 패드(LP)의 상면의 적어도 일부를 노출시키도록 패터닝될 수 있다. 제1 커패시터 구조체(190)는 제1 상부 절연막(180)에 의해 노출된 랜딩 패드(LP)의 상면의 일부와 접속될 수 있다. 이에 따라, 제1 커패시터 구조체(190)는 콘택 구조체(BC, LP)을 통해 활성 영역(AR)의 제2 부분(예컨대, 양 단부)과 전기적으로 접속될 수 있다. 제1 커패시터 구조체(190)는 제1 도전 라인(130) 및 제2 게이트 전극(160)에 의해 제어되어 데이터를 저장할 수 있다.
제1 커패시터 구조체(190)는 제1 하부 전극(192), 제1 커패시터 유전막(194) 및 제1 상부 전극(196)을 포함할 수 있다. 제1 커패시터 구조체(190)는 제1 하부 전극(192) 및 제1 상부 전극(196) 사이에 발생된 전위차를 이용하여 제1 커패시터 유전막(194) 내에 전하를 저장할 수 있다.
제1 하부 전극(192)은 콘택 구조체(BC, LP)와 접속될 수 있다. 예를 들어, 제1 하부 전극(192)은 제1 상부 절연막(180)에 의해 노출된 랜딩 패드(LP)의 상면의 일부와 접속될 수 있다. 도 4 및 도 5에서, 제1 하부 전극(192)은 랜딩 패드(LP)의 상면으로부터 제1 수직 방향(Z1)으로 연장되는 필라(pillar) 형태인 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 제1 하부 전극(192)은 랜딩 패드(LP)의 상면으로부터 제1 수직 방향(Z1)으로 연장되는 실린더(cylinder) 형태일 수도 있다. 몇몇 실시예에서, 복수의 제1 하부 전극(192)들은 벌집(honeycomb) 형태로 배열될 수 있다.
제1 커패시터 유전막(194)은 제1 하부 전극(192) 상에 형성될 수 있다. 몇몇 실시예에서, 제1 커패시터 유전막(194)은 제1 하부 전극(192)의 측면 및 상면, 제1 상부 절연막(180)의 상면의 프로파일을 따라 컨포멀하게 연장될 수 있다.
제1 상부 전극(196)은 제1 커패시터 유전막(194) 상에 형성될 수 있다. 도 4 및 도 5에서, 제1 상부 전극(196)은 인접하는 제1 하부 전극(192)들 사이의 영역을 채우는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 제1 상부 전극(196)은 제1 커패시터 유전막(194)의 프로파일을 따라 컨포멀하게 연장될 수도 있다.
도 6은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다른 예시적인 레이아웃도이다. 도 7은 도 6의 C1-C1을 따라 절단한 단면도이다. 도 8은 도 6의 D1-D1을 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 및 도 2를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 6 내지 도 8을 참조하면, 몇몇 실시예에 따른 반도체 장치는 제3 기판(200), 제2 도전 라인(220; BL), 하부 콘택막(230), 제1 산화물 반도체막(12), 분리 절연막(215), 제2 산화물 반도체막(14), 제3 게이트 유전막(240), 게이트 라인(250; WL), 상부 콘택막(270) 및 제2 커패시터 구조체(290)를 포함한다.
제3 기판(200)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 이에 제한되는 것은 아니다. 제3 기판(200)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, SOI(Semiconductor On Insulator) 기판일 수도 있다. 예시적으로, 이하에서 제3 기판(200)은 실리콘 기판인 것으로 설명한다.
제2 도전 라인(220)은 제3 기판(200) 상에 형성될 수 있다. 예를 들어, 제3 기판(200) 상에 제1 하부 절연막(210)이 형성될 수 있다. 제2 도전 라인(220)은 제1 하부 절연막(210) 상에 배치될 수 있다. 제2 도전 라인(220)은 제4 방향(Y2)으로 길게 연장될 수 있다. 복수의 제2 도전 라인(220)들은 각각 제4 방향(Y2)으로 연장되며, 제4 방향(Y2)과 교차하는 제5 방향(X2)에서 등간격으로 이격될 수 있다. 제1 하부 절연막(210)은 제2 도전 라인(220)들 사이의 공간을 채우도록 형성될 수 있다. 몇몇 실시예에서, 제1 하부 절연막(210)의 상면은 제2 도전 라인(220)들의 상면과 동일 레벨에 배치될 수 있다. 제2 도전 라인(220)은 몇몇 실시예에 따른 반도체 메모리 장치의 비트 라인(BL)으로 기능할 수 있다.
제2 도전 라인(220)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제2 도전 라인(220)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 또는, 제2 도전 라인(220)은 2차원 반도체 물질을 포함할 수 있다. 상기 2차원 반도체 물질은 예를 들어, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다. 제2 도전 라인(220)은 상술한 도전 물질들의 단일층 또는 다중층을 포함할 수 있다.
하부 콘택막(230)은 제2 도전 라인(220) 상에 형성될 수 있다. 예를 들어, 하부 콘택막(230)은 제2 도전 라인(220)의 상면을 따라 연장될 수 있다. 하부 콘택막(230)은 제2 도전 라인(220)과 제2 산화물 반도체막(14)을 연결할 수 있다. 하부 콘택막(230)은 도전성 물질, 예를 들어, 금속, 도전성 금속 질화물, 도전성 금속 탄질화물, 도전성 금속 탄화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산질화물 및 도전성 금속 산화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 일례로, 하부 콘택막(230)은 ITO(indium tin oxide)를 포함할 수 있다.
제1 산화물 반도체막(12)은 제2 도전 라인(220) 상에 형성될 수 있다. 예를 들어, 제1 산화물 반도체막(12)은 제2 도전 라인(220)의 상면을 따라 연장될 수 있다. 몇몇 실시예에서, 제1 산화물 반도체막(12)은 하부 콘택막(230)과 동일 레벨에 배치될 수 있다. 예를 들어, 도 7에 도시된 것처럼, 하부 콘택막(230)은 제2 도전 라인(220)의 상면의 일부 상에 형성될 수 있고, 제1 산화물 반도체막(12)은 제2 도전 라인(220)의 상면의 다른 일부 상에 형성될 수 있다.
몇몇 실시예에서, 제1 산화물 반도체막(12)은 제2 도전 라인(220)과 제2 산화물 반도체막(14)을 연결할 수 있다. 몇몇 실시예에서, 제1 산화물 반도체막(12)은 제5 방향(X2)으로 길게 연장될 수 있다. 도 8에 도시된 것처럼, 이러한 제1 산화물 반도체막(12)은 제5 방향(X2)을 따라 배열되는 복수의 제2 도전 라인(220)들과 접속될 수 있다.
분리 절연막(215)은 제2 도전 라인(220) 상에 형성될 수 있다. 예를 들어, 분리 절연막(215)은 하부 콘택막(230) 상에 형성될 수 있다. 분리 절연막(215)은 제5 방향(X2)으로 길게 연장되는 채널 트렌치(215t)를 포함할 수 있다. 몇몇 실시예에서, 분리 절연막(215)은 각각 제5 방향(X2)으로 연장되며 채널 트렌치(215t)에 의해 서로 이격되는 복수의 절연 패턴들을 형성할 수 있다. 채널 트렌치(215t)는 하부 콘택막(230)의 적어도 일부 및 제1 산화물 반도체막(12)의 적어도 일부를 노출시킬 수 있다. 예를 들어, 채널 트렌치(215t)는 하부 콘택막(230)의 상면 및 제1 산화물 반도체막(12)의 상면을 노출시킬 수 있다.
분리 절연막(215)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수(dielectric constant)가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 산화물 반도체막(14)은 제2 도전 라인(220) 상에 형성될 수 있다. 제2 산화물 반도체막(14)은 채널 트렌치(215t) 내에 형성될 수 있다. 예를 들어, 제2 산화물 반도체막(14)은 채널 트렌치(215t)의 측면 및 하면을 따라 연장될 수 있다. 제2 산화물 반도체막(14)은 제2 도전 라인(220)과 (전기적으로) 접속될 수 있고, 제1 산화물 반도체막(12)과 (물리적으로) 접촉할 수 있다. 예를 들어, 채널 트렌치(215t)의 하면을 따라 연장되는 제2 산화물 반도체막(14)은 하부 콘택막(230)의 상면 및 제1 산화물 반도체막(12)의 상면과 접촉할 수 있다.
몇몇 실시예에 따른 반도체 장치는 수직 채널 트랜지스터(vertical channel transistor; VCT)를 포함하는 반도체 메모리 장치일 수 있다. 상기 수직 채널 트랜지스터는, 채널층(예컨대, 제2 산화물 반도체막(14))의 채널 길이가 제3 기판(200)의 상면과 수직하는 제2 수직 방향(Z2)으로 연장되는 구조를 지칭할 수 있다. 예를 들어, 제2 산화물 반도체막(14)은 수직 방향(예컨대, 제4 방향(Y2) 및 제5 방향(X2)과 교차하는 제2 수직 방향(Z2))을 따라 배열되는 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함할 수 있다. 예를 들어, 제2 산화물 반도체막(14)의 하부는 제1 소스/드레인 영역으로 기능할 수 있고, 제2 산화물 반도체막(14)의 상부는 제2 소스/드레인 영역으로 기능할 수 있다. 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이의 제2 산화물 반도체막(14)의 영역은 채널 영역으로 기능할 수 있다.
몇몇 실시예에서, 제2 도전 라인(220) 상에 서로 이격되는 복수의 제2 산화물 반도체막(14)들이 형성될 수 있다. 복수의 제2 산화물 반도체막(14)들은 제4 방향(Y2) 및 제5 방향(X2)에서 서로 이격되어 행렬(matrix) 형태로 배열될 수 있다. 몇몇 실시예에서, 제5 방향(X2)으로 연장되는 제1 산화물 반도체막(12)은 제5 방향(X2)을 따라 배열되는 복수의 제2 산화물 반도체막(14)들과 접촉할 수 있다.
제3 게이트 유전막(240)은 채널 트렌치(215t) 내의 제2 산화물 반도체막(14) 상에 형성될 수 있다. 제3 게이트 유전막(240)은 제2 산화물 반도체막(14)과 게이트 라인(250) 사이에 개재될 수 있다. 예를 들어, 제3 게이트 유전막(240)은 제2 산화물 반도체막(14)의 내측면 및 상면을 따라 연장될 수 있다. 제3 게이트 유전막(240)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수가 큰 고유전율(high-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 라인(250)은 채널 트렌치(215t) 내의 제3 게이트 유전막(240) 상에 형성될 수 잇다. 게이트 라인(250)은 제5 방향(X2)으로 길게 연장될 수 있다. 게이트 라인(250)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 게이트 라인(250)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 게이트 라인(250)은 하나의 채널 트렌치(215t) 내에서 서로 대향되는 제3 게이트 전극(250A) 및 제4 게이트 전극(250B)을 포함할 수 있다. 제3 게이트 전극(250A) 및 제4 게이트 전극(250B)은 제4 방향(Y2)에서 서로 이격되어 각각 제5 방향(X2)으로 길게 연장될 수 있다. 이러한 경우에, 1개의 제2 산화물 반도체막(14) 당 2개의 트랜지스터 구조가 구현될 수 있다. 예를 들어, 제3 게이트 전극(250A)은 몇몇 실시예에 따른 반도체 장치의 제1 워드 라인으로 기능할 수 있고, 제4 게이트 전극(250B)은 몇몇 실시예에 따른 반도체 장치의 제2 워드 라인으로 기능할 수 있다.
몇몇 실시예에서, 제3 게이트 전극(250A)과 제4 게이트 전극(250B) 사이에 제1 배리어 절연막(262) 및 갭필 절연막(264)이 형성될 수 있다. 제3 게이트 전극(250A)과 제4 게이트 전극(250B)은 제1 배리어 절연막(262) 및 갭필 절연막(264)에 의해 서로 분리될 수 있다. 제1 배리어 절연막(262)은 예를 들어, 제3 게이트 전극(250A)의 내측면, 제2 산화물 반도체막(14)의 상면 및 제4 게이트 전극(250B)의 내측면을 따라 연장될 수 있다. 갭필 절연막(264)은 제1 배리어 절연막(262) 상에 형성되어, 제3 게이트 전극(250A)과 제4 게이트 전극(250B) 사이의 영역을 채울 수 있다.
제1 배리어 절연막(262) 및 갭필 절연막(264)은 각각 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 일례로, 제1 배리어 절연막(262)은 실리콘 질화물을 포함할 수 있고, 갭필 절연막(264)은 실리콘 산화물을 포함할 수 있다.
몇몇 실시예에서, 게이트 라인(250) 상에 제3 게이트 캡핑 패턴(266)이 형성될 수 있다. 제3 게이트 캡핑 패턴(266)은 예를 들어, 게이트 라인(250)의 상면, 제1 배리어 절연막(262)의 상면 및 갭필 절연막(264)의 상면을 덮을 수 있다. 제3 게이트 캡핑 패턴(266)은 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
상부 콘택막(270)은 제2 산화물 반도체막(14) 상에 형성될 수 있다. 예를 들어, 상부 콘택막(270)은 제2 산화물 반도체막(14)의 상면과 접속될 수 있다. 상부 콘택막(270)은 제2 산화물 반도체막(14)과 제2 커패시터 구조체(290)를 연결할 수 있다. 상부 콘택막(270)은 도전성 물질, 예를 들어, 금속, 도전성 금속 질화물, 도전성 금속 탄질화물, 도전성 금속 탄화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산질화물 및 도전성 금속 산화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 1개의 제2 산화물 반도체막(14) 당 2개의 상부 콘택막(270)이 형성될 수 있다. 예를 들어, 제3 게이트 전극(250A)에 인접하는 제2 산화물 반도체막(14)의 상부는 하나의 상부 콘택막(270)과 접속될 수 있고, 제4 게이트 전극(250B)에 인접하는 제2 산화물 반도체막(14)의 상부는 다른 하나의 상부 콘택막(270)과 접속될 수 있다.
제2 커패시터 구조체(290)는 분리 절연막(215) 및 상부 콘택막(270) 상에 형성될 수 있다. 제2 커패시터 구조체(290)는 상부 콘택막(270)의 상면과 접속될 수 있다. 제2 커패시터 구조체(290)는 제2 도전 라인(220) 및 게이트 라인(250)에 의해 제어되어 데이터를 저장할 수 있다.
제2 커패시터 구조체(290)는 제2 하부 전극(292), 제2 커패시터 유전막(294) 및 제2 상부 전극(296)을 포함할 수 있다. 제2 커패시터 구조체(290)는 제2 하부 전극(292) 및 제2 상부 전극(296) 사이에 발생된 전위차를 이용하여 제2 커패시터 유전막(294) 내에 전하를 저장할 수 있다.
제2 하부 전극(292)은 상부 콘택막(270)과 접속될 수 있다. 도 7 및 도 8에서, 제2 하부 전극(292)은 상부 콘택막(270)의 상면으로부터 제2 수직 방향(Z2)으로 연장되는 필라(pillar) 형태인 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 제2 하부 전극(292)은 상부 콘택막(270)의 상면으로부터 제2 수직 방향(Z2)으로 연장되는 실린더(cylinder) 형태일 수도 있다. 몇몇 실시예에서, 복수의 제2 하부 전극(292)들은 행렬(matrix) 형태로 배열될 수 있다.
제2 커패시터 유전막(294)은 제2 하부 전극(292) 상에 형성될 수 있다. 몇몇 실시예에서, 제2 커패시터 유전막(294)은 제2 하부 전극(292)의 측면 및 상면, 및 분리 절연막(215)의 상면을 따라 컨포멀하게 연장될 수 있다.
제2 상부 전극(296)은 제2 커패시터 유전막(294) 상에 형성될 수 있다. 도 7 및 도 8에서, 제2 상부 전극(296)은 인접하는 제2 하부 전극(292)들 사이의 영역을 채우는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 제2 상부 전극(296)은 제2 커패시터 유전막(294)의 프로파일을 따라 컨포멀하게 연장될 수도 있다.
도 9 내지 도 11은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다양한 예시적인 단면도들이다. 설명의 편의를 위해, 도 1, 도 2, 도 6 내지 도 8을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제2 산화물 반도체막(14)은 서로 대향되는 제1 채널부(14A) 및 제2 채널부(14B)를 포함한다.
제1 채널부(14A) 및 제2 채널부(14B)는 제4 방향(Y2)에서 서로 이격될 수 있다. 예를 들어, 제1 채널부(14A)는 채널 트렌치(215t)의 일 측면을 따라 연장될 수 있고, 제2 채널부(14B)는 채널 트렌치(215t)의 다른 측면을 따라 연장될 수 있다.
몇몇 실시예에서, 제1 채널부(14A)와 제2 채널부(14B)는 제1 배리어 절연막(262) 및 갭필 절연막(264)에 의해 서로 분리될 수 있다. 예를 들어, 제1 배리어 절연막(262)의 최하면은 제2 산화물 반도체막(14)의 최하면과 같거나 그보다 낮게 형성될 수 있다. 이를 통해, 제2 산화물 반도체막(14)은 절단되어 제1 채널부(14A)와 제2 채널부(14B)를 형성할 수 있다.
도 10을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 복수의 제1 산화물 반도체막(12)들은 제5 방향(X2)을 따라 배열된다.
제5 방향(X2)을 따라 배열되는 복수의 제1 산화물 반도체막(12)들은 제2 하부 절연막(212)에 의해 서로 이격될 수 있다. 몇몇 실시예에서, 복수의 제1 산화물 반도체막(12)들은 제5 방향(X2)을 따라 배열되는 복수의 제2 산화물 반도체막(14)들 및 복수의 제2 도전 라인(220)들과 대응될 수 있다. 이러한 경우에, 각각의 제1 산화물 반도체막(12)들은 1개의 제2 도전 라인(220)과 1개의 제2 산화물 반도체막(14)을 연결할 수 있다.
도 11을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제2 산화물 반도체막(14)의 적어도 일부는 하부 산화막(216)과 접촉한다.
하부 산화막(216)은 제1 하부 절연막(210) 상에 형성될 수 있다. 예를 들어, 하부 산화막(216)은 제2 도전 라인(220)의 측면을 덮을 수 있다. 몇몇 실시예에서, 하부 산화막(216)은 제2 도전 라인(220)의 측면 및 제1 산화물 반도체막(12)의 측면을 덮을 수 있다. 제2 산화물 반도체막(14)은 하부 산화막(216)의 상면과 접촉할 수 있다.
하부 산화막(216)은 산화물을 포함할 수 있다. 일례로, 하부 산화막(216)은 실리콘 산화물을 포함할 수 있다. 제2 산화물 반도체막(14)이 하부 산화막(216)과 접촉함에 따라, 하부 산화막(216)의 산소 원자는 제2 산화물 반도체막(14)으로 확산될 수 있다. 이를 통해, 제2 산화물 반도체막(14)의 상기 제2 결정성 산화물 반도체 물질이 큐어링(curing)될 수 있고, 성능 및 신뢰성이 더욱 향상된 반도체 장치가 제공될 수 있다.
몇몇 실시예에서, 제2 도전 라인(220)과 하부 산화막(216) 사이에 제2 배리어 절연막(214)이 개재될 수 있다. 제2 배리어 절연막(214)은 제2 도전 라인(220)의 측면을 덮을 수 있다. 제2 배리어 절연막(214)은 하부 산화막(216)의 산소 원자가 제2 도전 라인(220)으로 확산되는 것을 방지할 수 있다. 제2 배리어 절연막(214)은 예를 들어, 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 12는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다른 예시적인 레이아웃도이다. 도 13은 도 12의 C2-C2를 따라 절단한 단면도이다. 도 14는 도 12의 D2-D2를 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1, 도 2, 도 6 내지 도 8을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12 내지 도 14를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제2 산화물 반도체막(14)은 제1 산화물 반도체막(12)의 측면과 접촉한다.
예를 들어, 도 13에 도시된 것처럼, 제1 산화물 반도체막(12)은 하부 콘택막(230)의 상면의 일부 상에 형성될 수 있고, 제2 산화물 반도체막(14)은 하부 콘택막(230)의 상면의 다른 일부 상에 형성될 수 있다. 또한, 채널 트렌치(215t)는 하부 콘택막(230)의 상면 및 제1 산화물 반도체막(12)의 측면을 노출시킬 수 있다. 이를 통해, 제2 산화물 반도체막(14)은 하부 콘택막(230)의 상면 및 제1 산화물 반도체막(12)의 측면과 접촉할 수 있다.
몇몇 실시예에서, 하부 콘택막(230)은 제2 도전 라인(220)의 상면 및 제1 하부 절연막(210)의 상면을 덮을 수 있다. 도 14에 도시된 것처럼, 이러한 하부 콘택막(230)은 제5 방향(X2)을 따라 배열되는 복수의 제2 도전 라인(220)들과 접속될 수 있다. 또한, 이러한 하부 콘택막(230)은 제4 방향(Y2) 및 제5 방향(X2)에서 서로 이격되는 복수의 제2 산화물 반도체막(14)들과 접속될 수 있다.
도 15 내지 도 17은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다양한 예시적인 단면도들이다. 설명의 편의를 위해, 도 1, 도 2, 도 6 내지 도 14를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 15를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제2 산화물 반도체막(14)은 서로 대향되는 제1 채널부(14A) 및 제2 채널부(14B)를 포함한다. 이러한 제2 산화물 반도체막(14)은 도 9를 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
도 16을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 복수의 하부 콘택막(230)들은 제5 방향(X2)을 따라 배열된다.
제5 방향(X2)을 따라 배열되는 복수의 하부 콘택막(230)들은 제2 하부 절연막(212)에 의해 서로 이격될 수 있다. 몇몇 실시예에서, 복수의 하부 콘택막(230)들은 제5 방향(X2)을 따라 배열되는 복수의 제2 산화물 반도체막(14)들 및 복수의 제2 도전 라인(220)들과 대응될 수 있다. 이러한 경우에, 각각의 하부 콘택막(230)들은 1개의 제2 도전 라인(220)과 제4 방향(Y2)을 따라 배열되는 복수의 제2 산화물 반도체막(14)들을 연결할 수 있다.
도 17을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제2 산화물 반도체막(14)의 적어도 일부는 하부 산화막(216)과 접촉한다. 이러한 제2 산화물 반도체막(14)은 도 11을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
도 18은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다른 예시적인 레이아웃도이다. 도 19는 도 18의 C3-C3을 따라 절단한 단면도이다. 도 20은 도 18의 D3-D3을 따라 절단한 단면도이다.
도 18 내지 도 20을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 산화물 반도체막(12)은 제4 방향(Y2)으로 길게 연장된다.
도 18에 도시된 것처럼, 이러한 제1 산화물 반도체막(12)은 제4 방향(Y2)을 따라 배열되는 복수의 제2 산화물 반도체막(14)들과 접촉할 수 있다. 복수의 제1 산화물 반도체막(12)들은 제5 방향(X2)을 따라 배열될 수 있다.
도 18 및 도 20에서, 제1 산화물 반도체막(12)은 제2 수직 방향(Z2)에서 제2 도전 라인(220)과 중첩하지 않는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 제1 산화물 반도체막(12)의 적어도 일부는 제2 수직 방향(Z2)에서 제2 도전 라인(220)과 중첩할 수도 있다.
도 21 내지 도 23은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다양한 예시적인 단면도들이다. 설명의 편의를 위해, 도 1, 도 2, 도 6 내지 도 20을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 21을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제2 산화물 반도체막(14)은 서로 대향되는 제1 채널부(14A) 및 제2 채널부(14B)를 포함한다. 이러한 제2 산화물 반도체막(14)은 도 9를 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
도 22를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 복수의 하부 콘택막(230)들은 제5 방향(X2)을 따라 배열된다. 이러한 하부 콘택막(230)들은 도 16을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
도 23을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제2 산화물 반도체막(14)의 적어도 일부는 하부 산화막(216)과 접촉한다. 이러한 제2 산화물 반도체막(14)은 도 11을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
이하에서, 도 1 내지 도 33을 참조하여, 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명한다.
도 24 내지 도 27은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 및 도 2를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 24를 참조하면, 제1 기판(10) 상에 제1 예비 산화물 반도체막(12a)을 형성한다.
제1 예비 산화물 반도체막(12a)은 예를 들어, 증착 공정에 의해 형성될 수 있다. 제1 예비 산화물 반도체막(12a)은 제1 금속 원소를 포함하는 2원계 또는 3원계 산화물 반도체 물질, 또는 서로 다른 제1 및 제2 금속 원소를 포함하는 3원계 산화물 반도체 물질을 포함할 수 있다. 상기 2원계 또는 3원계 산화물 반도체 물질은 예를 들어, ZnO(zinc oxide, ZnxO), GaO(gallium oxide, GaxO), TiO(tin oxide, TixO), ZnON(zinc oxynitride, ZnxOyN), IZO(indium zinc oxide, InxZnyO), GZO(gallium zinc oxide, GaxZnyO), TZO(tin zinc oxide, SnxZnyO) 및 TGO(tin gallium oxide, SnxGayO) 중 하나일 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 예비 산화물 반도체막(12a)은 비결정성 산화물 반도체 물질을 포함할 수 있다. 일례로, 제1 예비 산화물 반도체막(12a)은 비정질 GZO(amorphous GZO)를 포함할 수 있다.
다른 몇몇 실시예에서, 제1 예비 산화물 반도체막(12a)은 결정성 산화물 반도체 물질을 포함할 수 있다. 일례로, 제1 예비 산화물 반도체막(12a)은 다결정성 GZO(polycrystalline GZO) 및 스피넬 GZO(spinel GZO) 중 적어도 하나를 포함할 수 있다.
도 25를 참조하면, 제1 후처리 공정(HT1)을 수행하여 제1 산화물 반도체막(12)을 형성한다.
제1 후처리 공정(HT1)은 예를 들어, 어닐링(annealing) 공정을 포함할 수 있다. 몇몇 실시예에서, 제1 후처리 공정(HT1)은 약 700 ℃ 이하의 온도에서 수행될 수 있다. 예를 들어, 제1 후처리 공정(HT1)은 약 200 ℃ 내지 약 700℃의 온도에서 수행되는 어닐링 공정을 포함할 수 있다.
제1 후처리 공정(HT1)이 수행됨에 따라, 제1 예비 산화물 반도체막(12a)은 결정화되어 결정성을 갖는 제1 산화물 반도체막(12)을 형성할 수 있다. 일례로, 제1 산화물 반도체막(12)은 다결정성 GZO(polycrystalline GZO) 및 스피넬 GZO(spinel GZO) 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 제1 후처리 공정(HT1)은 생략될 수도 있다. 예를 들어, 제1 예비 산화물 반도체막(12a)이 결정성 산화물 반도체 물질을 포함하는 경우에, 제1 후처리 공정(HT1)은 생략될 수 있다.
도 26을 참조하면, 제1 산화물 반도체막(12) 상에 제2 예비 산화물 반도체막(14a)을 형성한다.
제2 예비 산화물 반도체막(14a)은 예를 들어, 증착 공정에 의해 형성될 수 있다. 제2 예비 산화물 반도체막(14a)은 상기 제1 및 제2 금속 원소 및 상기 제1 및 제2 금속 원소와 다른 제3 금속 원소를 포함하는 4원계 산화물 반도체 물질을 포함할 수 있다. 상기 4원계 산화물 반도체 물질은 예를 들어, IGZO(indium gallium zinc oxide, InxGayZnzO,), IGSO(indium gallium silicon oxide, InxGaySizO), ITZO(indium tin zinc oxide, InxSnyZnzO), ITGO(indium tin gallium oxide, InxSnyGazO), ZZTO(zirconium zinc tin oxide, ZrxZnySnzO), HIZO(hafnium indium zinc oxide, HfxInyZnzO), GZTO(gallium zinc tin oxide, GaxZnySnzO), AZTO(aluminium zinc tin oxide, AlxZnySnzO) 및 YGZO(ytterbium gallium zinc oxide, YbxGayZnzO) 중 하나일 수 있으나, 이에 제한되는 것은 아니다.
제2 예비 산화물 반도체막(14a)은 비결정성 산화물 반도체 물질을 포함할 수 있다. 일례로, 제2 예비 산화물 반도체막(14a)은 비정질 IGZO(amorphous IGZO)를 포함할 수 있다.
도 27을 참조하면, 제2 후처리 공정(HT2)을 수행하여 제2 산화물 반도체막(14)을 형성한다.
제2 후처리 공정(HT2)은 예를 들어, 어닐링(annealing) 공정을 포함할 수 있다. 몇몇 실시예에서, 제2 후처리 공정(HT2)은 약 700 ℃ 이하의 온도에서 수행될 수 있다. 예를 들어, 제2 후처리 공정(HT2)은 약 200 ℃ 내지 약 700℃의 온도에서 수행되는 어닐링 공정을 포함할 수 있다.
제2 후처리 공정(HT2)이 수행됨에 따라, 제2 예비 산화물 반도체막(14a)은 결정화되어 결정성을 갖는 제2 산화물 반도체막(14)을 형성할 수 있다. 일례로, 제2 산화물 반도체막(14)은 다결정성 IGZO(polycrystalline IGZO), 스피넬 IGZO(spinel IGZO) 및 CAAC IGZO(c-axis aligned crystalline IGZO) 중 적어도 하나를 포함할 수 있다.
이어서, 도 1을 참조하면, 제1 기판(10), 제1 산화물 반도체막(12) 및 제2 산화물 반도체막(14) 상에 소스/드레인 영역(16), 게이트 구조체(20), 층간 절연막(30) 및 소스/드레인 콘택(35)을 형성한다.
일례로, 제1 산화물 반도체막(12) 및 제2 산화물 반도체막(14) 상에 제1 게이트 유전막(22), 제1 게이트 전극(24) 및 제1 게이트 캡핑 패턴(26)이 형성될 수 있다. 이어서, 제1 게이트 캡핑 패턴(26)을 식각 마스크로 이용하는 식각 공정이 수행될 수 있다. 이를 통해, 패터닝된 제1 산화물 반도체막(12) 및 제2 산화물 반도체막(14)이 형성될 수 있다. 이어서, 소스/드레인 영역(16), 게이트 스페이서(28), 층간 절연막(30) 및 소스/드레인 콘택(35)이 형성될 수 있다. 이를 통해, 도 1을 이용하여 상술한 반도체 장치가 제조될 수 있다.
몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 제2 산화물 반도체막(14)은 제1 산화물 반도체막(12) 상에 형성됨으로써 높은 결정도를 가질 수 있다. 구체적으로, 상술한 것처럼, 상기 제1 금속 원소(또는, 상기 제1 및 제2 금속 원소)를 포함하는 제1 산화물 반도체막(12)은, 상기 제1 내지 제3 금속 원소를 포함하는 제2 산화물 반도체막(14)이 증착되는 과정에서 시드층(seed layer)으로 기능하여 제2 산화물 반도체막(14)의 결정도를 향상시킬 수 있다. 이에 따라, 성능 및 신뢰성이 향상된 반도체 장치의 제조 방법이 제공될 수 있다.
도 28 내지 도 30은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 5, 도 24 내지 도 27을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 28을 참조하면, 제2 기판(100) 내에 게이트 트렌치(WT)를 형성한다.
게이트 트렌치(WT)는 제2 방향(X1)으로 연장될 수 있다. 몇몇 실시예에서, 게이트 트렌치(WT)는 제2 기판(100) 및 소자 분리막(110) 내에 형성될 수 있다.
도 29를 참조하면, 게이트 트렌치(WT) 내에 제1 산화물 반도체막(12) 및 제2 산화물 반도체막(14)을 형성한다.
제1 산화물 반도체막(12) 및 제2 산화물 반도체막(14)은 게이트 트렌치(WT) 내에 차례로 적층될 수 있다. 제1 산화물 반도체막(12) 및 제2 산화물 반도체막(14)은 각각 게이트 트렌치(WT)의 프로파일을 따라 컨포멀하게 연장될 수 있다. 제1 산화물 반도체막(12) 및 제2 산화물 반도체막(14)을 형성하는 것은, 도 24 내지 도 27을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
도 30을 참조하면, 게이트 트렌치(WT) 내에 제2 게이트 유전막(162) 및 제2 게이트 전극(160)을 형성한다.
제2 게이트 유전막(162) 및 제2 게이트 전극(160)은 제2 산화물 반도체막(14) 상에 차례로 적층될 수 있다. 제2 게이트 유전막(162) 및 제2 게이트 전극(160)은 각각 제2 산화물 반도체막(14)의 프로파일을 따라 컨포멀하게 연장될 수 있다.
몇몇 실시예에서, 제2 게이트 유전막(162) 및 제2 게이트 전극(160)은 제2 산화물 반도체막(14) 상에서 게이트 트렌치(WT)의 일부를 채울 수 있다. 제2 게이트 캡핑 패턴(168)은 제2 산화물 반도체막(14) 상에서 게이트 트렌치(WT)의 다른 일부를 채울 수 있다. 이러한 경우에, 제2 게이트 전극(160)의 상면은 제2 기판(100)의 상면보다 낮게 형성될 수 있다.
제2 게이트 유전막(162), 제2 게이트 전극(160) 및 제2 게이트 캡핑 패턴(168)이 형성된 후에, 제2 기판(100)의 상면을 노출시키는 평탄화 공정이 수행될 수 있다.
이어서, 도 3 내지 도 5를 참조하면, 제2 기판(100) 및 소자 분리막(110) 상에 베이스 절연막(120), 제1 도전 라인(130; BL), 다이렉트 콘택(DC), 스페이서 구조체(140), 콘택 구조체(BC, LP) 및 제1 커패시터 구조체(190)를 형성한다. 이를 통해, 도 3 내지 도 5를 이용하여 상술한 매립 채널 트랜지스터(buried channel array transistor; BCAT)를 포함하는 반도체 메모리 장치가 제조될 수 있다.
도 31 내지 도 33은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1, 도 2, 도 6 내지 도 27을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 31을 참조하면, 제3 기판(200) 상에 제1 하부 절연막(210), 제2 도전 라인(220) 및 제1 산화물 반도체막(12)을 형성한다.
예를 들어, 제3 기판(200) 상에 제1 하부 절연막(210)이 형성될 수 있다. 제2 도전 라인(220)은 제1 하부 절연막(210) 상에 형성될 수 있다. 복수의 제2 도전 라인(220)들은 각각 제4 방향(Y2)으로 연장되며, 제4 방향(Y2)과 교차하는 제5 방향(X2)에서 등간격으로 이격될 수 있다. 제1 하부 절연막(210)은 제2 도전 라인(220)들 사이의 공간을 채우도록 형성될 수 있다.
제1 산화물 반도체막(12)은 제1 하부 절연막(210) 및 제2 도전 라인(220) 상에 형성될 수 있다. 제1 산화물 반도체막(12)을 형성하는 것은, 도 24 및 도 25를 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
도 32를 참조하면, 하부 콘택막(230) 및 분리 절연막(215)을 형성한다.
예를 들어, 제1 산화물 반도체막(12)을 패터닝하는 식각 공정이 수행될 수 있다. 이어서, 패터닝된 제1 산화물 반도체막(12)들 사이의 공간을 채우는 하부 콘택막(230)이 형성될 수 있다. 하부 콘택막(230)은 제2 도전 라인(220)과 접속될 수 있다.
이어서, 하부 콘택막(230) 및 제1 산화물 반도체막(12) 상에 분리 절연막(215)이 형성될 수 있다. 분리 절연막(215)은 제5 방향(X2)으로 길게 연장되는 채널 트렌치(215t)를 포함할 수 있다. 채널 트렌치(215t)는 하부 콘택막(230)의 적어도 일부 및 제1 산화물 반도체막(12)의 적어도 일부를 노출시킬 수 있다. 예를 들어, 채널 트렌치(215t)는 하부 콘택막(230)의 상면 및 제1 산화물 반도체막(12)의 상면을 노출시킬 수 있다.
도 33을 참조하면, 채널 트렌치(215t) 내에 제2 산화물 반도체막(14)을 형성한다.
제2 산화물 반도체막(14)은 채널 트렌치(215t)의 프로파일을 따라 컨포멀하게 연장될 수 있다. 이를 통해, 하부 콘택막(230) 및 제1 산화물 반도체막(12)과 접촉하는 제2 산화물 반도체막(14)이 형성될 수 있다. 제2 산화물 반도체막(14)을 형성하는 것은, 도 26 및 도 27을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
이어서, 도 6 내지 도 8을 참조하면, 제2 산화물 반도체막(14) 상에 제3 게이트 유전막(240), 게이트 라인(250; WL), 상부 콘택막(270) 및 제2 커패시터 구조체(290)를 형성한다. 이를 통해, 도 6 내지 도 8을 이용하여 상술한 수직 채널 트랜지스터(vertical channel transistor; VCT)를 포함하는 반도체 메모리 장치가 제조될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 제1 기판 12: 제1 산화물 반도체막
14: 제2 산화물 반도체막 16: 소스/드레인 영역
20: 게이트 구조체 22: 제1 게이트 유전막
24: 제1 게이트 전극 26: 제1 게이트 캡핑 패턴
28: 게이트 스페이서 30: 층간 절연막
35: 소스/드레인 콘택

Claims (10)

  1. 기판 상에, 제1 방향으로 연장되는 도전 라인;
    상기 도전 라인 상에, 제1 금속 원소를 포함하는 제1 결정성 산화물 반도체 물질을 포함하는 제1 산화물 반도체막;
    상기 도전 라인 상에, 상기 제1 산화물 반도체막과 접촉하며, 상기 도전 라인과 접속되는 제2 산화물 반도체막;
    상기 제2 산화물 반도체막의 측면 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극; 및
    상기 제2 산화물 반도체막 및 상기 게이트 전극 상에, 상기 제2 산화물 반도체막과 접속되는 커패시터 구조체를 포함하되,
    상기 제2 산화물 반도체막은, 상기 제1 금속 원소 및 상기 제1 금속 원소와 다른 제2 및 제3 금속 원소를 포함하는 제2 결정성 산화물 반도체 물질을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 도전 라인 상에, 상기 도전 라인과 상기 제2 산화물 반도체막을 연결하는 하부 콘택막을 더 포함하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제1 산화물 반도체막은 상기 도전 라인의 상면의 일부 상에 배치되고,
    상기 하부 콘택막은 상기 도전 라인의 상면의 다른 일부 상에 배치되고,
    상기 제2 산화물 반도체막은 상기 제1 산화물 반도체막의 상면 및 상기 하부 콘택막의 상면과 접촉하는 반도체 장치.
  4. 제 2항에 있어서,
    상기 제1 산화물 반도체막은 상기 하부 콘택막의 상면의 적어도 일부를 따라 연장되고,
    상기 제2 산화물 반도체막은 상기 제1 산화물 반도체막의 측면 및 상기 하부 콘택막의 상면과 접촉하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 기판 상에, 상기 도전 라인의 측면을 덮는 하부 산화막을 더 포함하되,
    상기 제2 산화물 반도체막은 상기 하부 산화막의 상면과 접촉하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 산화물 반도체막은, 상기 제2 방향으로 연장되어 상기 제2 방향을 따라 배열되는 복수의 상기 제2 산화물 반도체막들과 접촉하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 산화물 반도체막은, 상기 제1 방향으로 연장되어 상기 제1 방향을 따라 배열되는 복수의 상기 제2 산화물 반도체막들과 접촉하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 제1 결정성 산화물 반도체 물질은 상기 제1 금속 원소를 포함하는 2원계 또는 3원계 산화물 반도체 물질이고,
    상기 제2 결정성 산화물 반도체 물질은 상기 제1 내지 제3 금속 원소를 포함하는 4원계 산화물 반도체 물질인 반도체 장치.
  9. 기판 상에, 제1 방향으로 연장되는 도전 라인;
    상기 기판 상에, 상기 도전 라인의 측면을 덮는 하부 산화막;
    상기 도전 라인 상에, 제1 금속 원소를 포함하는 제1 결정성 산화물 반도체 물질을 포함하는 제1 산화물 반도체막;
    상기 도전 라인 및 상기 하부 산화막 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 하부 산화막의 적어도 일부 및 상기 제1 산화물 반도체막의 적어도 일부를 노출시키는 채널 트렌치를 포함하는 분리 절연막;
    상기 채널 트렌치의 적어도 일부를 따라 연장되어 상기 하부 산화막 및 상기 제1 산화물 반도체막과 접촉하고, 상기 도전 라인과 접속되는 제2 산화물 반도체막;
    상기 제2 산화물 반도체막 상의 상기 채널 트렌치 내에, 상기 제2 방향으로 연장되는 제1 게이트 전극; 및
    상기 분리 절연막 상에, 상기 제2 산화물 반도체막과 접속되는 커패시터 구조체를 포함하되,
    상기 제2 산화물 반도체막은, 상기 제1 금속 원소 및 상기 제1 금속 원소와 다른 제2 및 제3 금속 원소를 포함하는 제2 결정성 산화물 반도체 물질을 포함하는 반도체 장치.
  10. 기판;
    상기 기판 상에, 제1 금속 원소를 포함하는 제1 결정성 산화물 반도체 물질을 포함하는 제1 산화물 반도체막;
    상기 제1 산화물 반도체막 상에, 상기 제1 금속 원소 및 상기 제1 금속 원소와 다른 제2 및 제3 금속 원소를 포함하는 제2 결정성 산화물 반도체 물질을 포함하는 제2 산화물 반도체막; 및
    상기 제2 산화물 반도체막 상의 게이트 전극을 포함하되,
    상기 제2 산화물 반도체막으로부터 멀어지는 방향에서, 상기 제1 산화물 반도체막 내의 상기 제3 금속 원소의 농도 감소율은, 상기 제1 산화물 반도체막 내의 상기 제1 금속 원소의 농도 감소율보다 큰 반도체 장치.
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