TW202331852A - 半導體裝置 - Google Patents

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朴俊模
朴鍊皓
權旭炫
健 林
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南韓商三星電子股份有限公司
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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Abstract

一種半導體裝置可包括：基板，包括彼此相鄰的第一主動區與第二主動區；第一主動圖案及第二主動圖案，分別設置於第一主動區及第二主動區上；以及閘極電極，延伸以與第一主動圖案及第二主動圖案交叉。閘極電極可包括分別設置於第一主動區及第二主動區上的第一電極部分及第二電極部分。第二電極部分可包括依序覆蓋第二主動圖案的第一金屬圖案、蝕刻障壁圖案、第二金屬圖案及第三金屬圖案。第一電極部分可包括覆蓋第一主動圖案的第二金屬圖案。蝕刻障壁圖案可與第一金屬圖案及第二金屬圖案接觸，且可薄於第一金屬圖案且薄於第二金屬圖案。

Description

半導體裝置
[相關申請案的交叉參考]
本美國非臨時專利申請案根據35 U.S.C. §119主張優先於在2022年1月27日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0012711號，所述韓國專利申請案的全部內容併入本案供參考。
本揭露是有關於一種半導體裝置，且具體而言是有關於一種包括場效電晶體的半導體裝置。
半導體裝置包括由金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field-effect transistor，MOS-FET）組成的積體電路。為滿足對具有小的圖案大小且設計規則減少的半導體裝置的日益增長的需求，MOS-FET正在積極地按比例縮小。MOS-FET的按比例縮小可能會導致半導體裝置的操作性質劣化。正在進行各種研究來克服與半導體裝置的按比例縮小相關聯的技術限制並達成高效能半導體裝置。
一個態樣是提供一種具有改善的電性特性的半導體裝置。
根據一或多個實施例的一個態樣，一種半導體裝置可包括：基板，包括彼此相鄰的第一主動區與第二主動區；第一主動圖案及第二主動圖案，分別設置於所述第一主動區及所述第二主動區上；以及閘極電極，延伸以與所述第一主動圖案及所述第二主動圖案交叉。所述閘極電極可包括位於所述第一主動區上的第一電極部分及位於所述第二主動區上的第二電極部分。所述第二電極部分可包括依序覆蓋所述第二主動圖案的第一金屬圖案、蝕刻障壁圖案、第二金屬圖案及第三金屬圖案。所述第一電極部分可包括覆蓋所述第一主動圖案的第二金屬圖案。所述蝕刻障壁圖案可與所述第一金屬圖案及所述第二金屬圖案接觸，且所述蝕刻障壁圖案可薄於所述第一金屬圖案且薄於所述第二金屬圖案。
根據一或多個實施例的另一態樣，一種半導體裝置可包括：基板，包括彼此相鄰的第一主動區與第二主動區；第一主動圖案及第二主動圖案，分別設置於所述第一主動區及所述第二主動區上；閘極電極，延伸以與所述第一主動圖案及所述第二主動圖案交叉；以及閘極絕緣層，設置於所述閘極電極與所述第一主動區之間以及所述閘極電極與所述第二主動區之間。所述閘極電極可包括位於所述第一主動區上的第一電極部分及位於所述第二主動區上的第二電極部分。所述第二電極部分可包括依序覆蓋所述第二主動圖案的第一金屬圖案、蝕刻障壁圖案及第二金屬圖案。所述第一電極部分可包括覆蓋所述第一主動圖案的第二金屬圖案。所述蝕刻障壁圖案可與所述第一金屬圖案及所述第二金屬圖案接觸。所述蝕刻障壁圖案可與所述閘極絕緣層接觸。
根據一或多個實施例的又一態樣，一種半導體裝置可包括：基板，包括在第一方向上彼此相鄰的第一主動區與第二主動區；裝置隔離層，對溝渠進行填充，所述溝渠被形成為對所述第一主動區及所述第二主動區進行界定；第一主動圖案及第二主動圖案，分別設置於所述第一主動區及所述第二主動區上；第一源極/汲極圖案及第二源極/汲極圖案，分別設置於所述第一主動圖案及所述第二主動圖案上；第一通道圖案及第二通道圖案，分別連接至所述第一源極/汲極圖案及所述第二源極/汲極圖案，所述第一通道圖案及所述第二通道圖案中的每一者包括被堆疊成彼此間隔開的第一半導體圖案、第二半導體圖案及第三半導體圖案；閘極電極，在所述第一方向上延伸以與所述第一通道圖案及所述第二通道圖案交叉；閘極絕緣層，夾置於所述閘極電極與所述第一通道圖案之間以及所述閘極電極與所述第二通道圖案之間；閘極間隔件，設置於所述閘極電極的側表面上；閘極頂蓋圖案，設置於所述閘極電極的頂表面上；第一層間絕緣層，位於所述閘極頂蓋圖案上；主動接觸件，穿透所述第一層間絕緣層且分別耦合至所述第一源極/汲極圖案及所述第二源極/汲極圖案；閘極接觸件，穿透所述第一層間絕緣層且耦合至所述閘極電極；第二層間絕緣層，位於所述第一層間絕緣層上；第一金屬層，設置於所述第二層間絕緣層中，所述第一金屬層包括分別電性連接至所述主動接觸件及所述閘極接觸件的下部內連線；第三層間絕緣層，位於所述第二層間絕緣層上；以及第二金屬層，設置於所述第三層間絕緣層中。所述第二金屬層可包括分別電性連接至所述下部內連線的上部內連線。所述閘極電極可包括位於所述第一主動區上的第一電極部分及位於所述第二主動區上的第二電極部分。所述第二電極部分可包括依序覆蓋所述第二主動圖案的第一金屬圖案、蝕刻障壁圖案及第二金屬圖案。所述第一電極部分可包括覆蓋所述第一主動圖案的第二金屬圖案。所述蝕刻障壁圖案可與所述第二電極部分的所述第一金屬圖案及所述第二金屬圖案接觸。所述蝕刻障壁圖案可薄於所述第一金屬圖案且薄於所述第二電極部分的所述第二金屬圖案。
現在將參照其中示出實例性實施例的附圖更全面地闡述各種實例性實施例。
圖1是示出根據實施例的半導體裝置的平面圖。圖2A至圖2D是分別沿著圖1所示線A-A’、B-B’、C-C’及D-D’截取的剖視圖。圖2E是圖2D所示部分Q的放大剖視圖。圖2F是圖2E所示部分R的放大剖視圖。
參照圖1及圖2A至圖2F，在基板100上可設置有邏輯胞元。在本說明書中，邏輯胞元可意指被配置成執行特定功能的邏輯裝置（例如，反相器、正反器等）。舉例而言，邏輯胞元可包括構成邏輯裝置的電晶體及將電晶體連接至彼此的內連線。
基板100可包括第一主動區PR及第二主動區NR。在實施例中，第一主動區PR可為P型金屬氧化物半導體場效電晶體（P type metal oxide semiconductor FET，PMOSFET）區，且第二主動區NR可為N型金屬氧化物半導體場效電晶體（N type metal oxide semiconductor FET，NMOSFET）區。基板100可為由矽、鍺、矽鍺、化合物半導體材料或類似材料形成或者包含矽、鍺、矽鍺、化合物半導體材料或類似材料的半導體基板。在實施例中，基板100可為矽晶圓。
第一主動區PR及第二主動區NR可由第二溝渠TR2進行界定，所述第二溝渠TR2形成於基板100的上部部分中（在圖2C中最佳地示出）。第二溝渠TR2可位於第一主動區PR與第二主動區NR之間。第一主動區PR與第二主動區NR可在第一方向D1上彼此間隔開，第二溝渠TR2夾置於第一主動區PR與第二主動區NR之間。第一主動區PR及第二主動區NR中的每一者可在與第一方向D1不同的第二方向D2上延伸（在圖1中最佳地示出）。
第一主動圖案AP1及第二主動圖案AP2可由形成於基板100的上部部分中的第一溝渠TR1進行界定（在圖2C中最佳地示出）。第一主動圖案AP1及第二主動圖案AP2可分別設置於第一主動區PR及第二主動區NR上。在一些實施例中，第一溝渠TR1可淺於第二溝渠TR2。第一主動圖案AP1及第二主動圖案AP2可在第二方向D2上延伸。第一主動圖案AP1及第二主動圖案AP2可為基板100的在垂直方向上突出的部分。
裝置隔離層ST可被設置成對第一溝渠TR1及第二溝渠TR2進行填充。裝置隔離層ST可包括氧化矽層。第一主動圖案AP1及第二主動圖案AP2的上部部分可在裝置隔離層ST上方在垂直方向上突出（例如，參見圖2D）。裝置隔離層ST可不覆蓋第一主動圖案AP1及第二主動圖案AP2的上部部分。裝置隔離層ST可覆蓋第一主動圖案AP1及第二主動圖案AP2的下部側表面。
第一主動圖案AP1可包括用作第一通道圖案CH1的上部部分（在圖2A中最佳地示出）。第二主動圖案AP2可包括用作第二通道圖案CH2的上部部分（在圖2B中最佳地示出）。第一通道圖案CH1及第二通道圖案CH2中的每一者可包括依序堆疊的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3。第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3可在垂直方向（即，第三方向D3）上彼此間隔開。
第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者可由矽（Si）、鍺（Ge）或矽鍺（SiGe）形成或者包含矽（Si）、鍺（Ge）或矽鍺（SiGe）。在實施例中，第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者可由結晶矽形成或者包含結晶矽。
在第一主動圖案AP1的上部部分中可形成有多個第一凹槽RS1（在圖2A中最佳地示出）。在第一凹槽RS1中可分別設置有第一源極/汲極圖案SD1。第一源極/汲極圖案SD1可為第一導電類型（例如，p型）的雜質區。第一通道圖案CH1可夾置於每一對第一源極/汲極圖案SD1之間。換言之，每一對第一源極/汲極圖案SD1可藉由堆疊的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3而連接至彼此。
在第二主動圖案AP2的上部部分中可形成有多個第二凹槽RS2（在圖2B中最佳地示出）。在第二凹槽RS2中可分別設置有第二源極/汲極圖案SD2。第二源極/汲極圖案SD2可為第二導電類型（例如，n型）的雜質區。第二通道圖案CH2可夾置於每一對第二源極/汲極圖案SD2之間。換言之，每一對第二源極/汲極圖案SD2可藉由堆疊的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3而連接至彼此。
第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可為藉由選擇性磊晶生長（selective epitaxial growth，SEG）製程形成的磊晶圖案。作為實例，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的每一者可具有位於與第三半導體圖案SP3的頂表面實質上相同的水準處的頂表面。然而，在實施例中，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的每一者的頂表面可高於第三半導體圖案SP3的頂表面。
第一源極/汲極圖案SD1可包含晶格常數大於基板100的半導體材料的晶格常數的半導體材料（例如，SiGe）。在此種情形中，所述一對第一源極/汲極圖案SD1可對位於其間的第一通道圖案CH1施加壓縮應力。
在實施例中，第二源極/汲極圖案SD2可由與基板100相同的半導體材料（例如，Si）形成或者包含與基板100相同的半導體材料（例如，Si）。在另一實施例中，第二源極/汲極圖案SD2可由含有矽（Si）及碳（C）二者的材料形成或者包含含有矽（Si）及碳（C）二者的材料。舉例而言，第二源極/汲極圖案SD2可由碳化矽（SiC）形成或者包含碳化矽（SiC）。在第二源極/汲極圖案SD2由碳化矽（SiC）形成的情形中，第二源極/汲極圖案SD2中的碳含量可介於自10原子%至30原子%的範圍內。含有碳化矽（SiC）的所述一對第二源極/汲極圖案SD2可對位於其間的第二通道圖案CH2施加張力應力。
第一源極/汲極圖案SD1中的每一者可包括依序堆疊的第一半導體層SEL1與第二半導體層SEL2。將參照圖2A闡述與第二方向D2平行地截取的第一源極/汲極圖案SD1的截面形狀。第一半導體層SEL1可具有「U」形狀截面。第一半導體層SEL1可在向上方向上具有減小的厚度。換言之，第一半導體層SEL1的厚度可隨著距基板100的距離增大而減小。第二半導體層SEL2可設置於第一半導體層SEL1上。第二半導體層SEL2的體積可大於第一半導體層SEL1的體積。換言之，第二半導體層SEL2的體積對第一源極/汲極圖案SD1的總體積的比率可大於第一半導體層SEL1的體積對第一源極/汲極圖案SD1的總體積的比率。
第一半導體層SEL1及第二半導體層SEL2中的每一者可由矽鍺（SiGe）形成或者包含矽鍺（SiGe）。在一些實施例中，第一半導體層SEL1可被設置成具有相對低的鍺濃度。在另一實施例中，第一半導體層SEL1可被設置成僅包含矽（Si）而不包含鍺（Ge）。第一半導體層SEL1的鍺濃度可介於自0原子%至10原子%的範圍內。
第二半導體層SEL2可被設置成具有相對高的鍺濃度。作為實例，第二半導體層SEL2的鍺濃度可介於自30原子%至70原子%的範圍內。在一些實施例中，第二半導體層SEL2的鍺濃度可在第三方向D3上增大。舉例而言，第二半導體層SEL2的鍺濃度在第一半導體層SEL1附近可為約40原子%，但在其頂部水準處（即，距基板100最遠）可為約60原子%。
第一半導體層SEL1及第二半導體層SEL2可包含雜質（例如，硼），進而使得第一源極/汲極圖案SD1能夠具有p型導電性。在實施例中，第二半導體層SEL2中的雜質濃度（以原子%計）可大於第一半導體層SEL1中的雜質濃度。
第一半導體層SEL1可防止在基板100與第二半導體層SEL2之間以及第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3與第二半導體層SEL2之間出現堆疊層錯（stacking fault）。堆疊層錯可能會導致通道電阻增大，但可因第一半導體層SEL1而防止堆疊層錯且進而改善半導體裝置的電性特性。
在使用閘極電極GE替換犧牲層SAL的製程（此將在以下進行闡述）中，第一半導體層SEL1可保護第二半導體層SEL2。舉例而言，第一半導體層SEL1可防止第二半導體層SEL2以不期望的方式被用於移除犧牲層SAL的蝕刻材料損壞。
閘極電極GE可被設置成與第一主動圖案AP1及第二主動圖案AP2交叉且在第一方向D1上延伸。閘極電極GE可在第二方向D2上以第一節距P1進行排列。當在平面圖中觀察時，閘極電極GE中的每一者可與第一通道圖案CH1及第二通道圖案CH2交疊。
閘極電極GE可包括位於第一主動區PR上的第一電極部分GE1及位於第二主動區NR上的第二電極部分GE2。閘極電極GE的第一電極部分GE1及第二電極部分GE2中的每一者可包括夾置於基板100與第一半導體圖案SP1之間的第一部分、夾置於第一半導體圖案SP1與第二半導體圖案SP2之間的第二部分、夾置於第二半導體圖案SP2與第三半導體圖案SP3之間的第三部分以及位於第三半導體圖案SP3上的第四部分。
返回參照圖2A，第一電極部分GE1的第一部分至第三部分可具有彼此不同的寬度（例如，在第二方向D2上）。返回參照圖2D，閘極電極GE可被設置於第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者的頂表面、底表面及相對的側表面上。換言之，根據本實施例的邏輯電晶體可為其中閘極電極GE被設置成三維地環繞通道圖案的三維場效電晶體（例如，多橋通道場效電晶體（multi-bridge channel field-effect transistor，MBCFET））。
返回參照圖1及圖2A至圖2D，在閘極電極GE的第四部分的相對的側表面上可分別設置有一對閘極間隔件GS。亦即，閘極間隔件GS可設置於閘極電極GE的第四部分的相對的側表面中的每一者上。閘極間隔件GS可在第三方向D3及第一方向D1上沿著閘極電極GE延伸。閘極間隔件GS的頂表面可高於閘極電極GE的頂表面。閘極間隔件GS的頂表面可與將在以下闡述的第一層間絕緣層110的頂表面共面。閘極間隔件GS可由SiCN、SiCON或SiN中的至少一者形成或者包含SiCN、SiCON或SiN中的至少一者。在實施例中，閘極間隔件GS可具有包括至少兩個層的多層式結構，所述至少兩個層中的每一者由SiCN、SiCON或SiN製成。
在閘極電極GE上可設置有閘極頂蓋圖案GP。閘極頂蓋圖案GP可沿著閘極電極GE且在第一方向D1上延伸。閘極頂蓋圖案GP可由相對於將在以下闡述的第一層間絕緣層110及第二層間絕緣層120具有蝕刻選擇性的材料形成或者包含所述材料。舉例而言，閘極頂蓋圖案GP可由SiON、SiCN、SiCON或SiN中的至少一者形成或者包含SiON、SiCN、SiCON或SiN中的至少一者。
在閘極電極GE與第一通道圖案CH1之間以及閘極電極GE與第二通道圖案CH2之間可夾置有閘極絕緣層GI。閘極絕緣層GI可覆蓋第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者的頂表面、底表面及相對的側表面。閘極絕緣層GI可覆蓋位於閘極電極GE下方的裝置隔離層ST的頂表面（例如，參見圖2D）。
在實施例中，閘極絕緣層GI可包括氧化矽層、氮氧化矽層及/或高介電常數（high-k）介電層。高k介電層可由介電常數高於氧化矽的介電常數的高k介電材料中的至少一者形成或者包含介電常數高於氧化矽的介電常數的高k介電材料中的至少一者。作為實例，高k介電材料可由以下中的至少一者形成或者包含以下中的至少一者：氧化鉿、氧化鉿矽、氧化鉿鋯、氧化鉿鉭、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭及/或鈮酸鉛鋅。
在另一實施例中，半導體裝置可包括使用負電容器的負電容（negative capacitance，NC）FET。舉例而言，閘極絕緣層GI可包括表現出鐵電材料性質的鐵電層及表現出順電材料性質的順電層。
鐵電層可具有負電容。順電層可具有正電容。在其中二或更多個電容器串聯連接且每一電容器具有正電容的情形中，總電容可小於電容器中的每一者的電容。相比之下，在其中串聯連接的電容器中的至少一者具有負電容的情形中，串聯連接的電容器的總電容可具有正值且可大於每一電容的絕對值。
在其中具有負電容的鐵電層與具有正電容的順電層串聯連接的情形中，串聯連接的鐵電層與順電層的總電容可增大。由於總電容的此種增大，包括鐵電層的電晶體在室溫下可具有小於60毫伏/十倍漏電流變化（mV/decade）的亞臨限值擺幅（subthreshold swing，SS）。
鐵電層可具有鐵電材料性質。鐵電層可由例如以下材料中的至少一者形成或者包含例如以下材料中的至少一者：氧化鉿、氧化鉿鋯、氧化鋇鍶鈦、氧化鋇鈦及/或氧化鉛鋯鈦。此處，氧化鉿鋯可為經鋯（Zr）摻雜的氧化鉿。作為另外一種選擇，氧化鉿鋯可為由鉿（Hf）、鋯（Zr）及/或氧（O）構成的化合物。
鐵電層可更包含摻雜劑。舉例而言，摻雜劑可包括鋁（Al）、鈦（Ti）、鈮（Nb）、鑭（La）、釔（Y）、鎂（Mg）、矽（Si）、鈣（Ca）、鈰（Ce）、鏑（Dy）、鉺（Er）、釓（Gd）、鍺（Ge）、鈧（Sc）、鍶（Sr）及/或錫（Sn）中的至少一者。鐵電層中摻雜劑的種類可端視鐵電層中所包含的鐵電材料而變化。
在其中鐵電層包含氧化鉿的情形中，鐵電層中的摻雜劑可包括例如釓（Gd）、矽（Si）、鋯（Zr）、鋁（Al）及/或釔（Y）中的至少一者。
在其中摻雜劑是鋁（Al）的情形中，鐵電層中的鋁的含量可介於自3原子%至8原子%（原子百分比）的範圍內。此處，作為摻雜劑的鋁的含量可為鋁原子的數目對鉿原子與鋁原子的數目的比率。
在其中摻雜劑是矽（Si）的情形中，鐵電層中的矽的含量可介於自2原子%至10原子%的範圍內。在其中摻雜劑是釔（Y）的情形中，鐵電層中的釔的含量可介於自2原子%至10原子%的範圍內。在其中摻雜劑是釓（Gd）的情形中，鐵電層中的釓的含量可介於自1原子%至7原子%的範圍內。在其中摻雜劑是鋯（Zr）的情形中，鐵電層中的鋯的含量可介於自50原子%至80原子%的範圍內。
順電層可具有順電材料性質。順電層可由例如氧化矽及/或高k金屬氧化物中的至少一者形成或者包含例如氧化矽及/或高k金屬氧化物中的至少一者。可用作順電層的金屬氧化物可包括例如氧化鉿、氧化鋯及/或氧化鋁中的至少一者，但本發明概念並非僅限於該些實例。
鐵電層與順電層可由相同的材料形成或者包含相同的材料。鐵電層可具有鐵電材料性質，但順電層可不具有鐵電材料性質。舉例而言，在其中鐵電層及順電層包含氧化鉿的情形中，鐵電層中的氧化鉿的晶體結構可不同於順電層中的氧化鉿的晶體結構。
鐵電層僅在其厚度處於特定範圍內時才可表現出鐵電材料性質。在實施例中，鐵電層可具有介於自0.5奈米至10奈米的範圍內的厚度，但實施例並非僅限於此實例。由於與鐵電材料性質的出現相關聯的臨界厚度端視鐵電材料的種類而變化，因此鐵電層的厚度可端視鐵電材料的種類而改變。
作為實例，閘極絕緣層GI可包括單個鐵電層。作為另一實例，閘極絕緣層GI可包括彼此間隔開的多個鐵電層。閘極絕緣層GI可具有其中多個鐵電層與多個順電層交替地堆疊的多層式結構。
閘極電極GE的第二電極部分GE2可包括第一金屬圖案MP1b、蝕刻障壁圖案BP、第二金屬圖案MP2b及第三金屬圖案MP3b。閘極電極GE的第一電極部分GE1可包括第二金屬圖案MP2a及第三金屬圖案MP3a。
第一金屬圖案MP1b可覆蓋第二主動圖案AP2。舉例而言，第一金屬圖案MP1b可在閘極絕緣層GI上被設置成與第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3相鄰。第一金屬圖案MP1b可包含功函數金屬（work-function metal），所述功函數金屬可用於對電晶體的臨限電壓進行調整。藉由對第一金屬圖案MP1b的厚度及組成進行調整，可達成具有所期望臨限電壓的電晶體。第一金屬圖案MP1b可被設置成對第二通道圖案CH2的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3之間的空間進行填充。在實施例中，第一金屬圖案MP1b可延伸成面對第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3的側表面以及第三半導體圖案SP3的頂表面。第一金屬圖案MP1b可包括端部部分EG1，所述端部部分EG1設置於第一主動區PR與第二主動區NR之間的裝置隔離層ST上（在圖2E及圖2F中最佳地示出）。
第一電極部分GE1的第二金屬圖案MP2a及第二電極部分GE2的第二金屬圖案MP2b可為第二金屬層ML2的部分。第一電極部分GE1的第二金屬圖案MP2a與第二電極部分GE2的第二金屬圖案MP2b可為使用相同製程而由相同材料形成的層的部分。第一電極部分GE1的第二金屬圖案MP2a及第二電極部分GE2的第二金屬圖案MP2b可在第一主動區PR與第二主動區NR之間的裝置隔離層ST上連接至彼此，但在一些實施例中，第一電極部分GE1的第二金屬圖案MP2a及第二電極部分GE2的第二金屬圖案MP2b可被第一主動區PR與第二主動區NR之間的裝置隔離層ST上的絕緣層切割。
第一金屬圖案MP1b可包括金屬氮化物層。舉例而言，第一金屬圖案MP1b可包括由選自由鈦（Ti）、鉭（Ta）、鋁（Al）、鎢（W）及鉬（Mo）組成的群組中的至少一種金屬材料與氮（N）構成的層。在實施例中，第一金屬圖案MP1b可更包含碳（C）。第一金屬圖案MP1b可包括依序堆疊的多個功函數金屬層。
第二金屬層ML2可包括金屬氮化物層。舉例而言，第一金屬圖案MP1b可包含鈦（Ti）、鉭（Ta）、鋁（Al）、鎢（W）及鉬（Mo）中的至少一者與氮（N）。在實施例中，第二金屬層ML2可更包含碳（C）。第二金屬層ML2可包括依序堆疊的多個功函數金屬層。
設置於第二電極部分GE2的第一金屬圖案MP1b與第二金屬圖案MP2b之間的蝕刻障壁圖案BP可將第一金屬圖案MP1b與第二金屬圖案MP2b隔開。在實施例中，蝕刻障壁圖案BP可不延伸至第二通道圖案CH2的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3之間的空間中。第一電極部分GE1可不包括蝕刻障壁圖案BP。在實施例中，蝕刻障壁圖案BP的端部部分EG2可設置於第一主動區PR與第二主動區NR之間的裝置隔離層ST上。
蝕刻障壁圖案BP可由與第一金屬圖案MP1b不同的材料形成或者包含與第一金屬圖案MP1b不同的材料。蝕刻障壁圖案BP可由在將在以下闡述的製作製程中選擇的相對於第一金屬圖案MP1b具有蝕刻選擇性的材料形成或者包含所述材料。在實施例中，蝕刻障壁圖案BP可由包括鈦（Ti）、鉭（Ta）、鋁（Al）、鎢（W）或鉬（Mo）中的至少一者與氮（N）但與第一金屬圖案MP1b的材料不同的材料形成或者包含所述材料。在實施例中，蝕刻障壁圖案BP可由包括TiAlN、TaAlC、TiN或TaN中的至少一者但與第一金屬圖案MP1b的材料不同的材料形成或者包含所述材料。在其中蝕刻障壁圖案BP包含TiAlN的情形中，其鋁濃度可介於自約10原子%至19原子%的範圍內。
參照圖2E及圖2F，蝕刻障壁圖案BP的端部部分EG2可覆蓋第一金屬圖案MP1b的端部部分EG1。詳言之，第一金屬圖案MP1b的端部部分EG1可包括側表面SF，且蝕刻障壁圖案BP的端部部分EG2可包括覆蓋第一金屬圖案MP1b的頂表面的第一部分Y1、覆蓋第一金屬圖案MP1b的側表面SF的第二部分Y2以及與閘極絕緣層GI接觸的第三部分Y3。因此，蝕刻障壁圖案BP的端部部分EG2可具有階梯式結構。第二金屬層ML2可在第一金屬圖案MP1b的端部部分EG1及蝕刻障壁圖案BP的端部部分EG2附近具有階梯式結構STP。亦即，第二金屬層ML2可具有自第二金屬層ML2的位於第一部分Y1之上的一部分開始直至第二金屬層ML2的與閘極絕緣層GI接觸的一部分的階梯式結構STP。
蝕刻障壁圖案BP可（例如，在第一方向D1上）薄於第一金屬圖案MP1b且薄於第二金屬圖案MP2b。蝕刻障壁圖案BP的厚度可為第一金屬圖案MP1b的厚度的約20%至約70%。蝕刻障壁圖案BP的厚度可為第二金屬圖案MP2b的厚度的約20%至約70%。在實施例中，蝕刻障壁圖案BP的厚度可介於自約10埃至約20埃的範圍內。
第二電極部分GE2的第三金屬圖案MP3b及第一電極部分GE1的第三金屬圖案MP3a可為第三金屬層ML3的部分。第三金屬圖案MP3a及MP3b可由電阻低於第一金屬圖案MP1b的電阻的金屬材料形成或者包含所述金屬材料。舉例而言，第三金屬圖案MP3a及MP3b可由鎢（W）、鋁（Al）、鈦（Ti）或鉭（Ta）中的至少一者形成或者包含鎢（W）、鋁（Al）、鈦（Ti）或鉭（Ta）中的至少一者。第二電極部分GE2的第三金屬圖案MP3b與第一電極部分GE1的第三金屬圖案MP3a可由相同的材料形成或者包含相同的材料，但在實施例中，第二電極部分GE2的第三金屬圖案MP3b與第一電極部分GE1的第三金屬圖案MP3a可由彼此不同的材料形成或者包含彼此不同的材料。舉例而言，在不同材料的情形中，第二電極部分GE2的第三金屬圖案MP3b與第一電極部分GE1的第三金屬圖案MP3a之間的邊界可位於第一主動區PR與第二主動區NR之間的邊界處。
在基板100上可設置有第一層間絕緣層110（在圖2C中最佳地示出）。第一層間絕緣層110可覆蓋閘極間隔件GS以及第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。第一層間絕緣層110可具有與閘極頂蓋圖案GP的頂表面及閘極間隔件GS的頂表面實質上共面的頂表面。在第一層間絕緣層110上可設置有第二層間絕緣層120以覆蓋閘極頂蓋圖案GP。在實施例中，第一層間絕緣層110及第二層間絕緣層120中的至少一者可包括氧化矽層。
在邏輯胞元的兩側處可設置有在第二方向D2上彼此相對的一對分割結構DB。分割結構DB可在第一方向D1上與閘極電極GE平行地延伸。彼此相鄰的分割結構DB與閘極電極GE之間的節距可等於先前闡述的相鄰的閘極電極GE之間的第一節距P1。
分割結構DB可被設置成穿透第一層間絕緣層110及第二層間絕緣層120且可延伸至第一主動圖案AP1及第二主動圖案AP2中。分割結構DB可被設置成穿透第一主動圖案AP1及第二主動圖案AP2中的每一者的上部部分。分割結構DB可將邏輯胞元的第一主動區PR及第二主動區NR與鄰近邏輯胞元的主動區隔開。
第一主動圖案AP1及第二主動圖案AP2中的每一者的上部部分可更包括與分割結構DB相鄰地設置的犧牲層SAL（例如，參見圖2A）。犧牲層SAL可被堆疊成彼此間隔開。犧牲層SAL中的每一者可位於與閘極電極GE的第一部分、第二部分及第三部分中的對應一者相同的水準處。分割結構DB可被設置成穿透犧牲層SAL。在犧牲層SAL與第二源極/汲極圖案SD2之間可夾置有內部間隔件IP（例如，參見圖2B）。作為實例，內部間隔件IP可由氮化矽形成或者包含氮化矽。
主動接觸件AC可被設置成穿透第一層間絕緣層110及第二層間絕緣層120且可分別電性連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。在閘極電極GE的兩側處可分別設置有一對主動接觸件AC。亦即，在閘極電極GE的每一側處可設置有主動接觸件。當在平面圖中觀察時，主動接觸件AC可為在第一方向D1上延伸的條形狀圖案。主動接觸件AC可為自對準接觸件。舉例而言，可藉由使用閘極頂蓋圖案GP及閘極間隔件GS的自對準製程來形成主動接觸件AC。在實施例中，主動接觸件AC可覆蓋閘極間隔件GS的側表面的至少一部分。儘管未示出，然而主動接觸件AC可被設置成覆蓋閘極頂蓋圖案GP的頂表面的一部分。
在主動接觸件AC與第一源極/汲極圖案SD1之間以及主動接觸件AC與第二源極/汲極圖案SD2之間可分別夾置有矽化物圖案SC。主動接觸件AC可經由矽化物圖案SC而電性連接至源極/汲極圖案SD1或SD2。矽化物圖案SC可由金屬矽化物材料（例如，矽化鈦、矽化鉭、矽化鎢、矽化鎳或矽化鈷）中的至少一者形成或者包含金屬矽化物材料（例如，矽化鈦、矽化鉭、矽化鎢、矽化鎳或矽化鈷）中的至少一者。
閘極接觸件GC可被設置成穿透第二層間絕緣層120及閘極頂蓋圖案GP且可電性連接至閘極電極GE。參照圖2B，與閘極接觸件GC相鄰的主動接觸件AC中的每一者的上部區可使用上部絕緣圖案UIP進行填充。因此，可防止在閘極接觸件GC與相鄰的主動接觸件AC接觸時可能會發生的製程故障（例如，短路）。
主動接觸件AC及閘極接觸件GC中的每一者可包括導電圖案FM及包圍導電圖案FM的障壁圖案BM（在圖2C及圖2D中最佳地示出）。舉例而言，導電圖案FM可由金屬材料（例如，鋁、銅、鎢、鉬或鈷）中的至少一者形成或者包含金屬材料（例如，鋁、銅、鎢、鉬或鈷）中的至少一者。障壁圖案BM可被設置成覆蓋導電圖案FM的側表面及底表面。在實施例中，障壁圖案BM可包括金屬層及金屬氮化物層。金屬層可由鈦、鉭、鎢、鎳、鈷或鉑中的至少一者形成或者包含鈦、鉭、鎢、鎳、鈷或鉑中的至少一者。金屬氮化物層可由以下材料中的至少一者形成或包含以下材料中的至少一者：氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、氮化鎳（NiN）、氮化鈷（CoN）或氮化鉑（PtN）。
在第三層間絕緣層130中可設置有第一金屬層M1。第一金屬層M1可包括第一下部內連線M1_R、第二下部內連線M1_I及下部通孔VI1。下部通孔VI1可設置於第一下部內連線M1_R及第二下部內連線M1_I下方。
第一下部內連線M1_R中的每一者可在第二方向D2上延伸以與邏輯胞元交叉。第一下部內連線M1_R中的每一者可為電源線。舉例而言，可向第一下部內連線M1_R施加汲極電壓VDD或源極電壓VSS。
參照圖1，在邏輯胞元的區中可界定在第二方向D2上延伸的第一胞元邊界CB1。在邏輯胞元的與第一胞元邊界CB1相對的區中可界定在第二方向D2上延伸的第二胞元邊界CB2。被施加汲極電壓VDD（即，電源電壓）的第一下部內連線M1_R可設置於第一胞元邊界CB1上。被施加汲極電壓VDD的第一下部內連線M1_R可沿著第一胞元邊界CB1且在第二方向D2上延伸。被施加源極電壓VSS（即，地電壓）的第一下部內連線M1_R可設置於第二胞元邊界CB2上。被施加源極電壓VSS的第一下部內連線M1_R可沿著第二胞元邊界CB2且在第二方向D2上延伸。
第二下部內連線M1_I可在第一方向D1上設置於分別被施加汲極電壓VDD及源極電壓VSS的第一下部內連線M1_R之間。第二下部內連線M1_I中的每一者可為在第二方向D2上延伸的線形狀圖案或條形狀圖案。第二下部內連線M1_I可在第一方向D1上以第二節距P2進行排列。第二節距P2可小於第一節距P1。
下部通孔VI1可設置於第一金屬層M1的第一下部內連線M1_R及第二下部內連線M1_I下方。下部通孔VI1可分別夾置於主動接觸件AC與第一下部內連線M1_R及第二下部內連線M1_I之間。下部通孔VI1可分別夾置於閘極接觸件GC與第二下部內連線M1_I之間。
可藉由單獨的製程形成第一金屬層M1的下部內連線M1_R或M1_I及位於下部內連線M1_R或M1_I下面的下部通孔VI1。舉例而言，可藉由單鑲嵌製程形成下部內連線M1_R或M1_I及下部通孔VI1中的每一者。可使用次20奈米（sub-20 nm）製程製作根據本實施例的半導體裝置。
在第四層間絕緣層140中可設置有第二金屬層M2。第二金屬層M2可包括上部內連線M2_I。上部內連線M2_I中的每一者可為在第一方向D1上延伸的線形狀圖案或條形狀圖案。換言之，上部內連線M2_I可在第一方向D1上彼此平行地延伸。當在平面圖中觀察時，上部內連線M2_I可平行於閘極電極GE。上部內連線M2_I可在第二方向D2上以第三節距P3進行排列。第三節距P3可小於第一節距P1。第三節距P3可大於第二節距P2。
第二金屬層M2可更包括上部通孔VI2。上部通孔VI2可設置於上部內連線M2_I下方。上部通孔VI2可分別夾置於下部內連線M1_R及M1_I與上部內連線M2_I之間。
第二金屬層M2的上部內連線M2_I與位於上部內連線M2_I下面的上部通孔VI可藉由相同的製程形成且可形成單一物體。換言之，可藉由雙鑲嵌製程一同形成第二金屬層M2的上部內連線M2_I與上部通孔VI2。
第一金屬層M1的下部內連線M1_R及M1_I與第二金屬層M2的上部內連線M2_I可由相同的材料或不同的導電材料形成或者包含相同的材料或不同的導電材料。舉例而言，下部內連線M1_R及M1_I以及上部內連線M2_I可由金屬材料（例如，鋁、銅、鎢、鉬或鈷）中的至少一者形成或者包含金屬材料（例如，鋁、銅、鎢、鉬或鈷）中的至少一者。
在實施例中，儘管未示出，然而可在第四層間絕緣層140上進一步堆疊附加金屬層（例如，M3、M4、M5等）。堆疊的金屬層中的每一者可包括佈線走線。
在根據實施例的半導體裝置中，被設置成與具有不同性質的兩個區（例如，PR及NR）交叉的閘極電極GE可包括金屬圖案，所述金屬圖案被形成為具有適合於每一區（例如，PR或NR）的特性的材料及結構，因此可對半導體裝置的效能進行最佳化。因此可改善半導體裝置的電性特性。
圖3A至圖14C是示出根據實施例的製作半導體裝置的方法的剖視圖。圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A及圖14A是沿著圖1所示線A-A’截取的剖視圖。圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖12B、圖13B及圖14B是沿著圖1所示線B-B’截取的剖視圖。圖5C、圖6C、圖7C及圖8C是沿著圖1所示線C-C’截取的剖視圖。圖3B、圖4B、圖5D、圖6D、圖7D、圖8D、圖9C、圖10C、圖11C、圖12C、圖13C及圖14C是沿著圖1所示線D-D’截取的剖視圖。
參照圖3A及圖3B，可提供包括第一主動區PR及第二主動區NR的基板100。可在基板100上交替地堆疊犧牲層SAL與主動層ACL。犧牲層SAL及主動層ACL可由矽（Si）、鍺（Ge）或矽鍺（SiGe）中的至少一者形成或者包含矽（Si）、鍺（Ge）或矽鍺（SiGe）中的至少一者，但主動層ACL的材料可與犧牲層SAL的材料不同。
舉例而言，犧牲層SAL可由矽鍺（SiGe）形成或者包含矽鍺（SiGe），且主動層ACL可由矽（Si）形成或者包含矽（Si）。
可分別在基板100的第一主動區PR及第二主動區NR上形成罩幕圖案。罩幕圖案可為在第二方向D2上延伸的線形狀圖案或條形狀圖案。
可執行其中使用罩幕圖案作為蝕刻罩幕的第一圖案化製程，以形成對第一主動圖案AP1及第二主動圖案AP2進行界定的第一溝渠TR1。可分別在第一主動區PR及第二主動區NR上形成第一主動圖案AP1及第二主動圖案AP2。第一主動圖案AP1及第二主動圖案AP2中的每一者可包括犧牲層SAL及主動層ACL，犧牲層SAL與主動層ACL交替地堆疊於第一主動圖案AP1及第二主動圖案AP2的上部部分中。
可對基板100執行第二圖案化製程，以形成對第一主動區PR及第二主動區NR進行界定的第二溝渠TR2。第二溝渠TR2可被形成為具有較第一溝渠TR1的深度大的深度。
可在基板100上形成裝置隔離層ST，以對第一溝渠TR1及第二溝渠TR2進行填充。舉例而言，可在基板100上形成絕緣層以覆蓋第一主動圖案AP1及第二主動圖案AP2。可藉由使絕緣層凹陷直至犧牲層SAL被暴露出來形成裝置隔離層ST。
裝置隔離層ST可由絕緣材料中的至少一者（例如，氧化矽）形成或者包含絕緣材料中的至少一者（例如，氧化矽）。第一主動圖案AP1及第二主動圖案AP2中的每一者可包括在裝置隔離層ST上方突出的上部部分。換言之，第一主動圖案AP1及第二主動圖案AP2中的每一者的上部部分可為在裝置隔離層ST上方在垂直方向上延伸的突出圖案。
參照圖4A及圖4B，可在基板100上形成犧牲圖案PP，以與第一主動圖案AP1及第二主動圖案AP2交叉。犧牲圖案PP中的每一者可為在第一方向D1上延伸的線形狀圖案或條形狀圖案。犧牲圖案PP可在第二方向D2上以特定節距進行排列。
詳言之，形成犧牲圖案PP可包括：在基板100上形成犧牲層；在犧牲層上形成硬罩幕圖案MK；以及使用硬罩幕圖案MK作為蝕刻罩幕對犧牲層進行圖案化。犧牲層可由複晶矽形成或者包含複晶矽。
可在犧牲圖案PP中的每一者的相對的側表面上形成一對閘極間隔件GS。亦即，可在犧牲圖案PP中的每一者的每一側表面上形成閘極間隔件GS。形成閘極間隔件GS可包括在基板100上共形地形成閘極間隔件層以及對所述閘極間隔件層進行各向異性蝕刻。閘極間隔件層可由SiCN、SiCON或SiN中的至少一者形成或者包含SiCN、SiCON或SiN中的至少一者。作為另外一種選擇，閘極間隔件層可包括至少兩個層，所述至少兩個層中的每一者由SiCN、SiCON或SiN中的至少一者形成；亦即，閘極間隔件層可具有多層式結構。
參照圖5A至圖5D，可在第一主動圖案AP1的上部部分中形成第一凹槽RS1。可在第二主動圖案AP2的上部部分中形成第二凹槽RS2。在形成第一凹槽RS1及第二凹槽RS2期間，可使裝置隔離層ST在第一主動圖案AP1及第二主動圖案AP2中的每一者的兩側處凹陷（例如，參見圖5C）。
詳言之，可藉由使用硬罩幕圖案MK及閘極間隔件GS作為蝕刻罩幕對第一主動圖案AP1的上部部分進行蝕刻來形成第一凹槽RS1。第一凹槽RS1中的每一者可形成於每一對犧牲圖案PP之間。可藉由與形成第一凹槽RS1的方法相同的方法來形成第二主動圖案AP2的上部部分中的第二凹槽RS2，且因此為簡潔起見而不再對其予以贅述。可藉由第一凹槽RS1及第二凹槽RS2形成第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3。
參照圖6A至圖6D，可執行其中使用第一凹槽RS1的內側表面作為晶種層的第一SEG製程以形成第一半導體層SEL1。可使用藉由第一凹槽RS1而被暴露出的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3以及基板100作為晶種來生長第一半導體層SEL1。作為實例，第一SEG製程可包括化學氣相沈積（chemical vapor deposition，CVD）製程或分子束磊晶（molecular beam epitaxy，MBE）製程。
第一半導體層SEL1可由晶格常數大於基板100的晶格常數的半導體材料（例如，SiGe）形成或者包含晶格常數大於基板100的晶格常數的半導體材料（例如，SiGe）。在一些實施例中，第一半導體層SEL1可被形成為具有相對低的鍺濃度。在另一實施例中，第一半導體層SEL1可僅包含矽（Si）而不包含鍺（Ge）。第一半導體層SEL1的鍺濃度可介於自0原子%至10原子%的範圍內。
可藉由對第一半導體層SEL1執行第二SEG製程來形成第二半導體層SEL2。第二半導體層SEL2可被形成為對第一凹槽RS1進行完全填充。第二半導體層SEL2可被形成為具有相對高的鍺濃度。作為實例，第二半導體層SEL2的鍺濃度可介於自30原子%至70原子%的範圍內。
第一半導體層SEL1與第二半導體層SEL2可構成第一源極/汲極圖案SD1。在第一SEG製程及第二SEG製程期間，可使用雜質對第一半導體層SEL1及第二半導體層SEL2進行原位摻雜。作為另外一種選擇，可在形成第一源極/汲極圖案SD1之後使用雜質對第一源極/汲極圖案SD1進行摻雜。第一源極/汲極圖案SD1可被摻雜成具有第一導電類型（例如，p型）。
可在第二主動圖案AP2的上部部分中形成第二源極/汲極圖案SD2。詳言之，可執行其中使用第二凹槽RS2的內側表面作為晶種層的選擇性磊晶生長製程，以形成第二源極/汲極圖案SD2。第二源極/汲極圖案SD2可由與基板100相同的半導體材料（例如，Si）形成或者包含與基板100相同的半導體材料（例如，Si）。第二源極/汲極圖案SD2可被摻雜成具有第二導電類型（例如，n型）。
在形成第二源極/汲極圖案SD2之前，可局部地移除藉由第二凹槽RS2而被暴露出的犧牲層SAL。可藉由使用絕緣材料對藉由局部地移除犧牲層SAL而形成的區進行填充來形成內部間隔件IP。
參照圖7A至圖7D，可形成第一層間絕緣層110以覆蓋第一源極/汲極圖案SD1及第二源極/汲極圖案SD2、硬罩幕圖案MK及閘極間隔件GS。作為實例，第一層間絕緣層110可包括氧化矽層。
可對第一層間絕緣層110進行平坦化以暴露出犧牲圖案PP的頂表面。可使用回蝕（etch-back）或化學機械研磨（chemical mechanical polishing，CMP）製程來執行第一層間絕緣層110的平坦化。在平坦化製程期間可移除所有硬罩幕圖案MK。因此，第一層間絕緣層110可具有與犧牲圖案PP的頂表面及閘極間隔件GS的頂表面共面的頂表面。
在實施例中，可選擇性地移除被暴露出的犧牲圖案PP。作為移除犧牲圖案PP的結果，可形成第一空的空間ET1以暴露出第一主動圖案AP1及第二主動圖案AP2（例如，參見圖7D）。
在實施例中，犧牲圖案PP中的一些犧牲圖案PP可不被移除。舉例而言，可不移除位於胞元邊界上的犧牲圖案PP。詳言之，藉由在不應被移除的犧牲圖案PP上形成罩幕層，可防止犧牲圖案PP中不擬定移除的犧牲圖案PP被移除。作為移除犧牲圖案PP的結果，第一主動圖案AP1及第二主動圖案AP2可藉由第一空的空間ET1而被暴露出。第一主動圖案AP1及第二主動圖案AP2中的每一者的犧牲層SAL可藉由第一空的空間ET1而被暴露出。
參照圖8A至圖8D，可選擇性地移除藉由第一空的空間ET1而被暴露出的犧牲層SAL。詳言之，可執行僅對犧牲層SAL進行選擇性蝕刻的蝕刻製程，以僅移除犧牲層SAL且留下第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3。由於內部間隔件IP，可防止在此製程期間在第二源極/汲極圖案SD2中出現缺陷。
作為移除犧牲層SAL的結果，可形成第二空的空間ET2。第二空的空間ET2可界定於第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3之間。
參照圖9A至圖9C，可在第一空的空間ET1及第二空的空間ET2中共形地形成閘極絕緣層GI。閘極絕緣層GI可覆蓋第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3。閘極絕緣層GI可延伸以覆蓋閘極間隔件GS的內側表面。
可在閘極絕緣層GI上形成第一金屬層ML1。第一金屬層ML1可共形地形成於閘極絕緣層GI上。第一金屬層ML1可對第二空的空間ET2進行完全填充。第一金屬層ML1可對第一空的空間ET1進行局部填充。第一金屬層ML1可包括金屬氮化物層。舉例而言，第一金屬層ML1可包含選自由鈦（Ti）、鉭（Ta）、鋁（Al）、鎢（W）及鉬（Mo）組成的群組中的至少一種金屬與氮（N）。在實施例中，第一金屬層ML1可更包含碳（C）。第一金屬層ML1可包括依序堆疊的多個功函數金屬層。
參照圖10A至圖10C，可藉由蝕刻製程局部地移除第一金屬層ML1。作為蝕刻製程的結果，可分別在第一主動區PR及第二主動區NR上形成第一金屬圖案MP1a及第一金屬圖案MP1b。可使用覆蓋第二主動區NR的第一罩幕圖案MS1來執行蝕刻製程。在實施例中，第一罩幕圖案MS1可包括氧化矽層及/或光阻層。第一主動區PR上的第一金屬圖案MP1a可局部地留在第二空的空間ET2內且可自第一空的空間ET1被移除。第二主動區NR上的第一金屬層ML1可由第一罩幕圖案MS1進行保護。蝕刻製程可為濕式蝕刻製程。
參照圖11A至圖11C，可移除第一罩幕圖案MS1，且然後可在第二主動區NR上形成蝕刻障壁圖案BP。形成蝕刻障壁圖案BP可包括共形地形成蝕刻障壁層以及在第二主動區NR上形成第二罩幕圖案MS2。可藉由使用第二罩幕圖案MS2對蝕刻障壁層進行蝕刻來形成蝕刻障壁圖案BP。蝕刻障壁圖案BP可覆蓋第二主動區NR上的第一金屬圖案MP1b的端部部分EG1。
詳言之，如參照圖2F所闡述，蝕刻障壁圖案BP可覆蓋第一金屬圖案MP1b的端部部分EG1的側表面SF。因此，第一金屬圖案MP1b的端部部分EG1可不暴露於在形成蝕刻障壁圖案BP的製程中使用的蝕刻溶液。在實施例中，蝕刻障壁圖案BP可由包括鈦（Ti）、鉭（Ta）、鋁（Al）、鎢（W）或鉬（Mo）中的至少一者與氮（N）但與第一金屬圖案MP1a及MP1b的材料不同的材料形成或者包含所述材料。因此，在形成蝕刻障壁圖案BP期間，第二主動區NR上的第一金屬圖案MP1b的至少一部分可不被移除。
參照圖12A至圖12C，可選擇性地移除第一主動區PR上的第一金屬圖案MP1a。可使用被選擇成使蝕刻障壁圖案BP的移除最小化的製法來執行此步驟。作為移除第一金屬圖案MP1a的結果，第一主動區PR上的第二空的空間ET2可重新敞開。
參照圖13A至圖13C，可移除第二罩幕圖案MS2，且然後可形成第二金屬層ML2。形成於第一主動區PR上的第二金屬層ML2的第二金屬圖案MP2a可被形成為對第二空的空間ET2進行填充且對第一空的空間ET1進行局部填充。形成於第二主動區NR上的第二金屬層ML2的第二金屬圖案MP2b可被形成為覆蓋第一空的空間ET1中的蝕刻障壁圖案BP。
第二金屬層ML2可包括金屬氮化物層。舉例而言，第一金屬圖案MP1b可包含鈦（Ti）、鉭（Ta）、鋁（Al）、鎢（W）及鉬（Mo）中的至少一者與氮（N）。在實施例中，第二金屬層ML2可更包含碳（C）。第二金屬層ML2可包括依序堆疊的多個功函數金屬層。
參照圖14A至圖14C，可在第二金屬層ML2上形成第三金屬層ML3。第三金屬層ML3可由電阻低於第一金屬圖案MP1b的電阻的金屬材料形成或者包含電阻低於第一金屬圖案MP1b的電阻的金屬材料。舉例而言，第三金屬層ML3可由鎢（W）、鋁（Al）、鈦（Ti）或鉭（Ta）中的至少一者形成或者包含鎢（W）、鋁（Al）、鈦（Ti）或鉭（Ta）中的至少一者。第三金屬層ML3的形成可包括平坦化製程。
返回參照圖1及圖2A至圖2F，可在閘極電極GE上形成閘極頂蓋圖案GP。詳言之，形成閘極頂蓋圖案GP可包括對閘極電極GE的上部部分進行蝕刻且在經蝕刻的閘極電極GE上形成閘極頂蓋圖案GP。
可在第一層間絕緣層110上形成第二層間絕緣層120。第二層間絕緣層120可包括氧化矽層。主動接觸件AC可被形成為穿透第二層間絕緣層120及第一層間絕緣層110且電性連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。閘極接觸件GC可被形成為穿透第二層間絕緣層120及閘極頂蓋圖案GP且電性連接至閘極電極GE。
可在邏輯胞元的兩側處形成一對分割結構DB。亦即，分割結構DB可形成於邏輯胞元的每一側上。分割結構DB可被形成為穿透第二層間絕緣層120、犧牲圖案PP的剩餘部分以及犧牲圖案PP下方的主動圖案AP1或AP2的上部部分。分割結構DB可由絕緣材料（例如，氧化矽或氮化矽）中的至少一者形成或者包含絕緣材料（例如，氧化矽或氮化矽）中的至少一者。
可在主動接觸件AC及閘極接觸件GC上形成第三層間絕緣層130。可在第三層間絕緣層130中形成第一金屬層M1。可在第三層間絕緣層130上形成第四層間絕緣層140。可在第四層間絕緣層140中形成第二金屬層M2。
當在第一主動區PR及第二主動區NR中的每一者上形成功函數金屬時，可執行濕式蝕刻製程以對功函數金屬的一部分進行蝕刻。在此步驟中存在蝕刻溶液的滲透或蝕刻罩幕的圖案化失敗的情形中，功函數金屬可能會被過度蝕刻或蝕刻不充分。因此，第一主動區PR與第二主動區NR上的功函數金屬之間的邊界可能不會形成於所期望位置處，且在此種情形中，可能難以達成電晶體的所期望臨限電壓。亦即，半導體裝置的電性特性可能會劣化。
根據實施例，相對於功函數金屬具有蝕刻選擇性的蝕刻障壁圖案BP可用於防止功函數金屬被損壞或未對準，且因此可防止電晶體的臨限電壓被改變。因此可改善半導體裝置的電性特性。
圖15A至圖15C是分別沿著圖1所示線A-A’、B-B’及D-D’截取的剖視圖。圖15D是圖15C所示部分Q’的放大剖視圖。圖15E是圖15D所示部分R’的放大剖視圖。為使說明簡潔起見，先前闡述的元件可藉由相同的參考編號來標識，而不再對其予以贅述。
參照圖15A至圖15E，根據圖15A至圖15E中所示的實施例的第二電極部分GE2可包括第一金屬圖案MP1b、第二金屬圖案MP2b、蝕刻障壁圖案BP及第三金屬圖案MP3b。第一金屬圖案MP1b可局部地設置於第二空的空間ET2中且可不設置於第一空的空間ET1中。與圖2A至圖2F所示實施例不同，第一金屬圖案MP1b可不延伸至裝置隔離層ST上的區。舉例而言，第二電極部分GE2的第一金屬圖案MP1b可包括在第三方向D3上彼此間隔開的多個圖案。
蝕刻障壁圖案BP可與閘極絕緣層GI接觸。在實施例中，蝕刻障壁圖案BP可與閘極絕緣層GI的頂表面及側表面接觸，如圖15D及圖15F中所示。第二金屬層ML2可在蝕刻障壁圖案BP的端部部分EG2附近具有階梯式結構STP。
圖16A至圖21C是示出根據實施例的製作半導體裝置的方法的剖視圖。圖16A、圖17A、圖18A、圖19A、圖20A及圖21A是沿著圖1所示線A-A’截取的剖視圖。圖16B、圖17B、圖18B、圖19B、圖20B及圖21B是沿著圖1所示線B-B’截取的剖視圖。圖16C、圖17C、圖18C、圖19C、圖20C及圖21C是沿著圖1所示線D-D’截取的剖視圖。為使說明簡潔起見，先前闡述的元件可藉由相同的參考編號來標識，而不再對其予以贅述。
可執行根據圖3A至圖9C的方法，且然後參照圖16A至圖16C，可對圖9A至圖9C所示結構執行蝕刻製程，且因此可自第一金屬層ML1形成位於第一主動區PR上的第一金屬圖案MP1a及位於第二主動區NR上的第一金屬圖案MP1b。第一主動區PR上的第一金屬圖案MP1a可局部地留在第二空的空間ET2內且可自第一空的空間ET1被移除。與圖10C所示實施例不同，由於第二主動區NR上的第一金屬圖案MP1b被形成為不具有罩幕圖案，因此第一金屬圖案MP1b可自第一空的空間ET1被移除且可局部地留在第二空的空間ET2中。
參照圖17A至圖17C，可共形地形成蝕刻障壁層BL。蝕刻障壁層BL可形成於第一空的空間ET1中且可與閘極絕緣層GI接觸。蝕刻障壁層BL可與覆蓋第二空的空間ET2的第一金屬圖案MP1a及MP1b的側表面接觸。
參照圖18A至圖18C，第一罩幕圖案MS1可被形成為覆蓋第二主動區NR，且可藉由移除第一主動區PR上的蝕刻障壁層BL而在第二主動區NR上形成蝕刻障壁圖案BP。蝕刻障壁圖案BP的端部部分被示出為與第一罩幕圖案MS1的側表面對準，但在實施例中，可局部地移除蝕刻障壁圖案BP的被暴露出的部分以形成凹槽區。
參照圖19A至圖19C，可選擇性地移除第一主動區PR上的第一金屬圖案MP1a。可使用被選擇成使蝕刻障壁圖案BP的移除最小化的製法來執行此步驟。作為移除第一金屬圖案MP1a的結果，第一主動區PR上的第二空的空間ET2可重新敞開。
參照圖20A至圖20C，可移除第二罩幕圖案MS2，且然後可形成第二金屬層ML2。形成於第一主動區PR上的第二金屬層ML2的第二金屬圖案MP2a可被形成為對第二空的空間ET2進行填充且對第一空的空間ET1進行局部填充。形成於第二主動區NR上的第二金屬層ML2的第二金屬圖案MP2b可被形成為覆蓋第一空的空間ET1中的蝕刻障壁圖案BP。
參照圖21A至圖21C，可在第二金屬層ML2上形成第三金屬層ML3。此後，可執行參照圖2A至圖2D闡述的製程，以形成根據圖15A至圖15E所示實施例的半導體裝置。
圖22A至圖29C是示出根據實施例的製作半導體裝置的方法的剖視圖。圖22A、圖23A、圖24A、圖25A、圖26A、圖27A、圖28A及圖29A是沿著圖1所示線A-A’截取的剖視圖。圖22B、圖23B、圖24B、圖25B、圖26B、圖27B、圖28B及圖29B是沿著圖1所示線B-B’截取的剖視圖。圖22C、圖23C、圖24C、圖25C、圖26C、圖27C、圖28C及圖29C是沿著圖1所示線D-D’截取的剖視圖。為使說明簡潔起見，先前闡述的元件可藉由相同的參考編號來標識，而不再對其予以贅述。
可執行根據圖3A至圖8C的方法，且然後參照圖22A至圖22C，可在圖8A至圖8C所示結構上形成調整層DL。調整層DL可被形成為與閘極絕緣層GI接觸且覆蓋第一空的空間ET1及第二空的空間ET2。在實施例中，調整層DL可包括氧化鑭層或氧化鋁層。在實施例中，調整層DL可用於對電晶體的臨限電壓進行精確調整。
參照圖23A至圖23C，可形成蝕刻輔助圖案PB。可藉由形成金屬氮化物層並對金屬氮化物層進行圖案化來形成蝕刻輔助圖案PB。在實施例中，蝕刻輔助圖案PB可由金屬氮化物材料（例如，TiN或TaN）中的至少一者形成或者包含金屬氮化物材料（例如，TiN或TaN）中的至少一者。蝕刻輔助圖案PB可形成於第二空的空間ET2中且可不留在第一空的空間ET1中。
參照圖24A至圖24C，可形成蝕刻障壁層CL以覆蓋調整層DL以及蝕刻輔助圖案PB的側表面。蝕刻障壁層CL可由與參照圖2A至圖2F闡述的蝕刻障壁圖案BP相同的材料形成或者包含與蝕刻障壁圖案BP相同的材料。在實施例中，蝕刻障壁層CL可由TiAlN、TaAlC、TiN或TaN中的至少一者形成或者包含TiAlN、TaAlC、TiN或TaN中的至少一者。蝕刻障壁層CL可厚於調整層DL。此後，可形成第三罩幕圖案MS3以覆蓋第二主動區NR。
參照圖25A至圖25C，可藉由使用第三罩幕圖案MS3作為蝕刻罩幕來對蝕刻障壁層CL進行圖案化而在第二主動區NR上形成蝕刻障壁圖案CP。第一主動區PR上的調整層DL及蝕刻輔助圖案PB可暴露至外部。
參照圖26A至圖26C，可選擇性地移除第一主動區PR上的蝕刻輔助圖案PB，以暴露出調整層DL。調整層DL可留在第一主動區PR上。
參照圖27A至圖27C，可執行使用第三罩幕圖案MS3作為蝕刻罩幕來對調整層DL進行圖案化的製程，以暴露出第一主動區PR的第二空的空間ET2。因此，可在第二主動區NR上形成調整圖案DP。可不移除第二主動區NR上的蝕刻障壁圖案CP。
參照圖28A至圖28C，可移除第三罩幕圖案MS3，且然後可選擇性地移除蝕刻障壁圖案CP。因此，可暴露出第二主動區NR上的蝕刻輔助圖案PB的側表面。
參照圖29A至圖29C，可選擇性地移除第二主動區NR上的蝕刻輔助圖案PB。因此，可暴露出第二主動區NR上的調整圖案DP。
此後，可執行熱處置製程。作為熱處置製程的結果，調整圖案DP的元素可擴散至閘極絕緣層GI中或者朝向第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3的表面擴散。接下來，可執行參照圖9A至圖21C闡述的製程。
圖30是示出圖2D所示結構的一部分的放大剖視圖且尤其示出藉由在熱處置製程之後執行圖9A至圖21C所示製程而形成的結構的一部分。如圖30中所示，可完全移除調整圖案DP，但自調整圖案DP擴散的元素可留在閘極絕緣層GI中或者第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3的表面上。
自調整圖案DP擴散的調整元素的濃度可端視位置而變化。此種變化可能會導致用於形成調整圖案DP而執行的蝕刻製程之間的蝕刻方法的差異。在實施例中，可使用彼此不同的蝕刻劑材料來執行移除蝕刻障壁圖案CP（例如，在圖28A至圖28C中）的製程與移除蝕刻輔助圖案PB（例如，在圖29A至圖29C中）的製程，且因此被蝕刻輔助圖案PB覆蓋的內部區IR中的調整元素的濃度可與未被蝕刻輔助圖案PB覆蓋的外部區OR中的調整元素的濃度不同。在實施例中，內部區IR可具有較外部區OR高的鋁濃度。在另一實施例中，外部區OR可具有較內部區IR高的鑭濃度。
根據本文中所闡述的各種實施例，可提供具有改善的電性特性的半導體裝置。
儘管已具體示出並闡述了實例性實施例，然而此項技術中具有通常知識者應理解，可在不背離隨附申請專利範圍的精神及範圍的條件下對其作出形式及細節上的變化。
100:基板 110:第一層間絕緣層 120:第二層間絕緣層 130:第三層間絕緣層 140:第四層間絕緣層 A-A’、B-B’、C-C’、D-D’:線 AC:主動接觸件 ACL:主動層 AP1:第一主動圖案/主動圖案 AP2:第二主動圖案/主動圖案 BL、CL:蝕刻障壁層 BM:障壁圖案 BP、CP:蝕刻障壁圖案 CB1:第一胞元邊界 CB2:第二胞元邊界 CH1:第一通道圖案 CH2:第二通道圖案 D1:第一方向 D2:第二方向 D3:第三方向 DB:分割結構 DL:調整層 DP:調整圖案 EG1、EG2:端部部分 ET1:第一空的空間 ET2:第二空的空間 FM:導電圖案 GC:閘極接觸件 GE:閘極電極 GE1:第一電極部分 GE2:第二電極部分 GI:閘極絕緣層 GP:閘極頂蓋圖案 GS:閘極間隔件 IP:內部間隔件 IR:內部區 M1、ML1:第一金屬層 M1_I:第二下部內連線/下部內連線 M1_R:第一下部內連線/下部內連線 M2、ML2:第二金屬層 M2_I:上部內連線 MK:硬罩幕圖案 ML3:第三金屬層 MP1a、MP1b:第一金屬圖案 MP2a、MP2b:第二金屬圖案 MP3a、MP3b:第三金屬圖案 MS1:第一罩幕圖案 MS2:第二罩幕圖案 MS3:第三罩幕圖案 NR:第二主動區/區 OR:外部區 P1:第一節距 P2:第二節距 P3:第三節距 PB:蝕刻輔助圖案 PP:犧牲圖案 PR:第一主動區/區 Q、Q’、R、R’:部分 RS1:第一凹槽 RS2:第二凹槽 SAL:犧牲層 SC:矽化物圖案 SD1:第一源極/汲極圖案/源極/汲極圖案 SD2:第二源極/汲極圖案/源極/汲極圖案 SEL1:第一半導體層 SEL2:第二半導體層 SF:側表面 SP1:第一半導體圖案 SP2:第二半導體圖案 SP3:第三半導體圖案 ST:裝置隔離層 STP:階梯式結構 TR1:第一溝渠 TR2:第二溝渠 UIP:上部絕緣圖案 VDD:汲極電壓 VI1:下部通孔 VI2:上部通孔 VSS:源極電壓 Y1:第一部分 Y2:第二部分 Y3:第三部分
圖1是示出根據實施例的半導體裝置的平面圖。 圖2A至圖2D是分別沿著圖1所示線A-A’、B-B’、C-C’及D-D’截取的剖視圖。 圖2E是圖2D所示部分Q的放大剖視圖。 圖2F是圖2E所示部分R的放大剖視圖。 圖3A至圖14C是示出根據實施例的製作半導體裝置的方法的剖視圖。 圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A及圖14A是沿著圖1所示線A-A’截取的剖視圖。 圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖12B、圖13B及圖14B是沿著圖1所示線B-B’截取的剖視圖。 圖5C、圖6C、圖7C及圖8C是沿著圖1所示線C-C’截取的剖視圖。 圖3B、圖4B、圖5D、圖6D、圖7D、圖8D、圖9C、圖10C、圖11C、圖12C、圖13C及圖14C是沿著圖1所示線D-D’截取的剖視圖。 圖15A至圖15C是分別沿著圖1所示線A-A’、B-B’及D-D’截取的剖視圖。 圖15D是圖15C所示部分Q’的放大剖視圖。 圖15E是圖15D所示部分R’的放大剖視圖。 圖16A至圖21C是示出根據實施例的製作半導體裝置的方法的剖視圖。 圖16A、圖17A、圖18A、圖19A、圖20A及圖21A是沿著圖1所示線A-A’截取的剖視圖。 圖16B、圖17B、圖18B、圖19B、圖20B及圖21B是沿著圖1所示線B-B’截取的剖視圖。 圖16C、圖17C、圖18C、圖19C、圖20C及圖21C是沿著圖1所示線D-D’截取的剖視圖。 圖22A至圖29C是示出根據實施例的製作半導體裝置的方法的剖視圖。 圖22A、圖23A、圖24A、圖25A、圖26A、圖27A、圖28A及圖29A是沿著圖1所示線A-A’截取的剖視圖。 圖22B、圖23B、圖24B、圖25B、圖26B、圖27B、圖28B及圖29B是沿著圖1所示線B-B’截取的剖視圖。 圖22C、圖23C、圖24C、圖25C、圖26C、圖27C、圖28C及圖29C是沿著圖1所示線D-D’截取的剖視圖。 圖30是圖2D所示一部分的放大剖視圖。
100:基板
A-A’、B-B’、C-C’、D-D’:線
AC:主動接觸件
CB1:第一胞元邊界
CB2:第二胞元邊界
D1:第一方向
D2:第二方向
D3:第三方向
DB:分割結構
GC:閘極接觸件
GE:閘極電極
M1:第一金屬層
M1_I:第二下部內連線/下部內連線
M1_R:第一下部內連線/下部內連線
M2:第二金屬層
M2_I:上部內連線
NR:第二主動區/區
P1:第一節距
P2:第二節距
P3:第三節距
PR:第一主動區/區
VDD:汲極電壓
VSS:源極電壓

Claims (20)

  1. 一種半導體裝置，包括： 基板，包括彼此相鄰的第一主動區與第二主動區； 第一主動圖案及第二主動圖案，分別設置於所述第一主動區及所述第二主動區上；以及 閘極電極，延伸以與所述第一主動圖案及所述第二主動圖案交叉， 其中所述閘極電極包括位於所述第一主動區上的第一電極部分及位於所述第二主動區上的第二電極部分， 所述第二電極部分包括依序覆蓋所述第二主動圖案的第一金屬圖案、蝕刻障壁圖案、第二金屬圖案及第三金屬圖案， 所述第一電極部分包括覆蓋所述第一主動圖案的第二金屬圖案， 所述蝕刻障壁圖案與所述第一金屬圖案及所述第二金屬圖案接觸，且 所述蝕刻障壁圖案薄於所述第一金屬圖案且薄於所述第二金屬圖案。
  2. 如請求項1所述的半導體裝置，其中所述基板更包括位於所述第一主動區與所述第二主動區之間的裝置隔離層，且 所述蝕刻障壁圖案的端部部分設置於所述裝置隔離層上。
  3. 如請求項1所述的半導體裝置，其中所述第一電極部分的所述第二金屬圖案與所述第二電極部分的所述第二金屬圖案具有相同的厚度且包含相同的材料。
  4. 如請求項3所述的半導體裝置，其中所述基板更包括位於所述第一主動區與所述第二主動區之間的裝置隔離層，且 所述第一電極部分的所述第二金屬圖案與所述第二電極部分的所述第二金屬圖案在所述裝置隔離層上連接至彼此。
  5. 如請求項1所述的半導體裝置，其中所述蝕刻障壁圖案包含相對於所述第二電極部分的所述第一金屬圖案具有蝕刻選擇性的材料。
  6. 如請求項5所述的半導體裝置，其中所述蝕刻障壁圖案包含TiAlN、TiAlC、TiN或TaN中的至少一者。
  7. 如請求項1所述的半導體裝置，其中所述基板更包括位於所述第一主動區與所述第二主動區之間的裝置隔離層， 所述第二電極部分的所述第一金屬圖案的端部部分設置於所述裝置隔離層上，且 所述蝕刻障壁圖案覆蓋所述端部部分的側表面。
  8. 如請求項7所述的半導體裝置，其中所述蝕刻障壁圖案自所述端部部分延伸至所述裝置隔離層上的區。
  9. 如請求項7所述的半導體裝置，其中所述第二主動圖案包括依序堆疊的半導體圖案，且 所述第二電極部分的所述第一金屬圖案延伸至所述半導體圖案之間的區。
  10. 如請求項1所述的半導體裝置，更包括位於所述第二主動圖案與所述第二電極部分之間的閘極絕緣層， 其中所述第二主動圖案包括依序堆疊的半導體圖案， 所述第二電極部分的所述第一金屬圖案設置於所述半導體圖案之間，且 所述蝕刻障壁圖案與所述閘極絕緣層接觸。
  11. 如請求項10所述的半導體裝置，其中所述第二電極部分的所述第一金屬圖案包括彼此間隔開的多個電極部分，所述半導體圖案夾置於所述多個電極部分之間。
  12. 如請求項1所述的半導體裝置，其中所述第一電極部分更包括覆蓋所述第二金屬圖案的第三金屬圖案，且 所述第二電極部分更包括覆蓋所述第二電極部分的所述第二金屬圖案的第三金屬圖案。
  13. 如請求項1所述的半導體裝置，其中所述第一電極部分的所述第三金屬圖案連接至所述第二電極部分的所述第三金屬圖案。
  14. 一種半導體裝置，包括： 基板，包括彼此相鄰的第一主動區與第二主動區； 第一主動圖案及第二主動圖案，分別設置於所述第一主動區及所述第二主動區上； 閘極電極，延伸以與所述第一主動圖案及所述第二主動圖案交叉；以及 閘極絕緣層，設置於所述閘極電極與所述第一主動區之間以及所述閘極電極與所述第二主動區之間， 其中所述閘極電極包括位於所述第一主動區上的第一電極部分及位於所述第二主動區上的第二電極部分， 所述第二電極部分包括依序覆蓋所述第二主動圖案的第一金屬圖案、蝕刻障壁圖案及第二金屬圖案， 所述第一電極部分包括覆蓋所述第一主動圖案的第二金屬圖案， 所述蝕刻障壁圖案與所述第一金屬圖案及所述第二金屬圖案接觸，且 所述蝕刻障壁圖案與所述閘極絕緣層接觸。
  15. 如請求項14所述的半導體裝置，其中所述第二主動圖案包括依序堆疊的半導體圖案，且 所述第二主動圖案的所述第一金屬圖案包括彼此間隔開的多個電極部分，所述半導體圖案夾置於所述多個電極部分之間。
  16. 如請求項15所述的半導體裝置，其中所述第一金屬圖案延伸至所述半導體圖案的側表面且所述第一金屬圖案與所述閘極絕緣層接觸。
  17. 如請求項14所述的半導體裝置，其中所述基板更包括位於所述第一主動區與所述第二主動區之間的裝置隔離層，且 所述第一電極部分的所述第二金屬圖案與所述第二電極部分的所述第二金屬圖案在所述裝置隔離層上連接至彼此。
  18. 如請求項14所述的半導體裝置，其中所述蝕刻障壁圖案包含相對於所述第二電極部分的所述第一金屬圖案具有蝕刻選擇性的材料。
  19. 如請求項18所述的半導體裝置，其中所述蝕刻障壁圖案包含TiAlN、TiAlC、TiN或TaN中的至少一者。
  20. 一種半導體裝置，包括： 基板，包括在第一方向上彼此相鄰的第一主動區與第二主動區； 裝置隔離層，對溝渠進行填充，所述溝渠被形成為對所述第一主動區及所述第二主動區進行界定； 第一主動圖案及第二主動圖案，分別設置於所述第一主動區及所述第二主動區上； 第一源極/汲極圖案及第二源極/汲極圖案，分別設置於所述第一主動圖案及所述第二主動圖案上； 第一通道圖案及第二通道圖案，分別連接至所述第一源極/汲極圖案及所述第二源極/汲極圖案，所述第一通道圖案及所述第二通道圖案中的每一者包括被堆疊成彼此間隔開的第一半導體圖案、第二半導體圖案及第三半導體圖案； 閘極電極，在所述第一方向上延伸以與所述第一通道圖案及所述第二通道圖案交叉； 閘極絕緣層，夾置於所述閘極電極與所述第一通道圖案之間以及所述閘極電極與所述第二通道圖案之間； 閘極間隔件，設置於所述閘極電極的側表面上； 閘極頂蓋圖案，設置於所述閘極電極的頂表面上； 第一層間絕緣層，位於所述閘極頂蓋圖案上； 主動接觸件，穿透所述第一層間絕緣層且分別耦合至所述第一源極/汲極圖案及所述第二源極/汲極圖案； 閘極接觸件，穿透所述第一層間絕緣層且耦合至所述閘極電極； 第二層間絕緣層，位於所述第一層間絕緣層上； 第一金屬層，設置於所述第二層間絕緣層中，所述第一金屬層包括分別電性連接至所述主動接觸件及所述閘極接觸件的下部內連線； 第三層間絕緣層，位於所述第二層間絕緣層上；以及 第二金屬層，設置於所述第三層間絕緣層中， 其中所述第二金屬層包括分別電性連接至所述下部內連線的上部內連線， 所述閘極電極包括位於所述第一主動區上的第一電極部分及位於所述第二主動區上的第二電極部分， 所述第二電極部分包括依序覆蓋所述第二主動圖案的第一金屬圖案、蝕刻障壁圖案及第二金屬圖案， 所述第一電極部分包括覆蓋所述第一主動圖案的第二金屬圖案， 所述蝕刻障壁圖案與所述第二電極部分的所述第一金屬圖案及所述第二金屬圖案接觸，且 所述蝕刻障壁圖案薄於所述第一金屬圖案且薄於所述第二電極部分的所述第二金屬圖案。
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