KR20230131544A - 반도체 장치 - Google Patents

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KR20230131544A
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gate electrode
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horizontal direction
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gate
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김호준
박준범
천관영
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삼성전자주식회사
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    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
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Abstract

반도체 장치가 제공된다. 반도체 장치는 하부 기판, 하부 기판 상에서 제1 수평 방향으로 연장되는 하부 액티브 패턴, 하부 액티브 패턴 상에서 제1 수평 방향과 다른 제2 수평 방향으로 연장되는 제1 하부 게이트 전극, 제1 하부 게이트 전극 상에 배치되는 접합부, 접합부 상에 배치되는 상부 기판, 상부 기판 상에서 제1 수평 방향으로 연장되고, 하부 액티브 패턴과 제2 수평 방향 및 수직 방향 각각으로 이격된 상부 액티브 패턴, 상부 액티브 패턴 상에서 제2 수평 방향으로 연장되고, 적어도 일부가 제1 하부 게이트 전극과 수직 방향으로 오버랩되는 제1 상부 게이트 전극, 및 제1 상부 게이트 전극과 제2 수평 방향으로 이격되고, 상부 기판 및 접합부를 수직 방향으로 관통하여 제1 하부 게이트 전극에 연결되고, 상면이 제1 상부 게이트 전극의 상면보다 높게 형성되는 제1 게이트 컨택을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다. 구체적으로, 본 발명은 MBCFETTM(Multi-Bridge Channel Field Effect Transistor)를 포함하는 반도체 장치에 관한 것이다.
최근 정보 매체의 급속한 보급에 따라 반도체 장치의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 제품의 고집적화가 요구된다. 고집적화를 위해, 반도체 장치는 스케일링 다운이 진행되고 있다.
한편, 피치 크기가 줄어듦에 따라, 반도체 장치 내의 컨택들 사이에서 정전 용량 감소 및 전기적 안정성 확보하기 위한 연구가 필요하다.
본 발명이 해결하고자 하는 과제는, 하부 게이트 전극을 포함하는 하부 반도체 소자 상에 상부 게이트 전극을 포함하는 상부 반도체 소자를 적층하여 집적도를 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 몇몇 실시예는, 하부 기판, 하부 기판 상에서 제1 수평 방향으로 연장되는 하부 액티브 패턴, 하부 액티브 패턴 상에서 제1 수평 방향과 다른 제2 수평 방향으로 연장되는 제1 하부 게이트 전극, 제1 하부 게이트 전극 상에 배치되는 접합부, 접합부 상에 배치되는 상부 기판, 상부 기판 상에서 제1 수평 방향으로 연장되고, 하부 액티브 패턴과 제2 수평 방향 및 수직 방향 각각으로 이격된 상부 액티브 패턴, 상부 액티브 패턴 상에서 제2 수평 방향으로 연장되고, 적어도 일부가 제1 하부 게이트 전극과 수직 방향으로 오버랩되는 제1 상부 게이트 전극, 및 제1 상부 게이트 전극과 제2 수평 방향으로 이격되고, 상부 기판 및 접합부를 수직 방향으로 관통하여 제1 하부 게이트 전극에 연결되고, 상면이 제1 상부 게이트 전극의 상면보다 높게 형성되는 제1 게이트 컨택을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 몇몇 실시예는, 하부 기판, 하부 기판 상에서 제1 수평 방향으로 연장되는 하부 액티브 패턴, 하부 액티브 패턴 상에서 제1 수평 방향과 다른 제2 수평 방향으로 연장되는 제1 하부 게이트 전극, 제1 하부 게이트 전극의 적어도 일 측에 배치되는 하부 소오스/드레인 영역, 제1 하부 게이트 전극의 측벽을 둘러싸는 하부 층간 절연막, 하부 층간 절연막 및 제1 하부 게이트 전극 상에 배치되는 접합부, 접합부 상에 배치되는 상부 기판, 상부 기판 상에서 제1 수평 방향으로 연장되는 상부 액티브 패턴, 상부 액티브 패턴 상에서 제2 수평 방향으로 연장되고, 적어도 일부가 제1 하부 게이트 전극과 수직 방향으로 오버랩되는 제1 상부 게이트 전극, 제1 상부 게이트 전극의 적어도 일 측에 배치되는 상부 소오스/드레인 영역, 제1 상부 게이트 전극의 측벽을 둘러싸는 상부 층간 절연막, 상부 층간 절연막, 상부 기판, 접합부 및 하부 층간 절연막을 수직 방향을 관통하여 하부 소오스/드레인 영역에 연결되는 제1 소오스/드레인 컨택, 및 상부 층간 절연막을 수직 방향으로 관통하여 상부 소오스/드레인 영역에 연결되는 제2 소오스/드레인 컨택을 포함하되, 제1 소오스/드레인 컨택의 상면은 제2 소오스/드레인 컨택의 상면과 동일 평면 상에 형성된다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 또 다른 몇몇 실시예는, 하부 기판, 하부 기판 상에서 제1 수평 방향으로 연장되는 하부 액티브 패턴, 하부 액티브 패턴 상에서 제1 수평 방향과 다른 제2 수평 방향으로 연장되는 제1 하부 게이트 전극, 하부 액티브 패턴 상에서 제2 수평 방향으로 연장되고, 제1 하부 게이트 전극과 제1 수평 방향으로 이격된 제2 하부 게이트 전극, 제1 하부 게이트 전극과 제2 하부 게이트 전극 사이에 배치되는 하부 소오스/드레인 영역, 제1 및 제2 하부 게이트 전극 각각의 측벽을 둘러싸는 하부 층간 절연막, 하부 층간 절연막, 제1 및 제2 하부 게이트 전극 상에 배치되는 접합부, 접합부 상에 배치되는 상부 기판, 상부 기판 상에서 제1 수평 방향으로 연장되는 상부 액티브 패턴, 상부 액티브 패턴 상에서 제2 수평 방향으로 연장되고, 적어도 일부가 제1 하부 게이트 전극과 수직 방향으로 오버랩되는 제1 상부 게이트 전극, 상부 액티브 패턴 상에서 제2 수평 방향으로 연장되고, 제1 상부 게이트 전극과 제1 수평 방향으로 이격되고, 적어도 일부가 제2 하부 게이트 전극과 수직 방향으로 오버랩되는 제2 상부 게이트 전극, 제1 상부 게이트 전극과 제2 상부 게이트 전극 사이에 배치되는 상부 소오스/드레인 영역, 제1 및 제2 상부 게이트 전극의 측벽을 둘러싸는 상부 층간 절연막, 제1 상부 게이트 전극과 제2 수평 방향으로 이격되고, 상부 층간 절연막, 상부 기판 및 접합부를 수직 방향을 관통하여 제1 하부 게이트 전극에 연결되고, 상면이 제1 상부 게이트 전극의 상면보다 높게 형성되는 제1 게이트 컨택, 제2 상부 게이트 전극과 제2 수평 방향으로 이격되고, 상부 층간 절연막, 상부 기판 및 접합부를 수직 방향으로 관통하여 제2 하부 게이트 전극에 연결되고, 상면이 제2 상부 게이트 전극의 상면보다 높게 형성되는 제2 게이트 컨택, 제2 게이트 컨택과 접하고, 제2 상부 게이트 전극과 연결되고, 상면이 제2 게이트 컨택의 상면과 동일 평면 상에 형성되는 제3 게이트 컨택, 상부 층간 절연막, 상부 기판, 접합부 및 하부 층간 절연막을 수직 방향을 관통하여 하부 소오스/드레인 영역에 연결되는 제1 소오스/드레인 컨택, 및 상부 층간 절연막을 수직 방향으로 관통하여 상부 소오스/드레인 영역에 연결되는 제2 소오스/드레인 컨택을 포함하되, 제1 소오스/드레인 컨택의 상면은 제2 소오스/드레인 컨택의 상면과 동일 평면 상에 형성된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다.
도 3은 도 1의 B-B' 선을 따라 절단한 단면도이다.
도 4는 도 1의 C-C' 선을 따라 절단한 단면도이다.
도 5는 도 1의 D-D' 선을 따라 절단한 단면도이다.
도 6은 도 1의 E-E' 선을 따라 절단한 단면도이다.
도 7은 도 1의 F-F' 선을 따라 절단한 단면도이다.
도 8 내지 도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 24는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 25는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 26은 도 25의 G-G' 선을 따라 절단한 단면도이다.
도 27은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 28은 도 27의 H-H' 선을 따라 절단한 단면도이다.
도 29는 도 27의 I-I' 선을 따라 절단한 단면도이다.
도 30은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 31은 도 30의 J-J' 선을 따라 절단한 단면도이다.
도 32는 도 30의 K-K' 선을 따라 절단한 단면도이다.
도 33은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 34는 도 33의 L-L' 선을 따라 절단한 단면도이다.
도 35는 도 33의 M-M' 선을 따라 절단한 단면도이다.
도 36은 도 33의 N-N' 선을 따라 절단한 단면도이다.
몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 나노시트를 포함하는 MBCFETTM(Multi-Bridge Channel Field Effect Transistor) 및 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)를 포함하는 것을 설명하지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이하에서, 도 1 내지 도 7을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다. 도 3은 도 1의 B-B' 선을 따라 절단한 단면도이다. 도 4는 도 1의 C-C' 선을 따라 절단한 단면도이다. 도 5는 도 1의 D-D' 선을 따라 절단한 단면도이다. 도 6은 도 1의 E-E' 선을 따라 절단한 단면도이다. 도 7은 도 1의 F-F' 선을 따라 절단한 단면도이다.
도 1 내지 도 7을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 하부 기판(100), 하부 필드 절연막(105), 제1 및 제2 하부 액티브 패턴(BF1, BF2), 제1 및 제2 하부 게이트 전극(BG1, BG2), 하부 게이트 절연막(111), 하부 게이트 스페이서(112), 하부 캡핑 패턴(113), 하부 소오스/드레인 영역(120), 하부 실리사이드막(125), 하부 층간 절연막(130), 접합부(140), 상부 기판(150), 상부 필드 절연막(155), 제1 및 제2 상부 액티브 패턴(TF1, TF2), 제1 및 제2 상부 게이트 전극(TG1, TG2), 상부 게이트 절연막(161), 상부 게이트 스페이서(162), 상부 캡핑 패턴(163), 상부 소오스/드레인 영역(170), 상부 실리사이드막(175), 제1 상부 층간 절연막(180), 식각 정지막(182), 제2 상부 층간 절연막(185), 제1 내지 제4 게이트 컨택(CB1, CB2, CB3, CB4), 제1 및 제2 소오스/드레인 컨택(CA1, CA2), 제1 및 제2 비아(V1, V2)를 포함한다.
하부 기판(100)은 예를 들어, PMOS 영역에 배치될 수 있다. 하부 기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 하부 기판(100)은 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 및 제2 하부 액티브 패턴(BF1, BF2) 각각은 하부 기판(100)으로부터 수직 방향(DR3)으로 돌출될 수 있다. 제1 및 제2 하부 액티브 패턴(BF1, BF2) 각각은 제1 수평 방향(DR1)으로 연장될 수 있다. 제2 하부 액티브 패턴(BF2)은 제1 하부 액티브 패턴(BF1)과 제1 수평 방향(DR1)과 다른 제2 수평 방향(DR2)으로 이격될 수 있다. 여기에서, 수직 방향(DR3)은 제1 수평 방향(DR1) 및 제2 수평 방향(DR2) 각각에 수직인 방향으로 정의될 수 있다. 제1 및 제2 하부 액티브 패턴(BF1, BF2) 각각은 하부 기판(100)의 일부일 수도 있고, 하부 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
하부 필드 절연막(105)은 하부 기판(100) 상에 배치될 수 있다. 하부 필드 절연막(105)은 제1 및 제2 하부 액티브 패턴(BF1, BF2) 각각의 측벽을 둘러쌀 수 있다. 예를 들어, 제1 및 제2 하부 액티브 패턴(BF1, BF2) 각각은 하부 필드 절연막(105)의 상면보다 수직 방향(DR3)으로 돌출될 수 있다. 하부 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
제1 및 제2 하부 게이트 전극(BG1, BG2) 각각은 제1 및 제2 하부 액티브 패턴(BF1, BF2) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제2 하부 게이트 전극(BG2)은 제1 하부 게이트 전극(BG1)과 제1 수평 방향(DR1)으로 이격될 수 있다.
예를 들어, 제1 및 제2 하부 게이트 전극(BG1, BG2) 각각의 상면은 제1 및 제2 하부 액티브 패턴(BF1, BF2) 각각의 최상면보다 높게 형성될 수 있다. 즉, 제1 및 제2 하부 게이트 전극(BG1, BG2) 각각은 제1 및 제2 하부 액티브 패턴(BF1, BF2) 각각의 최상면을 덮을 수 있다.
제1 및 제2 하부 게이트 전극(BG1, BG2) 각각은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 및 제2 하부 게이트 전극(BG1, BG2) 각각은 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
하부 게이트 스페이서(112)는 제1 하부 액티브 패턴(BF1), 제2 하부 액티브 패턴(BF2) 및 하부 필드 절연막(105) 상에 배치될 수 있다. 하부 게이트 스페이서(112)는 제1 하부 게이트 전극(BG1) 및 제2 하부 게이트 전극(BG2) 각각의 측벽을 따라 제2 수평 방향(DR2)으로 연장될 수 있다. 하부 게이트 스페이서(112)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
하부 게이트 절연막(111)은 제1 및 제2 하부 게이트 전극(BG1, BG2) 각각과 하부 게이트 스페이서(112) 사이에 배치될 수 있다. 하부 게이트 절연막(111)은 제1 및 제2 하부 게이트 전극(BG1, BG2) 각각과 제1 및 제2 하부 액티브 패턴(BF1, BF2) 각각 사이에 배치될 수 있다. 하부 게이트 절연막(111)은 제1 및 제2 하부 게이트 전극(BG1, BG2) 각각과 하부 필드 절연막(105) 사이에 배치될 수 있다.
하부 게이트 절연막(111)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
다른 몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 하부 게이트 절연막(111)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압 이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 하부 게이트 절연막(111)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 하부 게이트 절연막(111)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 하부 게이트 절연막(111)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
하부 캡핑 패턴(113)은 제1 하부 게이트 전극(BG1) 및 제2 하부 게이트 전극(BG2) 각각 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 예를 들어, 하부 캡핑 패턴(113)은 하부 게이트 절연막(111)의 최상면 및 하부 게이트 스페이서(112)의 상면과 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 하부 캡핑 패턴(113)은 하부 게이트 스페이서(112) 사이에 배치될 수 있다. 하부 캡핑 패턴(113)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
하부 소오스/드레인 영역(120)은 제1 및 제2 하부 액티브 패턴(BF1, BF2) 각각 상에 배치될 수 있다. 하부 소오스/드레인 영역(120)은 제1 및 제2 하부 게이트 전극(BG1, BG2) 각각의 적어도 일 측에 배치될 수 있다. 예를 들어, 하부 소오스/드레인 영역(120)은 제1 및 제2 하부 게이트 전극(BG1, BG2) 각각의 양 측에 배치될 수 있다. 도 2에는 하부 소오스/드레인 영역(120)의 상면이 제1 및 제2 하부 액티브 패턴(BF1, BF2) 각각의 최상면보다 높게 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
하부 층간 절연막(130)은 하부 필드 절연막(105) 상에서 하부 게이트 스페이서(112), 하부 필드 절연막(105) 및 하부 소오스/드레인 영역(120)을 덮도록 배치될 수 있다. 예를 들어, 하부 층간 절연막(130)은 제1 및 제2 하부 게이트 전극(BG1, BG2) 각각의 측벽을 둘러쌀 수 있다.
예를 들어, 하부 층간 절연막(130)의 상면은 하부 캡핑 패턴(113)의 상면과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 하부 층간 절연막(130)은 하부 캡핑 패턴(113)의 상면을 덮을 수도 있다.
하부 층간 절연막(130)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
접합부(140)는 하부 층간 절연막(130) 및 하부 캡핑 패턴(113) 상에 배치될 수 있다. 예를 들어, 접합부(140)는 하부 층간 절연막(130) 및 하부 캡핑 패턴(113) 각각과 접할 수 있다. 예를 들어, 접합부(140)는 컨포말하게 형성될 수 있다. 접합부(140)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
상부 기판(150)은 접합부(140) 상에 배치될 수 있다. 상부 기판(150)은 접합부(140)와 접할 수 있다. 상부 기판(150)은 예를 들어, NMOS 영역에 배치될 수 있다. 상부 기판(150)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 상부 기판(150)은 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 및 제2 상부 액티브 패턴(TF1, TF2) 각각은 상부 기판(150)으로부터 수직 방향(DR3)으로 돌출될 수 있다. 제1 및 제2 상부 액티브 패턴(TF1, TF2) 각각은 제1 수평 방향(DR1)으로 연장될 수 있다. 제2 상부 액티브 패턴(TF2)은 제1 상부 액티브 패턴(TF1)과 제2 수평 방향(DR2)으로 이격될 수 있다. 제1 및 제2 상부 액티브 패턴(TF1, TF2) 각각은 상부 기판(150)의 일부일 수도 있고, 상부 기판(150)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
예를 들어, 제1 및 제2 상부 액티브 패턴(TF1, TF2) 각각은 제1 및 제2 하부 액티브 패턴(BF1, BF2) 각각과 수직 방향(DR3)으로 미오버랩될 수 있다. 즉, 제1 및 제2 상부 액티브 패턴(TF1, TF2) 각각은 제1 및 제2 하부 액티브 패턴(BF1, BF2) 각각과 제2 수평 방향(DR2) 및 수직 방향(DR3) 각각으로 이격될 수 있다.
상부 필드 절연막(155)은 상부 기판(150) 상에 배치될 수 있다. 상부 필드 절연막(155)은 제1 및 제2 상부 액티브 패턴(TF1, TF2) 각각의 측벽을 둘러쌀 수 있다. 예를 들어, 제1 및 제2 상부 액티브 패턴(TF1, TF2) 각각은 상부 필드 절연막(155)의 상면보다 수직 방향(DR3)으로 돌출될 수 있다. 상부 필드 절연막(155)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
제1 및 제2 상부 게이트 전극(TG1, TG2) 각각은 제1 및 제2 상부 액티브 패턴(TF1, TF2) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제2 상부 게이트 전극(TG2)은 제1 상부 게이트 전극(TG1)과 제1 수평 방향(DR1)으로 이격될 수 있다.
제1 상부 게이트 전극(TG1)의 적어도 일부는 제1 하부 게이트 전극(BG1)과 수직 방향(DR3)으로 오버랩될 수 있다. 또한, 제2 상부 게이트 전극(TG2)의 적어도 일부는 제2 하부 게이트 전극(BG2)과 수직 방향(DR3)으로 오버랩될 수 있다. 예를 들어, 제1 상부 게이트 전극(TG1) 및 제1 하부 게이트 전극(BG1)은 제1 하부 액티브 패턴(BF1)과 제2 상부 액티브 패턴(TF2) 사이에서 수직 방향(DR3)으로 오버랩될 수 있다. 예를 들어, 제2 상부 게이트 전극(TG2) 및 제2 하부 게이트 전극(BG2)은 제1 하부 액티브 패턴(BF1)과 제2 상부 액티브 패턴(TF2) 사이에서 수직 방향(DR3)으로 오버랩될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
예를 들어, 제1 및 제2 상부 게이트 전극(TG1, TG2) 각각의 상면은 제1 및 제2 상부 액티브 패턴(TF1, TF2) 각각의 최상면보다 높게 형성될 수 있다. 즉, 제1 및 제2 상부 게이트 전극(TG1, TG2) 각각은 제1 및 제2 상부 액티브 패턴(TF1, TF2) 각각의 최상면을 덮을 수 있다.
제1 및 제2 상부 게이트 전극(TG1, TG2) 각각은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 및 제2 상부 게이트 전극(TG1, TG2) 각각은 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
상부 게이트 스페이서(162)는 제1 상부 액티브 패턴(TF1), 제2 상부 액티브 패턴(TF2) 및 상부 필드 절연막(155) 상에 배치될 수 있다. 상부 게이트 스페이서(162)는 제1 상부 게이트 전극(TG1) 및 제2 상부 게이트 전극(TG2) 각각의 측벽을 따라 제2 수평 방향(DR2)으로 연장될 수 있다. 상부 게이트 스페이서(162)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
상부 게이트 절연막(161)은 제1 및 제2 상부 게이트 전극(TG1, TG2) 각각과 상부 게이트 스페이서(162) 사이에 배치될 수 있다. 상부 게이트 절연막(161)은 제1 및 제2 상부 게이트 전극(TG1, TG2) 각각과 제1 및 제2 상부 액티브 패턴(TF1, TF2) 각각 사이에 배치될 수 있다. 상부 게이트 절연막(161)은 제1 및 제2 상부 게이트 전극(TG1, TG2) 각각과 상부 필드 절연막(155) 사이에 배치될 수 있다. 상부 게이트 절연막(161)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다.
상부 캡핑 패턴(163)은 제1 상부 게이트 전극(TG1) 및 제2 상부 게이트 전극(TG2) 각각 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 예를 들어, 상부 캡핑 패턴(163)은 상부 게이트 절연막(161)의 최상면 및 상부 게이트 스페이서(162)의 상면과 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 상부 캡핑 패턴(163)은 상부 게이트 스페이서(162) 사이에 배치될 수 있다. 상부 캡핑 패턴(163)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
상부 소오스/드레인 영역(170)은 제1 및 제2 상부 액티브 패턴(TF1, TF2) 각각 상에 배치될 수 있다. 상부 소오스/드레인 영역(170)은 제1 및 제2 상부 게이트 전극(TG1, TG2) 각각의 적어도 일 측에 배치될 수 있다. 예를 들어, 상부 소오스/드레인 영역(170)은 제1 및 제2 상부 게이트 전극(TG1, TG2) 각각의 양 측에 배치될 수 있다. 도 4에는 상부 소오스/드레인 영역(170)의 상면이 제1 및 제2 상부 액티브 패턴(TF1, TF2) 각각의 최상면보다 높게 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
예를 들어, 상부 소오스/드레인 영역(170)은 하부 소오스/드레인 영역(120)과 수직 방향(DR3)으로 미오버랩될 수 있다. 즉, 상부 소오스/드레인 영역(170)은 하부 소오스/드레인 영역(120)과 제2 수평 방향(DR2) 및 수직 방향(DR3) 각각으로 이격될 수 있다.
제1 상부 층간 절연막(180)은 상부 필드 절연막(155) 상에서 상부 게이트 스페이서(162), 상부 필드 절연막(155) 및 제1 상부 소오스/드레인 영역(170)을 덮도록 배치될 수 있다. 예를 들어, 제1 상부 층간 절연막(180)은 제1 및 제2 상부 게이트 전극(TG1, TG2) 각각의 측벽을 둘러쌀 수 있다.
예를 들어, 제1 상부 층간 절연막(180)의 상면은 상부 캡핑 패턴(163)의 상면과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 상부 층간 절연막(180)은 상부 캡핑 패턴(163)의 상면을 덮을 수도 있다. 제1 상부 층간 절연막(180)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
제1 게이트 컨택(CB1)은 제1 하부 게이트 전극(BG1) 상에 배치될 수 있다. 제1 게이트 컨택(CB1)은 제1 상부 게이트 전극(TG1)과 제2 수평 방향(DR2)으로 이격될 수 있다. 제1 게이트 컨택(CB1)은 제1 상부 층간 절연막(180), 상부 필드 절연막(155), 상부 기판(150), 접합부(140) 및 하부 캡핑 패턴(113)을 수직 방향(DR3)으로 관통하여 제1 하부 게이트 전극(BG1)에 연결될 수 있다.
제2 게이트 컨택(CB2)은 제2 하부 게이트 전극(BG2) 상에 배치될 수 있다. 제2 게이트 컨택(CB2)은 제2 상부 게이트 전극(TG2)과 제2 수평 방향(DR2)으로 이격될 수 있다. 제2 게이트 컨택(CB2)은 제1 상부 층간 절연막(180), 상부 필드 절연막(155), 상부 기판(150), 접합부(140) 및 하부 캡핑 패턴(113)을 수직 방향(DR3)으로 관통하여 제2 하부 게이트 전극(BG2)에 연결될 수 있다.
제3 게이트 컨택(CB3)은 제1 상부 게이트 전극(TG1) 상에 배치될 수 있다. 제3 게이트 컨택(CB3)은 제1 게이트 컨택(CB1)과 제2 수평 방향(DR2)으로 이격될 수 있다. 제3 게이트 컨택(CB3)은 상부 캡핑 패턴(163)을 수직 방향(DR3)으로 관통하여 제1 상부 게이트 전극(TG1)에 연결될 수 있다. 도 5에는 제3 게이트 컨택(CB3)이 제1 하부 게이트 전극(BG1) 및 제1 상부 액티브 패턴(TF1) 각각과 수직 방향(DR3)으로 오버랩되는 것으로 도시되어 있지만, 이는 예시적인 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제4 게이트 컨택(CB4)은 제2 상부 게이트 전극(TG2) 상에 배치될 수 있다. 제4 게이트 컨택(CB4)은 제2 게이트 컨택(CB2)과 접할 수 있다. 제4 게이트 컨택(CB4)은 상부 캡핑 패턴(163) 및 제1 상부 층간 절연막(180)을 수직 방향(DR3)으로 관통하여 제2 상부 게이트 전극(TG2)에 연결될 수 있다. 예를 들어, 제4 게이트 컨택(CB4)의 일부의 하면 제2 상부 게이트 전극(TG2)과 접하고, 제4 게이트 컨택(CB4)의 나머지 일부의 하면 제1 상부 층간 절연막(180)과 접할 수 있다.
예를 들어, 제1 게이트 컨택(CB1)의 상면은 제1 상부 게이트 전극(TG1)의 상면보다 높게 형성될 수 있다. 또한, 제3 게이트 컨택(CB3)의 상면은 제2 상부 게이트 전극(TG2)의 상면보다 높게 형성될 수 있다. 예를 들어, 제1 내지 제4 게이트 컨택(CB1, CB2, CB3, CB4) 각각의 상면은 제1 상부 층간 절연막(180)의 상면 및 상부 캡핑 패턴(163)과 동일 평면 상에 형성될 수 있다.
제1 내지 제4 게이트 컨택(CB1, CB2, CB3, CB4) 각각은 제1 배리어층(191_1) 및 제1 필링층(192_1)을 포함할 수 있다. 예를 들어, 제1 배리어층(191_1)은 제1 내지 제4 게이트 컨택(CB1, CB2, CB3, CB4) 각각의 측벽 및 바닥면을 형성할 수 있다. 다만, 제1 배리어층(191_1)은 제2 게이트 컨택(CB2) 및 제4 게이트 컨택(CB4)이 접하는 부분에는 미배치될 수 있다. 제1 필링층(192_1)은 제1 배리어층(191_1) 상에 배치될 수 있다. 예를 들어, 제2 게이트 컨택(CB2)에 배치된 제1 필링층(192_1)은 제4 게이트 컨택(CB4)에 배치된 제1 필링층(192_1)과 접할 수 있다.
제1 배리어층(191_1)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir) 및 로듐(Rh) 중 적어도 하나를 포함할 수 있다. 제1 필링층(192_1)은 예를 들어, 알루미늄(Al), 텅스텐(W), 코발트(Co), 루테늄(Ru) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.
제1 소오스/드레인 컨택(CA1)은 하부 소오스/드레인 영역(120) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제1 소오스/드레인 컨택(CA1)은 제1 상부 층간 절연막(180), 상부 필드 절연막(155), 상부 기판(150), 접합부(140) 및 하부 층간 절연막(130)을 수직 방향(DR3)으로 관통하여 하부 소오스/드레인 영역(120)에 연결될 수 있다.
제2 소오스/드레인 컨택(CA2)은 상부 소오스/드레인 영역(170) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 예를 들어, 제2 소오스/드레인 컨택(CA2)은 제1 소오스/드레인 컨택(CA1)과 제2 수평 방향(DR2)으로 이격될 수 있다. 제2 소오스/드레인 컨택(CA2)은 제1 상부 층간 절연막(180)을 수직 방향(DR3)으로 관통하여 상부 소오스/드레인 영역(170)에 연결될 수 있다.
예를 들어, 제1 소오스/드레인 컨택(CA1)의 상면은 제2 소오스/드레인 컨택(CA2)의 상면과 동일 평면 상에 형성될 수 있다. 예를 들어, 제1 및 제2 소오스/드레인 컨택(CA1, CA2) 각각의 상면은 제1 상부 층간 절연막(180)의 상면 및 상부 캡핑 패턴(163)과 동일 평면 상에 형성될 수 있다. 제1 및 제2 소오스/드레인 컨택(CA1, CA2) 각각은 제2 배리어층(191_2) 및 제2 필링층(192_2)을 포함할 수 있다. 예를 들어, 제2 배리어층(191_2)은 제1 및 제2 소오스/드레인 컨택(CA1, CA2) 각각의 측벽 및 바닥면을 형성할 수 있다. 제2 필링층(192_2)은 제2 배리어층(191_2) 상에 배치될 수 있다.
제2 배리어층(191_2)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir) 및 로듐(Rh) 중 적어도 하나를 포함할 수 있다. 제2 필링층(192_2)은 예를 들어, 알루미늄(Al), 텅스텐(W), 코발트(Co), 루테늄(Ru) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.
하부 실리사이드막(125)은 하부 소오스/드레인 영역(120)과 제1 소오스/드레인 컨택(CA1) 사이에 배치될 수 있다. 상부 실리사이드막(175)은 상부 소오스/드레인 영역(170)과 제2 소오스/드레인 컨택(CA2) 사이에 배치될 수 있다. 하부 실리사이드막(125) 및 상부 실리사이드막(175) 각각은 예를 들어, 금속 실리사이드 물질을 포함할 수 있다.
식각 정지막(182)은 제1 상부 층간 절연막(180), 제1 내지 제4 게이트 컨택(CB1, CB2, CB3, CB4), 제1 및 제2 소오스/드레인 컨택(CA1, CA2), 상부 캡핑 패턴(163) 각각의 상면 상에 배치될 수 있다. 식각 정지막(182)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 제2 상부 층간 절연막(185)은 식각 정지막(182) 상에 배치될 수 있다. 제2 상부 층간 절연막(185)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
제1 비아(V1)는 제2 상부 층간 절연막(185) 및 식각 정지막(182)을 수직 방향(DR3)으로 관통하여 제1 내지 제4 게이트 컨택(CB1, CB2, CB3, CB4) 중 어느 하나에 연결될 수 있다. 도 7에는 제1 비아(V1)가 제4 게이트 컨택(CB4)에 연결되는 것으로 도시되어 있지만, 이는 예시적인 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 비아(V1)는 제2 게이트 컨택(CB2)에 연결될 수 있다.
도 2 내지 도 7에는 제1 비아(V1)가 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 제1 비아(V1)는 다중막으로 형성될 수 있다. 제1 비아(V1)는 도전성 물질을 포함할 수 있다.
제2 비아(V2)는 제2 상부 층간 절연막(185) 및 식각 정지막(182)을 수직 방향(DR3)으로 관통하여 제1 및 제2 소오스/드레인 컨택(CA1, CA2) 중 어느 하나에 연결될 수 있다. 도 6에는 제2 비아(V2)가 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 제2 비아(V2)는 다중막으로 형성될 수 있다. 제2 비아(V2)는 도전성 물질을 포함할 수 있다.
이하에서, 도 1 내지 도 23을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 8 내지 도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 8 내지 도 10을 참조하면, 하부 기판(100) 상에 각각이 제1 수평 방향(DR1)으로 연장되는 제1 및 제2 하부 액티브 패턴(BF1, BF2)가 형성될 수 있다. 이어서, 하부 기판(100) 상에서 제1 및 제2 하부 액티브 패턴(BF1, BF2) 각각의 측벽을 둘러싸는 하부 필드 절연막(105)이 형성될 수 있다.
이어서, 하부 필드 절연막(105), 제1 및 제2 하부 액티브 패턴(BF1, BF2) 상에서 각각이 제2 수평 방향(DR2)으로 연장되는 복수의 제1 더미 게이트(DG1)가 형성될 수 있다. 이어서, 복수의 제1 더미 게이트(DG1)의 측벽을 따라 제2 수평 방향(DR2)으로 연장되는 하부 게이트 스페이서(112)가 형성될 수 있다.
이어서, 제1 및 제2 하부 액티브 패턴(BF1, BF2) 상에서 복수의 제1 더미 게이트(DG1)의 양 측에 하부 소오스/드레인 영역(120)이 형성될 수 있다. 이어서, 하부 필드 절연막(105), 하부 소오스/드레인 영역(120), 하부 게이트 스페이서(112) 및 복수의 제1 더미 게이트(DG1)를 덮는 하부 층간 절연막(130)이 형성될 수 있다. 이어서, 평탄화 공정(예를 들어, CMP 공정)을 수행하여 복수의 제1 더미 게이트(DG1)의 상면이 노출될 수 있다.
도 11 및 도 12를 참조하면, 복수의 제1 더미 게이트(DG1)가 제거될 수 있다. 이어서, 복수의 제1 더미 게이트(DG1)가 제거된 부분에 하부 게이트 절연막(111), 제1 및 제2 하부 게이트 전극(BG1, BG2)이 순차적으로 형성될 수 있다. 이어서, 하부 게이트 스페이서(112), 하부 게이트 절연막(111), 제1 및 제2 하부 게이트 전극(BG1, BG2) 상에 하부 캡핑 패턴(113)이 형성될 수 있다. 예를 들어, 하부 캡핑 패턴(113)의 상면 및 하부 층간 절연막(130)의 상면은 동일 평면 상에 형성될 수 있다.
도 13 내지 도 15를 참조하면, 하부 캡핑 패턴(113)의 상면 및 하부 층간 절연막(130)의 상면 상에 제1 접합부(141)가 형성될 수 있다. 예를 들어, 제1 접합부(141)는 컨포말하게 형성될 수 있다. 이어서, 상부 기판(150) 및 상부 기판(150)의 하부에 형성된 제2 접합부(142)를 포함하는 구조체가 제1 접합부(141)에 부착될 수 있다. 이 경우, 구조체는 제2 접합부(142)가 제1 접합부(141)와 마주보도록 하부 층간 절연막(130) 상에 부착될 수 있다.
도 16 내지 도 18을 참조하면, 제2 접합부(142)가 제1 접합부(141)에 부착되어 접합부(140)가 형성될 수 있다. 이어서, 상부 기판(150)을 에피택셜 성장시킨 후에, 일부를 식각하여 각각이 제1 수평 방향(DR1)으로 연장되는 제1 및 제2 상부 액티브 패턴(TF1, TF2)이 형성될 수 있다. 제1 및 제2 상부 액티브 패턴(TF1, TF2) 각각은 제1 및 제2 하부 액티브 패턴(BF1, BF2) 각각과 제2 수평 방향(DR2)으로 이격되도록 형성될 수 있다.
이어서, 상부 기판(150) 상에서 제1 및 제2 상부 액티브 패턴(TF1, TF2) 각각의 측벽을 둘러싸는 상부 필드 절연막(155)이 형성될 수 있다. 이어서, 상부 필드 절연막(155), 제1 및 제2 상부 액티브 패턴(TF1, TF2) 상에서 각각이 제2 수평 방향(DR2)으로 연장되는 복수의 제2 더미 게이트(DG2)가 형성될 수 있다. 복수의 제2 더미 게이트(DG2) 각각의 적어도 일부는 제1 및 제2 하부 게이트 전극(BG1, BG2) 각각과 수직 방향(DR3)으로 오버랩되도록 형성될 수 있다. 이어서, 복수의 제2 더미 게이트(DG2)의 측벽을 따라 제2 수평 방향(DR2)으로 연장되는 상부 게이트 스페이서(162)가 형성될 수 있다.
이어서, 제1 및 제2 상부 액티브 패턴(TF1, TF2) 상에서 복수의 제2 더미 게이트(DG2)의 양 측에 상부 소오스/드레인 영역(170)이 형성될 수 있다. 이어서, 상부 필드 절연막(155), 상부 소오스/드레인 영역(170), 상부 게이트 스페이서(162) 및 복수의 제2 더미 게이트(DG2)를 덮는 제1 상부 층간 절연막(180)이 형성될 수 있다. 이어서, 평탄화 공정(예를 들어, CMP 공정)을 수행하여 복수의 제2 더미 게이트(DG2)의 상면이 노출될 수 있다.
도 19 및 도 20을 참조하면, 복수의 제2 더미 게이트(DG2)가 제거될 수 있다. 이어서, 복수의 제2 더미 게이트(DG2)가 제거된 부분에 상부 게이트 절연막(161), 제1 및 제2 상부 게이트 전극(TG1, TG2)이 순차적으로 형성될 수 있다. 이어서, 상부 게이트 스페이서(162), 상부 게이트 절연막(161), 제1 및 제2 상부 게이트 전극(TG1, TG2) 상에 상부 캡핑 패턴(163)이 형성될 수 있다. 예를 들어, 상부 캡핑 패턴(163)의 상면 및 제1 상부 층간 절연막(180)의 상면은 동일 평면 상에 형성될 수 있다.
도 21 내지 도 23을 참조하면, 제1 내지 제4 게이트 컨택(CB1, CB2, CB3, CB4), 제1 및 제2 소오스/드레인 컨택(CA1, CA2)이 형성될 수 있다.
예를 들어, 제1 상부 층간 절연막(180), 상부 필드 절연막(155), 상부 기판(150), 접합부(140) 및 하부 캡핑 패턴(113)을 수직 방향(DR3)으로 관통하여 제1 하부 게이트 전극(BG1)에 연결되는 제1 게이트 컨택(CB1)이 형성될 수 있다. 또한, 제1 상부 층간 절연막(180), 상부 필드 절연막(155), 상부 기판(150), 접합부(140) 및 하부 캡핑 패턴(113)을 수직 방향(DR3)으로 관통하여 제2 하부 게이트 전극(도 7의 BG2)에 연결되는 제2 게이트 컨택(도 7의 CB2)이 형성될 수 있다. 또한, 상부 캡핑 패턴(163)을 수직 방향(DR3)으로 관통하여 제1 상부 게이트 전극(TG1)에 연결되는 제3 게이트 컨택(CB3)이 형성될 수 있다. 또한, 상부 캡핑 패턴(163) 및 제1 상부 층간 절연막(180)을 수직 방향(DR3)으로 관통하여 제1 상부 게이트 전극(TG1)에 연결되는 제4 게이트 컨택(CB4)이 형성될 수 있다. 제4 게이트 컨택(CB4)은 제1 상부 층간 절연막(180)의 내부에서 제2 게이트 컨택(도 7의 CB2)과 연결될 수 있다.
예를 들어, 제1 상부 층간 절연막(180), 상부 필드 절연막(155), 상부 기판(150), 접합부(140) 및 하부 층간 절연막(130)을 수직 방향(DR3)으로 관통하여 하부 소오스/드레인 영역(120)에 연결되는 제1 소오스/드레인 컨택(CA1)이 형성될 수 있다. 또한, 제1 상부 층간 절연막(180)을 수직 방향(DR3)으로 관통하여 상부 소오스/드레인 영역(170)에 연결되는 제2 소오스/드레인 컨택(CA2)이 형성될 수 있다.
제1 소오스/드레인 컨택(CA1)이 형성되는 공정에서, 하부 소오스/드레인 영역(120)과 제1 소오스/드레인 컨택(CA1) 사이에 하부 실리사이드막(125)이 형성될 수 있다. 또한, 제2 소오스/드레인 컨택(CA2)이 형성되는 공정에서, 상부 소오스/드레인 영역(170)과 제2 소오스/드레인 컨택(CA2) 사이에 상부 실리사이드막(175)이 형성될 수 있다.
도 1 내지 도 7을 참조하면, 제1 상부 층간 절연막(180), 제1 내지 제4 게이트 컨택(CB1, CB2, CB3, CB4), 제1 및 제2 소오스/드레인 컨택(CA1, CA2), 상부 캡핑 패턴(163) 각각의 상면 상에 식각 정지막(182) 및 제2 상부 층간 절연막(185)이 순차적으로 형성될 수 있다.
이어서, 제2 상부 층간 절연막(185) 및 식각 정지막(182)을 수직 방향(DR3)으로 관통하여 제1 내지 제4 게이트 컨택(CB1, CB2, CB3, CB4) 중 어느 하나에 연결되는 제1 비아(V1)가 형성될 수 있다. 또한, 제2 상부 층간 절연막(185) 및 식각 정지막(182)을 수직 방향(DR3)으로 관통하여 제1 및 제2 소오스/드레인 컨택(CA1, CA2) 중 어느 하나에 연결되는 제2 비아(V2)가 형성될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 하부 게이트 전극(BG1, BG2)을 포함하는 하부 반도체 소자 상에 상부 게이트 전극(TG1, TG2)을 포함하는 상부 반도체 소자를 적층함으로써, 반도체 장치의 집적도를 향상시킬 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 하부 반도체 소자 상에 배치된 접합부(140)를 이용하여 상부 기판(150)을 본딩시킨 후에, 상부 기판(150) 상에 상부 반도체 소자를 형성하여, 하부 반도체 소자 상에 적층된 상부 반도체 소자를 구현할 수 있다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 상부 반도체 소자가 형성된 후에, 하부 반도체 소자에 연결되는 게이트 컨택 및 소오스/드레인 컨택을 형성하여, 공정 난이도를 감소시킬 수 있다.
이하에서, 도 24를 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 7에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 24는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 24를 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 장치는 제1 소오스/드레인 컨택(CA21)은 서로 다른 제2 수평 방향(DR2)의 폭을 갖는 제1 부분(CA21_1) 및 제2 부분(CA21_2)을 포함할 수 있다.
예를 들어, 제1 소오스/드레인 컨택(CA21)의 제1 부분(CA21_1)은 하부 소오스/드레인 영역(120)과 접합부(140) 사이에 배치될 수 있다. 제1 소오스/드레인 컨택(CA21)의 제1 부분(CA21_1)은 하부 실리사이드막(125)을 통해 하부 소오스/드레인 영역(120)과 연결될 수 있다. 제1 소오스/드레인 컨택(CA21)의 제1 부분(CA21_1)의 상면은 접합부(140)와 접할 수 있다. 제1 소오스/드레인 컨택(CA21)의 제1 부분(CA21_1)의 측벽은 하부 층간 절연막(130)에 의해 둘러싸일 수 있다. 제1 소오스/드레인 컨택(CA21)의 제1 부분(CA21_1)의 상면은 하부 층간 절연막(130)의 상면과 동일 평면 상에 형성될 수 있다.
제1 소오스/드레인 컨택(CA21)의 제2 부분(CA21_2)은 제1 소오스/드레인 컨택(CA21)의 제1 부분(CA21_1) 상에 배치될 수 있다. 제1 소오스/드레인 컨택(CA21)의 제2 부분(CA21_2)은 제1 상부 층간 절연막(180), 상부 필드 절연막(155), 상부 기판(150) 및 접합부(140)를 수직 방향(DR3)으로 관통하여 제1 소오스/드레인 컨택(CA21)의 제1 부분(CA21_1)과 연결될 수 있다. 제1 소오스/드레인 컨택(CA21)의 제2 부분(CA21_2)의 제2 수평 방향(DR2)의 폭은 제1 소오스/드레인 컨택(CA21)의 제1 부분(CA21_1)의 제2 수평 방향(DR2)의 폭보다 작을 수 있다.
제1 소오스/드레인 컨택(CA21)은 제2 배리어층(291_2) 및 제2 필링층(292_2)을 포함할 수 있다. 제2 배리어층(291_2)은 제1 소오스/드레인 컨택(CA21)의 제1 부분(CA21_1)의 측벽 및 바닥면을 형성할 수 있다. 또한, 제2 배리어층(291_2)은 제1 소오스/드레인 컨택(CA21)의 제2 부분(CA21_2)의 측벽 및 바닥면을 형성할 수 있다.
제2 필링층(292_2)은 제1 소오스/드레인 컨택(CA21)의 제1 부분(CA21_1)의 제2 배리어층(291_2) 상에 배치될 수 있다. 제1 소오스/드레인 컨택(CA21)의 제1 부분(CA21_1)의 제2 필링층(292_2)의 상면은 하부 층간 절연막(130)의 상면과 동일 평면 상에 형성될 수 있다. 또한, 제2 필링층(292_2)은 제1 소오스/드레인 컨택(CA21)의 제2 부분(CA21_2)의 제2 배리어층(291_2) 상에 배치될 수 있다. 제1 소오스/드레인 컨택(CA21)의 제2 부분(CA21_2)의 제2 필링층(292_2)의 상면은 제1 상부 층간 절연막(180)의 상면과 동일 평면 상에 형성될 수 있다.
이하에서, 도 25 및 도 26을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 7에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 25는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 26은 도 25의 G-G' 선을 따라 절단한 단면도이다.
도 25 및 도 26을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 소오스/드레인 컨택(CA31) 및 제2 소오스/드레인 컨택(CA32)이 연결될 수 있다.
예를 들어, 제2 소오스/드레인 컨택(CA32)은 제1 소오스/드레인 컨택(CA31)을 향해 제2 수평 방향(DR2)으로 연장되어 제1 소오스/드레인 컨택(CA31)과 연결될 수 있다. 즉, 제2 소오스/드레인 컨택(CA32)은 제1 소오스/드레인 컨택(CA31)과 접할 수 있다. 제1 및 제2 소오스/드레인 컨택(CA31, CA32) 각각은 제2 배리어층(391_2) 및 제2 필링층(392_2)을 포함할 수 있다.
제2 배리어층(391_2)은 제1 및 제2 소오스/드레인 컨택(CA31, CA32) 각각의 측벽 및 바닥면을 형성할 수 있다. 다만, 제2 배리어층(391_2)은 제1 소오스/드레인 컨택(CA31)과 제2 소오스/드레인 컨택(CA32)이 접하는 부분에는 미배치될 수 있다. 제2 필링층(392_2)은 제1 및 제2 소오스/드레인 컨택(CA31, CA32) 각각의 제2 배리어층(391_2) 상에 배치될 수 있다. 제1 소오스/드레인 컨택(CA31)의 제2 필링층(392_2)은 제2 소오스/드레인 컨택(CA32)의 제2 필링층(392_2)과 접할 수 있다. 제1 및 제2 소오스/드레인 컨택(CA31, CA32) 각각의 제2 배리어층(391_2)의 상면은 제1 상부 층간 절연막(180)의 상면과 동일 평면 상에 형성될 수 있다.
제2 비아(V32)는 제2 상부 층간 절연막(185) 및 식각 정지막(182)을 수직 방향(DR3)으로 관통하여 제1 및 제2 소오스/드레인 컨택(CA31, CA32) 중 어느 하나에 연결될 수 있다. 예를 들어, 제2 비아(V32)는 제2 상부 층간 절연막(185) 및 식각 정지막(182)을 수직 방향(DR3)으로 관통하여 제2 소오스/드레인 컨택(CA32)과 연결될 수 있다.
이하에서, 도 27 내지 도 29를 참조하여 본 발명의 또 다른 몇몇 실시예에 다른 반도체 장치를 설명한다. 도 1 내지 도 7에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 27은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 28은 도 27의 H-H' 선을 따라 절단한 단면도이다. 도 29는 도 27의 I-I' 선을 따라 절단한 단면도이다.
도 27 내지 도 29를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제4 게이트 컨택(CB44)이 제2 게이트 컨택(CB42)과 제2 수평 방향(DR2)으로 이격될 수 있다.
예를 들어, 제2 게이트 컨택(CB42)은 제2 하부 게이트 전극(BG2) 상에 배치될 수 있다. 제2 게이트 컨택(CB42)은 제2 상부 게이트 전극(TG2)과 제2 수평 방향(DR2)으로 이격될 수 있다. 제2 게이트 컨택(CB42)은 제1 상부 층간 절연막(180), 상부 필드 절연막(155), 상부 기판(150), 접합부(140) 및 하부 캡핑 패턴(113)을 수직 방향(DR3)으로 관통하여 제2 하부 게이트 전극(BG2)에 연결될 수 있다.
제4 게이트 컨택(CB42)은 제2 상부 게이트 전극(TG2) 상에 배치될 수 있다. 제4 게이트 컨택(CB42)은 제2 게이트 컨택(CB42)과 제2 수평 방향(DR2)으로 이격될 수 있다. 제4 게이트 컨택(CB42)은 상부 캡핑 패턴(163)을 수직 방향(DR3)으로 관통하여 제2 상부 게이트 전극(TG2)에 연결될 수 있다. 도 29에는 제4 게이트 컨택(CB42)이 제2 하부 게이트 전극(BG2) 및 제1 상부 액티브 패턴(TF1) 각각과 수직 방향(DR3)으로 오버랩되는 것으로 도시되어 있지만, 이는 예시적인 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 비아(V41)는 제2 상부 층간 절연막(185) 및 식각 정지막(182)을 수직 방향(DR3)으로 관통하여 제2 및 제4 게이트 컨택(CB42, CB44) 중 어느 하나에 연결될 수 있다.
이하에서, 도 30 내지 도 32를 참조하여 본 발명의 또 다른 몇몇 실시예에 다른 반도체 장치를 설명한다. 도 1 내지 도 7에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 30은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 31은 도 30의 J-J' 선을 따라 절단한 단면도이다. 도 32는 도 30의 K-K' 선을 따라 절단한 단면도이다.
도 30 내지 도 32를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제3 게이트 컨택(CB53)이 제1 게이트 컨택(CB51)과 접할 수 있다.
예를 들어, 제1 게이트 컨택(CB51)은 제1 하부 게이트 전극(BG1) 상에 배치될 수 있다. 제1 게이트 컨택(CB51)은 제1 상부 게이트 전극(TG1)과 제2 수평 방향(DR2)으로 이격될 수 있다. 제1 게이트 컨택(CB51)은 제1 상부 층간 절연막(180), 상부 필드 절연막(155), 상부 기판(150), 접합부(140) 및 하부 캡핑 패턴(113)을 수직 방향(DR3)으로 관통하여 제1 하부 게이트 전극(BG1)에 연결될 수 있다.
제3 게이트 컨택(CB53)은 제1 상부 게이트 전극(TG1) 상에 배치될 수 있다. 제3 게이트 컨택(CB53)은 제1 게이트 컨택(CB51)과 접할 수 있다. 제3 게이트 컨택(CB53)은 상부 캡핑 패턴(163) 및 제1 상부 층간 절연막(180)을 수직 방향(DR3)으로 관통하여 제1 상부 게이트 전극(TG1)에 연결될 수 있다. 예를 들어, 제3 게이트 컨택(CB53)의 일부의 하면 제1 상부 게이트 전극(TG1)과 접하고, 제3 게이트 컨택(CB53)의 나머지 일부의 하면 제1 상부 층간 절연막(180)과 접할 수 있다.
제1 비아(V51)는 제2 상부 층간 절연막(185) 및 식각 정지막(182)을 수직 방향(DR3)으로 관통하여 제1 및 제3 게이트 컨택(CB51, CB53) 중 어느 하나에 연결될 수 있다. 도 32는 제1 비아(V51)가 제3 게이트 컨택(CB53)에 연결되는 것으로 도시되어 있지만, 이는 예시적인 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 비아(V51)는 제1 게이트 컨택(CB51)에 연결될 수 있다.
이하에서, 도 33 내지 도 36을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 7에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 33은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 34는 도 33의 L-L' 선을 따라 절단한 단면도이다. 도 35는 도 33의 M-M' 선을 따라 절단한 단면도이다. 도 36은 도 33의 N-N' 선을 따라 절단한 단면도이다.
도 33 내지 도 36을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 복수의 하부 나노시트(NW1) 및 복수의 상부 나노시트(NW2)를 포함하는 MBCFETTM(Multi-Bridge Channel Field Effect Transistor)을 포함할 수 있다. 예를 들어, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 및 제2 하부 액티브 패턴(BF61, BF62), 복수의 하부 나노시트(NW1), 제1 및 제2 하부 게이트 전극(BG61, BG62), 하부 게이트 절연막(611), 하부 게이트 스페이서(612), 하부 캡핑 패턴(613), 하부 소오스/드레인 영역(620), 제1 및 제2 상부 액티브 패턴(TF61, TF62), 복수의 상부 나노시트(NW2), 제1 및 제2 상부 게이트 전극(TG61, TG62), 상부 게이트 절연막(661), 상부 게이트 스페이서(662), 상부 캡핑 패턴(663) 및 상부 소오스/드레인 영역(670)을 포함한다.
제1 및 제2 하부 액티브 패턴(BF61, BF62) 각각은 하부 기판(100)으로부터 수직 방향(DR3)으로 돌출될 수 있다. 제1 및 제2 하부 액티브 패턴(BF61, BF62) 각각은 제1 수평 방향(DR1)으로 연장될 수 있다. 제2 하부 액티브 패턴(BF62)은 제1 하부 액티브 패턴(BF61)과 제2 수평 방향(DR2)으로 이격될 수 있다. 복수의 하부 나노시트(NW1)는 제1 및 제2 하부 액티브 패턴(BF61, BF62) 각각 상에 배치될 수 있다. 복수의 하부 나노시트(NW1)는 수직 방향(DR3)으로 서로 이격되어 적층된 복수개의 나노시트를 포함할 수 있다. 제2 하부 액티브 패턴(BF62) 상에 배치된 복수의 하부 나노시트(NW1)는 제1 하부 액티브 패턴(BF61) 상에 배치된 복수의 하부 나노시트(NW1)와 제2 수평 방향(DR2)으로 이격될 수 있다.
제1 및 제2 하부 게이트 전극(BG61, BG62) 각각은 제1 및 제2 하부 액티브 패턴(BF61, BF62) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제2 하부 게이트 전극(BG62)은 제1 하부 게이트 전극(BG61)과 제1 수평 방향(DR1)으로 이격될 수 있다. 제1 및 제2 하부 게이트 전극(BG61, BG62) 각각은 복수의 하부 나노시트(NW1)를 둘러쌀 수 있다. 제2 하부 게이트 전극(BG62)에 의해 둘러싸인 복수의 하부 나노시트(NW1)는 제1 하부 게이트 전극(BG61)에 의해 둘러싸인 복수의 하부 나노시트(NW1)와 제1 수평 방향(DR1)으로 이격될 수 있다.
하부 소오스/드레인 영역(620)은 제1 및 제2 하부 액티브 패턴(BF61, BF62) 상에서 제1 및 제2 하부 게이트 전극(BG61, BG62) 각각의 적어도 일 측에 배치될 수 있다. 하부 소오스/드레인 영역(620)은 복수의 하부 나노시트(NW1)와 접할 수 있다.
하부 게이트 스페이서(612)는 복수의 하부 나노시트(NW1)의 최상부 나노시트 상에서 제1 및 제2 하부 게이트 전극(BG61, BG62) 각각의 측벽을 따라 제2 수평 방향(DR2)으로 연장될 수 있다. 또한, 하부 게이트 스페이서(612)는 하부 필드 절연막(105) 상에서 제1 및 제2 하부 게이트 전극(BG61, BG62) 각각의 측벽을 따라 제2 수평 방향(DR2)으로 연장될 수 있다.
하부 게이트 절연막(611)은 제1 및 제2 하부 게이트 전극(BG61, BG62) 각각과 복수의 하부 나노시트(NW1) 사이에 배치될 수 있다. 하부 게이트 절연막(611)은 제1 및 제2 하부 게이트 전극(BG61, BG62) 각각과 하부 게이트 스페이서(612) 사이에 배치될 수 있다. 하부 게이트 절연막(611)은 제1 및 제2 하부 게이트 전극(BG61, BG62) 각각과 하부 소오스/드레인 영역(620) 사이에 배치될 수 있다. 하부 게이트 절연막(611)은 제1 및 제2 하부 게이트 전극(BG61, BG62) 각각과 제1 및 제2 하부 액티브 패턴(BF61, BF62) 각각 사이에 배치될 수 있다. 하부 게이트 절연막(611)은 각각과 하부 필드 절연막(105) 사이에 배치될 수 있다.
도 34에는 하부 게이트 절연막(611)이 하부 소오스/드레인 영역(620)과 접하는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 하부 게이트 절연막(611)과 하부 소오스/드레인 영역(620) 사이에 내부 스페이서가 배치될 수 있다. 하부 캡핑 패턴(613)은 제1 및 제2 하부 게이트 전극(BG61, BG62) 각각 상에 배치될 수 있다.
제1 및 제2 상부 액티브 패턴(TF61, TF62) 각각은 상부 기판(150)으로부터 수직 방향(DR3)으로 돌출될 수 있다. 제1 및 제2 상부 액티브 패턴(TF61, TF62) 각각은 제1 수평 방향(DR1)으로 연장될 수 있다. 제2 상부 액티브 패턴(BF62)은 제1 상부 액티브 패턴(BF61)과 제2 수평 방향(DR2)으로 이격될 수 있다. 복수의 상부 나노시트(NW2)는 제1 및 제2 상부 액티브 패턴(TF61, TF62) 각각 상에 배치될 수 있다. 복수의 상부 나노시트(NW2)는 수직 방향(DR3)으로 서로 이격되어 적층된 복수개의 나노시트를 포함할 수 있다. 제2 상부 액티브 패턴(TF62) 상에 배치된 복수의 상부 나노시트(NW2)는 제1 상부 액티브 패턴(TF61) 상에 배치된 복수의 상부 나노시트(NW2)와 제2 수평 방향(DR2)으로 이격될 수 있다.
제1 및 제2 상부 게이트 전극(TG61, TG62) 각각은 제1 및 제2 상부 액티브 패턴(TF61, TF62) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제2 상부 게이트 전극(TG62)은 제1 상부 게이트 전극(TG61)과 제1 수평 방향(DR1)으로 이격될 수 있다. 제1 및 제2 상부 게이트 전극(TG61, TG62) 각각은 복수의 상부 나노시트(NW2)를 둘러쌀 수 있다. 제2 상부 게이트 전극(TG62)에 의해 둘러싸인 복수의 상부 나노시트(NW2)는 제1 상부 게이트 전극(TG61)에 의해 둘러싸인 복수의 상부 나노시트(NW2)와 제1 수평 방향(DR1)으로 이격될 수 있다.
상부 소오스/드레인 영역(670)은 제1 및 제2 상부 액티브 패턴(TF61, TF62) 상에서 제1 및 제2 상부 게이트 전극(TG61, TG62) 각각의 적어도 일 측에 배치될 수 있다. 상부 소오스/드레인 영역(670)은 복수의 상부 나노시트(NW2)와 접할 수 있다.
상부 게이트 스페이서(662)는 복수의 상부 나노시트(NW2)의 최상부 나노시트 상에서 제1 및 제2 상부 게이트 전극(TG61, TG62) 각각의 측벽을 따라 제2 수평 방향(DR2)으로 연장될 수 있다. 또한, 상부 게이트 스페이서(662)는 상부 필드 절연막(155) 상에서 제1 및 제2 상부 게이트 전극(TG61, TG62) 각각의 측벽을 따라 제2 수평 방향(DR2)으로 연장될 수 있다.
상부 게이트 절연막(661)은 제1 및 제2 상부 게이트 전극(TG61, TG62) 각각과 복수의 상부 나노시트(NW2) 사이에 배치될 수 있다. 상부 게이트 절연막(661)은 제1 및 제2 상부 게이트 전극(TG61, TG62) 각각과 상부 게이트 스페이서(662) 사이에 배치될 수 있다. 상부 게이트 절연막(661)은 제1 및 제2 상부 게이트 전극(TG61, TG62) 각각과 상부 소오스/드레인 영역(670) 사이에 배치될 수 있다. 상부 게이트 절연막(661)은 제1 및 제2 상부 게이트 전극(TG61, TG62) 각각과 제1 및 제2 상부 액티브 패턴(TF61, TF62) 각각 사이에 배치될 수 있다. 상부 게이트 절연막(661)은 각각과 상부 필드 절연막(155) 사이에 배치될 수 있다.
도 35에는 상부 게이트 절연막(661)이 상부 소오스/드레인 영역(670)과 접하는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 상부 게이트 절연막(661)과 상부 소오스/드레인 영역(670) 사이에 내부 스페이서가 배치될 수 있다. 상부 캡핑 패턴(663)은 제1 및 제2 상부 게이트 전극(TG61, TG62) 각각 상에 배치될 수 있다.
도 33 내지 도 36에는 하부 게이트 전극(BG61, BG62)을 포함하는 하부 반도체 소자 및 상부 게이트 전극(TG61, TG62)을 포함하는 하부 반도체 소자 모두 MBCFETTM(Multi-Bridge Channel Field Effect Transistor) 구조를 갖는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
다른 몇몇 실시예에서, 하부 게이트 전극(도 2의 BG1, BG2)을 포함하는 하부 반도체 소자는 도 1 내지 도 7에 도시된 FinFET 구조를 갖고, 상부 게이트 전극(TG61, TG62)을 포함하는 상부 반도체 소자는 MBCFETTM(Multi-Bridge Channel Field Effect Transistor) 구조를 가질 수 있다.
또 다른 몇몇 실시예에서, 하부 게이트 전극(BG61, BG62)을 포함하는 하부 반도체 소자는 MBCFETTM(Multi-Bridge Channel Field Effect Transistor) 구조를 갖고, 상부 게이트 전극(도 4의 TG1, TG2)을 포함하는 상부 반도체 소자는 도 1 내지 도 7에 도시된 FinFET 구조를 가질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 하부 기판 105: 하부 필드 절연막
BF1, BF2: 제1 및 제2 하부 액티브 패턴
BG1, BG2: 제1 및 제2 하부 게이트 전극
120: 하부 소오스/드레인 영역 130: 하부 층간 절연막
140: 접합부 150: 상부 기판
155: 상부 필드 절연막
TF1, TF2: 제1 및 제2 하부 액티브 패턴
TG1, TG2: 제1 및 제2 하부 게이트 전극
170: 상부 소오스/드레인 영역 180: 제1 상부 층간 절연막
CB1 내지 CB4: 제1 내지 제4 게이트 컨택
CA1, CA2: 제1 및 제2 소오스/드레인 컨택

Claims (10)

  1. 하부 기판;
    상기 하부 기판 상에서 제1 수평 방향으로 연장되는 하부 액티브 패턴;
    상기 하부 액티브 패턴 상에서 상기 제1 수평 방향과 다른 제2 수평 방향으로 연장되는 제1 하부 게이트 전극;
    상기 제1 하부 게이트 전극 상에 배치되는 접합부;
    상기 접합부 상에 배치되는 상부 기판;
    상기 상부 기판 상에서 상기 제1 수평 방향으로 연장되고, 상기 하부 액티브 패턴과 상기 제2 수평 방향 및 수직 방향 각각으로 이격된 상부 액티브 패턴;
    상기 상부 액티브 패턴 상에서 상기 제2 수평 방향으로 연장되고, 적어도 일부가 상기 제1 하부 게이트 전극과 상기 수직 방향으로 오버랩되는 제1 상부 게이트 전극; 및
    상기 제1 상부 게이트 전극과 상기 제2 수평 방향으로 이격되고, 상기 상부 기판 및 상기 접합부를 상기 수직 방향으로 관통하여 상기 제1 하부 게이트 전극에 연결되고, 상면이 상기 제1 상부 게이트 전극의 상면보다 높게 형성되는 제1 게이트 컨택을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 하부 액티브 패턴 상에서 상기 제2 수평 방향으로 연장되고, 상기 제1 하부 게이트 전극과 상기 제1 수평 방향으로 이격된 제2 하부 게이트 전극; 및
    상기 상부 액티브 패턴 상에서 상기 제2 수평 방향으로 연장되고, 상기 제1 상부 게이트 전극과 상기 제1 수평 방향으로 이격되고, 적어도 일부가 상기 제2 하부 게이트 전극과 상기 수직 방향으로 오버랩되는 제2 상부 게이트 전극을 더 포함하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제2 상부 게이트 전극과 상기 제2 수평 방향으로 이격되고, 상기 상부 기판 및 상기 접합부를 상기 수직 방향으로 관통하여 상기 제2 하부 게이트 전극에 연결되고, 상면이 상기 제2 상부 게이트 전극의 상면보다 높게 형성되는 제2 게이트 컨택; 및
    상기 제2 게이트 컨택과 접하고, 제2 상부 게이트 전극과 연결되고, 상면이 상기 제2 게이트 컨택의 상면과 동일 평면 상에 형성되는 제3 게이트 컨택을 더 포함하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 하부 액티브 패턴 상에서 상기 제1 하부 게이트 전극의 적어도 일 측에 배치되는 하부 소오스/드레인 영역; 및
    상기 상부 액티브 패턴 상에서 상기 제1 상부 게이트 전극의 적어도 일 측에 배치되고, 상기 하부 소오스/드레인 영역과 상기 제2 수평 방향 및 상기 수직 방향 각각으로 이격된 상부 소오스/드레인 영역을 더 포함하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 제2 수평 방향으로 연장되고, 상기 상부 기판 및 상기 접합부를 상기 수직 방향으로 관통하여 상기 하부 소오스/드레인 영역에 연결되는 제1 소오스/드레인 컨택; 및
    상기 제2 수평 방향으로 연장되고, 상기 상부 소오스/드레인 영역에 연결되고, 상면이 상기 제1 소오스/드레인 컨택의 상면과 동일 평면 상에 형성되는 제2 소오스/드레인 컨택을 더 포함하는 반도체 장치.
  6. 제 4항에 있어서,
    상기 제2 수평 방향으로 연장되고, 상기 상부 기판 및 상기 접합부를 상기 수직 방향으로 관통하여 상기 하부 소오스/드레인 영역에 연결되는 제1 소오스/드레인 컨택; 및
    상기 제2 수평 방향으로 연장되고, 상기 상부 소오스/드레인 영역에 연결되고, 상기 제1 소오스/드레인 컨택과 접하고, 상면이 상기 제1 소오스/드레인 컨택의 상면과 동일 평면 상에 형성되는 제2 소오스/드레인 컨택을 더 포함하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 하부 게이트 전극의 상면은 상기 하부 액티브 패턴의 최상면보다 높게 형성되고,
    상기 제1 상부 게이트 전극의 상면은 상기 상부 액티브 패턴의 최상면보다 높게 형성되는 반도체 장치.
  8. 하부 기판;
    상기 하부 기판 상에서 제1 수평 방향으로 연장되는 하부 액티브 패턴;
    상기 하부 액티브 패턴 상에서 상기 제1 수평 방향과 다른 제2 수평 방향으로 연장되는 제1 하부 게이트 전극;
    상기 제1 하부 게이트 전극의 적어도 일 측에 배치되는 하부 소오스/드레인 영역;
    상기 제1 하부 게이트 전극의 측벽을 둘러싸는 하부 층간 절연막;
    상기 하부 층간 절연막 및 상기 제1 하부 게이트 전극 상에 배치되는 접합부;
    상기 접합부 상에 배치되는 상부 기판;
    상기 상부 기판 상에서 상기 제1 수평 방향으로 연장되는 상부 액티브 패턴;
    상기 상부 액티브 패턴 상에서 상기 제2 수평 방향으로 연장되고, 적어도 일부가 상기 제1 하부 게이트 전극과 수직 방향으로 오버랩되는 제1 상부 게이트 전극;
    상기 제1 상부 게이트 전극의 적어도 일 측에 배치되는 상부 소오스/드레인 영역;
    상기 제1 상부 게이트 전극의 측벽을 둘러싸는 상부 층간 절연막;
    상기 상부 층간 절연막, 상기 상부 기판, 상기 접합부 및 상기 하부 층간 절연막을 상기 수직 방향을 관통하여 상기 하부 소오스/드레인 영역에 연결되는 제1 소오스/드레인 컨택; 및
    상기 상부 층간 절연막을 상기 수직 방향으로 관통하여 상기 상부 소오스/드레인 영역에 연결되는 제2 소오스/드레인 컨택을 포함하되,
    상기 제1 소오스/드레인 컨택의 상면은 상기 제2 소오스/드레인 컨택의 상면과 동일 평면 상에 형성되는 반도체 장치.
  9. 제 8항에 있어서,
    상기 제1 상부 게이트 전극과 상기 제2 수평 방향으로 이격되고, 상기 상부 층간 절연막, 상기 상부 기판 및 상기 접합부를 상기 수직 방향을 관통하여 상기 제1 하부 게이트 전극에 연결되고, 상면이 상기 제1 상부 게이트 전극의 상면보다 높게 형성되는 제1 게이트 컨택을 더 포함하는 반도체 장치.
  10. 제 8항에 있어서,
    상기 제1 소오스/드레인 컨택은,
    상기 하부 층간 절연막에 의해 둘러싸이는 제1 부분과,
    상기 제1 부분 상에서 상기 접합부, 상기 상부 기판 및 상기 상부 층간 절연막에 의해 둘러싸이고, 상기 제1 부분에 연결되는 제2 부분을 포함하고,
    상기 제2 부분의 상기 제2 수평 방향의 폭은 상기 제1 부분의 상기 제2 수평 방향의 폭보다 작은 반도체 장치.
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