KR20240030818A - 반도체 메모리 장치 - Google Patents

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KR20240030818A
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이종무
박줄핀
장지훈
박동식
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삼성전자주식회사
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Abstract

본 발명에 따른 반도체 메모리 장치는, 기판, 상기 기판 상에서 제1 수평 방향으로 연장되며 상기 제1 수평 방향에 직교하는 제2 수평 방향을 따라서 이격되는 복수의 도전 라인, 상기 복수의 도전 라인 각각 상에 배치되며 복수의 제1 수직 트랜지스터 구조체 및 복수의 제1 연결 콘택을 포함하는 제1 셀 스택, 상기 제1 셀 스택 상에 배치되며 복수의 제2 수직 트랜지스터 구조체 및 복수의 제2 연결 콘택을 포함하는 제2 셀 스택, 및 상기 제2 셀 스택 상에 배치되며 상기 복수의 제1 수직 트랜지스터 구조체 및 상기 복수의 제2 수직 트랜지스터 구조체와 연결되는 복수의 커패시터 구조체를 포함하며, 상기 복수의 제1 연결 콘택 각각은, 상기 복수의 제2 수직 트랜지스터 중 어느 하나의 아래에서 상기 복수의 제1 수직 트랜지스터 구조체 중 어느 하나와 인접하고, 상기 복수의 도전 라인 중 하나와 상기 복수의 제2 수직 트랜지스터 중 하나 사이를 전기적으로 연결하고, 상기 복수의 제2 연결 콘택 각각은, 상기 복수의 제1 수직 트랜지스터 중 어느 하나의 위에서 상기 복수의 제2 수직 트랜지스터 구조체 중 어느 하나와 인접하고, 상기 복수의 제1 수직 트랜지스터 중 어느 하나와 상기 복수의 커패시터 구조체 중 다른 하나 사이를 전기적으로 연결한다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것이다. 보다 구체적으로, 본 발명은 수직 채널 트랜지스터를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치가 점점 고집적화됨에 따라, 반도체 메모리 장치가 포함하는 반도체 소자는 고집적화되고 있다. 따라서 반도체 소자를 고집적화하기 위하여 반도체 기판 상에서 평면적으로 형성된 평면 채널 트랜지스터가 아닌 반도체 기판 상에서 수직적으로 형성된 수직 채널 트랜지스터가 도입되고 있다.
본 발명의 기술적 과제는 고집적화된 수직 채널 트랜지스터를 포함하는 반도체 메모리 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 메모리 장치를 제공한다.
본 발명에 따른 반도체 메모리 장치는, 기판; 상기 기판 상에서 제1 수평 방향으로 연장되며 상기 제1 수평 방향에 직교하는 제2 수평 방향을 따라서 이격되는 복수의 도전 라인; 상기 복수의 도전 라인 각각 상에 배치되며, 복수의 제1 수직 트랜지스터 구조체 및 복수의 제1 연결 콘택을 포함하는 제1 셀 스택; 상기 제1 셀 스택 상에 배치되며, 복수의 제2 수직 트랜지스터 구조체 및 복수의 제2 연결 콘택을 포함하는 제2 셀 스택; 및 상기 제2 셀 스택 상에 배치되며 상기 복수의 제1 수직 트랜지스터 구조체 및 상기 복수의 제2 수직 트랜지스터 구조체와 연결되는 복수의 커패시터 구조체;를 포함하며, 상기 복수의 제1 연결 콘택 각각은, 상기 복수의 제2 수직 트랜지스터 중 어느 하나의 아래에서 상기 복수의 제1 수직 트랜지스터 구조체 중 어느 하나와 인접하고, 상기 복수의 도전 라인 중 하나와 상기 복수의 제2 수직 트랜지스터 중 하나 사이를 전기적으로 연결하고, 상기 복수의 제2 연결 콘택 각각은, 상기 복수의 제1 수직 트랜지스터 중 어느 하나의 위에서 상기 복수의 제2 수직 트랜지스터 구조체 중 어느 하나와 인접하고, 상기 복수의 제1 수직 트랜지스터 중 어느 하나와 상기 복수의 커패시터 구조체 중 다른 하나 사이를 전기적으로 연결한다.
본 발명에 따른 반도체 메모리 장치는, 기판; 상기 기판 상에서 수평 방향으로 연장되는 도전 라인; 상기 도전 라인 상에 배치되며, 제1 수직 트랜지스터 구조체 및 제1 연결 콘택을 포함하는 제1 셀 스택; 상기 제1 셀 스택 상에 배치되며, 제2 수직 트랜지스터 구조체 및 제2 연결 콘택을 포함하는 제2 셀 스택; 및 상기 제2 셀 스택 상에 배치되는 복수의 커패시터 구조체;를 포함하며, 상기 제1 수직 트랜지스터 구조체 및 상기 제2 연결 콘택은 상기 도전 라인과 상기 복수의 커패시터 구조체 중 하나 사이에서 수직 방향을 따라서 배치되며 직렬로 연결되고, 상기 제1 연결 콘택 및 상기 제2 수직 트랜지스터 구조체는 상기 도전 라인과 상기 복수의 커패시터 구조체 중 다른 하나 사이에서 수직 방향을 따라서 배치되며 직렬로 연결된다.
본 발명에 따른 반도체 메모리 장치는, 기판 상에서 수평 방향으로 연장되는 도전 라인; 상기 도전 라인 상에 배치되며, 적어도 일부분이 수직 방향으로 연장되는 제1 채널층, 제1 게이트 전극, 및 상기 제1 채널층과 상기 제1 게이트 전극 사이에 개재되는 제1 게이트 유전막을 포함하는 제1 수직 트랜지스터 구조체, 상기 제1 수직 트랜지스터 구조체를 감싸는 제1 층간 절연층, 그리고 상기 제1 수직 트랜지스터 구조체에 수평 방향으로 인접하며 상기 제1 층간 절연층을 관통하는 제1 연결 콘택을 포함하는 제1 셀 스택; 상기 제1 셀 스택 상에 배치되며, 적어도 일부분이 상기 수직 방향으로 연장되는 제2 채널층, 제2 게이트 전극, 및 상기 제2 채널층과 상기 제2 게이트 전극 사이에 개재되는 제2 게이트 유전막을 포함하는 제2 수직 트랜지스터 구조체, 상기 제2 수직 트랜지스터 구조체를 감싸는 제2 층간 절연층, 그리고 상기 제2 수직 트랜지스터 구조체에 상기 수평 방향으로 인접하며 상기 제2 층간 절연층을 관통하는 제2 연결 콘택을 포함하는 제2 셀 스택; 및 상기 제2 셀 스택 상에 배치되며 상기 제1 채널층 및 상기 제2 채널층과 전기적으로 연결되는 복수의 하부 전극, 상부 전극, 그리고 상기 복수의 하부 전극 및 상기 상부 전극 사이에 개재되는 커패시터 유전막을 포함하는 복수의 커패시터 구조체;를 포함하며, 상기 제1 수직 트랜지스터 구조체 및 상기 제2 연결 콘택은, 상기 도전 라인과 상기 복수의 하부 전극 중 하나 사이에서 수직 방향을 따라서 배치되며 직렬로 연결되고, 상기 제1 연결 콘택 및 상기 제2 수직 트랜지스터 구조체는, 상기 도전 라인과 상기 복수의 하부 전극 중 다른 하나 사이에서 수직 방향을 따라서 배치되며 직렬로 연결되고, 상기 제1 채널층과 상기 제2 채널층은 상기 수직 방향으로 서로 중첩되지 않도록 배치된다.
본 발명에 따른 반도체 메모리 장치는, 복수의 수직 채널 트랜지스터를 포함하는 적어도 2개의 셀 스택이 적층되어, 단위 면적 당 메모리 셀의 개수가 증가되어 고집적화될 수 있고, 동일 수직 레벨에 위치하는 메모리 셀 간의 거리가 확보될 수 있어, 인접하는 메모리 셀들 간의 교란(disturb)되는 것을 방지할 수 있다.
도 1a 및 도 1b는 본 발명의 예시적인 실시 예들에 따른 반도체 메모리 장치를 나타내는 평면도 및 단면도이다.
도 2a 내지 도 18은 본 발명의 예시적인 실시 예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 19는 본 발명의 예시적인 실시 예들에 따른 반도체 메모리 장치를 나타내는 단면도이고, 도 20a 및 도 20b는 본 발명의 예시적인 실시 예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 21은 본 발명의 예시적인 실시 예들에 따른 반도체 메모리 장치를 나타내는 단면도이다.
도 22는 본 발명의 예시적인 실시 예들에 따른 반도체 메모리 장치를 나타내는 단면도이다.
도 23은 본 발명의 예시적인 실시 예들에 따른 반도체 메모리 장치를 나타내는 단면도이다.
도 24는 본 발명의 예시적인 실시 예들에 따른 반도체 메모리 장치를 나타내는 단면도이다.
도 1a 및 도 1b는 본 발명의 예시적인 실시 예들에 따른 반도체 메모리 장치를 나타내는 평면도 및 단면도이다. 구체적으로, 도 1b는 도 1a의 A-A' 선을 따라서 절단한 단면도이다.
도 1a 및 도 1b를 함께 참조하면, 본 발명에 따른 반도체 메모리 장치(1)는 기판(100), 라인간 절연막(110), 라인간 절연막(110) 상에 복수의 도전 라인(120), 라인간 절연막(110) 및 도전 라인(120) 상에 제1 셀 스택(CS1), 제1 셀 스택(CS1) 상에 제2 셀 스택(CS2), 그리고 제2 셀 스택(CS2)상에 복수의 커패시터 구조체(500)를 포함할 수 있다. 복수의 커패시터 구조체(500)는 복수의 하부 전극(510), 커패시터 유전막(520) 및 상부 전극(530)을 포함할 수 있다.
기판(100)은 IV족 반도체 물질, III-V족 반도체 물질 또는 II-VI족 반도체 물질과 같은 반도체 물질을 포함할 수 있다. 상기 IV족 반도체 물질은 예를 들어 실리콘(Si), 게르마늄(Ge), 또는 실리콘-게르마늄(Si-Ge)을 포함할 수 있다. 상기 III-V족 반도체 물질은 예를 들어 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐 안티몬(InSb), 또는 인듐갈륨비소(InGaAs)를 포함할 수 있다. 상기 II-VI족 반도체 물질은 예를 들어 텔루르화 아연(ZnTe), 또는 황화카드뮴(CdS)을 포함할 수 있다. 기판(100)은 벌크 웨이퍼 또는 에피택시얼 층일 수 있다. 기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 기판(100) 내에는 센스 앰프와 같은 코어 회로를 구성하며 도전 라인(120)과 전기적으로 연결되는 배치될 수 있다.
복수의 도전 라인(120)은 기판(100) 상에 형성될 수 있다. 예를 들어, 기판(100) 상에 라인간 절연막(110)이 형성될 수 있고, 복수의 도전 라인(120)은 라인간 절연막(110) 상에 배치될 수 있다. 도전 라인(120)은 반도체 메모리 장치(1)의 비트 라인으로 기능할 수 있다.
도 1a, 도 1b 및 도 14b를 함께 참조하면, 예를 들면, 라인간 절연막(110)은 복수의 도전 라인(120) 각각의 하면 및 측면을 감쌀 수 있다. 복수의 도전 라인(120)은 제1 수평 방향(X 방향)으로 각각 연장될 수 있다. 복수의 도전 라인(120)은, 제1 수평 방향(X 방향)과 직교하는 제2 수평 방향(Y 방향)을 따라서 이격되며 제1 수평 방향(X 방향)으로 각각 연장될 수 있다.
라인간 절연막(110)은 복수의 도전 라인(120)의 측면을 덮으며 복수의 도전 라인(120) 사이의 공간을 채우도록 형성될 수 있다. 라인간 절연막(110)은 한 종류의 절연성 물질로 이루어지는 단일막일 수도 있고, 여러 종류의 절연성 물질들의 조합으로 이루어지는 다중막일 수도 있다. 예를 들면, 라인간 절연막(110)은 도전 라인(120)의 하면을 덮으며 도전 라인(120)보다 낮은 수직 레벨에 위치하는 제1 라인간 절연막(110A)과, 도전 라인(120)의 측면을 덮으며 도전 라인(120)의 하면보다 높은 수직 라벨에 위치하는 제2 라인간 절연막(110B)으로 이루어지는 다중층으로 구성될 수 있다.
도전 라인(120)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 도전 라인(120)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, WSi, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 또는, 도전 라인(120)은 2차원 반도체 물질을 포함할 수 있다. 상기 2차원 반도체 물질은 예를 들어, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다. 도전 라인(120)은 상술한 도전 물질들의 단일층 또는 다중층을 포함할 수 있다.
다시 도 1a 및 도 1b를 참조하면, 반도체 메모리 장치(1)는 수직 채널 트랜지스터(vertical channel transistor; VCT)를 포함하는 반도체 메모리 장치일 수 있다. 상기 수직 채널 트랜지스터는, 채널층, 예컨대, 제1 채널층(130) 및 제2 채널층(230)의 채널 길이가 기판(100)의 상면과 수직하는 수직 방향(Z 방향)으로 연장되는 구조를 지칭할 수 있다. 제1 채널층(130) 및 제2 채널층(230) 각각은 수직 방향(Z 방향)을 따라 배열되는 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함할 수 있다. 예를 들어, 제1 채널층(130) 및 제2 채널층(230)의 하부는 제1 소스/드레인 영역으로 기능할 수 있고, 제1 채널층(130) 및 제2 채널층(230)의 상부는 제2 소스/드레인 영역으로 기능할 수 있다. 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이의 제1 채널층(130)의 부분 및 제2 채널층(230)의 부분은 채널 영역으로 기능할 수 있다.
반도체 메모리 장치(1)는 복수의 수직 트랜지스터 구조체 및 복수의 연결 콘택을 포함할 수 있다. 상기 복수의 수직 트랜지스터 구조체 중 하나와 복수의 커패시터 구조체(500) 중 하나는 메모리 셀을 구성할 수 있어, 반도체 메모리 장치(1)는 상기 복수의 수직 트랜지스터 구조체와 복수의 커패시터 구조체(500)가 구성하는 복수의 메모리 셀을 포함할 수 있다. 상기 복수의 수직 트랜지스터 구조체 중 하나와 상기 복수의 연결 콘택 중 하나는 도전 라인(120)과 하부 전극(510) 사이에서 직렬로 연결될 수 있다. 상기 복수의 수직 트랜지스터 구조체 중 하나와 상기 복수의 연결 콘택 중 하나는, 도전 라인(120)과 하부 전극(510) 사이에서 수직 방향(Z 방향)을 따라서 배치되어, 수직 방향(Z 방향)으로 적어도 일부분이 중첩될 수 있다. 상기 복수의 수직 트랜지스터 구조체가 포함하는 복수의 채널층은 수직 방향(Z 방향)으로 서로 중첩되지 않도록 배치될 수 있다. 상기 복수의 수직 트랜지스터 구조체는 복수의 제1 수직 트랜지스터 구조체(TS1) 및 복수의 제2 수직 트랜지스터 구조체(TS2)를 포함할 수 있다. 상기 복수의 연결 콘택은 복수의 제1 연결 콘택(170)과 복수의 제2 연결 콘택(270)을 포함할 수 있다. 예를 들면, 복수의 제1 채널층(130) 및 복수의 제2 채널층(230)은 수직 방향(Z 방향)으로 서로 중첩되지 않도록 배치될 수 있다.
제1 셀 스택(CS1)은 복수의 제1 수직 트랜지스터 구조체(TS1)와 복수의 제1 연결 콘택(170)을 포함할 수 있고, 제2 셀 스택(CS2)은 복수의 제2 수직 트랜지스터 구조체(TS2)와 복수의 제2 연결 콘택(270)을 포함할 수 있다. 도전 라인(120)과 커패시터 구조체(500) 사이에는, 제1 수직 트랜지스터 구조체(TS1)와 제2 연결 콘택(270) 또는 제1 연결 콘택(170)과 제2 수직 트랜지스터 구조체(TS2)가 개재될 수 있다. 복수의 커패시터 구조체(500) 중 일부개 각각은 제1 수직 트랜지스터 구조체(TS1)와 제2 연결 콘택(270)을 통하여 복수의 도전 라인(120) 중 어느 하나와 연결될 수 있고, 복수의 커패시터 구조체(500) 중 다른 일부개 각각은 제1 연결 콘택(170)과 제2 수직 트랜지스터 구조체(TS2)를 통하여 복수의 도전 라인(120) 중 어느 하나와 연결될 수 있다.
제1 수직 트랜지스터 구조체(TS1)는 제1 채널층(130), 제1 게이트 전극(150), 및 제1 채널층(130)과 제1 게이트 전극(150) 사이에 개재되는 제1 게이트 유전막(140)을 포함할 수 있다. 제2 수직 트랜지스터 구조체(TS2)는 제2 채널층(230), 제2 게이트 전극(250), 및 제2 채널층(230)과 제2 게이트 전극(250) 사이에 개재되는 제2 게이트 유전막(240)을 포함할 수 있다.
제1 채널층(130)은 도전 라인(120) 상에 배치될 수 있고, 제2 채널층(230)은 제1 연결 콘택(170) 상에 배치될 수 있다. 일부 실시 예에서, 제1 채널층(130)과 제2 채널층(230)은 동일한 물질로 이루어질 수 있다.
일부 실시 예에서, 제1 채널층(130)과 제2 채널층(230)은 반도체 물질로 이루어질 수 있다. 예를 들면, 제1 채널층(130)과 제2 채널층(230)은 폴리실리콘으로 이루어질 수 있다.
다른 일부 실시 예에서, 제1 채널층(130)과 제2 채널층(230)은 산화물 반도체 물질로 이루어질 수 있다. 예를 들면, 제1 채널층(130)과 제2 채널층(230)은 제1 금속 원소를 포함하는 2원계 또는 3원계 산화물 반도체 물질, 서로 다른 제1 금속 원소 및 제2 금속 원소를 포함하는 3원계 산화물 반도체 물질, 및 서로 다른 제1 금속 원소, 제2 금속 원소 및 제3 금속 원소를 포함하는 4원계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
상기 2원계 또는 3원계 산화물 반도체 물질은 예를 들어, ZnO(zinc oxide, ZnxO), GaO(gallium oxide, GaxO), TiO(tin oxide, TixO), ZnON(zinc oxynitride, ZnxOyN), IZO(indium zinc oxide, InXZnyO), GZO(gallium zinc oxide, GaXZnyO), TZO(tin zinc oxide, SnXZnyO) 및 TGO(tin gallium oxide, SnxGayO) 중 하나일 수 있으나, 이에 한정되지 않는다. 상기 4원계 산화물 반도체 물질은 예를 들어, IGZO(indium gallium zinc oxide, InxGaYZnzO), IGSO(indium gallium silicon oxide, InxGaySizO), ITZO(indium tin zinc oxide, InxSnYZnzO), IGTO(indium gallium tin oxide, InxGaySnzO), ZZTO(zirconium zinc tin oxide, ZrXZnySnzO), HIZO(hafnium indium zinc oxide, HfxInYZnzO), GZTO(gallium zinc tin oxide, GaXZnySnzO), AZTO(aluminium zinc tin oxide, AlXZnySnzO) 및 YGZO(ytterbium gallium zinc oxide, YbxGaYZnzO), 및 IAZO(indium aluminum zinc oxide) 중 어느 하나일 수 있으나, 이에 한정되지 않는다.
일부 실시 예에서, 제1 채널층(130)과 제2 채널층(230) 각각은 결정질 산화물 반도체 물질로 이루어지거나, 비정질 산화물 반도체 물질로 이루어질 수 있다. 제1 채널층(130)과 제2 채널층(230) 각각이 결정질 산화물 반도체 물질로 이루어지는 경우, 제1 채널층(130)과 제2 채널층(230)은 단결정성(single crystalline), 다결정성(polycrystalline), 스피넬(spinel) 및 CAAC(c-axis aligned crystalline) 중 적어도 하나의 결정성을 가질 수 있다.
일부 실시 예에서, 제1 채널층(130)과 제2 채널층(230) 각각은 결정질 산화물 반도체 물질로 이루어지는 제1 층 및 비정질 산화물 반도체 물질로 이루어지는 제2 층을 포함하는 적어도 2개의 층이 적층되어 이루어질 수 있다. 예를 들면, 제1 채널층(130)과 제2 채널층(230) 각각은 결정질 산화물 반도체 물질로 이루어지는 제1 층, 비정질 산화물 반도체 물질로 이루어지는 제2 층, 및 결정질 산화물 반도체 물질로 이루어지는 제3 층이 순차적으로 적층되어 이루어질 수 있다. 예를 들면, 제1 채널층(130)이 상기 제1 층, 상기 제2 층, 및 상기 제3 층의 적층 구조를 가지는 경우, 상기 제1 층은 도전 라인(120)과 접할 수 있고, 상기 제3 층은 제2 연결 콘택(270)과 접할 수 있고, 상기 제2 층은 상기 제1 층과 상기 제3 층 사이에 개재될 수 있다. 예를 들면, 제2 채널층(230)이 상기 제1 층, 상기 제2 층, 및 상기 제3 층의 적층 구조를 가지는 경우, 상기 제1 층은 제1 연결 콘택(170)과 접할 수 있고, 상기 제3 층은 제3 연결 콘택(280)과 접할 수 있고, 상기 제2 층은 상기 제1 층과 상기 제3 층 사이에 개재될 수 있다.
일부 실시 예에서, 도전 라인(120) 상에 서로 이격되는 제1 채널층(130)들이 배치될 수 있다. 제2 수평 방향(Y 방향)을 따라서 이격되는 복수의 도전 라인(120) 각각 상에는 서로 이격되는 제1 채널층(130)들이 배치될 수 있다. 따라서 복수의 제1 채널층(130)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에서 서로 이격되어 행렬(matrix) 형태로 배열될 수 있다. 복수의 제1 채널층(130) 각각은 L자 형상의 수직 단면의 수직 단면을 가질 수 있다. 예를 들면, 복수의 제1 채널층(130) 각각은 제1 수평 방향(X 방향)과 수직 방향(Z 방향)을 따르는 단면(X-Z 평면)에서 L자 형상을 가질 수 있다. 복수의 제1 채널층(130) 각각은 제1 수평 방향(X 방향)으로 연장되는 제1 수평부(130H) 및 제1 수평부(130H)로부터 수직 방향(Z 방향)으로 연장되는 제1 수직부(130V)를 포함할 수 있다. 예를 들면, 복수의 제1 채널층(130) 각각의 제1 수평부(130H)는 제1 수직부(130V)로부터 제1 수평 방향(X 방향)으로 연장될 수 있다.
본 명세서에서, 특별히 언급하지 않는 한, 수직 단면이란, 도전 라인(120)의 연장 방향을 따르는 수직 단면, 즉, 제1 수평 방향(X 방향)을 따르는 수직 단면(X-Z 평면)을 의미한다.
제1 게이트 유전막(140)은 제1 채널층(130) 상에 형성될 수 있다. 제1 게이트 유전막(140)은 제1 채널층(130)과 제1 게이트 전극(150) 사이에 개재될 수 있다. 일부 실시 예에서, 제1 게이트 유전막(140)의 최상단은 제1 게이트 전극(150)의 최상단보다 높은 수직 레벨에 위치할 수 있다.
제1 게이트 유전막(140)은 L자 형상의 수직 단면을 이루는 하나의 제1 채널층(130)의 내측 표면을 따라서, L자 형상의 수직 단면을 가지며 배치될 수 있다. 일부 실시 예에서 제1 게이트 유전막(140)의 최상단은, 제1 채널층(130)의 최상단보다 높은 수직 레벨에 위치하도록, L자 형상의 수직 단면을 이루는 하나의 제1 채널층(130)의 내측면을 따라서 수직 방향(Z 방향)으로 연장될 수 있다. 제1 게이트 유전막(140)은 제1 수평 방향(X 방향)으로 연장되는 제1 절연 수평부(140H) 및 제1 절연 수평부(140H)로부터 수직 방향(Z 방향)으로 연장되는 제1 절연 수직부(140V)를 포함할 수 있다. 예를 들면, 제1 게이트 유전막(140)의 제1 절연 수평부(140H)는 제1 절연 수직부(140V)로부터 제1 수평 방향(X 방향)으로 연장될 수 있다.
제1 게이트 전극(150)은 제1 게이트 유전막(140) 상에 형성될 수 있다. 제1 게이트 전극(150)은 제1 게이트 유전막(140)을 덮으며 수직 방향(Z 방향)으로 연장될 수 있다. 제1 게이트 전극(150)은 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 제1 게이트 전극(150)은 L자 형상의 수직 단면을 이루는 제1 게이트 유전막(140)의 내측 표면을 덮으며, I자 형상의 수직 단면을 가지며 배치될 수 있다. 예를 들면, 제1 게이트 전극(150)은, 제1 게이트 유전막(140)의 제1 절연 수평부(140H)를 덮고, 수직 방향(Z 방향)으로 제1 게이트 유전막(140)의 제1 절연 수직부(140V)를 덮으며 연장될 수 있다.
제1 셀 스택(CS1)은 복수의 제1 수직 트랜지스터 구조체(TS1)를 감싸는 제1 층간 절연층(160)을 포함할 수 있다. 제1 층간 절연층(160)은 복수의 제1 수직 커버 절연층(162), 복수의 제1 수평 커버 절연층(166) 및 제1 충전 절연층(168)을 포함할 수 있다. 복수의 제1 수직 커버 절연층(162)은 복수의 제1 수직 트랜지스터 구조체(TS1)의 일측면들을 덮을 수 있고, 복수의 제1 수평 커버 절연층(166)은 복수의 제1 수직 트랜지스터 구조체(TS1)가 포함하는 복수의 제1 게이트 전극(150)의 상면을 덮을 수 있다.
제1 수직 커버 절연층(162)은, 제1 채널층(130)의 제1 수직부(130H)에 반대되는 제1 수직 트랜지스터 구조체(TS1)의 일측면을 덮을 수 있다. 제1 수직 커버 절연층(162)은, 제1 수직부(130V)에 반대되는 제1 게이트 전극(150)의 일측면을 덮을 수 있다. 일부 실시 예에서, 제1 수직 커버 절연층(162)은, 제1 수직부(130V)에 반대되는 제1 게이트 전극(150)의 일측면을 덮으며 제1 채널층(130)의 제1 수평부(130H)의 일측면을 덮도록 도전 라인(120)을 향하여 연장될 수 있다. 예를 들면, 제1 수직 커버 절연층(162)의 하면은 도전 라인(120)의 상면과 접할 수 있다. 제1 수평 커버 절연층(166)은 제1 수직 커버 절연층(162)과 연결되며 제1 게이트 전극(150)의 상면을 덮을 수 있다.
일부 실시 예에서, 제1 게이트 전극(150)은 제1 게이트 유전막(140), 제1 수직 커버 절연층(162), 및 제1 수평 커버 절연층(166)에 의하여 포위될 수 있다. 예를 들면, 제1 채널층(130)에 인접하는 제1 게이트 전극(150)의 상면은 제1 수평 커버 절연층(166)이 덮을 수 있고, 일측면은 제1 수직 커버 절연층(162)이 덮을 수 있고, 하면은 제1 게이트 유전막(140)의 제1 절연 수평부(140H)가 덮을 수 있고, 타측면, 즉 제1 채널층(130)의 제1 수직부(130V)를 향하는 측면은 제1 게이트 유전막(140)의 제1 절연 수직부(140V)가 덮을 수 있다.
제1 충전 절연층(168)은 제1 수직 트랜지스터 구조체(TS1)의 주위를 포위할 수 있다. 일부 실시 예에서, 제1 채널층(130)의 제1 수직부(130V)에 반대되는 제1 게이트 전극(150)의 일측면을 덮으며 제1 채널층(130)의 제1 수평부(130V)의 일측면, 즉 제1 수직 트랜지스터 구조체(TS1)의 일측면과 제1 충전 절연층(168) 사이에는 제1 수직 커버 절연층(162)이 개재될 수 있다. 일부 실시 예에서, 제1 충전 절연층(168)은, 제1 게이트 전극(150)에 반대되는 제1 채널층(130)의 제1 수직부(130V)의 타측면, 즉, 제1 수직 트랜지스터 구조체(TS1)의 타측면을 덮을 수 있다. 다른 일부 실시 예에서, 제1 수직 커버 절연층(162) 및 제1 충전 절연층(168)은 제1 수직 트랜지스터 구조체(TS1)의 타측면을 순차적으로 덮을 수 있다.
복수의 제1 연결 콘택(170)은 제1 층간 절연층(160)을 관통하여 하면이 도전 라인(120)과 연결될 수 있다. 예를 들면, 복수의 제1 연결 콘택(170)은 제1 충전 절연층(168)을 관통하는 복수의 제1 콘택홀(170H)의 일부분을 채울 수 있다. 복수의 제1 측면 절연층(175)은 복수의 제1 콘택홀(170H)의 내측면을 덮을 수 있다. 복수의 제1 측면 절연층(175)은 복수의 제1 콘택홀(170H)의 내측면에 노출되는 제1 충전 절연층(168)을 덮을 수 있다. 복수의 제1 측면 절연층(175) 각각은 속이 빈 실린더 형상을 가질 수 있으며, 복수의 제1 연결 콘택(170)은 복수의 제1 측면 절연층(175) 각각의 실린더 형상의 내부를 채울 수 있다. 복수의 제1 연결 콘택(170)과 제1 층간 절연층(160) 사이에는 복수의 제1 측면 절연층(175)이 개재될 수 있다. 예를 들면, 복수의 제1 연결 콘택(170)과 제1 충전 절연층(168) 사이에는 복수의 제1 측면 절연층(175)이 개재될 수 있다.
복수의 제1 연결 콘택(170)은 복수의 제1 수직 트랜지스터 구조체(TS1)에 인접하여 배치될 수 있다. 복수의 제1 연결 콘택(170) 각각은, 대응되는 복수의 제1 수직 트랜지스터 구조체(TS1) 각각의 일측면에 인접하도록 배치될 수 있다. 예를 들면, 복수의 제1 연결 콘택(170) 각각은, 대응되는 복수의 제1 수직 트랜지스터 구조체(TS1) 각각이 포함하는 제1 수직부(130V) 및 제1 절연 수직부(140V)보다 제1 수평부(130H) 및 제1 절연 수평부(140H)에 인접하도록 배치될 수 있다. 복수의 제1 연결 콘택(170) 각각은, 대응되는 복수의 제1 수직 트랜지스터 구조체(TS1)로부터 제1 수평 방향(X 방향)에 인접하도록 배치될 수 있다. 하나의 도전 라인(120) 상에서 제1 수평 방향(X 방향)을 따라서 제1 수직 트랜지스터 구조체(TS1)와 제1 연결 콘택(170)이 교번적으로 배치될 수 있다.
복수의 제1 수직 트랜지스터 구조체(TS1) 중 제1 수평 방향(X 방향)으로 인접하는 한 쌍의 제1 수직 트랜지스터 구조체(TS1)는 제1 좌 수직 트랜지스터 구조체(TS1L) 및 제1 우 수직 트랜지스터 구조체(TS1R)이라 호칭할 수 있다. 제1 좌 수직 트랜지스터 구조체(TS1L) 및 제1 우 수직 트랜지스터 구조체(TS1R) 각각이 포함하는 제1 채널층(130) 및 제1 게이트 유전막(140)은 L자 형상의 수직 단면의 수직 단면을 가질 수 있다. 제1 좌 수직 트랜지스터 구조체(TS1L) 및 제1 우 수직 트랜지스터 구조체(TS1R) 각각에 대응하는 제1 연결 콘택(170)은, 제1 좌 수직 트랜지스터 구조체(TS1L) 및 제1 우 수직 트랜지스터 구조체(TS1R) 각각으로부터 제1 수평 방향(X 방향)에 인접하도록 배치될 수 있다.
복수의 제1 연결 콘택(170) 상에는 복수의 제1 연결 패드(190)가 배치될 수 있다. 복수의 제1 연결 콘택(170)은 복수의 제1 연결 패드(190)와 복수의 도전 라인(120) 사이를 전기적으로 연결할 수 있다. 일부 실시 예에서, 복수의 제1 연결 패드(190)는 복수의 제1 게이트 유전막(140)보다 높은 수직 레벨에 위치할 수 있다. 예를 들면, 복수의 제1 연결 패드(190)의 상면은 복수의 제1 게이트 유전막(140)의 상면보다 높은 수직 레벨에 위치할 수 있다. 일부 실시 예에서, 복수의 제1 연결 패드(190)의 하면은, 제1 충전 절연층(168)의 상면과 동일한 수직 레벨에 위치할 수 있다.
일부 실시 예에서, 복수의 제1 게이트 유전막(140)의 상면, 복수의 제1 수평 커버 절연층(166)의 상면, 제1 충전 절연층(168)의 상면, 및 복수의 제1 측면 절연층(175)의 상면은 동일 평면(coplanar)을 이룰 수 있다. 예를 들면, 복수의 제1 연결 패드(190)의 하면은, 복수의 제1 게이트 유전막(140)의 상면, 복수의 제1 수평 커버 절연층(166)의 상면, 제1 충전 절연층(168)의 상면, 및 복수의 제1 측면 절연층(175)의 상면과 동일한 수직 레벨에 위치할 수 있다.
복수의 제1 연결 패드(190) 상에는 복수의 제2 채널층(230)이 배치될 수 있다. 복수의 제2 채널층(230)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에서 서로 이격되어 행렬 형태로 배열될 수 있다. 복수의 제2 채널층(230) 각각은 L자 형상의 수직 단면의 수직 단면을 가질 수 있다. 예를 들면, 복수의 제2 채널층(230) 각각은 제1 수평 방향(X 방향)과 수직 방향(Z 방향)을 따르는 단면(Y-Z 평면)에서 L자 형상을 가질 수 있다. 복수의 제2 채널층(230) 각각은 제1 수평 방향(X 방향), 즉 도 1b에서 오른쪽 방향으로 연장되는 제2 수평부(230H) 및 제2 수평부(230H)로부터 수직 방향(Z 방향)으로 연장되는 제2 수직부(230V)를 포함할 수 있다. 예를 들면, 복수의 제2 채널층(230) 각각의 제2 수평부(230H)는 제2 수직부(230V)로부터 제1 수평 방향(X 방향)의 반대 방향, 즉 도 1b에서 왼쪽 방향으로 연장될 수 있다.
복수의 제1 수직 트랜지스터 구조체(TS1)와 복수의 제2 수직 트랜지스터 구조체(TS2)는 제1 수평 방향(X 방향)을 따라서, 수직 방향(Z 방향)을 기준으로 대체로 거울 대칭의 수직 단면을 가질 수 있다.
제2 채널층(230)과 제1 채널층(130)은 제1 수평 방향(X 방향)을 따라서, 수직 방향(Z 방향)을 기준으로 대체로 거울 대칭의 수직 단면을 가질 수 있다. 예를 들면, 제1 채널층(130)은 L자 형상의 수직 단면을 가질 수 있고, 제2 채널층(230은 역의 L자 형상의 수직 단면을 가질 수 있다.
본 명세서에서, L자 형상의 수직 단면은 수직부로부터 수평부가 제1 방향(X 방향), 예를 들면, 도 1b에서 오른쪽 방향으로 연장되는 형상의 수직 단면을 의미하고, 역의 L자 형상의 수직 단면은 수직부로부터 제1 방향(X 방향)의 반대 방향, 예를 들면, 도 1b에서 왼쪽 방향으로 연장되는 형상의 수직 단면을 의미한다.
제2 게이트 유전막(240)은 제2 채널층(230) 상에 형성될 수 있다. 제2 게이트 유전막(240)은 제2 채널층(230)과 제2 게이트 전극(250) 사이에 개재될 수 있다. 일부 실시 예에서, 제2 게이트 유전막(240)의 최상단은 제2 게이트 전극(250)의 최상단보다 높은 수직 레벨에 위치할 수 있다.
제2 게이트 유전막(240)은 역의 L자 형상의 수직 단면을 이루는 하나의 제2 채널층(230)의 내측 표면을 따라서, 역의 L자 형상의 수직 단면을 가지며 배치될 수 있다. 일부 실시 예에서 제2 게이트 유전막(240)의 최상단은, 제2 채널층(230)의 최상단보다 높은 수직 레벨에 위치하도록, 역의 L자 형상의 수직 단면을 이루는 가지는 하나의 제2 채널층(230)의 내측면을 따라서 수직 방향(Z 방향)으로 연장될 수 있다. 제2 게이트 유전막(240)은 제1 수평 방향(X 방향)으로 연장되는 제2 절연 수평부(240H) 및 제2 절연 수평부(240H)로부터 수직 방향(Z 방향)으로 연장되는 제2 절연 수직부(240V)를 포함할 수 있다. 예를 들면, 제2 게이트 유전막(240)의 제2 절연 수평부(240H)는 제2 절연 수직부(240V)로부터 제1 수평 방향(X 방향)의 반대 방향으로 연장될 수 있다.
제1 게이트 유전막(140) 및 제2 게이트 유전막(240) 각각은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수가 큰 고유전율(high-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 게이트 전극(250)은 제2 게이트 유전막(240) 상에 형성될 수 있다. 제2 게이트 전극(250)은 제2 게이트 유전막(240)을 덮으며 수직 방향(Z 방향)으로 연장될 수 있다. 제2 게이트 전극(250)은 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 제2 게이트 전극(250)은 역의 L자 형상의 수직 단면을 이루는 제2 게이트 유전막(240)의 내측 표면을 덮으며, I자 형상의 수직 단면을 가지며 배치될 수 있다. 예를 들면, 제2 게이트 전극(250)은, 제2 게이트 유전막(240)의 제2 절연 수평부(240H)를 덮고, 수직 방향(Z 방향)으로 제2 게이트 유전막(240)의 제2 절연 수직부(240V)를 덮으며 연장될 수 있다.
제1 게이트 전극(150) 및 제2 게이트 전극(250) 각각은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 게이트 전극(150) 및 제2 게이트 전극(250) 각각은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 셀 스택(CS2)은 복수의 제2 수직 트랜지스터 구조체(TS2)를 감싸는 제2 층간 절연층(260)을 포함할 수 있다. 제2 층간 절연층(260)은 복수의 제2 수직 커버 절연층(262), 복수의 제2 수평 커버 절연층(266) 및 제2 충전 절연층(268)을 포함할 수 있다. 복수의 제2 수직 커버 절연층(262)은 복수의 제2 수직 트랜지스터 구조체(TS2)의 일측면들을 덮을 수 있고, 복수의 제2 수평 커버 절연층(266)은 복수의 제2 수직 트랜지스터 구조체(TS2)가 포함하는 복수의 제2 게이트 전극(250)의 상면을 덮을 수 있다.
제2 수직 커버 절연층(262)은, 제2 채널층(230)의 제2 수직부(230V)에 반대되는 제2 수직 트랜지스터 구조체(TS2)의 일측면을 덮을 수 있다. 예를 들면, 제2 수직 커버 절연층(262)은, 제2 수직부(230V)에 반대되는 제2 게이트 전극(250)의 일측면을 덮을 수 있다. 제2 수평 커버 절연층(266)은 제2 수직 커버 절연층(262)과 연결되며 제2 게이트 전극(250)의 상면을 덮을 수 있다. 일부 실시 예에서, 제2 수직 커버 절연층(262)은, 제2 수직부(230V)에 반대되는 제2 게이트 전극(250)의 일측면을 덮으며 제2 채널층(230)의 제2 수평부(230H)의 일측면을 덮도록 제1 셀 스택(CS1)을 향하여 연장될 수 있다. 예를 들면, 제2 수직 커버 절연층(262)의 하면은 제1 층간 절연층(160)의 상면과 접할 수 있다. 도 1에는 제2 수직 커버 절연층(262)의 하면이 제1 수평 커버 절연층(166)의 상면과 접하는 것으로 도시되었으나, 이는 예시적으로 이에 한정되지 않는다. 일부 실시 예에서, 제2 수직 커버 절연층(262)의 하면은 제1 충전 절연층(168)의 상면과 접할 수도 있다.
일부 실시 예에서, 제2 게이트 전극(250)은 제2 게이트 유전막(240), 제2 수직 커버 절연층(262), 및 제2 수평 커버 절연층(266)에 의하여 포위될 수 있다. 예를 들면, 제2 채널층(230)에 인접하는 제2 게이트 전극(250)의 부분의 상면은 제2 수평 커버 절연층(266)이 덮을 수 있고, 일측면은 제2 수직 커버 절연층(262)이 덮을 수 있고, 하면은 제2 게이트 유전막(240)의 제2 절연 수평부(240H)가 덮을 수 있고, 타측면, 즉 제2 채널층(230)의 제2 수직부(230V)를 향하는 측면은 제2 게이트 유전막(240)의 제2 절연 수직부(240V)가 덮을 수 있다.
제2 충전 절연층(268)은 제2 수직 트랜지스터 구조체(TS2)의 주위를 포위할 수 있다. 일부 실시 예에서, 제2 채널층(230)의 제2 수직부(230V)에 반대되는 제2 게이트 전극(250)의 일측면을 덮으며 제2 채널층(230)의 제2 수평부(230H)의 일측면, 즉 제2 수직 트랜지스터 구조체(TS2)의 일측면과 제2 충전 절연층(268) 사이에는 제2 수직 커버 절연층(262)이 개재될 수 있다. 일부 실시 예에서, 제2 충전 절연층(268)은, 제2 게이트 전극(250)에 반대되는 제2 채널층(230)의 제2 수직부(230V)의 타측면, 즉, 제2 수직 트랜지스터 구조체(TS2)의 타측면을 덮을 수 있다. 다른 일부 실시 예에서, 제2 수직 커버 절연층(262) 및 제2 충전 절연층(268)이 제2 수직 트랜지스터 구조체(TS2)의 타측면을 순차적으로 덮을 수 있다.
제1 층간 절연층(160) 및 제2 층간 절연층(260) 각각은 산화물, 산질화물, 질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들면, 제1 수직 커버 절연층(162), 제1 수평 커버 절연층(166), 제2 수직 커버 절연층(262), 및 제2 수평 커버 절연층(266) 각각은 실리콘 질화물을 포함할 수 있고, 제1 충전 절연층(168) 및 제2 충전 절연층(268) 각각은 실리콘 산화물을 포함할 수 있다.
복수의 제2 연결 콘택(270)은 제2 층간 절연층(260)을 관통하여 하면이 복수의 제1 채널층(130)과 연결될 수 있다. 예를 들면, 복수의 제2 연결 콘택(270)은 제2 충전 절연층(268)을 관통하는 복수의 제2 콘택홀(270H)의 일부분을 채울 수 있다. 일부 실시 예에서, 복수의 제1 채널층(130)의 상면이 제1 층간 절연층(260)의 상면보다 낮은 수직 레벨에 위치하는 경우, 복수의 제2 콘택홀(270H)은 제2 충전 절연층(268)을 관통하고 제1 충전 절연층(168) 내로 연장될 수 있고, 복수의 제2 연결 콘택(270)은 제2 층간 절연층(260)을 관통하고 제1 충전 절연층(168) 내로 연장되어 하면이 복수의 제1 채널층(130)과 연결될 수 있다.
복수의 제1 연결 콘택(170) 및 복수의 제2 연결 콘택(270) 각각은 도전성 물질, 예를 들어, 금속, 도전성 금속 질화물, 도전성 금속 탄질화물, 도전성 금속 탄화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산질화물 및 도전성 금속 산화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 제2 측면 절연층(275)은 복수의 제2 콘택홀(270H)의 내측면을 덮을 수 있다. 복수의 제2 측면 절연층(275)은 복수의 제2 콘택홀(270H)의 내측면에 노출되는 제2 충전 절연층(268)을 덮을 수 있다. 일부 실시 예에서, 복수의 제2 측면 절연층(275)은 복수의 제2 콘택홀(270H)의 내측면에 노출되는 제2 충전 절연층(268) 및 제1 충전 절연층(168)을 덮을 수 있다. 복수의 제2 측면 절연층(275) 각각은 속이 빈 실린더 형상을 가질 수 있으며, 복수의 제2 연결 콘택(270)은 복수의 제2 측면 절연층(275) 각각의 실린더 형상의 내부를 채울 수 있다. 복수의 제2 연결 콘택(270)과 제2 층간 절연층(260) 사이에는 복수의 제2 측면 절연층(275)이 개재될 수 있다. 예를 들면, 복수의 제2 연결 콘택(270)과 제2 충전 절연층(268) 사이에는 복수의 제2 측면 절연층(275)이 개재될 수 있다.
복수의 제1 측면 절연층(175) 및 복수의 제2 측면 절연층(275) 각각은 산화물, 산질화물, 질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들면, 복수의 제1 측면 절연층(175) 및 복수의 제2 측면 절연층(275) 각각은 실리콘 질화물을 포함할 수 있다.
복수의 제2 연결 콘택(270)은 복수의 제2 수직 트랜지스터 구조체(TS2)에 인접하여 배치될 수 있다. 복수의 제2 연결 콘택(270) 각각은, 대응되는 복수의 제2 수직 트랜지스터 구조체(TS2) 각각의 일측면에 인접하도록 배치될 수 있다. 예를 들면, 복수의 제2 연결 콘택(270) 각각은, 대응되는 복수의 제2 수직 트랜지스터 구조체(TS2) 각각이 포함하는 제2 수직부(230V) 및 제2 절연 수직부(240V)보다 제2 수평부(230H) 및 제2 절연 수평부(240H)에 인접하도록 배치될 수 있다. 복수의 제2 연결 콘택(270) 각각은, 대응되는 복수의 제2 수직 트랜지스터 구조체(TS2)로부터 제1 수평 방향(X 방향)의 반대 방향에 인접하도록 배치될 수 있다. 제1 수평 방향(X 방향)을 따라서 제2 연결 콘택(270)과 제2 수직 트랜지스터 구조체(TS2)가 교번적으로 배치될 수 있다.
복수의 제2 수직 트랜지스터 구조체(TS2) 중 제1 수평 방향(X 방향)으로 인접하는 한 쌍의 제2 수직 트랜지스터 구조체(TS2)는 제2 좌 수직 트랜지스터 구조체(TS2L) 및 제2 우 수직 트랜지스터 구조체(TS2L)이라 호칭할 수 있다. 제2 좌 수직 트랜지스터 구조체(TS2L) 및 제2 우 수직 트랜지스터 구조체(TS2L) 각각이 포함하는 제2 채널층(230) 및 제2 게이트 유전막(240)은 역의 L자 형상의 수직 단면을 가질 수 있다. 제2 좌 수직 트랜지스터 구조체(TS2L) 및 제2 우 수직 트랜지스터 구조체(TS2L) 각각에 대응하는 제2 연결 콘택(270)은, 제2 좌 수직 트랜지스터 구조체(TS2L) 및 제2 우 수직 트랜지스터 구조체(TS2L) 각각으로부터 제1 수평 방향(X 방향)의 반대 방향에 인접하도록 배치될 수 있다. 제2 좌 수직 트랜지스터 구조체(TS2L) 및 이에 대응하는 제2 연결 콘택(270)은, 제1 좌 수직 트랜지스터 구조체(TS1L) 및 이에 대응하는 제1 연결 콘택(170) 상에 배치될 수 있고, 제2 우 수직 트랜지스터 구조체(TS2L) 및 이에 대응하는 제2 연결 콘택(270)은, 제1 우 수직 트랜지스터 구조체(TS1R) 및 이에 대응하는 제1 연결 콘택(170) 상에 배치될 수 있다.
일부 실시 에에서, 제2 채널층(230)의 최상단이 제2 층간 절연층(260)의 상면보다 낮은 수직 레벨에 위치하는 경우, 반도체 메모리 장치(1)는 제2 층간 절연층(260)의 상면으로부터 제2 층간 절연층(260)의 상측 일부분을 관통하여 하면이 복수의 제2 채널층(230)과 연결되는 복수의 제3 연결 콘택(280)을 더 포함할 수 있다.
예를 들면, 복수의 제3 연결 콘택(280)과 제2 충전 절연층(268) 사이에는 복수의 제3 측면 절연층(285)이 개재될 수 있다. 복수의 제3 측면 절연층(285) 각각은 복수의 제3 연결 콘택(280) 각각의 적어도 일부분을 포위할 수 있다.
복수의 제1 연결 콘택(170), 복수의 제2 연결 콘택(270), 및 복수의 제3 연결 콘택(280) 각각은 도전성 물질, 예를 들어, 금속, 도전성 금속 질화물, 도전성 금속 탄질화물, 도전성 금속 탄화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산질화물 및 도전성 금속 산화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 제1 측면 절연층(175), 복수의 제2 측면 절연층(275), 및 복수의 제3 측면 절연층(285) 각각은 산화물, 산질화물, 질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들면, 복수의 제1 측면 절연층(175), 복수의 제2 측면 절연층(275), 및 복수의 제3 측면 절연층(285) 각각은 실리콘 질화물을 포함할 수 있다.
복수의 제2 연결 콘택(270) 및 복수의 제3 연결 콘택(280) 상에는 복수의 제2 연결 패드(290)가 배치될 수 있다. 복수의 제2 연결 콘택(270)은 복수의 제2 연결 패드(290) 중 일부개와 복수의 제1 채널층(130) 사이를 전기적으로 연결할 수 있고, 복수의 제3 연결 콘택(280)은 복수의 제2 연결 패드(290) 중 다른 일부개와 복수의 제2 채널층(230) 사이를 전기적으로 연결할 수 있다. 일부 실시 예에서, 복수의 제2 연결 패드(290)는 복수의 제2 게이트 유전막(240)보다 높은 수직 레벨에 위치할 수 있다. 예를 들면, 복수의 제2 연결 패드(290)의 상면은 복수의 제2 게이트 유전막(240)의 상면보다 높은 수직 레벨에 위치할 수 있다. 일부 실시 예에서, 복수의 제2 연결 패드(290)의 하면은, 제2 충전 절연층(268)의 상면과 동일한 수직 레벨에 위치할 수 있다.
일부 실시 예에서, 복수의 제2 게이트 유전막(240)의 상면, 복수의 제2 수평 커버 절연층(266)의 상면, 제2 충전 절연층(268)의 상면, 복수의 제2 측면 절연층(275)의 상면은 동일 평면을 이룰 수 있다. 예를 들면, 복수의 제2 연결 패드(290)의 하면은, 복수의 제2 게이트 유전막(240)의 상면, 복수의 제2 수평 커버 절연층(266)의 상면, 제2 충전 절연층(268)의 상면, 복수의 제2 측면 절연층(275)의 상면과 동일한 수직 레벨에 위치할 수 있다.
제2 층간 절연층(260) 상에는 지지 절연막(400)이 배치될 수 있다. 지지 절연막(400)은 복수의 제2 연결 패드(290)의 주위를 포위할 수 있다. 지지 절연막(400)은 예를 들면, 실리콘 질화막 또는 SiBN(Silicon Boron Nitride)으로 이루어질 수 있다. 지지 절연막(400)의 상면과 복수의 제2 연결 패드(290)의 상면을 동일 수직 레벨에 위치할 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 복수의 제2 연결 패드(290)의 상면은 지지 절연막(400)의 상면보다 낮은 수직 레벨에 위치할 수 있다. 다른 일부 실시 예에서, 복수의 제2 연결 패드(290)의 상면은 지지 절연막(400)의 상면보다 높은 수직 레벨에 위치할 수 있다.
복수의 커패시터 구조체(500)는 복수의 제2 연결 패드(290) 상에 형성될 수 있다. 복수의 커패시터 구조체(500)는 대응되는 복수의 제2 연결 패드(290)의 상면과 접속될 수 있다. 커패시터 구조체(500)는 도전 라인(120) 및 제1 게이트 전극(150) 또는 도전 라인(120) 및 제2 게이트 전극(250)에 의해 제어되어 데이터를 저장할 수 있다.
복수의 커패시터 구조체(500)는 복수의 하부 전극(510), 커패시터 유전막(520) 및 상부 전극(530)을 포함할 수 있다. 복수의 커패시터 구조체(500) 각각은 하부 전극(510) 및 상부 전극(530) 사이에 발생된 전위차를 이용하여 커패시터 유전막(520) 내에 전하를 저장할 수 있다.
복수의 하부 전극(510)은 복수의 제2 연결 패드(290)와 접속될 수 있다. 예를 들어, 복수의 하부 전극(510)의 하면은 복수의 제2 연결 패드(290)의 상면과 접속될 수 있다. 일부 실시 예에서, 복수의 하부 전극(510)의 하면은 복수의 제2 연결 패드(290)의 상면의 적어도 일부분과 지지 절연막(400)의 상면의 일부분과 접속될 수 있다. 도 1에서, 하부 전극(510)은 제2 연결 패드(290)의 상면으로부터 수직 방향(Z 방향)으로 연장되는 필라(pillar) 형태인 것만이 도시되었으나, 이는 예시적인 것이다. 다른 일부 실시 예에서, 하부 전극(510)은 제2 연결 패드(290)의 상면으로부터 수직 방향(Z 방향)으로 연장되는 실린더(cylinder) 형태일 수도 있다. 일부 실시 예에서, 복수의 하부 전극(510)들은 매트릭스(matrix) 형태로 배열될 수 있다. 다른 일부 실시 예에서, 복수의 하부 전극(510)들은 벌집(honeycomb) 형태로 배열될 수 있다. 하부 전극(510)은 불순물이 도핑된 실리콘, 텅스텐 또는 구리와 같은 금속, 또는 티탄 질화물과 같은 도전성 금속 화합물을 포함할 수 있다.
커패시터 유전막(520)은 복수의 하부 전극(510) 상에 형성될 수 있다. 일부 실시 예에서, 커패시터 유전막(520)은 복수의 하부 전극(510)들의 측면 및 상면, 지지 절연막(400)의 상면의 프로파일을 따라 컨포멀하게 연장될 수 있다. 커패시터 유전막(520)은 예를 들면, TaO, TaAlO, TaON, AlO, AlSiO, HfO, HfSiO, ZrO, ZrSiO, TiO, TiAlO, BST((Ba,Sr)TiO), STO(SrTiO), BTO(BaTiO), PZT(Pb(Zr,Ti)O), (Pb,La)(Zr,Ti)O, Ba(Zr,Ti)O, Sr(Zr,Ti)O, 또는 이들의 조합으로 이루어질 수 있다.
상부 전극(530)은 커패시터 유전막(520) 상에 형성될 수 있다. 상부 전극(530)은 금속 물질을 포함할 수 있다. 예를 들면, 상부 전극(530)은 TiN, Ni, W, Ru, RuO, Pt, PtO, Ir, IrO, SRO(SrRuO), BSRO((Ba,Sr)RuO), CRO(CaRuO), BaRuO, La(Sr,Co)O, 또는 이들의 조합을 포함할 수 있다. 일부 실시 예에서, 상부 전극(530)은 금속 물질 외에, 도핑된 반도체 물질층, 및 계면층 중 적어도 하나를 더 포함하여, 이들의 적층 구조를 가질 수 있다. 상기 도핑된 반도체 물질층은 예를 들면, 도핑된 폴리실리콘 및 도핑된 폴리 SiGe(polycrystalline silicon germanium) 중 적어도 하나를 포함할 수 있다. 상기 메인 전극층은 금속 물질로 이루어질 수 있다. 상기 계면층은 예를 들면, 금속 산화물, 금속 질화물, 금속 탄화물, 및 금속 실리사이드 중 적어도 하나를 포함할 수 있다. 도 1에서, 상부 전극(530)은 인접하는 하부 전극(510)들 사이의 영역을 채우는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 상부 전극(530)은 커패시터 유전막(520)의 프로파일을 따라 컨포멀하게 연장될 수도 있다.
본 발명에 따른 반도체 메모리 장치(1)는, 복수의 제1 수직 채널 트랜지스터(TS1)를 포함하는 제1 셀 스택(CS1)과 복수의 제2 수직 채널 트랜지스터(TS1)를 포함하는 제2 셀 스택(CS2)이 적층된다. 따라서 본 발명에 따른 반도체 메모리 장치(1)는 단위 면적 당 메모리 셀의 개수가 증가되어 고집적화될 수 있고, 동일 수직 레벨에 위치하는 메모리 셀 간의 거리가 확보될 수 있어, 인접하는 메모리 셀들 간의 교란(disturb)되는 것을 방지할 수 있다.
도 2a 내지 도 18은 본 발명의 예시적인 실시 예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들 및 평면도이다. 구체적으로, 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15, 도 16, 도 17, 및 도 18은 도 1a의 A-A' 선에 대응하는 부분을 따라서 절단한 단면도들이고, 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b는 도 1a의 B-B' 선에 대응하는 부분을 따라서 절단한 단면도들이로, 도 7a 및 도 7b는 평면도인 도 7c의 VIIA-VIIA' 선 및 VIIB-VIIB' 선을 따라서 절단한 단면도들이다.
도 2a 및 도 2b를 함께 참조하면, 기판(100) 상에 도전 물질층(120P)을 형성한다. 도전 물질층(120P)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함하도록 형성될 수 있다.
도전 물질층(120P)을 형성하기 전에, 기판(100)의 상면을 덮는 제1 라인간 절연막(110A)을 형성할 수 있다. 도전 물질층(120P)은 제1 라인간 절연막(110A)의 상면을 덮도록 형성될 수 있다.
도 3a 및 도 3b를 함께 참조하면, 도전 물질층(120P)을 패터닝하여, 복수의 도전 라인(120)을 형성한다. 복수의 도전 라인(120)은 제1 수평 방향(X 방향)으로 연장되며, 제2 수평 방향(Y 방향)에서 등간격으로 이격되도록 형성될 수 있다.
복수의 도전 라인(120)을 형성한 후, 제1 라인간 절연막(110A) 상에 복수의 도전 라인(120)의 측면을 감싸는 제2 라인간 절연막(110B)을 형성한다. 제1 라인간 절연막(110A)과 제2 라인간 절연막(110B)의 적층 구조를 라인간 절연막(110)이라 호칭할 수 있다. 일부 실시 예에서, 제2 라인간 절연막(110B)은, 복수의 도전 라인(120)의 상면과 동일 수직 레벨에 위치하도록 형성될 수 있다.
도 4a 및 도 4b를 함께 참조하면, 복수의 도전 라인(120) 및 라인간 절연막(110) 상에 예비 분리 절연막(115P)을 형성한다. 예비 분리 절연막(115P)은 산화물, 질화물, 또는 이들의 조합을 포함할 수 있다. 일부 실시 에에서, 예비 분리 절연막(115P)은 질화물층과 산화물층의 적층 구조로 형성할 수 있다.
도 4a, 도 4b, 도 5a, 및 도 5b를 함께 참조하면, 예비 분리 절연막(115P)을 패터닝하여, 복수의 분리 절연막(115)을 형성한다. 복수의 분리막(115)은 제2 수평 방향(Y 방향)으로 연장되며, 제1 수평 방향(X 방향)에서 등간격으로 이격되도록 형성될 수 있다. 복수의 분리 절연막(115) 사이에는 제2 수평 방향(Y 방향)으로 길게 연장되는 채널 트렌치(115O)가 형성될 수 있다. 도 5b는 도 5a에 보인 채널 트렌치(115O)의 제1 수평 방향(X 방향)으로 중심 부분을 따라서 절단한 Y-Z 면을 나타내는 단면도일 수 있다.
도 6a 및 도 6b를 함께 참조하면, 도 5a 및 도 5b의 결과물의 표면을 덮는 제1 예비 채널층(130P)을 형성한다. 제1 예비 채널층(130P)은 복수의 분리 절연막(115)의 상면과 측면, 그리고 채널 트렌치(115O)의 저면에 위치하는 복수의 도전 라인(120)의 상면과 라인간 절연막(110)의 상면을 컨포멀(conformal)하게 덮도록 형성될 수 있다.
도 7a 내지 도 7c를 함께 참조하면, 제1 예비 채널층(130P)을 덮으며 채널 트렌치(115O)의 일부분을 채우는 복수의 제1 몰드층(MD1)을 형성한다. 복수의 제1 몰드층(MD1) 각각은 제1 수평 방향(X 방향)으로 길게 연장될 수 있다. 복수의 제1 몰드층(MD1)은 제1 예비 채널층(130P)을 덮으며 채널 트렌치(115O)를 채우는 예비 몰드층을 형성한 후, 상기 예비 몰드층을 패터닝하여 형성할 수 있다. 복수의 제1 몰드층(MD1) 중 인접하는 2개의 제1 몰드층(MD1)들 사이에는 몰드 오프닝(MO1)이 한정될 수 있다.
도 7a, 도 7b, 도 7c, 도 8a, 및 도 8b를 함께 참조하면, 복수의 제1 몰드층(MD1)을 식각 마스크로 사용하여 복수의 몰드 오프닝(MO1)의 저면에 노출되는 제1 예비 채널층(130P)의 일부분을 제거한다. 제1 예비 채널층(130P)의 일부분이 제거되어, 복수의 몰드 오프닝(MO1)의 저면에는 라인간 절연막(110)의 상면의 일부분들이 노출될 수 있다.
도 9a 및 도 9b를 함께 참조하면, 복수의 몰드 오프닝(MO1)을 채우며, 복수의 제1 몰드층(MD1)의 상면을 덮는 제2 몰드층(MD2)을 형성한다. 복수의 제1 몰드층(MD1)과 제2 몰드층(MD2)의 적층 구조를 몰드 구조체(MDS)라 호칭할 수 있다.
도 10a, 및 도 10b를 함께 참조하면, 몰드 구조체(MDS)의 상측 일부분, 및 복수의 분리 절연막(115)의 상면을 덮는 제1 예비 채널층(130P)의 부분을 제거하여, 복수의 제1 채널층(130)을 형성한다. 복수의 제1 채널층(130) 각각은 채널 트렌치(115O)의 내측면 및 저면을 덮으며 U자 형상의 수직 단면을 가지도록 형성될 수 있다.
도 10a, 도 10b, 도 11a, 및 도 11b를 함께 참조하면, 몰드 구조체(MDS)를 제거한다. U자 형상의 수직 단면을 가지는 복수의 제1 채널층(130) 내부에는 게이트 트렌치(130T)가 한정될 수 있다.
도 12a 및 도 12b를 함께 참조하면, 게이트 트렌치(130T)의 내측면 및 저면을 덮는 제1 예비 게이트 유전막(140P), 및 제1 예비 게이트 전극(150P)을 순차적으로 형성한다. 제1 예비 게이트 유전막(140P), 및 제1 예비 게이트 전극(150P)은, 복수의 분리 절연막(115)의 상면, 복수의 제1 채널층(130)의 상면, 그리고 복수의 게이트 트렌치(130T)의 내측면 및 저면에 위치하는 복수의 제1 채널층(130)의 표면을 컨포멀하게 덮도록 순차적으로 형성할 수 있다. 제1 예비 게이트 유전막(140P), 및 제1 예비 게이트 전극(150P)은 복수의 게이트 트렌치(130T)의 일부분만을 채우도록 형성될 수 있다.
도 12a, 도 12b, 도 13a, 및 도 13b를 함께 참조하면, 복수의 분리 절연막(115)의 상면, 복수의 제1 채널층(130)의 최상단의 상면, 및 복수의 게이트 트렌치(130T)의 저면의 일부분을 덮는 제1 예비 게이트 유전막(140P)의 일부분, 및 제1 예비 게이트 전극(150P)의 일부분을 제거하여, 제1 게이트 유전막(140) 및 제1 게이트 전극(150)을 형성한다. 복수의 게이트 트렌치(130T)의 저면의 일부분을 덮는 제1 예비 게이트 유전막(140P)의 일부분, 및 제1 예비 게이트 전극(150P)의 일부분을 제거된 후, 복수의 게이트 트렌치(130T)의 저면에 노출되는 복수의 제1 채널층(130)의 일부분을 제거하여, 복수의 도전 라인(120)의 상면의 일부분이 노출될 수 있으며, U자 형상의 수직 단면을 가지는 복수의 제1 채널층(130) 각각은 L자 형상의 수직 단면 및 역의 L자 형상의 수직 단면을 가지는 한 쌍의 제1 채널층(130)으로 분리될 수 있다.
일부 실시 예에서, 제1 게이트 전극(150)을 형성하는 과정에서, 복수의 분리 절연막(115)의 측면의 상측 일부분을 덮는 제1 예비 게이트 전극(150P)의 부분이 더 제거되어, 제1 게이트 전극(150)의 최상단이 제1 게이트 유전막(140)의 최상단보다 낮은 수직 레벨에 위치할 수 있다.
제1 게이트 유전막(140)은 게이트 트렌치(130T) 내에서 한 쌍의 제1 채널층(130)의 측면 및 상면을 덮는 L자 형상의 수직 단면과 역의 L자 형상의 수직 단면을 가지는 한 쌍이 형성될 수 있고, 제1 게이트 전극(150)은 게이트 트렌치(130T) 내에서 한 쌍의 제1 게이트 유전막(140)을 덮으며 수직 방향(Z 방향)으로 연장되는 I자 형상의 수직 단면을 가지도록 한 쌍이 형성될 수 있다.
도 14a 및 도 14b를 함께 참조하면, 게이트 트렌치(130T) 내에서 제1 게이트 전극(150), 제1 게이트 유전막(140) 및 제1 채널층(130) 각각의 측면, 및 도전 라인(120)의 상면을 컨포멀하게 덮는 제1 배리어 절연막(161), 게이트 트렌치(130T) 내에서 제1 배리어 절연막(161)에 의하여 한정되는 공간을 채우도록 제1 배리어 절연막(161)을 덮는 제1 갭필 절연막(164), 및 제1 게이트 전극(150)의 상면, 제1 배리어 절연막(161)의 상면 및 제1 갭필 절연막(164)의 상면을 덮으며 게이트 트렌치(130T)를 상측 부분을 채우는 제1 수평 커버 절연층(166)을 순차적으로 형성한다.
도 14a, 도 14b, 및 도 15를 함께 참조하면, 게이트 트렌치(130T) 내에 위치하는 한 쌍의 제1 채널층(130), 한 쌍의 제1 게이트 유전막(140), 및 한 쌍의 제1 게이트 전극(150) 중 서로 대응되는 하나의 제1 채널층(130), 하나의 제1 게이트 유전막(140), 및 하나의 제1 게이트 전극(150)을 제거하여, L자 형상의 수직 단면을 가지는 제1 채널층(130), L자 형상의 수직 단면을 가지는 제1 게이트 유전막(140) 및 I자 형상의 수직 단면을 가지는 제1 게이트 전극(150)만을 잔류시킨다.
일부 실시 예에서, 제1 배리어 절연막(161) 중 도전 라인(120)의 상면을 덮는 부분이 제거되어, 제1 수직 커버 절연층(162)이 형성될 수 있고, 제1 갭필 절연막(164)의 적어도 일부분이 제거될 수 있다.
이후, 도전 라인(120)을 덮으며 제1 수평 커버 절연층(166)의 상면과 동일한 수직 레벨에 위치하는 상면을 가지는 제1 충전 절연층(168)을 형성할 수 있다. 일부 실시 예에서, 제1 충전 절연층(168)의 일부분은 제1 갭필 절연막(164)의 적어도 일부분일 수 있다. 복수의 제1 수직 커버 절연층(162), 복수의 제1 수평 커버 절연층(166) 및 제1 충전 절연층(168)을 함께 제1 층간 절연층(160)이라 호칭할 수 있다.
서로 인접하는 한 쌍에 게이트 트렌치(130T) 내에 각각 잔류하여, 복수의 제1 수직 트랜지스터 구조체(TS1) 중 제1 수평 방향(X 방향)으로 인접하는 한 쌍의 제1 수직 트랜지스터 구조체(TS1)는 제1 좌 수직 트랜지스터 구조체(TS1L) 및 제1 우 수직 트랜지스터 구조체(TS1R)이라 호칭할 수 있다.
도 16을 참조하면, 제1 층간 절연층(160)을 관통하여 저면에 도전 라인(120)이 노출되는 복수의 제1 콘택홀(170H)을 형성한다. 예를 들면, 복수의 제1 콘택홀(170H)은 제1 충전 절연층(168)을 관통하여 저면에 도전 라인(120)이 노출되도록 형성할 수 있다. 복수의 제1 콘택홀(170H) 각각은 복수의 제1 수직 트랜지스터 구조체(TS1) 각각에 인접하되, 이격되도록 형성될 수 있다. 예를 들면, 복수의 제1 콘택홀(170H) 각각은, 제1 수평 방향(X 방향)으로 복수의 제1 수직 트랜지스터 구조체(TS1) 각각에 인접하도록 형성될 수 있다.
이후, 복수의 제1 콘택홀(170H)의 내측면을 덮는 복수의 제1 측면 절연층(175)을 형성한 후, 복수의 제1 콘택홀(170H)을 채우는 복수의 제1 연결 콘택(170)을 형성한다. 복수의 제1 측면 절연층(175) 각각은 속이 빈 실린더 형상을 가지도록 형성될 수 있으며, 복수의 제1 연결 콘택(170)은 복수의 제1 측면 절연층(175) 각각의 실린더 형상의 내부를 채우도록 형성될 수 있다. 복수의 제1 연결 콘택(170)과 제1 층간 절연층(160) 사이에는 복수의 제1 측면 절연층(175)이 개재될 수 있다. 예를 들면, 복수의 제1 연결 콘택(170)과 제1 충전 절연층(168) 사이에는 복수의 제1 측면 절연층(175)이 개재될 수 있다.
복수의 제1 연결 콘택(170) 상에 복수의 제1 연결 패드(190)를 형성한다. 복수의 제1 연결 콘택(170)은 복수의 제1 연결 패드(190)와 복수의 도전 라인(120) 사이를 전기적으로 연결할 수 있다. 일부 실시 예에서, 복수의 제1 연결 패드(190)는 복수의 제1 게이트 유전막(140)보다 높은 수직 레벨에 위치하도록 형성될 수 있다. 예를 들면, 복수의 제1 연결 패드(190)의 상면은 복수의 제1 게이트 유전막(140)의 상면보다 높은 수직 레벨에 위치할 수 있다. 일부 실시 예에서, 복수의 제1 연결 패드(190)의 하면은, 제1 충전 절연층(168)의 상면과 동일한 수직 레벨에 위치하도록 형성될 수 있다.
일부 실시 예에서, 복수의 제1 게이트 유전막(140)의 상면, 복수의 제1 수평 커버 절연층(166)의 상면, 제1 충전 절연층(168)의 상면, 복수의 제1 측면 절연층(175)의 상면은 동일 평면을 이룰 수 있다. 예를 들면, 복수의 제1 연결 패드(190)의 하면은, 복수의 제1 게이트 유전막(140)의 상면, 복수의 제1 수평 커버 절연층(166)의 상면, 제1 충전 절연층(168)의 상면, 및 복수의 제1 측면 절연층(175)의 상면과 동일한 수직 레벨에 위치할 수 있다.
도 17을 참조하면, 제1 셀 스택(CS1) 상에, 각각 제2 채널층(230), 제2 게이트 전극(250), 및 제2 채널층(230)과 제2 게이트 전극(250) 사이에 개재되는 제2 게이트 유전막(240)을 포함하는 복수의 제2 수직 트랜지스터 구조체(TS2), 및 복수의 제2 수직 트랜지스터 구조체(TS2)를 감싸며 복수의 제2 수직 커버 절연층(262), 복수의 제2 수평 커버 절연층(266) 및 제2 충전 절연층(268)을 포함하는 제2 층간 절연층(260)을 형성한다.
복수의 제2 수직 트랜지스터 구조체(TS2) 및 제2 층간 절연층(260)은, 도 4a 내지 도 15를 통하여 설명한 복수의 제1 수직 트랜지스터 구조체(TS1) 및 제1 층간 절연층(160)의 제조 방법과 유사하게 형성될 수 있다.
도 18을 참조하면, 제2 층간 절연층(260)을 관통하여 저면에 복수의 제1 채널층(130)이 노출되는 복수의 제2 콘택홀(270H)을 형성한다. 예를 들면, 복수의 제2 콘택홀(270H)은 제2 충전 절연층(268)을 관통하여 저면에 복수의 제1 채널층(130)이 노출되도록 형성할 수 있다. 복수의 제2 콘택홀(270H) 각각은 복수의 제2 수직 트랜지스터 구조체(TS2) 각각에 인접하되, 이격되도록 형성될 수 있다. 예를 들면, 복수의 제2 콘택홀(270H) 각각은, 제1 수평 방향(X 방향)의 반대 방향으로 복수의 제2 수직 트랜지스터 구조체(TS2) 각각에 인접하도록 형성될 수 있다.
일부 실시 에에서, 복수의 제2 콘택홀(270H)은 제2 충전 절연층(268)을 관통하고 제1 충전 절연층(168) 내로 연장되도록 형성되어, 복수의 제2 콘택홀(270H)을 형성하는 과정에서, 복수의 제1 채널층(130)의 상측 일부분이 함께 제거될 수 있다. 일부 실시 예에서, 복수의 제1 채널층(130) 각각의 의 최상단은 복수의 제1 게이트 전극(150)의 최상단보다 낮은 수직 레벨에 위치할 수 있다.
이후, 복수의 제2 콘택홀(270H)의 내측면을 덮는 복수의 제2 측면 절연층(275)을 형성한 후, 복수의 제2 콘택홀(270H)을 채우는 복수의 제2 연결 콘택(270)을 형성한다. 복수의 제2 측면 절연층(275) 각각은 속이 빈 실린더 형상을 가지도록 형성될 수 있으며, 복수의 제2 연결 콘택(270)은 복수의 제2 측면 절연층(275) 각각의 실린더 형상의 내부를 채우도록 형성될 수 있다. 복수의 제2 연결 콘택(270)과 제2 층간 절연층(260) 사이에는 복수의 제2 측면 절연층(275)이 개재될 수 있다. 예를 들면, 복수의 제2 연결 콘택(270)과 제2 충전 절연층(268) 사이에는 복수의 제2 측면 절연층(275)이 개재될 수 있다.
일부 실시 예에서, 복수의 제2 채널층(230)의 상측 일부분을 제거한 후, 복수의 제3 측면 절연층(285) 및 복수의 제3 연결 콘택(280)을 형성할 수 있다. 복수의 제3 연결 콘택(280)은 제2 층간 절연층(260)의 상면으로부터 제2 층간 절연층(260)의 상측 일부분을 관통하여 하면이 복수의 제2 채널층(230)과 연결되도록 형성될 수 있다. 복수의 제3 측면 절연층(285) 각각은 속이 빈 실린더 형상을 가질 수 있으며, 복수의 제3 연결 콘택(280)은 복수의 제3 측면 절연층(285) 각각의 실린더 형상의 내부를 채울 수 있다.
복수의 제2 연결 콘택(270) 및 복수의 제3 연결 콘택(280) 상에 복수의 제2 연결 패드(290)를 형성한다. 복수의 제2 연결 콘택(270)은 복수의 제2 연결 패드(290) 중 일부개와 복수의 제1 채널층(130) 사이를 전기적으로 연결할 수 있고, 복수의 제3 연결 콘택(280)은 복수의 제2 연결 패드(290) 중 다른 일부개와 복수의 제2 채널층(230) 사이를 전기적으로 연결할 수 있다. 일부 실시 예에서, 복수의 제2 연결 패드(290)는 복수의 제2 게이트 유전막(240)보다 높은 수직 레벨에 위치하도록 형성될 수 있다. 예를 들면, 복수의 제2 연결 패드(290)의 상면은 복수의 제2 게이트 유전막(240)의 상면보다 높은 수직 레벨에 위치할 수 있다. 일부 실시 예에서, 복수의 제2 연결 패드(290)의 하면은, 제2 충전 절연층(268)의 상면과 동일한 수직 레벨에 위치하도록 형성될 수 있다.
일부 실시 예에서, 복수의 제2 게이트 유전막(240)의 상면, 복수의 제2 수평 커버 절연층(266)의 상면, 제2 충전 절연층(268)의 상면, 복수의 제2 측면 절연층(275)의 상면, 및 복수의 제3 측면 절연층(285)의 상면은 동일 평면을 이룰 수 있다. 예를 들면, 복수의 제2 연결 패드(290)의 하면은, 복수의 제2 게이트 유전막(240)의 상면, 복수의 제2 수평 커버 절연층(266)의 상면, 제2 충전 절연층(268)의 상면, 복수의 제2 측면 절연층(275)의 상면 및 복수의 제3 측면 절연층(285)의 상면과 동일한 수직 레벨에 위치할 수 있다.
이후 도 1에 보인, 복수의 제2 연결 패드(290)의 주위를 포위하는 지지 절연막(400), 및 복수의 제2 연결 패드(290) 상에 배치되는 복수의 커패시터 구조체(500)를 형성하여, 반도체 메모리 장치(1)를 형성할 수 있다.
도 19는 본 발명의 예시적인 실시 예들에 따른 반도체 메모리 장치를 나타내는 단면도이고, 도 20a 및 도 20b는 본 발명의 예시적인 실시 예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 19, 도 20a, 및 도 20b는 X-Z면을 나타내는 단면도이다. 도 19, 도 20a, 및 도 20b에서, 도 1 내지 도 18과 동일한 부재 번호는 동일한 부재를 나타내며, 도 1 내지 도 18과 중복되는 내용은 생략될 수 있다.
도 19를 참조하면, 본 발명에 따른 반도체 메모리 장치(2)는 기판(100), 라인간 절연막(110), 라인간 절연막(110) 상에 복수의 도전 라인(120), 라인간 절연막(110) 및 도전 라인(120) 상에 제1 셀 스택(CS1a), 제1 셀 스택(CS1a) 상에 제2 셀 스택(CS2a), 그리고 제2 셀 스택(CS2a)상에 복수의 커패시터 구조체(500)를 포함할 수 있다.
반도체 메모리 장치(2)는 복수의 수직 트랜지스터 구조체 및 복수의 연결 콘택을 포함할 수 있다. 상기 복수의 수직 트랜지스터 구조체 중 하나와 복수의 커패시터 구조체(500) 중 하나는 메모리 셀을 구성할 수 있어, 반도체 메모리 장치(2)는 상기 복수의 수직 트랜지스터 구조체와 복수의 커패시터 구조체(500)가 구성하는 복수의 메모리 셀을 포함할 수 있다. 상기 복수의 수직 트랜지스터 구조체 중 하나와 상기 복수의 연결 콘택 중 하나는 도전 라인(120)과 하부 전극(510) 사이에서 직렬로 연결될 수 있다. 상기 복수의 수직 트랜지스터 구조체 중 하나와 상기 복수의 연결 콘택 중 하나는, 도전 라인(120)과 하부 전극(510) 사이에서 수직 방향(Z 방향)을 따라서 배치되어, 수직 방향(Z 방향)으로 적어도 일부분이 중첩될 수 있다. 상기 복수의 수직 트랜지스터 구조체는 복수의 제1 수직 트랜지스터 구조체(TS1a) 및 복수의 제2 수직 트랜지스터 구조체(TS2a)를 포함할 수 있다. 상기 복수의 연결 콘택은 복수의 제1 연결 콘택(170)과 복수의 제2 연결 콘택(270)을 포함할 수 있다.
제1 셀 스택(CS1a)은 복수의 제1 수직 트랜지스터 구조체(TS1a)와 복수의 제1 연결 콘택(170)을 포함할 수 있고, 제2 셀 스택(CS2a)은 복수의 제2 수직 트랜지스터 구조체(TS2a)와 복수의 제2 연결 콘택(270)을 포함할 수 있다. 도전 라인(120)과 커패시터 구조체(500) 사이에는, 제1 수직 트랜지스터 구조체(TS1a)와 제2 연결 콘택(270) 또는 제1 연결 콘택(170)과 제2 수직 트랜지스터 구조체(TS2a)가 개재될 수 있다. 복수의 커패시터 구조체(500) 중 일부개 각각은 제1 수직 트랜지스터 구조체(TS1a)와 제2 연결 콘택(270)을 통하여 복수의 도전 라인(120) 중 어느 하나와 연결될 수 있고, 복수의 커패시터 구조체(500) 중 다른 일부개 각각은 제1 연결 콘택(170)과 제2 수직 트랜지스터 구조체(TS2a)를 통하여 복수의 도전 라인(120) 중 어느 하나와 연결될 수 있다.
제1 수직 트랜지스터 구조체(TS1a)는 제1 채널층(130), 제1 게이트 전극(150), 및 제1 채널층(130)과 제1 게이트 전극(150) 사이에 개재되는 제1 게이트 유전막(140)을 포함할 수 있다. 제2 수직 트랜지스터 구조체(TS2a)는 제2 채널층(230), 제2 게이트 전극(250), 및 제2 채널층(230)과 제2 게이트 전극(250) 사이에 개재되는 제2 게이트 유전막(240)을 포함할 수 있다.
복수의 제1 수직 트랜지스터 구조체(TS1a) 중 제1 수평 방향(X 방향)으로 인접하는 한 쌍의 제1 수직 트랜지스터 구조체(TS1a)는 제1 좌 수직 트랜지스터 구조체(TS1La) 및 제1 우 수직 트랜지스터 구조체(TS1Ra)이라 호칭할 수 있다. 제1 좌 수직 트랜지스터 구조체(TS1La)와 제1 우 수직 트랜지스터 구조체(TS1Ra)는 제1 수평 방향(X 방향)을 따라서, 수직 방향(Z 방향)을 기준으로 대체로 거울 대칭의 수직 단면을 가질 수 있다. 제1 좌 수직 트랜지스터 구조체(TS1La)가 포함하는 제1 채널층(130) 및 제1 게이트 유전막(140)은 L자 형상의 수직 단면의 수직 단면을 가질 수 있고, 제1 우 수직 트랜지스터 구조체(TS1Ra)가 포함하는 제1 채널층(130) 및 제1 게이트 유전막(140)은 역의 L자 형상의 수직 단면의 수직 단면을 가질 수 있다. 제1 좌 수직 트랜지스터 구조체(TS1La)에 대응하는 제1 연결 콘택(170)은, 제1 좌 수직 트랜지스터 구조체(TS1La)로부터 제1 수평 방향(X 방향)에 인접하도록 배치될 수 있고, 제1 우 수직 트랜지스터 구조체(TS1Ra)에 대응하는 제1 연결 콘택(170)은, 제1 우 수직 트랜지스터 구조체(TS1Ra)로부터 제1 수평 방향(X 방향)의 반대 방향에 인접하도록 배치될 수 있다.
복수의 제2 수직 트랜지스터 구조체(TS2a) 중 제1 수평 방향(X 방향)으로 인접하는 한 쌍의 제2 수직 트랜지스터 구조체(TS2a)는 제2 좌 수직 트랜지스터 구조체(TS2La) 및 제2 우 수직 트랜지스터 구조체(TS2La)이라 호칭할 수 있다. 제2 좌 수직 트랜지스터 구조체(TS2La)와 제2 우 수직 트랜지스터 구조체(TS2Ra)는 제1 수평 방향(X 방향)을 따라서, 수직 방향(Z 방향)을 기준으로 대체로 거울 대칭의 수직 단면을 가질 수 있다. 제2 좌 수직 트랜지스터 구조체(TS2La)가 포함하는 제2 채널층(230) 및 제2 게이트 유전막(240)은 역의 L자 형상의 수직 단면의 수직 단면을 가질 수 있고, 제2 우 수직 트랜지스터 구조체(TS2La)가 포함하는 제2 채널층(230) 및 제2 게이트 유전막(240)은 L자 형상의 수직 단면의 수직 단면을 가질 수 있다.
제2 좌 수직 트랜지스터 구조체(TS2La)에 대응하는 제2 연결 콘택(270)은, 제2 좌 수직 트랜지스터 구조체(TS2La)로부터 제1 수평 방향(X 방향)의 반대 방향에 인접하도록 배치될 수 있고, 제2 우 수직 트랜지스터 구조체(TS2La)에 대응하는 제2 연결 콘택(270)은, 제2 우 수직 트랜지스터 구조체(TS2La)로부터 제1 수평 방향(X 방향)에 인접하도록 배치될 수 있다. 제2 좌 수직 트랜지스터 구조체(TS2La) 및 이에 대응하는 제2 연결 콘택(270)은, 제1 좌 수직 트랜지스터 구조체(TS1La) 및 이에 대응하는 제1 연결 콘택(170) 상에 배치될 수 있고, 제2 우 수직 트랜지스터 구조체(TS2La) 및 이에 대응하는 제2 연결 콘택(270)은, 제1 우 수직 트랜지스터 구조체(TS1Ra) 및 이에 대응하는 제1 연결 콘택(170) 상에 배치될 수 있다.
예를 들면, 한 쌍의 제1 수직 트랜지스터 구조체(TS1a), 즉 제1 좌 수직 트랜지스터 구조체(TS1La)와 제1 우 수직 트랜지스터 구조체(TS1Ra) 사이에는, 한 쌍의 제2 수직 트랜지스터 구조체(TS2a), 즉 제2 좌 수직 트랜지스터 구조체(TS2La) 및 제2 우 수직 트랜지스터 구조체(TS2La)와 연결되는 한 쌍의 제1 연결 콘택(170)이 배치될 수 있다. 예를 들면, 한 쌍의 제1 수직 트랜지스터 구조체(TS1a), 즉 제1 좌 수직 트랜지스터 구조체(TS1La)와 제1 우 수직 트랜지스터 구조체(TS1Ra)와 연결되는 한 쌍의 제2 연결 콘택(270) 사이에는, 한 쌍의 제1 연결 콘택(170)과 연결되는 한 쌍의 제2 수직 트랜지스터 구조체(TS2a), 즉 제2 좌 수직 트랜지스터 구조체(TS2La) 및 제2 우 수직 트랜지스터 구조체(TS2La)가 배치될 수 있다.
도 20a를 참조하면, 내부에 게이트 트렌치(130T)가 한정되며 U자 형상의 수직 단면을 가지는 복수의 제1 채널층(130)을 형성한다. U자 형상의 수직 단면을 가지는 복수의 제1 채널층(130) 내부에는 게이트 트렌치(130T)가 한정될 수 있다. 복수의 제1 채널층(130)은 도 2a 내지 도 11b를 참조하되, 복수의 분리 절연막(115)이 도 5a에 보인 채널 트렌치(115O)보다 제1 수평 방향(X 방향)으로 수평 폭이 큰 채널 트렌치(115Oa)를 가지도록 하여 형성할 수 있다.
도 20a 및 도 20b를, 도 12a 내지 도 13b와 함께 참조하면, 게이트 트렌치(130T)의 내측면 및 저면을 덮는 제1 예비 게이트 유전막(140P), 및 제1 예비 게이트 전극(150P)을 순차적으로 형성하고, 복수의 분리 절연막(115)의 상면, 복수의 제1 채널층(130)의 최상단의 상면, 및 복수의 게이트 트렌치(130T)의 저면의 일부분을 덮는 제1 예비 게이트 유전막(140P)의 일부분, 및 제1 예비 게이트 전극(150P)의 일부분을 제거하여, 제1 게이트 유전막(140) 및 제1 게이트 전극(150)을 형성한다. 게이트 트렌치(130T)의 저면의 일부분을 덮는 제1 예비 게이트 유전막(140P)의 일부분, 및 제1 예비 게이트 전극(150P)의 일부분을 제거된 후, 게이트 트렌치(130T)의 저면에 노출되는 제1 채널층(130)의 일부분을 제거하여, 도전 라인(120)의 상면의 일부분이 노출될 수 있으며, U자 형상의 수직 단면을 가지는 복수의 제1 채널층(130) 각각은 L자 형상의 수직 단면 및 역의 L자 형상의 수직 단면을 가지는 한 쌍의 제1 채널층(130)으로 분리될 수 있다. 제1 게이트 유전막(140)은 게이트 트렌치(130T) 내에서 한 쌍의 제1 채널층(130)의 측면 및 상면을 덮는 L자 형상의 수직 단면과 역의 L자 형상의 수직 단면을 가지는 한 쌍이 형성될 수 있고, 제1 게이트 전극(150)은 게이트 트렌치(130T) 내에서 한 쌍의 제1 게이트 유전막(140)을 덮으며 수직 방향(Z 방향)으로 연장되는 I자 형상의 수직 단면을 가지도록 한 쌍이 형성될 수 있다.
하나의 게이트 트렌치(130T) 내에는 한 쌍의 제1 수직 트랜지스터 구조체(TS1a)가 배치될 수 있으며, 한 쌍의 제1 수직 트랜지스터 구조체(TS1a)는 제1 좌 수직 트랜지스터 구조체(TS1La) 및 제1 우 수직 트랜지스터 구조체(TS1Ra)를 포함할 수 있다. 이후, 하나의 게이트 트렌치(130T) 내에는 한 쌍의 제1 수직 트랜지스터 구조체(TS1a) 중 하나를 제거하지 않고, 도 16 내지 도 18을 참조하여, 도 19에 보인 반도체 메모리 장치(2)를 형성할 수 있다.
도 21은 본 발명의 예시적인 실시 예들에 따른 반도체 메모리 장치를 나타내는 단면도이다. 도 21에서, 도 1 내지 도 20b와 동일한 부재 번호는 동일한 부재를 나타내며, 도 1 내지 도 20b와 중복되는 내용은 생략될 수 있다.
도 21을 참조하면, 본 발명에 따른 반도체 메모리 장치(3)는 기판(100), 라인간 절연막(110), 라인간 절연막(110) 상에 복수의 도전 라인(120), 라인간 절연막(110) 및 도전 라인(120) 상에 제1 셀 스택(CS1b), 제1 셀 스택(CS1b) 상에 제2 셀 스택(CS2b), 그리고 제2 셀 스택(CS2b) 상에 복수의 커패시터 구조체(500)를 포함할 수 있다.
반도체 메모리 장치(3)는 복수의 수직 트랜지스터 구조체 및 복수의 연결 콘택을 포함할 수 있다. 상기 복수의 수직 트랜지스터 구조체 중 하나와 복수의 커패시터 구조체(500) 중 하나는 메모리 셀을 구성할 수 있어, 반도체 메모리 장치(3)는 상기 복수의 수직 트랜지스터 구조체와 복수의 커패시터 구조체(500)가 구성하는 복수의 메모리 셀을 포함할 수 있다. 상기 복수의 수직 트랜지스터 구조체 중 하나와 상기 복수의 연결 콘택 중 하나는 도전 라인(120)과 하부 전극(510) 사이에서 직렬로 연결될 수 있다. 상기 복수의 수직 트랜지스터 구조체 중 하나와 상기 복수의 연결 콘택 중 하나는, 도전 라인(120)과 하부 전극(510) 사이에서 수직 방향(Z 방향)을 따라서 배치되어, 수직 방향(Z 방향)으로 적어도 일부분이 중첩될 수 있다. 상기 복수의 수직 트랜지스터 구조체는 복수의 제1 수직 트랜지스터 구조체(TS1b) 및 복수의 제2 수직 트랜지스터 구조체(TS2b)를 포함할 수 있다. 상기 복수의 연결 콘택은 복수의 제1 연결 콘택(170)과 복수의 제2 연결 콘택(270)을 포함할 수 있다.
제1 셀 스택(CS1b)은 복수의 제1 수직 트랜지스터 구조체(TS1b)와 복수의 제1 연결 콘택(170)을 포함할 수 있고, 제2 셀 스택(CS2b)은 복수의 제2 수직 트랜지스터 구조체(TS2b)와 복수의 제2 연결 콘택(270)을 포함할 수 있다. 도전 라인(120)과 커패시터 구조체(500) 사이에는, 제1 수직 트랜지스터 구조체(TS1b)와 제2 연결 콘택(270) 또는 제1 연결 콘택(170)과 제2 수직 트랜지스터 구조체(TS2b)가 개재될 수 있다. 복수의 커패시터 구조체(500) 중 일부개 각각은 제1 수직 트랜지스터 구조체(TS1b)와 제2 연결 콘택(270)을 통하여 복수의 도전 라인(120) 중 어느 하나와 연결될 수 있고, 복수의 커패시터 구조체(500) 중 다른 일부개 각각은 제1 연결 콘택(170)과 제2 수직 트랜지스터 구조체(TS2b)를 통하여 복수의 도전 라인(120) 중 어느 하나와 연결될 수 있다.
제1 수직 트랜지스터 구조체(TS1b)는 제1 채널층(130), 제1 게이트 전극(150), 및 제1 채널층(130)과 제1 게이트 전극(150) 사이에 개재되는 제1 게이트 유전막(140)을 포함할 수 있다. 제2 수직 트랜지스터 구조체(TS2b)는 제2 채널층(230), 제2 게이트 전극(250), 및 제2 채널층(230)과 제2 게이트 전극(250) 사이에 개재되는 제2 게이트 유전막(240)을 포함할 수 있다.
복수의 제1 수직 트랜지스터 구조체(TS1b) 중 제1 수평 방향(X 방향)으로 인접하는 한 쌍의 제1 수직 트랜지스터 구조체(TS1b)는 제1 좌 수직 트랜지스터 구조체(TS1Lb) 및 제1 우 수직 트랜지스터 구조체(TS1Rb)이라 호칭할 수 있다. 제1 좌 수직 트랜지스터 구조체(TS1Lb)와 제1 우 수직 트랜지스터 구조체(TS1Rb)는 제1 수평 방향(X 방향)을 따라서, 수직 방향(Z 방향)을 기준으로 대체로 거울 대칭의 수직 단면을 가질 수 있다. 제1 좌 수직 트랜지스터 구조체(TS1Lb)가 포함하는 제1 채널층(130) 및 제1 게이트 유전막(140)은 L자 형상의 수직 단면의 수직 단면을 가질 수 있고, 제1 우 수직 트랜지스터 구조체(TS1Rb)가 포함하는 제1 채널층(130) 및 제1 게이트 유전막(140)은 역의 L자 형상의 수직 단면의 수직 단면을 가질 수 있다. 제1 좌 수직 트랜지스터 구조체(TS1Lb)에 대응하는 제1 연결 콘택(170)은, 제1 좌 수직 트랜지스터 구조체(TS1Lb)로부터 제1 수평 방향(X 방향)에 인접하도록 배치될 수 있고, 제1 우 수직 트랜지스터 구조체(TS1Rb)에 대응하는 제1 연결 콘택(170)은, 제1 우 수직 트랜지스터 구조체(TS1Rb)로부터 제1 수평 방향(X 방향)의 반대 방향에 인접하도록 배치될 수 있다.
복수의 제2 수직 트랜지스터 구조체(TS2b) 중 제1 수평 방향(X 방향)으로 인접하는 한 쌍의 제2 수직 트랜지스터 구조체(TS2b)는 제2 좌 수직 트랜지스터 구조체(TS2Lb) 및 제2 우 수직 트랜지스터 구조체(TS2Lb)이라 호칭할 수 있다. 제2 좌 수직 트랜지스터 구조체(TS2Lb)와 제2 우 수직 트랜지스터 구조체(TS2Rb)는 제1 수평 방향(X 방향)을 따라서, 수직 방향(Z 방향)을 기준으로 대체로 거울 대칭의 수직 단면을 가질 수 있다. 제2 좌 수직 트랜지스터 구조체(TS2Lb)가 포함하는 제2 채널층(230) 및 제2 게이트 유전막(240)은 L자 형상의 수직 단면의 수직 단면을 가질 수 있고, 제2 우 수직 트랜지스터 구조체(TS2Lb)가 포함하는 제2 채널층(230) 및 제2 게이트 유전막(240)은 역의 L자 형상의 수직 단면의 수직 단면을 가질 수 있다. 제2 좌 수직 트랜지스터 구조체(TS2Lb)에 대응하는 제2 연결 콘택(270)은, 제2 좌 수직 트랜지스터 구조체(TS2Lb)로부터 제1 수평 방향(X 방향)의 반대 방향에 인접하도록 배치될 수 있고, 제2 우 수직 트랜지스터 구조체(TS2Lb)에 대응하는 제2 연결 콘택(270)은, 제2 우 수직 트랜지스터 구조체(TS2Lb)로부터 제1 수평 방향(X 방향)에 인접하도록 배치될 수 있다. 제2 좌 수직 트랜지스터 구조체(TS2Lb) 및 이에 대응하는 제2 연결 콘택(270)은, 제1 좌 수직 트랜지스터 구조체(TS1Lb) 및 이에 대응하는 제1 연결 콘택(170) 상에 배치될 수 있고, 제2 우 수직 트랜지스터 구조체(TS2Lb) 및 이에 대응하는 제2 연결 콘택(270)은, 제1 우 수직 트랜지스터 구조체(TS1Rb) 및 이에 대응하는 제1 연결 콘택(170) 상에 배치될 수 있다.
제1 좌 수직 트랜지스터 구조체(TS1Lb)가 포함하는 제1 채널층(130) 및 제1 게이트 유전막(140)과 제2 좌 수직 트랜지스터 구조체(TS2Lb)가 포함하는 제2 채널층(230) 및 제2 게이트 유전막(240)은 대체로 동일한 형상의 수직 단면, 예를 들면, L자 형상의 수직 단면을 가질 수 있다. 제1 우 수직 트랜지스터 구조체(TS1Rb)가 포함하는 제1 채널층(130) 및 제1 게이트 유전막(140)과 제2 우 수직 트랜지스터 구조체(TS2Lb)가 포함하는 제2 채널층(230) 및 제2 게이트 유전막(240)은 대체로 동일한 형상의 수직 단면, 예를 들면, 역의 L자 형상의 수직 단면을 가질 수 있다.
도 21에는, 제1 좌 수직 트랜지스터 구조체(TS1Lb) 및 제1 우 수직 트랜지스터 구조체(TS1Rb) 각각의 제1 수평부들이 제1 수직부들보다 인접하고, 제2 좌 수직 트랜지스터 구조체(TS2Lb) 및 제2 우 수직 트랜지스터 구조체(TS2Lb) 각각의 제2 수평부들이 제2 수직부들보다 인접한 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 제1 좌 수직 트랜지스터 구조체(TS1Lb) 및 제1 우 수직 트랜지스터 구조체(TS1Rb) 각각의 제1 수직부들이 제1 수평부들보다 인접하고, 제2 좌 수직 트랜지스터 구조체(TS2Lb) 및 제2 우 수직 트랜지스터 구조체(TS2Lb) 각각의 제2 수직부들이 제2 수평부들보다 인접할 수도 있다.
도 22는 본 발명의 예시적인 실시 예들에 따른 반도체 메모리 장치를 나타내는 단면도이다. 도 22에서, 도 1 내지 도 21과 동일한 부재 번호는 동일한 부재를 나타내며, 도 1 내지 도 21과 중복되는 내용은 생략될 수 있다.
도 22를 참조하면, 본 발명에 따른 반도체 메모리 장치(1a)는 기판(100), 라인간 절연막(110), 라인간 절연막(110) 상에 복수의 도전 라인(120), 라인간 절연막(110) 및 도전 라인(120) 상에 제1 셀 스택(CS1c), 제1 셀 스택(CS1c) 상에 제2 셀 스택(CS2c), 그리고 제2 셀 스택(CS2c)상에 복수의 커패시터 구조체(500)를 포함할 수 있다.
제1 셀 스택(CS1c)은 복수의 제1 연결 콘택(170a) 상에 배치되는 복수의 제1 연결 패드(190a)를 포함할 수 있다. 복수의 제1 연결 콘택(170a)은 복수의 제1 연결 패드(190a)와 복수의 도전 라인(120) 사이를 전기적으로 연결할 수 있다. 복수의 제1 연결 콘택(170a)과 제1 층간 절연층(160) 사이에는 복수의 제1 측면 절연층(175a)이 개재될 수 있다. 일부 실시 예에서, 복수의 제1 측면 절연층(175a)은 복수의 제1 연결 패드(190a)의 측면 중 적어도 일부를 덮을 수 있다. 복수의 제1 연결 패드(190a) 상에는 복수의 제2 채널층(230)이 배치될 수 있다.
복수의 제1 연결 패드(190a)의 상면은 복수의 제1 게이트 유전막(140)의 상면과 동일한 수직 레벨에 위치할 수 있다. 일부 실시 예에서, 복수의 제1 게이트 유전막(140)의 상면, 복수의 제1 수평 커버 절연층(166)의 상면, 제1 충전 절연층(168)의 상면, 복수의 제1 측면 절연층(175a)의 상면, 및 복수의 제1 연결 패드(190a)의 상면은 동일 평면을 이룰 수 있다.
도 23은 본 발명의 예시적인 실시 예들에 따른 반도체 메모리 장치를 나타내는 단면도이다. 도 23에서, 도 1 내지 도 18과 동일한 부재 번호는 동일한 부재를 나타내며, 도 1 내지 도 18과 중복되는 내용은 생략될 수 있다.
도 23을 참조하면, 본 발명에 따른 반도체 메모리 장치(1b)는 기판(100), 라인간 절연막(110), 라인간 절연막(110) 상에 복수의 도전 라인(120), 라인간 절연막(110) 및 도전 라인(120) 상에 제1 셀 스택(CS1d), 제1 셀 스택(CS1d) 상에 제2 셀 스택(CS2d), 그리고 제2 셀 스택(CS2d)상에 복수의 커패시터 구조체(500)를 포함할 수 있다.
반도체 메모리 장치(1b)는 복수의 수직 트랜지스터 구조체 및 복수의 연결 콘택을 포함할 수 있다. 상기 복수의 수직 트랜지스터 구조체 중 하나와 복수의 커패시터 구조체(500) 중 하나는 메모리 셀을 구성할 수 있어, 반도체 메모리 장치(1b)는 상기 복수의 수직 트랜지스터 구조체와 복수의 커패시터 구조체(500)가 구성하는 복수의 메모리 셀을 포함할 수 있다. 상기 복수의 수직 트랜지스터 구조체 중 하나와 상기 복수의 연결 콘택 중 하나는 도전 라인(120)과 하부 전극(510) 사이에서 직렬로 연결될 수 있다. 상기 복수의 수직 트랜지스터 구조체 중 하나와 상기 복수의 연결 콘택 중 하나는, 도전 라인(120)과 하부 전극(510) 사이에서 수직 방향(Z 방향)을 따라서 배치되어, 수직 방향(Z 방향)으로 적어도 일부분이 중첩될 수 있다. 상기 복수의 수직 트랜지스터 구조체는 복수의 제1 수직 트랜지스터 구조체(TS1d) 및 복수의 제2 수직 트랜지스터 구조체(TS2d)를 포함할 수 있다. 상기 복수의 연결 콘택은 복수의 제1 연결 콘택(170)과 복수의 제2 연결 콘택(270)을 포함할 수 있다.
제1 셀 스택(CS1d)은 복수의 제1 수직 트랜지스터 구조체(TS1d)와 복수의 제1 연결 콘택(170)을 포함할 수 있고, 제2 셀 스택(CS2d)은 복수의 제2 수직 트랜지스터 구조체(TS2d)와 복수의 제2 연결 콘택(270)을 포함할 수 있다. 도전 라인(120)과 커패시터 구조체(500) 사이에는, 제1 수직 트랜지스터 구조체(TS1d)와 제2 연결 콘택(270) 또는 제1 연결 콘택(170)과 제2 수직 트랜지스터 구조체(TS2d)가 개재될 수 있다. 복수의 커패시터 구조체(500) 중 일부개 각각은 제1 수직 트랜지스터 구조체(TS1d)와 제2 연결 콘택(270)을 통하여 복수의 도전 라인(120) 중 어느 하나와 연결될 수 있고, 복수의 커패시터 구조체(500) 중 다른 일부개 각각은 제1 연결 콘택(170)과 제2 수직 트랜지스터 구조체(TS2d)를 통하여 복수의 도전 라인(120) 중 어느 하나와 연결될 수 있다.
제1 수직 트랜지스터 구조체(TS1d)는 제1 채널층(130d), 제1 게이트 전극(150d), 및 제1 채널층(130d)과 제1 게이트 전극(150d) 사이에 개재되는 제1 게이트 유전막(140d)을 포함할 수 있다. 제2 수직 트랜지스터 구조체(TS2d)는 제2 채널층(230d), 제2 게이트 전극(250d), 및 제2 채널층(230d)과 제2 게이트 전극(250d) 사이에 개재되는 제2 게이트 유전막(240d)을 포함할 수 있다.
복수의 제1 채널층(130d) 각각은 I자 형상의 수직 단면의 수직 단면을 가질 수 있다. 복수의 제2 채널층(230d) 각각은 I자 형상의 수직 단면의 수직 단면을 가질 수 있다. 제1 채널층(130d)은 도 1에 보인 제1 채널층(130)이 포함하는 제1 수직부(130V) 및 제1 수평부(130H) 중 제1 수직부(130V)만 포함할 수 있고, 제2 채널층(230d)은 도 1에 보인 제2 채널층(230)이 포함하는 제2 수직부(230V) 및 제2 수평부(230H) 중 제2 수직부(230V)만 포함할 수 있다.
제1 게이트 유전막(140d)은 I자 형상의 수직 단면을 이루는 하나의 제1 채널층(130d)의 측면 및 도전 라인(120)의 상면을 따라서, L자 형상의 수직 단면을 가지며 배치될 수 있다. 제1 게이트 유전막(140d)은 도전 라인(120) 상에서 제1 수평 방향(X 방향)으로 연장되는 제1 절연 수평부(140H) 및 제1 절연 수평부(140H)로부터 수직 방향(Z 방향)으로 제1 채널층(130d)의 측면을 따라 연장되는 제1 절연 수직부(140V)를 포함할 수 있다. 예를 들면, 제1 게이트 유전막(140d)의 제1 절연 수평부(140H)는 제1 절연 수직부(140V)로부터 제1 수평 방향(X 방향)으로 연장될 수 있다.
제1 게이트 전극(150d)은 제1 게이트 유전막(140d) 상에 형성될 수 있다. 제1 게이트 전극(150d)은 제1 게이트 유전막(140d)을 덮으며 수직 방향(Z 방향)으로 연장될 수 있다. 제1 게이트 전극(150d)은 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 제1 게이트 전극(150d)은 L자 형상의 수직 단면을 이루는 제1 게이트 유전막(140d)의 내측 표면을 덮으며, I자 형상의 수직 단면을 가지며 배치될 수 있다. 예를 들면, 제1 게이트 전극(150d)은, 제1 게이트 유전막(140d)의 제1 절연 수평부(140H)를 덮고, 수직 방향(Z 방향)으로 제1 게이트 유전막(140d)의 제1 절연 수직부(140V)를 덮으며 연장될 수 있다.
제2 게이트 유전막(240d)은 I자 형상의 수직 단면을 이루는 하나의 제2 채널층(230d)의 측면 및 제1 연결 패드(190)의 상면을 따라서, L자 형상의 수직 단면을 가지며 배치될 수 있다. 제2 게이트 유전막(240d)은 제1 연결 패드(190) 상에서 제1 수평 방향(X 방향)으로 연장되는 제2 절연 수평부(240H) 및 제2 절연 수평부(240H)로부터 수직 방향(Z 방향)으로 제2 채널층(230d)의 측면을 따라 연장되는 제2 절연 수직부(240V)를 포함할 수 있다. 예를 들면, 제2 게이트 유전막(240d)의 제2 절연 수평부(240H)는 제2 절연 수직부(240V)로부터 제1 수평 방향(X 방향)으로 연장될 수 있다.
제2 게이트 전극(250d)은 제2 게이트 유전막(240d) 상에 형성될 수 있다. 제2 게이트 전극(250d)은 제2 게이트 유전막(240d)을 덮으며 수직 방향(Z 방향)으로 연장될 수 있다. 제2 게이트 전극(250d)은 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 제2 게이트 전극(250d)은 L자 형상의 수직 단면을 이루는 제2 게이트 유전막(240d)의 내측 표면을 덮으며, I자 형상의 수직 단면을 가지며 배치될 수 있다. 예를 들면, 제2 게이트 전극(250d)은, 제2 게이트 유전막(240d)의 제2 절연 수평부(240H)를 덮고, 수직 방향(Z 방향)으로 제2 게이트 유전막(240d)의 제2 절연 수직부(240V)를 덮으며 연장될 수 있다.
도 24는 본 발명의 예시적인 실시 예들에 따른 반도체 메모리 장치를 나타내는 단면도이다. 도 24에서, 도 1 내지 도 23과 동일한 부재 번호는 동일한 부재를 나타내며, 도 1 내지 도 23과 중복되는 내용은 생략될 수 있다.
도 24를 참조하면, 본 발명에 따른 반도체 메모리 장치(4)는 기판(100), 라인간 절연막(110), 라인간 절연막(110) 상에 복수의 도전 라인(120), 라인간 절연막(110) 및 도전 라인(120) 상에 제1 셀 스택(CS1e), 제1 셀 스택(CS1e) 상에 제2 셀 스택(CS2e), 제2 셀 스택(CS2e)상에 제3 셀 스택(CS3e), 그리고 제3 셀 스택(CS3e) 상에 복수의 커패시터 구조체(500)를 포함할 수 있다.
제1 셀 스택(CS1e)은 복수의 제1 수직 트랜지스터 구조체(TS1)를 포함할 수 있고, 제2 셀 스택(CS2e)은 복수의 제2 수직 트랜지스터 구조체(TS2)를 포함할 수 있고, 제3 셀 스택(CS3e)은 복수의 제3 수직 트랜지스터 구조체(TS3)를 포함할 수 있다.
제1 수직 트랜지스터 구조체(TS1)는 제1 채널층(130), 제1 게이트 전극(150), 및 제1 채널층(130)과 제1 게이트 전극(150) 사이에 개재되는 제1 게이트 유전막(140)을 포함할 수 있다. 제2 수직 트랜지스터 구조체(TS2)는 제2 채널층(230), 제2 게이트 전극(250), 및 제2 채널층(230)과 제2 게이트 전극(250) 사이에 개재되는 제2 게이트 유전막(240)을 포함할 수 있다. 제3 수직 트랜지스터 구조체(TS3)는 제3 채널층(330), 제3 게이트 전극(350), 및 제3 채널층(330)과 제3 게이트 전극(350) 사이에 개재되는 제3 게이트 유전막(340)을 포함할 수 있다.
제1 채널층(130)은 도전 라인(120) 상에 배치될 수 있고, 제2 채널층(230)은 제1 연결 패드(190) 상에 배치될 수 있고, 제3 채널층(330)은 제2 연결 패드(290) 상에 배치될 수 있고, 복수의 하부 전극(510)은 복수의 제3 연결 패드(390) 상에 배치될 수 있다.
제1 연결 콘택(170a)은 도전 라인(120)과 제1 연결 패드(190) 사이를 전기적으로 연결할 수 있다. 제2 연결 콘택(270a)은 제1 채널층(130)과 제3 연결 패드(390) 사이를 전기적으로 연결할 수 있다. 제3 연결 콘택(370)은 제2 채널층(230)과 제3 연결 패드(390) 사이를 전기적으로 연결할 수 있다. 제4 연결 콘택(170b)은 도전 라인(120)과 제2 연결 패드(290) 사이를 전기적으로 연결할 수 있다. 제5 연결 콘택(380)은 제3 채널층(330)과 제3 연결 패드(390) 사이를 전기적으로 연결할 수 있다.
제1 층간 절연층(160)은, 제1 수직 트랜지스터 구조체(TS1), 제1 연결 콘택(170a)을 감싸고, 제4 연결 콘택(170b)의 하측 부분을 감쌀 수 있다. 제2 층간 절연층(260)은, 제2 수직 트랜지스터 구조체(TS2)를 감싸고, 제2 연결 콘택(270a)의 하측 부분 및 제4 연결 콘택(170b)의 상측 부분을 감쌀 수 있다. 제3 층간 절연층(360)은, 제3 수직 트랜지스터 구조체(TS3), 제3 연결 콘택(370), 및 제5 연결 콘택(380)을 감싸고, 제3 연결 콘택(270a)의 상측 부분을 감쌀 수 있다.
도 24에는 제1 수직 트랜지스터 구조체(TS1)가 포함하는 제1 채널층(130) 및 제1 게이트 유전막(140)은 L자 형상의 수직 단면을 가지고, 제2 수직 트랜지스터 구조체(TS2)가 포함하는 제2 채널층(230) 및 제2 게이트 유전막(240)은 역의 L자 형상의 수직 단면을 가지고, 제3 수직 트랜지스터 구조체(TS3)가 포함하는 제3 채널층(330) 및 제3 게이트 유전막(340)은 L자 형상의 수직 단면을 가지는 것으로 도시되었으나, 이에 한정되지 않으면, 도 1 내지 도 23을 참조하여, 제1 수직 트랜지스터 구조체(TS1), 제2 수직 트랜지스터 구조체(TS2), 및 제3 수직 트랜지스터 구조체(TS3)의 형상을 다양하게 변형될 수 있다.
또한 도 24에는 반도체 메모리 장치(4)가 각각 복수의 수직 트랜지스터 구조체를 포함하는 3개의 적층된 셀 스택, 즉, 제1 셀 스택(CS1e), 제2 셀 스택(CS2e), 및 제3 셀 스택(CS3e)을 포함하는 것으로 도시되었으나, 이는 예시적으로 이에 한정되지 않는다. 예를 들면, 반도체 메모리 장치(4)는 각각 복수의 수직 트랜지스터 구조체를 포함하는 4개 이상의 적층된 셀 스택을 포함할 수 있다.
일부 실시 예에서, 반도체 메모리 장치(4)가 4개 이상의 적층된 셀 스택을 포함하는 경우, 1층의 제1 수직 트랜지스터 구조체(TS1)의 형상과 3층의 제3 수직 트랜지스터 구조체(TS3)의 형상은 대체로 동일할 수 있고, 2층의 제1 수직 트랜지스터 구조체(TS2)의 형성과 4층의 제4 수직 트랜지스터 구조체의 형상은 대체로 동일할 수 있다. 예를 들면, 반도체 메모리 장치(4)가 복수개의 적층된 셀 스택을 포함하는 경우, 홀수층의 수직 트랜지스터 구조체의 형상은 대체로 동일할 수 있고, 짝수층의 수직 트랜지스터 구조체의 형상은 대체로 동일할 수 있다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
100 : 기판, 110 : 층간 절연막, 115, 115L : 분리 절연막, 120 : 도전 라인, 130, 130d : 제1 채널층, 140, 140d : 제1 게이트 유전막, 150, 150d : 제1 게이트 전극, 160 : 제1 층간 절연층, 170, 170a : 제1 연결 콘택, 190, 190a : 제1 연결 패드, 230, 230d : 제2 채널층, 240, 240d : 제2 게이트 유전막, 250, 250d : 제2 게이트 전극, 260 : 제2 층간 절연층, 270, 270a : 제2 연결 콘택, 290 : 제2 연결 패드, 500 : 커패시터 구조체, CS1, CS1a, CS1b, CS1c, CS1d, CS1e : 제1 셀 스택, CS2, CS2a, CS2b, CS2c, CS2d, CS2e : 제2 셀 스택, TS1, TS1a, TS1b, TS1d : 제1 수직 트랜지스터 구조체, TS2, TS2a, TS2b, TS2d : 제2 수직 트랜지스터 구조체

Claims (20)

  1. 기판;
    상기 기판 상에서 제1 수평 방향으로 연장되며 상기 제1 수평 방향에 직교하는 제2 수평 방향을 따라서 이격되는 복수의 도전 라인;
    상기 복수의 도전 라인 각각 상에 배치되며, 복수의 제1 수직 트랜지스터 구조체 및 복수의 제1 연결 콘택을 포함하는 제1 셀 스택;
    상기 제1 셀 스택 상에 배치되며, 복수의 제2 수직 트랜지스터 구조체 및 복수의 제2 연결 콘택을 포함하는 제2 셀 스택; 및
    상기 제2 셀 스택 상에 배치되며 상기 복수의 제1 수직 트랜지스터 구조체 및 상기 복수의 제2 수직 트랜지스터 구조체와 연결되는 복수의 커패시터 구조체;를 포함하며,
    상기 복수의 제1 연결 콘택 각각은, 상기 복수의 제2 수직 트랜지스터 중 어느 하나의 아래에서 상기 복수의 제1 수직 트랜지스터 구조체 중 어느 하나와 인접하고, 상기 복수의 도전 라인 중 하나와 상기 복수의 제2 수직 트랜지스터 중 하나 사이를 전기적으로 연결하고,
    상기 복수의 제2 연결 콘택 각각은, 상기 복수의 제1 수직 트랜지스터 중 어느 하나의 위에서 상기 복수의 제2 수직 트랜지스터 구조체 중 어느 하나와 인접하고, 상기 복수의 제1 수직 트랜지스터 중 어느 하나와 상기 복수의 커패시터 구조체 중 다른 하나 사이를 전기적으로 연결하는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 복수의 제1 수직 트랜지스터 구조체 각각은, 적어도 일부분이 수직 방향으로 연장되는 제1 채널층, 제1 게이트 전극, 및 상기 제1 채널층과 상기 제1 게이트 전극 사이에 개재되는 제1 게이트 유전막을 포함하고,
    상기 복수의 제2 수직 트랜지스터 구조체 각각은, 적어도 일부분이 상기 수직 방향으로 연장되는 제2 채널층, 제2 게이트 전극, 및 상기 제2 채널층과 상기 제2 게이트 전극 사이에 개재되는 제2 게이트 유전막을 포함하고,
    상기 복수의 커패시터 구조체는 복수의 하부 전극, 상부 전극, 및 상기 복수의 하부 전극 및 상기 상부 전극 사이에 개재되는 커패시터 유전막을 포함하고,
    상기 복수의 제1 연결 콘택 각각 및 상기 복수의 제2 수직 트랜지스터 중 하나의 상기 제2 채널층은, 상기 복수의 도전 라인 중 하나와 상기 복수의 커패시터 구조체 중 하나의 상기 하부 전극 사이를 연결하고,
    상기 복수의 제1 수직 트랜지스터 중 하나의 상기 제1 채널층 및 상기 복수의 제2 연결 콘택 각각은, 상기 복수의 도전 라인 중 하나와 상기 복수의 커패시터 중 다른 하나의 상기 하부 전극 사이를 연결하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2 항에 있어서,
    상기 복수의 제2 채널층 상에 연결되는 복수의 제3 연결 콘택;
    상기 복수의 제1 연결 콘택과 상기 복수의 제2 채널층 사이에 개재되는 복수의 제1 연결 패드; 및
    상기 복수의 하부 전극 각각의 하면과 접속되며, 상기 복수의 제2 연결 콘택 및 상기 복수의 제3 연결 콘택과 연결되는 복수의 제2 연결 패드;를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1 항에 있어서,
    상기 복수의 제1 수직 트랜지스터 구조체와 상기 복수의 제1 연결 콘택은, 상기 제1 수평 방향을 따라서 교번적으로 배치되고,
    상기 복수의 상기 복수의 제2 연결 콘택과 제2 수직 트랜지스터 구조체는, 상기 제1 수평 방향을 따라서 교번적으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4 항에 있어서,
    상기 복수의 제1 수직 트랜지스터 구조체 각각이 포함하는 제1 채널층은, L자 형상의 수직 단면을 가지고,
    상기 복수의 제2 수직 트랜지스터 구조체 각각이 포함하는 제2 채널층은, 역의 L자 형상의 수직 단면을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1 항에 있어서,
    상기 복수의 제1 수직 트랜지스터 구조체가 포함하는 제1 채널층, 그리고 상기 복수의 제2 수직 트랜지스터 구조체가 포함하는 제2 채널층 각각은 모두 I자 형상의 수직 단면을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1 항에 있어서,
    상기 복수의 제1 수직 트랜지스터 구조체가 포함하는 제1 게이트 유전막, 그리고 상기 복수의 제2 수직 트랜지스터 구조체가 포함하는 제2 게이트 유전막 각각은 L자 형상의 수직 단면 또는 역의 L자 형상의 수직 단면을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1 항에 있어서,
    상기 복수의 제1 수직 트랜지스터 구조체 중 하나의 제1 수직 트랜지스터 구조체가 포함하는 제1 채널층, 그리고 상기 하나의 제1 수직 트랜지스터 구조체와 인접하는 상기 복수의 제1 연결 콘택 중 하나의 제1 연결 콘택과 연결되는 상기 복수의 제2 수직 트랜지스터 구조체 중 하나의 제2 수직 트랜지스터 구조체가 포함하는 제2 채널층 중 하나의 채널층은 L자 형상의 수직 단면을 가지고, 다른 하나의 채널층은 역의 L자 형상의 수직 단면을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1 항에 있어서,
    상기 복수의 제1 수직 트랜지스터 구조체 중 하나의 제1 수직 트랜지스터 구조체가 포함하는 제1 채널층, 그리고 상기 하나의 제1 수직 트랜지스터 구조체와 인접하는 상기 복수의 제1 연결 콘택 중 하나의 제1 연결 콘택과 연결되는 상기 복수의 제2 수직 트랜지스터 구조체 중 하나의 제2 수직 트랜지스터 구조체가 포함하는 제2 채널층 각각은 모두 L자 형상의 수직 단면을 가지거나, 모두 역의 L자 형상의 수직 단면을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1 항에 있어서,
    상기 복수의 제1 수직 트랜지스터 구조체 중 한 쌍의 제1 수직 트랜지스터 구조체 사이에는, 상기 복수의 제1 연결 콘택 중 상기 복수의 제2 수직 트랜지스터 구조체 중 한 쌍의 제2 수직 트랜지스터 구조체와 연결되는 한 쌍의 제1 연결 콘택이 배치되고,
    상기 복수의 제1 수직 트랜지스터 구조체 중 상기 한 쌍의 제1 수직 트랜지스터 구조체와 연결되는 상기 복수의 제2 연결 콘택 중 한 쌍의 제2 연결 콘택 사이에는, 상기 복수의 제2 수직 트랜지스터 구조체 중 상기 복수의 제1 연결 콘택 중 상기 한 쌍의 제1 연결 콘택이 연결되는 상기 한 쌍의 제2 수직 트랜지스터 구조체가 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 기판;
    상기 기판 상에서 수평 방향으로 연장되는 도전 라인;
    상기 도전 라인 상에 배치되며, 제1 수직 트랜지스터 구조체 및 제1 연결 콘택을 포함하는 제1 셀 스택;
    상기 제1 셀 스택 상에 배치되며, 제2 수직 트랜지스터 구조체 및 제2 연결 콘택을 포함하는 제2 셀 스택; 및
    상기 제2 셀 스택 상에 배치되는 복수의 커패시터 구조체;를 포함하며,
    상기 제1 수직 트랜지스터 구조체 및 상기 제2 연결 콘택은 상기 도전 라인과 상기 복수의 커패시터 구조체 중 하나 사이에서 수직 방향을 따라서 배치되며 직렬로 연결되고,
    상기 제1 연결 콘택 및 상기 제2 수직 트랜지스터 구조체는 상기 도전 라인과 상기 복수의 커패시터 구조체 중 다른 하나 사이에서 수직 방향을 따라서 배치되며 직렬로 연결되는 반도체 메모리 장치.
  12. 제11 항에 있어서,
    상기 제1 수직 트랜지스터 구조체는, 적어도 일부분이 수직 방향으로 연장되는 제1 채널층, 제1 게이트 전극, 및 상기 제1 채널층과 상기 제1 게이트 전극 사이에 개재되는 제1 게이트 유전막을 포함하고,
    상기 제2 수직 트랜지스터 구조체는, 적어도 일부분이 상기 수직 방향으로 연장되는 제2 채널층, 제2 게이트 전극, 및 상기 제2 채널층과 상기 제2 게이트 전극 사이에 개재되는 제2 게이트 유전막을 포함하고,
    상기 제1 채널층과 상기 제2 채널층은 상기 수직 방향으로 서로 중첩되지 않도록 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12 항에 있어서,
    상기 제1 수직 트랜지스터 구조체의 상기 제1 채널층과 상기 제2 수직 트랜지스터 구조체의 상기 제2 채널층은, 상기 수평 방향을 따라서, 상기 수직 방향을 기준으로 대체로 거울 대칭의 수직 단면을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제12 항에 있어서,
    상기 제1 수직 트랜지스터 구조체의 상기 제1 채널층과 상기 제2 수직 트랜지스터 구조체의 상기 제2 채널층 중 하나는 L자 형상의 수직 단면을 가지고, 다른 하나는 역의 L자 형상의 수직 단면을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제12 항에 있어서,
    상기 제1 수직 트랜지스터 구조체의 상기 제1 채널층과 상기 제2 수직 트랜지스터 구조체의 상기 제2 채널층은, 동일한 형상의 수직 단면을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15 항에 있어서,
    상기 제1 수직 트랜지스터 구조체의 상기 제1 채널층과 상기 제2 수직 트랜지스터 구조체의 상기 제2 채널층은 모두 L자 형상의 수직 단면 또는 모두 역의 L자 형상의 수직 단면을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제15 항에 있어서,
    상기 제1 수직 트랜지스터 구조체의 상기 제1 채널층과 상기 제2 수직 트랜지스터 구조체의 상기 제2 채널층은 모두 I자 형상의 수직 단면을 특징으로 하는 반도체 메모리 장치.
  18. 기판 상에서 수평 방향으로 연장되는 도전 라인;
    상기 도전 라인 상에 배치되며, 적어도 일부분이 수직 방향으로 연장되는 제1 채널층, 제1 게이트 전극, 및 상기 제1 채널층과 상기 제1 게이트 전극 사이에 개재되는 제1 게이트 유전막을 포함하는 제1 수직 트랜지스터 구조체, 상기 제1 수직 트랜지스터 구조체를 감싸는 제1 층간 절연층, 그리고 상기 제1 수직 트랜지스터 구조체에 수평 방향으로 인접하며 상기 제1 층간 절연층을 관통하는 제1 연결 콘택을 포함하는 제1 셀 스택;
    상기 제1 셀 스택 상에 배치되며, 적어도 일부분이 상기 수직 방향으로 연장되는 제2 채널층, 제2 게이트 전극, 및 상기 제2 채널층과 상기 제2 게이트 전극 사이에 개재되는 제2 게이트 유전막을 포함하는 제2 수직 트랜지스터 구조체, 상기 제2 수직 트랜지스터 구조체를 감싸는 제2 층간 절연층, 그리고 상기 제2 수직 트랜지스터 구조체에 상기 수평 방향으로 인접하며 상기 제2 층간 절연층을 관통하는 제2 연결 콘택을 포함하는 제2 셀 스택; 및
    상기 제2 셀 스택 상에 배치되며 상기 제1 채널층 및 상기 제2 채널층과 전기적으로 연결되는 복수의 하부 전극, 상부 전극, 그리고 상기 복수의 하부 전극 및 상기 상부 전극 사이에 개재되는 커패시터 유전막을 포함하는 복수의 커패시터 구조체;를 포함하며,
    상기 제1 수직 트랜지스터 구조체 및 상기 제2 연결 콘택은, 상기 도전 라인과 상기 복수의 하부 전극 중 하나 사이에서 수직 방향을 따라서 배치되며 직렬로 연결되고,
    상기 제1 연결 콘택 및 상기 제2 수직 트랜지스터 구조체는, 상기 도전 라인과 상기 복수의 하부 전극 중 다른 하나 사이에서 수직 방향을 따라서 배치되며 직렬로 연결되고,
    상기 제1 채널층과 상기 제2 채널층은 상기 수직 방향으로 서로 중첩되지 않도록 배치되는 반도체 메모리 장치.
  19. 제18 항에 있어서,
    상기 제1 게이트 유전막 및 제2 게이트 유전막 각각은 L자 형상의 수직 단면, 또는 역의 L자 형상의 수직 단면을 가지고,
    상기 제1 게이트 전극 및 제2 게이트 전극 각각은 I자 형상의 수직 단면을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제18 항에 있어서,
    상기 제2 층간 절연층의 상측 일부분을 관통하여 상기 제2 채널층과 연결되는 제3 연결 콘택;
    상기 제2 연결 콘택 및 상기 제3 연결 콘택과 연결되고, 상기 복수의 하부 전극 각각의 하면과 접속되는 복수의 연결 패드;를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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