CN115884590A - 半导体装置 - Google Patents

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Abstract

提供了一种半导体装置。所述半导体装置包括：基底；第一电容器结构，包括在基底上的多个第一存储电极、在所述多个第一存储电极上的第一上电极以及在所述多个第一存储电极与第一上电极之间的第一电容器介电层；以及第一下电极，在第一电容器结构与基底之间并且与第一电容器结构电连接。所述多个第一存储电极包括彼此间隔开的第一正常存储电极和第一虚设存储电极。第一正常存储电极与第一下电极电连接，并且第一虚设存储电极不与第一下电极电连接。

Description

半导体装置
技术领域
本公开涉及半导体装置。
背景技术
在电气和电子装置中，电容器已经用于各种目的。例如，电容器已经被用作诸如DRAM的半导体存储器装置中的存储器元件。作为另一示例，在半导体装置中，电容器可以用作局部存储电能的能量存储器，并且因此可以用于实现减少或防止在半导体装置的一部分中引起的噪声影响半导体装置的其他部分的去耦电路。
另外，随着电容器的纵横比增大，在半导体装置的边缘区域中可能发生电容器的弯曲。如此，绝缘特性可能劣化，当电压施加到电容器时可能产生泄漏电流。
发明内容
本公开的一些实施例提供了一种具有改善的性能和可靠性的半导体装置。
本公开的实施例不限于以上提及的实施例，并且本领域技术人员将从本公开的以下描述中清楚地理解在此未提及的本公开的附加实施例。
根据本公开的一个方面，提供了一种半导体装置，所述半导体装置包括：基底；第一电容器结构，包括在基底上的多个第一存储电极、在所述多个第一存储电极上的第一上电极以及在所述多个第一存储电极与第一上电极之间的第一电容器介电层；以及第一下电极，在第一电容器结构与基底之间并且与第一电容器结构电连接。所述多个第一存储电极包括彼此间隔开的第一正常存储电极和第一虚设存储电极，第一正常存储电极与第一下电极电连接，并且第一虚设存储电极不与第一下电极电连接。
根据本公开的另一方面，提供了一种半导体装置，所述半导体装置包括：基底，包括第一区域和围绕第一区域的第二区域；电容器结构，包括在基底上的多个存储电极、在所述多个存储电极上的上电极以及在所述多个存储电极与上电极之间的电容器介电层；以及下电极，在电容器结构与基底的第一区域之间并且与电容器结构电连接。所述多个存储电极包括在基底的第一区域上并且与下电极电连接的正常存储电极以及在基底的第二区域上并且电浮置的虚设存储电极。
根据本公开的另一方面，提供了一种半导体装置，所述半导体装置包括：基底，包括单元阵列区域和***区域；位线，在基底的单元阵列区域上并与基底的单元阵列区域交叉；掩埋接触件，在位线之间并且与基底的单元阵列区域电连接；接合垫，在掩埋接触件上；单元电容器结构，在接合垫上并且与接合垫电连接；***电容器结构，包括在基底的***区域上的多个***存储电极、在所述多个***存储电极上的***上电极以及在所述多个***存储电极与***上电极之间的***电容器介电层；***下电极，在***电容器结构与基底的***区域之间并且与***电容器结构电连接；以及***共电极，在***下电极与基底的***区域之间。在平面图中，***下电极的面积小于***共电极的面积，所述多个***存储电极包括彼此间隔开的***正常存储电极和***虚设存储电极，***正常存储电极与***下电极电连接，并且***虚设存储电极不与***下电极电连接。
附图说明
通过参照附图详细描述本公开的示例实施例，本公开的以上和其他方面和特征将变得更加明显。
图1是示意性地示出根据一些实施例的半导体装置的平面图。
图2是沿图1的线A-A截取的剖视图。
图3是图2的区域P的放大图。
图4是示出根据一些实施例的半导体装置的示例剖视图。
图5是示出图4的区域Q的放大图。
图6是示出根据一些实施例的半导体装置的示例剖视图。
图7是示出图6的区域R的放大图。
图8是示出根据一些实施例的半导体装置的示例剖视图。
图9、图10和图11是示出根据一些实施例的半导体装置的示例平面图。
图12和图13是示出根据一些实施例的半导体装置的示例剖视图。
图14是示出根据一些实施例的半导体装置的平面图。
图15是沿图14的线B-B和线C-C截取的剖视图。
图16是示出根据一些实施例的半导体装置的布局图。
图17是示出根据一些实施例的半导体装置的透视图。
图18是沿图16的线X1-X1'和线Y1-Y1'截取的剖视图。
图19是示出根据一些实施例的半导体装置的布局图。
图20是示出根据一些实施例的半导体装置的透视图。
图21、图22、图23、图24、图25、图26、图27、图28、图29、图30、图31、图32和图33是顺序地示出制造具有图15的剖面的半导体装置的工艺的视图。
具体实施方式
在下文中，将根据一些实施例参照附图更详细地描述本公开。
尽管在附图中以示例的方式示出了与根据一些实施例的半导体装置相关的动态随机存取存储器(DRAM)，但是本公开不限于此。
图1是示意性地示出根据一些实施例的半导体装置的平面图。图2是沿图1的线A-A截取的剖视图。图3是图2的区域P的放大图。
参照图1至图3，根据一些实施例的半导体装置可以包括基底100、第一层间绝缘层110、共电极120、下电极125、第二层间绝缘层115、电容器结构CS、支撑层SP和第一接触件170。
基底100包括第一区域I和第二区域II。第一区域I可以由第二区域II限定。第二区域II可以围绕第一区域I。第一区域I可以是中心区域，第二区域II可以是边缘区域。
基底100可以是例如硅单晶基底或绝缘体上硅(SOI)基底。另外，基底100可以包括硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或锑化镓，但不限于此。
第一层间绝缘层110可以设置在基底100上。第一层间绝缘层110可以设置在基底100与共电极120之间。第一层间绝缘层110可以包括绝缘材料。第一层间绝缘层110可以设置在基底100与共电极120之间，以使基底100与共电极120绝缘。第一层间绝缘层110可以是单层，但不限于此。第一层间绝缘层110可以是多层。第一层间绝缘层110可以包括例如氧化硅层、氮化硅层、氮氧化硅层和其组合中的至少一种。
共电极120设置在基底100上。共电极120设置在第一层间绝缘层110上。共电极120可以在第一方向D1和第二方向D2延伸的平面上沿第一方向D1和第二方向D2延伸。共电极120可以包括但不限于在第一方向D1上延伸的长边和在第二方向D2上延伸的短边。在本说明书中，第一方向D1和第二方向D2彼此交叉。第一方向D1和第二方向D2可以彼此基本垂直。第三方向D3可以基本垂直于第一方向D1和第二方向D2。
共电极120可以包括导电材料。共电极120可以与电容器结构CS电连接。共电极120可以与下电极125直接连接。下电极125可以与电容器结构CS直接连接。如这里使用的，当元件或层“直接”连接时，不存在中间元件或层。共电极120可以是单层，但不限于此。共电极120可以是多层。共电极120可以包括但不限于多晶硅、TiSiN、钨(W)和其组合。
在图1中，在平面图中，共电极120的面积大于下电极125的面积。下电极125在第三方向D3上与共电极120完全叠置。共电极120的面积大于上电极140的面积。上电极140可以在第三方向D3上与共电极120完全叠置。共电极120在第二方向D2上的宽度可以大于上电极140在第二方向D2上的宽度。另外，共电极120在第一方向D1上的宽度可以大于上电极140在第一方向D1上的宽度。共电极120可以包括在第三方向D3上不与上电极140叠置的部分。
第二层间绝缘层115可以设置在共电极120上。第二层间绝缘层115可以设置在电容器结构CS与共电极120之间。第二层间绝缘层115可以设置在第三层间绝缘层165与共电极120之间。第二层间绝缘层115可以是包括第二下层间绝缘层115a和第二上层间绝缘层115b的多层，但本公开的实施例不限于此。第二层间绝缘层115可以是单层。
第二下层间绝缘层115a和第二上层间绝缘层115b中的每个可以包括绝缘材料。例如，第二下层间绝缘层115a和第二上层间绝缘层115b中的每个可以包括氮化硅层、氮氧化硅层、氧化硅层和其组合中的至少一种。
下电极125设置在基底100上。下电极125设置在基底100的第一区域I上。下电极125可以在第三方向D3上与基底100的第一区域I完全叠置。下电极125设置在共电极120上。下电极125可以设置在第二层间绝缘层115中。下电极125设置在电容器结构CS与基底100之间。下电极125设置在电容器结构CS与共电极120之间。下电极125可以设置在电容器结构CS与共电极120之间，以将电容器结构CS与共电极120电连接。
下电极125与正常存储电极130N接触。下电极125与正常存储电极130N电连接。下电极125不与虚设存储电极130D接触。下电极125不与虚设存储电极130D电连接。
下电极125可以包括导电材料。下电极125可以包括但不限于钨(W)、氮化钛(TiN)层和其组合中的至少一种。与示出的示例相反，下电极125可以是多层。当下电极125是多层时，下电极125可以包括阻挡层和填充层。阻挡层可以是例如氮化钛层，并且填充层可以是例如钨。
在图1中，在平面图中，下电极125的面积小于上电极140的面积。下电极125在第三方向D3上与上电极140完全叠置。
在图3中，下电极125的上表面125_US与第二层间绝缘层115的上表面115_US共面。第二层间绝缘层115的上表面115_US可以是第二上层间绝缘层115b的上表面。可以通过蚀刻下电极125的一部分来形成第二上层间绝缘层115b。可以蚀刻下电极125的一部分以形成沟槽，并且第二上层间绝缘层115b可以填充沟槽。因此，下电极125的上表面125_US可以与第二层间绝缘层115的上表面115_US在基本相同的水平上。
根据一些实施例的半导体装置还可以包括蚀刻停止层160。蚀刻停止层160可以设置在第二层间绝缘层115和下电极125上。蚀刻停止层160可以沿着第二层间绝缘层115的上表面115_US和下电极125的上表面125_US延伸。蚀刻停止层160可以包括氮化硅层、碳氮化硅层、硼氮化硅(SiBN)层、氮氧化硅层和碳氧化硅层中的至少一种。
电容器结构CS可以设置在第二层间绝缘层115和下电极125上。电容器结构CS可以与下电极125电连接。电容器结构CS的一部分可以设置在蚀刻停止层160中。电容器结构CS可以包括存储电极130、上电极140和电容器介电层150。
多个存储电极130包括多个虚设存储电极130D和多个正常存储电极130N。虚设存储电极130D设置在基底100的第二区域II上。正常存储电极130N设置在基底100的第一区域I上。尽管在图2的剖面中示出了七个存储电极130设置在基底100上，但这仅是为了便于描述，而存储电极130的数量不限于此。
虚设存储电极130D不与下电极125电连接。虚设存储电极130D与第二层间绝缘层115连接。虚设存储电极130D可以是电浮置的，即，被构造为在半导体装置的操作期间具有电浮置状态，在此也称为电浮置。
在一些实施例中，虚设存储电极130D可以具有朝向正常存储电极130N弯曲的结构。虚设存储电极130D可以朝向正常存储电极130N倾斜。例如，随着虚设存储电极130D变得远离第二层间绝缘层115，虚设存储电极130D的坡度可以逐渐减小。也就是说，随着虚设存储电极130D的侧壁130D_SW变得远离第二层间绝缘层115，虚设存储电极130D的侧壁130D_SW的坡度可以逐渐减小。换句话说，虚设存储电极可以随着距第二层间绝缘层115的距离朝向正常存储电极130N弯曲。
在一些实施例中，最外面的虚设存储电极130D可以比最靠近正常存储电极130N的虚设存储电极130D倾斜或弯曲。虚设存储电极130D的坡度可以从最外部朝向正常存储电极130N逐渐增加，但不限于此。
在图2中，正常存储电极130N的左侧的虚设存储电极130D可以随着虚设存储电极130D变得远离第二层间绝缘层115而朝向右侧倾斜或弯曲。正常存储电极130N的右侧的虚设存储电极130D可以随着虚设存储电极130D变得远离第二层间绝缘层115而朝向左侧倾斜或弯曲。
在图3中，虚设存储电极130D可以包括第一表面130D_BS和第二表面130D_US。第一表面130D_BS可以是虚设存储电极130D的下表面，并且第二表面130D_US可以是虚设存储电极130D的上表面。第一表面130D_BS可以是面向基底100的表面。第二表面130D_US可以是面向第一表面130D_BS的表面。
在一些实施例中，第一表面130D_BS和第二表面130D_US可以在竖直方向上(例如，在垂直于基底100的方向(示出为第三方向D3)上)不对准。相反，当第一表面130D_BS的中心130D_C1和第二表面130D_US的中心130D_C2在第三方向D3上彼此叠置时，可以确定第一表面130D_BS的中心130D_C1和第二表面130D_US的中心130D_C2已经对准；同样地，当相应的中心130D_C1和130D_C2对准时，可以确定第一表面130D_BS和第二表面130D_US也已经对准。
在图3中，第一表面130D_BS的中心130D_C1在第三方向D3上不与第二表面130D_US的中心130D_C2叠置。也就是说，第一表面130D_BS的中心130D_C1与第二表面130D_US的中心130D_C2未对准。在这种情况下，第一表面130D_BS和第二表面130D_US可以被确定为已经未对准。连接第一表面130D_BS的中心130D_C1与第二表面130D_US的中心130D_C2的虚拟直线可以在不同于第三方向D3的随机方向上延伸。
虚设存储电极130D可以包括第一部分130D1和第二部分130D2。虚设存储电极130D的第一部分130D1可以是与第二层间绝缘层115直接连接的部分。虚设存储电极130D的第二部分130D2可以是设置在虚设存储电极130D的第一部分130D1上的部分。
在一些实施例中，虚设存储电极130D的第一部分130D1的坡度和虚设存储电极130D的第二部分130D2的坡度可以彼此不同。例如，虚设存储电极130D的第一部分130D1可以在与第三方向D3平行的方向上延伸，并且虚设存储电极130D的第二部分130D2可以在与第三方向D3不同的随机方向上延伸，以更靠近正常存储电极130N。
正常存储电极130N与下电极125电连接。多个正常存储电极130N可以彼此并联电连接。正常存储电极130N不与第二层间绝缘层115连接。
在一些实施例中，正常存储电极130N可以在第三方向D3上延伸。正常存储电极130N可以具有不弯曲的结构，例如，基本上线性的结构。正常存储电极130N的侧壁130N_SW可以在与第三方向D3平行的方向上延伸。
在图3中，正常存储电极130N可以包括第三表面130N_BS和第四表面130N_US。第三表面130N_BS可以是正常存储电极130N的下表面，并且第四表面130N_US可以是正常存储电极130N的上表面。第三表面130N_BS可以是面向基底100的表面。第四表面130N_US可以是面向第三表面130N_BS的表面。
第三表面130N_BS和第四表面130N_US可以对准。第三表面130N_BS的中心130N_C1在第三方向D3上与第四表面130N_US的中心130N_C2叠置。也就是说，第三表面130N_BS的中心130N_C1与第四表面130N_US的中心130N_C2对准。连接第三表面130N_BS的中心130N_C1与第四表面130N_US的中心130N_C2的虚拟直线可以在与第三方向D3平行的方向上延伸。
正常存储电极130N可以包括第一部分130N1和第二部分130N2。正常存储电极130N的第一部分130N1可以是与下电极125电连接的部分。正常存储电极130N的第二部分130N2可以是设置在正常存储电极130N的第一部分130N1上的部分。
在一些实施例中，正常存储电极130N的第一部分130N1的坡度和正常存储电极130N的第二部分130N2的坡度可以彼此相同。例如，正常存储电极130N的第一部分130N1和正常存储电极130N的第二部分130N2可以在与第三方向D3平行的方向上延伸。
虚设存储电极130D和正常存储电极130N被示出为具有柱形形状，但不限于此。虚设存储电极130D和正常存储电极130N可以具有圆柱形形状。
因为存储电极130的纵横比增加，所以在设置在边缘区域中的存储电极130(例如，虚设存储电极130D)中可能发生弯曲。当弯曲的虚设存储电极130D彼此电连接时，设置在虚设存储电极130D上的电容器介电层150的绝缘特性可能劣化，并且可能产生存储电极130之间的泄漏电流。根据本公开的一些实施例的半导体装置可以通过使其中产生弯曲的虚设存储电极130D电浮置来改善半导体装置的性能和可靠性。
上电极140可以设置在存储电极130上。上电极140可以围绕存储电极130的外壁。上电极140可以围绕虚设存储电极130D和正常存储电极130N的外壁。上电极140可以形成在基底100的第一区域I和第二区域II的一部分上。在平面图中，上电极140的面积可以大于下电极125的面积。
电容器介电层150可以设置在上电极140与存储电极130之间。电容器介电层150可以沿着存储电极130的轮廓设置，例如，沿着正常存储电极130N和/或虚设存储电极130D的表面共形地延伸。
存储电极130和上电极140中的每个可以包括例如掺杂半导体材料、导电金属氮化物(例如，氮化钛、氮化钽、氮化铌或氮化钨)、金属(例如，钌、铱、钛或钽)和/或导电金属氧化物(例如，氧化铱或氧化铌)，但不限于此。
电容器介电层150可以包括例如氧化硅、氮化硅、氮氧化硅、高介电常数材料和其组合中的至少一种，但不限于此。在根据一些实施例的半导体装置中，电容器介电层150可以包括其中顺序堆叠氧化锆、氧化铝和氧化锆的堆叠层结构。在根据一些实施例的半导体装置中，电容器介电层150可以包括包含铪(Hf)的介电层。在根据一些实施例的半导体装置中，电容器介电层150可以具有铁电材料层和顺电材料层的堆叠层结构。
支撑层SP可以在结构上支撑多个存储电极130。支撑层SP可以包括下支撑层SPL和上支撑层SPU。下支撑层SPL和上支撑层SPU可以在第三方向D3上彼此间隔开。支撑层SP可以包括多个开口OP。用于限定每个开口OP的闭合曲线可以与彼此相邻的四个存储电极130的中心连接，但本公开的实施例不限于此。
支撑层SP可以包括例如氮化硅(SiN)、碳氮化硅(SiCN)、硼氮化硅(SiBN)、碳氧化硅(SiCO)、氮氧化硅(SiON)和氧碳氮化硅(SiOCN)中的至少一种。
根据一些实施例的半导体装置还可以包括第三层间绝缘层165。第三层间绝缘层165可以设置在蚀刻停止层160上。第三层间绝缘层165可以覆盖电容器结构CS。电容器结构CS的上表面可以低于第三层间绝缘层165的上表面。
第三层间绝缘层165可以包括例如氧化硅、氮化硅、氮氧化硅和低介电常数材料中的至少一种。低介电常数材料可以包括例如氟化原硅酸四乙酯(FTEOS)、氢倍半硅氧烷(HSQ)、双苯并环丁烯(BCB)、原硅酸四甲酯(TMOS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氧烷(HMDS)、三甲基硅烷硼酸酯(TMSB)、二乙酰氧基二叔丁硅氧烷(DADBS)、三甲基硅烷磷酸酯(TMSP)、聚四氟乙烯(PTFE)、东燃硅氮烷(Tonen SilaZen，TOSZ)、氟化硅酸盐玻璃(FSG)、聚酰亚胺纳米泡沫(诸如聚环氧丙烷)、碳掺杂氧化硅(CDO)、有机硅酸盐玻璃(OSG)、SiLK、无定形氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、介孔二氧化硅或其组合，但不限于此。
第一接触件170可以设置在共电极120上。第一接触件170可以设置在共电极120的在第三方向D3上不与上电极140叠置的部分上。第一接触件170可以与共电极120电连接。第一接触件170可以通过穿过第三层间绝缘层165、蚀刻停止层160和第二层间绝缘层115而与共电极120电连接。在一些实施例中，可以通过第一接触件170施加接地电压。
第一接触件170可以包括例如钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、氮化钛硅(TiSiN)、钌(Ru)、钴(Co)、镍(Ni)、镍硼(NiB)、钨(W)、氮化钨(WN)和其组合中的至少一种。
根据一些实施例的半导体装置还可以包括第二接触件175。第二接触件175可以与电容器结构CS电连接。第二接触件175可以与电容器结构CS的上电极140电连接。第二接触件175可以与电容器结构CS的正常存储电极130N电连接。第二接触件175可以穿过第三层间绝缘层165。在一些实施例中，可以通过第二接触件175施加电力电压。
第二接触件175可以包括例如钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、氮化钛硅(TiSiN)、钌(Ru)、钴(Co)、镍(Ni)、镍硼(NiB)、钨(W)、氮化钨(WN)和其组合中的至少一种。
根据一些实施例的半导体装置还可以包括第四层间绝缘层190、第一布线图案180和第二布线图案185。
第四层间绝缘层190可以设置在第三层间绝缘层165上。第四层间绝缘层190可以设置在第一接触件170和第二接触件175上。第四层间绝缘层190可以是例如氧化硅层，但不限于此。
第一布线图案180和第二布线图案185可以设置在第四层间绝缘层190中。第一布线图案180可以与第一接触件170电连接，并且第二布线图案185可以与第二接触件175电连接。第一布线图案180和第二布线图案185中的每个可以包括导电材料。例如，第一布线图案180和第二布线图案185中的每个可以包括钨(W)、铜(Cu)和铝(Al)中的至少一种，但不限于此。
图4是示出根据一些实施例的半导体装置的示例剖视图。图5是示出图4的区域Q的放大图。为了便于描述，以下描述将基于与参照图1至图3所做的不同之处。
参照图4和图5，虚设存储电极130D中的一个或更多个的一部分可以具有不弯曲的结构，例如，基本上线性的结构。
最靠近正常存储电极130N的虚设存储电极130D可以具有不弯曲的结构。设置在最外面的虚设存储电极130D可以具有朝向正常存储电极130N弯曲的结构。
存储电极130的在第三方向D3上与基底100的第二区域II叠置的部分可以在与第三方向D3平行的方向上延伸。
在图5中，最靠近正常存储电极130N的虚设存储电极130D的第一表面130D_BS的中心130D_C1和第二表面130D_US的中心130D_C2可以对准。也就是说，第一表面130D_BS的中心130D_C1和第二表面130D_US的中心130D_C2可以在第三方向D3上彼此完全叠置。用于连接第一表面130D_BS的中心130D_C1与第二表面130D_US的中心130D_C2的虚拟直线可以在与第三方向D3平行的方向上延伸。
最靠近正常存储电极130N的虚设存储电极130D的侧壁130D_SW可以在第三方向D3上延伸。最靠近正常存储电极130N的虚设存储电极130D的第一部分130D1和第二部分130D2的坡度可以彼此相同。最靠近正常存储电极130N的虚设存储电极130D的第一部分130D1和第二部分130D2可以在与第三方向D3平行的方向上延伸。
图6是示出根据一些实施例的半导体装置的示例剖视图。图7是示出图6的区域R的放大图。为了便于描述，以下描述将基于与参照图1至图3所做的不同之处。
参照图6和图7，正常存储电极130N的一部分可以具有弯曲的结构。
最靠近虚设存储电极130D的正常存储电极130N可以具有弯曲的结构。设置在中心处的正常存储电极130N可以具有不弯曲的结构。
在图7中，正常存储电极130N的第三表面130N_BS的中心130N_C1和正常存储电极130N的第四表面130N_US的中心130N_C2未对准。也就是说，第三表面130N_BS的中心130N_C1和第四表面130N_US的中心130N_C2在第三方向D3上彼此不叠置。用于连接第三表面130N_BS的中心130N_C1与第四表面130N_US的中心130N_C2的虚拟直线不在第三方向D3上延伸。用于连接第三表面130N_BS的中心130N_C1与第四表面130N_US的中心130N_C2的虚拟直线可以在与第三方向D3不同的随机方向上延伸。
最靠近虚设存储电极130D的正常存储电极130N包括第一部分130N1和第二部分130N2。正常存储电极130N的第一部分130N1的坡度和正常存储电极130N的第二部分130N2的坡度可以彼此不同。正常存储电极130N的第一部分130N1可以在第三方向D3上延伸，并且正常存储电极130N的第二部分130N2可以在与第三方向D3不同的随机方向上延伸。
图8是示出根据一些实施例的半导体装置的示例剖视图。
参照图8，存储电极130可以具有圆柱形形状。每个存储电极130可以呈杯的形式。例如，虚设存储电极130D和正常存储电极130N中的每个可以具有开放的顶部和封闭的底部。
图9至图11是示出根据一些实施例的半导体装置的示例平面图。为了便于描述，以下描述将基于与参照图1所做的不同之处。
参照图9，共电极120在第二方向D2上的宽度和上电极140在第二方向D2上的宽度可以基本上彼此相同。
即使在这种情况下，共电极120在第一方向D1上的宽度也大于上电极140在第一方向D1上的宽度。也就是说，共电极120可以具有在第三方向D3上不与上电极140叠置的部分。第一接触件170可以设置在共电极120的在第三方向D3上不与上电极140叠置的部分上。
参照图10，共电极120在第二方向D2上的宽度小于上电极140在第二方向D2上的宽度。也就是说，上电极140可以包括在第三方向D3上不与共电极120叠置的部分。
即使在这种情况下，共电极120在第一方向D1上的宽度也大于上电极140在第一方向D1上的宽度。
参照图11，开口OP的闭合曲线可以穿过彼此相邻的三个存储电极130的中心。
图12和图13是示出根据一些实施例的半导体装置的示例剖视图。
参照图12，下电极包括第一下电极125和第二下电极225。第一下电极125和第二下电极225可以在第一方向D1上彼此间隔开。第二层间绝缘层115可以设置在第一下电极125与第二下电极225之间。
共电极120可以沿第一方向D1延伸或在第一方向D1上延伸得长。第一下电极125和第二下电极225可以与共电极120连接。
电容器结构包括第一电容器结构CS1和第二电容器结构CS2。第一电容器结构CS1和第二电容器结构CS2可以在第一方向D1上彼此间隔开。第一电容器结构CS1可以设置在第一下电极125上。第二电容器结构CS2可以设置在第二下电极225上。
第一电容器结构CS1包括第一存储电极130、第一上电极140和第一电容器介电层150。第二电容器结构CS2包括第二存储电极230、第二上电极240和第二电容器介电层250。
第一存储电极130包括第一虚设存储电极130D和第一正常存储电极130N。第一虚设存储电极130D不与第一下电极125电连接。第一虚设存储电极130D与第二层间绝缘层115连接。第一虚设存储电极130D可以是电浮置的。第一正常存储电极130N与第一下电极125电连接。第一正常存储电极130N可以彼此并联电连接。
第一支撑层SP1可以在结构上支撑多个第一存储电极130。第一支撑层SP1可以包括第一下支撑层SP1L和第一上支撑层SP1U。第一下支撑层SP1L和第一上支撑层SP1U可以在第三方向D3上彼此间隔开。
第二存储电极230包括第二虚设存储电极230D和第二正常存储电极230N。第二虚设存储电极230D不与第二下电极225电连接。第二虚设存储电极230D与第二层间绝缘层115连接。第二虚设存储电极230D可以是电浮置的。第二正常存储电极230N与第二下电极225电连接。第二正常存储电极230N可以彼此并联电连接。
第二支撑层SP2可以在结构上支撑多个第二存储电极230。第二支撑层SP2可以包括第二下支撑层SP2L和第二上支撑层SP2U。第二下支撑层SP2L和第二上支撑层SP2U可以在第三方向D3上彼此间隔开。
在一些实施例中，第一正常存储电极130N和第二正常存储电极230N都与共电极120电连接。因此，多个第一正常存储电极130N和多个第二正常存储电极230N彼此并联电连接。
根据一些实施例的半导体装置还可以包括在第二电容器结构CS2上的与第二上电极240电连接的第三接触件275和与第三接触件275电连接的第三布线图案285。
第三接触件275包括导电材料。第三接触件275与第二上电极240电连接。第三接触件275可以包括例如钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、氮化钛硅(TiSiN)、钌(Ru)、钴(Co)、镍(Ni)、镍硼(NiB)、钨(W)、氮化钨(WN)和其组合中的至少一种。
第三布线图案285可以设置在第四层间绝缘层190中。第三布线图案285可以包括例如钨(W)、铜(Cu)和铝(Al)中的至少一种，但不限于此。
参照图13，共电极120包括第一共电极120_1和第二共电极120_2。
第一共电极120_1和第二共电极120_2可以在第一方向D1上彼此间隔开。绝缘材料可以设置在第一共电极120_1与第二共电极120_2之间。第二层间绝缘层115可以设置在第一共电极120_1与第二共电极120_2之间。
第一下电极125设置在第一共电极120_1上。第一电容器结构CS1设置在第一下电极125上。第二下电极225设置在第二共电极120_2上。第二电容器结构CS2设置在第二下电极225上。
第一共电极120_1和第二共电极120_2彼此不电连接。因此，第一电容器结构CS1的多个第一正常存储电极130N可以与第二电容器结构CS2的多个第二正常存储电极230N串联电连接。第一接触件170可以与第一共电极120_1电连接。第一接触件170可以不与第二共电极120_2电连接。
根据一些实施例的半导体装置还可以包括与第二共电极120_2电连接的第四接触件270和与第四接触件270电连接的第四布线图案280。
第四接触件270包括导电材料。第四接触件270与第二共电极120_2电连接。第四接触件270可以包括例如钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、氮化钛硅(TiSiN)、钌(Ru)、钴(Co)、镍(Ni)、镍硼(NiB)、钨(W)、氮化钨(WN)和其组合中的至少一种。
第四布线图案280可以设置在第四层间绝缘层190中。第四布线图案280可以包括例如钨(W)、铜(Cu)和铝(Al)中的至少一种，但不限于此。
图14是示出根据一些实施例的半导体装置的平面图。图15是沿图14的线B-B和线C-C截取的剖视图。在下文中，将参照图14和图15描述根据一些实施例的半导体装置。在下文中，半导体装置可以是例如DRAM。
参照图14和图15，基底100包括单元阵列区域CA和***区域PA。
***区域PA可以设置在单元阵列区域CA附近。用于驱动设置在单元阵列区域CA中的字线WL和位线BL的***电路可以设置在***区域PA中。
单元器件隔离层305可以设置在单元阵列区域CA的基底100中。单元器件隔离层305可以限定单元有源区域ACT。随着半导体装置的设计规则减小，如所示出的，单元有源区域ACT可以以倾斜线或斜线的形式设置。例如，单元有源区域ACT可以在第四方向D4上延伸。第四方向D4可以是在第一方向D1与第二方向D2之间或非正交于第一方向D1和第二方向D2的随机方向。
单元有源区域ACT可以在第一方向D1上彼此平行地布置。一个单元有源区域ACT的端部可以布置成与另一相邻的单元有源区域ACT的中心相邻。
根据一些实施例的半导体装置可以包括形成在单元有源区域ACT上的各种接触件布置。各种接触件布置可以包括例如直接接触件DC、掩埋接触件BC和接合垫(pad，或称为“焊盘”)325。
在这种情况下，直接接触件DC可以指用于将单元有源区域ACT电连接到位线BL的接触件。掩埋接触件BC可以指用于将单元有源区域ACT连接到单元存储电极330的接触件。鉴于布局结构，掩埋接触件BC和单元有源区域ACT的接触面积可以小。因此，可以引入导电的接合垫325以扩大与单元存储电极330的接触面积，同时扩大与单元有源区域ACT的接触面积。
接合垫325可以设置在单元有源区域ACT与掩埋接触件BC之间，或者可以设置在掩埋接触件BC与单元存储电极330之间。在根据一些实施例的半导体装置中，接合垫325可以设置在掩埋接触件BC与单元存储电极330之间。当通过引入接合垫325而扩大接触面积时，可以减小单元有源区域ACT与单元存储电极330之间的接触电阻。
字线WL可以掩埋在基底100中。字线WL可以与单元有源区域ACT交叉。字线WL可以在第一方向D1上延伸。字线WL可以在第二方向D2上彼此间隔开。字线WL可以掩埋在基底100中，并且可以在第一方向D1上延伸。尽管未示出，但是可以在字线WL之间在单元有源区域ACT中形成掺杂区域。N型杂质可以掺杂在掺杂区域中。
缓冲层310可以设置在单元阵列区域CA的基底100上。缓冲层310可以包括顺序堆叠的第一单元绝缘层311、第二单元绝缘层312和第三单元绝缘层313。第二单元绝缘层312可以包括相对于第一单元绝缘层311和第三单元绝缘层313具有蚀刻选择性的材料。例如，第二单元绝缘层312可以包括氮化硅。第一单元绝缘层311和第三单元绝缘层313可以包括氧化硅。
位线BL可以设置在缓冲层310上。位线BL可以与基底100和字线WL交叉。如图14中所示，位线BL可以在第二方向D2上延伸。位线BL可以在第一方向D1上彼此间隔开。
位线BL可以包括顺序堆叠的位线下电极321、位线中间电极322和位线上电极323。位线下电极321可以包括掺杂有杂质的多晶硅。位线中间电极322可以包括TiSiN。位线上电极323可以包括钨(W)。然而，本公开的实施例不限于这些示例。
位线覆盖图案315可以设置在位线BL上。位线覆盖图案315被示出为单层，但不限于此。位线覆盖图案315可以是多层。位线覆盖图案315可以包括氮化硅。
位线间隔件SL可以设置在位线BL的侧壁和位线覆盖图案315的侧壁上。位线间隔件SL可以在形成直接接触件DC的部分中设置在基底100和单元器件隔离层305上。然而，在未形成直接接触件DC的部分中，位线间隔件SL可以设置在缓冲层310上。
尽管位线间隔件SL可以是单层，但是如所示出的，位线间隔件SL可以是包括第一位线间隔件SL1和第二位线间隔件SL2的多层。例如，第一位线间隔件SL1和第二位线间隔件SL2可以包括氧化硅层、氮化硅层、氮氧化硅(SiON)层、氧碳氮化硅(SiOCN)层、空气和其组合中的一种，但不限于此。
缓冲层310可以置于位线BL与单元器件隔离层305之间以及位线间隔件SL与基底100之间。
位线BL可以通过直接接触件DC与单元有源区域ACT的掺杂区域电连接。例如，直接接触件DC可以由掺杂有杂质的多晶硅形成。
掩埋接触件BC可以设置在一对相邻的位线BL之间。掩埋接触件BC可以彼此间隔开。掩埋接触件BC可以包括掺杂有杂质的多晶硅、导电硅化物化合物、导电金属氮化物和金属中的至少一种。掩埋接触件BC可以具有在平面上或在平面图中彼此间隔开的岛形状。掩埋接触件BC可以通过穿过缓冲层310而与单元有源区域ACT的掺杂区域接触。
在掩埋接触件BC上，可以形成接合垫325。接合垫325可以与掩埋接触件BC电连接。接合垫325可以与位线BL的上表面的一部分叠置。接合垫325可以包括钨、掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物、导电金属碳化物、金属和金属合金中的至少一种。
垫隔离绝缘层380可以形成在接合垫325和位线BL上。例如，垫隔离绝缘层380可以设置在位线覆盖图案315上。垫隔离绝缘层380可以限定接合垫325的形成多个隔离区域的区域。另外，垫隔离绝缘层380可以不覆盖接合垫325的上表面。
垫隔离绝缘层380可以包括绝缘材料以使多个接合垫325彼此电隔离。例如，垫隔离绝缘层380可以包括氧化硅层、氮化硅层、氮氧化硅层、氧碳氮化硅层和碳氮化硅层中的至少一种。
单元蚀刻停止层360可以设置在垫隔离绝缘层380和接合垫325上。单元蚀刻停止层360可以包括氮化硅层、碳氮化硅层、硼氮化硅(SiBN)层、氮氧化硅层和碳氧化硅层中的至少一种。
单元电容器结构CCS可以设置在接合垫325上。单元电容器结构CCS可以与接合垫325电连接。单元电容器结构CCS的一部分可以设置在单元蚀刻停止层360中。单元电容器结构CCS包括单元存储电极330、单元上电极340和单元电容器介电层350。
单元存储电极330可以设置在接合垫325上。单元存储电极330被示出为具有柱形状，但不限于此。单元存储电极330可以具有圆柱形形状。单元电容器介电层350形成在单元存储电极330上。单元电容器介电层350可以沿着单元存储电极330的轮廓形成。单元上电极340形成在单元电容器介电层350上。单元上电极340可以围绕单元存储电极330的外壁。
作为示例，单元电容器介电层350可以设置在沿第三方向D3与单元上电极340叠置的部分中。作为另一示例，与所示示例不同，单元电容器介电层350可以包括在第三方向D3上与单元上电极340叠置的第一部分和不与单元上电极340竖直叠置的第二部分。也就是说，单元电容器介电层350的第二部分可以不被单元上电极340覆盖。
单元存储电极330和单元上电极340中的每个可以包括例如掺杂半导体材料、导电金属氮化物(例如，氮化钛、氮化钽、氮化铌或氮化钨)、金属(例如，钌、铱、钛或钽)和导电金属氧化物(例如，氧化铱或氧化铌)，但不限于此。
单元电容器介电层350可以包括例如氧化硅、氮化硅、氮氧化硅、高介电常数材料和其组合中的一种，但不限于此。在根据一些实施例的半导体装置中，单元电容器介电层350可以包括其中氧化锆、氧化铝和氧化锆顺序堆叠的堆叠层结构。在根据一些实施例的半导体装置中，单元电容器介电层350可以包括包含铪(Hf)的介电层。在根据一些实施例的半导体装置中，单元电容器介电层350可以具有铁电材料层和顺电材料层的堆叠层结构。
第一***层间绝缘层410、***共电极420、第二***层间绝缘层415、***下电极425、***蚀刻停止层460和***电容器结构PCS可以形成在***区域PA的基底100上。
由于第一***层间绝缘层410可以与图1至图3中所示的第一层间绝缘层110基本相同，因此将省略其描述。
***共电极420可以设置在第一***层间绝缘层410上。***共电极420可以与位线BL形成在同一水平处。术语“形成在同一水平处”意指对应的元件通过相同的制造工艺形成。也就是说，***共电极420的堆叠结构可以与位线BL的堆叠结构相同。
例如，***共电极420可以包括第一电极421、第二电极422和第三电极423。第一电极421、第二电极422和第三电极423可以在第三方向D3上顺序地堆叠。第一电极421可以与位线下电极321形成在同一水平处。第二电极422可以与位线中间电极322形成在同一水平处。第三电极423可以与位线上电极323形成在同一水平处。
第一电极421在第三方向D3上的高度与位线下电极321在第三方向D3上的高度相同。第二电极422在第三方向D3上的高度与位线中间电极322在第三方向D3上的高度相同。第三电极423在第三方向D3上的高度与位线上电极323在第三方向D3上的高度相同。
第一电极421可以包括掺杂有杂质的多晶硅。第二电极422可以包括TiSiN。第三电极423可以包括钨(W)。然而，本公开的实施例不限于这些示例。
第二***层间绝缘层415可以设置在***共电极420上。第二***层间绝缘层415可以是包括第二***下绝缘层415a和第二***上绝缘层415b的多层。在一些实施例中，第二***下绝缘层415a可以与位线覆盖图案315形成在同一水平处，并且第二***上绝缘层415b可以与垫隔离绝缘层380形成在同一水平处，但是本公开的实施例不限于此。
第二***下绝缘层415a可以是氮化硅层。第二***上绝缘层415b可以包括氧化硅层、氮化硅层、氮氧化硅层、氧碳氮化硅层和碳氮化硅层中的至少一种。
***下电极425可以形成在***共电极420上。***下电极425可以设置在第二***层间绝缘层415中。***下电极425可以设置在基底100与***电容器结构PCS之间。***下电极425可以与参照图1至图3描述的下电极125基本相同。***下电极425可以与接合垫325形成在同一水平处。也就是说，***下电极425的上表面425_US可以与接合垫325的上表面325_US共面。***下电极425可以包括导电材料。***下电极425可以包括例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物、导电金属碳化物、金属(诸如钨)和金属合金中的至少一种。
***蚀刻停止层460可以与单元蚀刻停止层360形成在同一水平处。***蚀刻停止层460可以形成在第二***层间绝缘层415和***下电极425上。***蚀刻停止层460中包括的材料可以与单元蚀刻停止层360中包括的材料相同。
***电容器结构PCS可以设置在***下电极425上。***电容器结构PCS可以与***下电极425连接。***电容器结构PCS包括***存储电极430、***上电极440和***电容器介电层450。
***存储电极430包括***虚设存储电极430D和***正常存储电极430N。***正常存储电极430N设置在***电容器结构PCS的中心或中心区域中。***正常存储电极430N在第三方向D3上与***下电极425叠置。***虚设存储电极430D设置在***电容器结构PCS的边缘区域中。***虚设存储电极430D在第三方向D3上不与***下电极425叠置。
***正常存储电极430N与***下电极425连接。***正常存储电极430N可以与***下电极425电连接。***虚设存储电极430D不与***下电极425电连接。***虚设存储电极430D与第二***层间绝缘层415直接连接。***虚设存储电极430D可以是电浮置的。
***虚设存储电极430D可以具有弯曲的结构。***虚设存储电极430D的上部可以朝向***正常存储电极430N倾斜。例如，在图15中，***正常存储电极430N左侧的***虚设存储电极430D可以朝向右侧倾斜，即，朝向***正常存储电极430N倾斜。相反，***正常存储电极430N右侧的***虚设存储电极430D可以朝向左侧倾斜，即，朝向***正常存储电极430N倾斜。
***上电极440可以设置在***存储电极430上。***电容器介电层450可以设置在***上电极440与***存储电极430之间。单元电容器结构CCS和***电容器结构PCS可以形成在同一水平处。因此，单元存储电极330在第三方向D3上的高度H1可以与***存储电极430在第三方向D3上的高度H2相同。
包括在***存储电极430和***上电极440中的材料分别与包括在单元存储电极330和单元上电极340中的材料相同。包括在***电容器介电层450中的材料与包括在单元电容器介电层350中的材料相同。
图16是示出根据一些实施例的半导体装置的布局图。图17是示出根据一些实施例的半导体装置的透视图。图18是沿图16的线X1-X1'和线Y1-Y1'截取的剖视图。
参照图16至图18，半导体装置500可以包括基底510、多条第一导电线520、沟道层530、栅电极540、栅极绝缘层550和电容器结构580。半导体装置500可以是包括垂直沟道晶体管(VCT)的存储器装置。垂直沟道晶体管可以指其中沟道层530的沟道长度沿着竖直方向(例如，D3)从基底510延伸的结构。图16至图18的电容器结构580可以与参照图1至图3描述的电容器结构CS相同。
下绝缘层512可以设置在基底510上，多条第一导电线520可以在第一方向D1上彼此间隔开，并且可以在下绝缘层512上沿着第二方向D2延伸。多个第一绝缘图案522可以设置在下绝缘层512上以填充多条第一导电线520之间的空间。多个第一绝缘图案522可以在第二方向D2上延伸，并且多个第一绝缘图案522的上表面可以与多条第一导电线520的上表面设置在同一水平处。多条第一导电线520可以用作半导体装置500的位线。
在一些实施例中，多条第一导电线520可以包括掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或其组合。例如，多条第一导电线520可以包括但不限于掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合。多条第一导电线520可以包括上述材料的单层或多层。在一些实施例中，多条第一导电线520可以包括二维半导体材料，并且二维半导体材料可以包括例如石墨烯、碳纳米管或其组合。
沟道层530可以在多条第一导电线520上以沿第一方向D1和第二方向D2与另一沟道层间隔开的矩阵形状布置。沟道层530可以具有根据第一方向D1的第一宽度和根据第三方向D3的第一高度，其中，第一高度可以大于第一宽度。例如，第一高度可以是第一宽度的约2倍至10倍，但不限于此。沟道层530的底部可以用作第一源/漏区(未示出)，沟道层530的上部可以用作第二源/漏区(未示出)，并且沟道层530的在第一源/漏区与第二源/漏区之间的部分可以用作沟道区(未示出)。
在一些实施例中，沟道层530可以包括氧化物半导体，并且氧化物半导体可以包括例如InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或其组合。沟道层530可以包括单层的氧化物半导体或多层的氧化物半导体。在一些实施例中，沟道层530可以具有大于硅的带隙能的带隙能。例如，沟道层530可以具有约1.5eV至5.6eV的带隙能。例如，当沟道层530具有约2.0eV至4.0eV的带隙能时，沟道层530可以具有改善的或最佳的沟道性能。例如，沟道层530可以是多晶的或非晶的，但不限于此。在一些实施例中，沟道层530可以包括二维半导体材料，并且二维半导体材料可以包括例如石墨烯、碳纳米管或其组合。
栅电极540可以在第一方向D1上从沟道层530的两个侧壁延伸。栅电极540可以包括面向沟道层530的第一侧壁的第一子栅电极540P1和面向沟道层530的与第一侧壁相对的第二侧壁的第二子栅电极540P2。由于一个沟道层530设置在第一子栅电极540P1与第二子栅电极540P2之间，因此半导体装置500可以具有双栅晶体管结构，但是本公开的实施例不限于此。可以省略第二子栅电极540P2，并且可以仅形成面向沟道层530的第一侧壁的第一子栅电极540P1，使得可以实现单栅晶体管结构。
栅电极540可以包括掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或其组合。例如，栅电极540可以包括但不限于掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合。
栅极绝缘层550围绕沟道层530的侧壁，并且可以置于沟道层530与栅电极540之间。例如，如图16中所示，沟道层530的整个侧壁可以被栅极绝缘层550围绕，并且栅电极540的侧壁的一部分可以与栅极绝缘层550接触。在其他实施例中，栅极绝缘层550可以在栅电极540的延伸方向(即，第一方向D1)上延伸，并且沟道层530的侧壁之中的仅面向栅电极540的两个侧壁可以与栅极绝缘层550接触。
在一些实施例中，栅极绝缘层550可以由氧化硅层、氮氧化硅层、具有比氧化硅层的介电常数高的介电常数的高介电层或其组合制成。高介电层可以由金属氧化物或金属氮氧化物制成。例如，能够用作栅极绝缘层550的高介电层可以由HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或其组合制成，但不限于此。
多个第二绝缘图案532可以在多个第一绝缘图案522上沿着第二方向D2延伸，并且沟道层530可以设置在多个第二绝缘图案532之中的两个相邻的第二绝缘图案532之间。此外，第一掩埋层534和第二掩埋层536可以在两个相邻的第二绝缘图案532之间设置在两个相邻的沟道层530之间的空间中。第一掩埋层534可以设置在两个相邻的沟道层530之间的空间的底部上，并且第二掩埋层536可以形成为在第一掩埋层534上填充两个相邻的沟道层530之间的空间的剩余部分。第二掩埋层536的上表面可以与沟道层530的上表面设置在同一水平处，并且第二掩埋层536可以覆盖栅电极540的上表面。可选地，多个第二绝缘图案532可以由与多个第一绝缘图案522连续的材料层形成，或者第二掩埋层536可以由与第一掩埋层534连续的材料层形成。
电容器接触件560可以设置在沟道层530上。电容器接触件560可以设置为与沟道层530竖直叠置，并且可以以在第一方向D1和第二方向D2上与另一电容器接触件间隔开的矩阵形状布置。电容器接触件560可以由掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合制成，但不限于此。上绝缘层562可以在多个第二绝缘图案532和第二掩埋层536上围绕电容器接触件560的侧壁。
蚀刻停止层570可以设置在上绝缘层562上，并且电容器结构580可以设置在蚀刻停止层570上。电容器结构580可以包括存储电极582、电容器介电层584和上电极586。
存储电极582可以通过蚀刻停止层570与电容器接触件560的上表面电连接。存储电极582可以形成为在第三方向D3上延伸的柱型，但不限于此。在一些实施例中，存储电极582可以设置为与电容器接触件560竖直叠置，并且可以以在第一方向D1和第二方向D2上与另一存储电极间隔开的矩阵形状布置。可选地，接合垫(未示出)可以进一步设置在电容器接触件560与存储电极582之间，使得存储电极582可以以六边形形状布置。
图19是示出根据一些实施例的半导体装置的布局图。图20是示出根据一些实施例的半导体装置的透视图。
参照图19和图20，半导体装置500A可以包括基底510A、多条第一导电线520A、沟道结构530A、接触栅电极540A、多条第二导电线542A和电容器结构580。半导体装置500A可以是包括垂直沟道晶体管(VCT)的存储器装置。
多个有源区域AC可以由基底510A中的第一器件隔离层512A和第二器件隔离层514A限定。沟道结构530A可以设置在每个有源区域AC中，并且可以包括分别在竖直方向(例如，D3)上延伸的第一有源柱530A1和第二有源柱530A2以及与第一有源柱530A1的底部和第二有源柱530A2的底部连接的连接部530L。第一源/漏区SD1可以设置在连接部530L中，并且第二源/漏区SD2可以为第一有源柱530A1和第二有源柱530A2的上部或设置在第一有源柱530A1和第二有源柱530A2上方。第一有源柱530A1和第二有源柱530A2中的每个可以构成独立的单位存储器单元。
例如，多条第一导电线520A可以在与多个有源区域AC中的每个交叉的方向上延伸，并且可以在第二方向D2上延伸。多条第一导电线520A中的一条第一导电线520A可以设置在第一有源柱530A1与第二有源柱530A2之间的连接部530L上，并且可以设置在第一源/漏区SD1上。与上述一条第一导电线520A相邻的另一第一导电线520A可以设置在两个沟道结构530A之间。多条第一导电线520A中的一条第一导电线520A可以用作包括在由设置在其两侧上的第一有源柱530A1和第二有源柱530A2构成的两个单位存储器单元中的公共位线。
一个接触栅电极540A可以设置在沿第二方向D2彼此相邻的两个沟道结构530A之间。例如，接触栅电极540A可以设置在包括在一个沟道结构530A中的第一有源柱530A1和与第一有源柱530A1相邻的沟道结构530A的第二有源柱530A2之间，并且一个接触栅电极540可以由设置在其两个侧壁上的第一有源柱530A1和第二有源柱530A2共用。栅极绝缘层550A可以设置在接触栅电极540A与第一有源柱530A1之间以及接触栅电极540A与第二有源柱530A2之间。多条第二导电线542A可以在接触栅电极540A的上表面上在第一方向D1上延伸。多条第二导电线542A可以用作半导体装置500A的字线。
电容器接触件560A可以设置在沟道结构530A上。电容器接触件560A可以设置在第二源/漏区SD2上，并且电容器结构580(类似于上述的电容器结构)可以设置在电容器接触件560A上。
图21至图33是顺序地示出制造具有图15的剖面的半导体装置的工艺的视图。在下文中，将描述根据本公开的一些实施例的制造半导体装置的方法。
参照图14和图21，提供了包括单元阵列区域CA和***区域PA的基底100。
可以在基底100中形成单元器件隔离层305以形成单元有源区域ACT。单元器件隔离层305可以限定单元有源区域ACT。尽管未示出，但是可以在***区域PA的基底100中形成***器件隔离层。***器件隔离层可以限定***有源区域。
可以在单元阵列区域CA的基底100中形成字线。字线WL可以掩埋在基底100中，并且可以在第一方向D1上延伸。在单元阵列区域CA中，可以执行离子注入工艺以在单元有源区域ACT中形成掺杂区域。
随后，可以在单元阵列区域CA的基底100上顺序地堆叠第一单元绝缘层311、第二单元绝缘层312和第三单元绝缘层313且对第一单元绝缘层311、第二单元绝缘层312和第三单元绝缘层313进行图案化，从而可以在单元阵列区域CA上形成缓冲层310。可以在***区域PA的基底100上形成第一***层间绝缘层410。
随后，可以在单元阵列区域CA的缓冲层310上形成预位线下电极321P。可以在***区域PA的第一***层间绝缘层410上形成第一电极421。预位线下电极321P和第一电极421可以形成在同一水平处。预位线下电极321P和第一电极421中的每个可以包括掺杂有杂质的多晶硅。
参照图22，在单元阵列区域CA中，在预位线下电极321P上形成第一掩模层MASK1。在***区域PA中，在第一电极421上形成第一掩模层MASK1。
第一掩模层MASK1可以具有示意性地限制直接接触件DC的位置的开口。第一掩模层MASK1可以由例如光致抗蚀剂层、非晶碳层(ACL)、旋涂硬掩模(SOH)、旋涂碳(SOC)和氮化硅层中的至少一种形成。
参照图23，可以使用第一掩模层MASK1作为蚀刻掩模来蚀刻单元阵列区域CA的预位线下电极321P、缓冲层310和基底100的一部分，从而可以形成第一沟槽t1。此时，可以部分地去除单元器件隔离层305的上部。
参照图24，可以去除第一掩模层MASK1以暴露预位线下电极321P的上部和第一电极421的上部。
随后，可以在基底100的整个表面上沉积掺杂有杂质的多晶硅层以填充第一沟槽t1。然后可以执行CMP工艺以去除预位线下电极321P上的多晶硅层，从而可以形成预直接接触件PDC。
随后，可以在预位线下电极321P和预直接接触件PDC上顺序地堆叠预位线中间电极322P、预位线上电极323P和预位线覆盖图案315P。可以在第一电极421上顺序地堆叠第二电极422、第三电极423和预第二***下绝缘层415P。
预位线中间电极322P和第二电极422中的每个可以是例如TiSiN。预位线上电极323P和第三电极423可以是例如钨。预位线覆盖图案315P和预第二***下绝缘层415P可以是例如氮化硅。
参照图25，可以使用掩模来图案化单元阵列区域CA的预位线覆盖图案315P、预位线上电极323P、预位线中间电极322P和预位线下电极321P，以形成位线覆盖图案315和位线BL。
此时，也可以图案化预直接接触件PDC以形成直接接触件DC。可以暴露第一沟槽t1的侧壁和底表面的一部分。由于缓冲层310形成为包括第一单元绝缘层至第三单元绝缘层311、312和313的三层结构，因此可以更容易地控制蚀刻工艺。
参照图26，可以形成覆盖位线覆盖图案315和位线BL的侧壁的位线间隔件SL。通过使用位线间隔件SL和位线覆盖图案315作为蚀刻掩模，可以去除彼此相邻的位线间隔件SL之间的缓冲层310和基底100的一部分，从而可以形成第二沟槽t2。
参照图27，可以形成用于填充第二沟槽t2的一部分的掩埋接触件BC。可以在位线间隔件SL之间形成掩埋接触件BC。
参照图28，可以在单元阵列区域CA的基底100上形成覆盖掩埋接触件BC和位线覆盖图案315的第二掩模层MASK2。
也在***区域PA的基底100上形成第二掩模层MASK2。第二掩模层MASK2可以具有示意性地限制下电极425的位置的开口。第二掩模层MASK2可以由例如光致抗蚀剂层、非晶碳层(ACL)、旋涂硬掩模(SOH)、旋涂碳(SOC)和氮化硅层中的至少一种形成。
参照图29，可以使用第二掩模层MASK2作为蚀刻掩模来去除预第二***下绝缘层415P的一部分。
可以去除预第二***下绝缘层415P的一部分以形成第三沟槽t3。第三沟槽t3可以是用于形成***下电极的沟槽。可以去除预第二***下绝缘层415P的一部分以形成第二***下绝缘层415a。
参照图30，可以去除单元阵列区域CA的基底100上的第二掩模层MASK2和***区域PA的基底100上的第二掩模层MASK2。
随后，在单元阵列区域CA的基底100上形成预接合垫325P。在***区域PA的基底100上形成预***下电极425P。
预接合垫325P可以覆盖掩埋接触件BC、位线间隔件SL和位线覆盖图案315。预***下电极425P可以填充第三沟槽t3并覆盖第二***下绝缘层415a。预接合垫325P和预***下电极425P可以形成在同一水平处。预接合垫325P和预***下电极425P中的每个可以包括钨，但不限于此。
参照图31，在预接合垫325P上形成第三掩模层MASK3。在单元阵列区域CA中，第三掩模层MASK3可以具有示意性地限制垫隔离绝缘层380的位置的开口。
也在预***下电极425P上形成第三掩模层MASK3。在***区域PA中，第三掩模层MASK3可以具有示意性地限制第二***上绝缘层415b的位置的开口。第三掩模层MASK3可以由例如光致抗蚀剂层、非晶碳层(ACL)、旋涂硬掩模(SOH)、旋涂碳(SOC)和氮化硅层中的至少一种形成。
参照图32，可以使用第三掩模层MASK3作为蚀刻掩模来形成垫隔离绝缘层380、第二***上绝缘层415b、接合垫325和***下电极425。
首先，使用第三掩模层MASK3作为蚀刻掩模来去除预接合垫325P的一部分、位线间隔件SL的一部分和位线覆盖图案315的一部分，以形成接合垫325。
使用第三掩模层MASK3作为蚀刻掩模去除预***下电极425P的一部分和第二***下绝缘层415a的一部分，以形成***下电极425。
随后，形成垫隔离绝缘层380和第二***上绝缘层415b。第二***下绝缘层415a和第二***上绝缘层415b可以构成第二***层间绝缘层415。
由于接合垫325和***下电极425形成在同一水平处，所以接合垫325的上表面325_US可以与***下电极425的上表面425_US共面。
参照图33，在接合垫325上，形成单元电容器结构CCS。单元电容器结构CCS包括单元存储电极330、单元上电极340和单元电容器介电层350。
在***下电极425上，形成***电容器结构PCS。***电容器结构PCS包括***存储电极430、***上电极440和***电容器介电层450。
尽管已经参照附图描述了根据本公开的实施例，但是本公开可以以各种形式制造而不限于上述实施例，并且本公开所属领域的普通技术人员可以理解的是，在不脱离本公开的范围的情况下，本公开可以以其他具体的形式实现。因此，上述实施例在所有方面都被认为是说明性的而不是限制性的。
在总结详细描述时，本领域技术人员将理解的是，在实质上不脱离本公开的原理的情况下，可以对示例实施例进行许多变化和修改。因此，公开的所公开的示例实施例仅在一般性和描述性意义上使用，而不是为了限制的目的。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基底；
第一电容器结构，包括在基底上的多个第一存储电极、在所述多个第一存储电极上的第一上电极以及在所述多个第一存储电极与第一上电极之间的第一电容器介电层；以及
第一下电极，在第一电容器结构与基底之间并且与第一电容器结构电连接，
其中，所述多个第一存储电极包括彼此间隔开的第一正常存储电极和第一虚设存储电极，
其中，第一正常存储电极与第一下电极电连接，并且
其中，第一虚设存储电极不与第一下电极电连接。
2.根据权利要求1所述的半导体装置，所述半导体装置还包括：
共电极，在第一下电极与基底之间，
其中，在平面图中，共电极的面积大于第一下电极的面积。
3.根据权利要求1所述的半导体装置，所述半导体装置还包括：
第二电容器结构，在基底上与第一电容器结构间隔开；以及
第二下电极，在基底与第二电容器结构之间并且与第一下电极间隔开，
其中，第二电容器结构包括多个第二存储电极、在所述多个第二存储电极上的第二上电极以及在所述多个第二存储电极与第二上电极之间的第二电容器介电层，
其中，所述多个第二存储电极包括彼此间隔开的第二正常存储电极和第二虚设存储电极，
其中，第二正常存储电极与第二下电极电连接，并且
其中，第二虚设存储电极不与第二下电极电连接。
4.根据权利要求3所述的半导体装置，其中，所述第一正常存储电极和所述第二正常存储电极彼此串联电连接。
5.根据权利要求3所述的半导体装置，其中，所述第一正常存储电极和所述第二正常存储电极彼此并联电连接。
6.根据权利要求1所述的半导体装置，所述半导体装置还包括：
层间绝缘层，在基底上围绕第一下电极，
其中，层间绝缘层的上表面与第一下电极的上表面共面，并且其中，第一虚设存储电极直接在层间绝缘层的上表面上。
7.根据权利要求1所述的半导体装置，其中，第一虚设存储电极是电浮置的。
8.根据权利要求1所述的半导体装置，其中，第一虚设存储电极包括面向基底的第一表面和与第一表面相对的第二表面，并且
第一表面的中心和第二表面的中心在竖直方向上未对准。
9.根据权利要求8所述的半导体装置，其中，第一虚设存储电极相对于第一表面的坡度包括朝向第二表面逐渐减小的部分。
10.根据权利要求1所述的半导体装置，其中，第一虚设存储电极包括第一部分和在第一部分上的第二部分，并且
其中，第一部分的坡度和第二部分的坡度彼此不同，并且第二部分比第一部分靠近第一正常存储电极。
11.一种半导体装置，所述半导体装置包括：
基底，包括第一区域和围绕第一区域的第二区域；
电容器结构，包括在基底上的多个存储电极、在所述多个存储电极上的上电极以及在所述多个存储电极与上电极之间的电容器介电层；以及
下电极，在电容器结构与基底的第一区域之间并且与电容器结构电连接，
其中，所述多个存储电极包括在基底的第一区域上并且与下电极电连接的正常存储电极以及在基底的第二区域上并且电浮置的虚设存储电极。
12.根据权利要求11所述的半导体装置，所述半导体装置还包括：
共电极，在下电极与基底之间，
其中，在平面图中，共电极的面积大于下电极的面积。
13.根据权利要求12所述的半导体装置，其中，共电极包括在竖直方向上不与上电极叠置的部分。
14.根据权利要求11所述的半导体装置，所述半导体装置还包括：
层间绝缘层，在基底的第二区域上，
其中，虚设存储电极直接在层间绝缘层上。
15.根据权利要求11所述的半导体装置，其中，虚设存储电极包括面向基底的第一表面和与第一表面相对的第二表面，并且
第一表面的中心和第二表面的中心在竖直方向上未对准。
16.根据权利要求11所述的半导体装置，其中，虚设存储电极包括第一部分和在第一部分上的第二部分，并且
其中，第一部分的坡度和第二部分的坡度彼此不同，并且第二部分比第一部分靠近正常存储电极。
17.一种半导体装置，所述半导体装置包括：
基底，包括单元阵列区域和***区域；
位线，在基底的单元阵列区域上并与基底的单元阵列区域交叉；
掩埋接触件，在位线之间并且与基底的单元阵列区域电连接；
接合垫，在掩埋接触件上；
单元电容器结构，在接合垫上并且与接合垫电连接；
***电容器结构，包括在基底的***区域上的多个***存储电极、在所述多个***存储电极上的***上电极以及在所述多个***存储电极与***上电极之间的***电容器介电层；
***下电极，在***电容器结构与基底的***区域之间并且与***电容器结构电连接；以及
***共电极，在***下电极与基底的***区域之间，
其中，在平面图中，***下电极的面积小于***共电极的面积，
其中，所述多个***存储电极包括彼此间隔开的***正常存储电极和***虚设存储电极，并且
其中，***正常存储电极与***下电极电连接，并且***虚设存储电极不与***下电极电连接。
18.根据权利要求17所述的半导体装置，其中，位线的堆叠结构和***共电极的堆叠结构彼此相同。
19.根据权利要求17所述的半导体装置，其中，接合垫的上表面和***下电极的上表面彼此共面。
20.根据权利要求17所述的半导体装置，其中，单元电容器结构包括多个单元存储电极、在所述多个单元存储电极上的单元上电极以及在所述多个单元存储电极与单元上电极之间的单元电容器介电层，并且
其中，单元存储电极在竖直方向上的高度与***正常存储电极在竖直方向上的高度相同。
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