KR20240044721A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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KR20240044721A
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Abstract

집적도 및 전기적 특성이 향상된 반도체 메모리 장치를 제공하는 것이다. 반도체 메모리 장치는 기판 상에, 제1 방향으로 연장된 비트 라인, 비트 라인 상에 배치되는 제1 채널 패턴, 비트 라인 상에 배치되고, 제1 채널 패턴과 제1 방향으로 이격된 제2 채널 패턴, 제1 채널 패턴 및 제2 채널 패턴 사이에 배치되고, 제2 방향으로 연장된 제1 워드 라인, 제1 채널 패턴 및 제2 채널 패턴 사이에 배치되고, 제2 방향으로 연장되고, 제1 워드 라인과 제1 방향으로 이격된 제2 워드 라인, 및 제1 채널 패턴 및 제2 채널 패턴 상에, 제1 채널 패턴 및 제2 채널 패턴과 연결된 제1 커패시터 및 제2 커패시터를 포함하고, 제1 채널 패턴 및 제2 채널 패턴은 비트 라인 상에 순차적으로 배치된 제1 금속 산화물 패턴 및 제2 금속 산화물 패턴을 포함하고, 제1 금속 산화물 패턴 및 제2 금속 산화물 패턴은 각각 비정질 금속 산화물을 포함하고, 제1 금속 산화물 패턴의 조성은 제2 금속 산화물 패턴의 조성과 다르다.

Description

반도체 메모리 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로, 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우 그 집적도가 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구된다.
2차원 또는 평면적 반도체 메모리 장치의 경우 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되므로, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 그러나, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 채널이 수직 방향으로 연장되는 수직 채널 트랜지스터를 포함하는 반도체 메모리 장치들이 제안되고 있다.
본 발명이 해결하려는 과제는, 집적도 및 전기적 특성이 향상된 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 집적도 및 전기적 특성이 향상된 반도체 메모리 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 일 태양(aspect)은 기판 상에, 제1 방향으로 연장된 비트 라인, 비트 라인 상에 배치되는 제1 채널 패턴, 비트 라인 상에 배치되고, 제1 채널 패턴과 제1 방향으로 이격된 제2 채널 패턴, 제1 채널 패턴 및 제2 채널 패턴 사이에 배치되고, 제2 방향으로 연장된 제1 워드 라인, 제1 채널 패턴 및 제2 채널 패턴 사이에 배치되고, 제2 방향으로 연장되고, 제1 워드 라인과 제1 방향으로 이격된 제2 워드 라인, 및 제1 채널 패턴 및 제2 채널 패턴 상에, 제1 채널 패턴 및 제2 채널 패턴과 연결된 제1 커패시터 및 제2 커패시터를 포함하고, 제1 채널 패턴 및 제2 채널 패턴은 비트 라인 상에 순차적으로 배치된 제1 금속 산화물 패턴 및 제2 금속 산화물 패턴을 포함하고, 제1 금속 산화물 패턴 및 제2 금속 산화물 패턴은 각각 비정질 금속 산화물을 포함하고, 제1 금속 산화물 패턴의 조성은 제2 금속 산화물 패턴의 조성과 다르다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 다른 태양은 기판 상에, 제1 방향으로 연장된 비트 라인, 비트 라인 상에 배치되는 제1 채널 패턴, 비트 라인 상에 배치되고, 제1 채널 패턴과 제1 방향으로 이격된 제2 채널 패턴, 제1 채널 패턴 및 제2 채널 패턴 사이에 배치되고, 제2 방향으로 연장된 제1 워드 라인, 제1 채널 패턴 및 제2 채널 패턴 사이에 배치되고, 제2 방향으로 연장되고, 제1 워드 라인과 제1 방향으로 이격된 제2 워드 라인, 및 제1 채널 패턴 및 제2 채널 패턴 상에, 제1 채널 패턴 및 제2 채널 패턴과 연결된 제1 커패시터 및 제2 커패시터를 포함하고, 제1 채널 패턴 및 제2 채널 패턴은 제1 금속 산화물 패턴 및 제2 금속 산화물 패턴을 포함하고, 제1 금속 산화물 패턴은 비정질 금속 산화물을 포함하고, 제2 금속 산화물 패턴은 CAAC IGZO(c-axis aligned crystalline IGZO)을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 또 다른 태양은 기판 상의 페리 게이트 구조체, 페리 게이트 구조체 상에 배치되고, 제1 방향으로 연장된 비트 라인, 비트 라인 상에 배치되고, 수평부와 수평부로부터 돌출된 제1 수직부 및 제2 수직부를 포함하는 채널 구조체, 채널 구조체 상에 배치되고, 제2 방향으로 연장된 제1 워드 라인, 채널 구조체 상에 배치되고, 제2 방향으로 연장되고, 제1 워드 라인과 제1 방향으로 이격된 제2 워드 라인, 채널 구조체의 수평부 상에 배치되고, 제1 워드 라인 및 제2 워드 라인을 분리하는 게이트 분리 패턴, 및 채널 구조체 상에, 채널 구조체의 제1 수직부 및 채널 구조체의 제2 수직부와 연결된 제1 커패시터 및 제2 커패시터를 포함하고, 채널 구조체는 비트 라인과 접촉하는 제1 금속 산화물 패턴과, 제1 금속 산화물 패턴 상의 제2 금속 산화물 패턴을 포함하고, 제1 금속 산화물 패턴은 Ga-rich IGZO를 포함하고, 제2 금속 산화물 패턴은 In-rich IGZO를 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 메모리 장치 제조 방법의 일 태양은 기판 상에, 제1 방향으로 연장되는 비트 라인을 형성하고, 기판 상에, 비트 라인을 노출시키며 제1 방향과 교차하는 제2 방향으로 연장되는 채널 트렌치를 포함하는 돌출 절연 패턴을 형성하고, 채널 트렌치의 바닥면 및 측벽을 따라 연장되는 채널 구조체를 형성하고, 채널 구조체 상에, 채널 트렌치의 측벽을 따라 제2 방향으로 연장되는 제1 워드 라인 및 제2 워드 라인을 형성하고, 제1 워드 라인은 제2 워드 라인과 제1 방향으로 이격되고, 제1 워드 라인 및 제2 워드 라인 상에, 채널 트렌치를 채우는 게이트 분리 패턴을 형성하고, 게이트 분리 패턴 상에, 채널 구조체와 연결된 커패시터를 형성하는 것을 포함하고, 채널 구조체는 비트 라인 상에 순차적으로 배치된 제1 금속 산화물 패턴 및 제2 금속 산화물 패턴을 포함하고, 제1 금속 산화물 패턴 및 제2 금속 산화물 패턴은 각각 비정질 금속 산화물을 포함하고, 제1 금속 산화물 패턴의 조성은 제2 금속 산화물 패턴의 조성과 다르다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A - A 및 B - B를 따라 절단한 단면도이다.
도 3은 도 1의 C - C 및 D - D를 따라 절단한 단면도이다.
도 4 내지 도 8은 각각 도 2의 P 부분을 확대한 도면들이다.
도 9는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 10은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 11 및 도 12는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 13 내지 도 16은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 17 내지 도 20은 각각 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 21 내지 도 37은 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 도면들이다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A - A 및 B - B를 따라 절단한 단면도이다. 도 3은 도 1의 C - C 및 D - D를 따라 절단한 단면도이다. 도 4 내지 도 8은 각각 도 2의 P 부분을 확대한 도면들이다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 메모리 셀들을 포함할 수 있다.
도 1 내지 도 8을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 페리 게이트 구조체(PG)와, 비트 라인(BL)들과, 워드 라인(WL1, WL2)들과, 채널 구조체(AP_ST)들과, 돌출 절연 패턴(175)과, 정보 저장부(DSP)들을 포함할 수 있다.
기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
페리 게이트 구조체(PG)는 기판(100) 상에 배치될 수 있다. 기판(100)은 셀 어레이 영역과, 주변 회로 영역을 포함할 수 있다. 페리 게이트 구조체(PG)는 셀 어레이 영역 및 주변 회로 영역에 걸쳐 배치될 수 있다. 다르게 설명하면, 페리 게이트 구조체(PG)의 일부는 기판(100)의 셀 어레이 영역에 배치되고, 페리 게이트 구조체(PG)의 나머지는 기판(100)의 주변 회로 영역에 배치될 수 있다.
페리 게이트 구조체(PG)는 센싱 트랜지스터, 전송 트랜지스터 및 구동 트랜지스터 등에 포함될 수 있다. 셀 어레이 영역 및 주변 회로 영역에 배치되는 트랜지스터 종류는 반도체 메모리 장치의 설계 배치에 따라 달라질 수 있음은 물론이다.
페리 게이트 구조체(PG)는 페리 게이트 절연막(215)과, 페리 하부 도전 패턴(223)과, 페리 상부 도전 패턴(225)을 포함할 수 있다. 페리 게이트 절연막(215)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전율 절연막, 또는 이들의 조합을 포함할 수 있다. 고유전율 절연막은 예를 들어, 금속 산화물, 금속 산질화물, 금속 실리콘 산화물, 금속 실리콘 산질화물 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
페리 하부 도전 패턴(223)과, 페리 상부 도전 패턴(225)은 각각 도전 물질을 포함할 수 있다. 예를 들어, 페리 하부 도전 패턴(223)과, 페리 상부 도전 패턴(225)은 각각 도핑된 반도체 물질, 도전성 금속 질화물, 도전성 금속 실리콘 질화물, 금속 탄질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 2차원 물질(Two-dimensional(2D) material), 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다. 페리 게이트 구조체(PG)는 복수의 도전 패턴을 포함하는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
몇몇 실시예들에 따른 반도체 메모리 장치에서, 2차원 물질은 금속성 물질 및/또는 반도체 물질일 수 있다. 2차원 물질(2D material)은 2차원 동소체(allotrope) 또는 2차원 화합물(compound)를 포함할 수 있고, 예를 들어, 그래핀(graphene), 몰리브덴 이황화물(MoS2), 몰리브덴 디셀레나이드(MoSe2), 텅스텐 디셀레나이드(WSe2), 텅스텐 이황화물(WS2), 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 상술한 2차원 물질은 예시적으로 열거되었을 뿐이므로, 본 발명의 반도체 메모리 장치에 포함될 수 있는 2차원 물질은 상술한 물질에 의해 제한되지 않는다.
제1 페리 하부 절연막(227) 및 제2 페리 하부 절연막(228)은 기판(100) 상에 배치된다. 제1 페리 하부 절연막(227) 및 제2 페리 하부 절연막(228)은 각각 절연 물질로 이뤄질 수 있다.
제1 페리 배선 라인(241a) 및 페리 컨택 플러그(241b)는 제1 페리 하부 절연막(227) 및 제2 페리 하부 절연막(228) 내에 배치될 수 있다. 제1 페리 배선 라인(241a) 및 페리 컨택 플러그(241b)는 서로 다른 막인 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제1 페리 배선 라인(241a) 및 페리 컨택 플러그(241b) 사이의 경계는 구분되지 않을 수도 있다. 제1 페리 배선 라인(241a) 및 페리 컨택 플러그(241b)는 각각 도전 물질을 포함한다.
제1 페리 상부 절연막(261) 및 제2 페리 상부 절연막(262)은 제1 페리 배선 라인(241a) 및 페리 컨택 플러그(241b) 상에 배치될 수 있다. 제1 페리 상부 절연막(261) 및 제2 페리 상부 절연막(262)은 각각 절연 물질로 이뤄질 수 있다.
제2 페리 배선 라인(243) 및 페리 비아 플러그(242)는 제1 페리 배선 라인(241a) 상에 배치된다. 페리 비아 플러그(242)는 제1 페리 상부 절연막(261) 내에 배치될 수 있다. 제2 페리 배선 라인(243)은 제2 페리 상부 절연막(262) 내에 배치될 수 있다.
제2 페리 배선 라인(243) 및 페리 비아 플러그(242)는 제1 페리 배선 라인(241a)과 연결될 수 있다. 페리 비아 플러그(242)는 제1 페리 배선 라인(241a)과 제2 페리 배선 라인(243)을 연결할 수 있다. 제2 페리 배선 라인(243) 및 페리 비아 플러그(242)는 각각 도전 물질을 포함한다. 제2 페리 배선 라인(243) 및 페리 비아 플러그(242)는 서로 다른 막인 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제2 페리 배선 라인(243) 및 페리 비아 플러그(242) 사이의 경계는 구분되지 않을 수도 있다.
제3 페리 상부 절연막(263), 제4 페리 상부 절연막(264) 및 제5 페리 상부 절연막(265)는 제2 페리 배선 라인(243) 상에 순차적으로 배치될 수 있다. 제3 페리 상부 절연막(263), 제4 페리 상부 절연막(264) 및 제5 페리 상부 절연막(265)은 각각 절연 물질로 이뤄질 수 있다.
제4 페리 상부 절연막(264)은 제3 페리 상부 절연막(263) 및 제5 페리 상부 절연막(265)과 다른 절연 물질로 이뤄질 수 있다. 예를 들어, 제4 페리 상부 절연막(264)은 산화물 계열의 절연 물질로 이뤄지고, 제3 페리 상부 절연막(263) 및 제5 페리 상부 절연막(265)은 질화물 계열의 절연 물질로 이뤄질 수 있지만, 이에 제한되는 것은 아니다.
셀 연결 플러그(244)는 제3 페리 상부 절연막(263), 제4 페리 상부 절연막(264) 및 제5 페리 상부 절연막(265) 내에 배치될 수 있다. 셀 연결 플러그(244)는 제2 페리 배선 라인(243)과 연결될 수 있다. 셀 연결 플러그(244)는 도전 물질을 포함한다. 도시된 것과 달리, 셀 연결 플러그(244)는 단일막으로 이뤄진 페리 상부 절연막이 배치될 수 있음은 물론이다.
비트 라인(BL)들은 페리 게이트 구조체(PG) 상에 배치된다. 좀 더 구체적으로, 비트 라인(BL)들은 제5 페리 상부 절연막(265) 상에 배치될 수 있다. 예를 들어, 비트 라인(BL)들은 제5 페리 상부 절연막(265)과 접촉할 수 있다.
비트 라인(BL)는 제2 방향(D2)으로 길게 연장될 수 있다. 인접하는 비트 라인(BL)은 제1 방향(D1)으로 이격될 수 있다. 비트 라인(BL)은 제2 방향(D2) 으로 연장된 장측벽과, 제1 방향(D1)으로 연장된 단측벽을 포함한다.
도시되지 않았지만, 각각의 비트 라인(BL)은 셀 어레이 영역에서 주변 회로 영역까지 연장될 수 있다. 각각의 비트 라인(BL)의 단부는 기판(100)의 주변 회로 영역 상에 배치될 수 있다.
각각의 비트 라인(BL)은 셀 연결 플러그(244) 상에 배치될 수 있다. 각각의 비트 라인(BL)은 셀 연결 플러그(244)와 연결될 수 있다. 각각의 비트 라인(BL)은 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물, 도전성 금속 실리콘 질화물, 금속 탄질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 2차원 물질, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다. 각각의 비트 라인(BL)은 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
셀 하부 절연막(171)은 제5 페리 상부 절연막(265) 상에 배치될 수 있다. 셀 하부 절연막(171)은 제1 방향(D1)으로 이격된 비트 라인(BL) 사이에 배치된다. 셀 하부 절연막(171)은 절연 물질로 이뤄질 수 있다.
돌출 절연 패턴(175)은 비트 라인(BL) 및 셀 하부 절연막(171) 상에 배치된다. 셀 하부 식각 정지막(173)은 돌출 절연 패턴(175)과 셀 하부 절연막(171) 사이에 배치될 수 있다. 돌출 절연 패턴(175) 및 셀 하부 식각 정지막(173)은 각각 절연 물질로 이뤄질 수 있다. 셀 하부 식각 정지막(173)은 돌출 절연 패턴(175)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 돌출 절연 패턴(175)은 산화물 계열의 절연 물질로 이뤄질 수 있지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 셀 하부 식각 정지막(173)은 돌출 절연 패턴(175)과 셀 하부 절연막(171) 사이에 배치되지 않을 수 있다.
돌출 절연 패턴(175)은 복수의 채널 트렌치(CH_T)를 포함할 수 있다. 각각의 채널 트렌치(CH_T)는 제1 방향(D1)으로 길게 연장될 수 있다. 인접하는 채널 트렌치(CH_T)는 제2 방향(D2)으로 이격될 수 있다.
각각의 채널 트렌치(CH_T)는 비트 라인(BL)과 교차한다. 하나의 채널 트렌치(CH_T)는 제1 방향(D1)으로 인접한 복수의 비트 라인(BL)을 노출시킬 수 있다.
각각의 채널 트렌치(CH_T)의 바닥면은 비트 라인(BL)과 셀 하부 절연막(171)에 의해 정의될 수 있다. 각각의 채널 트렌치(CH_T)의 측벽은 돌출 절연 패턴(175) 및 셀 하부 식각 정지막(173)에 의해 정의될 수 있다. 채널 트렌치(CH_T)의 측벽의 적어도 일부는 돌출 절연 패턴의 측벽(175SW)일 수 있다. 셀 하부 식각 정지막(173)이 배치되지 않은 경우, 각각의 채널 트렌치(CH_T)의 측벽은 돌출 절연 패턴(175)에 의해 정의될 수 있다.
채널 구조체(AP_ST)는 각각의 비트 라인(BL) 상에 배치될 수 있다. 복수의 채널 구조체(AP_ST)는 하나의 비트 라인(BL)과 연결될 수 있다. 하나의 비트 라인(BL) 상에 배치된 복수의 채널 구조체(AP_ST)는 제2 방향(D2)으로 이격된다.
채널 구조체(AP_ST)는 제1 방향(D1)으로 연장된 채널 트렌치(CH_T) 내에 배치될 수 있다. 복수의 채널 구조체(AP_ST)는 하나의 채널 트렌치(CH_T) 내에 배치될 수 있다. 채널 트렌치(CH_T) 내에 배치된 복수의 채널 구조체(AP_ST)는 제1 방향(D1)으로 이격된다.
예를 들어, 채널 구조체(AP_ST)는 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다.
채널 구조체(AP_ST)는 채널 트렌치(CH_T)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 방향(D2)으로 절단한 단면에서, 채널 구조체(AP_ST)는 "U"자 형태를 가질 수 있다.
채널 구조체(AP_ST)는 수평부(AP_STH)와, 제1 수직부(AP_STV1)과, 제2 수직부(AP_STV2)를 포함할 수 있다. 채널 구조체의 제1 수직부(AP_STV1) 및 채널 구조체의 제2 수직부(AP_STV2)는 채널 구조체의 수평부(AP_STH)로부터 제3 방향(D3)으로 돌출될 수 있다.
채널 구조체의 수평부(AP_STH)는 채널 트렌치(CH_T)의 바닥면을 따라 연장될 수 있다. 제2 방향(D2)으로 절단한 단면에서, 채널 구조체의 수평부(AP_STH)는 비트 라인(BL)의 상면을 따라 연장될 수 있다. 채널 구조체의 수평부(AP_STH)는 비트 라인(BL)과 연결된다. 예를 들어, 채널 구조체의 수평부(AP_STH)는 비트 라인(BL)의 상면과 접촉할 수 있다.
채널 구조체의 제1 수직부(AP_STV1) 및 채널 구조체의 제2 수직부(AP_STV2)는 채널 트렌치(CH_T)의 측벽을 따라 연장될 수 있다. 제2 방향(D2)으로 절단한 단면에서, 채널 구조체의 제1 수직부(AP_STV1) 및 채널 구조체의 제2 수직부(AP_STV2)는 각각 돌출 절연 패턴의 측벽(175SW)을 따라 연장될 수 있다.
채널 구조체(AP_ST)는 산화물 반도체 물질을 포함할 수 있다. 예를 들어, 채널 구조체(AP_ST)는 비트 라인(BL) 상에 순차적으로 배치된 제1 금속 산화물 패턴(111)과 제2 금속 산화물 패턴(112)을 포함할 수 있다. 제1 금속 산화물 패턴(111)은 비트 라인(BL)과 제2 금속 산화물 패턴(112) 사이에 배치될 수 있다.
제1 금속 산화물 패턴(111)은 채널 트렌치(CH_T)의 바닥면 및 측벽을 따라 연장될 수 있다. 제1 금속 산화물 패턴(111)은 비트 라인(BL)과 접촉할 수 있다.
제2 금속 산화물 패턴(112)은 제1 금속 산화물 패턴(112) 상에 배치될 수 있다. 제2 금속 산화물 패턴(112)은 채널 트렌치(CH_T)의 바닥면 및 측벽을 따라 연장될 수 있다.
제1 금속 산화물 패턴(111)과 제2 금속 산화물 패턴(112)은 각각 산화물 반도체 물질을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 금속 산화물 패턴(111) 및 제2 금속 산화물 패턴(112)은 각각 비정질 금속 산화물을 포함할 수 있다. 각각의 제1 금속 산화물 패턴(111) 및 제2 금속 산화물 패턴(112)은 예를 들어, IGZO(indium gallium zinc oxide), 불순물이 도핑된 IZO(indium zinc oxide), InO(indium oxide), ZnO(zinc oxide), GaO(gallium oxide), SnO(tin oxide), AZO(aluminum zinc oxide) 및 ITO(indium tin oxide) 중 하나를 포함할 수 있다. 불순물이 도핑된 IZO(indium zinc oxide)에서, 도핑된 불순물은 예를 들어, 마그네슘(Mg), 스트론튬(Sr), 바륨(Ba), 스칸듐(Sc), 이트륨(Y), 란탄(La), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 알루미늄(Al), 주석(Sn) 및 탄탈륨(Ta) 중 적어도 하나를 포함할 수 있다. 제1 금속 산화물 패턴(111)의 조성은 제2 금속 산화물 패턴(112)의 조성과 다를 수 있다.
일 예로, 제1 금속 산화물 패턴(111) 및 제2 금속 산화물 패턴(112)이 서로 다른 물질을 포함할 수 있다. 제1 금속 산화물 패턴(111)의 조성은 제2 금속 산화물 패턴(112)의 조성과 다르다.
다른 예로, 제1 금속 산화물 패턴(111) 및 제2 금속 산화물 패턴(112)이 같은 물질을 포함할 수 있다. 예를 들어, 제1 금속 산화물 패턴(111) 및 제2 금속 산화물 패턴(112)은 IGZO(indium gallium zinc oxide, InxGayZnzO)를 포함할 수 있다. 하지만, 제1 금속 산화물 패턴(111) 및 제2 금속 산화물 패턴(112)에서, IGZO에 포함된 인듐(In), 갈륨(Ga) 및 아연(Zn)의 구성 비율이 다를 수 있다. 이와 같은 경우, 제1 금속 산화물 패턴(111)의 조성은 제2 금속 산화물 패턴(112)의 조성과 다르다. 제1 금속 산화물 패턴(111)에서 갈륨(Ga)에 대한 인듐(In)의 비율(x/y)은, 제2 금속 산화물 패턴(112)에서 갈륨(Ga)에 대한 인듐(In)의 비율(x/y)과 다르다. 예를 들어, 제1 금속 산화물 패턴(111)에서 갈륨(Ga)에 대한 인듐(In)의 비율(x/y)은, 제2 금속 산화물 패턴(112)에서 갈륨(Ga)에 대한 인듐(In)의 비율(x/y)보다 작을 수 있다. 제1 금속 산화물 패턴(111)에 포함된 IGZO(indium gallium zinc oxide)는 Ga-rich IGZO 또는 IGZO(In:Ga:Zn=1:1:1)이고, 제2 금속 산화물 패턴(112)에 포함된 IGZO(indium gallium zinc oxide)는 In-rich IGZO 또는 IGZO(In:Ga:Zn=1:1:1)일 수 있지만, 이에 제한되는 것은 아니다. IGZO(In:Ga:Zn=1:1:1)은 같은 비율의 인듐, 갈륨 및 아연을 포함할 수 있다. Ga-rich IGZO은 IGZO(In:Ga:Zn=1:1:1)보다 갈륨의 비율이 높고, IGZO(In:Ga:Zn=1:1:1)보다 인듐의 비율이 낮을 수 있다. In-rich IGZO은 IGZO(In:Ga:Zn=1:1:1)보다 인듐의 비율이 높고, IGZO(In:Ga:Zn=1:1:1)보다 갈륨의 비율이 낮을 수 있다.
상술한 설명은 IGZO를 이용하여 설명하였지만, 이에 제한되는 것은 아니다. 제1 금속 산화물 패턴(111) 및 제2 금속 산화물 패턴(112)이 각각 3원계 이상의 금속 산화물을 포함할 경우, 상술한 설명이 적용될 수 있음은 물론이다.
또 다른 예로, 제1 금속 산화물 패턴(111) 및 제2 금속 산화물 패턴(112)은 각각 불순물이 도핑된 IZO(indium zinc oxide)를 포함할 수 있다. 제1 금속 산화물 패턴(111)에서 IZO(indium zinc oxide)에 도핑된 불순물은, 제2 금속 산화물 패턴(112)에서 IZO(indium zinc oxide)에 도핑된 불순물과 다를 수 있다. 이와 같은 경우, 제1 금속 산화물 패턴(111)의 조성은 제2 금속 산화물 패턴(112)의 조성과 다르다.
몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 금속 산화물 패턴(111) 및 제2 금속 산화물 패턴(112) 중 하나는 비정질 금속 산화물을 포함하고, 다른 하나는 CAAC(c-axis aligned crystalline) IGZO를 포함할 수 있다.
제1 금속 산화물 패턴(111)은 비정질 금속 산화물을 포함하고, 제2 금속 산화물 패턴(112)은 CAAC IGZO를 포함할 수 있다. 또는, 제1 금속 산화물 패턴(111)은 CAAC IGZO을 포함하고, 제2 금속 산화물 패턴(112)은 비정질 금속 산화물을 포함할 수 있다. 비정질 금속 산화물은 예를 들어, IGZO(indium gallium zinc oxide), 불순물이 도핑된 IZO(indium zinc oxide), InO(indium oxide), ZnO(zinc oxide), GaO(gallium oxide), SnO(tin oxide), AZO(aluminum zinc oxide) 및 ITO(indium tin oxide) 중 하나를 포함할 수 있다.
일 예로, 제1 금속 산화물 패턴(111)의 조성은 제2 금속 산화물 패턴(112)의 조성과 다를 수 있다. 다른 예로, 비정질 금속 산화물이 IGZO(indium gallium zinc oxide)일 경우, 제1 금속 산화물 패턴(111)의 조성은 제2 금속 산화물 패턴(112)의 조성과 동일할 수 있다.
채널 구조체(AP_ST)는 제1 채널 패턴(AP1)과, 제2 채널 패턴(AP2)과, 연결 채널 패턴(AP_CP)을 포함할 수 있다. 연결 채널 패턴(AP_CP)은 제1 채널 패턴(AP1)과, 제2 채널 패턴(AP2)을 연결한다. 제1 채널 패턴(AP1)과, 제2 채널 패턴(AP2)은 제2 방향(D2)으로 이격된다.
제1 채널 패턴(AP1)과, 제2 채널 패턴(AP2)과, 연결 채널 패턴(AP_CP)은 비트 라인(BL) 상에 배치된다. 제1 채널 패턴(AP1)과, 제2 채널 패턴(AP2)은 비트 라인(BL)과 연결된다. 제1 채널 패턴(AP1)과, 제2 채널 패턴(AP2)은 비트 라인(BL)의 상면과 접촉할 수 있다.
제1 채널 패턴(AP1)은 채널 구조체의 수평부(AP_STH)의 일부와, 채널 구조체의 제1 수직부(AP_STV1)를 포함할 수 있다. 채널 구조체의 수평부(AP_STH)의 일부는 제1 채널 패턴(AP1)의 수평부일 수 있다. 채널 구조체의 제1 수직부(AP_STV1)는 제1 채널 패턴(AP1)의 수직부일 수 있다.
제2 채널 패턴(AP2)은 채널 구조체의 수평부(AP_STH)의 다른 일부와, 채널 구조체의 제2 수직부(AP_STV2)를 포함할 수 있다. 채널 구조체의 수평부(AP_STH)의 다른 일부는 제2 채널 패턴(AP2)의 수평부일 수 있다. 채널 구조체의 제2 수직부(AP_STV2)는 제2 채널 패턴(AP2)의 수직부일 수 있다.
연결 채널 패턴(AP_CP)은 채널 구조체의 수평부(AP_STH)의 나머지를 포함한다.
이후에 설명될 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)을 기준으로, 제1 채널 패턴(AP1)과, 제2 채널 패턴(AP2)과, 연결 채널 패턴(AP_CP)은 구분될 수 있다. 도 4에서, 제1 워드 라인(WL1)을 예로 들어 설명한다. 제1 워드 라인(WL1)은 돌출 절연 패턴의 측벽(175SW)을 바라보는 내측벽과, 내측벽과 제2 방향(D2)으로 반대되는 외측벽을 포함할 수 있다. 제1 채널 패턴(AP1) 및 연결 채널 패턴(AP_CP) 사이의 경계는 제1 워드 라인(WL1)의 외측벽이 제3 방향(D3)으로 연장된 연장선일 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 채널 패턴(AP1)과, 제2 채널 패턴(AP2)과, 연결 채널 패턴(AP_CP)은 각각 제1 금속 산화물 패턴(111) 및 제2 금속 산화물 패턴(112)을 포함할 수 있다.
도 4에서, 비트 라인(BL)의 상면으로부터 제1 금속 산화물 패턴(111)의 최상부(111_UUS)까지의 높이는 비트 라인(BL)의 상면으로부터 제2 금속 산화물 패턴(112)의 최상부(112_UUS)까지의 높이와 동일할 수 있다.
도 5에서, 비트 라인(BL)의 상면을 기준으로, 제1 금속 산화물 패턴(111)의 최상부(111_UUS)는 제2 금속 산화물 패턴(112)의 최상부(112_UUS)보다 낮을 수 있다.
도 6에서, 비트 라인(BL)의 상면을 기준으로, 제1 금속 산화물 패턴(111)의 최상부(111_UUS)는 제2 금속 산화물 패턴(112)의 최상부(112_UUS)보다 높을 수 있다.
제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 채널 구조체(AP_ST) 상에 배치될 수 있다. 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 채널 트렌치(CH_T) 내에 배치될 수 있다.
각각의 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 제1 방향(D1)으로 연장될 수 있다. 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 제2 방향(D2)으로 교대로 배열될 수 있다. 제1 워드 라인(WL1)은 제2 워드 라인(WL2)과 제2 방향(D2)으로 이격된다.
제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 비트 라인(BL)과 제3 방향(D3)으로 이격된다. 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 비트 라인(BL)과 교차한다.
제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 채널 구조체의 수평부(AP_STH) 상에 배치된다. 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 채널 구조체의 제1 수직부(AP_STV1) 및 채널 구조체의 제2 수직부(AP_STV2) 사이에 배치된다.
제1 워드 라인(WL1)은 제1 채널 패턴(AP1) 상에 배치된다. 제2 워드 라인(WL2)은 제2 채널 패턴(AP2) 상에 배치된다. 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 제1 채널 패턴(AP1) 및 제2 채널 패턴(AP2) 사이에 배치된다. 제1 채널 패턴(AP1)은 제2 워드 라인(WL2)보다 제1 워드 라인(WL1)에 인접한다. 제2 채널 패턴(AP2)은 제1 워드 라인(WL1)보다 제2 워드 라인(WL2)에 인접한다.
각각의 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 제2 방향(D2)으로 폭을 갖을 수 있다. 채널 구조체(AP_ST)과 제3 방향(D3)으로 중첩되는 부분에서 제1 워드 라인(WL1)의 폭은, 채널 구조체(AP_ST)과 중첩되지 않는 부분에서 제1 워드 라인(WL1)의 폭과 다를 수 있다. 채널 구조체(AP_ST)과 제3 방향(D3)으로 중첩되는 부분에서 제2 워드 라인(WL2)의 폭은, 채널 구조체(AP_ST)과 중첩되지 않는 부분에서 제2 워드 라인(WL2)의 폭과 다를 수 있다.
예를 들어, 각각의 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 워드 라인의 제1 부분(WLa)과, 워드 라인의 제2 부분(WLb)을 포함할 수 있다. 워드 라인의 제1 부분(WLa)의 제2 방향(D2)으로의 폭은 워드 라인의 제2 부분(WLb)의 제2 방향(D2)으로의 폭보다 작을 수 있다. 일 예로, 워드 라인의 제1 부분(WLa)은 채널 구조체(AP_ST) 상에 배치될 수 있다. 워드 라인의 제1 부분(WLa)은 제1 채널 패턴(AP1) 및 제2 채널 패턴(AP2) 상에 배치될 수 있다.
각각의 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 제1 방향(D1)을 따라 교대로 배치된 워드 라인의 제1 부분(WLa)과, 워드 라인의 제2 부분(WLb)을 포함할 수 있다. 각각의 채널 구조체(AP_ST)들은 제1 방향(D1)으로 인접한 워드 라인의 제2 부분(WLb) 사이에 배치될 수 있다. 제1 워드 라인(WL1)에서, 각각의 제1 활성 패턴(AP1)들은 제1 방향(D1)으로 인접한 워드 라인의 제2 부분(WLb) 사이에 배치될 수 있다. 제2 워드 라인(WL2)에서, 각각의 제2 활성 패턴(AP2)들은 제1 방향(D1)으로 인접한 워드 라인의 제2 부분(WLb) 사이에 배치될 수 있다.
채널 구조체(AP_ST)는 워드 라인의 제2 부분(WLb)의 하부에 배치되지 않는다. 워드 라인의 제1 부분(WLa)의 높이는 워드 라인의 제2 부분(WLb)의 높이보다 작다.
제1 및 제2 워드 라인들(WL1, WL2)은 도전 물질을 포함하고, 예를 들어, 도핑된 폴리 실리콘, 도전성 금속 질화물, 도전성 금속 실리콘 질화물, 금속 탄질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 2차원 물질, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.
제1 및 제2 워드 라인들(WL1, WL2)은 제3 방향(D3)으로 대향(opposite)된 상면(WL_US)과 하면을 포함할 수 있다. 제1 및 제2 워드 라인들(WL1, WL2)의 하면은 비트 라인(BL)을 바라본다.
도 4에서, 제1 및 제2 워드 라인들(WL1, WL2)의 상면(WL_US)은 평면일 수 있다. 도 7에서, 제1 및 제2 워드 라인들(WL1, WL2)의 상면(WL_US)은 볼록하게 라운딩될 수 있다. 도 8에서, 제1 및 제2 워드 라인들(WL1, WL2)의 상면(WL_US)은 오목하게 라운딩될 수 있다.
비트 라인(BL)의 상면을 기준으로, 제1 및 제2 워드 라인들(WL1, WL2)의 상면(WL_US)은 채널 구조체의 수직부(AP_STV1, AP_STV2)의 최상부보다 높을 수 있다. 채널 패턴들(AP1, AP2)의 최상부는 채널 구조체의 수직부(AP_STV1, AP_STV2)의 최상부일 수 있다. 비트 라인(BL)의 상면으로부터 채널 구조체의 수직부(AP_STV1, AP_STV2)의 최상부까지의 높이(H1)는 비트 라인(BL)의 상면으로부터 제1 및 제2 워드 라인들(WL1, WL2)의 상면(WL_US)까지의 높이(H2)보다 작을 수 있다.
게이트 절연막(GOX)은 제1 워드 라인(WL1) 및 채널 구조체(AP_ST)와, 제2 워드 라인(WL2) 및 채널 구조체(AP_ST) 사이에 배치될 수 있다. 게이트 절연막(GOX)은 제1 워드 라인(WL1) 및 제1 활성 패턴(AP1)과, 제2 워드 라인(WL2) 및 제2 활성 패턴들(AP2) 사이에 배치될 수 있다. 게이트 절연막(GOX)은 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)과 나란하게 제1 방향(D1)으로 연장될 수 있다.
게이트 절연막(GOX)은 채널 구조체의 제1 수직부(AP_STV1)를 따라 연장될 수 있다. 게이트 절연막(GOX)은 채널 구조체의 제2 수직부(AP_STV2)를 따라 연장될 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 게이트 절연막(GOX)은 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)과 제3 방향(D3)으로 중첩되지 않는 채널 구조체의 수평부(AP_STH) 상에 배치되지 않을 수 있다. 단면도적인 관점에서, 제1 워드 라인(WL1) 및 채널 구조체(AP_ST) 사이의 게이트 절연막(GOX)은 제2 워드 라인(WL2) 및 채널 구조체(AP_ST) 사이의 게이트 절연막(GOX)과 분리될 수 있다.
게이트 절연막(GOX)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전율 절연막, 또는 이들의 조합을 포함할 수 있다.
게이트 절연막(GOX)의 일부는 제1 및 제2 워드 라인들(WL1, WL2)의 상면(WL_US)보다 제3 방향(D3)으로 돌출될 수 있다. 게이트 절연막(GOX)의 일부는 채널 구조체의 수직부(AP_STV1, AP_STV2)의 최상부보다 제3 방향(D3)으로 돌출될 수 있다.
비트 라인(BL)의 상면으로부터 게이트 절연막의 최상부(GOX_UUS)까지의 높이(H4)는 비트 라인(BL)의 상면으로부터 채널 구조체의 수직부(AP_STV1, AP_STV2)의 최상부까지의 높이(H1)보다 클 수 있다. 비트 라인(BL)의 상면으로부터 게이트 절연막의 최상부(GOX_UUS)까지의 높이(H4)는 비트 라인(BL)의 상면으로부터 워드 라인들(WL1, WL2)의 상면(WL_US)까지의 높이(H2)보다 클 수 있다.
게이트 분리 패턴(GSS)은 비트 라인(BL) 및 셀 하부 절연막(171) 상에 배치될 수 있다. 게이트 분리 패턴(GSS)은 채널 트렌치(CH_T) 내에 배치될 수 있다. 게이트 분리 패턴(GSS)은 채널 구조체(AP_ST), 제1 워드 라인(WL1) 및 제2 워드 라인(WL2) 상에 배치될 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치에서, 게이트 분리 패턴(GSS)은 채널 구조체(AP_ST)와 접촉할 수 있다. 게이트 분리 구조체(GSS)는 연결 채널 패턴(AP_CP) 상에 배치될 수 있다. 게이트 분리 구조체(GSS)는 채널 구조체의 수평부(AP_STH)와 접촉할 수 있다. 게이트 분리 패턴(GSS)은 비트 라인(BL)과 제3 방향(D3)으로 이격될 수 있다.
게이트 분리 패턴(GSS)은 제2 방향(D2)으로 인접한 제1 워드 라인(WL1) 및 제2 워드 라인(WL2) 사이에 배치될 수 있다. 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 게이트 분리 패턴(GSS)에 의해 분리될 수 있다. 게이트 분리 패턴(GSS)은 제1 워드 라인(WL1) 및 제2 워드 라인(WL2) 사이에서 제1 방향(D1)으로 연장될 수 있다.
제1 워드 라인(WL1)은 게이트 분리 패턴(GSS) 및 채널 구조체(AP_ST) 사이에 배치될 수 있다. 제2 워드 라인(WL2)은 게이트 분리 패턴(GSS) 및 채널 구조체(AP_ST) 사이에 배치될 수 있다. 제1 워드 라인(WL1)은 게이트 분리 패턴(GSS) 및 제1 채널 패턴(AP1) 사이에 배치될 수 있다. 제2 워드 라인(WL2)은 게이트 분리 패턴(GSS) 및 제2 채널 패턴(AP2) 사이에 배치될 수 있다.
게이트 분리 패턴(GSS)은 수평부와, 돌출부를 포함할 수 있다. 게이트 분리 패턴(GSS)의 돌출부는 게이트 분리 패턴(GSS)의 수평부로부터 비트 라인(BL)을 향해 제3 방향(D3)으로 돌출될 수 있다. 게이트 분리 패턴(GSS)의 돌출부는 게이트 분리 패턴(GSS)의 수평부보다 비트 라인(BL)에 가까울 수 있다. 게이트 분리 패턴(GSS)의 수평부는 제1 및 제2 워드 라인들(WL1, WL2)의 상면(WL_US) 상에 배치된 수 있다. 단면도적으로, 게이트 분리 패턴(GSS)는 "T"자 모양을 가질 수 있다.
게이트 분리 패턴(GSS)은 게이트 분리 라이너(151)와, 게이트 분리 필링막(153)과, 게이트 분리 캡핑막(155)을 포함할 수 있다. 게이트 분리 라이너(151)는 제1 및 제2 워드 라인들(WL1, WL2)의 상면(WL_US)과, 제1 및 제2 워드 라인들(WL1, WL2)의 외측벽을 따라 연장될 수 있다. 게이트 분리 라이너(151)는 채널 구조체의 수평부(AP_STH)를 따라 연장될 수 있다. 게이트 분리 라이너(151)는 연결 채널 패턴(AP_CP)과 접촉할 수 있다. 게이트 분리 라이너(151)은 제1 및 제2 워드 라인들(WL1, WL2)의 상면(WL_US)보다 돌출된 게이트 절연막(GOX)을 따라 연장될 수 있다. 도시된 것과 달리, 게이트 분리 라이너(151)은 제1 및 제2 워드 라인들(WL1, WL2)의 상면(WL_US)보다 돌출된 게이트 절연막(GOX)을 따라 연장되지 않을 수 있다.
게이트 분리 필링막(153)은 게이트 분리 라이너(151) 상에 배치될 수 있다. 게이트 분리 캡핑막(155)은 게이트 분리 필링막(153) 상에 배치될 수 있다. 게이트 분리 라이너(151)와, 게이트 분리 필링막(153)과, 게이트 분리 캡핑막(155)은 각각 절연 물질로 이뤄질 수 있다. 도시된 것과 달리, 게이트 분리 패턴(GSS)은 단일막일 수 있다.
비트 라인(BL)의 상면을 기준으로, 게이트 분리 패턴의 상면(GSS_US)은 돌출 절연 패턴(175)의 상면과 동일한 높이에 놓일 수 있지만, 이에 제한되는 것은 아니다.
비트 라인(BL)의 상면으로부터 게이트 분리 패턴의 상면(GSS_US)까지의 높이(H3)는 비트 라인(BL)의 상면으로부터 채널 구조체의 수직부(AP_STV1, AP_STV2)의 최상부까지의 높이(H1)보다 클 수 있다. 비트 라인(BL)의 상면으로부터 게이트 분리 패턴의 상면(GSS_US)까지의 높이(H3)는 비트 라인(BL)의 상면으로부터 워드 라인들(WL1, WL2)의 상면(WL_US)까지의 높이(H2)보다 클 수 있다.
비트 라인(BL)의 상면으로부터 게이트 분리 패턴의 상면(GSS_US)까지의 높이(H3)는 비트 라인(BL)의 상면으로부터 게이트 절연막의 최상부(GOX_UUS)까지의 높이(H4)와 동일한 것으로 도시되었지만, 이에 제한되는 것은 아니다.
랜딩 패드(LP)들은 채널 구조체(AP_ST) 상에 배치될 수 있다. 랜딩 패드(LP)들은 채널 구조체의 제1 수직부(AP_STV1) 및 채널 구조체의 제2 수직부(AP_STV2)와 연결된다.
랜딩 패드(LP)들은 제1 채널 패턴(AP1) 및 제2 채널 패턴(AP2) 상에 배치될 수 있다. 랜딩 패드(LP)들은 제1 채널 패턴(AP1) 및 제2 채널 패턴(AP2)과 연결된다.
평면적인 관점에서, 랜딩 패드(LP)들은 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다.
랜딩 패드(LP)은 수평부(LP_H)와, 돌출부(LP_P)를 포함할 수 있다. 랜딩 패드의 수평부(LP_H)는 돌출 절연 패턴(175)의 상면 및 게이트 분리 패턴의 상면(GSS_US) 상에 배치될 수 있다. 랜딩 패드의 돌출부(LP_P)는 랜딩 패드의 수평부(LP_H)로부터 비트 라인(BL)을 향해 제3 방향(D3)으로 돌출될 수 있다.
비트 라인(BL)의 상면을 기준으로, 랜딩 패턴(LP)의 최하부는 게이트 분리 패턴의 상면(GSS_US)보다 낮을 수 있다. 다르게 설명하면, 랜딩 패드의 돌출부(LP_P)는 돌출 절연 패턴(175) 및 게이트 분리 패턴(GSS) 사이에 배치된다. 비트 라인(BL)의 상면으로부터 랜딩 패턴(LP)의 최하부까지의 높이는 비트 라인(BL)의 상면으로부터 게이트 절연막의 최상부(GOX_UUS)까지의 높이(H4)보다 작을 수 있다.
패드 분리 절연 패턴(235)들은 랜딩 패드(LP)들 사이에 배치될 수 있다. 평면적 관점에서, 랜딩 패드(LP)들은 제1 방향(D1) 및 제2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다. 랜딩 패드(LP)의 상면은 패드 분리 절연 패턴(245)의 상면과 동일 평면에 놓일 수 있지만, 이에 제한되는 것은 아니다.
랜딩 패드(LP)는 도전 물질을 포함한다. 랜딩 패드(LP)는 예를 들어, 도핑된 폴리 실리콘, 도전성 금속 질화물, 도전성 금속 실리콘 질화물, 금속 탄질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 2차원 물질, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.
데이터 저장 패턴(DSP)들이 랜딩 패드(LP)들 상에 각각 배치될 수 있다. 데이터 저장 패턴(DSP)들은 채널 구조체의 제1 수직부(AP_STV1) 및 채널 구조체의 제2 수직부(AP_STV2)과 연결될 수 있다. 데이터 저장 패턴(DSP)들은 제1 및 제2 채널 패턴들(AP1, AP2)에 각각 연결될 수 있다.
데이터 저장 패턴(DSP)들은 도 1에 도시된 바와 같이, 제1 방향(D1) 및 제2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다. 데이터 저장 패턴(DSP)들은 랜딩 패드(LP)들과 제3 방향(D3)으로 완전히 중첩되거나, 부분적으로 중첩될 수 있다. 데이터 저장 패턴(DSP)들은 랜딩 패드(LP)들의 상면 전체 또는 일부와 접촉할 수 있다.
일 예로, 데이터 저장 패턴(DSP)들은 커패시터일 수 있다. 제1 채널 패턴(AP1)은 제1 커패시터와 연결될 수 있다. 제2 채널 패턴(AP2)는 제2 커패시터와 연결될 수 있다.
데이터 저장 패턴(DSP)들은 스토리지 전극(251)들과 플레이트 전극(255) 사이에 개재되는 커패시터 유전막(253)을 포함할 수 있다. 이러한 경우, 스토리지 전극(251)이 랜딩 패드(LP)와 접촉할 수 있다. 평면적 관점에서, 스토리지 전극(251)은 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다. 데이터 저장 패턴(DSP)들은 랜딩 패드(LP)들과 완전히 중첩되거나 부분적으로 중첩될 수 있다. 데이터 저장 패턴(DSP)들은 랜딩 패드(LP)들의 상면 전체 또는 일부와 접촉할 수 있다. 스토리지 전극(251)들은 셀 상부 식각 정지막(247)을 관통할 수 있다. 셀 상부 식각 정지막(247)은 절연 물질로 이뤄질 수 있다.
이와 달리, 데이터 저장 패턴(DSP)들은 메모리 요소에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 패턴일 수 있다. 예를 들어, 데이터 저장 패턴(DSP)들은 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material), 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
도 9는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 도 10은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 도 11 및 도 12는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 9 및 도 10은 도 2의 P 부분을 확대한 도면들이다. 도 12는 도 11의 P 부분을 확대한 도면이다.
도 9를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 게이트 분리 패턴(GSS)은 채널 구조체(AP_ST)와 접촉하지 않는다.
게이트 절연막(GOX)의 일부는 게이트 분리 패턴(GSS)과 채널 구조체(AP_ST) 사이에 배치될 수 있다. 단면도적인 관점에서, 제1 워드 라인(WL1) 및 채널 구조체(AP_ST) 사이의 게이트 절연막(GOX)은 제2 워드 라인(WL2) 및 채널 구조체(AP_ST) 사이의 게이트 절연막(GOX)과 연결될 수 있다.
도 10을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 연결 채널 패턴(AP_CP)은 제1 금속 산화물 패턴(111)을 포함하고, 제2 금속 산화물 패턴(112)은 포함하지 않을 수 있다.
게이트 분리 패턴(GSS)의 일부는 채널 구조체(AP_ST) 내로 만입될 수 있다. 예를 들어, 게이트 분리 패턴(GSS)는 제1 금속 산화물 패턴(111)과 접촉할 수 있다.
도 11 및 도 12를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 채널 구조체(AP_ST)는 제3 금속 산화물 패턴(113)을 더 포함할 수 있다.
제3 금속 산화물 패턴(113)은 비트 라인(BL)과 제1 금속 산화물 패턴(111) 사이에 배치될 수 있다. 제3 금속 산화물 패턴(113)은 채널 트렌치(CH_T)의 측벽 및 바닥면을 따라 연장될 수 있다.
제3 금속 산화물 패턴(113)은 산화물 반도체 물질을 포함할 수 있다. 예를 들어, 제3 금속 산화물 패턴(113)은 비정질 금속 산화물을 포함할 수 있다. 제3 금속 산화물 패턴(113)은 AZO(aluminum zinc oxide) 및 ITO(indium tin oxide) 중 하나를 포함할 수 있다.
제3 금속 산화물 패턴(113)의 조성은 제1 금속 산화물 패턴(111)의 조성과 다를 수 있다.
제1 채널 패턴(AP1)과, 제2 채널 패턴(AP2)과, 연결 채널 패턴(AP_CP)은 각각 제1 금속 산화물 패턴(111), 제2 금속 산화물 패턴(112) 및 제3 금속 산화물 패턴(113)을 포함할 수 있다.
비트 라인(BL)의 상면으로부터 제1 금속 산화물 패턴(111)의 최상부(111_UUS)까지의 높이는 비트 라인(BL)의 상면으로부터 제3 금속 산화물 패턴(113)의 최상부(113_UUS)까지의 높이와 동일한 것으로 도시되었지만, 이에 제한되는 것은 아니다.
비트 라인(BL)의 상면으로부터 제2 금속 산화물 패턴(112)의 최상부(112_UUS)까지의 높이는 비트 라인(BL)의 상면으로부터 제3 금속 산화물 패턴(113)의 최상부(113_UUS)까지의 높이와 동일한 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도 13 내지 도 16은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 13은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다. 도 14는 도 13의 A - A 및 B - B를 따라 절단한 단면도이다. 도 15는 도 13의 C - C 및 D - D를 따라 절단한 단면도이다. 도 16은 도 14의 P 부분을 확대한 도면들이다.
도 13 내지 도 16을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제2 방향(D2)으로 이격된 제1 채널 패턴(AP1) 및 제2 채널 패턴(AP2)는 채널 트렌치(CH_T) 내에서 연결되지 않는다.
제1 채널 패턴(AP1) 및 제2 채널 패턴(AP2)는 각각 제1 금속 산화물 패턴(111) 및 제2 금속 산화물 패턴(112)을 포함할 수 있다.
제1 채널 패턴(AP1)은 비트 라인(BL)의 상면을 따라 연장된 수평부(AP1_H)와, 돌출 절연 패턴의 측벽(175SW)을 따라 연장된 수직부(AP1_V)를 포함할 수 있다. 제1 채널 패턴의 수직부(AP1_V)는 제1 채널 패턴의 수평부(AP1_H)로부터 제3 방향(D3)으로 돌출될 수 있다.
제2 채널 패턴(AP2)은 비트 라인(BL)의 상면을 따라 연장된 수평부(AP2_H)와, 돌출 절연 패턴의 측벽(175SW)을 따라 연장된 수직부(AP2_V)를 포함할 수 있다. 제2 채널 패턴의 수직부(AP2_V)는 제2 채널 패턴의 수평부(AP2_H)로부터 제3 방향(D3)으로 돌출될 수 있다.
게이트 분리 패턴(GSS)은 비트 라인(BL)과 접촉할 수 있다. 제2 채널 패턴의 수평부(AP2_H) 및 제1 채널 패턴의 수평부(AP1_H)는 게이트 분리 패턴(GSS)에 의해 공간적으로 분리될 수 있다. 게이트 분리 라이너(151)는 비트 라인(BL)과 접촉할 수 있다.
도 17 내지 도 20은 각각 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 17을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 채널 패턴(AP1) 및 제2 채널 패턴(AP2)은 제1 방향(D1) 및 제2 방향(D2)에 대해 사선 방향으로 번갈아 배열될 수 있다. 여기서, 사선 방향은 기판(100)의 상면과 평행할 수 있다.
채널 구조체(AP_ST)는 사선 방향으로 뒤틀려져 형성될 수 있다. 평면적 관점에서, 제1 채널 패턴(AP1), 제2 채널 패턴(AP2) 및 연결 채널 패턴(AP_CP)은 각각 평행 사변 형태 또는 마름모 형태를 가질 수 있다.
도 18을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 랜딩 패드(LP)들 및 데이터 저장 패턴(DSP)들은 평면적 관점에서 지그재그(zigzag) 형태 또는 벌집(honeycomb) 형태로 배열될 수도 있다.
도 19를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 데이터 저장 패턴(DSP)들은 평면적 관점에서 랜딩 패드(LP)들과 어긋나게 배치될 수 있다.
각 데이터 저장 패턴(DSP)은 랜딩 패드(LP)의 일부와 접촉할 수 있다.
도 20을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 채널 패턴(AP1) 및 제2 채널 패턴(AP2) 상에 배치되는 랜딩 패드(LP)들 각각은, 평면적 관점에서 반원형 형태 또는 반타원 형태를 가질 수 있다.
평면적 관점에서, 랜딩 패드(LP)들은 서로 대칭으로 배치될 수 있다.
도 21 내지 도 37은 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 도면들이다.
도 21 내지 도 23을 참고하면, 페리 게이트 구조체(PG)가 기판(100) 상에 형성될 수 있다.
제1 페리 배선 라인(241a) 및 페리 컨택 플러그(241b)가 기판(100) 상에 형성될 수 있다.
페리 상부 절연막(261, 262, 263, 264, 265)이 제1 페리 배선 라인(241a) 및 페리 컨택 플러그(241b) 상에 순차적으로 형성될 수 있다. 제2 페리 배선 라인(243), 페리 비아 플러그(242) 및 셀 연결 플러그(244)는 페리 상부 절연막(261, 262, 263, 264, 265) 내에 형성될 수 있다.
이어서, 비트 라인(BL)들은 제5 페리 상부 절연막(265) 상에 형성될 수 있다. 비트 라인(BL)는 기판(100) 상에서 제2 방향(D2)으로 길게 연장될 수 있다. 셀 하부 절연막(171)은 제5 페리 상부 절연막(265) 상에 형성될 수 있다. 셀 하부 절연막(171)은 비트 라인(BL)의 상면을 노출시킬 수 있다.
도 24 내지 도 26을 참고하면, 돌출 절연 패턴(175)는 기판(100) 상에 형성될 수 있다. 좀 더 구체적으로, 돌출 절연 패턴(175)은 비트 라인(BL) 및 셀 하부 절연막(171) 상에 형성될 수 있다.
셀 하부 식각 정지막(173)은 돌출 절연 패턴(175)과 셀 하부 절연막(171) 사이에 형성될 수 있지만, 이에 제한되는 것은 아니다.
돌출 절연 패턴(175)은 제1 방향(D1)으로 연장된 복수의 채널 트렌치(CH_T)를 포함할 수 있다. 채널 트렌치(CH_T)는 비트 라인(BL)과 교차할 수 있다. 채널 트렌치(CH_T)는 비트 라인(BL)을 노출시킬 수 있다.
도 27 내지 도 29를 참고하면, 프리 채널 구조체(AP_P)는 채널 트렌치(CH_T)의 측벽 및 바닥면을 따라 형성될 수 있다.
프리 채널 구조체(AP_P)는 채널 트렌치(CH_T)에 의해 노출된 비트 라인(BL)과 접촉할 수 있다. 프리 채널 구조체(AP_P)는 돌출 절연 패턴(175)의 상면 상에 형성되지 않는다.
프리 채널 구조체(AP_P)는 비트 라인(BL) 상에 순차적으로 배치된 제1 프리 금속 산화물 패턴(111P)과, 제2 프리 금속 산화물 패턴(112P)을 포함할 수 있다.
이어서, 희생막(30)은 프리 채널 구조체(AP_P) 상에 형성될 수 있다. 희생막(30)은 채널 트렌치(CH_T)를 채울 수 있다. 희생막(30)은 에스오지(SOG: Spin On Glass) 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 한가지일 수 있지만, 이에 제한되는 것은 아니다.
도 27 내지 도 32를 참고하면, 프리 채널 구조체(AP_P)를 패터닝하여, 채널 트렌치(CH_T)의 측벽 및 바닥면을 따라 연장된 채널 구조체(AP_ST)가 형성될 수 있다.
좀 더 구체적으로, 채널 분리 마스크가 희생막(30) 및 돌출 절연 패턴(175) 상에 형성될 수 있다. 채널 분리 마스크를 이용하여, 희생막(30)의 일부가 제거될 수 있다. 희생막(30)의 일부가 제거됨으로써, 프리 채널 구조체(AP_P)의 일부가 노출될 수 있다.
식각 공정을 이용하여, 노출된 프리 채널 구조체(AP_P)의 일부가 제거될 수 있다. 이를 통해, 채널 구조체(AP_ST)가 채널 트렌치(CH_T) 내에 형성될 수 있다.
이어서, 희생막(30)은 채널 트렌치(CH_T) 내에서 제거될 수 있다.
이하에서, 평면도를 설명하는 도 33 및 도 35의 채널 구조체(AP_ST)는 단일막으로 도시한다.
도 33 및 도 34를 참고하면, 게이트 절연막(GOX)은 채널 구조체(AP_ST) 상에 형성될 수 있다.
게이트 절연막(GOX)는 채널 구조체(AP_ST)의 프로파일을 따라 형성될 수 있다. 채널 구조체(AP_ST)가 형성되지 않은 부분에서, 게이트 절연막(GOX)는 돌출 절연 패턴(175)의 측벽을 따라 형성될 수 있다. 게이트 절연 패턴(GOX)은 물리적 기상 증착(PVD), 열적 화학기상증착(thermal CVD), 저압 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD) 또는 원자층 증착(ALD) 기술들 중의 적어도 하나를 이용하여 형성될 수 있지만, 이에 제한되는 것은 아니다.
이어서, 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)이 게이트 절연 패턴(GOX) 상에 형성될 수 있다. 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 채널 트렌치(CH_T)의 측벽을 따라 형성될 수 있다.
제1 워드 라인(WL1) 및 제2 워드 라인(WL2)을 형성하는 것은, 게이트 절연 패턴(GOX) 상에 게이트 도전막을 증착한 후, 게이트 도전막에 대한 이방성 식각 공정을 수행하는 것을 포함할 수 있다.
게이트 도전막에 대한 이방성 식각 공정시, 게이트 절연막(GOX)의 일부가 식각될 수 있다. 이를 통해, 제1 워드 라인(WL1) 및 채널 구조체(AP_ST) 사이의 게이트 절연막(GOX)은 제2 워드 라인(WL2) 및 채널 구조체(AP_ST) 사이의 게이트 절연막(GOX)과 분리될 수 있다. 도시된 것과 달리, 게이트 도전막에 대한 이방성 식각 공정시, 게이트 절연 패턴(GOX)이 식각 정지막으로 이용될 수 있다.
제1 워드 라인(WL1)의 상면 및 제2 워드 라인(WL2)의 상면은 돌출 절연 패턴(175)의 상면보다 낮은 레벨에 위치할 수 있다.
도 33의 C - C 및 D - D를 따라 절단한 단면도는 도 32와 동일할 수 있다.
도 35 내지 도 37을 참고하면, 게이트 분리 패턴(GSS)은 제1 워드 라인(WL1) 및 제2 워드 라인(WL2) 상에 형성될 수 있다. 게이트 분리 패턴(GSS)은 채널 트렌치(CH_T)를 채울 수 있다.
좀 더 구체적으로, 게이트 분리 라이너(151)는 제1 워드 라인(WL1)의 프로파일 및 제2 워드 라인(WL2)의 프로파일을 따라 형성될 수 있다. 게이트 분리 라이너(151)는 돌출 절연 패턴(175)의 상면 상에도 형성될 수 있다.
게이트 분리 라이너(151) 상에, 프리 필링막이 형성될 수 있다. 프리 필링막은 돌출 절연 패턴(175)의 상면 상에도 형성될 수 있다. 프리 필링막의 일부를 제거하여, 게이트 분리 라이너(151) 상에 게이트 분리 필링막(153)이 형성될 수 있다.
게이트 분리 필링막(153) 상에, 프리 캡핑막이 형성될 수 있다. 프리 캡핑막은 돌출 절연 패턴(175)의 상면 상에도 형성될 수 있다. 프리 캡핑막의 일부를 제거하여, 게이트 분리 캡핑막(155)이 형성될 수 있다. 게이트 분리 캡핑막(155)이 형성되는 동안, 돌출 절연 패턴(175)의 상면에 형성된 게이트 분리 라이너(151) 및 프리 캡핑막이 제거될 수 있다.
도 2 및 도 3을 참고하면, 채널 구조체(AP_ST)의 일부를 제거하여, 채널 구조체(AP_ST)의 최상면은 돌출 절연 패턴(175)의 상면보다 낮아질 수 있다. 이어서, 프리 랜딩 패드막이 돌출 절연 패턴(175), 게이트 분리 패턴(GSS) 및 채널 구조체(AP_ST) 상에 형성될 수 있다. 프리 랜딩 패드막을 패터닝하여, 랜딩 패드(LP)들이 채널 구조체(AP_ST) 상에 형성될 수 있다.
이어서, 데이터 저장 패턴(DSP)이 랜딩 패드(LP) 상에 형성될 수 있다. 데이터 저장 패턴(DSP)는 채널 구조체(AP_ST)와 연결되고, 게이트 분리 패턴(GSS) 상에 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 111, 112, 113: 금속 산화물 패턴
PG: 페리 게이트 구조체 AP_ST: 채널 구조체
AP1, AP2: 채널 패턴 WL1, WL2: 워드 라인
LP: 랜딩 패드 GSS: 게이트 분리 패턴
DSP: 데이트 저장 패턴

Claims (20)

  1. 기판 상에, 제1 방향으로 연장된 비트 라인;
    상기 비트 라인 상에 배치되는 제1 채널 패턴;
    상기 비트 라인 상에 배치되고, 상기 제1 채널 패턴과 상기 제1 방향으로 이격된 제2 채널 패턴;
    상기 제1 채널 패턴 및 상기 제2 채널 패턴 사이에 배치되고, 제2 방향으로 연장된 제1 워드 라인;
    상기 제1 채널 패턴 및 상기 제2 채널 패턴 사이에 배치되고, 상기 제2 방향으로 연장되고, 상기 제1 워드 라인과 상기 제1 방향으로 이격된 제2 워드 라인; 및
    상기 제1 채널 패턴 및 상기 제2 채널 패턴 상에, 상기 제1 채널 패턴 및 상기 제2 채널 패턴과 연결된 제1 커패시터 및 제2 커패시터를 포함하고,
    상기 제1 채널 패턴 및 상기 제2 채널 패턴은 상기 비트 라인 상에 순차적으로 배치된 제1 금속 산화물 패턴 및 제2 금속 산화물 패턴을 포함하고,
    상기 제1 금속 산화물 패턴 및 상기 제2 금속 산화물 패턴은 각각 비정질 금속 산화물을 포함하고,
    상기 제1 금속 산화물 패턴의 조성은 상기 제2 금속 산화물 패턴의 조성과 다른 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 워드 라인은 상기 제2 방향으로 교대로 배치된 제1 부분과, 제2 부분을 포함하고,
    상기 제1 워드 라인의 제1 부분의 상기 제1 방향으로의 폭은 상기 제1 워드 라인의 제2 부분의 상기 제1 방향으로의 폭보다 작은 반도체 메모리 장치.
  3. 제2 항에 있어서,
    상기 제1 채널 패턴은 상기 제2 워드 라인보다 상기 제1 워드 라인에 인접하고,
    상기 제1 채널 패턴은 상기 제2 방향으로 인접한 상기 제1 워드 라인의 제2 부분 사이에 배치된 반도체 메모리 장치.
  4. 제1 항에 있어서,
    상기 제1 금속 산화물 패턴 및 상기 제2 금속 산화물 패턴은 각각 IGZO, 불순물이 도핑된 IZO, InO, ZnO, GaO, SnO, AZO 및 ITO 중 하나를 포함하는 반도체 메모리 장치.
  5. 제4 항에 있어서,
    상기 제1 금속 산화물 패턴은 상기 제2 금속 산화물 패턴과 상기 비트 라인 사이에 배치되고,
    상기 제1 금속 산화물 패턴 및 상기 제2 금속 산화물 패턴은 각각 IGZO를 포함하고,
    상기 제1 금속 산화물 패턴에서 갈륨(Ga)에 대한 인듐(In)의 비율은 상기 제2 금속 산화물 패턴에서 갈륨에 대한 인듐의 비율보다 작은 반도체 메모리 장치.
  6. 제1 항에 있어서,
    상기 제1 채널 패턴과 상기 제1 워드 라인 사이에 배치된 게이트 절연막을 더 포함하고,
    상기 비트 라인으로부터 상기 게이트 절연막의 최상부까지의 높이는 상기 비트 라인으로부터 상기 제1 채널 패턴의 최상부까지의 높이보다 큰 반도체 메모리 장치.
  7. 제1 항에 있어서,
    상기 제1 채널 패턴 및 상기 제2 채널 패턴은 상기 제1 금속 산화물 패턴과 상기 비트 라인 사이에 배치된 제3 금속 산화물 패턴을 더 포함하고,
    상기 제3 금속 산화물 패턴은 비정질 금속 산화물을 포함하는 반도체 메모리 장치.
  8. 제1 항에 있어서,
    상기 비트 라인 상에 배치되고, 상기 제1 워드 라인과 상기 제2 워드 라인을 분리하는 게이트 분리 패턴을 더 포함하고,
    상기 제1 채널 패턴 및 상기 제2 채널 패턴은 연결 채널 패턴에 의해 연결되고,
    상기 게이트 분리 패턴은 상기 연결 채널 패턴 상에 배치된 반도체 메모리 장치.
  9. 제1 항에 있어서,
    상기 비트 라인 상에 배치되고, 상기 제1 워드 라인과 상기 제2 워드 라인을 분리하는 게이트 분리 패턴을 더 포함하고,
    상기 게이트 분리 패턴은 상기 비트 라인과 접촉하는 반도체 메모리 장치.
  10. 기판 상에, 제1 방향으로 연장된 비트 라인;
    상기 비트 라인 상에 배치되는 제1 채널 패턴;
    상기 비트 라인 상에 배치되고, 상기 제1 채널 패턴과 상기 제1 방향으로 이격된 제2 채널 패턴;
    상기 제1 채널 패턴 및 상기 제2 채널 패턴 사이에 배치되고, 제2 방향으로 연장된 제1 워드 라인;
    상기 제1 채널 패턴 및 상기 제2 채널 패턴 사이에 배치되고, 상기 제2 방향으로 연장되고, 상기 제1 워드 라인과 상기 제1 방향으로 이격된 제2 워드 라인; 및
    상기 제1 채널 패턴 및 상기 제2 채널 패턴 상에, 상기 제1 채널 패턴 및 상기 제2 채널 패턴과 연결된 제1 커패시터 및 제2 커패시터를 포함하고,
    상기 제1 채널 패턴 및 상기 제2 채널 패턴은 제1 금속 산화물 패턴 및 제2 금속 산화물 패턴을 포함하고,
    상기 제1 금속 산화물 패턴은 비정질 금속 산화물을 포함하고,
    상기 제2 금속 산화물 패턴은 CAAC IGZO(c-axis aligned crystalline IGZO)을 포함하는 반도체 메모리 장치.
  11. 제10 항에 있어서,
    상기 제1 금속 산화물 패턴의 조성은 상기 제2 금속 산화물 패턴의 조성과 다른 반도체 메모리 장치.
  12. 제10 항에 있어서,
    상기 제1 금속 산화물 패턴은 각각 IGZO, 불순물이 도핑된 IZO, InO, ZnO, GaO, SnO, AZO 및 ITO 중 하나를 포함하는 반도체 메모리 장치.
  13. 제10 항에 있어서,
    상기 제1 워드 라인은 상기 제2 방향으로 교대로 배치된 제1 부분과, 제2 부분을 포함하고,
    상기 제1 워드 라인의 제1 부분의 상기 제1 방향으로의 폭은 상기 제1 워드 라인의 제2 부분의 상기 제1 방향으로의 폭보다 작은 반도체 메모리 장치.
  14. 제13 항에 있어서,
    상기 제1 채널 패턴은 상기 제2 워드 라인보다 상기 제1 워드 라인에 인접하고,
    상기 제1 채널 패턴은 상기 제2 방향으로 인접한 상기 제1 워드 라인의 제2 부분 사이에 배치된 반도체 메모리 장치.
  15. 제10 항에 있어서,
    상기 제1 채널 패턴 상에, 상기 제1 채널 패턴과 상기 제1 커패시터를 연결하는 랜딩 패드와,
    상기 제1 채널 패턴과 상기 제1 워드 라인 사이에 배치된 게이트 절연막을 더 포함하고,
    상기 비트 라인으로부터 상기 게이트 절연막의 최상부까지의 높이는 상기 비트 라인으로부터 상기 랜딩 패드의 최하부까지의 높이보다 큰 반도체 메모리 장치.
  16. 제10 항에 있어서,
    상기 제1 채널 패턴은 상기 제2 채널 패턴과 연결되는 반도체 메모리 장치.
  17. 기판 상의 페리 게이트 구조체;
    상기 페리 게이트 구조체 상에 배치되고, 제1 방향으로 연장된 비트 라인;
    상기 비트 라인 상에 배치되고, 수평부와 상기 수평부로부터 돌출된 제1 수직부 및 제2 수직부를 포함하는 채널 구조체;
    상기 채널 구조체 상에 배치되고, 제2 방향으로 연장된 제1 워드 라인;
    상기 채널 구조체 상에 배치되고, 상기 제2 방향으로 연장되고, 상기 제1 워드 라인과 상기 제1 방향으로 이격된 제2 워드 라인;
    상기 채널 구조체의 수평부 상에 배치되고, 상기 제1 워드 라인 및 상기 제2 워드 라인을 분리하는 게이트 분리 패턴; 및
    상기 채널 구조체 상에, 상기 채널 구조체의 제1 수직부 및 상기 채널 구조체의 제2 수직부와 연결된 제1 커패시터 및 제2 커패시터를 포함하고,
    상기 채널 구조체는 상기 비트 라인과 접촉하는 제1 금속 산화물 패턴과, 상기 제1 금속 산화물 패턴 상의 제2 금속 산화물 패턴을 포함하고,
    상기 제1 금속 산화물 패턴은 Ga-rich IGZO를 포함하고,
    상기 제2 금속 산화물 패턴은 In-rich IGZO를 포함하는 반도체 메모리 장치.
  18. 제17 항에 있어서,
    상기 비트 라인으로부터 상기 게이트 분리 패턴의 상면까지의 높이는 상기 비트 라인으로부터 상기 채널 구조체의 제1 수직부의 최상부까지의 높이보다 큰 반도체 메모리 장치.
  19. 제17 항에 있어서,
    상기 채널 구조체와 상기 제1 워드 라인 사이에 배치된 게이트 절연막을 더 포함하고,
    상기 비트 라인으로부터 상기 게이트 절연막의 최상부까지의 높이는 상기 비트 라인으로부터 상기 제1 워드 라인의 최상부까지의 높이보다 큰 반도체 메모리 장치.
  20. 기판 상에, 제1 방향으로 연장되는 비트 라인을 형성하고,
    상기 기판 상에, 상기 비트 라인을 노출시키며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 채널 트렌치를 포함하는 돌출 절연 패턴을 형성하고,
    상기 채널 트렌치의 바닥면 및 측벽을 따라 연장되는 채널 구조체를 형성하고,
    상기 채널 구조체 상에, 상기 채널 트렌치의 측벽을 따라 상기 제2 방향으로 연장되는 제1 워드 라인 및 제2 워드 라인을 형성하고, 상기 제1 워드 라인은 상기 제2 워드 라인과 상기 제1 방향으로 이격되고,
    상기 제1 워드 라인 및 상기 제2 워드 라인 상에, 상기 채널 트렌치를 채우는 게이트 분리 패턴을 형성하고,
    상기 게이트 분리 패턴 상에, 상기 채널 구조체와 연결된 커패시터를 형성하는 것을 포함하고,
    상기 채널 구조체는 상기 비트 라인 상에 순차적으로 배치된 제1 금속 산화물 패턴 및 제2 금속 산화물 패턴을 포함하고,
    상기 제1 금속 산화물 패턴 및 상기 제2 금속 산화물 패턴은 각각 비정질 금속 산화물을 포함하고,
    상기 제1 금속 산화물 패턴의 조성은 상기 제2 금속 산화물 패턴의 조성과 다른 반도체 메모리 장치 제조 방법.
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