KR20240072977A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20240072977A
KR20240072977A KR1020240060018A KR20240060018A KR20240072977A KR 20240072977 A KR20240072977 A KR 20240072977A KR 1020240060018 A KR1020240060018 A KR 1020240060018A KR 20240060018 A KR20240060018 A KR 20240060018A KR 20240072977 A KR20240072977 A KR 20240072977A
Authority
KR
South Korea
Prior art keywords
pattern
insulating pattern
insulating
channel
material layer
Prior art date
Application number
KR1020240060018A
Other languages
English (en)
Inventor
조형기
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020240060018A priority Critical patent/KR20240072977A/ko
Publication of KR20240072977A publication Critical patent/KR20240072977A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 개시는 반도체 장치에 관한 것으로, 일 실시예에 따른 반도체 장치는 기판, 상기 기판 위에 위치하고, 제1 방향으로 연장되는 비트 라인, 상기 비트 라인 위에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 절연 패턴, 상기 비트 라인의 상부면 및 상기 제1 절연 패턴의 측면 위에 위치하고, 상기 제1 절연 패턴과 다른 절연 물질을 포함하는 제2 절연 패턴, 상기 제2 절연 패턴의 측면 및 상기 비트 라인의 상부면과 접촉하며 산화물 반도체 물질을 포함하는 채널 패턴, 상기 제2 방향으로 연장되고, 상기 채널 패턴으로부터 이격되어 있는 워드 라인, 상기 채널 패턴과 상기 워드 라인 사이에 위치하는 게이트 절연 패턴, 상기 채널 패턴과 전기적으로 연결되어 있는 랜딩 패드를 포함하고, 상기 랜딩 패드는 상기 제1 절연 패턴의 측면 및 상기 제2 절연 패턴의 상부면 위에 위치하는 제1 부분, 및 상기 제1 부분의 상부면 위에 위치하는 제2 부분을 포함하고, 상기 제1 부분은 상기 채널 패턴 및 상기 워드 라인과 상기 제1 방향으로 중첩한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 개시는 반도체 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우 그 집적도가 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구된다.
2차원 또는 평면적 반도체 메모리 장치의 경우 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되므로, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 그러나, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있으나 여전히 제한적이다. 이에 따라, 채널이 수직 방향으로 연장되는 수직 채널 트랜지스터를 포함하는 반도체 메모리 장치들이 제안되고 있다.
실시예들은 랜딩 패드와 채널 패턴의 접촉면에서의 저항을 감소시킨 반도체 장치를 제공하기 위한 것이다.
일 실시예에 따른 반도체 장치는 기판, 상기 기판 위에 위치하고, 제1 방향으로 연장되는 비트 라인, 상기 비트 라인 위에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 절연 패턴, 상기 비트 라인의 상부면 및 상기 제1 절연 패턴의 측면 위에 위치하고, 상기 제1 절연 패턴과 다른 절연 물질을 포함하는 제2 절연 패턴, 상기 제2 절연 패턴의 측면 및 상기 비트 라인의 상부면과 접촉하며 산화물 반도체 물질을 포함하는 채널 패턴, 상기 제2 방향으로 연장되고, 상기 채널 패턴으로부터 이격되어 있는 워드 라인, 상기 채널 패턴과 상기 워드 라인 사이에 위치하는 게이트 절연 패턴, 상기 채널 패턴과 전기적으로 연결되어 있는 랜딩 패드를 포함하고, 상기 랜딩 패드는 상기 제1 절연 패턴의 측면 및 상기 제2 절연 패턴의 상부면 위에 위치하는 제1 부분, 및 상기 제1 부분의 상부면 위에 위치하는 제2 부분을 포함하고, 상기 제1 부분은 상기 채널 패턴 및 상기 워드 라인과 상기 제1 방향으로 중첩한다.
일 실시예에 따른 반도체 장치는 기판, 상기 기판 위에 위치하고, 제1 방향으로 연장되는 비트 라인, 상기 비트 라인 위에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 절연 패턴, 상기 비트 라인의 상부면 및 상기 제1 절연 패턴의 측면 위에 위치하고, 상기 제1 절연 패턴과 다른 절연 물질을 포함하는 제2 절연 패턴, 상기 제2 절연 패턴의 측면 및 상기 비트 라인의 상부면과 접촉하며 산화물 반도체 물질을 포함하는 채널 패턴, 상기 제2 방향으로 연장되고, 상기 채널 패턴으로부터 이격되어 있는 워드 라인, 상기 채널 패턴과 상기 워드 라인 사이에 위치하는 게이트 절연 패턴, 상기 채널 패턴과 전기적으로 연결되어 있는 랜딩 패드를 포함하고, 상기 랜딩 패드는 상기 채널 패턴의 측면과 상기 제1 절연 패턴의 측면 사이에서 상기 제2 절연 패턴의 상부면 위에 위치하고, 상기 랜딩 패드는 상기 채널 패턴 및 상기 워드 라인과 상기 제1 방향으로 중첩한다.
실시예들에 따르면, 반도체 장치의 랜딩 패드와 채널 패턴의 접촉면에서의 저항을 감소시킬 수 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치의 레이아웃도이다.
도 2는 도 1의 일 실시예에 따른 반도체 장치를 A-A'를 따라 자른 단면도이다.
도 3은 도 2의 P1을 확대한 도면이다.
도 4는 도 1의 일 실시예에 따른 반도체 장치를 A-A'를 따라 자른 단면도이다.
도 5는 도 1의 일 실시예에 따른 반도체 장치를 A-A'를 따라 자른 단면도이다.
도 6 내지 도 37은 일 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타낸 공정 도면들이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하에서 도 1 내지 도 3을 참조하여 일 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 장치의 레이아웃도이다. 도 2는 도 1의 일 실시예에 따른 반도체 장치를 A-A'를 따라 자른 단면도이다. 도 3은 도 2의 P1을 확대한 도면이다.
도 1 내지 도 3을 참조하면, 일 실시예에 따른 반도체 장치는 기판(100), 비트 라인(BL), 제1 절연 패턴(121), 제2 절연 패턴(130), 채널 패턴(CP), 워드 라인(WL), 게이트 절연 패턴(Gox), 및 랜딩 패드(LP)를 포함할 수 있다.
일 실시예에 따른 반도체 장치는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 메모리 셀들을 포함할 수 있다. 수직 채널 트랜지스터는 채널 길이가 기판(100)의 상부면에 대해 수직하는 방향으로 연장되는 구조를 가리킬 수 있다.
기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 이에 한정되지 않는다. 예를 들면, 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 또는 SOI(semiconductor on insulator) 기판일 수 있다. 이하에서, 기판(100)은 실리콘 기판인 것으로 설명한다.
도시가 생략되었으나, 기판(100)의 상부면 위에 코어 및 주변 회로들이 집적될 수 있다. 코어 및 주변 회로들은 NMOS 및 PMOS 트랜지스터들을 포함할 수 있다. 코어 및 주변 회로들은 주변 회로 배선들 및 주변 회로 콘택 플러그들을 통해 비트 라인(BL)들과 전기적으로 연결될 수 있다.
일 실시예에 따른 반도체 장치는 기판(100) 상에서 코어 및 주변 회로들, 주변 회로 배선들, 및 주변 회로 콘택 플러그들을 덮는 하부 절연층(110)을 포함할 수 있다. 하부 절연층(110)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들면, 하부 절연층(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 질산화막, 및/또는 저유전막을 포함할 수 있다.
비트 라인(BL)들이 기판(100) 위에 위치할 수 있다. 예를 들면, 기판(100) 위에 하부 절연층(110)이 위치하고, 비트 라인(BL)들은 하부 절연층(110) 위에 위치할 수 있다. 비트 라인(BL)들은 제1 방향(Y)을 따라 연장되며, 제1 방향(Y)과 교차하는 제2 방향(X)으로 이격되며 배치될 수 있다. 예를 들면, 제2 방향(X)은 제1 방향(Y)에 수직한 방향일 수 있다. 하부 절연층(110)은 비트 라인(BL)들 사이의 공간을 채우도록 위치할 수 있다. 예를 들면, 하부 절연층(110)의 상부면과 비트 라인(BL)의 상부면은 실질적으로 동일한 레벨에 위치할 수 있다.
비트 라인(BL)은 도핑된 폴리 실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 비트 라인(BL)은 AL, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 비트 라인(BL)은 상술한 물질들의 단일층 또는 다중층을 포함할 수 있다.
몇몇 실시예에서, 비트 라인(BL)은 2차원 반도체 물질을 포함할 수 있고, 2차원 반도체 물질은, 예를 들어, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
제1 절연 패턴(121)은 비트 라인(BL) 위에 위치하고, 제2 방향(X)으로 연장될 수 있다. 제1 절연 패턴(121)은 비트 라인(BL)과 교차하도록 배치될 수 있다. 제1 절연 패턴(121)들은 제1 방향(Y)을 따라 이격될 수 있다.
일 실시예에 따르면, 반도체 장치는 제1 절연 패턴(121)의 상부면을 덮는 덮개막(122)을 포함할 수 있다. 덮개막(122)은 제1 절연 패턴(121)과 마찬가지로 제2 방향(X)으로 연장되고 제1 방향(Y)을 따라 이격될 수 있다. 제1 절연 패턴(121) 및 덮개막(122)은 몰드 구조체(120)를 구성할 수 있다. 몰드 구조체(120)는 비트 라인(BL)들 위에서 비트 라인(BL)들을 가로지르도록 배치될 수 있고, 몰드 구조체(120)들은 제1 방향(Y)을 따라 이격되며 배치될 수 있다. 인접한 몰드 구조체(120)들의 사이에 채널 패턴(CP), 게이트 절연 패턴(Gox), 및 한 쌍의 워드 라인(WL1, WL2)이 배치될 수 있다.
제1 절연 패턴(121) 및 덮개막(122)은 절연 물질을 포함할 수 있다. 제1 절연 패턴(121) 및 덮개막(122)은 각각, 예를 들어, 실리콘 산화물, 실리콘 질산화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수(dielectric constant)가 작은 저유전율(low-k) 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
저유전율 물질은, 예를 들어, FOX(flowable oxide), TOSZ(torene silazene), USG(undoped silicate glass), BSG(borosilicate glass), PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), PETEOS(plasma enhanced tetra ethyl ortho silicate), FSG(fluoride silicate glass), CDO(carbon doped silicon oxide), xerogel, aerogel, amorphous fluorinated carbon, OSG(organo silicate glass), parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에 따르면, 제1 절연 패턴(121) 및 덮개막(122)은 서로 다른 절연 물질을 포함할 수 있다. 일 예로, 제1 절연 패턴(121)은 실리콘 산화물을 포함하고, 덮개막(122)은 실리콘 질화물을 포함할 수 있으나, 이에 한정되지 않는다.
일 실시예에 따르면, 제2 절연 패턴(130)이 비트 라인(BL)의 상부면 및 제1 절연 패턴(121)의 측면 위에 위치할 수 있다. 제2 절연 패턴(130)들은 비트 라인(BL)의 상부면 위에서 제1 방향(Y)을 따라 이격되며 배치될 수 있다. 제1 절연 패턴(121)의 제1 방향(Y)에 따른 양측면 위에 제2 절연 패턴(130)들이 각각 위치할 수 있다. 제2 절연 패턴(130)들은 제1 절연 패턴(121)의 측면 위에서 제2 방향(X)을 따라 이격되며 배치될 수 있다.
제2 절연 패턴(130)은 제1 절연 패턴(121)보다 낮은 높이를 가질 수 있다. 즉, 비트 라인(BL)의 상부면으로부터 제2 절연 패턴(130)의 상부면까지의 높이는 비트 라인(BL)의 상부면으로부터 제1 절연 패턴(121)의 상부면까지의 높이보다 낮을 수 있다. 제2 절연 패턴(130)의 상부면은 제1 절연 패턴(121)의 상부면보다 낮은 레벨에 위치할 수 있다. 제2 절연 패턴(130)의 상부면은 덮개막(122)의 하부면보다 낮은 레벨에 위치할 수 있다.
제2 절연 패턴(130)은 제1 절연 패턴(121)의 측면 위에 위치할 수 있다. 제2 절연 패턴(130)은 제1 절연 패턴(121)과 다른 절연 물질을 포함할 수 있다. 일 실시예에 따르면, 제2 절연 패턴(130)은 제1 절연 패턴(121)의 물질과 식각 선택비가 있는 물질을 포함할 수 있다. 예를 들어, 제1 절연 패턴(121)은 실리콘 산화물을 포함하고, 제2 절연 패턴(130)은 실리콘 질화물을 포함할 수 있으나, 이에 한정되는 것은 아니다.
채널 패턴(CP)은 비트 라인(BL) 위에 배치될 수 있다. 채널 패턴(CP)은 비트 라인(BL)의 상부면 위에 배치될 수 있다. 채널 패턴(CP)은 비트 라인(BL)의 상부면과 접촉할 수 있다. 채널 패턴(CP)들은 비트 라인(BL) 위에서 제1 방향(Y)으로 이격되며 배치될 수 있다.
채널 패턴(CP)은 제1 방향(Y)으로 이격되어 있는 몰드 구조체(120)들의 사이에 위치할 수 있다. 채널 패턴(CP)들은 제1 방향(Y)으로 이격되어 있는 몰드 구조체(120)들의 사이에서 제2 방향(X)을 따라 이격되며 배치될 수 있다.
일 실시예에 따르면, 채널 패턴(CP)은 제2 절연 패턴(130)의 측면과 접촉할 수 있다. 채널 패턴(CP)은 기판(100)의 상부면에 나란한 수평부 및 수평부로부터 기판(100)의 상부면에 수직한 제3 방향(Z)으로 연장되는 2개의 수직부를 포함할 수 있다. 2개의 수직부는 제1 방향(Y)으로 연장되는 수평부의 양단부로부터 제3 방향(Z)으로 연장될 수 있으며, 서로 제1 방향(Y)으로 이격될 수 있다. 채널 패턴(CP)의 수평부는 비트 라인(BL)의 상부면과 접촉할 수 있다. 채널 패턴(CP)의 수직부는 제2 절연 패턴(130)의 측면 및 랜딩 패드(LP)의 측면과 접촉할 수 있다. 제1 방향(Y) 및 제3 방향(Z)을 따라 자른 단면상에서 채널 패턴(CP)은 "U"자 형태일 수 있다.
채널 패턴(CP)의 수직부의 상부면은 제2 절연 패턴(130)의 상부면보다 높은 레벨에 위치할 수 있다. 예를 들면, 채널 패턴(CP)의 수직부의 상부면은 덮개막(122)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 제2 절연 패턴(130)의 상부면보다 높은 레벨에 위치하는 채널 패턴(CP)의 수직부의 측면은 랜딩 패드(LP)의 측면과 접촉할 수 있다.
채널 패턴(CP)은 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함할 수 있다. 예를 들면, 채널 패턴(CP)의 하부는 비트 라인(BL)과 연결되어 제1 소스/드레인 영역으로 기능할 수 있고, 채널 패턴(CP)의 상부는 랜딩 패드(LP)와 연결되어 제2 소스/드레인 영역으로 기능할 수 있으며, 제1 소스/드레인 영역과 제2 소스/드레인 영역 사이의 채널 패턴(CP)의 일부는 채널 영역으로 기능할 수 있다.
일 실시예에 따르면, 채널 패턴(CP)은 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은 In, Ga, Zn, Al, Sn, 및 Hf에서 적어도 2개 이상이 조합될 수 있으나, 이에 한정되는 것은 아니다. 산화물 반도체 물질은 상기 조성에 Si, Mg, Ta, La, Nd, Ce, Sc, Cr, Co, Nb, Mo, Ba, Gd, Ti, W, Pd, Ru, Ni, 또는 Mn과 같은 물질을 더 포함할 수 있다.
예를 들면, 채널 패턴(CP)은 IGZO(indium gallium zinc oxide), ITZO(indium tin zinc oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ZTO(zinc tin oxide), ZnON(zinc oxynitride), ZZTO(zirconium zinc tin oxide), SnO(tin oxide), HIZO(hafnium indium zinc oxide), GZTO(gallium zinc tin oxide), AZTO(aluminium zinc tin oxide), YGZO(ytterbium gallium zinc oxide), IGO(indium gallium oxide) 또는 이들의 조합을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 채널 패턴(CP)이 포함하는 산화물 반도체 물질은 다양하게 변경될 수 있다.
한 쌍의 워드 라인(WL1, WL2)이 비트 라인(BL)들을 가로질러 제2 방향(X)으로 연장될 수 있다. 복수의 워드 라인 쌍들은 제1 방향(Y)을 따라 이격되며 배치될 수 있다. 한 쌍의 워드 라인(WL1, WL2)은 채널 패턴(CP) 및 게이트 절연 패턴(Gox)에 의해 비트 라인(BL)들로부터 제3 방향(Z)으로 이격될 수 있다.
한 쌍의 워드 라인(WL1, WL2)은 채널 패턴(CP)에 의해 둘러싸여 있을 수 있다. 한 쌍의 워드 라인(WL1, WL2)은 채널 패턴(CP)의 수평부의 상부면 위에 위치하고, 채널 패턴(CP)의 2개의 수직부 사이에 위치할 수 있다. 한 쌍의 워드 라인(WL1, WL2)은 채널 패턴(CP)으로부터 이격될 수 있다. 한 쌍의 워드 라인(WL1, WL2)은 게이트 절연 패턴(Gox)에 의해 채널 패턴(CP)으로부터 이격될 수 있다.
한 쌍의 워드 라인(WL1, WL2)은 제1 방향(Y)으로 이격되어 있는 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)을 포함할 수 있다. 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 각각 제1 방향(Y)으로 마주보는 측면을 포함할 수 있다. 제1 워드 라인(WL1)의 일측면과 제2 워드 라인(WL2)의 일측면은 제1 방향(Y)으로 서로 마주볼 수 있다.
워드 라인(WL)은, 예를 들어, 도핑된 폴리 실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 워드 라인(WL)은, 예를 들어, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연 패턴(Gox)은 채널 패턴(CP)과 한 쌍의 워드 라인(WL1, WL2) 사이에 위치할 수 있다. 게이트 절연 패턴(Gox)은 채널 패턴(CP)의 수평부의 상부면 및 채널 패턴(CP)의 수직부들의 측면 위에 위치할 수 있다. 게이트 절연 패턴(Gox)은 채널 패턴(CP)의 수직부들의 서로 마주보는 측면들 및 채널 패턴(CP)의 수평부의 상부면을 컨포멀하게 덮을 수 있다. 게이트 절연 패턴(Gox)은 한 쌍의 워드 라인(WL1, WL2) 각각의 일측면 및 하부면을 둘러쌀 수 있다. 게이트 절연 패턴(Gox)은 워드 라인(WL)의 상부면보다 높은 레벨까지 제3 방향(Z)으로 연장될 수 있다. 예를 들면, 게이트 절연 패턴(Gox)은 채널 패턴(CP)의 수직부의 상부면과 실질적으로 동일한 레벨까지 제3 방향(Z)으로 연장될 수 있다.
게이트 절연 패턴(Gox)은 덮개막(122)의 상부면 위에 위치할 수 있다. 게이트 절연 패턴(Gox)은 덮개막(122)의 상부면의 적어도 일부를 덮을 수 있다.
게이트 절연 패턴(Gox)은 실리콘 산화물, 실리콘 질산화물, 실리콘 산화물보다 높은 유전 상수를 가지는 고유전율 물질, 또는 이들의 조합을 포함할 수 있다. 상기 고유전율 물질은 금속 산화물 또는 금속 질산화물을 포함할 수 있다. 상기 고유전율 물질은, 예를 들면, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있다. 다만, 이에 한정되는 것은 아니며, 게이트 절연 패턴(Gox)이 포함하는 물질은 다양하게 변경될 수 있다.
게이트 절연 패턴(Gox) 및 한 쌍의 워드 라인(WL1, WL2) 위에 제3 절연 패턴(151) 및 제4 절연 패턴(152)이 위치할 수 있다. 제3 절연 패턴(151) 및 제4 절연 패턴(152)은 비트 라인(BL)들을 가로질러 제2 방향(X)으로 연장될 수 있다.
제3 절연 패턴(151)은 한 쌍의 워드 라인(WL1, WL2) 및 게이트 절연 패턴(Gox)을 컨포멀하게 덮을 수 있다. 제3 절연 패턴(151)은 한 쌍의 워드 라인(WL1, WL2)의 서로 마주보는 측면들 및 한 쌍의 워드 라인(WL1, WL2) 각각의 상부면을 덮을 수 있다. 제3 절연 패턴(151)은 한 쌍의 워드 라인(WL1, WL2) 각각의 하부면 사이에 제1 방향(Y)으로 연장되어 있는 게이트 절연 패턴(Gox)의 상부면을 덮을 수 있다. 제3 절연 패턴(151)은 한 쌍의 워드 라인(WL1, WL2)의 상부면보다 높은 레벨에 위치하는 게이트 절연 패턴(Gox)의 측면들을 덮을 수 있다.
제3 절연 패턴(151)은 덮개막(122) 위에 위치하는 게이트 절연 패턴(Gox) 위에 위치할 수 있다. 제3 절연 패턴(151)은 덮개막(122)의 상부면 위에 위치하는 게이트 절연 패턴(Gox)의 상부면 위에 위치할 수 있다. 덮개막(122) 위에 위치하는 게이트 절연 패턴(Gox) 및 제3 절연 패턴(151)의 제1 방향(Y)에 따른 폭은 실질적으로 동일할 수 있다.
제4 절연 패턴(152)은 제3 절연 패턴(151) 위에 위치할 수 있다. 제4 절연 패턴(152)은 제3 절연 패턴(151)에 의해 한 쌍의 워드 라인(WL1, WL2) 및 게이트 절연 패턴(Gox)으로부터 이격될 수 있다. 제4 절연 패턴(152)은 한 쌍의 워드 라인(WL1, WL2)의 서로 마주보는 측면들 사이에 위치하는 수직부를 포함할 수 있다. 제4 절연 패턴(152)은 게이트 절연 패턴(Gox)의 서로 마주보는 측면들 사이에 위치하는 수평부를 포함할 수 있다. 제4 절연 패턴(152)의 수직부는 제4 절연 패턴(152)의 수평부로부터 기판(100)의 상부면을 향해 제3 방향(Z)으로 연장될 수 있다. 제4 절연 패턴(152)의 수평부는 제4 절연 패턴(152)의 수직부보다 제1 방향(Y)에 따른 폭이 클 수 있다. 제1 방향(Y) 및 제3 방향(Z)을 따라 자른 단면상에서 제4 절연 패턴(152)은 "T"자 형태일 수 있다.
제3 절연 패턴(151) 및 제4 절연 패턴(152)은 각각 예를 들어, 실리콘 산화물, 실리콘 질산화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전상수(dielectric constant)가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 일 실시예에 따르면, 제3 절연 패턴(151) 및 제4 절연 패턴(152)은 서로 다른 절연 물질을 포함할 수 있다. 예를 들어, 제3 절연 패턴(151)은 실리콘 질화물을 포함하고, 제4 절연 패턴(152)은 실리콘 산화물을 포함할 수 있다.
제3 절연 패턴(151) 및 제4 절연 패턴(152)이 서로 다른 물질을 포함하는 경우 순차적으로 형성될 수 있으나, 제3 절연 패턴(151) 및 제4 절연 패턴(152)이 동일한 물질을 포함하는 경우 일체로 형성될 수 있다.
층간 절연층(160)은 제3 절연 패턴(151) 및 제4 절연 패턴(152)의 상부면을 덮을 수 있다. 층간 절연층(160)은 채널 패턴(CP)의 수평부와 제3 방향(Z)으로 중첩하는 제3 절연 패턴(151) 및 제4 절연 패턴(152)의 상부면을 덮을 수 있다. 층간 절연층(160)은 제1 절연 패턴(121)과 제3 방향(Z)으로 중첩하는 제3 절연 패턴(151)의 상부면을 덮을 수 있다.
층간 절연층(160)은 예를 들어, 실리콘 산화물, 실리콘 질산화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전상수(dielectric constant)가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 일 예로, 층간 절연층(160)은 실리콘 질화물을 포함할 수 있다.
랜딩 패드(LP)는 제1 절연 패턴(121)과 채널 패턴(CP) 사이에 위치할 수 있다. 랜딩 패드(LP)는 제1 절연 패턴(121)의 측면과 채널 패턴(CP)의 측면 사이에 위치할 수 있다. 랜딩 패드(LP)는 제2 절연 패턴(130)의 상부면 위에 위치할 수 있다. 랜딩 패드(LP)는 채널 패턴(CP)의 수직부의 상부면, 및 채널 패턴(CP)의 수직부와 워드 라인(WL) 사이에 위치하는 게이트 절연 패턴(Gox)의 상부면 위에 위치할 수 있다. 랜딩 패드(LP)는 채널 패턴(CP)과 제3 방향(Z)으로 중첩하는 제3 절연 패턴(151) 및 층간 절연층(160)의 측면과 제1 절연 패턴(121)과 제3 방향(Z)으로 중첩하는 게이트 절연 패턴(Gox), 제3 절연 패턴(151), 및 층간 절연층(160)의 측면 사이에 위치할 수 있다. 랜딩 패드(LP)는 층간 절연층(160)의 상부면의 일부를 덮을 수 있다. 도 2에는 랜딩 패드(LP)가 채널 패턴(CP)과 제3 방향(Z)으로 중첩하는 층간 절연층(160)의 상부면 위에 위치하는 것으로 도시되었으나, 이에 반드시 한정되는 것은 아니다. 예를 들면, 랜딩 패드(LP)가 제1 절연 패턴(121)과 제3 방향(Z)으로 중첩하는 층간 절연층(160)의 상부면 위에 더 위치할 수도 있다.
랜딩 패드(LP)는 채널 패턴(CP)과 전기적으로 연결될 수 있다. 랜딩 패드(LP)는 채널 패턴(CP)의 적어도 일부와 접촉할 수 있다. 일 실시예에 따르면, 랜딩 패드(LP)는 채널 패턴(CP)의 수직부의 상부면과 접촉할 수 있고, 채널 패턴(CP)의 수직부의 측면의 적어도 일부와 접촉할 수 있다.
일 실시예에 따르면, 랜딩 패드(LP)는 채널 패턴(CP) 및 워드 라인(WL)과 제1 방향(Y)으로 중첩할 수 있다. 이하, 랜딩 패드(LP)가 채널 패턴(CP) 및 워드 라인(WL)과 중첩하는 부분의 길이는 도 3의 H2로 참조될 수 있다. H2는 기판(100)의 상부면에 수직한 제3 방향(Z)에 따른 길이를 의미할 수 있다.
랜딩 패드(LP)는 제1 부분(140) 및 제2 부분(170)을 포함할 수 있다. 랜딩 패드(LP)들의 제1 부분(140)들은 제1 방향(Y) 및 제2 방향(X)으로 서로 이격되며 배치될 수 있다. 제1 부분(140)은 제2 절연 패턴(130) 위에 위치하고, 제2 부분(170)은 제1 부분(140) 위에 위치할 수 있다. 도 6 내지 도 37을 참조한 설명에서 보다 자세히 설명하겠으나, 제1 부분(140) 및 제2 부분(170)은 별도의 공정에서 형성될 수 있다. 제2 부분(170)이 형성되기 전에 제1 부분(140)이 미리 형성될 수 있다.
제1 부분(140)은 제2 절연 패턴(130)의 상부면 위에 위치할 수 있다. 제1 부분(140)은 제2 절연 패턴(130)의 상부면과 접할 수 있다. 제1 부분(140)의 제1 방향(Y)에 따른 폭(W2)은 제2 절연 패턴(130)의 제1 방향(Y)에 따른 폭(W1)과 실질적으로 동일할 수 있다. 예를 들면, 제1 부분(140)의 제1 방향(Y)에 따른 폭(W2)은 제2 절연 패턴(130)의 제1 방향(Y)에 따른 폭(W1)과 동일하거나, 제2 절연 패턴(130)의 제1 방향(Y)에 따른 폭(W1)보다 작되 유사할 수 있다.
제1 부분(140)은 제1 절연 패턴(121)의 측면, 덮개막(122)의 측면, 및 채널 패턴(CP)의 측면 위에 위치할 수 있다. 제1 부분(140)의 일측면이 제1 절연 패턴(121)의 측면 및 덮개막(122)의 측면과 접하고 제1 부분(140)의 타측면이 채널 패턴(CP)의 측면과 접할 수 있다. 제1 부분(140)은 제1 절연 패턴(121)의 측면 및 채널 패턴(CP)의 측면 사이에 위치할 수 있다. 제1 부분(140)은 제1 절연 패턴(121)의 측면 및 채널 패턴(CP)의 측면 사이에서 제2 절연 패턴(130)의 상부면 위에 위치할 수 있다. 제1 부분(140)은 제1 절연 패턴(121), 제2 절연 패턴(130), 및 채널 패턴(CP)에 의해 둘러싸여 있을 수 있다.
제1 부분(140)의 상부면은 채널 패턴(CP)의 수직부의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 채널 패턴(CP)의 수직부의 상부면은 덮개막(122)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 채널 패턴(CP)의 수직부와 워드 라인(WL) 사이에 위치하는 게이트 절연 패턴(Gox)의 상부면은 채널 패턴(CP)의 수직부의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 즉, 제1 부분(140)의 상부면, 채널 패턴(CP)의 수직부의 상부면, 덮개막(122)의 상부면, 및 채널 패턴(CP)의 수직부와 워드 라인(WL) 사이에 위치하는 게이트 절연 패턴(Gox)의 상부면이 모두 실질적으로 동일한 레벨에 위치할 수 있다.
제2 부분(170)은 제1 부분(140)의 상부면 및 채널 패턴(CP)의 수직부의 상부면을 덮을 수 있다. 도시된 바와 같이, 제2 부분(170)은 채널 패턴(CP)의 수직부와 워드 라인(WL) 사이에 위치하는 게이트 절연 패턴(Gox)의 상부면을 더 덮을 수 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들면, 제2 부분(170)은 덮개막(122)의 상부면을 더 덮을 수도 있다. 이때 덮개막(122)의 상부면 위에 위치하는 게이트 절연 패턴(Gox), 제3 절연 패턴(151), 및 층간 절연층(160)은 덮개막(122)보다 제1 방향(Y)에 따른 폭이 작을 수 있다.
제2 부분(170)은 제1 절연 패턴(121)과 제3 방향(Z)으로 중첩하는 게이트 절연 패턴(Gox), 제3 절연 패턴(151), 및 층간 절연층(160)의 측면과 채널 패턴(CP)과 제3 방향(Z)으로 중첩하는 제3 절연 패턴(151) 및 층간 절연층(160)의 측면 사이에 위치할 수 있다.
도 2에 도시된 바와 같이, 제2 부분(170)은 채널 패턴(CP)과 제3 방향(Z)으로 중첩하는 층간 절연층(160)의 상부면의 일부를 덮을 수 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들면, 제2 부분(170)은 제1 절연 패턴(121)과 제3 방향(Z)으로 중첩하는 층간 절연층(160)의 상부면의 일부를 더 덮을 수도 있다.
제1 부분(140) 및 제2 부분(170)은 도전성 물질을 포함할 수 있다. 제1 부분(140) 및 제2 부분(170)은 각각 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 부분(140) 및 제2 부분(170)은 각각 Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다. 일 실시예에 따르면 제1 부분(140) 및 제2 부분(170)이 서로 다른 도전성 물질을 포함할 수 있으나, 반드시 이에 한정되는 것은 아니다. 몇몇 실시예에서 제1 부분(140) 및 제2 부분(170)은 동일한 물질을 포함할 수도 있다.
제1 부분(140)은 채널 패턴(CP) 및 워드 라인(WL)과 제1 방향(Y)으로 중첩할 수 있다. 도 3에 도시된 바와 같이, 제1 부분(140)이 채널 패턴(CP) 및 워드 라인(WL)과 중첩하는 길이는 H2일 수 있다. H2는 제2 절연 패턴(130)의 높이인 H1에 의해 결정될 수 있다. 제2 절연 패턴(130)의 높이는 제2 절연 패턴(130)이 비트 라인(BL)의 상부면으로부터 제3 방향(Z)으로 연장된 길이 즉, 제2 절연 패턴(130)의 하부면으로부터 상부면까지의 길이를 의미할 수 있다. 예를 들면, H1이 증가하면 H2가 감소하고, H1이 감소하면 H2가 증가할 수 있다. 제2 절연 패턴(130)의 높이(H1)를 조절함에 따라 랜딩 패드(LP), 채널 패턴(CP), 및 워드 라인(WL)이 중첩하는 길이(H2)를 조절할 수 있다.
랜딩 패드(LP), 채널 패턴(CP), 및 워드 라인(WL)이 중첩하는 길이(H2)가 소정의 범위를 가짐에 따라 채널 패턴(CP)에서의 이온이 증가할 수 있으며, 이에 따라 랜딩 패드(LP)와 채널 패턴(CP)의 접촉면에서의 저항이 개선될 수 있다. 일 실시예에 따르면, H2는 5nm 이상 40nm 이하일 수 있다.
데이터 저장 패턴(DSP)들은 랜딩 패드(LP)들 위에 각각 배치될 수 있다. 데이터 저장 패턴(DSP)들은, 도 1에 도시된 바와 같이, 제1 방향(Y 방향) 및 제2 방향(X 방향)을 따라 행렬 형태로 배열될 수 있다. 데이터 저장 패턴(DSP)은 제2 부분(170)의 상부면과 접촉할 수 있다. 데이터 저장 패턴(DSP)은 랜딩 패드(LP)를 통해 채널 패턴(CP)에 각각 전기적으로 연결될 수 있다.
일 실시예에서, 데이터 저장 패턴(DSP)은 커패시터일 수 있으며, 하부 및 상부 전극과 이들 사이에 개재되는 커패시터 유전막을 포함할 수 있다. 데이터 저장 패턴(DSP)이 커패시터인 경우, 하부 전극이 랜딩 패드(LP)와 접촉할 수 있으며, 하부 전극은 평면상 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등의 다양한 형상을 가질 수 있다.
이와 달리, 데이터 저장 패턴(DSP)은 메모리 요소에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 패턴일 수 있다. 예를 들어, 데이터 저장 패턴(DSP)은 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material), 페로브스카이트(perovskite) 화합물, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질 또는 반강자성(antiferromagnetic) 물질을 포함할 수 있다.
일 실시예에 따르면, 반도체 장치의 랜딩 패드(LP)가 채널 패턴(CP) 및 워드 라인(WL)과 제1 방향(Y)으로 중첩함에 따라, 채널 패턴(CP)에서의 이온이 증가하고, 랜딩 패드(LP)와 채널 패턴(CP)의 접촉면에서의 저항이 감소할 수 있다. 일 실시예에 따르면, 제1 절연 패턴(121)의 측면 및 비트 라인(BL)의 상부면 위에 제2 절연 패턴(130)을 형성하고, 제2 절연 패턴(130)의 상부면 위에 랜딩 패드(LP)의 제1 부분(140)을 미리 형성함으로써, 랜딩 패드(LP)가 채널 패턴(CP) 및 워드 라인(WL)과 제1 방향(Y)으로 중첩하도록 할 수 있다. 일 실시예에 따르면, 제2 절연 패턴(130)의 높이를 조절함에 따라 랜딩 패드(LP)가 채널 패턴(CP) 및 워드 라인(WL)과 제1 방향(Y)으로 중첩하는 제3 방향(Z)에 따른 길이를 조절할 수 있다.
이하에서 도 4 및 도 5를 참조하여 다른 실시예에 따른 반도체 장치에 대해 설명한다.
도 4 및 도 5는 각각 도 1의 일 실시예에 따른 반도체 장치를 A-A'를 따라 자른 단면도이다. 도 4 또는 도 5의 실시예에 따른 반도체 장치에 대하여 도 2 및 도 3의 실시예에 따른 반도체 장치와의 차이점을 위주로 설명하고, 도 2 및 도 3의 실시예에 따른 반도체 장치와 중복되는 내용에 대하여는 간략히 설명하거나 생략한다.
도 4를 참조하면, 일 실시예에 따른 반도체 장치는 비트 라인(BL)의 상부면과 채널 패턴(CP)의 하부면 사이에 잔여 물질층(140R)을 포함할 수 있다. 잔여 물질층(140R)은 제2 절연 패턴(130)의 측면과 접촉할 수 있다. 도 6 내지 도 37을 참조하여 보다 자세히 설명하겠으나, 잔여 물질층(140R)은 랜딩 패드(LP)의 제1 부분(140)과 함께 형성될 수 있고, 제1 부분(140)을 형성하는 식각 공정에서 완전히 제거되지 않고 남은 부분일 수 있다. 잔여 물질층(140R)은 제1 부분(140)을 형성하기 위한 물질층의 비트 라인(BL)의 상부면을 덮고 있던 부분이 완전히 제거되지 않고 남은 부분일 수 있다. 일 실시예에 따르면, 잔여 물질층(140R)은 랜딩 패드(LP)의 제1 부분(140)과 동일한 물질을 포함할 수 있다.
도 5를 참조하면, 일 실시예에 따른 반도체 장치는 비트 라인(BL)의 상부면과 채널 패턴(CP)의 하부면 사이에 잔여 물질층(140R')을 포함할 수 있다. 잔여 물질층(140R')의 일측면은 제2 절연 패턴(130)의 측면과 접촉하고, 잔여 물질층(140R')의 타측면은 채널 패턴(CP)과 접촉할 수 있다. 잔여 물질층(140R')은 비트 라인(BL), 제2 절연 패턴(130), 및 채널 패턴(CP)에 의해 둘러싸여 있을 수 있다.
도 4의 실시예와 마찬가지로 잔여 물질층(140R')은 랜딩 패드(LP)의 제1 부분(140)과 함께 형성되며, 제1 부분(140)을 형성하는 식각 공정에서 완전히 제거되지 않고 남은 부분일 수 있다. 잔여 물질층(140R')은 제1 부분(140)을 형성하기 위한 물질층의 제2 절연 패턴(130)의 측면을 덮고 있던 부분이 완전히 제거되지 않고 남은 부분일 수 있다. 일 실시예에 따르면, 잔여 물질층(140R')은 랜딩 패드(LP)의 제1 부분(140)과 동일한 물질을 포함할 수 있다.
도 4 또는 도 5의 실시예에 따른 반도체 장치에도 도 2 및 도 3의 실시예에 따른 반도체 장치에 따른 효과가 동일하게 적용될 수 있다.
이하에서 도 6 내지 도 37을 참조하여 도 1 내지 도 3의 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다.
도 6 내지 도 37은 일 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타낸 공정 도면들이다. 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18, 도 20, 도 22, 도 24, 도 26, 도 28, 도 30, 도 32, 도 34, 및 도 36은 일 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타낸 공정 평면도들이다. 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19, 도 21, 도 23, 도 25, 도 27, 도 29, 도 31, 도 33, 도 35, 및 도 37은 일 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타낸 공정 단면도들이다.
도 6 및 도 7에 도시된 바와 같이, 기판(100) 위에 하부 절연층(110) 및 비트 라인(BL)들을 형성할 수 있다.
하부 절연층(110)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 하부 절연층(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 질산화막, 및/또는 저유전막을 포함할 수 있다.
비트 라인(BL)들은 제1 방향(Y)으로 연장되며, 제1 방향(Y)과 교차하는 제2 방향(X)으로 이격되며 배치될 수 있다. 예를 들면, 제2 방향(X)은 제1 방향(Y)에 수직한 방향일 수 있다. 비트 라인(BL)들은 하부 절연층(110) 위에 도전층을 증착한 후, 도전층을 패터닝하여 형성할 수 있다.
비트 라인(BL)들 사이의 공간에 절연 물질을 채울 수 있다. 비트 라인(BL)들 사이를 채우는 절연 물질은 하부 절연층(110)과 동일한 절연 물질일 수 있으나, 이에 한정되는 것은 아니다. 비트 라인(BL)들 사이를 채우는 절연 물질이 하부 절연층(110)과 동일한 경우, 하부 절연층(110)과 일체화될 수 있다. 하부 절연층(110)의 상부면과 비트 라인(BL)의 상부면은 실질적으로 동일한 레벨에 위치할 수 있다.
비트 라인(BL)들 및 하부 절연층(110) 위에 몰드 구조체(120)를 형성할 수 있다. 제1 절연 물질을 포함하는 제1 절연층 및 제2 절연 물질을 포함하는 제2 절연층을 차례로 증착하고 패터닝하여 제1 절연 물질을 포함하는 제1 절연 패턴(121) 및 제2 절연 물질을 포함하는 덮개막(122)을 포함하는 몰드 구조체(120)를 형성할 수 있다. 예를 들어, 제1 절연 물질은 실리콘 산화물이고, 제2 절연 물질은 실리콘 질화물일 수 있으나, 반드시 이에 한정되는 것은 아니다.
제1 절연 패턴(121)은 비트 라인(BL)들을 가로질러 제2 방향(X)으로 연장될 수 있으며, 제1 방향(Y)으로 서로 이격될 수 있다. 덮개막(122)은 제1 절연 패턴(121)의 상부면을 덮을 수 있다.
도 8 및 도 9에 도시된 바와 같이, 기판(100)의 전면 위에 제2 절연 패턴 물질층(130_L)을 증착할 수 있다. 예를 들면, 원자층 증착(atomic layer deposition, ALD) 공정을 통해 제2 절연 패턴 물질층(130_L)을 증착할 수 있으나, 반드시 이에 한정되는 것은 아니다.
제2 절연 패턴 물질층(130_L)은 컨포멀한 형상을 가질 수 있다. 제2 절연 패턴 물질층(130_L)은 덮개막(122)의 상부면 및 측면, 제1 절연 패턴(121)의 측면, 비트 라인(BL)의 상부면, 및 하부 절연층(110)의 상부면을 덮을 수 있다.
일 실시예에 따르면, 제2 절연 패턴 물질층(130_L)은 제1 절연 패턴(121)과 다른 절연 물질을 포함할 수 있다. 제2 절연 패턴 물질층(130_L)은 제1 절연 패턴(121)에 대하여 식각 선택비를 가지는 물질을 포함할 수 있다. 예를 들면, 제1 절연 패턴(121)은 실리콘 산화물을 포함하고, 제2 절연 패턴 물질층(130_L)은 실리콘 질화물을 포함할 수 있다.
도 10 및 도 11에 도시된 바와 같이, 이방성 식각 공정을 통해 제2 절연 패턴 물질층(130_L)을 식각할 수 있다. 이에 따라, 덮개막(122)의 상부면, 비트 라인(BL)의 상부면, 및 하부 절연층(110)의 상부면을 덮는 제2 절연 패턴 물질층(130_L)의 부분들이 제거될 수 있다. 식각 공정 이후, 제2 절연 패턴 물질층(130_L)은 제1 절연 패턴(121) 및 덮개막(122)의 측면 위에 남을 수 있다.
도 12 및 도 13에 도시된 바와 같이, 기판(100)의 전면 위에 제1 스핀온 하드마스크층(spin-on hardmask layer)(SOH_1)을 형성할 수 있다. 예를 들면, 스핀 코팅 공정을 통해 제1 스핀온 하드마스크층(SOH_1)을 형성할 수 있다. 예를 들면, 제1 스핀온 하드마스크층(SOH_1)은 탄소를 함유할 수 있으나, 반드시 이에 한정되는 것은 아니다.
제1 스핀온 하드마스크층(SOH_1)은 덮개막(122)의 상부면, 제2 절연 패턴 물질층(130_L)의 상부면 및 측면, 비트 라인(BL)의 상부면, 및 비트 라인(BL)들 사이의 하부 절연층(110)의 상부면을 덮을 수 있다. 제1 스핀온 하드마스크층(SOH_1)의 상부면은 덮개막(122)의 상부면보다 높게 형성될 수 있다.
도 14 및 도 15에 도시된 바와 같이, 제1 스핀온 하드마스크층(SOH_1)을 선택적으로 식각할 수 있다. 예를 들면, 제1 스핀온 하드마스크층(SOH_1)의 물질에 대하여 식각 선택비가 높은 에천트를 이용하여 제1 스핀온 하드마스크층(SOH_1)을 식각할 수 있다.
식각 공정에 의해 제1 스핀온 하드마스크층(SOH_1)의 높이가 낮아질 수 있다. 여기서 높이는 기판(100)의 상부면에 수직한 제3 방향(Z)의 길이를 의미할 수 있다. 식각 공정 이후 제1 스핀온 하드마스크층(SOH_1)의 높이는 H로 참조될 수 있다.
제1 스핀온 하드마스크층(SOH_1)의 식각량을 조절하여 제1 스핀온 하드마스크층(SOH_1)의 높이(H)를 조절할 수 있다. 제1 스핀온 하드마스크층(SOH_1)의 높이(H)에 따라 노출되는 제2 절연 패턴 물질층(130_L)의 높이가 결정될 수 있다.
도 16 및 도 17에 도시된 바와 같이, 챔퍼링(chamfering) 공정을 통해 노출되어 있는 제2 절연 패턴 물질층(130_L)을 제거할 수 있다.
제1 스핀온 하드마스크층(SOH_1)의 상부면보다 높은 레벨에 위치하는 제2 절연 패턴 물질층(130_L)의 부분이 제거될 수 있다. 이에 따라, 제1 스핀온 하드마스크층(SOH_1)의 상부면보다 높은 레벨에 위치하는 제1 절연 패턴(121) 및 덮개막(122)의 측면이 노출될 수 있다.
도 18 및 도 19에 도시된 바와 같이, 제1 스핀온 하드마스크층(SOH_1)을 제거할 수 있다. 예를 들면, ashing) 및 스트립(strip) 공정을 통해 제1 스핀온 하드마스크층(SOH_1)을 제거할 수 있다. 제1 스핀온 하드마스크층(SOH_1)이 제거됨에 따라 잔존하는 제2 절연 패턴 물질층(130_L)의 측면이 노출될 수 있다.
도 20 및 도 21에 도시된 바와 같이, 기판(100)의 전면 위에 제1 도전 물질층(140_L)을 증착할 수 있다. 예를 들면, ALD 공정을 통해 제1 도전 물질층(140_L)을 증착할 수 있으나, 반드시 이에 한정되는 것은 아니다.
제1 도전 물질층(140_L)은 컨포멀한 형상을 가질 수 있다. 제1 도전 물질층(140_L)은 덮개막(122)의 상부면 및 측면, 제1 절연 패턴(121)의 측면, 제2 절연 패턴 물질층(130_L)의 상부면 및 측면, 비트 라인(BL)의 상부면, 및 하부 절연층(110)의 상부면을 덮을 수 있다.
제1 도전 물질층(140_L)은 도전성 물질을 포함할 수 있다. 제1 도전 물질층(140_L)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 도전 물질층(140_L)은 Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 22 및 도 23에 도시된 바와 같이, 이방성 식각 공정을 통해 제1 도전 물질층(140_L)을 식각할 수 있다. 이에 따라, 덮개막(122)의 상부면, 비트 라인(BL)의 상부면, 및 하부 절연층(110)의 상부면을 덮는 제1 도전 물질층(140_L)의 부분들이 제거될 수 있다. 식각 공정 이후, 제1 도전 물질층(140_L)은 제1 절연 패턴(121) 및 덮개막(122)의 측면 위와 제2 절연 패턴 물질층(130_L)의 측면 위에 남을 수 있다.
몇몇 실시예에 따르면, 이방성 식각 공정에서 비트 라인(BL)의 상부면을 덮는 제1 도전 물질층(140_L)의 부분이 완전히 제거되지 않을 수 있다. 이에 따라 식각 공정 이후에 제1 도전 물질층(140_L)이 비트 라인(BL)의 상부면 위에도 남을 수 있다. 비트 라인(BL)의 상부면 위에 남은 제1 도전 물질층(140_L)의 부분의 두께(제3 방향(Z)에 따른 길이)는 제1 절연 패턴(121) 및 덮개막(122)의 측면 위와 제2 절연 패턴 물질층(130_L)의 측면 위에 남은 제1 도전 물질층(140_L)의 부분의 두께(제1 방향(Y)에 따른 길이)보다 얇을 수 있다. 이러한 상태에서 후속 공정들을 진행하게 되면, 도 4의 실시예에 따른 반도체 장치를 제조할 수 있다. 비트 라인(BL)의 상부면 위에 남은 제1 도전 물질층(140_L)의 부분은 도 4의 잔여 물질층(140R)에 대응될 수 있다.
도 24 및 도 25에 도시된 바와 같이, 노광(photo) 및 식각(etch) 공정을 통해 잔존하는 제1 도전 물질층(140_L) 및 제2 절연 패턴 물질층(130_L)을 패터닝하여 랜딩 패드의 제1 부분(140) 및 제2 절연 패턴(130)을 형성할 수 있다.
노광 및 식각 공정에 의해, 제2 절연 패턴 물질층(130_L)의 측면 위에 위치하는 제1 도전 물질층(140_L)의 부분은 제거될 수 있다. 노광 및 식각 공정에 의해, 제2 방향(X)으로 연장되는 제1 도전 물질층(140_L) 및 제2 절연 패턴 물질층(130_L)이 인접한 비트 라인(BL)들 사이에서 분리될 수 있다. 즉, 제1 부분(140)들 및 제2 절연 패턴(130)들은 제2 방향(X)으로 이격되며 배치될 수 있다. 제1 부분(140) 및 제2 절연 패턴(130)은 비트 라인(BL) 위에 위치할 수 있다.
일 실시예에 따르면, 제2 절연 패턴(130)은 비트 라인(BL)의 상부면 및 제1 절연 패턴(121)의 측면 위에 위치할 수 있다. 제2 절연 패턴(130)의 상부면은 제1 절연 패턴(121)의 상부면보다 낮은 레벨에 위치할 수 있다. 제1 절연 패턴(121)의 높이는 도 15의 H에 대응될 수 있다.
일 실시예에 따르면, 제1 부분(140)은 제2 절연 패턴(130)의 상부면 위에 위치할 수 있다. 제1 부분(140)의 제1 방향(Y)에 따른 폭은 제2 절연 패턴(130)의 제1 방향(Y)에 따른 폭과 실질적으로 동일할 수 있다. 제1 부분(140)은 제1 절연 패턴(121)의 측면 및 덮개막(122)의 측면 위에 위치할 수 있다. 제1 부분(140)의 상부면은 덮개막(122)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있으나, 반드시 이에 한정되는 것은 아니다.
이어, 제1 부분(140)의 표면 및 비트 라인(BL)의 표면에 불순물을 도핑할 수 있다. 제1 부분(140)은 채널 패턴과 데이터 저장 패턴을 전기적으로 연결하는 랜딩 패드의 일 부분으로, 제1 부분(140)을 미리 형성하여 비트 라인(BL)과 함께 도핑을 수행함으로써, 향후 랜딩 패드에 대한 별도의 도핑 공정을 생략할 수도 있다.
몇몇 실시예에 따르면, 식각 공정에서 제2 절연 패턴 물질층(130_L)의 측면 위에 위치하는 제1 도전 물질층(140_L)의 부분이 완전히 제거되지 않을 수 있다. 예를 들면, 제2 절연 패턴 물질층(130_L)의 측면 위에 위치하는 제1 도전 물질층(140_L)의 부분이 식각되는 방향은 비트 라인(BL)의 상부면에 가까워지는 방향일 수 있다. 이에 따라 식각 공정 이후에 제2 절연 패턴 물질층(130_L)의 측면 위에 위치하는 제1 도전 물질층(140_L)의 부분 중 비트 라인(BL)의 상부면에 인접한 일부분이 남을 수 있다. 식각 공정 이후에 제2 절연 패턴 물질층(130_L)의 측면 및 비트 라인(BL)의 상부면 위에 제1 도전 물질층(140_L)의 일부분이 남을 수 있다. 이러한 상태에서 후속 공정들을 진행하게 되면, 도 5의 실시예에 따른 반도체 장치를 제조할 수 있다. 제2 절연 패턴 물질층(130_L)의 측면 및 비트 라인(BL)의 상부면 위에 남은 제1 도전 물질층(140_L)의 일부분은 도 5의 잔여 물질층(140R')에 대응될 수 있다.
도 26 및 도 27에 도시된 바와 같이, 기판(100)의 전면 위에 채널 패턴 물질층(CP_L) 및 제2 스핀온 하드마스크층(SOH_2)을 형성할 수 있다.
예를 들면, ALD 공정을 통해 채널 패턴 물질층(CP_L)을 증착할 수 있으나, 반드시 이에 한정되는 것은 아니다. 채널 패턴 물질층(CP_L)은 컨포멀한 형상을 가질 수 있다. 채널 패턴 물질층(CP_L)은 덮개막(122)의 상부면, 제1 부분(140)의 상부면 및 측면, 제2 절연 패턴(130)의 측면, 비트 라인(BL)의 상부면, 및 하부 절연층(110)의 상부면을 덮을 수 있다.
일 실시예에 따르면, 채널 패턴 물질층(CP_L)은 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은 In, Ga, Zn, Al, Sn, 및 Hf에서 적어도 2개 이상이 조합될 수 있으나, 이에 한정되는 것은 아니다. 산화물 반도체 물질은 상기 조성에 Si, Mg, Ta, La, Nd, Ce, Sc, Cr, Co, Nb, Mo, Ba, Gd, Ti, W, Pd, Ru, Ni, 또는 Mn과 같은 물질을 더 포함할 수 있다.
예를 들면, 채널 패턴 물질층(CP_L)은 IGZO(indium gallium zinc oxide), ITZO(indium tin zinc oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ZTO(zinc tin oxide), ZnON(zinc oxynitride), ZZTO(zirconium zinc tin oxide), SnO(tin oxide), HIZO(hafnium indium zinc oxide), GZTO(gallium zinc tin oxide), AZTO(aluminium zinc tin oxide), YGZO(ytterbium gallium zinc oxide), IGO(indium gallium oxide) 또는 이들의 조합을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 채널 패턴 물질층(CP_L)이 포함하는 산화물 반도체 물질은 다양하게 변경될 수 있다.
이어, 채널 패턴 물질층(CP_L) 위에 제2 스핀온 하드마스크층(SOH_2)을 형성할 수 있다. 예를 들면, 스핀 코팅 공정을 통해 제2 스핀온 하드마스크층(SOH_2)을 형성할 수 있다. 제1 스핀온 하드마스크층(SOH_1)의 상부면은 채널 패턴 물질층(CP_L)의 상부면보다 높게 형성될 수 있다.
예를 들면, 제2 스핀온 하드마스크층(SOH_2)은 탄소를 함유할 수 있으나, 반드시 이에 한정되는 것은 아니다.
도 28 및 도 29에 도시된 바와 같이, 제2 스핀온 하드마스크층(SOH_2)을 이용하여 채널 패턴 물질층(CP_L)을 패터닝할 수 있다.
예를 들면, 제2 스핀온 하드마스크층(SOH_2)을 패터닝하여 스핀온 하드마스크 패턴을 형성하고, 제2 스핀온 하드마스크 패턴을 식각마스크로 이용하여 채널 패턴 물질층(CP_L)을 식각할 수 있다. 하부 절연층(110)의 상부면을 덮는 채널 패턴 물질층(CP_L)의 부분들은 제거되고, 채널 패턴 물질층(CP_L)은 비트 라인(BL) 위에 남을 수 있다. 채널 패턴 물질층(CP_L)의 식각 공정 이후, 애싱 및 스트립 공정을 통해 제2 스핀온 하드마스크 패턴을 제거할 수 있다.
이어, 제1 방향(Y)으로 연장되어 있는 채널 패턴 물질층(CP_L)을 절단하여 제1 방향(Y)으로 이격되며 배치되는 복수의 채널 패턴(CP)들을 형성할 수 있다. 예를 들면, 화학적 기계적 연마(chemical mechanical polishing, CMP) 공정을 통해 덮개막(122)의 상부면 및 제1 부분(140)의 상부면보다 높은 레벨에 위치하는 채널 패턴 물질층(CP_L)의 부분을 제거할 수 있으나, 반드시 이에 한정되는 것은 아니다.
채널 패턴(CP)은 비트 라인(BL)의 상부면 위에 배치될 수 있다. 채널 패턴(CP)들은 비트 라인(BL)의 상부면 위에서 제1 방향(Y)으로 이격되며 배치될 수 있다. 채널 패턴(CP)들은 제1 방향(Y)으로 이격되어 있는 몰드 구조체(120)들의 사이에 위치할 수 있다. 채널 패턴(CP)들은 제1 방향(Y)으로 이격되어 있는 몰드 구조체(120)들의 사이에서 제2 방향(X)을 따라 이격되며 배치될 수 있다.
채널 패턴(CP)은 기판(100)의 상부면에 나란한 수평부 및 수평부로부터 기판(100)의 상부면에 수직한 제3 방향(Z)으로 연장되는 2개의 수직부를 포함할 수 있다. 2개의 수직부는 제1 방향(Y)으로 연장되는 수평부의 양단부로부터 제3 방향(Z)으로 연장될 수 있으며, 서로 제1 방향(Y)으로 이격될 수 있다. 채널 패턴(CP)의 수평부는 비트 라인(BL)의 상부면과 접촉할 수 있다. 채널 패턴(CP)의 수직부는 제2 절연 패턴(130)의 측면 및 제1 부분(140)의 측면과 접촉할 수 있다. 제1 방향(Y) 및 제3 방향(Z)을 따라 자른 단면상에서 채널 패턴(CP)은 "U"자 형태일 수 있다.
채널 패턴(CP)의 수직부의 상부면은 제2 절연 패턴(130)의 상부면보다 높은 레벨에 위치할 수 있다. 채널 패턴(CP)의 수직부의 상부면은 덮개막(122)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 채널 패턴(CP)의 수직부의 상부면은 제1 부분(140)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있으나, 반드시 이에 한정되는 것은 아니다.
도 30 및 도 31에 도시된 바와 같이, 기판(100)의 전면 위에 게이트 절연 패턴 물질층(Gox_L)을 형성할 수 있다. 예를 들면, ALD 공정을 통해 게이트 절연 패턴 물질층(Gox_L)을 증착할 수 있으나, 반드시 이에 한정되는 것은 아니다.
게이트 절연 패턴 물질층(Gox_L)은 컨포멀한 형상을 가질 수 있다. 게이트 절연 패턴 물질층(Gox_L)은 채널 패턴(CP)의 수직부의 상부면 및 측면, 채널 패턴(CP)의 수평부의 상부면, 제1 부분(140)의 상부면, 덮개막(122)의 상부면, 및 하부 절연층(110)의 상부면을 덮을 수 있다.
예를 들면, 게이트 절연 패턴 물질층(Gox_L)은 실리콘 산화물, 실리콘 질산화물, 실리콘 산화물보다 높은 유전 상수를 가지는 고유전율 물질, 또는 이들의 조합을 포함할 수 있다. 상기 고유전율 물질은 금속 산화물 또는 금속 질산화물을 포함할 수 있다. 상기 고유전율 물질은, 예를 들면, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있다. 다만, 이에 한정되는 것은 아니며, 게이트 절연 패턴 물질층(Gox_L)이 포함하는 물질은 다양하게 변경될 수 있다.
이어, 게이트 절연 패턴 물질층(Gox_L) 위에 워드 라인(WL)들을 형성할 수 있다. 먼저, 게이트 절연 패턴 물질층(Gox_L) 위에 워드 라인 물질층을 형성할 수 있다. 예를 들면, ALD 공정을 통해 워드 라인 물질층을 증착할 수 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들면, 워드 라인 물질층은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다.
이어, 이방성 식각 공정을 통해 게이트 절연 패턴 물질층(Gox_L)의 상부면을 덮는 워드 라인 물질층의 부분들을 제거할 수 있고, 제1 방향(Y)으로 이격된 워드 라인(WL)들을 형성할 수 있다. 이방성 식각 공정에서 워드 라인(WL)의 상부면은 채널 패턴(CP)의 수직부의 상부면보다 낮아질 수 있다. 몇몇 실시예에서는, 워드 라인(WL)의 상부면을 리세스하는 식각 공정을 추가적으로 수행할 수도 있다.
워드 라인(WL)은 비트 라인(BL)들과 교차하는 제2 방향(X)으로 연장될 수 있다. 워드 라인(WL)들은 채널 패턴(CP)의 수직부들 사이에 위치할 수 있다. 워드 라인(WL)들은 게이트 절연 패턴 물질층(Gox_L)에 의해 채널 패턴(CP)으로부터 이격될 수 있다. 워드 라인(WL)들은 채널 패턴(CP)의 수직부들 사이에서 제1 방향(Y)으로 이격되어 있는 한 쌍의 워드 라인(WL1, WL2)을 포함할 수 있다. 한 쌍의 워드 라인(WL1, WL2)은 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)을 포함할 수 있다.
도 32 및 도 33에 도시된 바와 같이, 게이트 절연 패턴 물질층(Gox_L) 및 워드 라인(WL)들 위에 제3 절연 패턴 물질층(151_L) 및 제4 절연 패턴 물질층(152_L)을 형성할 수 있다. 예를 들어, 제3 절연 패턴 물질층(151_L) 및 제4 절연 패턴 물질층(152_L)은 화학적 기상 증착(chemical vapor deposition, CVD), 물리적 기상 증착(physical vapor deposition, PVD), 또는 ALD 공정을 통해 증착될 수 있으나, 반드시 이에 한정되는 것은 아니다.
제3 절연 패턴 물질층(151_L)은 게이트 절연 패턴 물질층(Gox_L)의 상부면 및 측면, 워드 라인(WL)들의 상부면 및 측면을 컨포멀하게 덮을 수 있다. 제4 절연 패턴 물질층(152_L)은 제3 절연 패턴 물질층(151_L) 위에 형성될 수 있으며, 채널 패턴(CP)의 수직부들 사이의 남은 공간을 채울 수 있다.
제4 절연 패턴 물질층(152_L)의 상부면은 제3 절연 패턴 물질층(151_L)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 예를 들면, 제3 절연 패턴 물질층(151_L) 위에 제4 절연 패턴 물질층(152_L)을 증착한 후, CMP 공정을 통해 제3 절연 패턴 물질층(151_L)의 상부면보다 높은 레벨에 위치하는 제4 절연 패턴 물질층(152_L)의 부분을 제거할 수 있다. 이에 의해, 제3 절연 패턴 물질층(151_L)의 상부면이 노출될 수 있다.
제3 절연 패턴 물질층(151_L) 및 제4 절연 패턴 물질층(152_L)은 각각 예를 들어, 실리콘 산화물, 실리콘 질산화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전상수(dielectric constant)가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 일 실시예에 따르면, 제3 절연 패턴 물질층(151_L) 및 제4 절연 패턴 물질층(152_L)은 서로 다른 절연 물질을 포함할 수 있다. 예를 들어, 제3 절연 패턴 물질층(151_L)은 실리콘 질화물을 포함하고, 제4 절연 패턴 물질층(152_L)은 실리콘 산화물을 포함할 수 있다.
제3 절연 패턴 물질층(151_L) 및 제4 절연 패턴 물질층(152_L)이 서로 다른 물질을 포함하는 경우 순차적으로 형성될 수 있으나, 제3 절연 패턴 물질층(151_L) 및 제4 절연 패턴 물질층(152_L)이 동일한 물질을 포함하는 경우 일체로 형성될 수 있다.
도 34 및 도 35에 도시된 바와 같이, 제3 절연 패턴 물질층(151_L)의 상부면 및 제4 절연 패턴 물질층(152_L)의 상부면 위에 층간 절연 물질층(160_L)을 형성할 수 있다. 예를 들면, 층간 절연 물질층(160_L)은 CVD, PVD, 또는 ALD 공정을 통해 증착될 수 있으나, 반드시 이에 한정되는 것은 아니다.
층간 절연 물질층(160_L)은 예를 들어, 실리콘 산화물, 실리콘 질산화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전상수(dielectric constant)가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 일 예로, 층간 절연 물질층(160_L)은 실리콘 질화물을 포함할 수 있다.
도 36 및 도 37에 도시된 바와 같이, 노광 및 식각 공정을 통해 층간 절연 물질층(160_L), 제3 절연 패턴 물질층(151_L), 제4 절연 패턴 물질층(152_L), 및 게이트 절연 패턴 물질층(Gox_L)을 패터닝하여, 층간 절연층(160), 제3 절연 패턴(151), 제4 절연 패턴(152), 및 게이트 절연 패턴(Gox)을 형성할 수 있다. 노광 및 식각 공정에 의해 제1 부분(140)의 상부면, 채널 패턴(CP)의 수직부의 상부면, 및 채널 패턴(CP)의 수직부와 워드 라인(WL) 사이에 위치하는 게이트 절연 패턴(Gox)의 상부면이 노출될 수 있다.
이어, 제1 부분(140)의 상부면, 채널 패턴(CP)의 수직부의 상부면, 및 게이트 절연 패턴(Gox)의 상부면 위에 제2 도전 물질층을 증착할 수 있다. 제2 도전 물질층은 층간 절연층(160)의 상부면을 덮도록 형성될 수 있다.
제2 도전 물질층은 도전성 물질을 포함할 수 있다. 제2 도전 물질층은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제2 도전 물질층은 Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다.
이어, 제2 도전 물질층을 패터닝하여 제2 부분(170)을 형성할 수 있다. 일 실시예에 따르면, 제2 부분(170)은 제1 부분(140)과 다른 도전성 물질을 포함할 수 있다. 다만, 반드시 이에 한정되는 것은 아니며, 제2 부분(170)은 제1 부분(140)과 동일한 물질로 형성될 수도 있다.
제2 부분(170)은 제1 부분(140)의 상부면 및 채널 패턴(CP)의 상부면을 덮을 수 있다. 제2 부분(170)은 채널 패턴(CP)의 수직부와 워드 라인(WL) 사이에 위치하는 게이트 절연 패턴(Gox)의 상부면을 덮을 수 있다. 제2 부분(170)은 채널 패턴(CP)과 제3 방향(Z)으로 중첩하는 제3 절연 패턴(151) 및 층간 절연층(160)의 측면과 제1 절연 패턴(121)과 제3 방향(Z)으로 중첩하는 게이트 절연 패턴(Gox), 제3 절연 패턴(151), 및 층간 절연층(160)의 측면 사이에 위치할 수 있다.
제2 부분(170)은 채널 패턴(CP)과 제3 방향(Z)으로 중첩하는 층간 절연층(160)의 상부면의 일부를 더 덮을 수 있다. 몇몇 실시예에 따르면, 제2 부분(170)은 제1 절연 패턴(121)과 제3 방향(Z)으로 중첩하는 층간 절연층(160)의 상부면의 일부를 더 덮을 수 있으나, 반드시 이에 한정되는 것은 아니다.
제1 부분(140) 및 제2 부분(170)은 랜딩 패드(LP)를 구성할 수 있다. 랜딩 패드(LP)는 채널 패턴(CP)에 전기적으로 연결될 수 있다. 일 실시예에 따르면, 랜딩 패드(LP)는 채널 패턴(CP)의 수직부의 측면의 일부 및 채널 패턴(CP)의 수직부의 상부면과 접촉할 수 있다.
일 실시예에 따르면, 랜딩 패드(LP)는 채널 패턴(CP) 및 워드 라인(WL)과 제1 방향(Y)으로 중첩할 수 있다. 랜딩 패드(LP), 채널 패턴(CP), 및 워드 라인(WL)이 제1 방향(Y)으로 중첩하는 길이(제3 방향(Z)에 따른 길이)는 제2 절연 패턴(130)의 높이(제3 방향(Z)에 따른 길이)에 따라 달라질 수 있다. 일 실시예에 따르면, 제2 절연 패턴(130)의 높이(제3 방향(Z)에 따른 길이)는 도 15의 제1 스핀온 하드마스크층(SOH_1)의 높이(H)에 의해 결정될 수 있다. 즉, 도 15의 제조 공정에서 제1 스핀온 하드마스크층(SOH_1)의 높이(H)를 조절함에 따라 랜딩 패드(LP), 채널 패턴(CP), 및 워드 라인(WL)이 제1 방향(Y)으로 중첩하는 길이(제3 방향(Z)에 따른 길이)를 조절할 수 있다.
이어, 랜딩 패드(LP)들 위에 데이터 저장 패턴(DSP)들이 각각 형성될 수 있다. 일 실시예에서, 데이터 저장 패턴(DSP)이 하부 전극, 커패시터 유전막, 및 상부 전극을 포함하는 커패시터일 수 있으며, 이 경우, 하부 전극이 제2 부분(170)의 상부면과 접촉할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 기판
110: 하부 절연층
120: 몰드 구조체
121: 제1 절연 패턴
122: 덮개막
130: 제2 절연 패턴
140: 제1 부분
151: 제3 절연 패턴
152: 제4 절연 패턴
160: 층간 절연층
170: 제2 부분
BL: 비트 라인
CP: 채널 패턴
DSP: 데이터 저장 패턴
Gox: 게이트 절연 패턴
LP: 랜딩 패드
WL: 워드 라인

Claims (10)

  1. 기판,
    상기 기판 위에 위치하고, 제1 방향으로 연장되는 비트 라인,
    상기 비트 라인 위에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 절연 패턴,
    상기 비트 라인의 상부면 및 상기 제1 절연 패턴의 측면 위에 위치하고, 상기 제1 절연 패턴과 다른 절연 물질을 포함하는 제2 절연 패턴,
    상기 제2 절연 패턴의 측면 및 상기 비트 라인의 상부면과 접촉하며 산화물 반도체 물질을 포함하는 채널 패턴,
    상기 제2 방향으로 연장되고, 상기 채널 패턴으로부터 이격되어 있는 워드 라인,
    상기 채널 패턴과 상기 워드 라인 사이에 위치하는 게이트 절연 패턴,
    상기 채널 패턴과 전기적으로 연결되어 있는 랜딩 패드를 포함하고,
    상기 랜딩 패드는 상기 제1 절연 패턴의 측면 및 상기 제2 절연 패턴의 상부면 위에 위치하는 제1 부분, 및 상기 제1 부분의 상부면 위에 위치하는 제2 부분을 포함하고,
    상기 제1 부분은 상기 채널 패턴 및 상기 워드 라인과 상기 제1 방향으로 중첩하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 부분의 상기 제1 방향에 따른 폭은 상기 제2 절연 패턴의 상기 제1 방향에 따른 폭과 동일한 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 부분은 상기 제1 절연 패턴의 측면 및 상기 채널 패턴의 측면 사이에 위치하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제2 부분은 상기 제1 부분의 상부면 및 상기 채널 패턴의 상부면을 덮는 반도체 장치.
  5. 제1항에 있어서,
    상기 비트 라인의 상부면과 상기 채널 패턴의 하부면 사이에 잔여 물질층을 더 포함하고,
    상기 잔여 물질층은 상기 제1 부분과 동일한 물질을 포함하는 반도체 장치.
  6. 기판,
    상기 기판 위에 위치하고, 제1 방향으로 연장되는 비트 라인,
    상기 비트 라인 위에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 절연 패턴,
    상기 비트 라인의 상부면 및 상기 제1 절연 패턴의 측면 위에 위치하고, 상기 제1 절연 패턴과 다른 절연 물질을 포함하는 제2 절연 패턴,
    상기 제2 절연 패턴의 측면 및 상기 비트 라인의 상부면과 접촉하며 산화물 반도체 물질을 포함하는 채널 패턴,
    상기 제2 방향으로 연장되고, 상기 채널 패턴으로부터 이격되어 있는 워드 라인,
    상기 채널 패턴과 상기 워드 라인 사이에 위치하는 게이트 절연 패턴,
    상기 채널 패턴과 전기적으로 연결되어 있는 랜딩 패드를 포함하고,
    상기 랜딩 패드는 상기 채널 패턴의 측면과 상기 제1 절연 패턴의 측면 사이에서 상기 제2 절연 패턴의 상부면 위에 위치하고,
    상기 랜딩 패드는 상기 채널 패턴 및 상기 워드 라인과 상기 제1 방향으로 중첩하는 반도체 장치.
  7. 제6항에 있어서,
    상기 랜딩 패드는 상기 제1 절연 패턴, 상기 제2 절연 패턴, 및 상기 채널 패턴에 의해 둘러싸인 제1 부분, 및 상기 제1 부분의 상부면 및 상기 채널 패턴의 상부면을 덮는 제2 부분을 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 부분의 하부면이 상기 제2 절연 패턴의 상부면과 접하고,
    상기 제1 부분의 일측면이 상기 제1 절연 패턴의 측면과 접하고 상기 제1 부분의 타측면이 상기 채널 패턴의 측면과 접하는 반도체 장치.
  9. 제7항에 있어서,
    상기 제1 부분의 상기 제1 방향에 따른 폭은 상기 제2 절연 패턴의 상기 제1 방향에 따른 폭과 동일한 반도체 장치.
  10. 제7항에 있어서,
    상기 비트 라인의 상부면과 상기 채널 패턴의 하부면 사이에 잔여 물질층을 더 포함하고,
    상기 잔여 물질층은 상기 제1 부분과 동일한 물질을 포함하는 반도체 장치.
KR1020240060018A 2024-05-07 2024-05-07 반도체 장치 KR20240072977A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020240060018A KR20240072977A (ko) 2024-05-07 2024-05-07 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020240060018A KR20240072977A (ko) 2024-05-07 2024-05-07 반도체 장치

Publications (1)

Publication Number Publication Date
KR20240072977A true KR20240072977A (ko) 2024-05-24

Family

ID=91321078

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020240060018A KR20240072977A (ko) 2024-05-07 2024-05-07 반도체 장치

Country Status (1)

Country Link
KR (1) KR20240072977A (ko)

Similar Documents

Publication Publication Date Title
US20180102395A1 (en) High density resistive random access memory (rram)
US20110298025A1 (en) Finfet-compatible metal-insulator-metal capacitor
KR20150055469A (ko) 반도체 소자 제조 방법 및 이에 의해 제조된 반도체 소자
US20220223732A1 (en) Semiconductor memory device and method for fabricating the same
CN114725065A (zh) 半导体存储装置
KR102436169B1 (ko) 낮은 접촉 저항을 가지는 상부 전극 비아
TWI753688B (zh) 記憶裝置及其形成方法
US20230038604A1 (en) Manufacturing method of resistive random access memory device
US11417772B2 (en) Semiconductor device
US20240008260A1 (en) Semiconductor devices having contact plugs
TW202215637A (zh) 半導體裝置
TWI780713B (zh) 具有圖案化閘極的半導電金屬氧化物電晶體及其形成方法
US8598677B2 (en) Semiconductor device including metal lines
KR20240072977A (ko) 반도체 장치
KR20230016875A (ko) 반도체 장치 및 그 제조 방법
CN111326421A (zh) 导电结构及半导体器件
TWI847325B (zh) 半導體記憶體裝置
US20240244831A1 (en) Semiconductor memory device and manufacturing method thereof
US20230328961A1 (en) Semiconductor device
CN113097381B (zh) 电阻式存储器装置及其制造方法
TWI759123B (zh) 鐵電記憶體裝置及其形成方法
KR102548657B1 (ko) 메모리 어레이 게이트 구조물
US20230309317A1 (en) Semiconductor Memory Device
US20240147701A1 (en) Semiconductor memory device
US20240215229A1 (en) Semiconductor device