KR20230121691A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20230121691A
KR20230121691A KR1020230100896A KR20230100896A KR20230121691A KR 20230121691 A KR20230121691 A KR 20230121691A KR 1020230100896 A KR1020230100896 A KR 1020230100896A KR 20230100896 A KR20230100896 A KR 20230100896A KR 20230121691 A KR20230121691 A KR 20230121691A
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이화영
방수현
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삼성전자주식회사
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Abstract

본 개시는 반도체 장치 및 그 제조 방법에 관한 것으로, 일 실시예에 따른 반도체 장치는 기판; 기판 위에 위치하고, 제1 방향으로 서로 이격되고 제1 방향과 다른 제2 방향으로 연장되는 비트 라인; 비트 라인 위에 위치하고, 제1 방향 및 제2 방향으로 이격되고, 제1 방향 및 제2 방향과 다른 제3 방향으로 연장되는 채널 패턴; 비트 라인 위에 위치하고, 채널 패턴의 측면을 따라 제1 방향으로 연장되는 워드 라인; 그리고 채널 패턴과 워드 라인 사이에 위치하는 게이트 절연 패턴;을 포함하며, 워드 라인 아래에 위치하며 워드 라인과 접촉하는 에어갭(air gap)을 가진다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 개시는 반도체 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우 그 집적도가 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구된다.
2차원 또는 평면적 반도체 메모리 장치의 경우 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되므로, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 그러나, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에따라, 채널이 수직 방향으로 연장되는 수직 채널 트랜지스터를 포함하는 반도체 메모리 장치들이 제안되고 있다.
본 개시의 일 측면은 수직 채널 트랜지스터(vertical channel transistor, VCT)에서 채널 패턴의 상부 및 하부에 소스/드레인 영역을 가지고, 소스/드레인 영역과 워드 라인 사이의 기생 커패시턴스(capacitance)를 줄일 수 있고, 채널 패턴의 에치 데미지(Etch damage)를 개선할 수 있는 반도체 장치 및 이의 제조 방법을 제공한다.
일 측면에 따른 반도체 장치는 기판; 기판 위에 위치하고, 제1 방향으로 서로 이격되고 제1 방향과 다른 제2 방향으로 연장되는 비트 라인; 비트 라인 위에 위치하고, 제1 방향 및 제2 방향으로 이격되고, 제1 방향 및 제2 방향과 다른 제3 방향으로 연장되는 채널 패턴; 비트 라인 위에 위치하고, 채널 패턴의 측면을 따라 제1 방향으로 연장되는 워드 라인; 그리고 채널 패턴과 워드 라인 사이에 위치하는 게이트 절연 패턴;을 포함하며, 워드 라인 아래에 위치하며 워드 라인과 접촉하는 에어갭(air gap)을 가진다.
다른 측면에 따른 반도체 장치는 기판; 기판 위에 위치하고, 제1 방향으로 서로 이격되고 제1 방향과 다른 제2 방향으로 연장되는 비트 라인; 비트 라인 위에 위치하고, 제1 방향 및 제2 방향으로 이격되고, 제1 방향 및 제2 방향과 다른 제3 방향으로 연장되는 채널 패턴; 비트 라인 위에 위치하고, 채널 패턴의 측면을 따라 제1 방향으로 연장되는 워드 라인; 그리고 채널 패턴과 워드 라인 사이에 위치하는 게이트 절연 패턴;을 포함하며, 워드 라인 및 게이트 절연 패턴은 비트 라인과 제3 방향으로 이격되고, 워드 라인 및 게이트 절연 패턴과, 비트 라인 사이에 제3 절연 패턴이 위치하고, 채널 패턴은 제3 방향으로 상부 및 하부에 소스/드레인 영역을 가지고, 워드 라인은 제3 방향으로 소스/드레인 영역과 중첩되지 않고, 게이트 절연 패턴은 제3 방향으로 워드 라인의 하단부에서 워드 라인의 상단부까지만 연장되고, 게이트 절연 패턴은 소스/드레인 영역과 제3 절연 패턴 사이에 위치하지 않으며, 게이트 절연 패턴은 워드 라인의 하단부와 제3 절연 패턴 사이에 위치하지 않는다.
다른 측면에 따른 반도체 장치의 제조 방법은 기판 위에 비트 라인을 형성하고, 비트 라인 위에 제1 희생 패턴, 워드 라인 물질 패턴, 및 제2 희생 패턴이 순차적으로 적층되어 있는 예비 워드 라인 패턴을 형성하고, 예비 워드 라인 패턴 위에 게이트 절연 패턴을 형성하고, 예비 워드 라인 패턴의 안쪽 사이에 채널 패턴을 형성하고, 예비 워드 라인 패턴의 바깥쪽 사이 공간을 통하여 제1 희생 패턴 및 제2 희생 패턴을 제거하고, 그리고, 제1 희생 패턴 및 제2 희생 패턴이 제거된 영역을 통하여 노출된 게이트 절연 패턴의 일부를 제거한다.
실시예들에 따르면, 반도체 장치 및 이의 제조 방법은 수직 채널 트랜지스터(vertical channel transistor, VCT)에서 채널 패턴의 상부 및 하부에 소스/드레인 영역을 가지고, 소스/드레인 영역과 워드 라인 사이의 기생 커패시턴스(capacitance)를 줄일 수 있고, 채널 패턴의 에치 데미지(Etch damage)를 개선할 수 있다.
도 1은 일 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A-A' 및 B-B'을 따라 절단한 단면도이다.
도 3은 도 2의 P1을 확대한 부분 확대도이다.
도 4는 다른 실시예에 따른 반도체 장치를 설명하기 위한, 도 2에 대응하는 단면도이다.
도 5는 도 4의 P1을 확대한 부분 확대도이다.
도 6은 또 다른 실시예에 따른 반도체 장치를 설명하기 위한, 도 1에 대응하는 레이아웃도이다.
도 7은 도 6의 A-A' 및 B-B'을 따라 절단한 단면도이다.
도 8 내지 도 16은 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 17 내지 도 23은 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
또한, 명세서 전체에서, 기판의 상면에 평행하고 서로 교차하는 두 방향들을 각각 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 정의하고, 기판의 상면에 수직한 방향을 제3 방향(Z 방향)으로 정의한다. 예시적인 실시예들에 있어서, 제1 방향(X 방향)과 제2 방향(Y 방향)은 서로 직교할 수 있다.
도 1은 일 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A-A' 및 B-B'을 따라 절단한 단면도이다. 도 3은 도 2의 P1을 확대한 부분 확대도이다.
도 1 내지 도 3을 참조하면, 일 실시예에 따른 반도체 장치는 기판(100), 비트 라인(BL), 채널 패턴(CP), 제1 및 제2 워드 라인(WL1, WL2), 게이트 절연 패턴(Gox), 제1 절연 패턴(140), 제2 절연 패턴(120), 및 에어갭(AG)을 포함할 수 있다.
일 예로, 반도체 장치는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 메모리 장치일 수 있다. 수직 채널 트랜지스터는, 채널 패턴(CP)이 기판(100)의 상면에 수직한 제3 방향(Z 방향)을 따라 연장되는 구조를 가질 수 있다.
기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 몇몇 실시예에서 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, SOI(Semiconductor On Insulator) 기판일 수도 있다. 이하에서, 기판(100)은 실리콘 기판인 것으로 설명한다.
비트 라인(BL)은 기판(100) 상에 배치될 수 있다. 일 예로, 기판(100) 상에 하부 절연층이 배치되고, 비트 라인(BL)은 하부 절연층 상에 배치될 수 있다. 하부 절연층은 비트 라인(BL)들 사이의 공간을 채우도록 배치될 수 있다.
비트 라인(BL)은 제2 방향(Y 방향)으로 연장되며, 제2 방향(X 방향)과 교차하는 제1 방향(X 방향)에서 이격될 수 있다.
비트 라인(BL)은, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 비트 라인(BL)들은 Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다. 비트 라인(BL)은 상술한 물질들의 단일층 또는 다중층을 포함할 수 있다.
몇몇 실시예에서, 비트 라인(BL)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
채널 패턴(CP)은 비트 라인(BL) 상에 배치될 수 있다. 채널 패턴(CP)의 채널들은 각 비트 라인(BL) 상에서 제2 방향(Y 방향)으로 서로 이격될 수 있다. 일 예로, 채널 패턴(CP)은 서로 교차하는 제1 방향(X 방향) 및 제2 방향(Y 방향)을 따라 서로 이격되어 행렬(matrix) 형태로 배열될 수 있다.
채널 패턴(CP)은 후술될 제1 절연 패턴(140)을 사이에 두고 제2 방향(Y 방향)으로 서로 이격되어 배치될 수 있다. 즉, 제2 방향(Y 방향)으로 인접하는 채널 패턴(CP) 사이에 제1 절연 패턴(140)이 배치될 수 있다.
채널 패턴(CP)은 제1 소스/드레인 영역(CP1), 채널 영역(CP2), 및 제2 소스/드레인 영역(CP3)을 포함할 수 있다. 예를 들어, 채널 패턴(CP)의 하부는 비트 라인(BL)과 연결되어 제1 소스/드레인 영역(CP1)으로 기능할 수 있고, 채널 패턴(CP)의 상부는 예를 들어 랜딩 패드와 연결되어 제2 소스/드레인 영역(CP3)으로 기능할 수 있으며, 제1 소스/드레인 영역(CP1)과 제2 소스/드레인 영역(CP3) 사이의 채널 패턴(CP)의 일부는 채널 영역(CP2)으로 기능할 수 있다.
일 실시예에서, 제1 소스/드레인 영역(CP1), 채널 영역(CP2), 및 제2 소스/드레인 영역(CP3)은 비트 라인(BL)의 상면으로부터 순차 적층될 수 있다. 제1 소스/드레인 영역(CP1)은 비트 라인(BL)과 접촉될 수 있다. 즉, 제1 소스/드레인 영역(CP1)은 비트 라인(BL)의 상면과 접촉할 수 있다.
일 실시예에서, 제1 소스/드레인 영역(CP1)의 상면은 후술될 제1 및 제2 워드 라인들(WL1, WL2)의 하면, 및 후술될 게이트 절연 패턴(Gox)의 하면과 제3 방향(Z 방향)에서 실질적으로 동일한 레벨에 위치하거나, 더 높은 레벨에 위치할 수 있다.
채널 영역(CP2)은 제3 방향(Z 방향)에서 제1 소스/드레인 영역(CP1)과 제2 소스/드레인 영역(CP3) 사이에 위치하고, 비트 라인(BL)의 상면으로부터 수직 방향을 향해 연장될 수 있다.
일 실시예에서, 채널 영역(CP2)의 하면은 제1 및 제2 워드 라인들(WL1, WL2)의 하면, 및 게이트 절연 패턴(Gox)의 하면과 제3 방향(Z 방향)에서 실질적으로 동일한 레벨에 위치하거나, 더 높은 레벨에 위치할 수 있다. 또한, 채널 영역(CP2)의 상면은 후술될 제1 및 제2 워드 라인들(WL1, WL2)의 상면, 및 게이트 절연 패턴(Gox)의 상면과 제3 방향(Z 방향)에서 실질적으로 동일한 레벨에 위치하거나, 더 낮은 레벨에 위치할 수 있다.
제2 소스/드레인 영역(CP3)은 채널 영역(CP2)의 상단부에 위치할 수 있다. 즉, 제2 소스/드레인 영역(CP3)의 하면은 채널 영역(CP2)의 상면과 접촉할 수 있고, 상면은 예를 들어 랜딩 패드와 접촉할 수 있다.
일 실시예에서, 제2 소스/드레인 영역(CP3)의 하면은 제1 및 제2 워드 라인들(WL1, WL2)의 상면, 및 게이트 절연 패턴(Gox)의 상면과 제3 방향(Z 방향)에서 실질적으로 동일한 레벨에 위치하거나, 더 낮은 레벨에 위치할 수 있다.
제1 소스/드레인 영역(CP1), 채널 영역(CP2), 및 제2 소스/드레인 영역(CP3)은 In, Ga, Zn, Al, Sn, 및 Hf 등 중에서 적어도 2개 이상을 포함하는 산화물 반도체 물질을 포함할 수 있다. 즉, 제1 소스/드레인 영역(CP1), 채널 영역(CP2), 및 제2 소스/드레인 영역(CP3)은 In, Ga, Zn, Al, Sn, Hf, 또는 이들의 조합을 포함하는 산화물 반도체 물질을 포함할 수 있다. 또한, 상기 조성에 Si, Mg, Ta, La, Nd, Ce, Sc, Cr, Co, Nb, Mo, Ba, Gd, Ti, W, Pd, Ru, Ni, 또는 Mn 등과 같은 물질을 더 포함할 수 있다.
예를 들어, 제1 소스/드레인 영역(CP1), 채널 영역(CP2), 및 제2 소스/드레인 영역(CP3)은 IGZO(Indium Gallium Zinc Oxide), IGSO(Indium Gallium Silicon Oxide), ITZO(Indium Tin Zinc Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ZTO(Zinc Tin Oxide), ZnON(Zinc Oxynitride), ZZTO(Zirconium Zinc Yin Oxide), SnO(tin oxide), HIZO(Hafnium Indium Zinc Oxide), GZTO(Gallium Zinc Tin Oxide), AZTO(Aluminum Zinc Tin Oxide), YGZO(Ytterbium Gallium Zinc Oxide), IGO(Indium Gallium Oxide), 또는 이들의 조합을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 소스/드레인 영역(CP1), 채널 영역(CP2), 및 제2 소스/드레인 영역(CP3)이 포함하는 산화물 반도체 물질은 다양하게 변경될 수 있다.
일 실시예에서, 제1 소스/드레인 영역(CP1), 채널 영역(CP2), 및 제2 소스/드레인 영역(CP3)은 서로 동일한 산화물 반도체 물질을 포함하되, 제1 소스/드레인 영역(CP1) 및 제2 소스/드레인 영역(CP3)은 결정질 산화물 반도체 물질을 포함하고, 채널 영역(CP2)은 비정질 산화물 반도체 물질을 포함할 수 있다.
예를 들어, 제1 소스/드레인 영역(CP1), 채널 영역(CP2), 및 제2 소스/드레인 영역(CP3)은 IGZO를 포함하되, 제1 소스/드레인 영역(CP1), 채널 영역(CP2), 및 제2 소스/드레인 영역(CP3) 각각에 포함된 In, Ga, Zn, O, 또는 H 등의 구성비가 다를 수 있다.
이와 같은 경우, 제1 소스/드레인 영역(CP1) 및 제2 소스/드레인 영역(CP3)에 포함된 물질의 조성비는 채널 영역(CP2)에 포함된 물질의 조성비와 상이할 수 있다. 즉, 제1 소스/드레인 영역(CP1) 및 제2 소스/드레인 영역(CP3)에 포함된 In, Ga 등의 비율이 채널 영역(CP2)에 포함된 In, Ga 등의 비율보다 클 수 있다.
몇몇 실시예에서, 산화물 반도체의 결정성을 향상시키기 위해 제1 소스/드레인 영역(CP1) 및 제2 소스/드레인 영역(CP3)에 추가적으로 수소(H)가 도핑되는 경우, 제1 소스/드레인 영역(CP1) 및 제2 소스/드레인 영역(CP3)에 포함된 수소(H)의 비율은 채널 영역(CP2)에 포함된 수소(H)의 비율보다 클 수 있다. 즉, 제1 소스/드레인 영역(CP1) 및 제2 소스/드레인 영역(CP3)에서 산화물 반도체에 포함된 수소(H)의 조성비는 채널 영역(CP2)에서 금속 산화물층에 포함된 수소(H)의 조성비보다 클 수 있다.
상술한 설명은 IGZO를 예를 들어 설명하였지만, 이에 한정되는 것은 아니며, 제1 소스/드레인 영역(CP1), 채널 영역(CP2), 및 제2 소스/드레인 영역(CP3)이 각각 산화물 반도체를 포함할 경우, 상술한 설명이 적용될 수 있음은 물론이다.
제1 및 제2 워드 라인들(WL1, WL2)은 비트 라인(BL)을 가로질러 제1 방향(X 방향)으로 연장될 수 있으며, 제2 방향(Y 방향)을 따라 이격되어 배열될 수 있다. 제1 및 제2 워드 라인들(WL1, WL2)은 비트 라인(BL)과 제3 방향(Z 방향)으로 이격되며, 비트 라인(BL)과 교차할 수 있다. 한 쌍의 제1 및 제2 워드 라인들(WL1, WL2)은 제1 절연 패턴(140)을 사이에 두고 위치할 수 있다.
일 실시예에서, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 제2 방향(Y 방향)을 따라 교대로 이격되어 배치될 수 있다. 제1 및 제2 워드 라인들(WL1, WL2) 각각은 한 쪽 측면 및 한 쪽 측면의 반대면인 다른 쪽 측면을 가질 수 있다. 일 예로, 제1 워드 라인(WL1)의 한 쪽 측면과 제2 워드 라인(WL2)의 다른 쪽 측면은 제1 절연 패턴(140)을 사이에 두고 서로 마주보도록 배치될 수 있다. 또한, 제1 워드 라인(WL1)의 다른 쪽 측면과 제2 워드 라인(WL2)의 한 쪽 측면이 채널 패턴(CP)을 사이에 두고 서로 마주보도록 배치될 수 있다.
제1 워드 라인(WL1)의 한 쪽 측면은 제1 절연 패턴(140)과 접촉하고, 다른 쪽 측면은 게이트 절연 패턴(Gox)과 접촉할 수 있다. 제1 워드 라인(WL1)의 다른 쪽 측면은 게이트 절연 패턴(Gox)을 사이에 두고 채널 패턴(CP)의 채널 영역(CP2)과 인접할 수 있다.
제2 워드 라인(WL2)의 한 쪽 측면은 게이트 절연 패턴(Gox)과 접촉하고, 다른 쪽 측면은 제1 절연 패턴(140)과 접촉할 수 있다. 제2 워드 라인(WL2)의 한 쪽 측면은 게이트 절연 패턴(Gox)을 사이에 두고 채널 패턴(CP)의 채널 영역(CP2)과 인접할 수 있다.
제1 및 제2 워드 라인들(WL1, WL2)은 제3 방향(Z 방향)으로 대향된 상면과 하면을 포함할 수 있다. 제1 및 제2 워드 라인들(WL1, WL2)의 상면은 제1 절연 패턴(140)과 접촉할 수 있다.
제1 및 제2 워드 라인들(WL1, WL2)의 하면은 후술될 에어갭(AG)과 접촉하며, 에어갭(AG)을 사이에 두고 비트 라인(BL)으로부터 제3 방향(Z 방향)으로 이격될 수 있다.
일 실시예에서, 제1 및 제2 워드 라인들(WL1, WL2)의 하단부는 채널 영역(CP2)의 하단부와 실질적으로 동일한 레벨에 위치하거나, 더 낮은 레벨에 위치할 수 있다. 또한, 제1 및 제2 워드 라인들(WL1, WL2)의 상단부는 채널 영역(CP2)의 상단부와 실질적으로 동일한 레벨에 위치하거나, 더 높은 레벨에 위치할 수 있다. 즉, 제1 및 제2 워드 라인들(WL1, WL2)은 제3 방향(Z 방향)으로 채널 패턴(CP)의 일부와 중첩되고, 다른 일부와는 중첩되지 않을 수 있다. 예를 들어, 제1 및 제2 워드 라인들(WL1, WL2)은 제3 방향(Z 방향)으로 채널 영역(CP2)과 중첩되지만, 제1 소스/드레인 영역(CP1) 및 제2 소스/드레인 영역(CP3)과는 중첩되지 않을 수 있다.
제1 및 제2 워드 라인들(WL1, WL2)은 예를 들어, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 및 제2 워드 라인들(WL1, WL2)은 Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 및 제2 워드 라인들(WL1, WL2)은 상술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 다른 실시예에서, 제1 및 제2 워드 라인들(WL1, WL2)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
게이트 절연 패턴(Gox)은 채널 패턴(CP)과 제1 및 제2 워드 라인들(WL1, WL2) 사이에 위치한다. 게이트 절연 패턴(Gox)은 비트 라인(BL)과 제3 방향(Z 방향)으로 이격되며, 예를 들어 에어갭(AL)을 사이에 두고 비트 라인(BL)과 이격될 수 있다.
일 실시예에서, 게이트 절연 패턴(Gox)은 채널 패턴(CP)의 제1 방향(X 방향) 측면 및 제2 방향(Y 방향) 측면에 위치할 수 있으며, 예를 들어 채널 패턴(CL)의 측면을 둘러 쌀 수 있다.
게이트 절연 패턴(Gox)은 제1 및 제2 워드 라인들(WL1, WL2)을 따라 제3 방향(Z 방향)으로 연장될 수 있다. 다만, 게이트 절연 패턴(Gox)은 제3 방향(Z 방향)으로 제1 및 제2 워드 라인들(WL1, WL2)의 하단부에서 제1 및 제2 워드 라인들(WL1, WL2)의 상단부까지만 연장될 수 있다. 즉, 게이트 절연 패턴(Gox)은 제1 및 제2 워드 라인들(WL1, WL2)과 제3 방향(Z 방향)에서 중첩하지 않는 채널 패턴(CP) 상에는 위치하지 않을 수 있다. 예를 들어, 게이트 절연 패턴(Gox)은 제1 및 제2 워드 라인들(WL1, WL2)과 채널 영역(CP2) 사이에는 배치되지만, 제1 및 제2 워드 라인들(WL1, WL2)과 제1 소스/드레인 영역(CP1) 및 제2 소스/드레인 영역(CP3) 사이에는 배치되지 않을 수 있다.
이는 후술하는 도 8 내지 도 15에서 설명하는 일 실시예에 따른 반도체 장치의 제조 방법에서, 제1 및 제2 워드 라인들(WL1, WL2)을 형성한 후, 제1 및 제2 워드 라인들(WL1, WL2)을 마스크로 이용하는 게이트 셀프-얼라인(gate self-align)을 통해 게이트 절연 패턴(Gox)의 일부를 식각(etch)함에 따라, 게이트 절연 패턴(Gox)은 제3 방향(Z 방향)으로 제1 및 제2 워드 라인들(WL1, WL2)의 하단부에서 제1 및 제2 워드 라인들(WL1, WL2)의 상단부까지만 연장될 수 있다.
이러한 구조를 도입할 경우, 게이트 절연 패턴(Gox)의 일부가 식각되어 제거된 영역을 통해 채널 패턴(CP)의 하부에 제1 소스/드레인 영역(CP1)을 형성하고, 채널 패턴(CP)의 상부에 제2 소스/드레인 영역(CP3)을 형성할 수 있다.
수직 채널 트랜지스터(VCT)의 경우, 제1 소스/드레인 영역(CP1)이 채널 패턴(CP)의 하부에 위치함에 따라, 도핑 깊이 조절(doping depth control)이 어려운 이온 주입 공정을 사용하여 채널 패턴(CP)의 하부에 위치하는 제1 소스/드레인 영역(CP1)을 형성하기는 어렵다. 반면, 일 실시예에 따른 반도체 장치의 제조 방법을 이용하면, 게이트 절연 패턴(Gox)의 일부가 식각되어 제거된 영역을 통해 채널 패턴(CP)의 하부에 선택적으로 전도성(conductive) 영역을 형성할 수 있고, 이를 통하여 제1 소스/드레인 영역(CP1)과 제1 및 제2 워드 라인들(WL1, WL2) 사이의 기생 커패시턴스(capacitance)를 줄일 수 있다.
또한, 제1 및 제2 워드 라인들(WL1, WL2) 모두 채널 영역(CP2)에 캐리어(carrier)를 형성할 수 있어 게이트 컨트롤(gate controllability)을 향상시킬 수 있고, 또는 제1 및 제2 워드 라인들(WL1, WL2) 중 어느 하나를 쉴드(shield)로 사용하여 인접 트렌지스터와의 간섭을 방지할 수도 있다.
또한, 게이트 절연 패턴(Gox)은 제3 방향(Z 방향)으로 제1 및 제2 워드 라인들(WL1, WL2)의 상면 및 하면에는 위치하지 않을 수 있다. 즉, 게이트 절연 패턴(Gox)은 제1 및 제2 워드 라인들(WL1, WL2)의 상단부 및 하단부에서 제2 방향(Y 방향)으로 연장되지 않을 수 있고, 이에 따라 제1 및 제2 워드 라인들(WL1, WL2)의 상부면 및 하부면을 덮지 않을 수 있다.
일 실시예에서, 게이트 절연 패턴(Gox)의 하단부는 제1 및 제2 워드 라인들(WL1, WL2)의 하단부와 실질적으로 동일한 레벨에 위치하고, 채널 영역(CP2)의 하단부와 실질적으로 동일한 레벨에 위치하거나, 더 낮은 레벨에 위치할 수 있다. 또한, 게이트 절연 패턴(Gox)의 상단부는 제1 및 제2 워드 라인들(WL1, WL2)의 상단부와 실질적으로 동일한 레벨에 위치하고, 채널 영역(CP2)의 상단부와 실질적으로 동일한 레벨에 위치하거나, 더 높은 레벨에 위치할 수 있다.
단면상에서, 제1 워드 라인(WL1)과 채널 패턴(CP) 사이의 게이트 절연 패턴(Gox)은 제2 워드 라인(WL2)과 채널 패턴(CP) 사이의 게이트 절연 패턴(Gox)과 분리될 수 있다. 다만, 제1 워드 라인(WL1)과 채널 패턴(CP) 사이의 게이트 절연 패턴(Gox)과 제2 워드 라인(WL2)과 채널 패턴(CP) 사이의 게이트 절연 패턴(Gox)은 채널 패턴(CP)의 측면 따라 연장됨에 따라 서로 연결될 수 있다.
게이트 절연 패턴(Gox)은 실리콘 산화막, 실리콘 질산화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 고유전막은 금속 산화물 또는 금속 질산화물을 포함할 수 있다. 예를 들면, 게이트 절연 패턴(Gox)으로써 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니며, 게이트 절연 패턴(Gox)이 포함하는 물질은 다양하게 변경될 수 있다.
제1 절연 패턴(140)은 기판(100) 상에 배치될 수 있다. 일 실시예에서, 제1 절연 패턴(140)은 비트 라인(BL) 상에 위치할 수 있고, 비트 라인(BL)을 가로질러 제1 방향(X 방향)으로 연장되며 제2 방향(Y 방향)으로 서로 이격되어 배치될 수 있다.
제1 절연 패턴(140)은 채널 패턴(CP), 게이트 절연 패턴(Gox), 및 제1 및 제2 워드 라인들(WL1, WL2)이 형성되고 남은 공간을 채울 수 있다.
일 실시예에서, 제1 절연 패턴(140)은 수평부와 수직부를 포함할 수 있다. 제1 절연 패턴(140)의 수직부는 제1 절연 패턴(140)의 수평부로부터 비트 라인(BL)을 향해 제3 방향(Z 방향)으로 연장될 수 있다.
제1 절연 패턴(140)의 수평부는 제1 및 제2 워드 라인들(WL1, WL2)의 상면 및 게이트 절연 패턴(Gox)의 상면 상에 배치될될 수 있다. 제1 절연 패턴(140)의 수평부는 제1 및 제2 워드 라인(WL1, WL2)들의 상면 및 게이트 절연 패턴(Gox)의 상면을 따라 제2 방향(Y 방향)으로 연장되어, 제2 소스/드레인 영역(CP3)의 측면과 접촉할 수 있다.
제1 절연 패턴(140)은 예를 들어, 실리콘 산화물, 실리콘 질산화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수(dielectric constant)가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silicate Glass), BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
제2 절연 패턴(120)은 기판(100) 상에 배치될 수 있다. 일 실시예에서, 제2 절연 패턴(120)은 비트 라인(BL)의 상면 상에는 위치하지 않을 수 있다.
제2 절연 패턴(120)은 제1 방향(X 방향)으로 서로 이격되어 채널 패턴(CP) 사이에 위치할 수 있다. 제2 절연 패턴(120)은 제2 방향(Y 방향)으로 제1 및 제2 워드 라인들(WL1, WL2)과 제1 절연 패턴(140) 사이에 두고 배치될 수 있다.
제2 절연 패턴(120)은 예를 들어, 실리콘 산화물, 실리콘 질산화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수(dielectric constant)가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silicate Glass), BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
에어갭(AG)은 제1 및 제2 워드 라인들(WL1, WL2) 아래에 위치하며, 제1 및 제2 워드 라인들(WL1, WL2)을 따라 연장될 수 있다. 이에 따라, 에어갭(AG)은 비트 라인(BL)들을 가로질러 제1 방향(X 방향)으로 연장될 수 있으며, 제2 방향(Y 방향)을 따라 이격되어 배열될 수 있다. 일 예로, 에어갭(AG)은 진공 또는 공기로 채워진 영역일 수 있다.
에어갭(AG)은 제1 및 제2 워드 라인들(WL1, WL2)과 비트 라인(BL) 사이에 위치하여, 제1 및 제2 워드 라인들(WL1, WL2)을 비트 라인(BL)과 이격시킬 수 있다. 한 쌍의 에어갭(AG)들은 제2 방향(Y 방향)으로 제1 절연 패턴(140)을 사이에 두고 위치할 수 있다.
일 실시예에서, 에어갭(AG)은 제2 방향(Y 방향)으로 채널 패턴(CP)의 제1 소스/드레인 영역(CP1)의 측면과 제1 절연 패턴(140)의 하부 측면 사이에 위치할 수 있고, 에어갭(AG)은 제3 방향(Z 방향)으로 제1 및 제2 워드 라인들(WL1, WL2)과 비트 라인(BL) 사이에 위치할 수 있다. 이에 따라, 에어갭(AG)은 제1 및 제2 워드 라인들(WL1, WL2)의 하면과 직접 접촉하고, 비트 라인(BL)의 상면과 직접 접촉하고, 채널 패턴(CP)의 한 쪽 측면, 예를 들어 제1 소스/드레인 영역(CP1)의 한 쪽 측면과 직접 접촉하고, 제1 절연 패턴(140)의 한 쪽 측면과 직접 접촉할 수 있다.
일 실시예에서, 에어갭(AG)은 게이트 절연 패턴(Gox)의 하단부 아래에 위치하며, 게이트 절연 패턴(Gox)의 하면과 직접 접촉할 수 있다.
상술한 바와 같이, 게이트 절연 패턴(Gox)이 비트 라인(BL)과 제3 방향(Z 방향)으로 이격되고, 게이트 절연 패턴(Gox)이 제1 및 제2 워드 라인들(WL1, WL2)과 제3 방향(Z 방향)에서 중첩하지 않는 채널 패턴(CP) 상에는 배치되지 않고, 예를 들어 제1 및 제2 워드 라인들(WL1, WL2)과 채널 영역(CP2) 사이에는 게이트 절연 패턴(Gox)이 위치하지만, 제1 소스/드레인 영역(CP1)의 측면 및 제2 소스/드레인 영역(CP3)의 측면에는 위치하지 않음에 따라, 에어갭(AG)은 게이트 절연 패턴(Gox)의 하단부 아래에 위치하며, 게이트 절연 패턴(Gox)의 하면과 직접 접촉할 수 있다.
또한, 게이트 절연 패턴(Gox)이 채널 패턴(CP)의 측면, 즉 제1 소스/드레인 영역(CP1)의 측면과 에어갭(AG) 사이에 위치하지 않음에 따라, 에어갭(AG)은 게이트 절연 패턴(Gox)의 측면이 아니라 제1 소스/드레인 영역(CP1)의 측면과 직접 접촉할 수 있다.
또한, 게이트 절연 패턴(Gox)의 하단부가 제1 및 제2 워드 라인들(WL1, WL2)의 하단부와 실질적으로 동일한 레벨에 위치하고, 게이트 절연 패턴(Gox)이 제1 및 제2 워드 라인들(WL1, WL2)의 하면을 덮지 않음에 따라, 에어갭(AG)은 제1 및 제2 워드 라인들(WL1, WL2)의 하면 및 게이트 절연 패턴(Gox)의 하면과 직접 접촉할 수 있다.
에어갭(AG)이 제1 및 제2 워드 라인들(WL1, WL2)의 하단부 및 게이트 절연 패턴(Gox)의 하단부 아래에 위치하며, 채널 패턴(CP)의 제1 소스/드레인 영역(CP1) 측면에 에어갭(AG)이 위치함에 따라, 제1 소스/드레인 영역(CP1)과 제1 및 제2 워드 라인들(WL1, WL2) 사이의 기생 커패시턴스(capacitance)를 추가적으로 줄일 수 있다.
반도체 장치는 상술한 수직 채널 트랜지스터(VCT)를 포함하는 메모리 장치일 수 있고, 예를 들어, DRAM(Dynamic Random Access Memory), FeRAM (Ferroelectric RAM), SOM(Selector Only Memory) 등의 메모리 장치일 수 있다. 본 개시에서는 반도체 장치가 DRAM인 경우에 대해서 설명하지만 반도체 장치에 이에 한정되는 것은 아니다. 또한, 반도체 장치의 종류에 따라, 비트 라인(BL) 및 제1 및 제2 워드 라인들(WL1, WL2) 등의 용어는 각각 신호선 및 게이트 전극으로 지칭될 수도 있다.
일 실시예에서, 랜딩 패드들이 각각 채널 패턴(CP)의 적어도 일부와 수직 방향인 제3 방향(Z 방향)에서 중첩되도록 배치될 수 있다. 랜딩 패드들은 제1 방향(X 방향) 및 제2 방향(Y 방향)에서 서로 이격되어 행렬(matrix) 형태로 배열될 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 채널 패턴(CP)과 접속되기만 한다면, 복수의 랜딩 패드들은 벌집(honeycomb) 형태 등 다른 다양한 형태로 배열될 수도 있음은 물론이다.
또한, 랜딩 패드들은 평면 상에서 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다. 다만, 이러한 랜딩 패드의 평면 형상이 이에 한정되는 것은 아니다.
랜딩 패드들은 제1 절연 패턴(140) 및 제2 절연 패턴(120) 상에 배치될 수 있다. 랜딩 패드들은 채널 패턴(CP)과 연결될 수 있다. 랜딩 패드들은 후술하는 층간 절연층을 관통하여 채널 패턴(CP)의 상부와 접촉될 수 있다.
이에 따라, 랜딩 패드는 제2 소스/드레인 영역(CP3)을 통해 채널 영역(CP2) 및 제1 소스/드레인 영역(CP1)과 전기적으로 연결될 수 있다. 다만, 이는 예시적인 것일 뿐이므로, 랜딩 패드들이 채널 패턴(CP)과 연결되기만 한다면, 랜딩 패드들의 배치는 다양할 수 있음은 물론이다.
랜딩 패드들은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 랜딩 패드들은 Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다.
층간 절연층은 제1 절연 패턴(140) 및 제2 절연 패턴(120) 상에서 제2 방향(Y 방향)으로 이격되어 배치되는 랜딩 패드들의 사이 공간을 충진할 수 있다. 예를 들어, 층간 절연층의 하면은 랜딩 패드들의 하면과 동일 레벨에 위치할 수 있다.
데이터 저장 패턴들은 랜딩 패드들 상에 각각 배치될 수 있다. 데이터 저장 패턴들은 랜딩 패드들을 통해 채널 패턴(CP)에 각각 전기적으로 연결될 수 있다. 데이터 저장 패턴들은 제1 방향(X 방향) 및 제2 방향(Y 방향)을 따라 매트릭스 형태로 배열될 수 있다.
일 실시예에서, 데이터 저장 패턴들은 캐패시터일 수 있으며, 하부 및 상부 전극들 이들 사이에 개재되는 캐패시터 유전막을 포함할 수 있다. 데이터 저장 패턴들이 위와 같은 구조를 갖는 경우, 하부 전극이 랜딩 패드와 접촉할 수 있으며, 하부 전극은 평면 상 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다.
이와 달리, 데이터 저장 패턴들은 메모리 요소에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 패턴일 수 있다. 예를 들어, 데이터 저장 패턴들은 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material), 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들, 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
이하, 도 4 내지 도 7을 참조하여, 반도체 장치의 다른 실시예에 대해 설명한다. 이하의 실시예에서, 이전에 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로 지칭하며, 중복 설명은 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 4는 다른 실시예에 따른 반도체 장치를 설명하기 위한, 도 2에 대응하는 단면도이다. 도 5는 도 4의 P1을 확대한 부분 확대도이다.
도 4 및 도 5를 참조하면, 도 2 및 도 3에 도시된 실시예와 마찬가지로, 게이트 절연 패턴(Gox)은 제1 및 제2 워드 라인들(WL1, WL2)을 따라 제3 방향(Z 방향)으로 연장되지만, 제3 방향(Z 방향)으로 제1 및 제2 워드 라인들(WL1, WL2)의 하단부에서 제1 및 제2 워드 라인들(WL1, WL2)의 상단부까지만 연장될 수 있다.
또한, 게이트 절연 패턴(Gox)은 제3 방향(Z 방향)으로 제1 및 제2 워드 라인들(WL1, WL2)의 상면 및 하면에는 위치하지 않을 수 있다. 즉, 게이트 절연 패턴(Gox)은 제1 및 제2 워드 라인들(WL1, WL2)의 상면 및 하면을 덮지 않을 수 있다.
다만, 도 4 및 도 5에 도시된 실시예에 따르면, 도 2 및 도 3에 도시된 실시예와 달리, 에어갭(AG)을 대신하여 제3 절연 패턴(130)이 제1 및 제2 워드 라인들(WL1, WL2) 아래에 위치하며, 제1 및 제2 워드 라인들(WL1, WL2)을 따라 연장될 수 있다. 이에 따라, 제3 절연 패턴(130)은 비트 라인(BL)들을 가로질러 제1 방향(X 방향)으로 연장될 수 있으며, 제2 방향(Y 방향)을 따라 이격되어 배열될 수 있다.
일 예로, 제3 절연 패턴(130)은 제1 절연 패턴(140)과 일체화되어 제3 절연 패턴(130)과 제1 절연 패턴(140)의 경계는 구분되지 않을 수 있다. 다만, 제3 방향(Z 방향)으로 제1 및 제2 워드 라인들(WL1, WL2)의 하단부 및 게이트 절연 패턴(Gox)의 하단부와 비트 라인(BL) 사이에 위치하는 절연 패턴을 제3 절연 패턴(130)으로 정의할 수 있다.
제3 절연 패턴(130)은 제1 및 제2 워드 라인들(WL1, WL2)과 비트 라인(BL) 사이에 위치하여, 제1 및 제2 워드 라인들(WL1, WL2)을 비트 라인(BL)과 이격시킬 수 있다. 한 쌍의 제3 절연 패턴(130)들은 제2 방향(Y 방향)으로 제1 절연 패턴(140)을 사이에 두고 위치할 수 있다.
일 실시예에서, 제3 절연 패턴(130)은 제2 방향(Y 방향)으로 채널 패턴(CP)의 제1 소스/드레인 영역(CP1)의 측면과 제1 절연 패턴(140)의 하부 측면 사이에 위치할 수 있고, 제3 절연 패턴(130)은 제3 방향(Z 방향)으로 제1 및 제2 워드 라인들(WL1, WL2)과 비트 라인(BL) 사이에 위치할 수 있다. 이에 따라, 제3 절연 패턴(130)은 제1 및 제2 워드 라인들(WL1, WL2)의 하면과 직접 접촉하고, 비트 라인(BL)의 상면과 직접 접촉하고, 채널 패턴(CP)의 한 쪽 측면, 예를 들어 제1 소스/드레인 영역(CP1)의 한 쪽 측면과 직접 접촉하고, 제1 절연 패턴(140)의 한 쪽 측면과 직접 접촉할 수 있다.
상술한 바와 같이, 게이트 절연 패턴(Gox)이 비트 라인(BL)과 제3 방향(Z 방향)으로 이격되고, 게이트 절연 패턴(Gox)이 제1 및 제2 워드 라인들(WL1, WL2)과 제3 방향(Z 방향)에서 중첩하지 않는 채널 패턴(CP) 상에는 배치되지 않고, 예를 들어 제1 및 제2 워드 라인들(WL1, WL2)과 채널 영역(CP2) 사이에는 게이트 절연 패턴(Gox)이 위치하지만, 제1 소스/드레인 영역(CP1)의 측면 및 제2 소스/드레인 영역(CP3)의 측면에는 위치하지 않음에 따라, 제3 절연 패턴(130)은 게이트 절연 패턴(Gox)의 하단부 아래에 위치하며, 게이트 절연 패턴(Gox)의 하면과 직접 접촉할 수 있다.
또한, 게이트 절연 패턴(Gox)이 채널 패턴(CP)의 측면, 즉 제1 소스/드레인 영역(CP1)의 측면과 에어갭(AG) 사이에 위치하지 않음에 따라, 제3 절연 패턴(130)은 게이트 절연 패턴(Gox)의 측면이 아니라 제1 소스/드레인 영역(CP1)의 측면과 직접 접촉할 수 있다.
또한, 게이트 절연 패턴(Gox)의 하단부가 제1 및 제2 워드 라인들(WL1, WL2)의 하단부와 실질적으로 동일한 레벨에 위치하고, 게이트 절연 패턴(Gox)이 제1 및 제2 워드 라인들(WL1, WL2)의 하면을 덮지 않음에 따라, 제3 절연 패턴(130)은 제1 및 제2 워드 라인들(WL1, WL2)의 하면 및 게이트 절연 패턴(Gox)의 하면과 직접 접촉할 수 있다.
제3 절연 패턴(130)이 제1 및 제2 워드 라인들(WL1, WL2)의 하단부 및 게이트 절연 패턴(Gox)의 하단부 아래에 위치하며, 채널 패턴(CP)의 제1 소스/드레인 영역(CP1) 옆에 위치함에 따라, 제1 소스/드레인 영역(CP1)과 제1 및 제2 워드 라인들(WL1, WL2) 사이의 기생 커패시턴스(capacitance)를 추가적으로 줄일 수 있다.
도 6은 또 다른 실시예에 따른 반도체 장치를 설명하기 위한, 도 1에 대응하는 레이아웃도이다. 도 7은 도 6의 A-A' 및 B-B'을 따라 절단한 단면도이다.
도 6 및 도 7을 참조하면, 도 1 및 도 2에 도시된 실시예와 마찬가지로, 게이트 절연 패턴(Gox)은 제1 및 제2 워드 라인들(WL1, WL2)을 따라 제3 방향(Z 방향)으로 연장되지만, 제3 방향(Z 방향)으로 제1 및 제2 워드 라인들(WL1, WL2)의 하단부에서 제1 및 제2 워드 라인들(WL1, WL2)의 상단부까지만 연장될 수 있다.
또한, 게이트 절연 패턴(Gox)은 제3 방향(Z 방향)으로 제1 및 제2 워드 라인들(WL1, WL2)의 상면 및 하면에는 위치하지 않을 수 있다. 즉, 게이트 절연 패턴(Gox)은 제1 및 제2 워드 라인들(WL1, WL2)의 상면 및 하면은 덮지 않을 수 있다.
또한, 에어갭(AG)이 제1 및 제2 워드 라인들(WL1, WL2) 아래에 위치하며, 제1 및 제2 워드 라인들(WL1, WL2)을 따라 연장될 수 있다. 에어갭(AG)은 비트 라인(BL)들을 가로질러 제1 방향(X 방향)으로 연장될 수 있으며, 제2 방향(Y 방향)을 따라 이격되어 배열될 수 있다.
에어갭(AG)은 제1 및 제2 워드 라인들(WL1, WL2) 및 게이트 절연 패턴(Gox)과 비트 라인(BL) 사이에 위치하여, 제1 및 제2 워드 라인들(WL1, WL2) 및 게이트 절연 패턴(Gox)을 비트 라인(BL)과 이격시킬 수 있다.
또한, 에어갭(AG)은 제2 방향(Y 방향)으로 채널 패턴(CP)의 제1 소스/드레인 영역(CP1)의 측면과 제1 절연 패턴(140)의 하부 측면 사이에 위치할 수 있고, 에어갭(AG)은 제3 방향(Z 방향)으로 제1 및 제2 워드 라인들(WL1, WL2) 및 게이트 절연 패턴(Gox)과 비트 라인(BL) 사이에 위치할 수 있다. 이에 따라, 에어갭(AG)은 제1 및 제2 워드 라인들(WL1, WL2)의 하면 및 게이트 절연 패턴(Gox)의 하면과 직접 접촉하고, 비트 라인(BL)의 상면과 직접 접촉하고, 채널 패턴(CP)의 한 쪽 측면, 예를 들어 제1 소스/드레인 영역(CP1)의 한 쪽 측면과 직접 접촉하고, 제1 절연 패턴(140)의 한 쪽 측면과 직접 접촉할 수 있다.
한편, 도 6 및 도 7을 참조하면, 도 1 및 도 2에 도시된 실시예와 마찬가지로, 제1 및 제2 워드 라인들(WL1, WL2)은 비트 라인(BL)들을 가로질러 제1 방향(X 방향)으로 연장될 수 있으며, 제2 방향(Y 방향)을 따라 이격되어 배열될 수 있다. 제1 워드 라인(WL1)의 다른 쪽 측면과 제2 워드 라인(WL2)의 한 쪽 측면이 채널 패턴(CP)을 사이에 두고 서로 마주보도록 배치될 수 있다.
다만, 도 6 및 도 7에 도시된 실시예에 따르면, 도 1 및 도 2에 도시된 실시예와 달리, 제1 방향(X 방향)으로 서로 이격된 채널 패턴(CP) 사이에 제2 절연 패턴(120)이 위치하는 것이 아니라, 제1 및 제2 워드 라인들(WL1, WL2)을 연결하는 워드 라인 연결부(WLC)가 위치할 수 있다. 이에 따라, 제1 및 제2 워드 라인들(WL1, WL2)이 채널 패턴(CP)의 제1 방향(X 방향) 및 제2 방향(Y 방향)의 측면을 모두 둘러싸는, 게이트 올 어라운드(GAA) 구조를 구현할 수 있다.
한편, 도 6 및 도 7에 도시된 실시예에 따르면, 제1 및 제2 워드 라인들(WL1, WL2)이 제1 방향(X 방향)으로 끊어짐이 없이 연장되는 것으로 도시되었으나, 제1 방향(X 방향)을 따라 전체 제1 및 제2 워드 라인들(WL1, WL2)이 끊어짐이 없이 연장되는 경우 RC 딜레이(delay)가 발생할 수 있으므로, 제1 및 제2 워드 라인들(WL1, WL2)은 적당한 간격으로 끊어질 수 있다. 이 경우, 끊어진 제1 및 제2 워드 라인들(WL1, WL2) 사이의 워드 라인 연결부(WLC)들 사이에는 제2 절연 패턴(120)이 위치할 수 있다.
이하, 도 8 내지 도 23을 참조하여, 일 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다. 이하에서는, 이전에 설명한 동일한 구성에 대해서는 동일한 참조 부호로 지칭하며, 중복 설명은 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 8 내지 도 16은 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 8을 참조하면, 기판(100) 상에 제2 방향(Y 방향)으로 연장되며, 제1 방향(X 방향)으로 서로 이격되는 비트 라인(BL)을 형성하고, 비트 라인(BL)들 사이에 절연 물질을 채울 수 있다. 일 예로, 비트 라인(BL)들은 하부 절연층 상에 도전층을 증착한 후, 도전층을 패터닝하여 형성할 수 있다.
비트 라인(BL)들 상에 제1 희생층(SL1), 워드 라인 물질층(WL_L), 및 제2 희생층(SL2)을 형성한다. 예를 들어, 제1 희생층(SL1), 워드 라인 물질층(WL_L), 및 제2 희생층(SL2)은 제3 방향(D3)을 따라 순차적으로 적층될 수 있다.
제1 희생층(SL1), 워드 라인 물질층(WL_L), 및 제2 희생층(SL2)은 예를 들어, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 및 제2 워드 라인들(WL1, WL2)은 Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 희생층(SL1), 워드 라인 물질층(WL_L), 및 제2 희생층(SL2)은 서로 상이한 물질을 포함할 수 있다. 일 예로, 제1 희생층(SL1) 및 제2 희생층(SL2)은 예를 들어 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNy)을 포함하고, 워드 라인 물질층(WL_L)은 예를 들어 텅스텐(W)과 같은 금속을 포함할 수 있다. 이에 따라, 제1 희생층(SL1) 및 제2 희생층(SL2)의 식각율(etch rate)은 워드 라인 물질층(WL_L)의 식각율 보다 클 수 있다. 이는 후술하는 도 13에서 설명하는 바와 같이, 제1 및 제2 워드 라인들(WL1, WL2)은 남겨두고 제1 희생층(SL1)과 제2 희생층(SL2)을 제거함으로써, 제1 및 제2 워드 라인들(WL1, WL2)을 마스크로 이용하는 게이트 셀프-얼라인(gate self-align)을 통해 게이트 절연 패턴(Gox)의 일부를 식각(etch)시키고, 게이트 절연 패턴(Gox)의 일부가 식각되어 제거된 영역을 통해 채널 패턴(CP)의 하부에 제1 소스/드레인 영역(CP1)을 형성시키고, 채널 패턴(CP)의 상부에 제2 소스/드레인 영역(CP3)을 형성시키기 위함이다.
도 9를 참조하면, 제1 희생층(SL1), 워드 라인 물질층(WL_L), 및 제2 희생층(SL2)을 패터닝하여, 제1 방향(X 방향)으로 연장되며, 제2 방향(Y 방향)으로 서로 이격되는 제1 개구부(OP1)들을 정의하는 예비 워드 라인 패턴(WL_P)을 형성할 수 있다. 예비 워드 라인 패턴(WL_P)은 제1 희생 패턴(SL1_P), 제1 및 제2 워드 라인(WL1, WL2), 및 제2 희생 패턴(SL2_P)이 순차적으로 적층된 구조물일 수 있다. 제1 개구부(OP1)들은 비트 라인(BL)과 교차할 수 있으며, 제1 개구부(OP1)들은 비트 라인(BL)의 상면을 노출시킬 수 있다.
도 10을 참조하면, 예비 워드 라인 패턴(WL_P)을 컨포말(conformal)하게 덮는 게이트 절연 패턴 물질층(Gox_L)을 형성할 수 있다.
게이트 절연 패턴 물질층(Gox_L)은 물리적 기상 증착(PVD), 열적 화학기상증착(thermal CVD), 저압 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD), 또는 원자층증착(ALD) 기술들 중의 적어도 하나를 이용하여 형성할 수 있다. 다만, 게이트 절연 패턴 물질층(Gox_L)을 증착하는 방법은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
게이트 절연 패턴 물질층(Gox_L)은 실리콘 산화물, 실리콘 질산화물, 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 또는 이들의 조합을 포함할 수 있다.
도 11을 참조하면, 게이트 절연 패턴 물질층(Gox_L)을 절단하여, 제1 개구부(OP1) 내에 예비 게이트 절연 패턴(Gox_P)을 형성할 수 있다.
일 예로, 게이트 절연 패턴 물질층(Gox_L)에 대한 이방성 식각 공정을 수행하여 제1 개구부(OP1) 내에 제2 방향(Y 방향)에서 서로 이격되어 분리된 예비 게이트 절연 패턴(Gox_P)을 형성할 수 있다.
도 12를 참조하면, 예비 워드 라인 패턴(WL_P) 사이에 갭필 패턴(GP)을 형성할 수 있다.
갭필 패턴(GF)은 예비 워드 라인 패턴(WL_P)의 상부면을 노출시키며, 제1 개구부(OP1)를 채울 수 있다. 갭필 패턴(GF)은 제1 개구부(OP1)를 사이에 두고 제2 방향(Y 방향)에서 서로 이격되도록 형성될 수 있다. 즉, 제2 방향(Y 방향)으로 갭필 패턴(GF)과 제1 개구부(OP1)는 교대로 배치될 수 있다.
제2 방향(Y 방향)으로 갭필 패턴(GF)과 제1 개구부(OP1)가 교대로 배치되도록 갭필 패턴(GF)을 형성하는 공정은, 우선 제1 개구부(OP1) 내에 갭필 물질층을 채운다. 갭필 물질층은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 질산화막, 및/또는 저유전막으로 형성할 수 있다.
이어서, 일부 제1 개구부(OP1) 내에 위치하는 갭필 물질층을 식각하여, 갭필 패턴(GF)을 형성할 수 있다. 즉, 갭필 패턴(GF)과 제1 개구부(OP1)는 교대로 배치될 수 있도록, 제2 방향(Y 방향)으로 제1 개구부(OP1) 내에 위치하는 갭필 물질층은 교대로 제거될 수 있다.
일 실시예에서, 갭필 물질층은 제1 개구부(OP1) 내의 갭필 물질층의 상부면으로부터 하부면을 향해 리세스하는 식각 공정을 수행할 수 있고, 식각 공정은 갭필 물질층을 선택적으로 식각하는 식각액을 이용하여 갭필 물질층의 일부를 습식 식각 할 수 있다. 다만, 갭필 물질층의 일부를 리세스하는 식각 공정은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
도 13을 참조하면, 제1 개구부(OP1) 내에 채널 패턴 물질층을 형성한 후, 갭필 패턴(GF)를 제거하여, 제1 방향(X 방향)으로 연장되며, 제2 방향(Y 방향)으로 서로 이격되는 예비 채널 패턴(CP_P)을 형성할 수 있다.
예비 채널 패턴(CP_P)은 갭필 패턴(GF)이 형성되지 않은 제1 개구부(OP1) 내에 위치할 수 있고, 갭필 패턴(GF)은 제거되어 제2 개구부(OP2)들을 형성할 수 있다. 제2 개구부(OP2)들은 비트 라인(BL)과 교차할 수 있으며, 비트 라인(BL)의 상면을 노출시킬 수 있다.
채널 패턴 물질층은 In, Ga, Zn, Al, Sn, 및 Hf 등에서 적어도 2개 이상의 물질을 포함하는 결정질 산화물 반도체를 포함할 수 있다. 또한, 상기 조성에 Si, Mg, Ta, La, Nd, Ce, Sc, Cr, Co, Nb, Mo, Ba, Gd, Ti, W, Pd, Ru, Ni, Mn 등과 같은 물질을 더 포함할 수 있다. 몇몇 실시예에서, 채널 패턴 물질층의 결정성을 향상시키기 위해 수소(H)가 추가 도핑됨에 따라, 채널 패턴 물질층은 수소(H)를 더 포함할 수 있다.
도 14를 참조하면, 예비 워드 라인 패턴(WL_P) 사이의 제2 개구부(OP2)들을 통하여 예비 게이트 절연 패턴(Gox_P)을 제거한 후, 제1 희생 패턴(SL1_P) 및 제2 희생 패턴(SL2_P)을 제거한다.
예를 들어, 예비 게이트 절연 패턴(Gox_P)의 제거는 건식 식각 공정을 이용할 수 있고, 제1 희생 패턴(SL1_P) 및 제2 희생 패턴(SL2_P)의 제거는 건식 식각 공정을 이용할 수 있다.
제1 희생 패턴(SL1_P)이 위치하던 영역에는 제1 희생 패턴(SL1_P) 제거 영역(RC_L)이 형성되고, 제1 희생 패턴(SL1_P)과 접하고 있었던 비트 라인(BL)의 상면, 예비 게이트 절연 패턴(Gox_P)의 측면, 및 예비 워드 라인 패턴(WL_P)의 하면이 외부로 노출될 수 있다.
또한, 제2 희생 패턴(SL2_P)이 위치하던 영역에는 제2 희생 패턴(SL2_P) 제거 영역(RC_H)이 형성되고, 제2 희생 패턴(SL2_P)과 접하고 있었던 예비 게이트 절연 패턴(Gox_P)의 측면 및 예비 워드 라인 패턴(WL_P)의 상면이 외부로 노출될 수 있다.
이때, 제1 및 제2 워드 라인들(WL1, WL2)은 식각액에 의한 영향을 받지 않고, 남을 수 있다. 일 예로, 제1 희생층(SL1) 및 제2 희생층(SL2)은 예를 들어 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNy)을 포함하고, 워드 라인 물질층(WL_L)은 예를 들어 텅스텐(W)과 같은 금속을 포함할 수 있다. 이에 따라, 제1 희생 패턴(SL1_P) 및 제2 희생 패턴(SL2_P)의 식각율에 비하여 매우 느리기 때문에, 제1 희생 패턴(SL1_P) 및 제2 희생 패턴(SL2_P) 제거시 제1 및 제2 워드 라인들(WL1, WL2)은 제거되지 않을 수 있다.
이어서, 제1 희생 패턴(SL1_P) 제거 영역(RC_L) 및 제2 희생 패턴(SL2_P) 제거 영역(RC_H)에 의해 노출된 예비 게이트 절연 패턴(Gox_P)의 상부와 하부를 제거하고, 게이트 절연 패턴(Gox)을 형성한다. 예를 들어, 예비 게이트 절연 패턴(Gox_P)의 제거는 건식 식각 공정을 이용할 수 있다.
이와 같이, 제1 희생 패턴(SL1_P) 제거 영역(RC_L) 및 제2 희생 패턴(SL2_P) 제거 영역(RC_H)에 의해 노출된 예비 게이트 절연 패턴(Gox_P)의 상부와 하부를 제거함으로써, 제1 및 제2 워드 라인들(WL1, WL2)을 마스크로 이용하는 게이트 셀프-얼라인(gate self-align)을 통해 게이트 절연 패턴(Gox)을 형성함에 따라, 게이트 절연 패턴(Gox)은 제3 방향(Z 방향)으로 제1 및 제2 워드 라인들(WL1, WL2)의 하단부에서 제1 및 제2 워드 라인들(WL1, WL2)의 상단부까지만 연장될 수 있다. 또한, 게이트 절연 패턴(Gox)은 제1 및 제2 워드 라인들(WL1, WL2)의 상면 및 하면을 덮지 않을 수 있다.
몇몇 실시예에서, 제1 희생 패턴(SL1_P) 제거 영역(RC_L) 및 제2 희생 패턴(SL2_P) 제거 영역(RC_H)에 의해 노출된 예비 게이트 절연 패턴(Gox_P)을 제거하는 공정은 제1 희생 패턴(SL1_P) 및 제2 희생 패턴(SL2_P)의 제거하는 공정과 한 공정에서 동시에 수행될 수 있다. 일 예로, 제1 희생층(SL1) 및 제2 희생층(SL2)은 예를 들어 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNy)을 포함하고, 예비 게이트 절연 패턴(Gox_P)도 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNy)을 포함할 수 있다. 이에 따라, 제1 희생 패턴(SL1_P) 및 제2 희생 패턴(SL2_P)의 식각율과 예비 게이트 절연 패턴(Gox_P)의 식각율의 실질적으로 동일하기 때문에, 제1 희생 패턴(SL1_P) 및 제2 희생 패턴(SL2_P) 제거시 예비 게이트 절연 패턴(Gox_P)도 함께 제거될 수 있다.
도 15를 참조하면, 제1 희생 패턴(SL1_P) 제거 영역(RC_L) 및 제2 희생 패턴(SL2_P) 제거 영역(RC_H)을 통하여 노출된 예비 채널 패턴(CP_P)의 하부 및 상부에 제1 소스/드레인 영역(CP1) 및 제2 소스/드레인 영역(CP3)을 형성한다.
일 예로, 제1 소스/드레인 영역(CP1) 및 제2 소스/드레인 영역(CP3)은 N2 처리, H2 처리, 또는 진공 열처리(Vacuum annealing)을 이용하여 도핑(doping)시켜 형성할 수 있다. 즉, N2 처리, H2 처리하거나, 또는 N2 또는 H2 분위기에서 어닐링(annealing)하는 경우, N2 또는 H2가 O와 반응하여 산소 공공(Oxygen vacancy)이 형성되고, 컨덕터비티(conductivity)가 높아질 수 있다. 또는, 200 도 이상의 온도에서 진공 열처리할 경우 산화물 반도체의 금속(metal)과 산소(O)와의 결합이 끊어지면서 산소 공공이 형성되어 컨덕터비티(conductivity)가 높아질 수 있다.
일 실시예에 따른 반도체 장치의 제조 방법을 이용하면, 수직 채널 트랜지스터(VCT)에서 채널 패턴(CP)의 하부에 제1 소스/드레인 영역(CP1)을 형성할 수 있고, 제1 소스/드레인 영역(CP1)과 제1 및 제2 워드 라인들(WL1, WL2) 사이에 게이트 절연 패턴(Gox)이 제거되어 기생 커패시턴스(capacitance)를 줄일 수 있다.
도 16을 참조하면, 제2 개구부(OP2) 내에 제1 절연 패턴(140)을 형성할 수 있다. 즉, 제1 절연 패턴(140)은 제2 소스/드레인 영역(CP3)의 상면을 노출시키며, 제2 개구부(OP2)를 채우도록 형성될 수 있다.
예를 들어, 제1 절연 패턴(140)은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등과 같은 증착 공정을 통해 형성될 수 있다. 이때, 제1 희생 패턴(SL1_P) 제거 영역(RC_L)에는 제1 절연 패턴(140)이 형성되지 않고 에어갭(AG)이 형성될 수 있다. 한편, 제1 희생 패턴(SL1_P) 제거 영역(RC_L)에도 절연 물질이 증착되는 경우, 에어갭(AG) 대신 상술한 제3 절연 패턴(130)이 형성될 수도 있다.
제2 개구부(OP2) 내에 제1 절연 패턴(140)을 형성하는 공정은 제2 개구부(OP2) 내에 제1 절연 패턴(140)을 형성한 후, 제1 절연 패턴(140)의 상면이 제2 소스/드레인 영역(CP3)의 상면과 동일 레벨에 위치하도록 제1 절연 패턴(140)을 평탄화 하는 공정을 포함할 수 있다. 예를 들어, 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 포함할 수 있으나, 이에 한정되는 것은 아니며, 다양하게 변경될 수 있다.
제1 절연 패턴(140)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 질산화막, 및/또는 저유전막으로 형성할 수 있다.
일 실시예에서, 제1 절연 패턴(140), 게이트 절연 패턴(Gox), 및 채널 패턴(CP) 상에 랜딩 패드 물질층을 형성하고, 랜딩 패드 물질층을 패터닝하여 제1 절연 패턴(140)의 상면을 노출시키는 홀들을 형성한 후, 홀들 내에 층간 절연층을 매립한 뒤, 평탄화 공정을 수행할 수 있다. 다만, 랜딩 패드들 및 층간 절연층을 형성하는 순서는 이에 한정되지 않으며, 몇몇 실시예에서 제1 절연 패턴(140), 게이트 절연 패턴(Gox), 및 채널 패턴(CP) 상에 층간 절연층을 형성 및 패터닝한 뒤, 층간 절연층을 관통하는 랜딩 패드들을 형성할 수 있다.
이어서, 랜딩 패드들 상에 데이터 저장 패턴들이 각각 형성될 수 있다. 일 예로, 데이터 저장 패턴들이 캐패시터들을 포함하는 경우, 하부 전극들, 캐패시터 유전막, 및 상부 전극이 차례로 형성될 수 있다.
도 17 내지 도 23은 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들로서, 각각 도 8, 도 9, 도 11, 도 12, 도 13, 도 14, 및 도 15의 단계에 대응한다.
도 17을 참조하면, 비트 라인(BL) 상에 제1 희생층(SL1), 워드 라인 물질층(WL_L), 및 제2 희생층(SL2)을 형성한다. 예를 들어, 제1 희생층(SL1), 워드 라인 물질층(WL_L), 및 제2 희생층(SL2)은 제3 방향(D3)을 따라 순차적으로 적층될 수 있다.
도 18을 참조하면, 제1 희생층(SL1), 워드 라인 물질층(WL_L), 및 제2 희생층(SL2)을 패터닝하여, 제1 개구부(OP1)들을 정의하는 예비 워드 라인 패턴(WL_P)을 형성할 수 있다. 제1 개구부(OP1)들은 비트 라인(BL)의 상면을 노출시킬 수 있다.
다만, 도 18에 도시된 실시예에 따르면, 도 9에 도시된 실시예와 달리, 예비 워드 라인 패턴(WL_P)이 제1 방향(X 방향)으로 연장되며, 제2 방향(Y 방향)으로 서로 이격될 뿐만 아니라, 이후 형성될 채널 패턴(CP)을 둘러싸도록 패터닝될 수 있다.
일 예로, 예비 워드 라인 패턴(WL_P)은 제1 방향(X 방향)으로 연장되며 제2 방향(Y 방향)을 따라 이격되어 배열되는 제1 및 제2 예비 워드 라인(WL1_P, WL2_P) 과 제1 및 제2 예비 워드 라인들(WL1_P, WL2_P)을 연결하는 예비 워드 라인 연결부(WLC_P)가 위치할 수 있다. 이에 따라, 이후 형성되는 제1 및 제2 워드 라인들(WL1, WL2)이 채널 패턴(CP)의 제1 방향(X 방향) 및 제2 방향(Y 방향)의 측면을 모두 둘러싸는, 게이트 올 어라운드(GAA) 구조를 구현할 수 있다.
도 19를 참조하면, 예비 워드 라인 패턴(WL_P)을 컨포말(conformal)하게 덮는 게이트 절연 패턴 물질층(Gox_L)을 하고, 게이트 절연 패턴 물질층(Gox_L)을 절단하여, 제1 개구부(OP1) 내에 예비 게이트 절연 패턴(Gox_P)을 형성할 수 있다.
도 20을 참조하면, 예비 워드 라인 패턴(WL_P) 사이에 갭필 패턴(GP)을 형성할 수 있다. 갭필 패턴(GF)은 제1 개구부(OP1)를 사이에 두고 제2 방향(Y 방향)에서 서로 이격되도록 형성될 수 있다.
도 21을 참조하면, 제1 개구부(OP1) 내에 채널 패턴 물질층을 형성한 후, 갭필 패턴(GF)을 제거하여, 예비 채널 패턴(CP_P)을 형성할 수 있다.
예비 채널 패턴(CP_P)은 제1 및 제2 예비 워드 라인들(WL1_P, WL2_P)과 예비 워드 라인 연결부(WLC_P)에 의해 둘러싸인 예비 워드 라인 패턴(WL_P) 내에 위치할 수 있고, 갭필 패턴(GF)이 제거된 영역에는 제2 개구부(OP2)들이 형성될 수 있다.
도 22를 참조하면, 예비 워드 라인 패턴(WL_P) 사이의 제2 개구부(OP2)들을 통하여 예비 게이트 절연 패턴(Gox_P)을 제거한 후, 제1 희생 패턴(SL1_P) 및 제2 희생 패턴(SL2_P)을 제거하고, 제1 희생 패턴(SL1_P) 제거 영역(RC_L) 및 제2 희생 패턴(SL2_P) 제거 영역(RC_H)에 의해 노출된 예비 게이트 절연 패턴(Gox_P)의 일부를 제거할 수 있다.
도 23을 참조하면, 제1 희생 패턴(SL1_P) 제거 영역(RC_L) 및 제2 희생 패턴(SL2_P) 제거 영역(RC_H)을 통하여 노출된 예비 채널 패턴(CP_P)의 하부에 제1 소스/드레인 영역(CP1)을 형성하고, 예비 채널 패턴(CP_P)의 상부에 제2 소스/드레인 영역(CP3)을 형성할 수 있다.
이어서, 제2 개구부(OP2) 내에 제1 절연 패턴(140)을 형성할 수 있다. 즉, 제1 절연 패턴(140)은 제2 소스/드레인 영역(CP3)의 상면을 노출시키며, 제2 개구부(OP2)를 채우도록 형성될 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 기판
BL: 비트 라인
Gox: 게이트 절연 패턴
CP: 채널 패턴 CP1: 제1 소스/드레인 영역
CP2: 채널 영역 CP3: 제2 소스/드레인 영역
WL1: 제1 워드 라인 WL2: 제2 워드 라인
WLC: 워드 라인 연결부
AG: 에어갭
140: 제1 절연 패턴 120: 제2 절연 패턴
130: 제3 절연 패턴
SL1: 제1 희생층 SL2: 제2 희생층
WL_L: 워드 라인 물질층 WL_P: 예비 워드 라인 패턴
WL1_P: 제1 예비 워드 라인 WL2_P: 제2 예비 워드 라인
WLC: 예비 워드 라인 연결부
SL1_P: 제1 희생 패턴 SL2_P: 제2 희생 패턴
Gox_L: 게이트 절연 패턴 물질층 Gox_P: 예비 게이트 절연 패턴
GF: 갭필 패턴 CP_P: 예비 채널 패턴
OP1: 제1 개구부 OP2: 제2 개구부
RC_H: 제2 희생 패턴 제거 영역 RC_L: 제1 희생 패턴 제거 영역

Claims (10)

  1. 기판;
    상기 기판 위에 위치하고, 제1 방향으로 서로 이격되고 상기 제1 방향과 다른 제2 방향으로 연장되는 비트 라인;
    상기 비트 라인 위에 위치하고, 상기 제1 방향 및 상기 제2 방향으로 이격되고, 상기 제1 방향 및 상기 제2 방향과 다른 제3 방향으로 연장되는 채널 패턴;
    상기 비트 라인 위에 위치하고, 상기 채널 패턴의 측면을 따라 상기 제1 방향으로 연장되는 워드 라인; 그리고
    상기 채널 패턴과 상기 워드 라인 사이에 위치하는 게이트 절연 패턴;을 포함하며,
    상기 워드 라인 아래에 위치하며 상기 워드 라인과 접촉하는 에어갭(air gap)을 가지는, 반도체 장치.
  2. 제1항에서,
    상기 게이트 절연 패턴은 상기 비트 라인과 상기 제3 방향으로 이격되고,
    상기 게이트 절연 패턴은 상기 제3 방향으로 상기 워드 라인의 하단부에서 상기 워드 라인의 상단부까지만 연장되고,
    상기 게이트 절연 패턴은 상기 채널 패턴의 측면과 상기 에어갭 사이에 위치하지 않으며,
    상기 게이트 절연 패턴은 상기 워드 라인의 하단부와 상기 에어갭 사이에 위치하지 않는, 반도체 장치.
  3. 제2항에서,
    상기 에어갭은 상기 채널 패널의 측면과 접촉하며, 상기 제1 방향으로 연장되고,
    상기 에어갭은 상기 제3 방향으로 상기 워드 라인 및 상기 게이트 절연 패턴과, 상기 비트 라인 사이에 위치하고, 상기 에어갭은 상기 워드 라인, 상기 게이트 절연 패턴, 및 상기 비트 라인과 접촉하는, 반도체 장치.
  4. 제1항에서,
    상기 워드 라인은 상기 채널 패턴의 상기 제1 방향 및 상기 제2 방향의 측면을 둘러싸는, 게이트 올 어라운드(GAA) 구조인, 반도체 장치.
  5. 제4항에서,
    상기 에어갭은 상기 채널 패턴 하단부의 상기 제1 방향 및 상기 제2 방향의 측면을 둘러싸는, 반도체 장치.
  6. 기판;
    상기 기판 위에 위치하고, 제1 방향으로 서로 이격되고 상기 제1 방향과 다른 제2 방향으로 연장되는 비트 라인;
    상기 비트 라인 위에 위치하고, 상기 제1 방향 및 상기 제2 방향으로 이격되고, 상기 제1 방향 및 상기 제2 방향과 다른 제3 방향으로 연장되는 채널 패턴;
    상기 비트 라인 위에 위치하고, 상기 채널 패턴의 측면을 따라 상기 제1 방향으로 연장되는 워드 라인; 그리고
    상기 채널 패턴과 상기 워드 라인 사이에 위치하는 게이트 절연 패턴;을 포함하며,
    상기 워드 라인 및 상기 게이트 절연 패턴은 상기 비트 라인과 상기 제3 방향으로 이격되고, 상기 워드 라인 및 상기 게이트 절연 패턴과, 상기 비트 라인 사이에 제3 절연 패턴이 위치하고,
    상기 채널 패턴은 상기 제3 방향으로 상부 및 하부에 소스/드레인 영역을 가지고, 상기 워드 라인은 상기 제3 방향으로 상기 소스/드레인 영역과 중첩되지 않고, 상기 게이트 절연 패턴은 상기 제3 방향으로 상기 워드 라인의 하단부에서 상기 워드 라인의 상단부까지만 연장되고, 상기 게이트 절연 패턴은 상기 소스/드레인 영역과 상기 제3 절연 패턴 사이에 위치하지 않으며,
    상기 게이트 절연 패턴은 상기 워드 라인의 하단부와 상기 제3 절연 패턴 사이에 위치하지 않는, 반도체 장치.
  7. 기판 위에 비트 라인을 형성하고,
    상기 비트 라인 위에 제1 희생 패턴, 워드 라인 물질 패턴, 및 제2 희생 패턴이 순차적으로 적층되어 있는 예비 워드 라인 패턴을 형성하고,
    상기 예비 워드 라인 패턴 위에 게이트 절연 패턴을 형성하고,
    상기 예비 워드 라인 패턴의 안쪽 사이 공간에 채널 패턴을 형성하고,
    상기 예비 워드 라인 패턴의 바깥쪽 사이 공간을 통하여 상기 제1 희생 패턴 및 상기 제2 희생 패턴을 제거하고, 그리고,
    상기 제1 희생 패턴 및 상기 제2 희생 패턴이 제거된 영역을 통하여 노출된 상기 게이트 절연 패턴의 일부를 제거하는,
    반도체 장치의 제조 방법.
  8. 제7항에서,
    상기 게이트 절연 패턴을 제거한 후,
    상기 예비 워드 라인 패턴 사이 공간을 채우는 제1 절연 패턴을 형성할 때,
    상기 제1 희생 패턴이 제거된 영역에 에어갭이 형성되는, 반도체 장치의 제조 방법.
  9. 제7항에서,
    상기 게이트 절연 패턴을 제거할 때,
    상기 채널 패턴의 하부 및 상부에 인접한 상기 게이트 절연 패턴의 일부가 제거되며,
    상기 제1 희생 패턴 및 상기 제2 희생 패턴이 제거된 영역을 통하여 노출된 상기 채널 패턴의 하부 및 상부에 소스/드레인 영역을 형성하는,
    반도체 장치의 제조 방법.
  10. 제7항에서,
    상기 예비 워드 라인 패턴을 형성할 때,
    상기 예비 워드 라인 패턴은 상기 채널 패턴이 형성될 영역을 둘러싸도록 패터닝되는,
    반도체 장치의 제조 방법.
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