KR20230133149A - 반도체 메모리 소자 - Google Patents

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KR20230133149A
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insulating film
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김용석
류민태
류희제
유성원
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조민희
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Abstract

본 발명에 따른 반도체 메모리 소자는, 기판, 상기 기판 상에서 제1 수평 방향으로 연장되는 도전 라인, 상기 도전 라인 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되며 상면으로부터 하면까지 연장되는 채널 트렌치를 가지는 분리 절연막, 상기 도전 라인 상에 배치되는 채널 구조체, 상기 채널 트렌치 내에서 상기 제2 수평 방향으로 연장되는 게이트 전극, 상기 분리 절연막 상의 커패시터 구조체, 및 상기 채널 구조체와 상기 커패시터 구조체 사이에 개재되는 콘택 구조체를 포함하되, 상기 채널 구조체는 상기 도전 라인 상에서 상기 채널 트렌치 내에 배치되는 비정질 산화물 반도체층 및 상기 비정질 산화물 반도체층과 상기 콘택 구조체 사이에 개재되는 상부 결정질 산화물 반도체층을 포함한다.

Description

반도체 메모리 소자{Semiconductor memory device}
본 발명은 반도체 메모리 소자에 관한 것이다. 보다 구체적으로, 본 발명은 산화물 반도체를 포함하는 반도체 메모리 소자에 관한 것이다.
반도체 메모리 소자가 점점 고집적화됨에 따라, 반도체 메모리 소자의 누설 전류(leakage current) 특성 제어가 중요해지고 있다. 반도체 메모리 소자의 누설 전류를 감소시키기 위해, 산화물 반도체 물질을 포함하는 채널층이 연구되고 있다. 산화물 반도체 물질은 실리콘(Si)과 유사한 온-전류(on-current)를 가지면서도 높은 밴드갭(band gap) 에너지를 가짐으로써 뛰어난 누설 전류 특성을 갖는다.
본 발명의 기술적 과제는 전기적 특성이 향상되어 성능 및 신뢰성이 향상된 반도체 메모리 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 메모리 소자를 제공한다.
본 발명에 따른 반도체 메모리 소자는, 기판; 상기 기판 상에서 제1 수평 방향으로 연장되는 도전 라인; 상기 도전 라인 상에서, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되며 상면으로부터 하면까지 연장되는 채널 트렌치를 가지는 분리 절연막; 상기 도전 라인 상에 배치되는 채널 구조체; 상기 채널 트렌치 내에서, 상기 제2 수평 방향으로 연장되는 게이트 전극; 상기 분리 절연막 상의 커패시터 구조체; 및 상기 채널 구조체와 상기 커패시터 구조체 사이에 개재되는 콘택 구조체;를 포함하되, 상기 채널 구조체는, 상기 도전 라인 상에서 상기 채널 트렌치 내에 배치되는 비정질 산화물 반도체층, 및 상기 비정질 산화물 반도체층과 상기 콘택 구조체 사이에 개재되는 상부 결정질 산화물 반도체층을 포함한다.
본 발명에 따른 반도체 메모리 소자는, 기판; 상기 기판 상에서 제1 수평 방향으로 연장되는 도전 라인; 상기 도전 라인 상에서, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되며 상면으로부터 하면까지 연장되는 채널 트렌치를 가지는 분리 절연막; 상기 도전 라인 상에 배치되는 채널 구조체; 상기 채널 트렌치 내에서, 상기 제2 수평 방향으로 연장되는 게이트 전극; 상기 채널 트렌치 내에서, 상기 채널 구조체와 상기 게이트 전극 사이에 개재되는 게이트 유전막; 상기 분리 절연막 상의 커패시터 구조체; 및 상기 채널 구조체와 상기 커패시터 구조체 사이에 개재되는 콘택 구조체;를 포함하되, 상기 채널 구조체는, 상기 도전 라인 상에서 상기 제1 수평 방향으로 연장되는 하부 결정질 산화물 반도체층, 상기 하부 결정질 산화물 반도체층 상에서 상기 채널 트렌치 내에 배치되는 비정질 산화물 반도체층, 및 상기 비정질 산화물 반도체층과 상기 콘택 구조체 사이에 개재되는 상부 결정질 산화물 반도체층을 포함한다.
본 발명에 따른 반도체 메모리 소자는, 기판; 상기 기판 상에서 제1 수평 방향으로 연장되는 도전 라인; 상기 도전 라인 상에서, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되며 상면으로부터 하면까지 연장되는 채널 트렌치를 가지는 분리 절연막; 상기 도전 라인 상에 배치되는 채널 구조체; 상기 채널 트렌치 내에서, 상기 제1 수평 방향으로 서로 이격되어 서로 대향되고, 상기 제2 수평 방향으로 각각 연장되는 제1 게이트 전극 및 제2 게이트 전극을 포함하는 게이트 전극; 상기 채널 트렌치 내에서, 상기 채널 구조체와 상기 게이트 전극 사이에 개재되는 게이트 유전막; 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 배치되는 배리어 절연막; 상기 배리어 절연막 상에 형성되어 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이의 영역을 채우는 갭필 절연막; 상기 게이트 전극의 상면, 상기 배리어 절연막의 상면, 및 상기 갭필 절연막의 상면을 덮는 게이트 캡핑 패턴; 상기 분리 절연막 및 상기 게이트 캡핑 패턴 상의 커패시터 구조체; 및 상기 채널 구조체와 상기 커패시터 구조체 사이에 개재되는 콘택 구조체;를 포함하되, 상기 채널 구조체는, 상기 도전 라인의 상면을 덮는 하면을 가지며, 상기 제1 수평 방향으로 연장되는 하부 결정질 산화물 반도체층, 상기 하부 결정질 산화물 반도체층 상에서 상기 채널 트렌치 내에 배치되며, U자 형상의 상기 제1 수평 방향을 따르는 수직 단면을 가지는 비정질 산화물 반도체층, 및 하나의 상기 비정질 산화물 반도체층 상에 서로 이격되는 2개가 배치되며, 상기 비정질 산화물 반도체층과 상기 콘택 구조체 사이에 개재되는 상부 결정질 산화물 반도체층을 포함한다.
본 발명에 따른 반도체 메모리 소자는, 상부 결정질 산화물 반도체층 및/또는 하부 결정질 산화물 반도체층을 포함하는 채널 구조체를 포함할 수 있다. 상부 결정질 산화물 반도체층은 비정질 산화물 반도체층과 콘택 구조체 사이의 콘택 저항을 감소시킬 수 있고, 하부 결정질 산화물 반도체층은 도전 라인과 비정질 산화물 반도체층 사이의 콘택 저항을 감소시킬 수 있다.
따라서 반도체 메모리 소자의 전기적 특성이 향상되어, 반도체 메모리 소자의 성능 및 신뢰성이 향상될 수 있다.
도 1은 본 발명의 예시적인 실시 예들에 따른 반도체 메모리 소자를 설명하기 위한 레이아웃도이고, 도 2a는 도 1의 A-A'을 따라 절단한 단면도이고, 도 2b는 도 1의 B-B'을 따라서 절단한 단면도이다.
도 3a 내지 도 20b는 본 발명의 예시적인 실시 예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 21은 본 발명의 예시적인 실시 예들에 따른 반도체 메모리 소자를 설명하기 위한 단면도이다.
도 22 내지 도 26은 본 발명의 예시적인 실시 예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 27 내지 도 30 각각은 본 발명의 예시적인 실시 예들에 따른 반도체 메모리 소자를 설명하기 위한 단면도이다.
도 1은 본 발명의 예시적인 실시 예들에 따른 반도체 메모리 소자(1)를 설명하기 위한 레이아웃도이고, 도 2a는 도 1의 A-A'을 따라 절단한 단면도이고, 도 2b는 도 1의 B-B'을 따라서 절단한 단면도이다.
도 1, 도 2a, 및 도 2b를 함께 참조하면, 반도체 메모리 소자(1)는 기판(100), 층간 절연막(110), 도전 라인(120; BL), 분리 절연막(115), 채널 구조체(10), 게이트 유전막(140), 게이트 전극(150; WL), 콘택 구조체(170), 및 커패시터 구조체(190)를 포함할 수 있다.
기판(100)은 IV족 반도체 물질, III-V족 반도체 물질 또는 II-VI족 반도체 물질과 같은 반도체 물질을 포함할 수 있다. 상기 IV족 반도체 물질은 예를 들어 실리콘(Si), 게르마늄(Ge), 또는 실리콘-게르마늄(Si-Ge)을 포함할 수 있다. 상기 III-V족 반도체 물질은 예를 들어 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐 안티몬(InSb), 또는 인듐갈륨비소(InGaAs)를 포함할 수 있다. 상기 II-VI족 반도체 물질은 예를 들어 텔루르화 아연(ZnTe), 또는 황화카드뮴(CdS)을 포함할 수 있다. 기판(100)은 벌크 웨이퍼 또는 에피택시얼 층일 수 있다. 기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 이에 한정되지 않는다.
일부 실시 예에서, 기판(100) 내에는 센스 앰프와 같은 코어 회로를 구성하며 도전 라인(120)과 전기적으로 연결되는 로직 셀들이 채널 구조체(10), 게이트 전극(150), 및 커패시터 구조체(190)와 수직 방향(Z 방향)으로 오버랩되며 배치될 수 있으나, 이에 한정되지 않는다. 다른 일부 실시 예에서, 코어 회로를 구성하는 로직 셀들은 채널 구조체(10), 게이트 전극(150), 및 커패시터 구조체(190)와 수직 방향(Z 방향)으로 오버랩되지 않는 기판(100)의 부분에 배치될 수 있다.
복수의 도전 라인(120)은 기판(100) 상에 형성될 수 있다. 예를 들어, 기판(100) 상에 층간 절연막(110)이 형성될 수 있고, 복수의 도전 라인(120)은 층간 절연막(110) 상에 배치될 수 있다. 예를 들면, 층간 절연막(110)은 복수의 도전 라인(120) 각각의 하면 및 측면을 감쌀 수 있다. 복수의 도전 라인(120)은 제1 수평 방향(X 방향)에서 등간격으로 이격되며, 각각 제1 수평 방향(X 방향)과 교차하는 제2 수평 방향(Y 방향)으로 연장될 수 있다. 복수의 도전 라인(120) 각각은 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 제1 수평 방향(X 방향)과 제2 수평 방향(Y 방향)은 서로 직교할 수 있다.
충간 절연막(110)은 복수의 도전 라인(120)의 측면을 덮으며 복수의 도전 라인(120) 사이의 공간을 채우도록 형성될 수 있다. 층간 절연막(110)은 한 종류의 절연성 물질로 이루어지는 단일막일 수도 있고, 여러 종류의 절연성 물질들의 조합으로 이루어지는 다중막일 수도 있다. 예를 들면, 층간 절연막(110)은 도전 라인(120)의 하면을 덮으며 도전 라인(120)보다 낮은 수직 레벨에 위치하는 적어도 1개의 층과, 도전 라인(120)의 측면을 덮으며 도전 라인(120)의 하면보다 높은 수직 라벨에 위치하는 적어도 1개의 층으로 이루어지는 다중층으로 구성될 수 있다. 도전 라인(120)은 반도체 메모리 소자(1)의 비트 라인(BL)으로 기능할 수 있다.
도전 라인(120)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 도전 라인(120)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, WSi, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 또는, 도전 라인(120)은 2차원 반도체 물질을 포함할 수 있다. 상기 2차원 반도체 물질은 예를 들어, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다. 도전 라인(120)은 상술한 도전 물질들의 단일층 또는 다중층을 포함할 수 있다.
채널 구조체(10)는 도전 라인(120) 상에 배치될 수 있다. 채널 구조체(10)는 제1 금속 원소, 제2 금속 원소, 그리고 제1 금속 원소 및 제2 금속 원소와 다른 제3 금속 원소를 포함하는 4원계 산화물 반도체 물질을 포함할 수 있다. 채널 구조체(10)는 하부 결정질 산화물 반도체층(12), 비정질 산화물 반도체층(14) 및 상부 결정질 산화물 반도체층(16)을 포함할 수 있다. 하부 결정질 산화물 반도체층(12)은 비정질 산화물 반도체층(14)의 하면과 접할 수 있고, 상부 결정질 산화물 반도체층(16)은 비정질 산화물 반도체층(14)의 상면과 접할 수 있다.
하부 결정질 산화물 반도체층(12), 비정질 산화물 반도체층(14) 및 상부 결정질 산화물 반도체층(16) 각각은 제1 금속 원소를 포함하는 2원계 또는 3원계 산화물 반도체 물질, 서로 다른 제1 금속 원소 및 제2 금속 원소를 포함하는 3원계 산화물 반도체 물질, 또는 제1 금속 원소, 제2 금속 원소, 그리고 제1 금속 원소 및 제2 금속 원소와 다른 제3 금속 원소를 포함하는 4원계 산화물 반도체 물질을 포함할 수 있다. 하부 결정질 산화물 반도체층(12)은 결정질의 2원계 산화물 반도체 물질, 3원계 산화물 반도체 물질, 또는 4원계 산화물 반도체 물질을 포함할 수 있다. 비정질 산화물 반도체층(14)은 비정질의 2원계 산화물 반도체 물질, 3원계 산화물 반도체 물질, 또는 4원계 산화물 반도체 물질을 포함할 수 있다. 상부 결정질 산화물 반도체층(16)은 결정질의 2원계 산화물 반도체 물질, 3원계 산화물 반도체 물질, 또는 4원계 산화물 반도체 물질을 포함할 수 있다.
상기 2원계 또는 3원계 산화물 반도체 물질은 예를 들어, ZnO(zinc oxide, ZnxO), GaO(gallium oxide, GaxO), TiO(tin oxide, TixO), ZnON(zinc oxynitride, ZnxOyN), IZO(indium zinc oxide, InxZnyO), GZO(gallium zinc oxide, GaxZnyO), TZO(tin zinc oxide, SnxZnyO) 및 TGO(tin gallium oxide, SnxGayO) 중 하나일 수 있으나, 이에 한정되지 않는다. 상기 4원계 산화물 반도체 물질은 예를 들어, IGZO(indium gallium zinc oxide, InxGayZnzO), IGSO(indium gallium silicon oxide, InxGaySizO), ITZO(indium tin zinc oxide, InxSnyZnzO), ITGO(indium tin gallium oxide, InxSnyGazO), ZZTO(zirconium zinc tin oxide, ZrxZnySnzO), HIZO(hafnium indium zinc oxide, HfxInyZnzO), GZTO(gallium zinc tin oxide, GaxZnySnzO), AZTO(aluminium zinc tin oxide, AlxZnySnzO) 및 YGZO(ytterbium gallium zinc oxide, YbxGayZnzO) 중 어느 하나일 수 있으나, 이에 한정되지 않는다.
일부 실시 예에서, 하부 결정질 산화물 반도체층(12), 비정질 산화물 반도체층(14) 및 상부 결정질 산화물 반도체층(16) 각각은 4원계 산화물 반도체 물질을 포함할 수 있다. 예를 들면, 하부 결정질 산화물 반도체층(12)은 단결정성 IGZO(single crystalline IGZO), 다결정성 IGZO(polycrystalline IGZO), 스피넬 IGZO(spinel IGZO) 및 CAAC IGZO(c-axis aligned crystalline IGZO) 중 적어도 하나를 포함할 수 있다. 예를 들면, 비정질 산화물 반도체층(14)은 비정질 IGZO(amorphous IGZO)를 포함할 수 있다. 예를 들면, 상부 결정질 산화물 반도체층(16)은 단결정성 IGZO, 다결정성 IGZO, 스피넬 IGZO 및 CAAC IGZO 중 적어도 하나를 포함할 수 있다.
하부 결정질 산화물 반도체층(12)은 도전 라인(120)과 비정질 산화물 반도체층(14) 사이에 개재될 수 있다. 하부 결정질 산화물 반도체층(12)은 수직 방향(Z 방향)으로 수㎚의 두께를 가질 수 있다. 예를 들면, 하부 결정질 산화물 반도체층(12)은 수직 방향(Z 방향)으로 약 5㎚ 내지 약 9㎚의 두께를 가질 수 있다. 하부 결정질 산화물 반도체층(12)은 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 하부 결정질 산화물 반도체층(12)은 복수의 도전 라인(120)들에 대응하여 복수개일 수 있다. 복수의 하부 결정질 산화물 반도체층(12)들은 대응하는 복수의 도전 라인(120)들의 상면을 덮을 수 있다. 일부 실시 예에서, 복수의 하부 결정질 산화물 반도체층(12)들은 대응하는 복수의 도전 라인(120)들의 상면을 모두 덮을 수 있다. 서로 대응하는 복수의 하부 결정질 산화물 반도체층(12)들과 복수의 도전 라인(120)들은 수직 방향(Z 방향)으로 서로 중첩될 수 있다. 예를 들면, 서로 대응하는 복수의 하부 결정질 산화물 반도체층(12)들의 제1 수평 방향(X 방향)으로 양 측면 각각과, 복수의 도전 라인(120)들의 제1 수평 방향(X 방향)으로 양 측면 각각은 수직 방향(Z 방향)으로 정렬될 수 있다. 복수의 하부 결정질 산화물 반도체층(12)은 각각 제2 수평 방향(Y 방향)으로 연장되며, 제1 수평 방향(X 방향)에서 등간격으로 이격될 수 있다. 복수의 하부 결정질 산화물 반도체층(12)의 측면은 층간 절연막(110)에 의하여 감싸질 수 있다. 층간 절연막(110)의 상면과 복수의 하부 결정질 산화물 반도체층(12)의 상면은 동일 수직 레벨에 위치하여 공면(coplanar)을 이를 수 있다.
분리 절연막(115)은 도전 라인(120) 상에 배치될 수 있다. 예를 들어, 분리 절연막(115)은 도전 라인(120)의 상면을 덮는 하부 결정질 산화물 반도체층(12) 상에 배치될 수 있다. 일부 실시 예에서, 분리 절연막(115)의 하면, 즉 하부 분리 절연막(115A)의 하면은 하부 결정질 산화물 반도체층(12)의 상면과 접할 수 있다. 예를 들면, 하부 분리 절연막(115A)의 하면과 하부 결정질 산화물 반도체층(12)의 상면은 동일 수직 레벨에 위치할 수 있다.
분리 절연막(115)은 제1 수평 방향(X 방향)으로 길게 연장되는 채널 트렌치(115t)를 가질 수 있다. 일부 실시 예에서, 채널 트렌치(115t)의 수평 폭은 수십 ㎚ 내지 수백 ㎚일 수 있다. 예를 들면, 채널 트렌치(115t)의 수평 폭은 약 100㎚일 수 있다. 채널 트렌치(115t)는 분리 절연막(115)의 상면으로부터 하면까지 연장될 수 있다. 예를 들면, 분리 절연막(115)은 각각 제1 수평 방향(X 방향)으로 연장되며 채널 트렌치(115t)에 의해 서로 이격되는 복수개일 수 있다. 채널 트렌치(115t)는 하부 결정질 산화물 반도체층(12)의 적어도 일부의 적어도 일부를 노출시킬 수 있다. 예를 들어, 채널 트렌치(115t)의 저면에는 하부 결정질 산화물 반도체층(12)의 상면이 노출될 수 있다.
분리 절연막(115)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수(dielectric constant)가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 일부 실시 예에서, 분리 절연막(115)은 하부 분리 절연막(115A)과 상부 분리 절연막(115B)의 적층 구조를 가질 수 있다. 일부 실시 예에서, 하부 분리 절연막(115A)은 질화물로 이루어질 수 있고, 상부 분리 절연막(115B)은 산화물로 이루어질 수 있다.
비정질 산화물 반도체층(14)은 도전 라인(120) 상에서 채널 트렌치(115t) 내에 배치될 수 있다. 예를 들면, 비정질 산화물 반도체층(14)은, 도전 라인(120)의 상면을 덮는 하부 결정질 산화물 반도체층(12) 상에 배치될 수 있다. 비정질 산화물 반도체층(14)과 도전 라인(120) 사이에는 하부 결정질 산화물 반도체층(12)이 개재될 수 있다. 비정질 산화물 반도체층(14)은 수직 방향(Z 방향)으로 수십㎚의 두께를 가질 수 있고, 제2 수평 방향(Y 방향)으로 수㎚의 두께를 가질 수 있다. 예를 들면, 비정질 산화물 반도체층(14)은 제2 수평 방향(Y 방향)으로 약 5㎚ 내지 약 9㎚의 두께를 가질 수 있다.
비정질 산화물 반도체층(14)은 채널 트렌치(115t) 내에 형성될 수 있다. 예를 들어, 비정질 산화물 반도체층(14)은 채널 트렌치(115t)의 측면 및 저면을 따라 연장될 수 있다. 예를 들면, 비정질 산화물 반도체층(14)은 채널 트렌치(115t)의 측면에 위치하는 분리 절연막(115)의 부분 및 채널 트렌치(115t)의 저면에 위치하는 하부 결정질 산화물 반도체층(12)의 부분 상을 따라 연장될 수 있다. 비정질 산화물 반도체층(14)은 도전 라인(120)과 전기적으로 연결될 수 있다. 예를 들어, 채널 트렌치(115t)의 하면을 따라 연장되는 비정질 산화물 반도체층(14)의 하면은 하부 결정질 산화물 반도체층(12)의 상면과 접촉할 수 있다.
일부 실시 예에서, 도전 라인(120) 상에 서로 이격되는 복수의 비정질 산화물 반도체층(14)들이 배치될 수 있다. 복수의 비정질 산화물 반도체층(14)들은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에서 서로 이격되어 행렬(matrix) 형태로 배열될 수 있다. 예를 들면, 하나의 도전 라인(120)의 상면을 덮는 하나의 하부 결정질 산화물 반도체층(12) 상에는 복수의 비정질 산화물 반도체층(14)이 제2 수평 방향(Y 방향)을 따라서 서로 이격되어 배치될 수 있다. 복수의 비정질 산화물 반도체층(14) 각각은 U자 형상의 수직 단면을 가질 수 있다. 예를 들면, 복수의 비정질 산화물 반도체층(14) 각각은 제2 수평 방향(Y 방향)과 수직 방향(Z 방향)을 따르는 단면(Y-Z 평면)에서 U자 형상을 가질 수 있다.
본 명세서에서, 특별히 언급하지 않는 한, 수직 단면이란, 도전 라인(120) 및 하부 결정질 산화물 반도체층(12)의 연장 방향을 따르는 수직 단면, 즉, 제2 수평 방향(Y 방향)을 따르는 수직 단면(Y-Z 평면)을 의미한다.
상부 결정질 산화물 반도체층(16)은 비정질 산화물 반도체층(14) 상에 배치될 수 있다. 예를 들면 상부 결정질 산화물 반도체층(16)은 비정질 산화물 반도체층(14)의 최상면 상에 배치될 수 있다. 상부 결정질 산화물 반도체층(16)은 수직 방향(Z 방향)으로 수㎚의 두께를 가질 수 있다. 예를 들면, 상부 결정질 산화물 반도체층(16)은 수직 방향(Z 방향)으로 약 5㎚ 내지 약 9㎚의 두께를 가질 수 있다. 비정질 산화물 반도체층(14)이 U자 형상의 수직 단면을 가지는 경우, 하나의 비정질 산화물 반도체층(14) 상에는 서로 이격되는 2개의 상부 결정질 산화물 반도체층(16)이 배치될 수 있다. 예를 들면, 하나의 비정질 산화물 반도체층(14)과 2개의 상부 결정질 산화물 반도체층(16)은 함께 U자 형상의 수직 단면을 가질 수 있다.
상부 결정질 산화물 반도체층(16)의 하면과 비정질 산화물 반도체층(14)의 최상면과 서로 중첩되며 접할 수 있다. 상부 결정질 산화물 반도체층(16)은 채널 트렌치(115t)의 측면에 위치하는 하부 결정질 산화물 반도체층(12)의 부분 상에 위치할 수 있다. 예를 들면, 분리 절연막(115)의 하면으로부터 상면을 따라서, 비정질 산화물 반도체층(14) 및 상부 결정질 산화물 반도체층(16)이 채널 트렌치(115t)의 측면에 위치하는 분리 절연막(115)의 부분과 접하며 순차적으로 배치될 수 있다. 일부 실시 예에서, 상부 결정질 산화물 반도체층(16)의 상면은 분리 절연막(115)의 상면보다 낮은 수직 레벨에 위치할 수 있다. 일부 실시 예에서, 상부 결정질 산화물 반도체층(16)의 상면은 게이트 전극(150)의 상면보다 낮은 수직 레벨에 위치할 수 있다.
반도체 메모리 소자(1)는 수직 채널 트랜지스터(vertical channel transistor; VCT)를 포함하는 반도체 메모리 장치일 수 있다. 상기 수직 채널 트랜지스터는, 채널층, 예컨대, 채널 구조체(10)의 채널 길이가 기판(100)의 상면과 수직하는 수직 방향(Z 방향)으로 연장되는 구조를 지칭할 수 있다. 예를 들어, 채널 구조체(10)는 수직 방향(Z 방향)을 따라 배열되는 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함할 수 있다.
채널 구조체(10)의 하부 결정질 산화물 반도체층(12)은 도전 라인(120)과 비정질 산화물 반도체층(14) 사이의 콘택 저항을 감소시키기 위한 하부 콘택막의 기능을 할 수 있고, 채널 구조체(10)의 상부 결정질 산화물 반도체층(12)은 비정질 산화물 반도체층(14)과 콘택 구조체(170) 사이의 콘택 저항을 감소시키기 위한 상부 콘택막의 기능을 할 수 있다.
일부 실시 예에서, 비정질 산화물 반도체층(14)은 수직 방향(Z 방향)을 따라 배열되는 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함할 수 있다. 예를 들어, 비정질 산화물 반도체층(14)의 하부는 제1 소스/드레인 영역으로 기능할 수 있고, 비정질 산화물 반도체층(14)의 상부는 제2 소스/드레인 영역으로 기능할 수 있다. 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이의 비정질 산화물 반도체층(14)의 부분은 채널 영역으로 기능할 수 있다.
다른 일부 실시 예에서, 하부 결정질 산화물 반도체층(12)은 제1 소스/드레인 영역으로 기능할 수 있고, 상부 결정질 산화물 반도체층(16)은 제2 소스/드레인 영역으로 기능할 수 있고, 비정질 산화물 반도체층(14)은 전체가 채널 영역으로 기능할 수 있다.
게이트 유전막(140)은 채널 트렌치(115t) 내의 채널 구조체(10) 상에 형성될 수 있다. 게이트 유전막(140)은 채널 구조체(10)와 게이트 전극(150) 사이에 개재될 수 있다. 일부 실시 예에서, 게이트 유전막(140)의 최상단은 게이트 전극(150)의 최상단보다 높은 수직 레벨에 위치할 수 있다. 게이트 유전막(140)은 비정질 산화물 반도체층(14)과 상부 결정질 산화물 반도체층(16) 상에 배치될 수 있다. 예를 들면, U자 형상의 수직 단면을 이루는 하나의 비정질 산화물 반도체층(14)과 2개의 상부 결정질 산화물 반도체층(16)의 내측 표면을 따라서, L자 형상의 수직 단면을 가지며 서로 마주보며 이격되는 2개의 게이트 유전막(140)이 배치될 수 있다. 일부 실시 예에서 게이트 유전막(140)의 최상단은, 상부 결정질 산화물 반도체층(16)의 최상단보다 높은 수직 레벨에 위치하도록, U자 형상의 수직 단면을 이루는 가지는 하나의 비정질 산화물 반도체층(14)과 2개의 상부 결정질 산화물 반도체층(16)의 내측면을 따라서 수직 방향(Z 방향)으로 연장될 수 있다. 게이트 유전막(140)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수가 큰 고유전율(high-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 전극(150)은 채널 트렌치(115t) 내의 게이트 유전막(140) 상에 형성될 수 있다. 게이트 전극(150)은 채널 트렌치(115t) 내의 게이트 유전막(140)을 덮으며 수직 방향(Z 방향)으로 연장될 수 있다. 게이트 전극(150)은 제1 수평 방향(X 방향)으로 길게 연장될 수 있다. 게이트 전극(150)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 게이트 전극(150)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
일부 실시 예에서, 게이트 전극(150)은 하나의 채널 트렌치(115t) 내에서 서로 대향되는 제1 게이트 전극(150A) 및 제2 게이트 전극(150B)을 포함할 수 있다. 제1 게이트 전극(150A) 및 제2 게이트 전극(150B)은 제2 수평 방향(Y 방향)에서 서로 이격되어 각각 제1 수평 방향(X 방향)으로 길게 연장될 수 있다. 게이트 유전막(140)은 하나의 채널 트렌치(115t) 내에, 채널 구조체(10)와 제1 게이트 전극(150A) 사이, 및 채널 구조체(10)와 제2 게이트 전극(150B) 사이에 2개가 배치될 수 있다. 채널 구조체(10)와 제1 게이트 전극(150A) 사이에 배치되는 게이트 유전막(140)과, 채널 구조체(10)와 제2 게이트 전극(150B) 사이에 배치되는 게이트 유전막(140)은 L자 형상의 수직 단면을 가지며 서로 마주보며 이격될 수 있다. 이러한 경우에, 1개의 채널 구조체(10) 당 2개의 트랜지스터 구조가 구현될 수 있다. 예를 들어, 제1 게이트 전극(150A)은 반도체 메모리 소자(1)의 제1 워드 라인으로 기능할 수 있고, 제2 게이트 전극(150B)은 반도체 메모리 소자(1)의 제2 워드 라인으로 기능할 수 있다.
일부 실시 예에서, 제1 게이트 전극(150A)과 제2 게이트 전극(150B) 사이에 배리어 절연막(162) 및 갭필 절연막(164)이 형성될 수 있다. 제1 게이트 전극(150A)과 제2 게이트 전극(150B)은 배리어 절연막(162) 및 갭필 절연막(164)에 의해 서로 분리될 수 있다. 배리어 절연막(162)은 예를 들어, 제1 게이트 전극(150A)의 내측면, 비정질 산화물 반도체층(14)의 상면 및 제2 게이트 전극(150B)의 내측면을 따라 연장되어, U자 형상의 수직 단면을 가질 수 있다. 갭필 절연막(164)은 배리어 절연막(162)의 U자 형상의 수직 단면의 내부를 채우도록 배리어 절연막(162) 상에 형성되어, 제1 게이트 전극(150A)과 제2 게이트 전극(150B) 사이의 영역을 채울 수 있다.
배리어 절연막(162) 및 갭필 절연막(164)은, 게이트 전극(150)을 하나의 채널 트렌치(115t) 내에서 서로 대향되는 제1 게이트 전극(150A) 및 제2 게이트 전극(150B)으로 분리하되, 비정질 산화물 반도체층(14)을 분리하지 않을 수 있다. 배리어 절연막(162)은 비정질 산화물 반도체층(14)과 접하되 하부 결정질 산화물 반도체층(12)과 접하지 않을 수 있다. 예를 들어, 배리어 절연막(162)의 최하면은 비정질 산화물 반도체층(14)의 최하면보다 높게 형성될 수 있다.
배리어 절연막(162) 및 갭필 절연막(164)은 각각 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들면, 배리어 절연막(162)은 실리콘 질화물을 포함할 수 있고, 갭필 절연막(164)은 실리콘 산화물을 포함할 수 있다.
게이트 전극(150) 상에는 게이트 캡핑 패턴(166)이 형성될 수 있다. 게이트 캡핑 패턴(166)은 예를 들어, 게이트 전극(150)의 상면, 배리어 절연막(162)의 상면 및 갭필 절연막(164)의 상면을 덮을 수 있다. 게이트 캡핑 패턴(166)은 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다. 일부 실시 예에서, 게이트 유전막(140)은, 게이트 전극(150)의 측면 및 게이트 캡핑 패턴(166)의 측면을 덮도록, 수직 방향(Z 방향)으로 기판(100)에 대하여 더 멀리 연장될 수 있다. 일부 실시 예에서, 게이트 유전막(140)의 상면과 게이트 캡핑 패턴(166)의 상면은 동일 수직 레벨에 위치하여 공면을 이를 수 있다.
콘택 구조체(170)는 채널 구조체(10) 상에 형성될 수 있다. 예를 들어, 콘택 구조체(170)는 상부 결정질 산화물 반도체층(16)의 상면과 접속될 수 있다. 콘택 구조체(170)는 분리 절연막(115) 및 게이트 캡핑 패턴(166) 상으로부터 분리 절연막(115)과 게이트 유전막(140) 사이로 연장될 수 있다. 일부 실시 예에서, 콘택 구조체(170)의 최하단은, 게이트 전극(150)의 하면보다 낮은 수직 레벨에 위치할 수 있다. 콘택 구조체(170)는 채널 구조체(10)와 커패시터 구조체(190)를 연결할 수 있다. 콘택 구조체(170)는 도전성 물질, 예를 들어, 금속, 도전성 금속 질화물, 도전성 금속 탄질화물, 도전성 금속 탄화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산질화물 및 도전성 금속 산화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
콘택 구조체(170)는 절연 구조체(175)에 의하여 분리되는 복수개일 수 있다. 절연 구조체(175)는 분리 절연막(115) 및 게이트 캡핑 패턴(166) 상을 덮으며, 저면에 채널 구조체(10)가 노출되는 복수의 리세스부를 가지며, 복수의 콘택 구조체(170)는 상기 복수의 리세스부를 채울 수 있다. 절연 구조체(175)는 질화물로 이루어질 수 있다. 도 2a 및 도 2c에는 절연 구조체(175)의 상면과 복수의 콘택 구조체(170)의 상면이 동일 레벨에 위치하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 절연 구조체(175)의 상면은 복수의 콘택 구조체(170)의 상면보다 높은 레벨에 위치할 수 있다.
도 2a 및 도 2b에는 절연 구조체(175)의 하면이, 분리 절연막(115)의 상면 및 게이트 캡핑 패턴(166)의 상면과 동일한 수직 레벨에 위치하는 것으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 절연 구조체(175)의 하면이 분리 절연막(115)의 상면 및 게이트 캡핑 패턴(166)의 상면보다 낮은 수직 레벨에 위치하도록, 절연 구조체(175)는 분리 절연막(115) 및 게이트 캡핑 패턴(166) 내로 연장될 수 있다.
일부 실시 예에서, 제2 수평 방향(Y 방향)을 따라서, 1개의 비정질 산화물 반도체층(14) 당 2개의 콘택 구조체(170)가 형성될 수 있다. 예를 들어, 제1 게이트 전극(150A)에 인접하는 채널 구조체(10)의 상면은 하나의 콘택 구조체(170)와 접속될 수 있고, 제2 게이트 전극(150B)에 인접하는 채널 구조체(10)의 상면은 다른 하나의 콘택 구조체(170)와 접속될 수 있다.
콘택 구조체(170)는 분리 절연막(115)의 상면 및 게이트 캡핑 패턴(166)을 상면을 덮으며, 분리 절연막(115)과 게이트 유전막(140) 사이를 따라서 기판(100)을 향하여 연장될 수 있다.
복수의 콘택 구조체(170) 및 절연 구조체(175) 상에는 지지 절연막(180)이 배치될 수 있다. 지지 절연막(180)은 복수의 콘택 구조체(170) 및 절연 구조체(175)를 덮으며, 저면에 복수의 콘택 구조체(170)가 노출되는 복수의 홀을 가질 수 있다. 지지 절연막(180)은 예를 들면, 실리콘 질화막 또는 SiBN(Silicon Boron Nitride)으로 이루어질 수 있다.
복수의 커패시터 구조체(190)는 복수의 콘택 구조체(170) 상에 형성될 수 있다. 복수의 커패시터 구조체(190)는 대응되는 복수의 콘택 구조체(170)의 상면과 접속될 수 있다. 커패시터 구조체(190)는 도전 라인(120) 및 게이트 전극(150)에 의해 제어되어 데이터를 저장할 수 있다.
복수의 커패시터 구조체(190)는 복수의 하부 전극(192), 커패시터 유전막(194) 및 상부 전극(196)을 포함할 수 있다. 복수의 커패시터 구조체(190) 각각은 하부 전극(192) 및 상부 전극(196) 사이에 발생된 전위차를 이용하여 커패시터 유전막(194) 내에 전하를 저장할 수 있다.
복수의 하부 전극(192)은 복수의 콘택 구조체(170)와 접속될 수 있다. 예를 들어, 복수의 하부 전극(192)은 지지 절연막(180)이 가지는 상기 복수의 홀의 저면에 노출되는 콘택 구조체(170)의 상면과 접속될 수 있다. 도 2a에서, 하부 전극(192)은 콘택 구조체(170)의 상면으로부터 수직 방향(Z 방향)으로 연장되는 필라(pillar) 형태인 것만이 도시되었으나, 이는 예시적인 것이다. 다른 일부 실시 예에서, 하부 전극(192)은 콘택 구조체(170)의 상면으로부터 수직 방향(Z 방향)으로 연장되는 실린더(cylinder) 형태일 수도 있다. 일부 실시 예에서, 복수의 하부 전극(192)들은 매트릭스(matrix) 형태로 배열될 수 있다. 다른 일부 실시 예에서, 복수의 하부 전극(192)들은 벌집(honeycomb) 형태로 배열될 수 있다. 하부 전극(192)은 불순물이 도핑된 실리콘, 텅스텐 또는 구리와 같은 금속, 또는 티탄 질화물과 같은 도전성 금속 화합물을 포함할 수 있다.
커패시터 유전막(194)은 복수의 하부 전극(192) 상에 형성될 수 있다. 일부 실시 예에서, 커패시터 유전막(194)은 복수의 하부 전극(192)들의 측면 및 상면, 지지 절연막(180)의 상면의 프로파일을 따라 컨포멀하게 연장될 수 있다. 커패시터 유전막(194)은 예를 들면, TaO, TaAlO, TaON, AlO, AlSiO, HfO, HfSiO, ZrO, ZrSiO, TiO, TiAlO, BST((Ba,Sr)TiO), STO(SrTiO), BTO(BaTiO), PZT(Pb(Zr,Ti)O), (Pb,La)(Zr,Ti)O, Ba(Zr,Ti)O, Sr(Zr,Ti)O, 또는 이들의 조합으로 이루어질 수 있다.
상부 전극(196)은 커패시터 유전막(194) 상에 형성될 수 있다. 상부 전극(196)은 금속 물질을 포함할 수 있다. 예를 들면, 상부 전극(196)은 W, Ru, RuO, Pt, PtO, Ir, IrO, SRO(SrRuO), BSRO((Ba,Sr)RuO), CRO(CaRuO), BaRuO, La(Sr,Co)O, 또는 이들의 조합을 포함할 수 있다. 일부 실시 예에서, 상부 전극(196)은 금속 물질 외에, 도핑된 반도체 물질층, 및 계면층 중 적어도 하나를 더 포함하여, 이들의 적층 구조를 가질 수 있다. 상기 도핑된 반도체 물질층은 예를 들면, 도핑된 폴리실리콘 및 도핑된 폴리 SiGe(polycrystalline silicon germanium) 중 적어도 하나를 포함할 수 있다. 상기 메인 전극층은 금속 물질로 이루어질 수 있다. 상기 계면층은 예를 들면, 금속 산화물, 금속 질화물, 금속 탄화물, 및 금속 실리사이드 중 적어도 하나를 포함할 수 있다. 도 2a에서, 상부 전극(196)은 인접하는 하부 전극(192)들 사이의 영역을 채우는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 상부 전극(196)은 커패시터 유전막(194)의 프로파일을 따라 컨포멀하게 연장될 수도 있다.
본 발명에 따른 반도체 메모리 소자(1)는, 하부 결정질 산화물 반도체층(12) 및 상부 결정질 산화물 반도체층(16)을 포함하는 채널 구조체(10)를 포함할 수 있다. 하부 결정질 산화물 반도체층(12)은 도전 라인(120)과 비정질 산화물 반도체층(14) 사이의 콘택 저항을 감소시킬 수 있고, 상부 결정질 산화물 반도체층(12)은 비정질 산화물 반도체층(14)과 콘택 구조체(170) 사이의 콘택 저항을 감소시킬 수 있다.
따라서 반도체 메모리 소자(1)의 전기적 특성이 향상되어, 반도체 메모리 소자(1)의 성능 및 신뢰성이 향상될 수 있다.
도 3a 내지 도 20b는 본 발명의 예시적인 실시 예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로 도 3a 내지 도 20b는 도 1 내지 도 2b에 보인 반도체 메모리 소자(1)의 제조 방법을 설명하기 위한 단면도들로, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16, 도 17, 도 18a, 도 19a, 및 도 20a는 도 1의 A-A'에 대응하는 부분을 따라 절단한 단면도들이고, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 18b, 도 19b, 및 도 20b는 도 1의 B-B'에 대응하는 부분을 따라 절단한 단면도들이다.
도 3a 및 도 3b를 함께 참조하면, 기판(100) 상에 도전 물질층(120P)을 형성한다. 도전 물질층(120P)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함하도록 형성될 수 있다.
도전 물질층(120P)을 형성하기 전에, 기판(100)의 상면을 덮는 제1 층간 절연층(110A)을 형성할 수 있다. 도전 물질층(120P)은 제1 층간 절연층(110A)의 상면을 덮도록 형성될 수 있다.
도 4a 및 도 4b를 함께 참조하면, 도전 물질층(120P)의 상면을 덮는 예비 하부 결정질 산화물 반도체층(12P)을 형성한다. 예비 하부 결정질 산화물 반도체층(12P)은 결정질의 4원계 산화물 반도체 물질을 포함하도록 형성될 수 있다.
도 4a, 도 4b, 도 5a 및 도 5b를 함께 참조하면, 도전 물질층(120P) 및 예비 하부 결정질 산화물 반도체층(12P)을 함께 패터닝하여, 복수의 도전 라인(120) 및 복수의 하부 결정질 산화물 반도체층(12)을 형성한다. 복수의 도전 라인(120) 및 복수의 하부 결정질 산화물 반도체층(12)은 제2 수평 방향(Y 방향)으로 연장되며, 제1 수평 방향(X 방향)에서 등간격으로 이격되도록 형성될 수 있다.
복수의 도전 라인(120) 및 복수의 하부 결정질 산화물 반도체층(12)을 형성한 후, 복수의 도전 라인(120) 및 복수의 하부 결정질 산화물 반도체층(12)의 측면을 감싸는 제2 층간 절연층(110B)을 형성한다. 제1 층간 절연층(110A)과 제2 층간 절연층(110B)의 적층 구조를 층간 절연층(110)이라 호칭할 수 있다. 제2 충간 절연층(110B)은, 복수의 하부 결정질 산화물 반도체층(12)의 상면과 동일 수직 레벨에 위치하도록 형성될 수 있다.
도 6a 및 도 6b를 함께 참조하면, 복수의 하부 결정질 산화물 반도체층(12) 및 층간 절연층(110) 상에 예비 분리 절연막(115P)을 형성한다. 예비 분리 절연막(115P)은 예비 하부 분리 절연막(115AP)과 예비 상부 분리 절연막(115BP)의 적층 구조를 가지도록 형성할 수 있다. 일부 실시 예에서, 예비 하부 분리 절연막(115AP)은 질화물로 이루어지도록 형성할 수 있고, 예비 상부 분리 절연막(115BP)은 산화물로 이루어지도록 형성할 수 있다.
도 6a, 도 6b, 도 7a, 및 도 7b를 함께 참조하면, 예비 분리 절연막(115P)을 패터닝하여, 복수의 분리 절연막(115)을 형성한다. 복수의 분리 절연막(115) 각각은 하부 분리 절연막(115A)과 상부 분리 절연막(115B)의 적층 구조를 가질 수 있다. 복수의 분리막(115)은 제1 수평 방향(X 방향)으로 연장되며, 제2 수평 방향(Y 방향)에서 등간격으로 이격되도록 형성될 수 있다. 복수의 분리 절연막(115) 사이에는 제1 수평 방향(X 방향)으로 길게 연장되는 채널 트렌치(115t)가 형성될 수 있다.
도 8a 및 도 8b를 함께 참조하면, 도 7a 및 도 7b의 결과물의 표면을 덮는 예비 비정질 산화물 반도체층(14P)을 형성한다. 예비 비정질 산화물 반도체층(14P)은 복수의 분리 절연막(115)의 상면과 측면, 그리고 채널 트렌치(115t)의 저면에 위치하는 복수의 하부 결정질 산화물 반도체층(12)의 상면과 층간 절연층(110)의 상면을 컨포멀(conformal)하게 덮도록 형성될 수 있다.
도 9a 및 도 9b를 참조하면, 예비 비정질 산화물 반도체층(14P)을 덮으며 채널 트렌치(115t)의 일부분을 채우는 복수의 제1 몰드층(MD1)을 형성한다. 복수의 제1 몰드층(MD1)은 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 복수의 제1 몰드층(MD1)은 예비 비정질 산화물 반도체층(14P)을 덮으며 채널 트렌치(115t)를 채우는 예비 몰드층을 형성한 후, 상기 예비 몰드층을 패터닝하여 형성할 수 있다.
도 9a, 도 9b, 도 10a, 및 도 10b를 함께 참조하면, 복수의 제1 몰드층(MD1)을 식각 마스크로 사용하여 예비 비정질 산화물 반도체층(14P)의 일부분을 제거하여 층간 절연층(110)의 상면의 일부분들을 노출시킨다.
도 11a 및 도 11b를 함께 참조하면, 복수의 제1 몰드층(MD1) 사이의 공간을 채우며, 복수의 제1 몰드층(MD1)의 상면을 덮는 제2 몰드층(MD2)을 형성한다. 복수의 제1 몰드층(MD1)과 제2 몰드층(MD2)의 적층 구조를 몰드 구조체(MDS)라 호칭할 수 있다.
도 11a, 도 11b, 도 12a, 및 도 12b를 함께 참조하면, 몰드 구조체(MDS)의 상측 일부분, 및 복수의 분리 절연막(115)의 상면을 덮는 예비 비정질 산화물 반도체층(14P)의 부분을 제거하여, 복수의 비정질 산화물 반도체층(14)을 형성한다. 복수의 비정질 산화물 반도체층(14) 각각은 채널 트렌치(115t)의 내측면 및 저면을 덮으며 U자 형상의 수직 단면을 가지도록 형성될 수 있다.
도 12a, 도 12b, 도 13a, 및 도 13b를 함께 참조하면, 몰드 구조체(MDS)를 제거한 후, 복수의 분리 절연막(115)의 상면, 복수의 비정질 산화물 반도체층(14)의 상면 및 측면을 컨포멀하게 덮는 예비 게이트 유전막(140P), 및 예비 게이트 전극(150P)을 순차적으로 형성한다. 예비 게이트 유전막(140P), 및 예비 게이트 전극(150P)은 채널 트렌치(115t)의 일부분만을 채우도록 형성될 수 있다.
도 13a, 도 13b, 도 14a 및 도 14b를 함께 참조하면, 복수의 분리 절연막(115)의 상면 및 복수의 비정질 산화물 반도체층(14)의 상면을 덮는 예비 게이트 유전막(140P), 및 예비 게이트 전극(150P)의 부분을 제거한 후, 복수의 분리 절연막(115)의 측면의 상측 일부분을 덮는 예비 게이트 전극(150P)의 부분 및 채널 트렌치(115t)의 저면을 덮는 예비 게이트 전극(150)의 부분을 제거하여, 게이트 유전막(140) 및 게이트 전극(150P)을 형성한다.
예를 들면, 채널 트렌치(115t)를 채우고, 예비 게이트 전극(150P)을 덮는 제3 몰드층을 형성한 후, 상기 제3 몰드층의 상측 일부분 및 복수의 분리 절연막(115)의 상면 및 복수의 비정질 산화물 반도체층(14)의 상면을 덮는 예비 게이트 유전막(140P), 및 예비 게이트 전극(150P)의 부분을 제거한다. 이후, 상기 제3 몰드층을 제거한 후, 잔류하는 예비 게이트 전극(150P)에 대하여 이방성 식각을 수행하여, 게이트 유전막(140) 및 게이트 전극(150)을 형성할 수 있다.
게이트 유전막(140)은 채널 트렌치(115t) 내에서 비정질 산화물 반도체층(14)의 측면을 덮으며 수직 방향(Z 방향)으로 연장되도록 형성할 수 있고, 게이트 전극(150)은 채널 트렌치(115t) 내에서 게이트 유전막(140)을 덮으며 수직 방향(Z 방향)으로 연장되도록 형성할 수 있다.
일부 실시 예에서, 게이트 전극(150)은 하나의 채널 트렌치(115t) 내에서 서로 대향되는 제1 게이트 전극(150A) 및 제2 게이트 전극(150B)을 포함하도록 형성할 수 있다. 제1 게이트 전극(150A) 및 제2 게이트 전극(150B)은 제2 수평 방향(Y 방향)에서 서로 이격되어 각각 제1 수평 방향(X 방향)으로 길게 연장될 수 있다.
도 15a 및 도 15b를 함께 참조하면, 채널 트렌치(115t) 내에서 게이트 전극(150) 및 비정질 산화물 반도체층(14) 상을 컨포멀하게 덮는 배리어 절연막(162), 채널 트렌치(115t) 내에서 배리어 절연막(162)에 의하여 한정되는 공간을 채우도록 배리어 절연막(162)을 덮는 갭필 절연막(164), 및 게이트 전극(150)의 상면, 배리어 절연막(162)의 상면 및 갭필 절연막(164)의 상면을 덮는 게이트 캡핑 패턴(166)을 순차적으로 형성한다.
도 15a, 도 15b, 및 도 16을 함께 참조하면, 비정질 산화물 반도체층(14)의 상측 일부분을 제거한다. 비정질 산화물 반도체층(14)의 상측 일부분을 제거하여, 비정질 산화물 반도체층(14)의 최상단은 게이트 전극(150)의 최상단보다 낮은 수직 레벨에 위치할 수 있다.
도 17을 참조하면, 비정질 산화물 반도체층(14)의 상면 상에 상부 결정질 산화물 반도체층(16)을 형성한다. 하부 결정질 산화물 반도체층(12), 비정질 산화물 반도체층(14) 및 상부 결정질 산화물 반도체층(16)은 채널 구조체(10)를 구성할 수 있다. 상부 결정질 산화물 반도체층(16)은 도 16에서 설명한 비정질 산화물 반도체층(14)의 상측 일부분이 제거된 공간, 즉, 분리 절연막(115)과 게이트 유전막(140) 사이에 한정되는 공간의 하측 일부분을 채우도록 형성될 수 있다.
일부 실시 예에서, 상부 결정질 산화물 반도체층(16)은 분리 절연막(115)의 상면보다 낮은 수직 레벨에 위치하는 상면을 가지도록 형성할 수 있다. 일부 실시 예에서, 상부 결정질 산화물 반도체층(16)은 게이트 전극(150)의 상면보다 낮은 수직 레벨에 위치하는 상면을 가지도록 형성할 수 있다.
도 17, 도 18a, 및 도 18b를 함께 참조하면, 상부 결정질 산화물 반도체층(16), 분리 절연막(115), 및 게이트 캡핑 패턴(166)을 덮는 콘택 물질층(170P)을 형성한다. 콘택 물질층(170P)은 분리 절연막(115)과 게이트 유전막(140) 사이에 한정되는 공간을 모두 채우고, 분리 절연막(115)의 상면, 및 게이트 캡핑 패턴(166)의 상면을 덮도록 형성할 수 있다.
도 18a, 도 18b, 도 19a, 및 도 19b를 함께 참조하면, 콘택 물질층(170P)의 일부분을 제거하여 복수의 콘택 구조체(170)를 형성한 후, 콘택 물질층(170P)의 일부분이 제거된 공간, 즉 복수의 콘택 구조체(170) 사이의 공간을 채우는 절연 구조체(175)를 형성한다. 도 19a 및 도 19b에는 절연 구조체(175)의 하면이, 분리 절연막(115)의 상면 및 게이트 캡핑 패턴(166)의 상면과 동일한 수직 레벨에 위치하는 것으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 절연 구조체(175)의 하면이 분리 절연막(115)의 상면 및 게이트 캡핑 패턴(166)의 상면보다 낮은 수직 레벨에 위치하도록, 절연 구조체(175)는 분리 절연막(115) 및 게이트 캡핑 패턴(166) 내로 연장되도록 형성될 수 있다.
도 20a 및 도 20b를 함께 참조하면, 복수의 콘택 구조체(170) 및 절연 구조체(175) 상에 지지 절연막(180)을 형성한다. 지지 절연막(180)은 복수의 콘택 구조체(170)가 노출되는 저면을 가지는 복수의 홀을 가질 수 있다.
복수의 콘택 구조체(170) 상에 복수의 하부 전극(192)을 형성한다. 복수의 하부 전극(192)은, 지지 절연막(180)이 가지는 상기 복수의 홀의 저면에 노출되는 콘택 구조체(170)의 상면으로부터 수직 방향(Z 방향)으로 연장되도록 형성할 수 있다.
도 20a에서, 하부 전극(192)은 콘택 구조체(170)의 상면으로부터 수직 방향(Z 방향)으로 연장되는 필라 형태를 가지도록 형성된 것으로 도시되었으나, 이는 예시적인 것이다. 다른 일부 실시 예에서, 하부 전극(192)은 콘택 구조체(170)의 상면으로부터 수직 방향(Z 방향)으로 연장되는 실린더 형태를 가지도록 형성될 수 있다.
이후, 도 2a 및 도 2b에 보인 것과 같이 복수의 하부 전극(192) 상이 커패시터 유전막(194) 및 상부 전극(194)을 순차적으로 형성하여, 복수의 커패시터 구조체(190)를 포함하는 반도체 메모리 소자(1)를 형성할 수 있다. 커패시터 유전막(194)은 복수의 하부 전극(192)들의 측면 및 상면, 지지 절연막(180)의 상면의 프로파일을 따라 컨포멀하게 연장되도록 형성할 수 있다. 상부 전극(196)은 커패시터 유전막(194)을 덮도록 형성될 수 있다.
도 21은 본 발명의 예시적인 실시 예들에 따른 반도체 메모리 소자(2)를 설명하기 위한 단면도이다.
도 21을 참조하면, 반도체 메모리 소자(2)는 기판(100), 층간 절연막(110), 도전 라인(120), 분리 절연막(115L), 채널 구조체(10), 게이트 유전막(140), 게이트 전극(150), 콘택 구조체(170a), 및 커패시터 구조체(190)를 포함할 수 있다. 반도체 메모리 소자(2)가 포함하는 기판(100), 층간 절연막(110), 도전 라인(120), 채널 구조체(10), 게이트 유전막(140), 게이트 전극(150), 및 커패시터 구조체(190)는, 도 1, 도 2a 및 도 2b에서 설명한 기판(100), 층간 절연막(110), 도전 라인(120), 채널 구조체(10), 게이트 유전막(140), 게이트 전극(150), 및 커패시터 구조체(190)와 실질적으로 동일한 바, 도 1, 도 2a, 및 도 2b와 중복되는 내용은 생략할 수 있다.
분리 절연막(115L)은 하부 분리 절연막(115A)과 상부 분리 절연막(115Ba)의 적층 구조를 가질 수 있다. 일부 실시 예에서, 하부 분리 절연막(115A)은 질화물로 이루어질 수 있고, 상부 분리 절연막(115Ba)은 산화물로 이루어질 수 있다.
분리 절연막(115L)의 상면, 즉 상부 분리 절연막(115Ba)의 상면은 게이트 전극(150)의 최상단보다 낮은 수직 레벨에 위치할 수 있다. 일부 실시 예에서, 분리 절연막(115L)의 상면, 즉 상부 분리 절연막(115Ba)의 상면은 비정질 산화물 반도체층(14)의 최상단과 동일한 수직 레벨에 위치할 수 있으나, 이에 한정되지 않는다. 다른 일부 실시 예에서, 일부 실시 예에서, 분리 절연막(115L)의 상면, 즉 상부 분리 절연막(115Ba)의 상면은 상부 결정질 산화물 반도체층(16)의 최상단과 동일한 수직 레벨에 위치할 수 있다.
콘택 구조체(170a)는 채널 구조체(10) 상에 형성될 수 있다. 일부 실시 예에서, 콘택 구조체(170a)는 상부 결정질 산화물 반도체층(16)의 상면 및 측면과 접속될 수 있다. 다른 일부 실시 예에서, 콘택 구조체(170a)는 상부 결정질 산화물 반도체층(16)의 상면과 접속될 수 있다. 콘택 구조체(170a)는 채널 구조체(10)와 커패시터 구조체(190)를 연결할 수 있다. 콘택 구조체(170a)는 도전성 물질, 예를 들어, 금속, 도전성 금속 질화물, 도전성 금속 탄질화물, 도전성 금속 탄화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산질화물 및 도전성 금속 산화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
콘택 구조체(170a)는 절연 구조체(175a)에 의하여 분리되는 복수개일 수 있다. 절연 구조체(175a)는 분리 절연막(115L) 및 게이트 캡핑 패턴(166) 상을 덮으며, 저면에 채널 구조체(10)가 노출되는 복수의 리세스부를 가지며, 복수의 콘택 구조체(170)는 상기 복수의 리세스부를 채울 수 있다. 절연 구조체(175a)는 질화물로 이루어질 수 있다. 도 21에는 절연 구조체(175a)의 상면과 복수의 콘택 구조체(170a)의 상면이 동일 레벨에 위치하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 절연 구조체(175a)의 상면은 복수의 콘택 구조체(170a)의 상면보다 높은 레벨에 위치할 수 있다.
도 21에는 절연 구조체(175a)의 하면이, 분리 절연막(115L)의 상면과 동일한 수직 레벨에 위치하는 것으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 절연 구조체(175a)의 하면이 분리 절연막(115L)의 상면보다 낮은 수직 레벨에 위치하도록, 절연 구조체(175a)는 분리 절연막(115L) 내로 연장될 수 있다. 일부 실시 예에서, 절연 구조체(175a)는 게이트 캡핑 패턴(166)을 관통하여, 갭필 절연막(164) 내로 연장될 수 있다. 예를 들면, 절연 구조체(175a)의 하면은 게이트 캡핑 패턴(166)의 하면보다 낮은 수직 레벨에 위치할 수 있다.
도 22 내지 도 26은 본 발명의 예시적인 실시 예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로 도 22 내지 도 26은 도 21에 보인 반도체 메모리 소자(2)의 제조 방법을 설명하기 위한 단면도들로, 도 1의 A-A'에 대응하는 부분을 따라 절단한 단면도들이다.
도 22를 참조하면, 도 15a 및 도 15b에 보인 복수의 분리 절연막(115)의 상측 일부분, 즉 상부 분리 절연막(115B)의 상측 일부분을 제거하여 분리 절연막(115L)을 형성한 후, 복수의 비정질 산화물 반도체층(14)의 상측 일부분을 제거한다. 분리 절연막(115L)은, 게이트 전극(150)의 최상단보다 낮은 수직 레벨에 위치하는 상면을 가지도록 형성할 수 있다.
일부 실시 예에서, 비정질 산화물 반도체층(14)의 상측 일부분을 제거하여, 비정질 산화물 반도체층(14)의 최상단이 분리 절연막(115L)의 상면과 동일한 수직 레벨에 위치하도록 할 수 있으나, 이에 한정되지 않는다. 다른 일부 실시 예에서, 일부 실시 예에서, 비정질 산화물 반도체층(14)의 상측 일부분을 제거하여, 비정질 산화물 반도체층(14)의 최상단이 분리 절연막(115L)의 상면보다 낮은 수직 레벨에 위치하도록 할 수 있다.
도 23을 참조하면, 비정질 산화물 반도체층(14)의 상면 상에 상부 결정질 산화물 반도체층(16)을 형성한다. 하부 결정질 산화물 반도체층(12), 비정질 산화물 반도체층(14) 및 상부 결정질 산화물 반도체층(16)은 채널 구조체(10)를 구성할 수 있다.
도 24를 참조하면, 상부 결정질 산화물 반도체층(16), 분리 절연막(115), 및 게이트 캡핑 패턴(166)을 덮는 콘택 물질층(170Pa)을 형성한다. 콘택 물질층(170Pa)은 인접하는 2개의 게이트 유전막(140) 사이에 한정되는 공간을 모두 채우고, 게이트 캡핑 패턴(166)의 상면을 덮도록 형성할 수 있다.
도 24 및 도 25를 함께 참조하면, 콘택 물질층(170Pa)의 일부분을 제거하여 복수의 콘택 구조체(170a)를 형성한 후, 콘택 물질층(170Pa)의 일부분이 제거된 공간, 즉 복수의 콘택 구조체(170a) 사이의 공간을 채우는 절연 구조체(175a)를 형성한다.
도 26을 참조하면, 복수의 콘택 구조체(170a) 및 절연 구조체(175a) 상에 지지 절연막(180)을 형성한다. 지지 절연막(180)은 복수의 콘택 구조체(170a)가 노출되는 저면을 가지는 복수의 홀을 가질 수 있다.
복수의 콘택 구조체(170a) 상에 복수의 하부 전극(192)을 형성한다. 복수의 하부 전극(192)은, 지지 절연막(180)이 가지는 상기 복수의 홀의 저면에 노출되는 콘택 구조체(170a)의 상면으로부터 수직 방향(Z 방향)으로 연장되도록 형성할 수 있다.
이후, 도 21에 보인 것과 같이 복수의 하부 전극(192) 상이 커패시터 유전막(194) 및 상부 전극(194)을 순차적으로 형성하여, 복수의 커패시터 구조체(190)를 포함하는 반도체 메모리 소자(2)를 형성할 수 있다.
도 27 내지 도 30은 본 발명의 예시적인 실시 예들에 따른 반도체 메모리 소자(3, 4, 5, 6)를 설명하기 위한 단면도들이다. 구체적으로 도 27 내지 도 30 각각은 도 1의 A-A'에 대응하는 부분을 따라 절단한 단면도이다.
도 27을 참조하면, 반도체 메모리 소자(3)는 기판(100), 층간 절연막(110), 도전 라인(120), 분리 절연막(115), 채널 구조체(10), 게이트 유전막(140), 게이트 전극(150), 콘택 구조체(170), 및 커패시터 구조체(190)를 포함할 수 있다. 반도체 메모리 소자(3)가 포함하는 기판(100), 층간 절연막(110), 도전 라인(120), 분리 절연막(115), 채널 구조체(10), 게이트 유전막(140), 게이트 전극(150), 콘택 구조체(170), 및 커패시터 구조체(190)는, 도 1, 도 2a 및 도 2b에서 설명한 기판(100), 층간 절연막(110), 도전 라인(120), 채널 구조체(10), 게이트 유전막(140), 게이트 전극(150), 및 커패시터 구조체(190)와 대체로 유사한 바, 도 1, 도 2a, 및 도 2b와 중복되는 내용은 생략할 수 있다.
도 2a, 및 도 2b에 보인 반도체 메모리 소자(1)가 포함하는 배리어 절연막(162) 및 갭필 절연막(164) 대신에, 반도체 메모리 소자(3)는 배리어 절연막(162a) 및 갭필 절연막(164a)을 포함할 수 있다. 배리어 절연막(162a) 및 갭필 절연막(164a)은 제1 게이트 전극(150A)과 제2 게이트 전극(150B) 사이에 개재될 수 있다. 제1 게이트 전극(150A)과 제2 게이트 전극(150B)은 배리어 절연막(162a) 및 갭필 절연막(164a)에 의해 서로 분리될 수 있다. 일부 실시 예에서, 배리어 절연막(162a)은 U자 형상의 수직 단면을 가질 수 있고, 갭필 절연막(164a)은 배리어 절연막(162a)의 U자 형상의 수직 단면의 내부를 채우도록 배리어 절연막(162a) 상에 형성되어, 제1 게이트 전극(150A)과 제2 게이트 전극(150B) 사이의 영역을 채울 수 있다. 예를 들면, 배리어 절연막(162a)은 실리콘 질화물을 포함할 수 있고, 갭필 절연막(164a)은 실리콘 산화물을 포함할 수 있다.
반도체 메모리 소자(3)에서, 비정질 산화물 반도체층(14)은, 배리어 절연막(162a) 및 갭필 절연막(164a)에 의해 서로 분리되며, 서로 대향되는 제1 채널부 및 제2 채널부를 포함한다. 상기 제1 채널부 및 제2 채널부는 L자 형상의 수직 단면을 가질 수 있다. 비정질 산화물 반도체층(14)은 배리어 절연막(162a) 및 갭필 절연막(164a)에 의해 절단되어 상기 제1 채널부와 상기 제2 채널부를 형성할 수 있다. 배리어 절연막(162a)은 하부 결정질 산화물 반도체층(12)과 접할 수 있다. 예를 들어, 배리어 절연막(162a)의 최하면은 비정질 산화물 반도체층(14)의 최하면과 같거나 그보다 낮게 형성될 수 있다.
게이트 전극(150) 상에 게이트 캡핑 패턴(166)이 형성될 수 있다. 게이트 캡핑 패턴(166)은 예를 들어, 게이트 전극(150)의 상면, 배리어 절연막(162a)의 상면 및 갭필 절연막(164a)의 상면을 덮을 수 있다.
도 28을 참조하면, 반도체 메모리 소자(4)는 기판(100), 층간 절연막(110), 도전 라인(120), 분리 절연막(115), 채널 구조체(10a), 게이트 유전막(140), 게이트 전극(150), 콘택 구조체(170), 및 커패시터 구조체(190)를 포함할 수 있다. 반도체 메모리 소자(3)가 포함하는 기판(100), 층간 절연막(110), 도전 라인(120), 분리 절연막(115), 게이트 유전막(140), 게이트 전극(150), 콘택 구조체(170), 및 커패시터 구조체(190)는, 도 1, 도 2a 및 도 2b에서 설명한 기판(100), 층간 절연막(110), 도전 라인(120), 게이트 유전막(140), 게이트 전극(150), 및 커패시터 구조체(190)와 대체로 유사한 바, 도 1, 도 2a, 및 도 2b와 중복되는 내용은 생략할 수 있다.
채널 구조체(10a)는 비정질 산화물 반도체층(14) 및 상부 결정질 산화물 반도체층(16)을 포함할 수 있다. 도 2a 및 도 2b에 보인 반도체 메모리 소자(1)의 채널 구조체(10)가 하부 결정질 산화물 반도체층(12), 비정질 산화물 반도체층(14) 및 상부 결정질 산화물 반도체층(16)을 포함하는 것과 달리, 도 28에 보인 반도체 메모리 소자(4)의 채널 구조체(10a)는 비정질 산화물 반도체층(14) 및 상부 결정질 산화물 반도체층(16)을 포함하되, 도 2a에 보인 하부 결정질 산화물 반도체층(12)을 포함하지 않을 수 있다.
비정질 산화물 반도체층(14)의 하면은 도전 라인(120)의 상면과 접할 수 있다. 분리 절연막(115)의 하면, 즉 하부 분리 절연막(115A)의 하면은 도전 라인(120)의 상면과 접할 수 있다. 일부 실시 예에서, 분리 절연막(115)의 하면, 즉 하부 분리 절연막(115A)의 하면과 도전 라인(120)의 상면은 동일한 수직 레벨에 위치할 수 있다. 도 28에는 비정질 산화물 반도체층(14)의 하면이 도전 라인(120)의 상면과 동일한 수직 레벨에 위치하는 것으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 비정질 산화물 반도체층(14)의 하면이 도전 라인(120)의 상면보다 낮은 수직 레벨에 위치하도록, 비정질 산화물 반도체층(14)은 도전 라인(120) 내로 연장될 수 있다.
본 발명에 따른 반도체 메모리 소자(4)는, 상부 결정질 산화물 반도체층(16)을 포함하는 채널 구조체(10a)를 포함할 수 있다. 상부 결정질 산화물 반도체층(12)은 상대적으로 작은 접촉 면적을 비정질 산화물 반도체층(14)과 콘택 구조체(170) 사이의 콘택 저항을 감소시킬 수 있어, 반도체 메모리 소자(4)의 전기적 특성이 향상되어 성능 및 신뢰성이 향상될 수 있다.
도 29를 참조하면, 반도체 메모리 소자(5)는 기판(100), 층간 절연막(110), 도전 라인(120), 분리 절연막(115L), 채널 구조체(10a), 게이트 유전막(140), 게이트 전극(150), 콘택 구조체(170a), 및 커패시터 구조체(190)를 포함할 수 있다. 반도체 메모리 소자(5)가 포함하는 기판(100), 층간 절연막(110), 도전 라인(120), 채널 구조체(10a), 게이트 유전막(140), 게이트 전극(150), 및 커패시터 구조체(190)는, 도 28에서 설명한 기판(100), 층간 절연막(110), 도전 라인(120), 채널 구조체(10a), 게이트 유전막(140), 게이트 전극(150), 및 커패시터 구조체(190)와 실질적으로 동일한 바, 도 1, 도 2a, 도 2b, 및 도 28과 중복되는 내용은 생략할 수 있다.
분리 절연막(115L)은 하부 분리 절연막(115A)과 상부 분리 절연막(115Ba)의 적층 구조를 가질 수 있다. 분리 절연막(115L)의 상면, 즉 상부 분리 절연막(115Ba)의 상면은 게이트 전극(150)의 최상단보다 낮은 수직 레벨에 위치할 수 있다. 일부 실시 예에서, 분리 절연막(115L)의 상면, 즉 상부 분리 절연막(115Ba)의 상면은 비정질 산화물 반도체층(14)의 최상단과 동일한 수직 레벨에 위치할 수 있으나, 이에 한정되지 않는다. 다른 일부 실시 예에서, 일부 실시 예에서, 분리 절연막(115L)의 상면, 즉 상부 분리 절연막(115Ba)의 상면은 상부 결정질 산화물 반도체층(16)의 최상단과 동일한 수직 레벨에 위치할 수 있다.
콘택 구조체(170a)는 채널 구조체(10a) 상에 형성될 수 있다. 일부 실시 예에서, 콘택 구조체(170a)는 상부 결정질 산화물 반도체층(16)의 상면 및 측면과 접속될 수 있다. 다른 일부 실시 예에서, 콘택 구조체(170a)는 상부 결정질 산화물 반도체층(16)의 상면과 접속될 수 있다. 콘택 구조체(170a)는 채널 구조체(10a)와 커패시터 구조체(190)를 연결할 수 있다.
도 30을 참조하면, 반도체 메모리 소자(6)는 기판(100), 층간 절연막(110), 도전 라인(120), 분리 절연막(115), 채널 구조체(10a), 게이트 유전막(140), 게이트 전극(150), 콘택 구조체(170), 및 커패시터 구조체(190)를 포함할 수 있다. 반도체 메모리 소자(6)가 포함하는 기판(100), 층간 절연막(110), 도전 라인(120), 분리 절연막(115), 게이트 유전막(140), 게이트 전극(150), 콘택 구조체(170), 및 커패시터 구조체(190)는, 도 1, 도 2a 및 도 2b에서 설명한 기판(100), 층간 절연막(110), 도전 라인(120), 채널 구조체(10), 게이트 유전막(140), 게이트 전극(150), 및 커패시터 구조체(190), 그리고 28에서 설명한 채널 구조체(10a)와 대체로 유사한 바, 도 1, 도 2a, 및 도 2b와 중복되는 내용, 그리고 도 28과 중복되는 내용은 생략할 수 있다.
도 28에 보인 반도체 메모리 소자(4)가 포함하는 배리어 절연막(162) 및 갭필 절연막(164) 대신에, 반도체 메모리 소자(6)는 배리어 절연막(162a) 및 갭필 절연막(164a)을 포함할 수 있다. 배리어 절연막(162a) 및 갭필 절연막(164a)은 제1 게이트 전극(150A)과 제2 게이트 전극(150B) 사이에 개재될 수 있다. 제1 게이트 전극(150A)과 제2 게이트 전극(150B)은 배리어 절연막(162a) 및 갭필 절연막(164a)에 의해 서로 분리될 수 있다. 일부 실시 예에서, 배리어 절연막(162a)은 U자 형상의 수직 단면을 가질 수 있고, 갭필 절연막(164a)은 배리어 절연막(162a)의 U자 형상의 수직 단면의 내부를 채우도록 배리어 절연막(162a) 상에 형성되어, 제1 게이트 전극(150A)과 제2 게이트 전극(150B) 사이의 영역을 채울 수 있다.
반도체 메모리 소자(6)에서, 비정질 산화물 반도체층(14)은, 배리어 절연막(162a) 및 갭필 절연막(164a)에 의해 서로 분리되며, 서로 대향되는 제1 채널부 및 제2 채널부를 포함한다. 상기 제1 채널부 및 제2 채널부는 L자 형상의 수직 단면을 가질 수 있다. 비정질 산화물 반도체층(14)은 배리어 절연막(162a) 및 갭필 절연막(164a)에 의해 절단되어 상기 제1 채널부와 상기 제2 채널부를 형성할 수 있다. 배리어 절연막(162a)은 도전 라인(120)과 접할 수 있다. 예를 들어, 배리어 절연막(162a)의 최하면은 비정질 산화물 반도체층(14)의 최하면과 같거나 그보다 낮게 형성될 수 있다.
게이트 전극(150) 상에 게이트 캡핑 패턴(166)이 형성될 수 있다. 게이트 캡핑 패턴(166)은 예를 들어, 게이트 전극(150)의 상면, 배리어 절연막(162a)의 상면 및 갭필 절연막(164a)의 상면을 덮을 수 있다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
100 : 기판, 10, 10a : 채널 구조체, 12 : 하부 결정질 산화물 반도체층, 14: 비정질 산화물 반도체층, 16 : 상부 결정질 산화물 반도체층, 110 : 층간 절연막, 115, 115L : 분리 절연막, 120 : 도전 라인, 140 : 게이트 유전막, 150 : 게이트 전극, 170, 170a : 콘택 구조체, 190 : 커패시터 구조체

Claims (10)

  1. 기판;
    상기 기판 상에서 제1 수평 방향으로 연장되는 도전 라인;
    상기 도전 라인 상에서, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되며 상면으로부터 하면까지 연장되는 채널 트렌치를 가지는 분리 절연막;
    상기 도전 라인 상에 배치되는 채널 구조체;
    상기 채널 트렌치 내에서, 상기 제2 수평 방향으로 연장되는 게이트 전극;
    상기 분리 절연막 상의 커패시터 구조체; 및
    상기 채널 구조체와 상기 커패시터 구조체 사이에 개재되는 콘택 구조체;를 포함하되,
    상기 채널 구조체는, 상기 도전 라인 상에서 상기 채널 트렌치 내에 배치되는 비정질 산화물 반도체층, 및 상기 비정질 산화물 반도체층과 상기 콘택 구조체 사이에 개재되는 상부 결정질 산화물 반도체층을 포함하는 반도체 메모리 소자.
  2. 제1 항에 있어서,
    상기 채널 구조체는, 상기 도전 라인과 상기 비정질 산화물 반도체층 사이에 개재되는 하부 결정질 산화물 반도체층을 더 포함하고,
    상기 분리 절연막은 상기 하부 결정질 산화물 반도체층 상에 배치되는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2 항에 있어서,
    상기 하부 결정질 산화물 반도체층은, 상기 도전 라인 상에서 상기 제1 수평 방향으로 연장되고,
    상기 하부 결정질 산화물 반도체층의 양 측면과 상기 도전 라인의 양 측면은 수직 방향으로 정렬되는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1 항에 있어서,
    상기 비정질 산화물 반도체층은, U자 형상의 상기 제1 수평 방향을 따르는 수직 단면을 가지는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4 항에 있어서,
    상기 채널 구조체와 상기 게이트 전극 사이에 개재되는 게이트 유전막;을 더 포함하고,
    상기 게이트 유전막은, 상기 채널 구조체의 내측면을 따라서 L자 형상의 수직 단면을 가지며 서로 마주보며 이격되는 2개가 배치되는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제1 항에 있어서,
    상기 게이트 전극은, 상기 채널 트렌치 내에서 상기 제1 수평 방향으로 서로 이격되어 서로 대향되고, 상기 제2 수평 방향으로 각각 연장되는 제1 게이트 전극 및 제2 게이트 전극을 포함하며,
    상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 배치되는 배리어 절연막; 및,
    상기 배리어 절연막 상에 형성되어 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이의 영역을 채우는 갭필 절연막;을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 기판;
    상기 기판 상에서 제1 수평 방향으로 연장되는 도전 라인;
    상기 도전 라인 상에서, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되며 상면으로부터 하면까지 연장되는 채널 트렌치를 가지는 분리 절연막;
    상기 도전 라인 상에 배치되는 채널 구조체;
    상기 채널 트렌치 내에서, 상기 제2 수평 방향으로 연장되는 게이트 전극;
    상기 채널 트렌치 내에서, 상기 채널 구조체와 상기 게이트 전극 사이에 개재되는 게이트 유전막;
    상기 분리 절연막 상의 커패시터 구조체; 및
    상기 채널 구조체와 상기 커패시터 구조체 사이에 개재되는 콘택 구조체;를 포함하되,
    상기 채널 구조체는,
    상기 도전 라인 상에서, 상기 도전 라인과 수직 방향으로 서로 중첩되며 상기 제1 수평 방향으로 연장되는 하부 결정질 산화물 반도체층,
    상기 하부 결정질 산화물 반도체층 상에서 상기 채널 트렌치 내에 배치되는 비정질 산화물 반도체층, 및
    상기 비정질 산화물 반도체층과 상기 콘택 구조체 사이에 개재되는 상부 결정질 산화물 반도체층을 포함하는 반도체 메모리 소자.
  8. 제7 항에 있어서,
    상기 분리 절연막은, 상기 분리 절연막의 하면과 상기 하부 결정질 산화물 반도체층의 상면이 동일 수직 레벨에 위치하도록 상기 하부 결정질 산화물 반도체층 상에 배치되는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제7 항에 있어서,
    상기 비정질 산화물 반도체층은 상기 제1 수평 방향을 따르는 수직 단면이 U자 형상이고,
    상기 게이트 유전막은, 상기 채널 구조체의 내측면을 따라서 L자 형상의 수직 단면을 가지며 서로 마주보며 이격되는 2개가 배치되는 것을 특징으로 하는 반도체 메모리 소자.
    상기 게이트 전극은, 상기 채널 트렌치 내에서 상기 제1 수평 방향으로 서로 이격되어 서로 대향되고, 수직 방향으로 각각 연장되는 제1 게이트 전극 및 제2 게이트 전극을 포함하고,
    L자 형상의 수직 단면을 가지며 서로 마주보며 이격되는 2개의 상기 게이트 유전막 중 하나는 상기 채널 구조체와 상기 제1 게이트 전극 사이에 개재되고, 다른 하나는 상기 채널 구조체와 상기 제2 게이트 전극 사이에 개재되는 것을 특징으로 하는 반도체 메모리 소자.
  10. 기판;
    상기 기판 상에서 제1 수평 방향으로 연장되는 도전 라인;
    상기 도전 라인 상에서, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되며 상면으로부터 하면까지 연장되는 채널 트렌치를 가지는 분리 절연막;
    상기 도전 라인 상에 배치되는 채널 구조체;
    상기 채널 트렌치 내에서, 상기 제1 수평 방향으로 서로 이격되어 서로 대향되고, 상기 제2 수평 방향으로 각각 연장되는 제1 게이트 전극 및 제2 게이트 전극을 포함하는 게이트 전극;
    상기 채널 트렌치 내에서, 상기 채널 구조체와 상기 게이트 전극 사이에 개재되는 게이트 유전막;
    상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 배치되는 배리어 절연막;
    상기 배리어 절연막 상에 형성되어 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이의 영역을 채우는 갭필 절연막;
    상기 게이트 전극의 상면, 상기 배리어 절연막의 상면, 및 상기 갭필 절연막의 상면을 덮는 게이트 캡핑 패턴;
    상기 분리 절연막 및 상기 게이트 캡핑 패턴 상의 커패시터 구조체; 및
    상기 채널 구조체와 상기 커패시터 구조체 사이에 개재되는 콘택 구조체;를 포함하되,
    상기 채널 구조체는,
    상기 도전 라인의 상면을 덮는 하면을 가지며, 상기 제1 수평 방향으로 연장되는 하부 결정질 산화물 반도체층,
    상기 하부 결정질 산화물 반도체층 상에서 상기 채널 트렌치 내에 배치되며, U자 형상의 상기 제1 수평 방향을 따르는 수직 단면을 가지는 비정질 산화물 반도체층, 및
    하나의 상기 비정질 산화물 반도체층 상에 서로 이격되는 2개가 배치되며, 상기 비정질 산화물 반도체층과 상기 콘택 구조체 사이에 개재되는 상부 결정질 산화물 반도체층을 포함하는 반도체 메모리 소자.
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