TW202408014A - 半導體元件 - Google Patents

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TW202408014A
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TW
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insulating layer
lower wiring
source
substrate
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羅相喆
李敬雨
郭玟燦
金菊喜
金榮佑
東翼 李
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種半導體元件。半導體元件包含：第一基底；主動圖案，在第一基底上延伸；閘極電極，在主動圖案上延伸；源極/汲極區，位於主動圖案上；第一層間絕緣層，位於源極/汲極區上；犧牲層，位於第一基底上；下部配線層，位於犧牲層的下部表面上；穿孔溝槽，藉由在豎直方向上穿過第一層間絕緣層及犧牲層而延伸至下部配線層；穿孔，位於穿孔溝槽內部且連接至下部配線層；凹槽，位於犧牲層內部且在第二水平方向上自穿孔溝槽的側壁突出；以及穿孔絕緣層，沿著穿孔溝槽的側壁延伸且延伸至凹槽中。

Description

半導體元件
本揭露是關於一種半導體元件。
相關申請案的交叉引用
本申請案主張2022年8月4日在韓國智慧財產局申請的韓國專利申請案第10-2022-0097089號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
作為用於增加半導體元件的密度的縮放技術，已建議用於在基底上形成鰭式或奈米線形狀的矽主體且在矽主體的表面上形成閘極的多閘極電晶體。
由於此多閘極電晶體使用三維通道，故多閘極電晶體可經縮放。此外，即使多閘極電晶體的閘極長度未增加，亦可改良電流控制能力。另外，可有效地抑制通道區的電位受汲極電壓影響的短通道效應（short channel effect；SCE）。
一或多個實施例提供一種半導體元件，其中作為電力軌或接地軌的下部配線層安置於基底下方，犧牲層安置於基底的下部表面與下部配線層之間，且與下部配線層豎直重疊的穿孔絕緣層安置於犧牲層內部。安置於犧牲層內部的穿孔絕緣層可在形成其中形成下部配線層的下部配線溝槽的製程中充當蝕刻終止層。因此，半導體元件可防止下部配線溝槽過度蝕刻或輕微蝕刻，從而改良穿孔與下部配線層之間的連接關係的可靠性。
根據一些實施例，一種半導體元件包含：第一基底，包含第一表面及與第一表面相對的第二表面；主動圖案，在第一水平方向上在第一基底的第一表面上延伸；閘極電極，在不同於第一水平方向的第二水平方向上在主動圖案上延伸；源極/汲極區，位於所述主動圖案上的所述閘極電極的至少一側上；第一層間絕緣層，位於源極/汲極區上；犧牲層，位於第一基底的第二表面上；下部配線層，位於犧牲層的下部表面上；穿孔溝槽，藉由在豎直方向上穿過第一層間絕緣層及犧牲層而延伸至下部配線層；穿孔，位於穿孔溝槽內部且連接至下部配線層；凹槽，位於犧牲層內部且在第二水平方向上自穿孔溝槽的側壁突出；以及穿孔絕緣層，包含沿著穿孔溝槽的側壁延伸的第一部分及凹槽中的第二部分。穿孔絕緣層的第二部分與下部配線層的最上部表面接觸。
根據一些實施例，一種半導體元件包含：第一基底，包含第一表面及與第一表面相對的第二表面；主動圖案，在第一水平方向上在第一基底的第一表面上延伸；閘極電極，在不同於第一水平方向的第二水平方向上在主動圖案上延伸；層間絕緣層，包圍閘極電極的側壁；犧牲層，位於第一基底的第二表面上；下部配線溝槽，位於犧牲層的下部表面上；下部配線層，位於下部配線溝槽內部且與犧牲層間隔開；穿孔，連接至下部配線層且在豎直方向上穿過層間絕緣層及犧牲層；以及穿孔絕緣層，包含沿著穿孔的側壁延伸的第一部分及在第二水平方向上自第一部分突出的第二部分。穿孔絕緣層的第二部分的下部表面及犧牲層的下部表面設置於第一共用平面上，且穿孔絕緣層的第二部分的上部表面及犧牲層的上部表面設置於第二共用平面上，且穿孔絕緣層的第二部分與下部配線層的最上部表面接觸。
根據一些實施例，一種半導體元件包含：第一基底，包含第一表面及與第一表面相對的第二表面；主動圖案，在第一水平方向上在第一基底的第一表面上延伸；多個奈米片，在豎直方向上在主動圖案上彼此間隔開；閘極電極，在不同於第一水平方向的第二水平方向上在主動圖案上延伸，閘極電極包圍多個奈米片；源極/汲極區，位於主動圖案上的閘極電極的至少一側上；第一層間絕緣層，位於源極/汲極區上；犧牲層，位於第一基底的第二表面上，犧牲層包含矽鍺（SiGe）；第二基底，位於犧牲層的下部表面上，第二基底包含矽（Si）；下部配線層，位於第二基底內部；下部配線絕緣層，位於下部配線層與第二基底之間；穿孔溝槽，在豎直方向上延伸穿過第一層間絕緣層及犧牲層至下部配線層；穿孔，位於穿孔溝槽內部且連接至下部配線層；源極/汲極接點，位於第一層間絕緣層內部，源極/汲極接點連接至源極/汲極區，且源極/汲極接點與穿孔接觸；凹槽，位於犧牲層內部，凹槽在第二水平方向上自穿孔溝槽的側壁突出；以及穿孔絕緣層，包含沿著穿孔溝槽的側壁的第一部分及凹槽內部的第二部分。穿孔絕緣層的第二部分與下部配線層的最上部表面接觸，且下部配線層的最上部表面低於犧牲層的上部表面。
本揭露不限於本文所闡述的特定實施例。
現將參考隨附圖式描述實施例。本文中所描述的實施例為實例實施例，且因此，本揭露不限於此，且可以各種其他形式實現。以下描述中所提供的各實施例不排除與本文中亦提供或本文中未提供但與本揭露一致的另一實例或另一實施例的一或多個特徵相關聯。應理解，當元件或層稱為「在」另一元件或層「上」、「連接至」或「耦接至」另一元件或層時，所述元件或層可直接在另一元件或層上、直接連接至或耦接至另一元件或層，或可存在介入元件或層。相反，當元件稱為「直接在」另一元件或層「上」、「直接連接至」或「直接耦接至」另一元件或層時，不存在介入元件或層。如本文中所用，術語「及/或」包含相關聯列舉項目中的一或多者的任何及所有組合。當在元件清單之前時，諸如「……中的至少一者」的表述修飾元件的整個清單，且並不修飾清單的個別元件。舉例而言，表述「a、b以及c中的至少一者」應理解為包含僅a、僅b、僅c、a及b兩者、a及c兩者、b及c兩者，或a、b以及c中的所有者。亦應理解，即使製造設備或結構的某一步驟或操作比另一步驟或操作更晚描述，所述步驟或操作亦可比另一步驟或操作更晚進行，除非將所述另一步驟或操作描述為在所述步驟或操作之後進行。根據一些實施例的半導體元件包含藉助於實例包含奈米片的多橋通道場效電晶體（multi-bridge channel field effect transistor；MBCFET TM），但實施例不限於此。在一些其他實施例中，半導體元件可包含包含鰭式圖案形狀的通道區的鰭式電晶體（FinFET）。
在下文中，將參考圖1至圖5描述根據一些實施例的半導體元件。
圖1為示出根據一些實施例的半導體元件的示意性佈局圖。圖2為沿著圖1的線A-A'截取的橫截面視圖。圖3為沿著圖1的線B-B'截取的橫截面視圖。圖4為沿著圖1的線C-C'截取的橫截面視圖。圖5為示出圖4的區S1的放大視圖。
參考圖1至圖5，根據一些實施例的半導體元件包含：第一基底100、主動圖案101、場絕緣層105、多個第一奈米片NW1及第二奈米片NW2、犧牲層110、第二基底120、下部配線層130、下部配線絕緣層135、第一閘極電極G1及第二閘極電極G2、閘極間隔件141、閘極絕緣層142、封蓋圖案143、源極/汲極區SD、第一層間絕緣層150、矽化物層155、穿孔160、穿孔絕緣層165、源極/汲極接點CA、第一閘極接點CB1及第二閘極接點CB2、蝕刻終止層170、第二層間絕緣層175、第一通孔V1及第二通孔V2、第三層間絕緣層180以及第一上部配線層191、第二上部配線層192以及第三上部配線層193。
第一基底100可為矽基底或絕緣層上矽（silicon-on-insulator；SOI）。替代地，第一基底100可包含矽鍺、絕緣層上矽鍺（silicon germanium on insulator；SGOI）、銻化銦、碲化鉛化合物、砷化銦、磷化銦、砷化鎵或銻化鎵，但實施例不限於此。
第一基底100可包含第一表面100a及與第一表面100a相對的第二表面100b。舉例而言，第一基底100的第一表面100a可為第一基底100的上部表面，且第一基底100的第二表面100b可為第一基底100的下部表面。
在下文中，第一水平方向DR1及第二水平方向DR2中的各者可為平行於第一基底100的第一表面100a的方向。第二水平方向DR2可不同於第一水平方向DR1。豎直方向DR3可垂直於第一水平方向DR1及第二水平方向DR2中的各者。
主動圖案101可在第一基底100的第一表面100a上的第一水平方向DR1上延伸。主動圖案101可在豎直方向DR3上自第一基底100的第一表面100a突出。舉例而言，主動圖案101可為第一基底100的一部分，或可包含自第一基底100生長的磊晶層。
場絕緣層105可安置於第一基底100的第一表面100a上。場絕緣層105可包圍主動圖案101的側壁。舉例而言，主動圖案101的上部表面可在豎直方向DR3上突出超過場絕緣層105的上部表面，但實施例不限於此。在一些其他實施例中，主動圖案101的上部表面可形成於與場絕緣層105的上部表面相同的平面上。場絕緣層105可包含例如氧化物層、氮化物層、氮氧化物層或其組合層。
多個第一奈米片NW1可安置於主動圖案101上。多個第一奈米片NW1可安置於主動圖案101與第一閘極電極G1彼此交叉的部分處。多個第一奈米片NW1可包含經堆疊以在豎直方向DR3上彼此間隔開的多個奈米片。多個第二奈米片NW2可安置於主動圖案101上。多個第二奈米片NW2可安置於主動圖案101與第二閘極電極G2彼此交叉的部分處。多個第二奈米片NW2可在第一水平方向DR1上與多個第一奈米片NW1間隔開。多個第二奈米片NW2可包含經堆疊以在豎直方向DR3上彼此間隔開的多個奈米片。
在圖2及圖3中，多個第一奈米片NW1及第二奈米片NW2中的各者經繪示為包含經堆疊以在豎直方向DR3上彼此間隔開的三個奈米片，但此是為了描述方便起見，且實施例不限於此。在一些其他實施例中，多個第一奈米片NW1及第二奈米片NW2中的各者可包含經堆疊以在豎直方向DR3上彼此間隔開的四個或大於四個奈米片。
犧牲層110可安置於第一基底100的第二表面100b上。犧牲層110的上部表面110a可與第一基底100的第二表面100b接觸。舉例而言，犧牲層110可經安置為保形的。犧牲層110可包含與第一基底100的材料不同的材料。犧牲層110可包含相對於包含於第一基底100中的材料具有蝕刻選擇性的材料。舉例而言，犧牲層110可包含矽鍺（SiGe）。亦即，舉例而言，第一基底100可包含矽（Si），且犧牲層110可包含矽鍺（SiGe）。
第二基底120可安置於犧牲層110的下部表面110b上，所述下部表面安置於第一基底100的第二表面100b上。第二基底120可與犧牲層110的下部表面110b接觸。第二基底120可包含與犧牲層110的材料不同的材料。第二基底120可包含相對於犧牲層110具有蝕刻選擇性的材料。舉例而言，第二基底120可包含矽（Si）。亦即，第二基底120可包含矽（Si），且犧牲層110可包含矽鍺（SiGe）。
第一閘極電極G1可在第二水平方向DR2上在主動圖案101及場絕緣層105上延伸。第一閘極電極G1可包圍多個第一奈米片NW1。第二閘極電極G2可在第二水平方向DR2上在主動圖案101及場絕緣層105上延伸。第二閘極電極G2可在第一水平方向DR1上與第一閘極電極G1間隔開。第二閘極電極G2可包圍多個第二奈米片NW2。
第一閘極電極G1及第二閘極電極G2中的各者可包含例如以下各者中的至少一者：氮化鈦（TiN）、碳化鉭（TaC）、氮化鉭（TaN）、氮化鈦矽（TiSiN）、氮化鉭矽（TaSiN）、氮化鉭鈦（TaTiN）、氮化鈦鋁（TiAlN）、氮化鉭鋁（TaAlN）、氮化鎢（WN）、釕（Ru）、鈦鋁（TiAl）、碳氮化鈦鋁（TiAlC-N）、碳化鈦鋁（TiAlC）、碳化鈦（TiC）、碳氮化鉭（TaCN）、鎢（W）、鋁（Al）、銅（Cu）、鈷（Co）、鈦（Ti）、鉭（Ta）、鎳（Ni）、鉑（Pt）、鎳鉑（Ni-Pt）、鈮（Nb）、氮化鈮（NbN）、碳化鈮（NbC）、鉬（Mo）、氮化鉬（MoN）、碳化鉬（MoC）、碳化鎢（WC）、銠（Rh）、鈀（Pd）、銥（Ir）、鋨（Os）、銀（Ag）、金（Au）、鋅（Zn）或釩（V）或其組合。第一閘極電極G1及第二閘極電極G2中的各者可包含導電金屬氧化物、導電金屬氮氧化物以及類似者，且可包含前述材料的氧化形式。
閘極間隔件141可在第二水平方向DR2上沿著場絕緣層105上的第一閘極電極G1的兩個側壁及多個第一奈米片NW1中的最上部奈米片的上部表面延伸。另外，閘極間隔件141可在第二水平方向DR2上沿著場絕緣層105上的第二閘極電極G2的兩個側壁及多個第二奈米片NW2中的最上部奈米片的上部表面延伸。閘極間隔件141可包含例如以下各者中的至少一者：氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO 2）、碳氮氧化矽（SiOCN）、氮化矽硼（SiBN）、硼氧氮化矽（SiOBN）、碳氧化矽（SiOC）或其組合，但實施例不限於此。
源極/汲極區SD可安置於主動圖案101上的第一閘極電極G1及第二閘極電極G2中的各者的至少一側上。舉例而言，源極/汲極區SD可安置於主動圖案101上的第一閘極電極G1與第二閘極電極G2之間。源極/汲極區SD可與多個第一奈米片NW1及多個第二奈米片NW2中的各者接觸。舉例而言，源極/汲極區SD的上部表面可形成為高於多個第一奈米片NW1的最上部奈米片的上部表面，但實施例不限於此。
閘極絕緣層142可安置於第一閘極電極G1及第二閘極電極G2中的各者與閘極間隔件141之間。閘極絕緣層142可安置於第一閘極電極G1及第二閘極電極G2中的各者與主動圖案101之間。閘極絕緣層142可安置於第一閘極電極G1及第二閘極電極G2中的各者與場絕緣層105之間。閘極絕緣層142可安置於第一閘極電極G1與多個第一奈米片NW1之間。閘極絕緣層142可安置於第二閘極電極G2與多個第二奈米片NW2之間。
閘極絕緣層142可安置於第一閘極電極G1及第二閘極電極G2中的各者與源極/汲極區SD之間。舉例而言，閘極絕緣層142可與源極/汲極區SD接觸，但實施例不限於此。在一些其他實施例中，內部間隔件可安置於第一閘極電極G1及第二閘極電極G2中的各者與源極/汲極區SD之間。
閘極絕緣層142可包含以下各者中至少一者：氧化矽、氮氧化矽、氮化矽或具有大於氧化矽的介電常數的介電常數的高介電常數材料。高介電常數材料可包含以下各者中的一或多者：氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭或鈮酸鉛鋅。
根據一些其他實施例的半導體元件可包含基於負電容器的負電容（Negative Capacitance；NC）FET。舉例而言，閘極絕緣層142可包含具有鐵電特性的鐵電材料層及具有順電特性的順電材料層。
鐵電材料層可具有負電容，而順電材料層可具有正電容。舉例而言，當兩個或大於兩個電容器串聯連接且各電容器的電容具有正值時，總電容比各個別電容器的電容減少更多。另一方面，當串聯連接的兩個或大於兩個電容器的電容中的至少一者具有負值時，總電容可具有正值且可大於各個別電容的絕對值。
當具有負電容的鐵電材料層與具有正電容的順電材料層串聯連接時，串聯連接的鐵電材料層及順電材料層的總電容值可增大。基於增加的總電容值，在室溫下，具有鐵電材料層的電晶體可具有小於60毫伏/十倍程（mV/decade）的亞臨限擺幅（subthreshold swing；SS）。
鐵電材料層可具有鐵電特性。鐵電材料層可包含例如以下各者中的至少一者：氧化鉿、氧化鉿鋯、氧化鋇鍶鈦、氧化鋇鈦或氧化鉛鋯鈦。在此情況下，舉例而言，氧化鉿鋯可為在氧化鉿中摻雜有鋯（Zr）的材料。對於另一實例，氧化鉿鋯可為鉿（Hf）及鋯（Zr）以及氧（O）的化合物。
鐵電材料層可更包含經摻雜的摻雜劑。舉例而言，摻雜劑可包含以下各者中的至少一者：鋁（Al）、鈦（Ti）、鈮（Nb）、鑭（La）、釔（Y）、鎂（Mg）、矽（Si）、鈣（Ca）、鈰（Ce）、鏑（Dy）、鉺（Er）、釓（Gd）、鍺（Ge）、鈧（Sc）、鍶（Sr）或錫（Sn）。包含於鐵電材料層中的摻雜劑的類型可取決於鐵電材料層的鐵電材料而變化。
當鐵電材料層包含氧化鉿時，包含於鐵電材料層中的摻雜劑可包含釓（Gd）、矽（Si）、鋯（Zr）、鋁（Al）或釔（Y）中的至少一者。
當摻雜劑為鋁（Al）時，鐵電材料層可包含3原子%至8原子%（atomic%；at%）的鋁。在此情況下，摻雜劑的比率可為鋁與鉿及鋁的總和的比率。
當摻雜劑為矽（Si）時，鐵電材料層可包含2原子%至10原子%的矽。當摻雜劑為釔（Y）時，鐵電材料層可包含2原子%至10原子%的釔。當摻雜劑為釓（Gd）時，鐵電材料層可包含1原子%至7原子%的釓。當摻雜劑為鋯（Zr）時，鐵電材料層可包含50原子%至80原子%的鋯。
順電材料層可具有順電特徵。順電材料層可包含例如氧化矽或具有高介電常數的金屬氧化物中的至少一者。包含於順電材料層中的金屬氧化物可包含但不限於氧化鉿、氧化鋯或氧化鋁中的至少一者。
鐵電材料層及順電材料層可包含相同材料。儘管鐵電材料層具有鐵電特性，但順電材料層可不具有鐵電特性。舉例而言，當鐵電材料層及順電材料層包含氧化鉿時，包含於鐵電材料層中的氧化鉿的晶體結構不同於包含於順電材料層中的氧化鉿的晶體結構。
鐵電材料層可具有帶鐵電特性的厚度。鐵電材料層的厚度可為例如0.5奈米至10奈米，但不限於此。由於指示鐵電特性的臨限厚度可取決於各鐵電材料而變化，故鐵電材料層的厚度可取決於鐵電材料而變化。
舉例而言，閘極絕緣層142可包含一個鐵電材料層。對於另一實例，閘極絕緣層142可包含彼此間隔開的多個鐵電材料層。閘極絕緣層142可具有其中多個鐵電材料層及多個順電材料層交替堆疊的堆疊層結構。
封蓋圖案143可在第二水平方向DR2上在第一閘極電極G1、閘極絕緣層142以及閘極間隔件141中的各者上延伸。此外，封蓋圖案143可在第二水平方向DR2上在第二閘極電極G2、閘極絕緣層142以及閘極間隔件141中的各者上延伸。舉例而言，封蓋圖案143可與閘極間隔件141的上部表面接觸，但實施例不限於此。在一些其他實施例中，封蓋圖案143可安置於閘極間隔件141之間。
封蓋圖案143可包含例如氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO2）、碳氮化矽（SiCN）、碳氮氧化矽（SiOCN）或其組合中的至少一者，但實施例不限於此。
第一層間絕緣層150可安置於場絕緣層105上。第一層間絕緣層150可覆蓋源極/汲極區SD。第一層間絕緣層150可包圍閘極間隔件141及封蓋圖案143中的各者的側壁。舉例而言，第一層間絕緣層150的上部表面可形成於與封蓋圖案143的平面相同的平面上，但實施例不限於此。在一些其他實施例中，第一層間絕緣層150可為封蓋圖案143的上部表面。
第一層間絕緣層150可包含例如氧化矽、氮化矽、氮氧化矽或低介電常數材料中的至少一者。舉例而言，低介電常數材料可包含氟化正矽酸四乙酯（Fluorinated TetraEthylOrthoSilicate；FTEOS）、三氧化矽烷（Hydrogen SilsesQuioxane；HSQ）、雙苯并環丁烯（Bis-benzoCycloButene；BCB）、四甲基正矽酸鹽（TetraMethylOrthoSilicate；TMOS）、八甲基環四矽氧烷（OctaMethyleyCycloTetraSiloxane；OMCTS）、六甲基二矽氧烷（HexaMethylDiSiloxane；HMDS）、硼酸三甲基矽烷基酯（TriMethylSilyl Borate；TMSB）、二乙醯氧基二三級丁基矽氧烷（DiAcetoxyDitertiaryButoxySiloxane；DADBS）、磷酸三甲基矽烷基酯（Tri(MethylSilyl) Phosphate；TMSP）、聚四氟乙烯（PolyTetraFluoroEthylene；PTFE）、東燃矽氮烷（Tonen SilaZen；TOSZ）、氟化矽酸鹽玻璃（Fluoride Silicate Glass；FSG）、聚醯亞胺奈米發泡體（諸如聚氧化丙烯）、碳摻雜氧化矽（Carbon Doped silicon Oxide；CDO）、有機矽酸鹽玻璃（Organosilicate Glass；OSG）、SiLK、非晶氟化碳、二氧化矽氣凝膠、二氧化矽乾凝膠、介孔二氧化矽或其組合，但實施例不限於此。
穿孔溝槽160T可藉由在豎直方向DR3上穿過第一層間絕緣層150、場絕緣層105、第一基底100以及犧牲層110而延伸至第二基底120中。舉例而言，穿孔溝槽160T可形成於第一閘極電極G1與第二閘極電極G2之間。穿孔溝槽160T可在第一水平方向DR1上與第一閘極電極G1及第二閘極電極G2中的各者間隔開。舉例而言，穿孔溝槽160T可在第二水平方向DR2上與主動圖案101間隔開。
第一凹槽R1可形成於犧牲層110內部。第一凹槽R1可在第二水平方向DR2的反向方向上自穿孔溝槽160T的第一側壁突出。舉例而言，第一凹槽R1的上部表面可形成於與犧牲層110的上部表面相同的平面上。此外，第一凹槽R1的下部表面可形成於與犧牲層110的下部表面相同的平面上。
第二凹槽R2可形成於犧牲層110內部。第二凹槽R2可在第二水平方向DR2，與相對於在第二水平方向DR2的穿孔溝槽160T的第一側壁，自穿孔溝槽160T的第一側壁突出。舉例而言，第二凹槽R2的上部表面可形成於與犧牲層110的上部表面相同的平面上。另外，第二凹槽R2的下部表面可形成於與犧牲層110的下部表面相同的平面上。儘管第一凹槽R1及第二凹槽R2經描述為分開提供，但例如第一凹槽R1及第二凹槽R2可在側向方向上自穿孔溝槽160T的側壁突出且因此可一體地形成。
穿孔絕緣層165可沿著穿孔溝槽160T的側壁安置。舉例而言，穿孔絕緣層165可經安置為保形的。穿孔絕緣層165可包含第一部分165_1及第二部分165_2。穿孔絕緣層165的第一部分165_1可沿著穿孔溝槽160T的側壁安置。舉例而言，穿孔絕緣層165的第一部分165_1可延伸至第一層間絕緣層150的上部表面。此外，穿孔絕緣層165的第一部分165_1可延伸至第二基底120的內部。
穿孔絕緣層165的第二部分165_2可安置於第一凹槽R1及第二凹槽R2中的各者內部。舉例而言，穿孔絕緣層165的第二部分165_2可填充第一凹槽R1及第二凹槽R2中的各者的內部。穿孔絕緣層165的第二部分165_2可在側向方向上自穿孔絕緣層165的第一部分165_1突出。
舉例而言，穿孔絕緣層165的安置於第一凹槽R1內部的第二部分165_2可在第二水平方向DR2的反向方向上自穿孔絕緣層165的沿著穿孔溝槽160T的第一側壁安置的第一部分165_1突出。另外，穿孔絕緣層165的安置於第二凹槽R2內部的第二部分165_2可在第二水平方向DR2上自穿孔絕緣層165的沿著穿孔溝槽160T的第二側壁安置的第一部分165_1突出。
穿孔絕緣層165的第二部分165_2的上部表面可形成於與犧牲層110的上部表面相同的平面上。另外，穿孔絕緣層165的第二部分165_2的下部表面可形成於與犧牲層110的下部表面相同的平面上。儘管穿孔絕緣層165的安置於第一凹槽R1及第二凹槽R2內部的第二部分165_2經描述為分開提供，但例如穿孔絕緣層165的安置於第一凹槽R1及第二凹槽R2內部的第二部分165_2可在側向方向上自穿孔絕緣層165的第一部分165_1突出且可一體地形成。
穿孔絕緣層165可包含絕緣材料。舉例而言，穿孔絕緣層165可包含以下各者中的至少一者：氮化矽（SiN）、氧化矽（SiO 2）、氮氧化矽（SiON）、碳氧化矽（SiOC）或碳氮氧化矽（SiOCN），但實施例不限於此。
穿孔160可在穿孔溝槽160T內部安置於穿孔絕緣層165上。舉例而言，穿孔160可在第二水平方向DR2上與犧牲層110重疊。亦即，穿孔160的下部表面可形成為低於犧牲層110的下部表面110b。穿孔160可包含穿孔障壁層161及穿孔填充層162。
穿孔障壁層161可沿著穿孔溝槽160T的側壁安置於穿孔絕緣層165上。穿孔障壁層161可沿著穿孔溝槽160T的底部表面安置。舉例而言，穿孔障壁層161可經安置為保形的。舉例而言，穿孔障壁層161的最上部表面可形成於與第一層間絕緣層150的最上部表面相同的平面上，但實施例不限於此。
穿孔障壁層161可包含例如以下各者中的一者：鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、碳氮化鉭（TaCN）、鎢（W）、氮化鎢（WN）、碳氮化鎢（WCN）、鋯（Zr）、氮化鋯（ZrN）、釩（V）、氮化釩（VN）、鈮（Nb）、氮化鈮（NbN）以及其組合，但實施例不限於此。
穿孔填充層162可安置於穿孔溝槽160T內部的穿孔障壁層161上。穿孔填充層162可填充穿孔障壁層161上的穿孔溝槽160T的內部。舉例而言，穿孔填充層162的上部表面可形成於與第一層間絕緣層150的最上部表面相同的平面上，但實施例不限於此。
穿孔填充層162可包含例如以下各者中的至少一者：鉬（Mo）、銅（Cu）、碳（C）、銀（Ag）、鈷（Co）、鉭（Ta）、銦（In）、錫（Sn）、鋅（Zn）、錳（Mn）、鈦（Ti）、鎂（Mg）、鉻（Cr）、鍺（Ge）、鍶（Sr）、鉑（Pt）、鋁（Al）、鋯（Zr）、鎢（W）、釕（Ru）、銥（Ir）或銠（Rh），但實施例不限於此。
下部配線溝槽130T可形成於第一基底100的第二表面100b上。舉例而言，下部配線溝槽130T可形成於犧牲層110的下部表面110b上的第二基底120內部。舉例而言，當下部配線溝槽130T接近犧牲層110的下部表面110b時，其在第二水平方向DR2上的寬度可減小。
舉例而言，下部配線溝槽130T可在豎直方向DR3上與穿孔160及穿孔絕緣層165中的各者重疊。舉例而言，穿孔絕緣層165的第二部分165_2的下部表面可經由下部配線溝槽130T暴露。此外，穿孔絕緣層165的第一部分165_1及穿孔160可經由下部配線溝槽130T暴露。在此情況下，形成穿孔溝槽160T的底部表面的穿孔障壁層161可經由下部配線溝槽130T暴露。
舉例而言，穿孔溝槽160T在第二水平方向DR2上在鄰近於穿孔絕緣層165的第二部分165_2的位置處的寬度W2可小於穿孔絕緣層165的第二部分165_2在第二方向DR2上的寬度W1。在此情況下，穿孔絕緣層165的第二部分165_2在第二水平方向DR2上的寬度W1可被稱作穿孔絕緣層165的第二部分165_2的與第一凹槽R1內部的犧牲層110接觸的側壁與穿孔絕緣層165的第二部分165_2的與第二凹槽R2內部的犧牲層110接觸的側壁之間的在第二水平方向DR2上的寬度。
舉例而言，穿孔絕緣層165的安置於第一凹槽R1內部的第二部分165_2的下部表面可與安置於下部配線溝槽130T的第一側壁130Ts1上的第二基底120接觸。另外，穿孔絕緣層165的安置於第二凹槽R2內部的第二部分165_2的下部表面可與安置於下部配線溝槽130T的第二側壁130Ts2上的第二基底120接觸，所述第二側壁在第二水平方向DR2上與下部配線溝槽130T的第一側壁130Ts1相對。
下部配線絕緣層135可沿著下部配線溝槽130T的側壁安置。舉例而言，下部配線絕緣層135可與犧牲層110的下部表面110b接觸。下部配線絕緣層135可包含絕緣材料。舉例而言，下部配線絕緣層135可包含與穿孔絕緣層165的材料相同的材料，但實施例不限於此。在一些其他實施例中，下部配線絕緣層135及穿孔絕緣層165可包含不同材料。下部配線絕緣層135可包含例如以下各者中的至少一者：氮化矽（SiN）、氧化矽（SiO 2）、氮氧化矽（SiON）、碳氧化矽（SiOC）或碳氮氧化矽（SiOCN），但實施例不限於此。
下部配線層130可安置於下部配線溝槽130T內部。下部配線層130的至少一部分可安置於穿孔絕緣層165的第二部分165_2內部。下部配線層130的最上部表面130a可與穿孔絕緣層165的第二部分165_2接觸。此外，下部配線層130可與穿孔絕緣層165的第一部分165_1的最下部表面及穿孔160的最下部表面接觸。舉例而言，下部配線層130可與形成穿孔160的底部表面的穿孔障壁層161接觸。舉例而言，下部配線層130可在豎直方向DR3上與穿孔填充層162間隔開，但實施例不限於此。舉例而言，下部配線層130可為電源供應至的電力軌或接地的接地軌。
下部配線層130的最上部表面130a可形成為低於穿孔絕緣層165的第二部分165_2的上部表面。亦即，下部配線層130的最上部表面130a可形成為低於犧牲層110的上部表面110a。此外，下部配線層130的最上部表面130a可形成為高於穿孔絕緣層165的第二部分165_2的下部表面。亦即，下部配線層130的最上部表面130a可形成為低於犧牲層110的下部表面110b。
舉例而言，下部配線層130在第二水平方向DR2上在鄰近於穿孔絕緣層165的第二部分165_2的位置處的寬度可小於穿孔絕緣層165的第二部分165_2在第二方向DR2上的寬度W1。舉例而言，下部配線絕緣層135的至少一部分可安置於下部配線層130與穿孔絕緣層165的第一部分165_1之間，但實施例不限於此。
下部配線層130可包含下部配線障壁層131及下部配線填充層132。下部配線障壁層131可沿著下部配線溝槽130T的側壁及上部表面安置。舉例而言，下部配線障壁層131可經安置為保形的。舉例而言，下部配線障壁層131的至少一部分可安置於穿孔絕緣層165的第二部分165_2內部。下部配線層130可經由下部配線絕緣層135與第二基底120絕緣。
下部配線障壁層131包含例如以下各者中的一者：鈷（Co）、鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、碳氮化鉭（TaCN）、鎢（W）、氮化鎢（WN）、碳氮化鎢（WCN）、鋯（Zr）、氮化鋯（ZrN）、釩（V）、氮化釩（VN）、鈮（Nb）、氮化鈮（NbN）以及其組合，但實施例不限於此。
下部配線填充層132可在下部配線溝槽130T內部安置於下部配線障壁層131上。下部配線填充層132可填充下部配線障壁層131上的下部配線溝槽130T的內部。舉例而言，下部配線填充層132的下部表面可形成於與第二基底120的下部表面相同的平面上，但實施例不限於此。
下部配線填充層132包含例如以下各者中的至少一者：鉬（Mo）、銅（Cu）、碳（C）、銀（Ag）、鈷（Co）、鉭（Ta）、銦（In）、錫（Sn）、鋅（Zn）、錳（Mn）、鈦（Ti）、鎂（Mg）、鉻（Cr）、鍺（Ge）、鍶（Sr）、鉑（Pt）、鋁（Al）、鋯（Zr）、鎢（W）、釕（Ru）、銥（Ir）或銠（Rh），但實施例不限於此。
源極/汲極接點CA可安置於第一層間絕緣層150內部。源極/汲極接點CA可連接至源極/汲極區SD。舉例而言，源極/汲極接點CA的上部表面可形成於與穿孔160的平面相同的平面上。舉例而言，源極/汲極接點CA的上部表面可形成於與第一層間絕緣層150的上部表面相同的平面上，但實施例不限於此。
源極/汲極接點CA可與穿孔160接觸。舉例而言，源極/汲極接點CA可與穿孔填充層162接觸。源極/汲極接點CA可在豎直方向DR3上與穿孔160重疊。儘管源極/汲極接點CA在圖2及圖4中繪示為形成為單層，但此是為了描述方便起見，且實施例不限於此。亦即，源極/汲極接點CA可由多層形成。源極/汲極接點CA可包含導電材料。
矽化物層155可安置於源極/汲極區SD與源極/汲極接點CA之間。矽化物層155可沿著源極/汲極區SD與源極/汲極接點CA之間的分界面安置。矽化物層155可包含例如金屬矽化物材料。
第一閘極接點CB1可藉由在豎直方向DR3上穿過封蓋圖案143而連接至第一閘極電極G1。第二閘極接點CB2可藉由在豎直方向DR3上穿過封蓋圖案143而連接至第二閘極電極G2。舉例而言，第一閘極接點CB1及第二閘極接點CB2的上部表面可形成於與封蓋圖案143的上部表面相同的平面上，但實施例不限於此。
儘管圖2及圖3繪示第一閘極接點CB1及第二閘極接點CB2中的各者形成為單層，但此是為了描述方便起見，且實施例不限於此。亦即，第一閘極接點CB1及第二閘極接點CB2中的各者可由多層形成。第一閘極接點CB1及第二閘極接點CB2中的各者可包含導電材料。
蝕刻終止層170可安置於第一層間絕緣層150、封蓋圖案143、第一閘極接點CB1及第二閘極接點CB2、源極/汲極接點CA以及穿孔160的上部表面上。圖2至圖4繪示蝕刻終止層170形成為單層，但實施例不限於此。在一些其他實施例中，蝕刻終止層170可由多層形成。蝕刻終止層170可包含例如以下各者中的至少一者：氧化鋁、氮化鋁、氧化鉿、氧化鋯、氧化矽、氮化矽、氮氧化矽或低介電常數材料。第二層間絕緣層175可安置於蝕刻終止層170上。舉例而言，第二層間絕緣層175可包含氧化矽、氮化矽、氮氧化矽或低介電常數材料中的至少一者。
第一通孔V1可藉由在豎直方向DR3上穿過第二層間絕緣層175及蝕刻終止層170而連接至第一閘極接點CB1及第二閘極接點CB2中的各者。第二通孔V2可藉由在豎直方向DR3上穿過第二層間絕緣層175及蝕刻終止層170而連接至源極/汲極接點CA。儘管圖2至圖4繪示第一通孔V1及第二通孔V2中的各者形成為單層，但此是為了描述方便起見，且實施例不限於此。亦即，第一通孔V1及第二通孔V2中的各者可由多層形成。第一通孔V1及第二通孔V2中的各者可包含導電材料。
第三層間絕緣層180可安置於第二層間絕緣層175上。第三層間絕緣層180可包含例如氧化矽、氮化矽、氮氧化矽或低介電常數材料中的至少一者。第一上部配線層191、第二上部配線層192以及第三上部配線層193中的各者可安置於第三層間絕緣層180內部。舉例而言，第一上部配線層191、第二上部配線層192以及第三上部配線層193中的各者可在第一水平方向DR1上彼此依序間隔開。舉例而言，第一上部配線層191、第二上部配線層192以及第三上部配線層193中的各者可在第二水平方向DR2上延伸，但實施例不限於此。
舉例而言，第一上部配線層191可安置於經安置於第一閘極接點CB1上的第一通孔V1上。第一上部配線層191可連接至安置於第一閘極接點CB1上的第一通孔V1。第二上部配線層192可安置於經安置於源極/汲極接點CA上的第二通孔V2上。第二上部配線層192可連接至安置於源極/汲極接點CA上的第二通孔V2。第三上部配線層193可安置於經安置於第二閘極接點CB2上的第一通孔V1上。第三上部配線層193可連接至安置於第二閘極接點CB2上的第一通孔V1。
儘管圖2至圖4繪示第一上部配線層191、第二上部配線層192以及第三上部配線層193中的各者形成為單層，但此是為了描述方便起見，且實施例不限於此。亦即，第一上部配線層191、第二上部配線層192以及第三上部配線層193中的各者可由多層形成。第一上部配線層191、第二上部配線層192以及第三上部配線層193中的各者可包含導電材料。
在根據一些實施例的半導體元件中，作為電力軌或接地軌的下部配線層130可安置於第一基底100下方，犧牲層110可安置於第一基底100的下部表面與下部配線層130之間，且在豎直方向DR3上與下部配線層130重疊的穿孔絕緣層165可安置於犧牲層110內部。安置於犧牲層110內部的穿孔絕緣層165可在形成其中形成下部配線層130的下部配線溝槽130T的製程中充當蝕刻終止層。因此，根據一些實施例的半導體元件可藉由防止下部配線溝槽130T過度蝕刻或較少蝕刻而改良穿孔160與下部配線層130之間的連接關係的可靠性。
在下文中，將參考圖6至圖34描述根據一些實施例的製造半導體元件的方法。
圖6至圖34為示出製造圖1至圖5中所繪示的半導體元件的方法的操作的視圖。
參考圖6及圖7，犧牲層110及第一基底100可依序形成於第二基底120上。舉例而言，犧牲層110可磊晶生長以形成於第二基底120上。
堆疊結構10可形成於第一基底100上。堆疊結構10可包含交替地堆疊於第一基底100上的第一半導體層11及第二半導體層12。舉例而言，第一半導體層11可形成於堆疊結構10的最下部部分處，且第二半導體層12可形成於堆疊結構10的最上部部分處，但實施例不限於此。在一些其他實施例中，第一半導體層11亦可形成於堆疊結構10的最上部部分處。第一半導體層11可包含例如矽鍺（SiGe）。第二半導體層12可包含例如矽（Si）。
參考圖8及圖9，可蝕刻堆疊結構10的一部分。儘管蝕刻堆疊結構10，但亦可蝕刻第一基底100的一部分。經由蝕刻製程，主動圖案101可在第一表面100a上的堆疊結構10下方界定，所述第一表面是第一基底100的上部表面。主動圖案101可在第一水平方向DR1上延伸。
場絕緣層105可形成於第一基底100的第一表面100a上。場絕緣層105可包圍主動圖案101的側壁。舉例而言，主動圖案101的上部表面可形成為高於場絕緣層105的上部表面。
襯墊氧化物層20可形成為覆蓋場絕緣層105的上部表面、主動圖案101的經暴露側壁以及堆疊結構10的側壁及上部表面。舉例而言，襯墊氧化物層20可形成為保形的。襯墊氧化物層20可包含例如氧化矽（SiO 2）。
參考圖10至圖12，在第二水平方向DR2上在襯墊氧化物層20上延伸的第一虛設閘極DG1及第二虛設閘極DG2以及第一虛設封蓋圖案DC1及第二虛設封蓋圖案DC2可形成於堆疊結構10及場絕緣層105上。第一虛設封蓋圖案DC1可形成於第一虛設閘極DG1上。此外，第二虛設封蓋圖案DC2可形成於第二虛設閘極DG2上。第二虛設閘極DG2及第二虛設封蓋圖案DC2可在第一水平方向DR1上分別與第一虛設閘極DG1及第一虛設封蓋圖案DC1間隔開。
在形成第一虛設閘極DG1及第二虛設閘極DG2以及第一虛設封蓋圖案DC1及第二虛設封蓋圖案DC2的同時，可移除除在第一基底100上在豎直方向DR3上與第一虛設閘極DG1及第二虛設閘極DG2中的各者重疊的部分以外的剩餘襯墊氧化物層20。
間隔件材料層SM可形成為覆蓋第一虛設閘極DG1及第二虛設閘極DG2中的各者的側壁、第一虛設封蓋圖案DC1及第二虛設封蓋圖案DC2中的各者的側壁及上部表面、堆疊結構10的經暴露側壁及上部表面以及場絕緣層105的上部表面。舉例而言，間隔件材料層SM可形成為保形的。間隔件材料層SM可包含例如氮化矽（SiN）、碳氮氧化矽（SiOCN）、碳氮化矽硼（SiBCN）、碳氮化矽（SiCN）、氮氧化矽（SiON）或其組合中的至少一者。
參考圖13及圖14，可使用第一虛設封蓋圖案DC1及第二虛設封蓋圖案DC2以及第一虛設閘極DG1及第二虛設閘極DG2作為遮罩來蝕刻堆疊結構（圖10至圖12的10）以形成源極/汲極溝槽ST。舉例而言，源極/汲極溝槽ST可延伸至主動圖案101中。
在形成源極/汲極溝槽ST的同時，可移除形成於第一虛設封蓋圖案DC1及第二虛設封蓋圖案DC2的上部表面上的間隔件材料層（圖10至圖12的SM）以及第一虛設封蓋圖案DC1及第二虛設封蓋圖案DC2中的各者的一部分。保留於第一虛設封蓋圖案DC1及第二虛設封蓋圖案DC2以及第一虛設閘極DG1及第二虛設閘極DG2中的各者的側壁上的間隔件材料層（圖10圖至12的SM）可被稱作閘極間隔件141。在形成源極/汲極溝槽ST之後，在第一虛設閘極DG1下方剩餘的第二半導體層（圖10至圖12的12）可被稱作多個第一奈米片NW1。另外，在形成源極/汲極溝槽ST之後，在第二虛設閘極DG2下方剩餘的第二半導體層（圖10至圖12的12）可被稱作多個第二奈米片NW2。
參考圖15及圖16，源極/汲極區SD可形成於源極/汲極溝槽ST內部。舉例而言，源極/汲極區SD的上部表面可形成為高於多個第一奈米片NW1的最上部奈米片的上部表面，但實施例不限於此。
參考圖17至圖19，第一層間絕緣層150可形成為覆蓋源極/汲極區SD的側壁及上部表面、閘極間隔件141以及第一虛設封蓋圖案及第二虛設封蓋圖案中的各者（圖15的DC1及DC2）。第一虛設閘極及第二虛設閘極（圖15的DG1及DG2）的上部表面可經由平坦化製程暴露。可移除第一虛設閘極及第二虛設閘極中的各者（圖15的DG1及DG2）、襯墊氧化物層（圖15的20）以及第一半導體層（圖15的11）。自第一虛設閘極（圖15的DG1）移除的一部分可被稱作第一閘極溝槽GT1。另外，自其移除第二虛設閘極（圖15的DG2）的一部分可被稱作第二閘極溝槽GT2。
參考圖20及圖21，閘極絕緣層142可形成於自其移除第一虛設閘極及第二虛設閘極（圖15的DG1及DG2）、襯墊氧化物層（圖15的20）以及第一半導體層（圖15的11）中的各者的部分處。舉例而言，閘極絕緣層142可形成為保形的。
第一閘極電極G1可在自其移除第一虛設閘極（圖15的DG1）、襯墊氧化物層（圖15的20）以及犧牲層（圖15的11）中的各者的部分處形成於閘極絕緣層142上。第一閘極電極G1可包圍多個第一奈米片NW1。另外，第二閘極電極G2可在自其移除第二虛設閘極（圖15的DG2）、襯墊氧化物層（圖15的20）以及第一半導體層（圖15的11）中的各者的部分處形成於閘極絕緣層142上。第二閘極電極G2可包圍多個第二奈米片NW2。
可蝕刻閘極間隔件141、閘極絕緣層142、第一閘極電極G1以及第二閘極電極G2中的各者的上部部分的一部分。封蓋圖案143可形成於自其蝕刻閘極間隔件141、閘極絕緣層142、第一閘極電極G1以及第二閘極電極G2中的各者的上部部分的一部分的部分處。舉例而言，封蓋圖案143的上部表面可形成於與第一層間絕緣層150的上部表面相同的平面上，但實施例不限於此。
參考圖22，可形成藉由在豎直方向DR3上穿過第一層間絕緣層150、場絕緣層105、第一基底100以及犧牲層110而延伸至第二基底120中的穿孔溝槽160T。舉例而言，穿孔溝槽160T可在第二水平方向DR2上與源極/汲極區SD間隔開。此外，穿孔溝槽160T可形成於第一閘極電極G1與第二閘極電極G2之間。
參考圖23，可蝕刻犧牲層110的暴露於穿孔溝槽160T的一部分。可經由濕式蝕刻製程蝕刻犧牲層110的一部分。經由此蝕刻製程，第一凹槽R1及第二凹槽R2可形成於鄰近於穿孔溝槽160T的犧牲層110內部。
參考圖24，穿孔絕緣層165可沿著穿孔溝槽160T的側壁及底部表面形成。另外，穿孔絕緣層165可填充第一凹槽R1及第二凹槽R2中的各者的內部。舉例而言，穿孔絕緣層165可形成為保形的。在此情況下，穿孔絕緣層165的沿著穿孔溝槽160T的側壁及底部表面形成的一部分可被稱作穿孔絕緣層165的第一部分165_1。此外，穿孔絕緣層165的形成於第一凹槽R1及第二凹槽R2中的各者內部的一部分可被稱作穿孔絕緣層165的第二部分165_2。
包含穿孔障壁層161及穿孔填充層162的穿孔160可形成於穿孔溝槽160T內部的穿孔絕緣層165上。舉例而言，穿孔障壁層161可形成於穿孔溝槽160T內部的穿孔絕緣層165上。舉例而言，穿孔障壁層161可形成為保形的。穿孔填充層162可形成於穿孔溝槽160T內部的穿孔障壁層161上。穿孔填充層162可填充穿孔溝槽160T的內部。
參考圖25至圖27，分別連接至第一閘極電極G1及第二閘極電極G2的第一閘極接點CB1及第二閘極接點CB2可藉由在豎直方向DR3上穿過封蓋圖案143而形成。另外，連接至源極/汲極區SD的源極/汲極接點CA可藉由在豎直方向DR3上穿過第一層間絕緣層150而形成。矽化物層155可形成於源極/汲極區SD與源極/汲極接點CA之間。
舉例而言，源極/汲極接點CA亦可形成於自其蝕刻穿孔160及穿孔絕緣層165的各側壁的一部分的部分處。出於此原因，源極/汲極接點CA可與穿孔160接觸。此外，源極/汲極接點CA可在豎直方向DR3上與穿孔160重疊。
參考圖28至圖30，蝕刻終止層170及第二層間絕緣層175可依序形成於第一層間絕緣層150、封蓋圖案143、第一閘極接點CB1及第二閘極接點CB2、源極/汲極接點CA以及穿孔160中的各者的上部表面上。連接至第一閘極接點CB1及第二閘極接點CB2中的各者的第一通孔V1可藉由在豎直方向DR3上穿過第二層間絕緣層175及蝕刻終止層170而形成。另外，連接至源極/汲極接點CA的第二通孔V2可藉由在豎直方向DR3上穿過第二層間絕緣層175及蝕刻終止層170形成。
第三層間絕緣層180可形成於第二層間絕緣層175、第一通孔V1以及第二通孔V2中的各者的上部表面上。第一上部配線層191、第二上部配線層192以及第三上部配線層193可形成於第三層間絕緣層180內部。舉例而言，第一上部配線層191、第二上部配線層192以及第三上部配線層193可在第一水平方向DR1上彼此依序間隔開。舉例而言，第一上部配線層191、第二上部配線層192以及第三上部配線層193可在第二水平方向DR2上延伸。
第一上部配線層191可連接至第一閘極接點CB1上的第一通孔V1。第二上部配線層192可連接至源極/汲極接點CA上的第二通孔V2。第三上部配線層193可連接至第二閘極接點CB2上的第一通孔V1。
參考圖31，在圖28至圖30中所繪示的製造製程之後，可將上部部分及下部部分反轉。在反轉上部部分及下部部分的狀態下，下部配線溝槽130T可形成於第二基底120內部。下部配線溝槽130T可形成於在豎直方向DR3上與穿孔絕緣層165的第二部分165_2重疊的第二基底120內部。穿孔絕緣層165可經由下部配線溝槽130T暴露。
參考圖32，下部配線絕緣層135可形成於下部配線溝槽130T內部及第二基底120的經暴露表面上。舉例而言，下部配線絕緣層135可形成為保形的。
參考圖33，舉例而言，可藉由回蝕蝕刻製程移除下部配線絕緣層135的一部分。舉例而言，可經由回蝕蝕刻製程移除形成於穿孔絕緣層165的第一部分165_1的最上部表面及穿孔絕緣層165的第二部分165_2的上部表面上的下部配線絕緣層135。舉例而言，亦可移除穿孔絕緣層165的第二部分165_2的一部分。然而，舉例而言，形成於穿孔絕緣層165的第一部分165_1上的下部配線絕緣層135的一部分可以保留而不被蝕刻，但實施例不限於此。另外，可經由回蝕蝕刻製程移除形成於第二基底120的鄰近於下部配線溝槽130T的表面上的下部配線絕緣層135。
參考圖34，下部配線障壁層131及下部配線填充層132可依序形成於下部配線溝槽130T內部。因此，下部配線層130可形成於下部配線溝槽130T內部。在執行製造製程之後，圖2至圖5中所繪示的半導體元件可藉由上部部分與下部部分的反轉來製造。
在下文中，將參考圖35及圖36描述根據一些其他實施例的半導體元件。以下描述將基於與圖1至圖5中所繪示的半導體元件的差異。
圖35為示出根據一些其他實施例的半導體元件的橫截面視圖。圖36為示出圖35的區S2的放大視圖。
參考圖35及圖36，在根據一些其他實施例的半導體元件中，下部配線層230可安置於下部層間絕緣層285內部。下部層間絕緣層285可包含例如氧化矽、氮化矽、氮氧化矽或低介電常數材料中的至少一者。
舉例而言，下部層間絕緣層285可安置於犧牲層110的下部表面110b上。下部層間絕緣層285可與犧牲層110的下部表面110b接觸。穿孔絕緣層165的第二部分165_2的下部表面可與安置於下部配線溝槽230T的第一側壁230Ts1上的下部層間絕緣層285接觸。另外，穿孔絕緣層165的第二部分165_2的下部表面可與安置於下部配線溝槽230T的第二側壁230Ts2上的下部層間絕緣層285接觸。舉例而言，穿孔溝槽160T在第二水平方向DR2上鄰近於穿孔絕緣層165的第二部分165_2的寬度W22可小於穿孔絕緣層165的第二部分165_2在第二方向DR2上的寬度W1。
舉例而言，下部配線層230的至少一部分可安置於穿孔絕緣層165的第二部分165_2內部。下部配線層230的最上部表面230a可與穿孔絕緣層165的第二部分165_2接觸。此外，下部配線層230可與穿孔絕緣層165的第一部分165_1的最下部表面及穿孔160的最下部表面中的各者接觸。舉例而言，下部配線層230可與形成穿孔160的底部表面的穿孔障壁層161接觸。
舉例而言，下部配線層230的最上部表面230a可形成為低於穿孔絕緣層165的第二部分165_2的上部表面。亦即，下部配線層230的最上部表面230a可形成為低於犧牲層110的上部表面110a。此外，下部配線層230的最上部表面230a可形成為高於穿孔絕緣層165的第二部分165_2的下部表面。亦即，下部配線層230的最上部表面230a可形成為低於犧牲層110的下部表面110b。
舉例而言，下部配線層230可包含下部配線障壁層231及下部配線填充層232。下部配線障壁層231可沿著下部配線溝槽230T的側壁及上部表面安置。舉例而言，下部配線障壁層231可經安置為保形的。下部配線障壁層231可與下部層間絕緣層285接觸。下部配線填充層232可在下部配線溝槽230T內部安置於下部配線障壁層231上。下部配線填充層232可填充下部配線障壁層231上的下部配線溝槽230T的內部。
在下文中，將參考圖37至圖41描述製造圖35及圖36中所繪示的半導體元件的方法。以下描述將基於與圖6至圖34中所繪示的製造半導體元件的方法的差異。
參考圖37，在圖6至圖30中所繪示的製造製程之後，可將上部部分及下部部分反轉。在反轉上部部分及下部部分的狀態下，可移除第二基底（圖30的120）。因此，可暴露犧牲層110及穿孔絕緣層165中的各者。
參考圖38，下部層間絕緣層285可形成為覆蓋經暴露犧牲層110及經暴露穿孔絕緣層165。
參考圖39，下部配線溝槽230T可形成於下部層間絕緣層285內部。下部配線溝槽230T可形成於下部層間絕緣層285內部，所述下部層間絕緣層在豎直方向DR3上與穿孔絕緣層165的第二部分165_2重疊。穿孔絕緣層165可經由下部配線溝槽230T暴露。
參考圖40，舉例而言，可藉由回蝕蝕刻製程移除穿孔絕緣層165的一部分。舉例而言，可經由回蝕蝕刻製程移除形成於穿孔160上的穿孔絕緣層165，使得可暴露穿孔障壁層161。舉例而言，亦可移除穿孔絕緣層165的第二部分165_2。
參考圖41，下部配線障壁層231及下部配線填充層232可依序形成於下部配線溝槽230T內部。因此，下部配線層230可形成於下部配線溝槽230T內部。在執行製造製程之後，圖35及圖36中所繪示的半導體元件可藉由上部部分與下部部分的反轉來製造。
在下文中，將參考圖42及圖43描述根據一些其他實施例的半導體元件。以下描述將基於與圖1至圖5中所繪示的半導體元件的差異。
圖42為示出根據一些其他實施例的半導體元件的橫截面視圖。圖43為示出圖42的區S3的放大視圖。
參考圖42及圖43，在根據一些其他實施例的半導體元件中，下部配線層330可安置於下部層間絕緣層385內部。下部層間絕緣層385可包含例如氧化矽、氮化矽、氮氧化矽或低介電常數材料中的至少一者。
舉例而言，下部層間絕緣層385可安置於犧牲層110的下部表面110b上。下部層間絕緣層385可與犧牲層110的下部表面110b接觸。穿孔絕緣層165的第二部分165_2的下部表面可與安置於下部配線溝槽330T的第一側壁330Ts1上的下部層間絕緣層385接觸。另外，穿孔絕緣層165的第二部分165_2的下部表面可與安置於下部配線溝槽330T的第二側壁330Ts2上的下部層間絕緣層385接觸。舉例而言，穿孔溝槽160T在第二水平方向DR2上鄰近於穿孔絕緣層165的第二部分165_2的寬度W32可小於穿孔絕緣層165的第二部分165_2在第二方向DR2上的寬度W1。
舉例而言，下部配線層330的最上部表面330a可與穿孔絕緣層165的第二部分165_2接觸。下部配線層330的最上部表面330a可形成於與下部層間絕緣層385的上部表面相同的平面上。此外，下部配線層330可與穿孔絕緣層165的第一部分165_1的最下部表面及穿孔160的最下部表面中的各者接觸。舉例而言，下部配線層330可與穿孔障壁層161及穿孔填充層162中的各者接觸。
舉例而言，下部配線層330可包含下部配線障壁層331及下部配線填充層332。下部配線障壁層331可沿著下部配線溝槽330T的側壁及上部表面安置。舉例而言，下部配線障壁層331可經安置為保形的。下部配線障壁層331可與下部層間絕緣層385接觸。下部配線填充層332可在下部配線溝槽330T內部安置於下部配線障壁層331上。下部配線填充層332可填充下部配線障壁層331上的下部配線溝槽330T的內部。
在下文中，將參考圖44至圖49描述製造圖42及圖43中所繪示的半導體元件的方法。以下描述將基於與圖6至圖34中所繪示的製造半導體元件的方法的差異。
圖44至圖49為示出製造圖42及圖43中所繪示的半導體元件的方法的中間操作的視圖。
參考圖44，在圖6至圖30中所繪示的製造製程之後，可將上部部分及下部部分反轉。在反轉上部部分及下部部分的狀態下，可移除第二基底（圖30的120）。因此，可暴露犧牲層110及穿孔絕緣層165中的各者。
參考圖45，下部層間絕緣層385可形成為覆蓋經暴露犧牲層110及經暴露穿孔絕緣層165。
參考圖46，可藉由平坦化製程蝕刻下部層間絕緣層385的一部分及穿孔絕緣層165的一部分。舉例而言，亦可蝕刻形成於穿孔填充層162上的穿孔障壁層161。因此，可分別暴露穿孔絕緣層165的最上部表面、穿孔障壁層161的最上部表面以及穿孔填充層162的最上部表面。舉例而言，下部層間絕緣層385的一部分可保留於穿孔絕緣層165的第二部分165_2及犧牲層110上。
參考圖47，下部層間絕緣層385可另外形成於穿孔絕緣層165的最上部表面、穿孔障壁層161的最上部表面、穿孔填充層162的最上部表面以及剩餘下部層間絕緣層385上。
參考圖48，下部配線溝槽330T可形成於下部層間絕緣層385內部。下部配線溝槽330T可形成於下部層間絕緣層385內部，所述下部層間絕緣層在豎直方向DR3上與穿孔絕緣層165的第二部分165_2重疊。可經由下部配線溝槽330T分別暴露穿孔絕緣層165、穿孔障壁層161的最上部表面以及穿孔填充層162的最上部表面。
參考圖49，下部配線障壁層331及下部配線填充層332可依序形成於下部配線溝槽330T內部。因此，下部配線層330可形成於下部配線溝槽330T內部。在執行製造製程之後，圖42及圖43中所繪示的半導體元件可藉由上部部分與下部部分的反轉來製造。
在下文中，將參考圖50及圖51描述根據一些其他實施例的半導體元件。以下描述將基於與圖1至圖5中所繪示的半導體元件的差異。
圖50為示出根據一些其他實施例的半導體元件的示意性佈局圖。圖51為沿著圖50的線D-D'截取的橫截面視圖。
參考圖50及圖51，在根據一些其他實施例的半導體元件中，穿孔460可在第二水平方向DR2上與源極/汲極接點CA4間隔開。
舉例而言，穿孔溝槽460T可藉由在豎直方向DR3上穿過第一層間絕緣層150、場絕緣層105、第一基底100以及犧牲層110而延伸至第二基底120中。穿孔絕緣層465可沿著穿孔溝槽460T的側壁安置。亦即，穿孔絕緣層465的第一部分465_1可沿著穿孔溝槽460T的側壁安置。
舉例而言，穿孔460可在穿孔溝槽460T內部安置於穿孔絕緣層465上。穿孔460可包含安置於穿孔絕緣層465上的穿孔障壁層461及安置於穿孔障壁層461上的穿孔填充層462。
舉例而言，穿孔絕緣層465及穿孔460中的各者的上部表面可形成於與第一層間絕緣層150的上部表面相同的平面上。第三通孔V3可在豎直方向DR3上穿過第二層間絕緣層175及蝕刻終止層170。第三通孔V3可連接穿孔460與第二上部配線層192。
在下文中，將參考圖52描述根據一些其他實施例的半導體元件。以下描述將基於與圖1至圖5中所繪示的半導體元件的差異。
圖52為示出根據一些其他實施例的半導體元件的橫截面視圖。
參考圖52，在根據一些其他實施例的半導體元件中，穿孔560可在第二水平方向DR2上與源極/汲極接點CA4間隔開。
舉例而言，穿孔溝槽560T可藉由在豎直方向DR3上穿過第二層間絕緣層175、蝕刻終止層170、第一層間絕緣層150、場絕緣層105、第一基底100以及犧牲層110而延伸至第二基底120中。穿孔絕緣層565可沿著穿孔溝槽560T的側壁安置。亦即，穿孔絕緣層565的第一部分565_1可沿著穿孔溝槽560T的側壁安置。
舉例而言，穿孔560可在穿孔溝槽560T內部安置於穿孔絕緣層565上。穿孔560可包含安置於穿孔絕緣層565上的穿孔障壁層561及安置於穿孔障壁層561上的穿孔填充層562。
舉例而言，穿孔絕緣層565及穿孔560中的各者的上部表面可形成於與第二層間絕緣層175的上部表面相同的平面上。穿孔絕緣層565及穿孔560中的各者可與第二上部配線層192接觸。亦即，穿孔560可直接連接至第二上部配線層192。
雖然已具體地繪示及描述了實施例的各個態樣，但應理解，可在不脫離隨附申請專利範圍的精神及範疇的情況下在其中進行形式及細節方面的各種改變。
10:堆疊結構 11:第一半導體層 12:第二半導體層 20:襯墊氧化物層 100:第一基底 100a:第一表面 100b:第二表面 101:主動圖案 105:場絕緣層 110:犧牲層 110a:上部表面 110b:下部表面 120:第二基底 130、230、330:下部配線層 130a、230a、330a:最上部表面 130T、230T、330T:下部配線溝槽 130Ts1、230Ts1、330Ts1:第一側壁 130Ts2、230Ts2、330Ts2:第二側壁 131、231、331:下部配線障壁層 132、232、332:下部配線填充層 135:下部配線絕緣層 141:閘極間隔件 142:閘極絕緣層 143:封蓋圖案 150:第一層間絕緣層 155:矽化物層 160、460、560:穿孔 160T、460T、560T:穿孔溝槽 161、461、561:穿孔障壁層 162、462、562:穿孔填充層 165、465、565:穿孔絕緣層 165_1、465_1、565_1:第一部分 165_2、465_2、565_2:第二部分 170:蝕刻終止層 175:第二層間絕緣層 180:第三層間絕緣層 191:第一上部配線層 192:第二上部配線層 193:第三上部配線層 285、385:下部層間絕緣層 A-A'、B-B'、C-C'、D-D':線 CA、CA4:源極/汲極接點 CB1:第一閘極接點 CB2:第二閘極接點 DC1:第一虛設封蓋圖案 DC2:第二虛設封蓋圖案 DG1:第一虛設閘極 DG2:第二虛設閘極 DR1:第一水平方向 DR2:第二水平方向 DR3:豎直方向 G1:第一閘極電極 G2:第二閘極電極 GT1:第一閘極溝槽 GT2:第二閘極溝槽 NW1:第一奈米片 NW2:第二奈米片 R1:第一凹槽 R2:第二凹槽 S1、S2、S3:區 SD:源極/汲極區 SM:間隔件材料層 ST:源極/汲極溝槽 V1:第一通孔 V2:第二通孔 V3:第三通孔 W1、W2、W22、W32:寬度
以上及其他態樣及特徵將參考隨附圖式自實施例的以下描述而更顯而易見，在隨附圖式中； 圖1為示出根據一些實施例的半導體元件的示意性佈局圖。 圖2為沿著圖1的線A-A'截取的橫截面視圖。 圖3為沿著圖1的線B-B'截取的橫截面視圖。 圖4為沿著圖1的線C-C'截取的橫截面視圖。 圖5為示出圖4的區S1的放大視圖。 圖6至圖34為示出根據一些實施例的製造半導體元件的方法的中間操作的視圖。 圖35為示出根據一些其他實施例的半導體元件的橫截面視圖。 圖36為示出圖35的區S2的放大視圖。 圖37至圖41為示出根據一些實施例的製造半導體元件的方法的操作的視圖。 圖42為示出根據一些其他實施例的半導體元件的橫截面視圖。 圖43為示出圖42的區S3的放大視圖。 圖44至圖49為示出根據一些實施例的製造半導體元件的方法的操作的視圖。 圖50為示出根據一些其他實施例的半導體元件的示意性佈局圖。 圖51為沿著圖50的線D-D'截取的橫截面視圖。 圖52為示出根據一些其他實施例的半導體元件的橫截面視圖。
100:第一基底
100a:第一表面
100b:第二表面
101:主動圖案
105:場絕緣層
110:犧牲層
120:第二基底
130:下部配線層
130T:下部配線溝槽
131:下部配線障壁層
132:下部配線填充層
135:下部配線絕緣層
150:第一層間絕緣層
155:矽化物層
160:穿孔
160T:穿孔溝槽
161:穿孔障壁層
162:穿孔填充層
165:穿孔絕緣層
165_1:第一部分
165_2:第二部分
170:蝕刻終止層
175:第二層間絕緣層
192:第二上部配線層
CA:源極/汲極接點
C-C':線
DR1:第一水平方向
DR2:第二水平方向
DR3:豎直方向
S1:區
SD:源極/汲極區
V2:第二通孔

Claims (20)

  1. 一種半導體元件，包括： 第一基底，包括第一表面及與所述第一表面相對的第二表面； 主動圖案，在第一水平方向上在所述第一基底的所述第一表面上延伸； 閘極電極，在不同於所述第一水平方向的第二水平方向上在所述主動圖案上延伸； 源極/汲極區，位於所述主動圖案上的所述閘極電極的至少一側上； 第一層間絕緣層，位於所述源極/汲極區上； 犧牲層，位於所述第一基底的所述第二表面上； 下部配線層，位於所述犧牲層的下部表面上； 穿孔溝槽，藉由在豎直方向上穿過所述第一層間絕緣層及所述犧牲層而延伸至所述下部配線層； 穿孔，位於所述穿孔溝槽內部且連接至所述下部配線層； 凹槽，位於所述犧牲層內部且在所述第二水平方向上自所述穿孔溝槽的側壁突出；以及 穿孔絕緣層，包括沿著所述穿孔溝槽的所述側壁延伸的第一部分及所述凹槽中的第二部分， 其中所述穿孔絕緣層的所述第二部分與所述下部配線層的最上部表面接觸。
  2. 如請求項1所述的半導體元件，其中所述下部配線層的所述最上部表面低於所述犧牲層的上部表面。
  3. 如請求項1所述的半導體元件，其中所述穿孔絕緣層的與所述犧牲層接觸的所述第二部分的側壁在所述第二水平方向上延伸超過所述下部配線層的側壁。
  4. 如請求項1所述的半導體元件，其中所述穿孔的上部表面及所述第一層間絕緣層的上部表面設置於共用平面上。
  5. 如請求項1所述的半導體元件，更包括包圍所述犧牲層的所述下部表面上的所述下部配線層的側壁的第二基底，所述第二基底包括矽（Si）。
  6. 如請求項5所述的半導體元件，更包括所述下部配線層與所述第二基底之間的下部配線絕緣層。
  7. 如請求項6所述的半導體元件，其中所述下部配線絕緣層的至少一部分位於所述穿孔絕緣層的所述第一部分與所述下部配線層之間。
  8. 如請求項1所述的半導體元件，更包括包圍所述犧牲層的所述下部表面上的所述下部配線層的側壁的下部層間絕緣層。
  9. 如請求項1所述的半導體元件，其中所述下部配線層的所述最上部表面高於所述犧牲層的所述下部表面。
  10. 如請求項1所述的半導體元件，更包括所述第一層間絕緣層內部的源極/汲極接點， 其中所述源極/汲極接點連接至所述源極/汲極區，以及 其中所述源極/汲極接點與所述穿孔接觸。
  11. 如請求項1所述的半導體元件，更包括延伸至所述第一層間絕緣層中的源極/汲極接點， 其中所述源極/汲極接點連接至所述源極/汲極區，以及 其中所述源極/汲極接點在所述第二水平方向上與所述穿孔間隔開。
  12. 如請求項1所述的半導體元件，更包括： 蝕刻終止層，位於所述第一層間絕緣層上； 第二層間絕緣層，位於所述蝕刻終止層上； 第三層間絕緣層，位於所述第二層間絕緣層上；以及 上部配線層，位於所述第三層間絕緣層內部， 其中所述穿孔連接至所述上部配線層且在所述豎直方向上穿過所述蝕刻終止層及所述第二層間絕緣層。
  13. 一種半導體元件，包括： 第一基底，包括第一表面及與所述第一表面相對的第二表面； 主動圖案，在第一水平方向上在所述第一基底的所述第一表面上延伸； 閘極電極，在不同於所述第一水平方向的第二水平方向上在所述主動圖案上延伸； 層間絕緣層，包圍所述閘極電極的側壁； 犧牲層，位於所述第一基底的所述第二表面上； 下部配線溝槽，位於所述犧牲層的下部表面上； 下部配線層，位於所述下部配線溝槽內部且與所述犧牲層間隔開； 穿孔，連接至所述下部配線層且在豎直方向上穿過所述層間絕緣層及所述犧牲層；以及 穿孔絕緣層，包括沿著所述穿孔的側壁延伸的第一部分及在所述第二水平方向上自所述第一部分突出的第二部分， 其中所述穿孔絕緣層的所述第二部分的下部表面及所述犧牲層的所述下部表面設置於第一共用平面上，且所述穿孔絕緣層的所述第二部分的上部表面及所述犧牲層的上部表面設置於第二共用平面上，以及 其中所述穿孔絕緣層的所述第二部分與所述下部配線層的最上部表面接觸。
  14. 如請求項13所述的半導體元件，其中所述下部配線層的所述最上部表面低於所述犧牲層的所述上部表面。
  15. 如請求項13所述的半導體元件，更包括包圍所述犧牲層的所述下部表面上的所述下部配線層的側壁的第二基底，所述第二基底包括矽（Si）。
  16. 如請求項13所述的半導體元件，更包括包圍所述犧牲層的所述下部表面上的所述下部配線層的側壁的下部層間絕緣層。
  17. 如請求項13所述的半導體元件，更包括： 源極/汲極區，位於所述主動圖案上的所述閘極電極的至少一側上；以及 源極/汲極接點，位於所述層間絕緣層內部， 其中所述源極/汲極接點連接至所述源極/汲極區，以及 其中所述源極/汲極接點與所述穿孔接觸。
  18. 如請求項13所述的半導體元件，更包括： 源極/汲極區，位於所述主動圖案上的所述閘極電極的至少一側上；以及 源極/汲極接點，位於所述層間絕緣層內部， 其中所述源極/汲極接點連接至所述源極/汲極區，以及 其中所述源極/汲極接點在所述第二水平方向上與所述穿孔間隔開。
  19. 如請求項13所述的半導體元件，其中所述犧牲層包括矽鍺（SiGe）。
  20. 一種半導體元件，包括： 第一基底，包括第一表面及與所述第一表面相對的第二表面； 主動圖案，在第一水平方向上在所述第一基底的所述第一表面上延伸； 多個奈米片，在豎直方向上在所述主動圖案上彼此間隔開； 閘極電極，在不同於所述第一水平方向的第二水平方向上在所述主動圖案上延伸，所述閘極電極包圍所述多個奈米片； 源極/汲極區，位於所述主動圖案上的所述閘極電極的至少一側上； 第一層間絕緣層，位於所述源極/汲極區上； 犧牲層，位於所述第一基底的所述第二表面上，所述犧牲層包括矽鍺（SiGe）； 第二基底，位於所述犧牲層的下部表面上，所述第二基底包括矽（Si）； 下部配線層，位於所述第二基底內部； 下部配線絕緣層，位於所述下部配線層與所述第二基底之間； 穿孔溝槽，在所述豎直方向上延伸穿過所述第一層間絕緣層及所述犧牲層至所述下部配線層； 穿孔，位於所述穿孔溝槽內部且連接至所述下部配線層； 源極/汲極接點，位於所述第一層間絕緣層內部，所述源極/汲極接點連接至所述源極/汲極區，且所述源極/汲極接點與所述穿孔接觸； 凹槽，位於所述犧牲層內部，所述凹槽在所述第二水平方向上自所述穿孔溝槽的側壁突出；以及 穿孔絕緣層，包括沿著所述穿孔溝槽的所述側壁的第一部分及所述凹槽內部的第二部分， 其中所述穿孔絕緣層的所述第二部分與所述下部配線層的最上部表面接觸，以及 其中所述下部配線層的所述最上部表面低於所述犧牲層的上部表面。
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