TW202228247A - 半導體記憶體裝置 - Google Patents

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柳民泰
嚴祥訓
李基碩
李玟洙
李元錫
趙珉熙
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種藉由改良界面特性同時減少漏電流來改良效能的半導體記憶體裝置。半導體記憶體裝置包含：導電線，位於基底上；第一層間絕緣層，暴露導電線且在基底上界定通道溝渠；通道層，沿著通道溝渠的底部表面及側表面延伸；第一閘極電極及第二閘極電極，在通道溝渠中彼此間隔開；第一閘極絕緣層，位於通道層與第一閘極電極之間；以及第二閘極絕緣層，位於通道層與第二閘極電極之間。通道層包含依序堆疊於導電線上的第一氧化物半導體層及第二氧化物半導體層。第一氧化物半導體層具有比第二氧化物半導體層更大的結晶度。

Description

半導體記憶體裝置
一些實例實施例是關於一種半導體記憶體裝置及其製造方法。更特定言之，一些實例實施例是關於一種包含豎直通道電晶體（vertical channel transistor；VCT）的半導體記憶體裝置及/或其製造方法。 相關申請案的交叉引用
本申請案主張2021年1月13日在韓國智慧財產局申請的韓國專利申請案第10-2021-0004360號的優先權，所述申請案的內容以全文引用的方式併入本文中。
為了滿足對優良效能及/或廉價價格的消費者需求，需要提高半導體記憶體裝置的整合密度。在半導體記憶體裝置中，由於半導體記憶體裝置的整合密度是判定產品價格的重要因素，因此提高的整合密度是尤其期望的。
在二維或平面半導體記憶體裝置的情況下，整合密度主要由單元記憶胞所佔據的面積判定，且因此整合密度極大地受精細圖案形成技術的水準影響。然而，由於高價設備用於圖案的小型化，因此二維半導體記憶體裝置的整合密度已提高但仍受到限制。因此，已提出包含其中通道在豎直方向上延伸的豎直通道電晶體的半導體記憶體裝置。
一些實例實施例提供一種藉由改良界面特性同時減少漏電流來改良效能的半導體記憶體裝置。
一些實例實施例亦提供一種用於製造具有改良效能的半導體記憶體裝置的方法。
然而，實例實施例的態樣不限於本文中所闡述的態樣。藉由參考下文給出的本揭露的詳細描述，實例實施例的以上及其他態樣對於在實例實施例涉及的領域中具有通常知識者將變得更顯而易見。
根據一些實例實施例，提供一種半導體記憶體裝置，包括：導電線，位於基底上且在第一方向上延伸；第一層間絕緣層，位於基底上，所述第一層間絕緣層暴露導電線的至少一部分且界定在與第一方向交叉的第二方向上延伸的通道溝渠；通道層，沿著通道溝渠的底部表面且沿著通道溝渠的側表面延伸；第一閘極電極及第二閘極電極，在第一方向上彼此間隔開且在第二方向上延伸，所述第一閘極電極及所述第二閘極電極位於通道溝渠中；第一閘極絕緣層，位於通道層與第一閘極電極之間；以及第二閘極絕緣層，位於通道層與第二閘極電極之間。通道層包含依序堆疊於導電線上的第一氧化物半導體層及第二氧化物半導體層，且第一氧化物半導體層具有比第二氧化物半導體層更大的結晶度。
根據一些實例實施例，提供一種半導體記憶體裝置，包括：導電線，位於基底上且在第一方向上延伸；第一層間絕緣層，位於基底上，所述第一層間絕緣層暴露導電線的至少一部分且包含在與第一方向交叉的第二方向上延伸的通道溝渠；通道層，沿著通道溝渠的底部表面且沿著通道溝渠的側表面延伸；第一閘極電極，位於通道溝渠中，所述第一閘極電極在第二方向上延伸；以及第一閘極絕緣層，位於通道層與第一閘極電極之間。通道層包含依序堆疊於導電線上的第一氧化物半導體層及第二氧化物半導體層，第一氧化物半導體層具有比第二氧化物半導體層更大的結晶度，第一閘極絕緣層包含依序堆疊於通道層上的第一介電層及第二介電層，且第二介電層具有比第一介電層更高的介電常數。
根據一些實例實施例，提供一種半導體記憶體裝置，包括：位元線，位於基底上且在第一方向上延伸；第一層間絕緣層，位於基底上，所述第一層間絕緣層暴露位元線的至少一部分且包含在與第一方向交叉的第二方向上延伸的通道溝渠；通道層，沿著通道溝渠的底部表面且沿著通道溝渠的側表面延伸；第一字元線及第二字元線，在第一方向上彼此間隔開且在第二方向上延伸，所述第一字元線及所述第二字元線位於通道溝渠中；第一閘極絕緣層，位於通道層與第一字元線之間；第二閘極絕緣層，位於通道層與第二字元線之間；第一電容器結構，位於第一層間絕緣層上且連接至通道層的鄰近於第一字元線的一端；以及第二電容器結構，位於第一層間絕緣層上且連接至通道層的鄰近於第二字元線的另一端。通道層包含依序堆疊於位元線上的第一氧化物半導體層及第二氧化物半導體層，且第一氧化物半導體層具有比第二氧化物半導體層更大的結晶度。
根據一些實例實施例，提供一種半導體記憶體裝置，包括：導電線，位於基底上且在第一方向上延伸；第一層間絕緣層，位於基底上且暴露導電線的至少一部分並界定在第二方向上延伸的通道溝渠，所述第二方向與第一方向交叉；通道層，沿著通道溝渠的底部表面且沿著通道溝渠的側表面延伸，所述通道層包含氧化物半導體；第一閘極電極及第二閘極電極，在第一方向上彼此間隔開且分別在第二方向上延伸，所述第一閘極電極及所述第二閘極電極位於通道溝渠中；第一閘極絕緣層，位於通道層與第一閘極電極之間；以及第二閘極絕緣層，位於通道層與第二閘極電極之間。第一閘極絕緣層及第二閘極絕緣層中的每一者包含依序堆疊於通道層上的第一介電層及第二介電層，且第二介電層具有比第一介電層更高的介電常數。
根據一些實例實施例，提供一種用於製造半導體記憶體裝置的方法，包括：在基底上形成在第一方向上延伸的導電線；在基底上形成第一層間絕緣層，所述第一層間絕緣層暴露導電線的至少一部分且界定在與第一方向交叉的第二方向上延伸的通道溝渠；形成沿著通道溝渠的底部表面且沿著通道溝渠的側表面延伸的通道層；在通道層上形成初步閘極絕緣層，所述初步閘極絕緣層沿著通道層延伸；在閘極絕緣層上形成初步閘極電極層，所述初步閘極電極層沿著初步閘極絕緣層延伸；以及切割初步閘極電極層以形成在第一方向上彼此間隔開的第一閘極電極及第二閘極電極。通道層的形成包括將第一氧化物半導體層及第二氧化物半導體層依序堆疊於導電線上，且第一氧化物半導體層具有比第二氧化物半導體層更大的結晶度。
在下文中，將參考圖1至圖10描述根據實例實施例的半導體記憶體裝置。
圖1為示出根據一些實例實施例的半導體記憶體裝置的佈局圖。圖2為沿著圖1的線A-A及線B-B截取的橫截面視圖。圖3為示出圖2的區域R1的放大視圖。圖4為沿著圖1的線C-C及線D-D截取的橫截面視圖。
參考圖1至圖4，根據一些實例實施例的半導體記憶體裝置包含基底100、導電線120、第一層間絕緣層112、通道層130以及閘極電極150A及閘極電極150B、閘極絕緣層140A及閘極絕緣層140B、填充絕緣層114、著陸墊160A及著陸墊160B以及電容器結構170A及電容器結構170B。
基底100可具有其中堆疊有基礎基底及異質或均勻磊晶層的結構，但實例實施例不限於此。基底100可為或可包含矽基底、砷化鎵基底、矽鍺基底或絕緣層上矽（silicon-on-insulator；SOI）基底。舉例而言，在下文中，假設基底100為矽基底。基底可為單晶，及/或可輕度摻雜有雜質；然而，實例實施例不限於此。
導電線120可形成於基底100上或直接形成於基底100上。舉例而言，下部絕緣層110可形成於基底100上，且導電線120可安置於下部絕緣層110上。導電線120可在第一方向X上伸長/可在第一方向X上延伸。多個導電線120中的每一者可在第一方向X上延伸，且可在與第一方向X交叉的第二方向Y上以相等間隔間隔開。下部絕緣層110可形成為填充導電線120之間的空間。在一些實例實施例中，下部絕緣層110的頂部表面可安置於與導電線120的頂部表面相同的層級處。舉例而言，下部絕緣層110可與導電線120平面。導電線120可充當根據一些實例實施例的半導體記憶體裝置的位元線或行線。
導電線120可包含摻雜多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，導電線120可包含摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合，但不限於此。替代地或另外，導電線120可包含二維（two-dimensional；2D）半導體材料。2D半導體材料可包含例如石墨烯、碳奈米管或其組合。導電線120可包含上文所描述的導電材料的單個層或多個層。
第一層間絕緣層112可形成於基底100上或直接形成於基底100上。舉例而言，第一層間絕緣層112可安置於下部絕緣層110的頂部表面上。第一層間絕緣層112可包含或可界定第一通道溝渠112t1及第二通道溝渠112t2。第一通道溝渠112t1及第二通道溝渠112t2可在第二方向Y上交替地安置。第一通道溝渠112t1及第二通道溝渠112t2彼此連接。彼此連接的第一通道溝渠112t1及第二通道溝渠112t2可在第二方向上延伸或在第二方向Y上伸長。
多個第一通道溝渠112t1中的每一者可在第二方向Y上延伸，且可在第一方向X上以相等間隔間隔開。第一通道溝渠112t1可暴露導電線120的一部分。舉例而言，第一通道溝渠112t1的底部表面可暴露導電線120的頂部表面的一部分。在一些實例實施例中，第一層間絕緣層112中的每一者可在第二方向Y上延伸，且可形成藉由第一通道溝渠112t1及第二通道溝渠112t2彼此間隔開的多個絕緣圖案。彼此連接的第一通道溝渠112t1及第二通道溝渠112t2可定位於在第一方向X上彼此鄰近的絕緣圖案之間。
相較於第一層間絕緣層112的由第一通道溝渠112t1界定的側表面，第一層間絕緣層112的由第二通道溝渠112t2界定的側表面可在第一方向X上凸起更多。因此，由第一通道溝渠112t1界定的第一層間絕緣層112的寬度W11可大於由第二通道溝渠112t2界定的第一層間絕緣層112的寬度W12。此可歸因於用於形成稍後將描述的分離溝渠130t的蝕刻製程的特性。然而，此僅為實例，且由第一通道溝渠112t1界定的第一層間絕緣層112的寬度W11可與由第二通道溝渠112t2界定的第一層間絕緣層112的寬度W12相同或小於所述寬度W12。
第一層間絕緣層112可包含例如氧化矽、氮氧化矽、氮化矽以及具有低於氧化矽的介電常數的低k材料中的至少一者，但不限於此。低k材料可包含例如可流動氧化物（flowable oxide；FOX）、東燃矽氮烷（tonen silazene；TOSZ）、未經摻雜矽玻璃（undoped silicate glass；USG）、硼矽酸鹽玻璃（borosilicate glass；BSG）、磷矽酸鹽玻璃（phosphosilicate glass；PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass；BPSG）、電漿增強型四乙基正矽酸鹽（plasma enhanced tetra ethyl ortho silicate；PETEOS）、氟化物矽酸鹽玻璃（fluoride silicate glass；FSG）、碳摻雜氧化矽（carbon-doped silicon oxide；CDO）、乾凝膠、氣凝膠、氟化非晶碳、有機矽玻璃（organo silicate glass；OSG）、聚對二甲苯、雙苯并環丁烯（bis-benzocyclobutene；BCB）、SiLK、聚醯亞胺、多孔聚合材料以及其組合中的至少一者，但實例實施例不限於此。
通道層130可形成於第一層間絕緣層112中。通道層130可沿著第一通道溝渠112t1的剖面延伸。舉例而言，通道層130可沿著第一通道溝渠112t1的底部表面及側表面共形地延伸。舉例而言，在與第二方向Y交叉的橫截面中，通道層130可具有「U」形狀。多個通道層130可藉由絕緣圖案彼此間隔開，且可沿著第一方向X配置，所述絕緣圖案藉由第一層間絕緣層112形成。由於第一通道溝渠112t1可暴露導電線120，因此通道層130可連接至導電線120。舉例而言，通道層130的沿著第一通道溝渠112t1的底部表面延伸的一部分可與導電線120的頂部表面接觸或直接接觸。
分離溝渠130t可界定於在第二方向Y上鄰近的通道層130之間。分離溝渠130t可在第一方向X上延伸，且可切割在第一通道溝渠112t1內在第二方向Y上延伸的通道層130。因此，多個通道層130可在第一方向X及第二方向Y上彼此間隔開，且可以矩陣形式，例如以矩形陣列形式配置。
在根據一些實例實施例的半導體記憶體裝置中，通道層130可包含沿著豎直方向（例如，與第一方向X及第二方向Y交叉的第三方向Z）配置的第一源極/汲極區及第二源極/汲極區。舉例而言，通道層130的下部部分可充當第一源極/汲極區且可連接至導電線120，通道層130的上部部分可充當第二源極/汲極區且可連接至著陸墊160A或著陸墊160B，且通道層130的在第一源極/汲極區與第二源極/汲極區之間的一部分可充當通道區且可由閘極電極150A或閘極電極150B控制。
在一些實例實施例中，通道層130可包含氧化物半導體材料。氧化物半導體材料可包含例如氧化銦鎵鋅（In xGa yZn zO，IGZO）、氧化銦鎵矽（In xGa ySi zO，IGSO）、氧化銦錫鋅（In xSn yZn zO，ITZO）、氧化銦鎵錫（In xGa ySn zO，IGTO）、氧化銦鋅（In xZn yO，IZO）、氧化鋅（Zn xO，ZnO）、氧化鋅錫（Zn xSn yO，ZTO）、氮氧化鋅（Zn xO yN，ZnON）、氧化鋯鋅錫（Zr xZn ySn zO，ZZTO）、氧化錫（Sn xO，SnO）、氧化鉿銦鋅（Hf xIn yZn zO，HIZO）、氧化鎵鋅錫（Ga xZn ySn zO，GZTO）、氧化鋁鋅錫（Al xZn ySn zO，AZTO）、氧化鐿鎵鋅（Yb xGa yZn zO，YGZO）、氧化銦鎵（In xGa yO，IGO）或其組合。替代地或另外，通道層130可包含2D半導體材料。2D半導體材料可包含例如石墨烯、碳奈米管或其組合。通道層130可包含上文所描述的氧化物半導體材料的單個層或多個層。
在一些實例實施例中，通道層130可具有大於矽（Si）的帶隙能量的帶隙能量。舉例而言，通道層130可具有約1.5電子伏特至5.6電子伏特的帶隙能量。在一些實例實施例中，通道層130可具有約2.0電子伏特至4.0電子伏特的帶隙能量。通道層130可為或具有例如多晶及/或非晶形的相位，但實例實施例不限於此。作為另一實例，通道層130可為單晶。通道層130可摻雜有雜質，諸如硼、碳、磷或砷中的至少一者；然而，實例實施例不限於此。替代地，通道層130可為未摻雜的。
在一些實例實施例中，通道層130可包含依序堆疊於導電線120上的第一氧化物半導體層132及第二氧化物半導體層134。舉例而言，第一氧化物半導體層132可沿著第一通道溝渠112t1的底部表面及側表面共形地延伸或沿著第一通道溝渠112t1的底部表面及側表面直接延伸。第一氧化物半導體層132的沿著第一通道溝渠112t1的底部表面延伸的一部分可與導電線120的頂部表面接觸或直接接觸。第二氧化物半導體層134可形成於第一氧化物半導體層132上。第二氧化物半導體層134可沿著第一氧化物半導體層132共形地延伸。
儘管僅示出第一氧化物半導體層132的厚度TH11與第二氧化物半導體層134的厚度TH12相同，但此僅為實例。不同於所示出實例，第一氧化物半導體層132的厚度TH11可小於或大於第二氧化物半導體層134的厚度TH12。
第一氧化物半導體層132及第二氧化物半導體層134中的每一者可包含氧化物半導體材料。在一些實例實施例中，第一氧化物半導體層132及第二氧化物半導體層134中的每一者可包含包含銦（In）的氧化物半導體材料。舉例而言，第一氧化物半導體層132及第二氧化物半導體層134中的每一者可包含IGZO、IGSO、ITZO、IGTO、IZO、HIZO、IGO以及其組合中的至少一者。
在一些實例實施例中，第一氧化物半導體層132可具有比第二氧化物半導體層134更大的結晶度。此處，結晶度意謂晶體部分的質量（或體積）與包含晶體部分的材料的總質量（或體積）的比率。舉例而言，形成於第一氧化物半導體層132中的晶體部分的比率可大於形成於第二氧化物半導體層134中的晶體部分的比率。舉例而言，第一氧化物半導體層132可包含結晶或半結晶氧化物半導體材料，且第二氧化物半導體層134可包含非晶形氧化物半導體材料。舉例而言，第一氧化物半導體層132可包含尖晶石IGZO及c軸對準結晶的IGZO（c-axis aligned crystalline IGZO；CAAC IGZO）中的至少一者。舉例而言，第二氧化物半導體層134可包含非晶形IGZO、非晶形ITO以及非晶形IGTO中的至少一者。結晶度可利用適當的分析技術量測，所述分析技術諸如但不限於透射電子顯微鏡（transmission electron microscope；TEM）微克影像及/或x射線繞射（x-ray diffraction；XRD）技術；然而，實例實施例不限於此。
閘極電極150A及閘極電極150B可形成於第一通道溝渠112t1及第二通道溝渠112t2中。閘極電極150A及閘極電極150B中的每一者可在第二方向Y上伸長且延伸以與導電線120交叉。在一些實例實施例中，閘極電極150A及閘極電極150B可包含在第一方向X上彼此間隔開的第一閘極電極150A及第二閘極電極150B。第一閘極電極150A及第二閘極電極150B可在第一通道溝渠112t1及第二通道溝渠112t2中面向彼此。舉例而言，第一通道溝渠112t1可包含在第一方向X上面向的第一側表面及第二側表面。第一閘極電極150A可沿著第一通道溝渠112t1的第一側表面延伸，且第二閘極電極150B可沿著第一通道溝渠112t1的第二側表面延伸。在此情況下，可實施每一個通道層130的兩個電晶體結構。第一閘極電極150A可充當根據一些實例實施例的半導體記憶體裝置的第一字元線或列線，且第二閘極電極150B可充當根據一些實例實施例的半導體記憶體裝置的第二字元線。
閘極電極150A及閘極電極150B中的每一者可包含摻雜多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，閘極電極150A及閘極電極150B中的每一者可包含摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合，但實例實施例不限於此。
閘極絕緣層140A及閘極絕緣層140B可***於通道層130與閘極電極150A及閘極電極150B之間。舉例而言，閘極絕緣層140A及閘極絕緣層140B可沿著通道層130共形地延伸。替代地或另外，閘極絕緣層140A及閘極絕緣層140B可沿著閘極電極150A及閘極電極150B的底部表面及側表面延伸。舉例而言，在與第二方向Y交叉的橫截面中，閘極絕緣層140A及閘極絕緣層140B中的每一者可具有「L」形狀。
在一些實例實施例中，閘極絕緣層140A及閘極絕緣層140B可包含在第一方向X上彼此間隔開的第一閘極絕緣層140A及第二閘極絕緣層140B。第一閘極絕緣層140A可***於通道層130與第一閘極電極150A之間，且第二閘極絕緣層140B可***於通道層130與第二閘極電極150B之間。第一閘極絕緣層140A及第二閘極絕緣層140B可在第一通道溝渠112t1中面向彼此。舉例而言，第一閘極絕緣層140A可沿著第一通道溝渠112t1的第一側表面延伸，且第二閘極絕緣層140B可沿著第一通道溝渠112t1的第二側表面延伸。
在一些實例實施例中，閘極絕緣層140A及閘極絕緣層140B中的每一者的一端可在對應閘極電極150A及閘極電極150B的側表面上對準。舉例而言，第一閘極絕緣層140A的沿著第一閘極電極150A的底部表面延伸的一端（例如底端）可在第一閘極電極150A的面向第二閘極電極150B的側表面上對準。另外，舉例而言，第二閘極絕緣層140B的沿著第二閘極電極150B的底部表面延伸的一端（例如底端）可在第二閘極電極150B的面向第一閘極電極150A的側表面上對準。此可歸因於用於形成閘極電極150A及閘極電極150B以及閘極絕緣層140A及閘極絕緣層140B的蝕刻製程的特性。
閘極絕緣層140A及閘極絕緣層140B中的每一者可包含氧化矽、氮氧化矽、具有比氧化矽更高的介電常數的高k材料，或其組合。高k材料可包含例如氧化鉿（HfO 2）、氧化鉿矽（HfSiO）、氮氧化鉿矽（HfSiON）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、氧化鉿鋯（HfZrO）、氧化鋯（ZrO 2）、氧化鋁（Al 2O 3）或其組合，但實例實施例不限於此。
在一些實例實施例中，第一閘極絕緣層140A的厚度TH21可與第二閘極絕緣層140B的厚度TH22相同，且第一閘極電極150A的厚度TH31可與第二閘極電極150B的厚度TH32相同。如本文中所使用的術語「相同」不僅意謂完全相同且亦包含可歸因於製程裕度及/或類似者而出現的細微差異。
在一些實例實施例中，第一閘極絕緣層140A及第二閘極絕緣層140B可形成於相同層級處，且第一閘極電極150A及第二閘極電極150B可形成於相同層級處。如本文中所使用的術語「形成於相同層級處」意謂藉由相同製作或製造製程形成。舉例而言，第一閘極絕緣層140A及第二閘極絕緣層140B可具有相同材料組成物，且第一閘極電極150A及第二閘極電極150B可具有相同材料組成物。
填充絕緣層114可形成於第一通道溝渠112t1及第二通道溝渠112t2中。填充絕緣層114可填充在通道層130、閘極絕緣層140A及閘極絕緣層140B以及閘極電極150A及閘極電極150B形成之後剩餘的第一通道溝渠112t1及第二通道溝渠112t2。替代地或另外，填充絕緣層114可填充界定於在第二方向Y上彼此鄰近的通道層130之間的分離溝渠130t。為描述簡單起見，省略圖1中填充絕緣層114的圖示。
填充絕緣層114可包含例如氧化矽、氮氧化矽、氮化矽以及具有低於氧化矽的介電常數的低k材料中的至少一者，但實例實施例不限於此。
著陸墊160A及著陸墊160B可形成於第一層間絕緣層112及填充絕緣層114上。著陸墊160A及著陸墊160B可連接至或直接連接至通道層130。舉例而言，第二層間絕緣層116可形成於第一層間絕緣層112及填充絕緣層114上。著陸墊160A及著陸墊160B可穿透第二層間絕緣層116，且可連接至通道層130的上部部分。在一些實例實施例中，第二層間絕緣層116的頂部表面可安置於與著陸墊160A及著陸墊160B的頂部表面相同的層級處。
在一些實例實施例中，著陸墊160A及著陸墊160B中的每一者可安置為在豎直方向（例如第三方向Z）上與通道層130的至少一部分重疊。多個著陸墊160A及著陸墊160B可在第一方向X及第二方向Y上彼此間隔開，且可以矩陣形式配置。然而，此僅為實例，且多個著陸墊160A及著陸墊160B只要連接至通道層130，則其可以各種其他形式配置，諸如蜂巢形式或規則六邊形式。
在一些實例實施例中，著陸墊160A及著陸墊160B可包含在第一方向X上彼此間隔開的第一著陸墊160A及第二著陸墊160B。第一著陸墊160A可與通道層130的鄰近於第一閘極電極150A的一端接觸，且第二著陸墊160B可與通道層130的鄰近於第二閘極電極150B的另一端接觸。儘管僅示出第一著陸墊160A在第三方向Z上與第一閘極電極150A重疊，且第二著陸墊160B在第三方向Z上與第二閘極電極150B重疊，但此僅為實例。只要第一著陸墊160A及第二著陸墊160B中的每一者連接至通道層130，則第一著陸墊160A及第二著陸墊160B的安置可能不同。
在一些實例實施例中，著陸墊160A及著陸墊160B中的每一者可與通道層130的側表面的至少一部分接觸或直接接觸。在此情況下，可增加著陸墊160A及著陸墊160B中的每一者與通道層130之間的接觸區域，使得可降低界面電阻及/或可提高半導體裝置的操作速度。舉例而言，如所示出，著陸墊160A及著陸墊160B中的每一者可與第一氧化物半導體層132的側表面及第二氧化物半導體層134的頂部表面接觸。
著陸墊160A及著陸墊160B中的每一者可包含摻雜多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，著陸墊160A及著陸墊160B中的每一者可包含摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合，但實例實施例不限於此。
電容器結構170A及電容器結構170B可形成於著陸墊160A及著陸墊160B上。電容器結構170A及電容器結構170B可配置為對應於著陸墊160A及著陸墊160B。著陸墊160A及著陸墊160B可電連接通道層130與電容器結構170A及電容器結構170B。電容器結構170A及電容器結構170B中的每一者可包含下部電極172A及下部電極172B、電容器介電層174以及上部電極176。電容器結構170A及電容器結構170B可使用在下部電極172A及下部電極172B與上部電極176之間產生的電位差將電荷儲存於電容器介電層174中。儘管電容器結構170A及電容器結構170B可操作為線性電容器，但實例實施例不限於此。舉例而言，電容器結構170A及電容器結構170B可非線性地操作，及/或可操作為磁滯結構及/或憶阻器結構。
下部電極172A及下部電極172B可電連接至著陸墊160A及著陸墊160B。下部電極172A及下部電極172B中的每一者可具有在豎直方向（例如第三方向Z）上延伸的柱形狀，但實例實施例不限於此。在一些實例實施例中，下部電極172A及下部電極172B可安置為在豎直方向（例如第三方向Z）上與著陸墊160A及著陸墊160B重疊。舉例而言，多個下部電極172A及下部電極172B可在第一方向X及第二方向Y上彼此間隔開，且可以矩陣形式配置。
在一些實例實施例中，下部電極172A及下部電極172B可包含在第一方向X上彼此間隔開的第一下部電極172A及第二下部電極172B。第一下部電極172A可與第一著陸墊160A的頂部表面接觸或直接接觸，且第二下部電極172B可與第二著陸墊160B的頂部表面接觸。因此，電容器結構170A及電容器結構170B可包含沿著第一方向X配置的第一電容器結構170A及第二電容器結構170B。
電容器介電層174可***於下部電極172A及下部電極172B與上部電極176之間。舉例而言，電容器介電層174可沿著下部電極172A及下部電極172B的外圓周表面以及第二層間絕緣層116的頂部表面共形地延伸。上部電極176可形成於電容器介電層174的頂部表面上。
在一些實例實施例中，上部電極176可為沿著與第三方向Z交叉或平行於基底100的上部表面的平面延伸的板狀結構。舉例而言，第三層間絕緣層118可形成於電容器介電層174上以填充下部電極172A與下部電極172B之間的空間。第三層間絕緣層118的頂部表面可安置於與電容器介電層174的最頂部表面相同的層級處。上部電極176可沿著電容器介電層174的頂部表面及第三層間絕緣層118的頂部表面延伸。然而，此僅為實例，且可省略第三層間絕緣層118。作為另一實例，不同於所示出實例，上部電極176可形成於電容器介電層174上以填充下部電極172A與下部電極172B之間的空間。
下部電極172A及下部電極172B以及上部電極176中的每一者可包含摻雜多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，下部電極172A及下部電極172B以及上部電極176中的每一者可包含摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合，但實例實施例不限於此。
電容器介電層174可包含氧化矽、氮氧化矽、具有比氧化矽更高的介電常數的高k材料，或其組合。高k材料可包含例如氧化鉿（HfO 2）、氧化鉿矽（HfSiO）、氮氧化鉿矽（HfSiON）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、氧化鉿鋯（HfZrO）、氧化鋯（ZrO 2）、氧化鋁（Al 2O 3）或其組合，但實例實施例不限於此。
為了減少半導體記憶體裝置的漏電流，已研究包含氧化物半導體材料（例如IGZO）的通道層。然而，包含氧化物半導體材料的通道層可具有與導電線（例如位元線）的較差界面特性，此可導致半導體記憶體裝置的效能的劣化。
然而，根據一些實例實施例的半導體記憶體裝置可使用通道層130減少漏電流及/或改良與導電線120的界面特性。舉例而言，如上文所描述，通道層130可包含依序堆疊於導電線120上的第一氧化物半導體層132及第二氧化物半導體層134。第一氧化物半導體層132具有相對較大的結晶度，且因此可具有較高載流子遷移率，諸如高電子及/或電洞遷移率，且可改良與導電線120大界面特性（例如，可減小與導電線120的界面電阻）。替代地或另外，第二氧化物半導體層134可包含非晶形氧化物半導體材料，使得可有效地減少漏電流。因此，可提供具有改良效能的半導體記憶體裝置。
圖5及圖6為示出根據一些實例實施例的半導體記憶體裝置的橫截面視圖。為描述簡單起見，可概括或省略參考圖1至圖4進行的描述的冗餘部分。
參考圖5及圖6，根據一些實例實施例的半導體記憶體裝置更包含周邊電路元件PT及導線間絕緣層210。
周邊電路元件PT及導線間絕緣層210可形成於基底100上。周邊電路元件PT可包含控制元件及虛設元件以控制形成於基底100上的半導體記憶體元件的功能。導線間絕緣層210可覆蓋周邊電路元件PT。
在一些實例實施例中，周邊電路元件PT可包含依序形成於基底100的頂部表面上的第一導電圖案220及第二導電圖案230。第一導電圖案220及第二導電圖案230可構成用於控制半導體記憶體元件的功能的各種電路元件。周邊電路元件PT例如可不僅包含各種主動元件，諸如二極體及/或電晶體（諸如平面電晶體），而且可包含各種被動元件，諸如電容器、電阻器以及電感器。周邊電路元件PT可包含用於感測放大器及/或列驅動器及/或行解碼器以及列解碼器的電晶體；然而，實例實施例不限於此。
在一些實例實施例中，周邊電路元件PT及導線間絕緣層210可安置於第一層間絕緣層112下方。舉例而言，下部絕緣層110可堆疊於導線間絕緣層210的頂部表面上。第一層間絕緣層112可堆疊於下部絕緣層110的頂部表面上。舉例而言，根據一些實例實施例的半導體記憶體裝置可具有周邊電路上的單元（cell on peri；COP）結構。
在一些實例實施例中，周邊電路元件PT可連接至導電線120。舉例而言，連接至周邊電路元件PT的導線圖案240可形成於導線間絕緣層210中。另外，可藉由穿透下部絕緣層110形成連接通孔250以連接導電線120及導線圖案240。因此，導電線120可由周邊電路元件PT控制。
圖7為示出根據一些實例實施例的半導體記憶體裝置的橫截面視圖。為描述簡單起見，可概括或省略參考圖1至圖4進行的描述的冗餘部分。
參考圖7，根據一些實例實施例的半導體記憶體裝置包含在第一方向X上彼此間隔開的第一通道層130A及第二通道層130B。
舉例而言，第一通道層130A可沿著第一通道溝渠112t1的第一側表面延伸，且第二通道層130B可沿著第一通道溝渠112t1的第二側表面延伸。第一通道層130A及第二通道層130B可在第一通道溝渠112t1中面向彼此。面向彼此的第一通道層130A及第二通道層130B可實施面向彼此的電晶體的結構。
在一些實例實施例中，第一通道層130A可沿著第一閘極絕緣層140A的底部表面及側表面延伸，且第二通道層130B可沿著第二閘極絕緣層140B的底部表面及側表面延伸。舉例而言，在與第二方向Y交叉的橫截面中，第一通道層130A及第二通道層130B中的每一者可具有「L」形狀。
在一些實例實施例中，第一通道層130A及第二通道層130B中的每一者的一端可與對應閘極絕緣層140A及閘極絕緣層140B的一端連續。舉例而言，第一通道層130A的沿著第一閘極絕緣層140A的底部表面延伸的一端可與第一閘極絕緣層140A的一端連續。替代地或另外，例如，第二通道層130B的沿著第二閘極絕緣層140B的底部表面延伸的一端可與第二閘極絕緣層140B的一端連續。此可歸因於用於形成第一通道層130A及第二通道層130B的蝕刻製程的特性。
在一些實例實施例中，第一通道層130A及第二通道層130B中的每一者可包含依序堆疊於導電線120上的第一氧化物半導體層132及第二氧化物半導體層134。
圖8為示出根據一些實例實施例的半導體記憶體裝置的橫截面視圖。圖9A及圖9B為圖8的區域R2的各種放大視圖。為描述簡單起見，可概括或省略參考圖1至圖4進行的描述的冗餘部分。
參考圖8至圖9A，在根據一些實例實施例的半導體記憶體裝置中，閘極絕緣層140A及閘極絕緣層140B中的每一者包含依序堆疊於通道層130上的第一介電層142及第二介電層144。
舉例而言，第一介電層142可沿著通道層130共形地延伸。第一介電層142可與通道層130接觸。第二介電層144可形成於第一介電層142上。第二介電層144可在第一介電層142上共形地延伸。
儘管僅示出第一介電層142的厚度TH41及第二介電層144的厚度TH42相同，但此僅為實例。不同於所示出實例，第一介電層142的厚度TH41可小於或大於第二介電層144的厚度TH42。
在一些實例實施例中，第二介電層144可具有比第一介電層142更高的介電常數。舉例而言，第一介電層142可包含具有相對較小介電常數的氧化矽及/或氮氧化矽，且第二介電層144可包含具有相對較大介電常數的高k材料。高k材料可包含例如氧化鉿（HfO 2）、氧化鉿矽（HfSiO）、氮氧化鉿矽（HfSiON）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、氧化鉿鋯（HfZrO）、氧化鋯（ZrO 2）、氧化鋁（Al 2O 3）或其組合，但不限於此。舉例而言，第一介電層142可包含氧化矽，且第二介電層144可包含氧化鋁及氧化鉿中的至少一者。
包含具有相對較小介電常數的材料（諸如氧化矽）的第一介電層142可具有極少缺陷，諸如用於電子及/或電洞捕獲的相對較少量區域，且因此可改良根據一些實例實施例的半導體記憶體裝置的可靠性。包含具有相對較大介電常數的材料（諸如氧化鋁及氧化鉿）的第二介電層144可有效地控制漏電流，且在後續製程中（例如，歸因於氫（H）滲透或類似者），有可能防止或降低閘極絕緣層140A及閘極絕緣層140B的品質劣化的可能性。因此，可提供具有許多改良效能的半導體記憶體裝置。
參考圖8及圖9B，在根據一些實例實施例的半導體記憶體裝置中，通道層130可形成為單層。
形成為單層的通道層130可包含氧化物半導體材料。在一些實例實施例中，通道層130可包含氧化物半導體材料，所述氧化物半導體材料包含銦（In）。舉例而言，通道層130可包含IGZO、IGSO、ITZO、IZO、HIZO、IGO以及其組合中的至少一者。
在一些實例實施例中，通道層130可為上文參考圖1至圖4所描述的第一氧化物半導體層132及第二氧化物半導體層134中的一者。
圖10為示出根據一些實例實施例的半導體記憶體裝置的橫截面視圖。為描述簡單起見，可概括或省略參考圖1至圖4進行的描述的冗餘部分。
參考圖10，根據一些實例實施例的半導體記憶體裝置更包含接觸線125及接觸圖案165A及接觸圖案165B。
接觸線125可***於導電線120與通道層130之間。舉例而言，接觸線125可沿著導電線120的頂部表面延伸。通道層130的沿著第一通道溝渠112t1的底部表面延伸的一部分可與接觸線125的頂部表面接觸。
接觸線125可包含與導電線120相比與通道層130具有優良界面特性的材料。舉例而言，接觸線125可包含ITO、鈦（Ti）以及鉭（Ta）中的至少一者，但不限於此。
接觸圖案165A及接觸圖案165B可***於通道層130與著陸墊160A及著陸墊160B之間。舉例而言，接觸圖案165A及接觸圖案165B可與通道層130的上部部分接觸。著陸墊160A及著陸墊160B可安置於接觸圖案165A及接觸圖案165B的頂部表面上。
在一些實例實施例中，接觸圖案165A及接觸圖案165B可包含在第一方向X上彼此間隔開的第一接觸圖案165A及第二接觸圖案165B。第一接觸圖案165A可將通道層130連接至第一著陸墊160A，且第二接觸圖案165B可將通道層130連接至第二著陸墊160B。
接觸圖案165A及接觸圖案165B可包含與著陸墊160A及著陸墊160B相比與通道層130具有改良/優良界面特性的材料。舉例而言，接觸圖案165A及接觸圖案165B可包含ITO、鈦（Ti）以及鉭（Ta）中的至少一者，但不限於此。
在圖10中，僅已描述包含接觸線125以及接觸圖案165A及接觸圖案165B的半導體記憶體裝置，但此僅為實例。在另一實例中，可省略接觸線125以及接觸圖案165A及接觸圖案165B中的任一者。
在下文中，將參考圖1至圖34描述根據一些實例實施例的用於製造半導體記憶體裝置的方法。
圖11至圖31為示出根據一些實例實施例的用於解釋用於製造半導體記憶體裝置的方法的中間步驟的視圖。為描述簡單起見，可概括或省略參考圖1至圖10進行的描述的冗餘部分。
參考圖11至圖13，導電線120及第一層間絕緣層112形成於基底100上。出於參考目的，圖12為沿著圖11的線A-A及線B-B截取的橫截面視圖，且圖13為沿著圖11的線C-C及線D-D截取的橫截面視圖。
舉例而言，下部絕緣層110可形成於基底100上，且導電線120可形成於下部絕緣層110上。下部絕緣層110及導電線120中的任一者或兩者可藉由沈積製程，諸如化學氣相沈積（chemical vapor deposition；CVD）製程及/或物理氣相沈積（physical vapor deposition；PVD）製程形成。替代地或另外，導電線120可藉由電化學沈積製程形成。導電線120可在第一方向X上伸長。多個導電線120可各自在第一方向X上延伸，且可在與第一方向X交叉的第二方向Y上以相等間隔間隔開。
第一層間絕緣層112可形成於下部絕緣層110上。第一層間絕緣層112可覆蓋下部絕緣層110的頂部表面及導電線120的頂部表面。
參考圖14至圖16，第一通道溝渠112t1形成於第一層間絕緣層112中。出於參考目的，圖15為沿著圖14的線A-A及線B-B截取的橫截面視圖，且圖16為沿著圖14的線C-C及線D-D截取的橫截面視圖。第一通道溝渠112t1可藉由蝕刻製程，諸如濕式蝕刻或乾式蝕刻製程中的至少一者形成。
第一通道溝渠112t1可在第二方向Y上伸長以與導電線120交叉。多個第一通道溝渠112t1可各自在第二方向Y上延伸，且可在第一方向X上以相等間隔間隔開。第一通道溝渠112t1的底部表面可暴露導電線120的頂部表面的一部分。因此，多個絕緣圖案（第一層間絕緣層112）可形成為在第二方向Y上延伸的同時藉由第一通道溝渠112t1彼此間隔開。
參考圖17至圖19，通道層130形成於第一通道溝渠112t1中。出於參考目的，圖18為沿著圖17的線A-A及線B-B截取的橫截面視圖，且圖19為沿著圖17的線C-C及線D-D截取的橫截面視圖。
舉例而言，可形成沿著導電線120及第一層間絕緣層112共形地延伸的氧化物半導體層。氧化物半導體層可藉由例如原子層沈積（atomic layer deposition；ALD）製程形成，但實例實施例不限於此。
隨後，犧牲層310可形成於通道層130上。犧牲層310可形成為填充第一通道溝渠112t1。隨後，可執行暴露第一層間絕緣層112的頂部表面的平坦化製程。因此，可形成沿著第一通道溝渠112t1的剖面延伸的通道層130。另外，可形成藉由第一層間絕緣層112彼此間隔開且沿著第一方向X配置的多個通道層130。平坦化製程可包含例如化學機械研磨（chemical mechanical polishing；CMP）製程及/或回蝕製程，但實例實施例不限於此。
在一些實例實施例中，通道層130可包含依序堆疊於導電線120上的第一氧化物半導體層132及第二氧化物半導體層134。舉例而言，第一氧化物半導體層132可形成為沿著導電線120及第一層間絕緣層112共形地延伸。隨後，可形成沿著第一氧化物半導體層132共形地延伸的第二氧化物半導體層134。
在一些實例實施例中，第一氧化物半導體層132可具有比第二氧化物半導體層134更大的結晶度。舉例而言，第一氧化物半導體層132可包含結晶或半結晶氧化物半導體材料，且第二氧化物半導體層134可包含非晶形氧化物半導體材料。結晶度可例如藉由TEM製程及/或XRD製程判定；然而，實例實施例不限於此。
參考圖20至圖22，形成用於切割通道層130的分離溝渠130t。出於參考目的，圖21為沿著圖20的線A-A及線B-B截取的橫截面視圖，且圖22為沿著圖20的線C-C及線D-D截取的橫截面視圖。
可藉由圖案化犧牲層310及通道層130形成分離溝渠130t。分離溝渠130t可在第一方向X上延伸，且可切割在第一通道溝渠112t1內在第二方向Y上延伸的通道層130。因此，多個通道層130可在第一方向X及第二方向Y上彼此間隔開，且可以矩陣形式配置。犧牲層310及通道層130的圖案化可藉由例如乾式蝕刻製程執行，但不限於此。在形成分離溝渠130t之後，可移除犧牲層310，例如可蝕刻及/或灰化犧牲層310以供移除。
在一些實例實施例中，第二通道溝渠112t2可形成於第一層間絕緣層112中。第二通道溝渠112t2可自第一層間絕緣層112的側表面拉伸。因此，由第一通道溝渠112t1界定的第一層間絕緣層112的寬度W11可大於由第二通道溝渠112t2界定的填充絕緣層114的寬度W12。舉例而言，可執行犧牲層310及通道層130的圖案化以重疊第一層間絕緣層112的一部分。因此，通道層130可被完全切割。
參考圖23至圖25，初步閘極絕緣層140及初步閘極電極層150依序形成於通道層130上。出於參考目的，圖24為沿著圖23的線A-A及線B-B截取的橫截面視圖，且圖25為沿著圖23的線C-C及線D-D截取的橫截面視圖。
舉例而言，初步閘極絕緣層140及初步閘極電極層150中的每一者可沿著通道層130共形地延伸。初步閘極絕緣層140可包含氧化矽、氮氧化矽、具有比氧化矽更高的介電常數的高k材料，或其組合。初步閘極電極層150可包含摻雜多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。
參考圖26至圖28，切割初步閘極絕緣層140及初步閘極電極層150以形成閘極絕緣層140A及閘極絕緣層140B以及閘極電極150A及閘極電極150B。出於參考目的，圖27為沿著圖26的線A-A及線B-B截取的橫截面視圖，且圖28為沿著圖26的線C-C及線D-D截取的橫截面視圖。
舉例而言，可執行在第一通道溝渠112t1中切割初步閘極絕緣層140及初步閘極電極層150的蝕刻製程。因此，可在第一通道溝渠112t1中形成包含在第一方向X上彼此間隔開的第一閘極電極150A及第二閘極電極150B的閘極電極150A及閘極電極150B。替代地或另外，可形成包含在第一通道溝渠112t1中在第一方向X上彼此隔開的第一閘極絕緣層140A及第二閘極絕緣層140B的閘極絕緣層140A及閘極絕緣層140B。
在一些實例實施例中，切割初步閘極絕緣層140可與切割初步閘極電極層150同時執行。在此情況下，閘極絕緣層140A及閘極絕緣層140B中的每一者的一端可與對應閘極電極150A及閘極電極150B的側表面連續。
在一些實例實施例中，當切割初步閘極絕緣層140及初步閘極電極層150時，可不切割通道層130。
參考圖29至圖31，著陸墊160A及著陸墊160B形成於通道層130上。出於參考目的，圖30為沿著圖29的線A-A及線B-B截取的橫截面視圖，且圖31為沿著圖29的線C-C及線D-D截取的橫截面視圖。
舉例而言，填充第一通道溝渠112t1的填充絕緣層114可形成於通道層130、閘極絕緣層140A及閘極絕緣層140B以及閘極電極150A及閘極電極150B上。隨後，第二層間絕緣層116可形成於第一層間絕緣層112及填充絕緣層114上。著陸墊160A及著陸墊160B可形成為穿透第二層間絕緣層116以連接至通道層130的上部部分。
隨後，參考圖1至圖4，電容器結構170A及電容器結構170B形成於著陸墊160A及著陸墊160B上。
舉例而言，配置成對應於著陸墊160A及著陸墊160B的下部電極172A及下部電極172B可形成於著陸墊160A及著陸墊160B上。隨後，電容器介電層174及上部電極176可依序形成於下部電極172A及下部電極172B上。因此，可提供一種用於製造具有改良效能的半導體記憶體裝置的方法。
圖32為示出根據一些實例實施例的用於解釋用於製造半導體記憶體裝置的方法的中間步驟的視圖。出於參考目的，圖32為示出用於解釋圖23至圖25之後的步驟的中間步驟的視圖。
參考圖32，切割通道層130。
舉例而言，在第二方向Y上延伸以切割通道層130的溝渠可形成於第一通道溝渠112t1中。因此，在第一方向X上彼此間隔開的第一通道層130A及第二通道層130B可形成於第一通道溝渠112t1中。
在一些實例實施例中，切割通道層130可與切割初步閘極絕緣層140及初步閘極電極層150同時執行。在此情況下，第一通道層130A及第二通道層130B中的每一者的一端可與對應閘極絕緣層140A及閘極絕緣層140B的一端連續。
在一些實例實施例中，第一通道層130A及第二通道層130B中的每一者可包含依序堆疊於導電線120上的第一氧化物半導體層132及第二氧化物半導體層134。
隨後，可執行上文參考圖29至圖31所描述的步驟。因此，可製造上文參考圖7所描述的半導體記憶體裝置。
圖33及圖34為示出根據一些實例實施例的用於解釋用於製造半導體記憶體裝置的方法的中間步驟的視圖。出於參考目的，圖32為示出用於解釋圖20至圖22之後的步驟的中間步驟的視圖。
參考圖33及圖34，初步閘極絕緣層140包含依序堆疊於通道層130上的第一介電層142及第二介電層144。
舉例而言，可形成沿著通道層130共形地延伸的第一介電層142。隨後，可形成沿著第一介電層142共形地延伸的第二介電層144。
在一些實例實施例中，第二介電層144可具有比第一介電層142更高的介電常數。舉例而言，第一介電層142可包含具有相對較小介電常數的氧化矽或氮氧化矽，且第二介電層144可包含具有相對較大介電常數的高k材料。
隨後，可執行上文參考圖26至圖31所描述的步驟。因此，可製造上文參考圖8及圖9A所描述的半導體記憶體裝置。
實例實施例未必限於上文所揭露的實施例。此外，以上實例實施例中無一者必須彼此互斥。舉例而言，一些實例實施例可包含參考一個圖所揭露及描述的特徵，且亦可包含參考另一圖所揭露及描述的特徵。
儘管已參考其實例實施例具體繪示及描述一些實例實施例，但所屬領域中具有通常知識者將理解，可在不脫離本發明概念的如藉由以下申請專利範圍所定義的精神及範疇的情況下在其中作出形式及細節上的各種改變。因此需要實例實施例在所有態樣中皆被視為說明性而非限制性的，參考所附申請專利範圍而非前文描述來指示本發明的範疇。
100:基底 110:下部絕緣層 112:第一層間絕緣層 112t1:第一通道溝渠 112t2:第二通道溝渠 114:填充絕緣層 116:第二層間絕緣層 118:第三層間絕緣層 120:導電線 125:接觸線 130:通道層 130A:第一通道層 130B:第二通道層 130t:分離溝渠 132:第一氧化物半導體層 134:第二氧化物半導體層 140:初步閘極絕緣層 140A:第一閘極絕緣層 140B:第二閘極絕緣層 142:第一介電層 144:第二介電層 150:初步閘極電極層 150A:第一閘極電極 150B:第二閘極電極 160A:第一著陸墊 160B:第二著陸墊 165A:第一接觸圖案 165B:第二接觸圖案 170A:第一電容器結構 170B:第二電容器結構 172A:第一下部電極 172B:第二下部電極 174:電容器介電層 176:上部電極 210:導線間絕緣層 220:第一導電圖案 230:第二導電圖案 240:導線圖案 250:連接通孔 310:犧牲層 A-A、B-B、C-C、D-D:線 PT:周邊電路元件 R1、R2:區域 TH11、TH12、TH21、TH22、TH31、TH32、TH41、TH42:厚度 W11、W12:寬度 X:第一方向 Y:第二方向 Z:第三方向
實例實施例的以上及其他態樣及/或特徵藉由參考隨附圖式詳細地描述其實例實施例而將變得更顯而易見，在隨附圖式中： 圖1為示出根據一些實例實施例的半導體記憶體裝置的佈局圖。 圖2為沿著圖1的線A-A及線B-B截取的橫截面視圖。 圖3為示出圖2的區域R1的放大視圖。 圖4為沿著圖1的線C-C及線D-D截取的橫截面視圖。 圖5及圖6為示出根據一些實例實施例的半導體記憶體裝置的橫截面視圖。 圖7為示出根據一些實例實施例的半導體記憶體裝置的橫截面視圖。 圖8為示出根據一些實例實施例的半導體記憶體裝置的橫截面視圖。 圖9A及圖9B為圖8的區域R2的各種放大視圖。 圖10為示出根據一些實例實施例的半導體記憶體裝置的橫截面視圖。 圖11至圖31為示出根據一些實例實施例的用於解釋用於製造半導體記憶體裝置的方法的中間步驟的視圖。 圖32為示出根據一些實例實施例的用於解釋用於製造半導體記憶體裝置的方法的中間步驟的視圖。 圖33及圖34為示出根據一些實例實施例的用於解釋用於製造半導體記憶體裝置的方法的中間步驟的視圖。
112:第一層間絕緣層
112t1:第一通道溝渠
112t2:第二通道溝渠
120:導電線
130:通道層
130t:分離溝渠
140A:第一閘極絕緣層
140B:第二閘極絕緣層
150A:第一閘極電極
150B:第二閘極電極
160A:第一著陸墊
160B:第二著陸墊
A-A、B-B、C-C、D-D:線
X:第一方向
Y:第二方向
Z:第三方向

Claims (20)

  1. 一種半導體記憶體裝置，包括： 導電線，在基底上且在第一方向上延伸； 第一層間絕緣層，在所述基底上，所述第一層間絕緣層暴露所述導電線的至少一部分且界定在與所述第一方向交叉的第二方向上延伸的通道溝渠； 通道層，沿著所述通道溝渠的底部表面且沿著所述通道溝渠的側表面延伸； 第一閘極電極及第二閘極電極，在所述第一方向上彼此間隔開且在所述第二方向上延伸，所述第一閘極電極及所述第二閘極電極在所述通道溝渠中； 第一閘極絕緣層，在所述通道層與所述第一閘極電極之間；以及 第二閘極絕緣層，在所述通道層與所述第二閘極電極之間， 其中所述通道層包含依序堆疊於所述導電線上的第一氧化物半導體層及第二氧化物半導體層，且 所述第一氧化物半導體層具有比所述第二氧化物半導體層更大的結晶度。
  2. 如請求項1所述的半導體記憶體裝置，其中所述第一閘極絕緣層沿著所述第一閘極電極的底部表面且沿著所述第一閘極電極的側表面延伸，且 所述第二閘極絕緣層沿著所述第二閘極電極的底部表面且沿著所述第二閘極電極的側表面延伸。
  3. 如請求項1所述的半導體記憶體裝置，其中所述第一氧化物半導體層及所述第二氧化物半導體層中的每一者包含含有銦（In）的氧化物半導體材料。
  4. 如請求項3所述的半導體記憶體裝置，其中所述第一氧化物半導體層包含尖晶石氧化銦鎵鋅（IGZO）或c軸對準結晶的IGZO（CAAC IGZO）中的至少一者。
  5. 如請求項3所述的半導體記憶體裝置，其中所述第二氧化物半導體層包含非晶形氧化銦鎵鋅（IGZO）、非晶形氧化銦錫（ITO）或非晶形氧化銦鎵錫（IGTO）中的至少一者。
  6. 如請求項1所述的半導體記憶體裝置，其中所述第一閘極絕緣層及所述第二閘極絕緣層中的每一者包含依序堆疊於所述通道層上的第一介電層及第二介電層，且 所述第二介電層具有比所述第一介電層高的介電常數。
  7. 如請求項1所述的半導體記憶體裝置，其中所述通道層界定在所述第一方向上延伸以切割所述通道層的分離溝渠。
  8. 如請求項1所述的半導體記憶體裝置，更包括： 第一電容器結構，在所述第一層間絕緣層上且連接至所述通道層的鄰近於所述第一閘極電極的一端；以及 第二電容器結構，在所述第一層間絕緣層上且連接至所述通道層的鄰近於所述第二閘極電極的另一端。
  9. 如請求項1所述的半導體記憶體裝置，更包括： 周邊電路元件，在所述基底上且電連接至所述導電線；以及 導線間絕緣層，在所述基底上且覆蓋所述周邊電路元件， 其中所述第一層間絕緣層堆疊於所述導線間絕緣層的頂部表面上。
  10. 一種半導體記憶體裝置，包括： 導電線，在基底上且在第一方向上延伸； 第一層間絕緣層，在所述基底上，所述第一層間絕緣層暴露所述導電線的至少一部分且包含在與所述第一方向交叉的第二方向上延伸的通道溝渠； 通道層，沿著所述通道溝渠的底部表面且沿著所述通道溝渠的側表面延伸； 第一閘極電極，在所述通道溝渠中，所述第一閘極電極在所述第二方向上延伸；以及 第一閘極絕緣層，在所述通道層與所述第一閘極電極之間， 其中所述通道層包含依序堆疊於所述導電線上的第一氧化物半導體層及第二氧化物半導體層， 所述第一氧化物半導體層具有比所述第二氧化物半導體層大的結晶度， 所述第一閘極絕緣層包含依序堆疊於所述通道層上的第一介電層及第二介電層，且 所述第二介電層具有比所述第一介電層高的介電常數。
  11. 如請求項10所述的半導體記憶體裝置，其中所述第一閘極絕緣層沿著所述第一閘極電極的底部表面且沿著所述第一閘極電極的側表面延伸。
  12. 如請求項11所述的半導體記憶體裝置，其中所述第一閘極絕緣層的一端與所述第一閘極電極的所述側表面連續。
  13. 如請求項10所述的半導體記憶體裝置，其中所述第一介電層包含氧化矽。
  14. 如請求項10所述的半導體記憶體裝置，其中所述第二介電層包含氧化鋁和氧化鉿中的至少一者。
  15. 如請求項10所述的半導體記憶體裝置，更包括： 第二閘極電極，在所述通道溝渠中，所述第二閘極電極在所述第一方向上與所述第一閘極電極間隔開且在所述第二方向上延伸；以及 第二閘極絕緣層，在所述通道層與所述第二閘極電極之間， 其中所述第一閘極絕緣層及所述第二閘極絕緣層中的每一者包含所述第一介電層及所述第二介電層。
  16. 一種半導體記憶體裝置，包括： 位元線，在基底上且在第一方向上延伸； 第一層間絕緣層，在所述基底上，所述第一層間絕緣層暴露所述位元線的至少一部分且包含在與所述第一方向交叉的第二方向上延伸的通道溝渠； 通道層，沿著所述通道溝渠的底部表面且沿著所述通道溝渠的側表面延伸； 第一字元線及第二字元線，在所述第一方向上彼此間隔開且在所述第二方向上延伸，所述第一字元線及所述第二字元線在所述通道溝渠中； 第一閘極絕緣層，在所述通道層與所述第一字元線之間； 第二閘極絕緣層，在所述通道層與所述第二字元線之間； 第一電容器結構，在所述第一層間絕緣層上且連接至所述通道層的鄰近於所述第一字元線的一端；以及 第二電容器結構，在所述第一層間絕緣層上且連接至所述通道層的鄰近於所述第二字元線的另一端， 其中所述通道層包含依序堆疊於所述位元線上的第一氧化物半導體層及第二氧化物半導體層，且 所述第一氧化物半導體層具有比所述第二氧化物半導體層大的結晶度。
  17. 如請求項16所述的半導體記憶體裝置，更包括： 填充絕緣層，在所述第一層間絕緣層上且覆蓋所述第一層間絕緣層； 第一著陸墊，穿過所述填充絕緣層以將所述通道層的一端連接至所述第一電容器結構；以及 第二著陸墊，穿過所述填充絕緣層以將所述通道層的另一端連接至所述第二電容器結構。
  18. 如請求項17所述的半導體記憶體裝置，其中所述第一著陸墊接觸所述通道層的側表面的至少一部分。
  19. 如請求項17所述的半導體記憶體裝置，更包括： 接觸圖案，在所述通道層的一端與所述第一著陸墊之間， 其中所述接觸圖案包含氧化銦錫（ITO）、鈦（Ti）和鉭（Ta）中的至少一者。
  20. 如請求項16所述的半導體記憶體裝置，更包括： 接觸線，在所述位元線與所述通道層之間， 其中所述接觸線包含氧化銦錫（ITO）、鈦（Ti）以及鉭（Ta）中的至少一者。
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