CN115810653A - 半导体装置 - Google Patents

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崔永文
朴星一
河大元
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Abstract

提供了一种半导体装置。所述半导体装置包括：第一有源图案，在第一方向上延伸；第二有源图案，在第一方向上延伸，第一有源图案设置在第二有源图案与基底之间；栅极结构，在第二方向上延伸，第一有源图案和第二有源图案穿过栅极结构，并且第二方向与第一方向交叉；第一源/漏区，与第一有源图案连接并且设置在栅极结构的侧面上；第二源/漏区，与第二有源图案连接并且设置在第一源/漏区上；第一绝缘结构，设置在基底与第一源/漏区之间，第一绝缘结构不设置在基底与栅极结构之间；以及第二绝缘结构，设置在第一源/漏区与第二源/漏区之间。

Description

半导体装置
技术领域
本公开涉及一种半导体装置及用于制造该半导体装置的方法，更具体地，涉及一种包括多桥沟道的半导体装置及用于制造该半导体装置的方法。
背景技术
为了增加集成电路装置的密度，已经提出了一种用于在基底上形成鳍状或纳米线状的硅体并在硅体的表面上形成栅极的多栅极晶体管。
由于密度增加，栅极结构会形成泄漏路径，并且半导体装置的性能会劣化。
发明内容
一个或更多个实施例提供了一种半导体装置，该半导体装置通过简化的工艺而具有改善的性能。
一个或更多个实施例提供了一种用于制造半导体装置的方法，该半导体装置通过简化的工艺而具有改善的性能。
目的不限于上面提及的目的，并且本领域技术人员将从以下描述中清楚地理解在此未提及的其他目的。
根据实施例的一方面，半导体装置包括：第一有源图案，与基底间隔开并且在第一方向上延伸；第二有源图案，与基底间隔开并且在第一方向上延伸，第一有源图案设置在第二有源图案与基底之间；栅极结构，在基底上在第二方向上延伸，第一有源图案和第二有源图案穿过栅极结构，并且第二方向与第一方向交叉；第一源/漏区，与第一有源图案连接并且设置在栅极结构的侧面上；第二源/漏区，与第二有源图案连接并且设置在第一源/漏区上；第一绝缘结构，设置在基底与第一源/漏区之间，其中，第一绝缘结构不设置在基底与栅极结构之间；以及第二绝缘结构，设置在第一源/漏区与第二源/漏区之间。
根据实施例的一方面，半导体装置包括：第一片图案，设置在基底上并且在第一方向上延伸；第二片图案，设置在第一片图案上并与第一片图案间隔开，并且在第一方向上延伸；第三片图案，设置在第二片图案上并且在第一方向上延伸；第四片图案，设置在第三片图案上并与第三片图案间隔开，并且在第一方向上延伸；栅极结构，设置在基底上并且在与第一方向交叉的第二方向上延伸，其中，第一片图案、第二片图案、第三片图案和第四片图案穿过栅极结构；第一源/漏区，与第一片图案和第二片图案连接，并且设置在栅极结构的侧面上；第二源/漏区，与第三片图案和第四片图案连接，并且设置在第一源/漏区上；第一绝缘结构，在栅极结构的侧面上设置在基底与第一源/漏区之间；以及第二绝缘结构，在栅极结构的侧面上设置在第一源/漏区与第二源/漏区之间。第一绝缘结构的厚度和第二绝缘结构的厚度大于第一片图案与第二片图案之间的距离，并且大于第三片图案与第四片图案之间的距离。
根据实施例的一方面，半导体装置包括：多个下片图案，顺序地设置在基底上，彼此间隔开，并且分别在第一方向上延伸；多个上片图案，顺序地设置在多个下片图案上，彼此间隔开，并且分别在第一方向上延伸；栅极结构，设置在基底上，并且在基底上在与第一方向交叉的第二方向上延伸，其中，多个下片图案和多个上片图案穿过栅极结构；第一源/漏区，与多个下片图案连接，设置在栅极结构的侧面上，并且具有第一导电类型；第二源/漏区，与多个上片图案连接，设置在第一源/漏区上，并且具有与第一导电类型不同的第二导电类型；第一绝缘结构，设置在基底与第一源/漏区之间，其中，第一绝缘结构不设置在基底与栅极结构之间；以及第二绝缘结构，在栅极结构的侧面上设置在第一源/漏区与第二源/漏区之间。基底与多个下片图案之间的第一距离和多个下片图案与多个上片图案之间的第二距离均大于多个下片图案中的两个相邻的下片图案之间的第三距离和多个上片图案中的两个相邻的上片图案之间的第四距离中的每个。
附图说明
通过以下结合附图进行的描述，以上和其他方面及特征将变得更加明显。
图1是示出根据一些实施例的半导体装置的透视图。
图2是沿着图1的线A-A截取的剖视图。
图3是沿着图1的线B-B截取的剖视图。
图4是沿着图1的线C-C截取的剖视图。
图5是示出根据一些实施例的半导体装置的局部分解透视图。
图6和图7是示出根据一些实施例的半导体装置的不同的剖视图。
图8是示出根据一些实施例的半导体装置的透视图。
图9是沿着图8的线D-D截取的剖视图。
图10是示出根据一些实施例的半导体装置的透视图。
图11是沿着图10的线E-E截取的剖视图。
图12至图24是根据一些实施例的用于制造半导体装置的方法的中间步骤的视图。
图25是根据一些实施例的用于制造半导体装置的方法的中间步骤的视图。
图26至图28是根据一些实施例的用于制造半导体装置的方法的中间步骤的视图。
图29和图30是根据一些实施例的用于制造半导体装置的方法的中间步骤的视图。
具体实施方式
现在将参照附图更充分地描述实施例。在此描述的实施例全部是示例实施例，因此，发明构思不限于此，并且可以以各种其他形式实现。在以下描述中提供的每个实施例不排除与也在此提供的或未在此提供但与发明构思一致的另一示例或另一实施例的一个或更多个特征关联。例如，即使在特定示例或实施例中描述的事项没有在与该特定示例或实施例不同的示例或实施例中描述，这些事项也可以被理解为与该不同的示例或实施例相关或组合，除非在其描述中另外提及。另外，应当理解的是，发明构思的原理、方面、示例和实施例的所有描述旨在涵盖其结构等同物和功能等同物。
在下文中，将参照图1至图11描述根据示例性实施例的半导体装置。将理解的是，尽管在此可以使用术语“第一”、“第二”等来描述各种元件或组件，但是这些元件或组件不应受这些术语限制。这些术语仅用于将一个元件或组件与另一元件或组件区分开。因此，在不脱离公开的情况下，下面讨论的第一元件或组件可以被称为第二元件或组件。将理解的是，当元件或层被称为“在”另一元件或层“上”、“连接到”或“结合到”另一元件或层时，该元件或层可以直接在所述另一元件或层上、直接连接到或直接结合到所述另一元件或层，或者可以存在中间元件或中间层。相比之下，当元件被称为“直接在”另一元件或层“上”、“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。如在此所使用的，术语“和/或”包括相关所列项中的一个或更多个的任何组合和所有组合。当诸如“……中的至少一个(种/者)”的表述位于一列元件之后时，修饰整列元件，而不修饰该列中的单个元件。例如，表述“a、b和c中的至少一个(种/者)”应被理解为包括仅a、仅b、仅c、a和b两者、a和c两者、b和c两者或者a、b和c的全部。
图1是示出根据一些实施例的半导体装置的透视图。图2是沿着图1的线A-A截取的剖视图。图3是沿着图1的线B-B截取的剖视图。图4是沿着图1的线C-C截取的剖视图。图5是示出根据一些实施例的半导体装置的局部分解透视图。
参照图1至图5，根据一些实施例的半导体装置包括基底100、第一有源图案110A、第二有源图案110B、栅极结构130、第一源/漏区160A、第二源/漏区160B、第一绝缘结构105A、第二绝缘结构105B和层间绝缘层190。为了便于描述，在图1和图5中省略了层间绝缘层190。
基底100可以是体硅或绝缘体上硅(SOI)。基底100可以是硅基底，或者可以包括诸如硅锗、绝缘体上硅锗(SGOI)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓的其他材料。基底100可以是形成在基体基底上的外延层。为了便于描述，以下描述将基于基底100是硅基底。
第一有源图案110A和第二有源图案110B可以顺序地设置在基底100上。第一有源图案110A可以在基底100上且与基底100间隔开。第二有源图案110B可以在第一有源图案110A上且与第一有源图案110A间隔开。也就是说，相比于第一有源图案110A，第二有源图案110B可以与基底100间隔开得更远。第一有源图案110A和第二有源图案110B中的每个可以在与基底100的上表面平行的第一方向X上延伸。第一有源图案110A和第二有源图案110B可以在与基底100的上表面交叉的方向(例如，第三方向Z)上彼此叠置。
第一有源图案110A和第二有源图案110B中的每个可以包括作为半导体材料元素的硅(Si)或锗(Ge)。可选地，第一有源图案110A和第二有源图案110B中的每个可以包括化合物半导体，例如，IV-IV族化合物半导体或III-V族化合物半导体。IV-IV族化合物半导体可以是包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的二元化合物或三元化合物，或者是掺杂有IV族元素的包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的化合物。III-V族化合物半导体可以是例如二元化合物、三元化合物和四元化合物中的一种，所述二元化合物、三元化合物和四元化合物中的一种通过作为III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的至少一种的组合形成。为了便于描述，以下描述将基于第一有源图案110A和第二有源图案110B中的每个是硅图案。
在一些实施例中，第一有源图案110A可以包括顺序地设置在基底100上并且彼此间隔开的多个下片图案(例如，第一片图案111至第三片图案113)。第一片图案111至第三片图案113可以与基底100间隔开。
在一些实施例中，第二有源图案110B可以包括顺序地设置在第一有源图案110A上并且彼此间隔开的多个上片图案(例如，第四片图案114至第六片图案116)。相比于第一片图案111至第三片图案113，第四片图案114至第六片图案116可以与基底100间隔开得更远。
在一些实施例中，鳍图案110F可以形成在基底100与第一有源图案110A之间。鳍图案110F可以从基底100的上表面突出并且在第一方向X上延伸。鳍图案110F可以通过蚀刻基底100的一部分来形成，并且可以是从基底100生长的外延层。在一些其他实施例中，可以省略鳍图案110F。
在一些实施例中，场绝缘层102可以形成在基底100上。场绝缘层102可以形成在基底100上。场绝缘层102可以覆盖鳍图案110F的侧面的至少一部分。如图所示，场绝缘层102的上表面可以与鳍图案110F的上表面共面。然而，这仅是示例性的，并且作为另一示例，鳍图案110F的上部可以从场绝缘层102的上表面突出。场绝缘层102可以包括但不限于氧化硅、氮化硅、氮氧化硅和其组合中的至少一种。在一些其他实施例中，可以省略场绝缘层102。
栅极结构130可以形成在基底100和场绝缘层102上。栅极结构130可以与第一有源图案110A和第二有源图案110B交叉。例如，栅极结构130可以在与基底100的上表面平行并且与第一方向X交叉的第二方向Y上延伸。第一有源图案110A和第二有源图案110B中的每个可以在第一方向X上延伸以穿过栅极结构130。也就是说，栅极结构130可以围绕第一有源图案110A的侧面(例如，在第二方向Y上的侧面)和第二有源图案110B的侧面(例如，在第二方向Y上的侧面)。
在一些实施例中，栅极结构130可以包括栅极介电层132、栅电极134、栅极间隔件136和栅极盖图案138。
栅电极134可以形成在基底100和场绝缘层102上。栅电极134可以在第二方向Y上延伸以与第一有源图案110A和第二有源图案110B交叉。
栅电极134可以包括但不限于TiN、WN、TaN、Ru、TiC、TaC、Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaCN、TaSiN、Mn、Zr、W、Al和其组合中的至少一种。栅电极134可以通过替换工艺形成，但不限于此。尽管栅电极134被示出为单层，但这仅是示例，并且栅电极134可以通过沉积多个导电层来形成。例如，栅电极134可以包括用于调节逸出功的逸出功控制层和用于填充由逸出功控制层形成的空间的填充导电层。逸出功控制层可以包括例如TiN、TaN、TiC、TaC、TiAlC和其组合中的至少一种。填充导电层可以包括例如W或Al。
栅极介电层132可以置于第一有源图案110A与栅电极134之间以及第二有源图案110B与栅电极134之间。栅极介电层132还可以置于鳍图案110F与栅电极134之间以及场绝缘层102与栅电极134之间。
栅极介电层132可以包括氧化硅、氮氧化硅、氮化硅和高介电常数材料中的至少一种，高介电常数材料具有比氧化硅的介电常数大的介电常数。高介电常数材料可以包括但不限于氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌和其组合中的至少一种。
界面层可以形成在第一有源图案110A与栅极介电层132之间以及第二有源图案110B与栅极介电层132之间。界面层可以包括但不限于氧化硅层。
根据一些实施例的半导体装置可以包括基于负电容器的负电容(NC)FET。例如，栅极介电层132可以包括具有铁电特性的铁电材料层和具有顺电特性的顺电材料层。
栅极间隔件136可以形成在基底100和场绝缘层102上。栅极间隔件136可以沿着栅电极134的侧面延伸。在一些实施例中，栅极介电层132可以置于栅电极134与栅极间隔件136之间。例如，栅极介电层132还可以沿着栅极间隔件136的内侧延伸。栅极介电层132可以通过替换工艺形成，但不限于此。
栅极间隔件136可以包括但不限于氮化硅、氮氧化硅、碳氧化硅、硼氮化硅、硼碳氮化硅、氧碳氮化硅和其组合中的至少一种。
栅极盖图案138可以覆盖栅电极134的上表面的至少一部分。例如，栅极盖图案138可以沿着栅电极134的上表面延伸。如图所示，栅极间隔件136的上表面可以与栅极盖图案138的上表面共面。然而，这仅是示例，并且作为另一示例，栅极盖图案138可以形成为覆盖栅极间隔件136的上表面。
栅极盖图案138可以包括但不限于氮化硅、氮氧化硅、碳氧化硅、硼氮化硅、硼碳氮化硅、氧碳氮化硅和其组合中的至少一种。
第一源/漏区160A可以形成在基底100的上表面和栅极结构130的至少一侧(例如，沿着第一方向X的两侧)上。第一源/漏区160A可以与第一有源图案110A连接。例如，第一片图案111至第三片图案113中的每个可以通过穿过栅极结构130而与第一源/漏区160A连接。第一源/漏区160A可以通过栅极介电层132和/或栅极间隔件136与栅电极134电分离。
第二源/漏区160B可以形成在第一源/漏区160A的上表面和栅极结构130的至少一侧(例如，沿着第一方向X的两侧)上。第二源/漏区160B可以与第二有源图案110B连接。例如，第四片图案114至第六片图案116中的每个可以通过穿过栅极结构130而与第二源/漏区160B连接。第二源/漏区160B可以通过栅极介电层132和/或栅极间隔件136与栅电极134电分离。
第一源/漏区160A和第二源/漏区160B中的每个可以包括外延层。例如，第一源/漏区160A和第二源/漏区160B中的每个可以通过外延生长方法形成。在图1和图4中，第一源/漏区160A的剖面和第二源/漏区160B的剖面中的每个被示出为八边形形状。这仅是示例。对于另一示例，第一源/漏区160A的剖面或第二源/漏区160B的剖面可以具有诸如六边形形状和菱形形状的各种形状。
在一些实施例中，第一源/漏区160A和第二源/漏区160B可以具有彼此不同的导电类型。例如，第一源/漏区160A可以具有第一导电类型，并且第二源/漏区160B可以具有与第一导电类型不同的第二导电类型。例如，第一导电类型可以是p型，并且第二导电类型可以是n型。在这种情况下，第一有源图案110A可以用作PFET的沟道区，并且第二有源图案110B可以用作NFET的沟道区。然而，这仅是示例，并且第一导电类型可以是n型，第二导电类型可以是p型。
当由第一有源图案110A或第二有源图案110B形成的元件是p型(例如，PFET)时，第一源/漏区160A或第二源/漏区160B可以包括p型杂质或用于防止p型杂质扩散的杂质。例如，第一源/漏区160A或第二源/漏区160B可以包括B、C、In、Ga、Al和其组合中的至少一种。
在一些实施例中，当由第一有源图案110A或第二有源图案110B形成的元件是p型(例如，PFET)时，第一源/漏区160A或第二源/漏区160B可以包括压应力材料。例如，当第一有源图案110A或第二有源图案110B是硅图案时，第一源/漏区160A或第二源/漏区160B可以包括具有比硅(Si)的晶格常数大的晶格常数的材料(例如，硅锗(SiGe))。压应力材料可以向第一有源图案110A或第二有源图案110B施加压应力，以改善沟道区的载流子迁移率。
当由第一有源图案110A或第二有源图案110B形成的元件是n型(例如，NFET)时，第一源/漏区160A或第二源/漏区160B可以包括n型杂质或用于防止n型杂质扩散的杂质。例如，第一源/漏区160A或第二源/漏区160B可以包括P、Sb、As和其组合中的至少一种。
在一些实施例中，当由第一有源图案110A或第二有源图案110B形成的元件是n型(例如，NFET)时，第一源/漏区160A或第二源/漏区160B可以包括拉应力材料。例如，当第一有源图案110A或第二有源图案110B是硅图案时，第一源/漏区160A或第二源/漏区160B可以包括具有比硅(Si)的晶格常数小的晶格常数的材料(例如，碳化硅(SiC))。拉应力材料可以向第一有源图案110A或第二有源图案110B施加拉应力，以改善沟道区的载流子迁移率。
第一绝缘结构105A可以形成在栅极结构130的至少一侧(例如，沿着第一方向X的两侧)上。第一绝缘结构105A可以置于基底100与第一源/漏区160A之间。第一绝缘结构105A可以使基底100与第一源/漏区160A电分离。
第一绝缘结构105A可以不置于基底100与第一有源图案110A之间。例如，第一绝缘结构105A可以不置于基底100与栅极结构130之间以及栅极结构130与第一有源图案110A(例如，第一片图案111)之间。也就是说，分别设置在栅极结构130的沿着第一方向X的两侧上的两个第一绝缘结构105A可以通过栅极结构130彼此分离。在一些实施例中，第一绝缘结构105A的下表面可以与栅极结构130的最下表面共面。
第二绝缘结构105B可以形成在栅极结构130的至少一侧(例如，沿着第一方向X的两侧)上。第二绝缘结构105B可以置于第一源/漏区160A与第二源/漏区160B之间。第二绝缘结构105B可以使第一源/漏区160A与第二源/漏区160B电分离。
第二绝缘结构105B可以不置于第一有源图案110A与第二有源图案110B之间。例如，第二绝缘结构105B可以不置于第一有源图案110A(例如，第三片图案113)与栅极结构130之间以及栅极结构130与第二有源图案110B(例如，第四片图案114)之间。也就是说，分别设置在栅极结构130的沿着第一方向X的两侧上的两个第二绝缘结构105B可以通过栅极结构130彼此分离。在一些实施例中，第二绝缘结构105B的下表面可以与第一有源图案110A的最上表面共面。
第一绝缘结构105A的第一厚度T11和第二绝缘结构105B的第二厚度T12可以大于下片图案(例如，第一片图案111至第三片图案113)彼此间隔开的第一距离(例如，第一片图案111与第二片图案112之间的距离D11)和上片图案(例如，第四片图案114至第六片图案116)彼此间隔开的第二距离(例如，第四片图案114与第五片图案115之间的距离D12)。在这种情况下，厚度指在第三方向Z上的厚度。例如，第一厚度T11可以是第一距离D11的约1.5倍，并且第二厚度T12可以是第二距离D12的约1.5倍。优选地，第一厚度T11可以是第一距离D11的约两倍，并且第二厚度T12可以是第二距离D12的约两倍。
如图所示，第一厚度T11和第二厚度T12可以彼此相同，并且第一距离D11和第二距离D12可以彼此相同。然而，这仅是示例。作为另一示例，第一厚度T11和第二厚度T12可以彼此不同，并且第一距离D11和第二距离D12可以彼此不同。
在一些实施例中，第一绝缘结构105A的第一厚度T11可以与基底100与第一有源图案110A之间的第三距离(例如，基底100与第一片图案111之间的距离D21)相同。在一些实施例中，第二绝缘结构105B的第二厚度T12可以与第一有源图案110A与第二有源图案110B之间的第四距离(例如，第三片图案113与第四片图案114之间的距离D22)相同。在本公开中，除了完全相同之外，术语“相同”意在包括可能由于工艺裕度等而发生的细微差异。
在一些实施例中，第一绝缘结构105A的宽度W21和第二绝缘结构105B的宽度W22可以与第一有源图案110A的宽度W11和第二有源图案110B的宽度W12相同。在这种情况下，宽度意味着在第二方向Y上的宽度。
第一绝缘结构105A和第二绝缘结构105B中的每个可以包括但不限于氮化硅、氮氧化硅、碳氧化硅、硼氮化硅、硼碳氮化硅、氧碳氮化硅和其组合中的至少一种。在一些实施例中，第一绝缘结构105A的介电常数和第二绝缘结构105B的介电常数可以分别为约7或更小。例如，第一绝缘结构105A和第二绝缘结构105B中的每个可以包括碳氮化硅层。
在一些实施例中，第一绝缘结构105A和第二绝缘结构105B可以以同一层级形成。在本公开中，术语“同一层级”意味着对应的元件通过同一制造工艺形成。例如，第一绝缘结构105A和第二绝缘结构105B可以通过同一制造工艺同时形成，以具有相同的材料组分。这将参照图12至图24更详细地描述。
层间绝缘层190可以形成在基底100和场绝缘层102上。层间绝缘层190可以形成为填充栅极间隔件136的外侧上的空间。例如，层间绝缘层190可以覆盖第一源/漏区160A、第二源/漏区160B、第一绝缘结构105A和第二绝缘结构105B。尽管层间绝缘层190被示出为暴露栅极结构130的上表面，但这仅是示例，并且层间绝缘层190可以覆盖栅极结构130的上表面。
层间绝缘层190可以包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、硼氮化硅、硼碳氮化硅、氧碳氮化硅和低介电常数材料中的至少一种。低介电常数材料可以包括例如可流动氧化物(FOX)、Torene硅氮烷(TOSZ)、未掺杂二氧化硅玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强原硅酸四乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂氧化硅(CDO)、干凝胶、气凝胶、无定形氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合物材料或其组合，但不限于此。
在基于三维沟道(诸如片图案(或线图案))的多栅极晶体管中，绝缘结构可以用于将基底与源/漏区分离或者将沉积的源/漏区彼此分离。然而，穿过栅极结构的绝缘结构形成泄漏路径，由此出现半导体装置的性能劣化的问题。例如，由于构成栅极结构的材料(例如，镧(La)或铝(Al))的扩散，处于穿过栅极结构的形式的绝缘结构可能在与栅极结构相邻的表面上形成泄漏路径。
然而，根据一些实施例的半导体装置可以包括分别通过栅极结构130分离的第一绝缘结构105A和第二绝缘结构105B，从而具有改善的性能。例如，如上所述，第一绝缘结构105A可以不置于基底100与第一有源图案110A之间，并且第二绝缘结构105B可以不置于第一有源图案110A与第二有源图案110B之间。结果，可以提供具有改善的性能的半导体装置。
此外，如下面在图12至图24的描述中所描述的，第一绝缘结构105A和第二绝缘结构105B可以以同一层级形成。结果，可以提供通过简化的工艺而具有改善的性能的半导体装置。
图6和图7是示出根据一些实施例的半导体装置的不同的剖视图。为了便于描述，将简要描述或者省略与参照图1至图5描述的部分重复的部分。
参照图6，根据一些实施例的半导体装置还包括上内间隔件137U。
上内间隔件137U可以形成在上片图案(例如，第四片图案114至第六片图案116)之间。此外，上内间隔件137U可以置于栅电极134与第二源/漏区160B之间。上内间隔件137U可以使栅电极134与第二源/漏区160B电分离。
上内间隔件137U可以包括但不限于氮化硅、氮氧化硅、碳氧化硅、硼氮化硅、硼碳氮化硅、氧碳氮化硅和其组合中的至少一种。上内间隔件137U可以包括与栅极间隔件136的材料相同的材料，或者可以包括与栅极间隔件136的材料不同的材料。例如，上内间隔件137U的介电常数可以大于栅极间隔件136的介电常数。
在一些实施例中，由第一有源图案110A形成的元件可以是p型(例如，PFET)，并且由第二有源图案110B形成的元件可以是n型(例如，NFET)。
参照图7，根据一些实施例的半导体装置还包括下内间隔件137L和上内间隔件137U。
下内间隔件137L可以形成在下片图案(例如，第一片图案111至第三片图案113)之间。下内间隔件137L可以置于栅电极134与第一源/漏区160A之间。下内间隔件137L可以使栅电极134与第一源/漏区160A电分离。
下内间隔件137L可以包括但不限于氮化硅、氮氧化硅、碳氧化硅、硼氮化硅、硼碳氮化硅、氧碳氮化硅和其组合中的至少一种。下内间隔件137L可以包括与栅极间隔件136的材料相同的材料，或可以包括与栅极间隔件136的材料不同的材料。例如，下内间隔件137L的介电常数可以大于栅极间隔件136的介电常数。
因为上内间隔件137U与参照图6描述的上内间隔件137U类似，因此将省略其详细描述。
在一些实施例中，由第一有源图案110A形成的元件可以具有第一导电类型，并且由第二有源图案110B形成的元件可以具有与第一导电类型不同的第二导电类型。例如，第一导电类型可以是p型，并且第二导电类型可以是n型。对于另一示例，第一导电类型可以是n型，并且第二导电类型可以是p型。
图8是示出根据一些实施例的半导体装置的透视图。图9是沿着图8的线D-D截取的剖视图。为了便于描述，将简要描述或者省略与参照图1至图5描述的部分重复的部分。
参照图8和图9，在根据一些实施例的半导体装置中，第一绝缘结构105A和第二绝缘结构105B中的每个包括多个绝缘层(例如，第一隔离绝缘层107和第二隔离绝缘层109)。
第一隔离绝缘层107和第二隔离绝缘层109可以顺序地沉积。例如，第一绝缘结构105A的第一隔离绝缘层107可以沿着鳍图案110F的上表面、栅极结构130的侧面和第一源/漏区160A的下表面共形地延伸。第一绝缘结构105A的第二隔离绝缘层109可以形成在第一隔离绝缘层107上，以填充鳍图案110F与第一源/漏区160A之间的空间。例如，第二绝缘结构105B的第一隔离绝缘层107可以沿着第一源/漏区160A的上表面、栅极结构130的侧面和第二源/漏区160B的下表面共形地延伸。第二绝缘结构105B的第二隔离绝缘层109可以形成在第一隔离绝缘层107上以填充第一源/漏区160A与第二源/漏区160B之间的空间。
第一隔离绝缘层107和第二隔离绝缘层109中的每个可以包括但不限于氮化硅、氮氧化硅、碳氧化硅、硼氮化硅、硼碳氮化硅、氧碳氮化硅和其组合中的至少一种。在一些实施例中，第一隔离绝缘层107的介电常数和第二隔离绝缘层109的介电常数可以分别为约7或更小。例如，第一隔离绝缘层107和第二隔离绝缘层109中的每个可以包括碳氮化硅层。
在一些实施例中，第一隔离绝缘层107和第二隔离绝缘层109可以包括彼此不同的材料。例如，第二隔离绝缘层109的介电常数可以低于第一隔离绝缘层107的介电常数。例如，第一隔离绝缘层107可以包括第一碳氮化硅层，并且第二隔离绝缘层109可以包括第二碳氮化硅层，第二碳氮化硅层具有比第一隔离绝缘层107的第一碳氮化硅层的碳比例高的碳比例。
在一些其他实施例中，可以省略第二隔离绝缘层109。例如，第一绝缘结构105A和第二绝缘结构105B中的每个可以包括空隙。例如，可以沉积台阶覆盖不佳的绝缘层，以形成包括空隙的第一隔离绝缘层107。
图10是示出根据一些实施例的半导体装置的透视图。图11是沿着图10的线E-E截取的剖视图。为了便于描述，将简要描述或者省略与参照图1至图5描述的部分重复的部分。
参照图10和图11，根据一些实施例的半导体装置还包括第一源/漏接触件180A和第二源/漏接触件180B。
第一源/漏接触件180A可以与第一源/漏区160A连接。例如，第一源/漏接触件180A可以在第三方向Z上延伸以穿过层间绝缘层190、第二源/漏区160B和第二绝缘结构105B，并且可以与第一源/漏区160A接触。例如，第一源/漏接触件180A可以延伸穿过第一源/漏区160A的一部分。
在一些实施例中，可以形成沿着第一源/漏接触件180A的侧面延伸的接触间隔件185。接触间隔件185可以将第一源/漏接触件180A与第二源/漏区160B电分离。因此，第一源/漏接触件180A可以仅连接到第一源/漏区160A，并且可以不连接到第二源/漏区160B(即，与第二源/漏区160B绝缘)。接触间隔件185可以包括但不限于氧化硅、氮化硅、氮氧化硅和其组合中的至少一种。
在一些其他实施例中，可以省略接触间隔件185。在这种情况下，第一源/漏接触件180A可以与第一源/漏区160A和第二源/漏区160B两者连接。也就是说，第一源/漏接触件180A可以用作共享源/漏接触件。
第二源/漏接触件180B可以与第二源/漏区160B连接。例如，第二源/漏接触件180B可以在第三方向Z上延伸以穿过层间绝缘层190，并且可以与第二源/漏区160B接触。例如，第二源/漏接触件180B可以延伸穿过第二源/漏区160B的一部分。
在下文中，将参照图1至图30描述根据示例性实施例的用于制造半导体装置的方法。
图12至图24是根据一些实施例的用于制造半导体装置的方法的中间步骤的视图。为了便于描述，将简要描述或者省略与参照图1至图11描述的部分重复的部分。
参照图12，在基底100上形成多个片图案111至116以及多个牺牲图案205A、205B和210。
例如，可以在基底100上形成交替沉积的第一材料层和第二材料层。可以在第一材料层和第二材料层上形成在第一方向X上延伸的掩模图案。随后，可以使用掩模图案作为蚀刻掩模来执行用于图案化第一材料层和第二材料层的图案化工艺。
图案化的第二材料层可以形成片图案111至116。图案化的第一材料层可以形成牺牲图案205A、205B和210。例如，置于基底100与第一片图案111之间的第一材料层可以形成第一牺牲图案205A。置于第三片图案113与第四片图案114之间的第一材料层可以形成第二牺牲图案205B。置于第一片图案111至第三片图案113之间以及第四片图案114至第六片图案116之间的第一材料层可以形成多个第三牺牲图案210。
在一些实施例中，片图案111至116和牺牲图案205A、205B和210可以具有彼此不同的蚀刻选择率。例如，片图案111至116可以包括硅锗(SiGe)，并且牺牲图案205A、205B和210可以包括硅(Si)。
在一些实施例中，第一牺牲图案205A的第一厚度T11和第二牺牲图案205B的第二厚度T12可以大于第三牺牲图案210的厚度D11和D12。例如，第一牺牲图案205A的第一厚度T11和第二牺牲图案205B的第二厚度T12可以是各个第三牺牲图案210的厚度D11或D12的约1.5倍。
在一些实施例中，在图案化第一材料层和第二材料层的工艺期间，可以蚀刻基底100的一部分以形成鳍图案110F。随后，可以在基底100上形成场绝缘层102。场绝缘层102可以覆盖鳍图案110F的侧面的至少一部分。
参照图13，在基底100上形成虚设栅极结构230和栅极间隔件136。
可以在基底100和场绝缘层102上形成虚设栅极结构230。虚设栅极结构230可以与片图案111至116以及牺牲图案205A、205B和210交叉。例如，虚设栅极结构230可以在第二方向Y上延伸。片图案111至116和牺牲图案205A、205B和210可以分别在第一方向X上延伸以穿过虚设栅极结构230。
虚设栅极结构230可以包括顺序地沉积在基底100和场绝缘层102上的虚设栅极介电层232和虚设栅电极234。虚设栅极介电层232和虚设栅电极234可以通过使用掩模图案250作为蚀刻掩模的图案化工艺来形成。例如，可以形成顺序地沉积在基底100和场绝缘层102上的介电层和电极层。随后，可以在电极层上形成在第二方向Y上延伸的掩模图案250。随后，可以使用掩模图案250作为蚀刻掩模来执行用于图案化介电层和电极层的图案化工艺。图案化的介电层可以形成虚设栅极介电层232，并且图案化的电极层可以形成虚设栅电极234。
虚设栅电极234可以包括具有与片图案111至116以及牺牲图案205A、205B和210中的每个的蚀刻选择率不同的蚀刻选择率的材料。例如，虚设栅电极234可以包括多晶硅(poly Si)。
可以在基底100和场绝缘层102上形成栅极间隔件136。栅极间隔件136可以沿着虚设栅极结构230的侧面延伸。在一些实施例中，栅极间隔件136可以沿着掩模图案250的侧面延伸。
参照图14，对牺牲图案205A、205B和210执行第一凹陷工艺。
当执行第一凹陷工艺时，可以使牺牲图案205A、205B和210的两侧凹陷以形成第一凹部210r1。当形成第一凹部210r1时，片图案111至116可以在第二方向Y上延伸超过牺牲图案205A、205B和210中的每个的侧面。
尽管设置在栅极间隔件136和虚设栅极结构230内侧的牺牲图案205A、205B和210被示出为完全不凹陷，但这仅是为了便于描述。根据第一凹陷工艺的特性，设置在栅极间隔件136中的牺牲图案205A、205B和210的至少一部分可以凹陷，或者设置在虚设栅极结构230内侧的牺牲图案205A、205B和210的一部分可以凹陷。
参照图15，形成间隔层300。
例如，间隔层300可以形成为沿着图14的所得物的表面共形地延伸。间隔层300可以形成为填充图14的第一凹部210r1的至少一部分。例如，间隔层300可以沿着片图案111至116的侧面和牺牲图案205A、205B和210的侧面延伸为共形的。
形成在第一牺牲图案205A的侧面和第二牺牲图案205B的侧面上的间隔层300的第三厚度T21可以小于形成在每个第三牺牲图案210的侧面上的间隔层300的第四厚度T22。例如，如上面关于图12所描述的，第三牺牲图案210的厚度D11和D12可以形成为相对薄的。在这种情况下，由于折叠现象，沿着每个第三牺牲图案210的侧面延伸的间隔层300可以形成为相对厚的。可选地，第一牺牲图案205A的第一厚度T11和第二牺牲图案205B的第二厚度T12可以形成为相对厚的。因此，沿着第一牺牲图案205A的侧面和第二牺牲图案205B的侧面延伸的间隔层300可以在相对宽的空间中延伸为共形的，然后形成为相对薄的。
间隔层300可以包括但不限于氮化硅、氮氧化硅、碳氧化硅、硼氮化硅、硼碳氮化硅、氧碳氮化硅和其组合中的至少一种。
参照图16，对第一牺牲图案205A和第二牺牲图案205B执行第二凹陷工艺。
当执行第二凹陷工艺时，可以去除第一牺牲图案205A的设置在虚设栅极结构230外侧的部分和第二牺牲图案205B的设置在虚设栅极结构230外侧的部分。因此，可以在虚设栅极结构230外侧在基底100与第一片图案111之间以及在虚设栅极结构230外侧在第三片图案113与第四片图案114之间形成第二凹部205r。
尽管设置在栅极间隔件136和虚设栅极结构230内侧的第一牺牲图案205A和第二牺牲图案205B被示出为完全不凹陷，但这仅是为了便于描述。根据第二凹陷工艺的特性，设置在栅极间隔件136中的第一牺牲图案205A的至少一部分和第二牺牲图案205B的至少一部分可以凹陷，或者设置在虚设栅极结构230中的第一牺牲图案205A的一部分和第二牺牲图案205B的一部分可以凹陷。
在第二凹陷工艺中，第三牺牲图案210可以不凹陷。例如，如上面关于图15所描述的，形成在每个第三牺牲图案210的侧面上的间隔层300的第四厚度T22可以比形成在第一牺牲图案205A的侧面和第二牺牲图案205B的侧面上的间隔层300的第三厚度T21相对更厚。因此，如图16中所示，在第二凹陷工艺期间，可以去除间隔层300的沿着片图案111至116的侧面、第一牺牲图案205A的侧面和第二牺牲图案205B的侧面延伸的部分，并且可以保留间隔层300的沿着第三牺牲图案210的侧面延伸的另一部分，以形成保护间隔件310。第三牺牲图案210可以被保护间隔件310保护，并且因此可以不凹陷。
参照图17，在虚设栅极结构230的侧面上形成第一绝缘结构105A和第二绝缘结构105B。
第一绝缘结构105A可以填充基底100与第一片图案111之间的区域，并且第二绝缘结构105B可以填充第三片图案113与第四片图案114之间的区域。例如，可以形成绝缘层以填充图16的第二凹部205r。随后，可以使用第六片图案116作为蚀刻掩模来执行用于图案化绝缘层的图案化工艺。图案化的绝缘层可以形成第一绝缘结构105A和第二绝缘结构105B。
第一绝缘结构105A和第二绝缘结构105B中的每个可以包括但不限于氮化硅、氮氧化硅、碳氧化硅、硼氮化硅、硼碳氮化硅、氧碳氮化硅和其组合中的至少一种。在一些实施例中，第一绝缘结构105A的介电常数和第二绝缘结构105B的介电常数可以分别为约7或更小。例如，第一绝缘结构105A和第二绝缘结构105B中的每个可以包括碳氮化硅层。
参照图18，对片图案111至116和第三牺牲图案210执行第三凹陷工艺。
当执行第三凹陷工艺时，可以去除片图案111至116中的每个的设置在虚设栅极结构230外侧的部分和每个第三牺牲图案210的设置在虚设栅极结构230外侧的部分。因此，可以在第一绝缘结构105A与第二绝缘结构105B之间形成第三凹部110r1，并且可以在第二绝缘结构105B的上表面上形成第四凹部110r2。此外，可以形成包括下片图案(例如，第一片图案111至第三片图案113)的第一有源图案110A和包括上片图案(例如，第四片图案114至第六片图案116)的第二有源图案110B。第三凹部110r1可以暴露第一有源图案110A，并且第四凹部110r2可以暴露第二有源图案110B。
在一些实施例中，在第三凹陷工艺期间，第三牺牲图案210可以不凹陷。例如，第三凹陷工艺可以通过利用片图案111至116与第三牺牲图案210之间的蚀刻选择率来选择性地使片图案111至116凹陷。
参照图19，在虚设栅极结构230的侧面上形成第一源/漏区160A。
可以在第一绝缘结构105A与第二绝缘结构105B之间的区域上以及第二绝缘结构105B的上表面上形成第一源/漏区160A。例如，第一源/漏区160A可以填充图18的第三凹部110r1和第四凹部110r2。因此，可以形成与第一有源图案110A和第二有源图案110B连接的第一源/漏区160A。可以通过例如外延生长方法形成第一源/漏区160A。
在一些实施例中，可以通过外延包覆生长工艺形成第一源/漏区160A。例如，在第三凹陷工艺期间，第三牺牲图案210可以不凹陷，并且可以通过外延包覆生长在第三牺牲图案210之间的区域中形成第一源/漏区160A。
参照图20，去除第二绝缘结构105B的上表面上的第一源/漏区160A。
例如，可执行蚀刻工艺以去除第二绝缘结构105B的上表面上的第一源/漏区160A。蚀刻工艺可以包括但不限于干法蚀刻工艺。因此，可以在第二绝缘结构105B的上表面上形成第四凹部110r2。第四凹部110r2可以暴露第二有源图案110B。
参照图21，在虚设栅极结构230的侧面上形成第二源/漏区160B。
可以在第二绝缘结构105B的上表面上形成第二源/漏区160B。例如，第二源/漏区160B可以填充图20的第四凹部110r2。因此，可以形成与第二有源图案110B连接的第二源/漏区160B。可以通过例如外延生长方法形成第二源/漏区160B。
参照图22，去除虚设栅极结构230。
例如，可以在基底100和场绝缘层102上形成层间绝缘层190。可以形成层间绝缘层190以填充栅极间隔件136的外侧上的空间。例如，层间绝缘层190可以覆盖第一源/漏区160A、第二源/漏区160B、第一绝缘结构105A和第二绝缘结构105B。
随后，可以去除由层间绝缘层190和栅极间隔件136暴露的掩模图案250和虚设栅极结构230。可以选择性地去除虚设栅极结构230。当去除虚设栅极结构230时，可以使设置在栅极间隔件136内侧的片图案111至116以及牺牲图案205A、205B和210暴露。
参照图23，去除牺牲图案205A、205B和210。
如上所述，片图案111至116和牺牲图案205A、205B和210可以具有彼此不同的蚀刻选择率。因此，可以选择性地去除牺牲图案205A、205B和210。当去除牺牲图案205A、205B和210时，可以形成彼此间隔开的片图案111至116。
参照图24，形成栅极结构130。
例如，栅极介电层132可以形成为沿着图23的所得物的表面共形地延伸。随后，可以在栅极介电层132上形成栅电极134。在一些实施例中，栅电极134的上表面可以凹陷。栅极盖图案138可以沿着凹陷的栅电极134的上表面延伸。因此，可以形成包括栅极介电层132、栅电极134、栅极间隔件136和栅极盖图案138的栅极结构130。
因此，可以制造上面参照图1至图5描述的半导体装置。在形成栅极结构130之后，可以形成第一源/漏接触件180A和第二源/漏接触件180B。因此，可以制造上面参照图10和图11描述的半导体装置。
图25是根据一些实施例的用于制造半导体装置的方法的中间步骤的视图。为了便于描述，将简要描述或者省略与参照图1至图24描述的部分重复的部分。作为参考，图25是示出在图16之后的步骤的视图。
参照图25，在虚设栅极结构230的侧面上形成包括多个绝缘层(例如，第一隔离绝缘层107和第二隔离绝缘层109)的第一绝缘结构105A和第二绝缘结构105B。
例如，可以形成沿着鳍图案110F的上表面、第一片图案111的下表面、第三片图案113的上表面、第四片图案114的下表面和虚设栅极结构230的侧面共形地延伸的第一隔离绝缘层107。随后，可以在第一隔离绝缘层107上形成第二隔离绝缘层109。第二隔离绝缘层109可以填充鳍图案110F与第一片图案111之间的空间以及第三片图案113与第四片图案114之间的空间。
随后，可以执行与图18至图24对应的上述操作。因此，可以制造上面参照图8和图9描述的半导体装置。
图26至图28是根据一些实施例的用于制造半导体装置的方法的中间步骤的视图。为了便于描述，将简要描述或者省略与参照图1至图24描述的部分重复的部分。作为参考，图26是示出图17之后的步骤的视图。
参照图26，对上片图案(例如，第四片图案114至第六片图案116)之间的第三牺牲图案210以及上片图案执行第三凹陷工艺。
当执行第三凹陷工艺时，可以去除上片图案(例如，第四片图案114至第六片图案116)中的每个的设置在第二绝缘结构105B的上表面上和虚设栅极结构230外侧的部分。此外，可以去除每个第三牺牲图案210的设置在第二绝缘结构105B的上表面上和虚设栅极结构230外侧的部分。因此，可以在第二绝缘结构105B的上表面上形成第四凹部110r2。此外，可以形成包括上片图案(例如，第四片图案114至第六片图案116)的第二有源图案110B。第四凹部110r2可以暴露第二有源图案110B。第三凹陷工艺可以包括但不限于干法蚀刻工艺。
参照图27，对由第四凹部110r2暴露的第三牺牲图案210执行第四凹陷工艺。
当执行第四凹陷工艺时，可以使上片图案(例如，第四片图案114至第六片图案116)之间的第三牺牲图案210的侧面凹陷以形成第五凹部210r2。当形成第五凹部210r2时，上片图案(例如，第四片图案114至第六片图案116)可以在第一方向X上延伸超过上片图案(例如，第四片图案114至第六片图案116)之间的第三牺牲图案210中的每个的侧面。
在第一方向X上，第五凹部210r2形成的深度被示出为与栅极间隔件136的厚度相同，但这仅是为了便于描述。根据第四凹陷工艺的特性，第五凹部210r2形成的深度可以比栅极间隔件136的厚度深或浅。
参照图28，形成上内间隔件137U。
可以形成上内间隔件137U以填充图27的第五凹部210r2。例如，可以形成沿着图27的所得物的表面共形地延伸的间隔层。随后，可以执行用于间隔层的凹陷工艺。因此，可以在上片图案(例如，第四片图案114至第六片图案116)之间的第三牺牲图案210中的每个的侧面上形成上内间隔件137U。
随后，可以执行与图18至图24对应的上述操作。因此，可以制造上面参照图6描述的半导体装置。
图29和图30是根据一些实施例的用于制造半导体装置的方法的中间步骤的视图。为了便于描述，将简要描述或者省略与参照图1至图24描述的部分重复的部分。作为参考，图29是示出图18之后的操作的视图。
参照图29，对由第三凹部110r1和第四凹部110r2暴露的第三牺牲图案210执行第四凹陷工艺。
当执行第四凹陷工艺时，可以使每个第三牺牲图案210的侧面凹陷以形成第五凹部210r2。当形成第五凹部210r2时，片图案111至116可以在第一方向X上延伸超过每个第三牺牲图案210的侧面。
在第一方向X上，第五凹部210r2形成的深度被示出为与栅极间隔件136的厚度相同，但这仅是为了便于描述。根据第四凹陷工艺的特性，第五凹部210r2形成的深度可以比栅极间隔件136的厚度深或浅。
参照图30，形成下内间隔件137L和上内间隔件137U。
可以形成下内间隔件137L和上内间隔件137U，以填充图29的第五凹部210r2。例如，可以形成沿着图29的所得物的表面共形地延伸的间隔层。随后，可以执行用于间隔层的凹陷工艺。因此，可以在下片图案(例如，第一片图案111至第三片图案113)之间的第三牺牲图案210中的每个的侧面上形成下内间隔件137L。此外，可以在上片图案(例如，第四片图案114至第六片图案116)之间的第三牺牲图案210中的每个的侧面上形成上内间隔件137U。
随后，可以执行与图19至图24对应的上述操作。因此，可以制造上面参照图7描述的半导体装置。
虽然已经示出并描述了实施例的方面，但是本领域普通技术人员将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
第一有源图案，与基底间隔开并且在第一方向上延伸；
第二有源图案，与基底间隔开并且在第一方向上延伸，第一有源图案设置在第二有源图案与基底之间；
栅极结构，在基底上在第二方向上延伸，第一有源图案和第二有源图案穿过栅极结构，并且第二方向与第一方向交叉；
第一源/漏区，与第一有源图案连接并且设置在栅极结构的侧面上；
第二源/漏区，与第二有源图案连接并且设置在第一源/漏区上；
第一绝缘结构，设置在基底与第一源/漏区之间，其中，第一绝缘结构不设置在基底与栅极结构之间；以及
第二绝缘结构，设置在第一源/漏区与第二源/漏区之间。
2.根据权利要求1所述的半导体装置，其中，第一源/漏区具有第一导电类型，并且
其中，第二源/漏区具有与第一导电类型不同的第二导电类型。
3.根据权利要求1所述的半导体装置，其中，第一有源图案包括多个下片图案，所述多个下片图案沿着第三方向彼此间隔开并且在第一方向上延伸，第三方向与第一方向和第二方向垂直，并且
其中，基底与第一有源图案之间的距离大于所述多个下片图案中的两个相邻的下片图案之间的距离。
4.根据权利要求3所述的半导体装置，其中，第一绝缘结构的厚度和基底与第一有源图案之间的距离具有相同的值。
5.根据权利要求1所述的半导体装置，其中，第二有源图案包括多个上片图案，所述多个上片图案沿着第三方向彼此间隔开并且在第一方向上延伸，第三方向与第一方向和第二方向垂直，并且
其中，第一有源图案与第二有源图案之间的距离大于所述多个上片图案中的两个相邻的上片图案之间的距离。
6.根据权利要求5所述的半导体装置，其中，第二绝缘结构的厚度和第一有源图案与第二有源图案之间的距离具有相同的值。
7.根据权利要求1所述的半导体装置，其中，第一绝缘结构的下表面与栅极结构的最下表面共面。
8.根据权利要求1所述的半导体装置，其中，第一绝缘结构和第二绝缘结构中的每个包括第一隔离绝缘层和设置在第一隔离绝缘层上的第二隔离绝缘层。
9.根据权利要求8所述的半导体装置，其中，第二隔离绝缘层的介电常数低于第一隔离绝缘层的介电常数。
10.根据权利要求1所述的半导体装置，其中，第一绝缘结构和第二绝缘结构中的每个包括碳氮化硅层。
11.一种半导体装置，所述半导体装置包括：
第一片图案，设置在基底上并且在第一方向上延伸；
第二片图案，设置在第一片图案上并与第一片图案间隔开，并且在第一方向上延伸；
第三片图案，设置在第二片图案上并且在第一方向上延伸；
第四片图案，设置在第三片图案上并与第三片图案间隔开，并且在第一方向上延伸；
栅极结构，设置在基底上并且在与第一方向交叉的第二方向上延伸，其中，第一片图案、第二片图案、第三片图案和第四片图案穿过栅极结构；
第一源/漏区，与第一片图案和第二片图案连接，并且设置在栅极结构的侧面上；
第二源/漏区，与第三片图案和第四片图案连接，并且设置在第一源/漏区上；
第一绝缘结构，在栅极结构的侧面上设置在基底与第一源/漏区之间；以及
第二绝缘结构，在栅极结构的侧面上设置在第一源/漏区与第二源/漏区之间，
其中，第一绝缘结构的厚度和第二绝缘结构的厚度大于第一片图案与第二片图案之间的距离，并且大于第三片图案与第四片图案之间的距离。
12.根据权利要求11所述的半导体装置，其中，第一源/漏区具有第一导电类型，并且
其中，第二源/漏区具有与第一导电类型不同的第二导电类型。
13.根据权利要求11所述的半导体装置，其中，沿着第二方向，第一绝缘结构的宽度、第一片图案的宽度和第二片图案的宽度具有第一相同值，并且
其中，沿着第二方向，第二绝缘结构的宽度、第三片图案的宽度和第四片图案的宽度具有第二相同值。
14.根据权利要求11所述的半导体装置，其中，第一绝缘结构的厚度和基底与第一片图案之间的距离具有相同的值。
15.一种半导体装置，所述半导体装置包括：
多个下片图案，顺序地设置在基底上，彼此间隔开，并且分别在第一方向上延伸；
多个上片图案，顺序地设置在所述多个下片图案上，彼此间隔开，并且分别在第一方向上延伸；
栅极结构，设置在基底上，并且在基底上在与第一方向交叉的第二方向上延伸，其中，所述多个下片图案和所述多个上片图案穿过栅极结构；
第一源/漏区，与所述多个下片图案连接，设置在栅极结构的侧面上，并且具有第一导电类型；
第二源/漏区，与所述多个上片图案连接，设置在第一源/漏区上，并且具有与第一导电类型不同的第二导电类型；
第一绝缘结构，设置在基底与第一源/漏区之间，其中，第一绝缘结构不设置在基底与栅极结构之间；以及
第二绝缘结构，在栅极结构的侧面上设置在第一源/漏区与第二源/漏区之间，
其中，基底与所述多个下片图案之间的第一距离和所述多个下片图案与所述多个上片图案之间的第二距离均大于所述多个下片图案中的两个相邻的下片图案之间的第三距离和所述多个上片图案中的两个相邻的上片图案之间的第四距离中的每个。
16.根据权利要求15所述的半导体装置，其中，第一绝缘结构的第一厚度和第一距离具有第一相同值，并且
其中，第二绝缘结构的第二厚度和第二距离具有第二相同值。
17.根据权利要求15所述的半导体装置，所述半导体装置还包括上内间隔件，上内间隔件设置在栅极结构与第二源/漏区之间以及所述多个上片图案之间。
18.根据权利要求17所述的半导体装置，所述半导体装置还包括下内间隔件，下内间隔件设置在栅极结构与第一源/漏区之间以及所述多个下片图案之间。
19.根据权利要求15所述的半导体装置，其中，栅极结构包括：
栅电极；
栅极间隔件，沿着栅电极的侧面延伸；以及
栅极介电层，设置在基底与栅电极之间以及栅电极与栅极间隔件之间。
20.根据权利要求15所述的半导体装置，所述半导体装置还包括：
第一源/漏接触件，与第一源/漏区连接，并且穿过第二源/漏区和第二绝缘结构；以及
第二源/漏接触件，与第二源/漏区连接。
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