KR20230144284A - 반도체 장치 - Google Patents

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KR20230144284A
KR20230144284A KR1020220043362A KR20220043362A KR20230144284A KR 20230144284 A KR20230144284 A KR 20230144284A KR 1020220043362 A KR1020220043362 A KR 1020220043362A KR 20220043362 A KR20220043362 A KR 20220043362A KR 20230144284 A KR20230144284 A KR 20230144284A
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이동균
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삼성전자주식회사
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Abstract

반도체 장치가 제공된다. 반도체 장치는 기판 상의 제1 도전판과, 제1 도전판 상의 복수의 제1 하부 전극을 포함하는 제1 커패시터 블록, 제1 도전판과 이격되는 제2 도전판과, 제2 도전판 상의 복수의 제2 하부 전극을 포함하는 제2 커패시터 블록, 제1 도전판과 제2 도전판 사이의 분리 절연막과, 분리 절연막 상의 복수의 더미 하부 전극을 포함하는 분리 블록 및 복수의 제1 하부 전극, 복수의 제2 하부 전극 및 복수의 더미 하부 전극을 지지하는 제1 전극 지지대를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
전기 및 전자 장치들에서, 커패시터는 다양한 용도로 사용되고 있다. 예를 들어, 커패시터는 디램과 같은 반도체 메모리 장치에서 메모리 요소로서 사용되고 있다. 다른 예로, 반도체 장치에서, 커패시터는 전기적 에너지를 국소적으로 저장하는 에너지 저장소로 기능하기 때문에, 반도체 장치의 한 부분에서 유발된 노이즈가 장치의 다른 부분에 영향을 주는 것을 차단하는 디커플링 회로의 구현을 위해 사용될 수 있다.
한편, 커패시터의 종횡비가 높아짐에 따라, 반도체 장치의 가장자리 영역에서 커패시터의 휨 현상이 발생될 수 있다. 이로 인해, 절연 특성이 열화될 수 있고, 커패시터에 전압을 인가할 때 누설전류가 발생될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판 상의 제1 도전판과, 제1 도전판 상의 복수의 제1 하부 전극을 포함하는 제1 커패시터 블록, 제1 도전판과 이격되는 제2 도전판과, 제2 도전판 상의 복수의 제2 하부 전극을 포함하는 제2 커패시터 블록, 제1 도전판과 제2 도전판 사이의 분리 절연막과, 분리 절연막 상의 복수의 더미 하부 전극을 포함하는 분리 블록 및 복수의 제1 하부 전극, 복수의 제2 하부 전극 및 복수의 더미 하부 전극을 지지하는 제1 전극 지지대를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판 상의 제1 도전판과, 제1 도전판 상의 복수의 제1 하부 전극을 포함하는 제1 커패시터 블록, 제1 도전판과 이격되는 제2 도전판과, 제2 도전판 상의 복수의 제2 하부 전극을 포함하는 제2 커패시터 블록, 제1 도전판 상의 복수의 제1 에지 전극을 포함하고, 제1 커패시터 블록을 둘러싸는 제1 에지 커패시터 블록, 제2 도전판 상의 복수의 제2 에지 전극을 포함하고, 제2 커패시터 블록을 둘러싸는 제2 에지 커패시터 블록 및 복수의 제1 하부 전극, 복수의 제2 하부 전극, 복수의 제1 에지 전극 및 복수의 제2 에지 전극을 지지하는 제1 전극 지지대를 포함하고, 제1 전극 지지대는 제1 전극 지지대를 관통하는 제1 관통 패턴을 포함하고, 제1 관통 패턴은 복수의 제1 하부 전극과 복수의 제2 하부 전극에 걸쳐 형성되고, 복수의 제1 에지 전극과 복수의 제2 에지 전극에 걸쳐 비형성된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판 상의 제1 도전판과, 제1 도전판 상의 복수의 제1 하부 전극을 포함하는 제1 커패시터 블록, 제1 도전판과 이격되는 제2 도전판과, 제2 도전판 상의 복수의 제2 하부 전극을 포함하는 제2 커패시터 블록, 제1 도전판 상의 복수의 제1 에지 전극을 포함하고, 제1 커패시터 블록을 둘러싸는 제1 에지 커패시터 블록, 제2 도전판 상의 복수의 제2 에지 전극을 포함하고, 제2 커패시터 블록을 둘러싸는 제2 에지 커패시터 블록, 제1 도전판과 제2 도전판 사이의 분리 절연막과, 분리 절연막 상의 복수의 더미 하부 전극을 포함하는 분리 블록, 복수의 제1 하부 전극, 복수의 제2 하부 전극, 복수의 제1 에지 전극, 복수의 제2 에지 전극 및 복수의 더미 하부 전극을 지지하고, 제1 관통 패턴을 포함하는 제1 전극 지지대 및 복수의 제1 하부 전극, 복수의 제2 하부 전극, 복수의 제1 에지 전극, 복수의 제2 에지 전극 및 복수의 더미 하부 전극을 지지하고, 제1 관통 패턴과 완전히 중첩되는 제2 관통 패턴을 포함하고, 기판과 제1 전극 지지대 사이에 배치되는 제2 전극 지지대를 포함하고, 제1 관통 패턴은, 복수의 제1 하부 전극과 복수의 제2 하부 전극에 걸쳐 형성되고, 복수의 제1 에지 전극과, 복수의 제2 에지 전극과, 복수의 더미 하부 전극에 걸쳐 비형성된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3은 본 발명의 몇몇 실시예에 따른 커패시터 구조체를 설명하기 위한 예시적인 평면도이다.
도 4는 도 3의 A-A를 따라 절단한 예시적인 단면도이다.
도 5는 도 4의 R 영역을 나타낸 확대도이다.
도 6은 도 3의 B-B를 따라 절단한 예시적인 단면도이다.
도 7 내지 도 14는 도 4의 반도체 장치를 제조하는 방법을 설명하기 위한 중간 단계의 도면들이다.
도 15는 본 발명의 다른 몇몇 실시예에 따른 커패시터 구조체를 설명하기 위한 예시적인 평면도이다.
도 16은 도 15의 A-A를 따라 절단한 예시적인 단면도이다.
도 17 내지 도 21은 도 15의 반도체 장치를 제조하는 방법을 설명하기 위한 중간 단계의 도면들이다.
도 22는 본 발명의 또다른 몇몇 실시예에 따른 커패시터 구조체를 설명하기 위한 예시적인 평면도이다.
도 23은 도 22의 A-A를 따라 절단한 예시적인 단면도이다.
도 24 및 도 25는 도 23의 반도체 장치를 제조하는 방법을 설명하기 위한 중간 단계의 도면들이다.
도 26은 본 발명의 또다른 몇몇 실시예에 따른 커패시터 구조체를 설명하기 위한 예시적인 평면도이다.
도 27은 도 26의 B-B를 따라 절단한 예시적인 단면도이다.
도 28은 본 발명의 다른 몇몇 실시예에 따른 전극 지지대를 설명하기 위한 도면이다.
도 29는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 30은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 31은 도 29의 D-D 및 E-E를 따라 절단한 단면도이다.
도 32는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 33은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 2는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 3은 본 발명의 몇몇 실시예에 따른 커패시터 구조체를 설명하기 위한 예시적인 평면도이다. 도 4는 도 3의 A-A를 따라 절단한 예시적인 단면도이다. 도 5는 도 4의 R 영역을 나타낸 확대도이다. 도 6은 도 3의 B-B를 따라 절단한 예시적인 단면도이다.
도 1 및 도 2를 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 도전판(110), 제2 도전판(120), 분리 절연막(101), 커패시터 구조체(CS), 제1 컨택(181), 제2 컨택(182), 층간 절연막(190)을 포함할 수 있다.
커패시터 구조체(CS)는 제1 커패시터 블록(CB1), 제2 커패시터 블록(CB2), 분리 블록(SB), 제1 에지 커패시터 블록(EB1), 제2 에지 커패시터 블록(EB2)을 포함할 수 있다.
기판(100)은 예를 들어, 실리콘 단결정 기판 또는 SOI(Silicon on Insulator) 기판일 수 있다. 이와 달리 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 도전판(110) 및 제2 도전판(120)은 기판(100) 상에 배치될 수 있다. 제1 도전판(110) 및 제2 도전판(120)은 제1 방향(D1)과 제2 방향(D2)이 연장되는 평면에서, 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다. 제1 도전판(110) 및 제2 도전판(120)은 도전 물질을 포함할 수 있다.
제1 도전판(110) 및 제2 도전판(120)은 커패시터 구조체(CS)와 전기적으로 연결될 수 있다. 구체적으로, 제1 도전판(110)은 커패시터 구조체(CS)의 제1 커패시터 블록(CB1) 및 제1 에지 커패시터 블록(EB1)과 전기적으로 연결될 수 있다. 제2 도전판(120)은 커패시터 구조체(CS)의 제2 커패시터 블록(CB2) 및 제2 에지 커패시터 블록(EB2)과 전기적으로 연결될 수 있다.
제1 도전판(110) 및 제2 도전판(120)은 단일막일 수도 있지만, 이에 한정되는 것은 아니다. 제1 도전판(110) 및 제2 도전판(120)은 다중막일 수도 있다. 제1 도전판(110) 및 제2 도전판(120)은 예를 들어, 폴리 실리콘, TiSiN, 텅스텐(W), 및 이들의 조합을 포함할 수 있지만, 이에 한정되는 것은 아니다.
분리 절연막(101)은 기판(100) 상에 배치될 수 있다. 분리 절연막(101)은 제1 도전판(110) 및 제2 도전판(120)의 사이에 배치될 수 있다. 분리 절연막(101)은 각각 절연 물질을 포함할 수 있다. 예를 들어, 분리 절연막(101)은 실리콘 질화막, 실리콘 산질화막, 실리콘 산화막 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 컨택(181) 및 제2 컨택(182)은 층간 절연막(190) 내에서 기판(100)에 수직하는 제3 방향(D3)으로 연장할 수 있다. 층간 절연막(190)은 제1 컨택(181) 및 제2 컨택(182)을 둘러쌀 수 있다. 층간 절연막(190)은 기판(100), 제1 도전판(110), 제2 도전판(120), 분리 절연막(101) 상에 배치될 수 있다. 층간 절연막(190)은 커패시터 구조체(CS)를 덮을 수 있다.
제1 컨택(181)은 제1 도전판(110) 상에서 제3 방향(D3)으로 연장할 수 있다. 제1 컨택(181)은 제1 도전판(110)을 통해 제1 커패시터 블록(CB1) 및 제1 에지 커패시터 블록(EB1)과 전기적으로 연결될 수 있다. 즉, 제1 컨택(181)은 제1 도전판(110)을 통해 제1 커패시터 블록(CB1)과 제1 에지 커패시터 블록(EB1)에 전압을 인가할 수 있다.
제2 컨택(182)은 제2 도전판(120) 상에서 제3 방향(D3)으로 연장할 수 있다. 제2 컨택(182)은 제2 도전판(120)을 통해 제2 커패시터 블록(CB2) 및 제2 에지 커패시터 블록(EB2)과 전기적으로 연결될 수 있다. 즉, 제2 컨택(182)은 제2 도전판(120)을 통해 제2 커패시터 블록(CB2)과 제2 에지 커패시터 블록(EB2)에 전압을 인가할 수 있다.
커패시터 구조체(CS)는 기판(100) 상에 배치될 수 있다. 커패시터 구조체(CS)는 제1 도전판(110), 제2 도전판(120) 및 분리 절연막(101) 상에 배치될 수 있다.
구체적으로, 제1 커패시터 블록(CB1)은 제1 도전판(110) 상에 배치될 수 있다. 제1 에지 커패시터 블록(EB1)은 제1 도전판(110) 상에 배치될 수 있다. 제2 커패시터 블록(CB2)은 제2 도전판(120) 상에 배치될 수 있다. 제2 에지 커패시터 블록(EB2)은 제2 도전판(120) 상에 배치될 수 있다. 분리 블록(SB)은 분리 절연막(101) 상에 배치될 수 있다.
커패시터 구조체(CS)는 제1 컨택(181)과 제2 컨택(182) 사이에 배치될 수 있다. 커패시터 구조체(CS)는 제1 컨택(181) 및 제2 컨택(182)과 제1 방향(D1)으로 이격되어 배치될 수 있다.
제1 에지 커패시터 블록(EB1)은 제1 커패시터 블록(CB1)을 둘러쌀 수 있다. 제2 에지 커패시터 블록(EB2)은 제2 커패시터 블록(CB2)을 둘러쌀 수 있다.
제1 에지 커패시터 블록(EB1)과 제2 에지 커패시터 블록(EB2)은 제1 방향(D1)으로 이격될 수 있다. 제1 방향(D1)에서 분리 블록(SB)은 제1 에지 커패시터 블록(EB1)과 제2 에지 커패시터 블록(EB2)의 사이에 배치될 수 있다.
제1 에지 커패시터 블록(EB1) 및 제2 에지 커패시터 블록(EB2)은 분리 블록(SB)을 사이에 두고 이격될 수 있다. 즉, 분리 블록(SB)은 제1 에지 커패시터 블록(EB1) 및 제2 에지 커패시터 블록(EB2)의 사이에 배치될 수 있다.
제1 커패시터 블록(CB1)과 제2 커패시터 블록(CB2)은 제1 방향(D1)으로 이격될 수 있다. 제1 방향(D1)에서 분리 블록(SB)은 제1 커패시터 블록(CB1)과 제2 커패시터 블록(CB2)의 사이에 배치될 수 있다.
제1 커패시터 블록(CB1) 및 제2 커패시터 블록(CB2)은 분리 블록(SB)을 사이에 두고 이격될 수 있다. 즉, 분리 블록(SB)은 제1 커패시터 블록(CB1) 및 제2 커패시터 블록(CB2)의 사이에 배치될 수 있다.
도 3을 참조하면, 커패시터 구조체(CS)는 복수의 하부 전극(270)을 포함할 수 있다. 복수의 하부 전극(270)은 복수의 제1 하부 전극(211), 복수의 제2 하부 전극(212), 복수의 제1 에지 전극(221), 복수의 제2 에지 전극(222) 및 복수의 더미 하부 전극(230)을 포함할 수 있다. 복수의 하부 전극(270)은 제1 방향(D1) 및 제2 방향(D2)으로 정렬될 수 있다.
제1 커패시터 블록(CB1)은 복수의 제1 하부 전극(211)을 포함할 수 있다. 제2 커패시터 블록(CB2)은 복수의 제2 하부 전극(212)을 포함할 수 있다. 제1 에지 커패시터 블록(EB1)은 복수의 제1 에지 전극(221)을 포함할 수 있다. 제2 에지 커패시터 블록(EB2)은 복수의 제2 에지 전극(222)을 포함할 수 있다. 분리 블록(SB)은 복수의 더미 하부 전극(230)을 포함할 수 있다.
복수의 하부 전극(270)은 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
커패시터 구조체(CS)는 지지 구조체(300)를 포함할 수 있다. 구체적으로, 제1 커패시터 블록(CB1), 제2 커패시터 블록(CB2), 제1 에지 커패시터 블록(EB1), 제2 에지 커패시터 블록(EB2) 및 분리 블록(SB) 지지 구조체(300)와 중첩할 수 있다.
지지 구조체(300)는 관통 패턴(OP)을 포함할 수 있다. 관통 패턴(OP)은 제1 커패시터 블록(CB1), 제2 커패시터 블록(CB2), 제1 에지 커패시터 블록(EB1), 제2 에지 커패시터 블록(EB2), 분리 블록(SB)에 형성될 수 있다.
관통 패턴(OP)은 복수의 전극과 적어도 일부 중첩할 수 있다. 즉, 관통 패턴(OP)은 복수의 전극에 걸쳐 형성될 수 있다.
예를 들어, 제1 커패시터 블록(CB1)에서 관통 패턴(OP)은 4개의 제1 하부 전극(211)에 걸쳐 형성될 수 있다. 제2 커패시터 블록(CB2)에서 관통 패턴(OP)은 4개의 제2 하부 전극(212)에 걸쳐 형성될 수 있다. 제1 에지 커패시터 블록(EB1)에서 관통 패턴(OP)은 4개의 제1 에지 전극(221)에 걸쳐 형성될 수 있다. 제2 에지 커패시터 블록(EB2)에서 관통 패턴(OP)은 4개의 제2 에지 전극(222)에 걸쳐 형성될 수 있다. 분리 블록(SB)에서 관통 패턴(OP)은 4개의 더미 하부 전극(230)에 걸쳐 형성될 수 있다.
도 3에서는 관통 패턴(OP)이 4개의 하부 전극에 걸쳐 형성되는 것으로 도시하였으나, 실시예는 이에 제한되지 않는다. 예를 들어, 관통 패턴(OP)은 3개의 하부 전극에 걸쳐 형성될 수 있다. 다른 예를 들어, 관통 패턴(OP)은 6개의 하부 전극에 걸쳐 형성될 수 있다.
도 3 내지 도 6을 참조하면, 몇몇 실시예에 따른 반도체 장치는 단면도 관점에서 제1 커패시터 블록(CB1) 영역, 제1 에지 커패시터 블록(EB1) 영역, 분리 블록(SB) 영역, 제2 에지 커패시터 블록(EB2) 영역, 제2 커패시터 블록(CB2) 영역으로 구분될 수 있다.
몇몇 실시예에 따른 반도체 장치는 복수의 하부 전극(270), 상부 전극(240), 지지 구조체(300)를 포함할 수 있다.
복수의 제1 하부 전극(211)은 제1 커패시터 블록(CB1) 영역에서 제1 도전판(110) 상에 배치될 수 있다. 복수의 제1 하부 전극(211)은 제1 도전판(110) 상에서 기판(100)에 수직하는 제3 방향(D3)으로 연장할 수 있다. 복수의 제2 하부 전극(212)은 제2 커패시터 블록(CB2) 영역에서 제2 도전판(120) 상에 배치될 수 있다. 복수의 제2 하부 전극(212)은 제2 도전판(120) 상에서 기판(100)에 수직하는 제3 방향(D3)으로 연장할 수 있다.
복수의 제1 에지 전극(221)은 제1 에지 커패시터 블록(EB1) 영역에서 제1 도전판(110) 상에 배치될 수 있다. 복수의 제2 에지 전극(222)은 제2 에지 커패시터 블록(EB2) 영역에서 제2 도전판(120) 상에 배치될 수 있다. 마찬가지로, 복수의 제1 에지 전극(221) 및 복수의 제2 에지 전극(222)은 기판(100)에 수직하는 제3 방향(D3)으로 연장할 수 있다.
복수의 더미 하부 전극(230)은 분리 블록(SB) 영역에서 분리 절연막(101) 상에 배치될 수 있다. 복수의 더미 하부 전극(230)은 기판(100)에 수직하는 제3 방향(D3)으로 연장할 수 있다.
복수의 더미 하부 전극(230)은 분리 절연막(101) 상에서 제1 에지 커패시터 블록(EB1)과 제2 에지 커패시터 블록(EB2) 사이의 공간을 채울 수 있다. 복수의 더미 하부 전극(230)은 제1 도전판(110) 및 제2 도전판(120)과 전기적으로 연결되지 않는다.
분리 블록(SB)에 가장 인접한 제1 하부 전극(211)과 제1 더미 하부 전극(231)은 제1 간격(W1)으로 이격될 수 있다. 분리 블록(SB)에 가장 인접한 제2 하부 전극(212)과 제2 더미 하부 전극(232)은 제2 간격(W2)으로 이격될 수 있다. 이 때, 제1 간격(W1)과 제2 간격(W2)은 동일할 수 있다.
서로 이웃하는 제1 에지 전극(221)과 제1 더미 하부 전극(231)은 제4 간격(W4)으로 이격될 수 있다. 서로 이웃하는 제2 에지 전극(222)과 제2 더미 하부 전극(232)은 제5 간격(W5)으로 이격될 수 있다. 이 때, 제4 간격(W4)과 제5 간격(W5)은 동일할 수 있다.
서로 이웃하는 제1 더미 하부 전극(231)과 제2 더미 하부 전극(232)은 제3 간격(W3)으로 이격될 수 있다.
지지 구조체(300)는 제1 전극 지지대(310)와 제2 전극 지지대(320)를 포함할 수 있다. 제1 전극 지지대(310)는 기판(100)의 상면과 나란한 방향으로 연장된 판상 형태를 가질 수 있다. 예를 들어, 제1 전극 지지대(310)는 제1 커패시터 구조체(CS)에 포함된 전극 지지대 중 최상부에 배치된 전극 지지대일 수 있다.
제1 전극 지지대(310)는 복수의 하부 전극(270)의 측벽과 접촉할 수 있다. 제1 전극 지지대(310)는 복수의 하부 전극(270)을 지지할 수 있다.
제1 전극 지지대(310)는 제3 방향(D3)으로 길게 연장된 복수의 하부 전극(270)이 기울어져, 넘어지는 것을 방지할 수 있다. 복수의 하부 전극(270)은 제1 전극 지지대(310)의 두께 방향으로 연장된다.
제1 전극 지지대(310)는 절연 물질을 포함할 수 있다. 제1 전극 지지대(310)는 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 붕소질화물(SiBN), 실리콘 산탄화물(SiOC), 실리콘 산질화물(SiON), 실리콘 산화물(SiO), 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
제1 전극 지지대(310)는 제1 전극 지지대(310)를 관통하는 복수의 제1 관통 패턴(OP1)을 포함할 수 있다.
복수의 하부 전극(270)의 최상면은 제1 전극 지지대(310)의 최상면(310_US)과 동일 평면에 놓일 수 있다. 제1 하부 전극(211)의 최상면(211_US)은 제1 전극 지지대(310)의 최상면(310_US)과 동일 평면에 놓일 수 있다. 복수의 제2 하부 전극(212)의 최상면(212_US)은 제1 전극 지지대(310)의 최상면(310_US)과 동일 평면에 놓일 수 있다. 복수의 제1 에지 전극(221)의 최상면(211_US)은 제1 전극 지지대(310)의 최상면(310_US)과 동일 평면에 놓일 수 있다. 복수의 제2 에지 전극(222)의 최상면(222_US)은 제1 전극 지지대(310)의 최상면(310_US)과 동일 평면에 놓일 수 있다. 복수의 더미 하부 전극(230)의 최상면(230_US)은 제1 전극 지지대(310)의 최상면(310_US)과 동일 평면에 놓일 수 있다.
제2 전극 지지대(320)는 기판(100)과 제1 전극 지지대(310) 사이에 배치될 수 있다. 제2 전극 지지대(320)는 기판(100)의 상면과 나란한 방향으로 연장된 판상 형태를 가질 수 있다.
제2 전극 지지대(320)는 복수의 하부 전극(270)의 측벽과 접촉할 수 있다. 제2 전극 지지대(320)는 복수의 하부 전극(270)을 지지할 수 있다.
제2 전극 지지대(320)는 제2 전극 지지대(320)를 관통하는 복수의 제2 관통 패턴(OP2)을 포함할 수 있다. 제2 관통 패턴(OP2)은 제1 관통 패턴(OP1)과 대응되는 위치에 형성될 수 있다. 제2 관통 패턴(OP2)은 제1 관통 패턴(OP1)과 제3 방향(D3)으로 중첩될 수 있다.
제2 전극 지지대(320)는 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 붕소질화물(SiBN), 실리콘 산탄화물(SiOC), 실리콘 산질화물(SiON), 실리콘 산화물(SiO), 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
도시된 것과 달리, 일 예로, 커패시터 구조체(CS)는 제2 전극 지지대(320)를 포함하지 않을 수 있다. 다른 예로, 커패시터 구조체(CS)는 기판(100) 및 제1 전극 지지대(310) 사이에 추가적인 전극 지지대를 더 포함할 수 있다.
관통 패턴(OP)은 제1 커패시터 블록(CB1), 제1 에지 커패시터 블록(EB1), 분리 블록(SB), 제2 에지 커패시터 블록(EB2), 제2 커패시터 블록(CB2)에 동일한 간격으로 이격되어 배치될 수 있다.
커패시터 유전막(250)은 복수의 하부 전극(270), 제1 전극 지지대(310) 및 제2 전극 지지대(320) 상에 형성될 수 있다. 커패시터 유전막(250)은 복수의 하부 전극(270)의 프로파일과, 제1 전극 지지대의 상면(310_US) 및 제1 전극 지지대(310)의 하면과, 제2 전극 지지대(320)의 상면 및 제2 전극 지지대(320)의 하면을 따라 연장될 수 있다. 커패시터 유전막(250)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 커패시터 유전막(250)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
몇몇 실시예들에 따른 반도체 장치에서, 커패시터 유전막(250)은 지르코늄 산화물(zirconium oxide), 알루미늄 산화물(aluminum oxide) 및 지르코늄 산화물(zirconium oxide)이 순차적으로 적층된 적층막 구조를 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 커패시터 유전막(250)은 하프늄(Hf)을 포함하는 유전막을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 커패시터 유전막(250)은 강유전체 물질막과 상유전체 물질막의 적층막 구조를 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 강유전체 특성을 가질 정도의 두께를 가질 수 있다. 강유전체 특성을 갖는 강유전체 물질막의 두께 범위는 강유전체 물질에 따라 달라질 수 있다.
예를 들어, 강유전체 물질막은 단일 금속 산화물(monometal oxide)을 포함할 수 있다. 강유전체 물질막은 단일 금속 산화물막을 포함할 수 있다. 여기에서, 단일 금속 산화물은 하나의 금속과 산소로 구성된 이원계 화합물일 수 있다. 단일 금속 산화물을 포함하는 강유전체 물질막은 사방정계 결정 구조(orthorhombic crystal system)를 가질 수 있다.
일 예로, 단일 금속 산화물막에 포함된 금속은 하프늄(Hf)일 수 있다. 단일 금속 산화물막은 하프늄 산화물막(HfO)일 수 있다. 여기에서, 하프늄 산화물막은 화학양론(stoichiometry)에 맞는 화학식을 가질 수도 있고, 화학양론에 맞지 않는 화학식을 가질 수도 있다.
다른 예로, 단일 금속 산화물막에 포함된 금속은 란타넘족(lanthanoids)에 속한 희토류 금속 중 하나일 수 있다. 단일 금속 산화물막은 란타넘족에 속한 희토류 금속 산화물막일 수 있다. 여기에서, 란타넘족에 속한 희토류 금속 산화물막은 화학양론에 맞는 화학식을 가질 수도 있고, 화학양론에 맞지 않는 화학식을 가질 수도 있다. 강유전체 물질막이 단일 금속 산화물막을 포함할 경우, 강유전체 물질막은 예를 들어, 1nm 이상, 10nm 이하의 두께를 가질 수 있다.
예를 들어, 강유전체 물질막은 이원 금속 산화물(bimetal oxide)을 포함할 수 있다. 강유전체 물질막은 이원 금속 산화물막을 포함할 수 있다. 여기에서, 이원 금속 산화물은 두 개의 금속들과 산소로 구성된 삼원계 화합물일 수 있다. 이원 금속 산화물을 포함하는 강유전체 물질막은 사방정계 결정 구조(orthorhombic crystal system)를 가질 수 있다.
이원 금속 산화물막에 포함된 금속은 예를 들어, 하프늄(Hf) 및 지르코늄(Zr)일 수 있다. 이원 금속 산화물막은 하프늄 지르코늄 산화물막(HfxZr(1-x)O)일 수 있다. 이원 금속 산화물막에서, x는 0.2 이상, 0.8 이하일 수 있다. 여기에서, 하프늄 지르코늄 산화물막(HfxZr(1-x)O)은 화학양론에 맞는 화학식을 가질 수도 있고, 화학양론에 맞지 않는 화학식을 가질 수도 있다.
강유전체 물질막이 이원 금속 산화물막을 포함할 경우, 강유전체 물질막(132)은 예를 들어, 1nm 이상, 20nm 이하의 두께를 가질 수 있다.
예를 들어, 상유전체 물질막은 지르코늄(Zr)을 포함하는 유전막이거나, 지르코늄(Zr)을 포함하는 적층막일 수 있지만, 이에 제한되는 것은 아니다. 화학식은 동일해도, 유전 물질의 결정 구조에 따라 강유전체 특성을 나타낼 수도 있고, 상유전체 특성을 나타낼 수도 있다.
상유전체 물질은 양의 유전 상수를 갖고, 강유전체 물질은 일정 구간에서 음의 유전 상수를 가질 수 있다. 즉, 상유전체 물질은 양의 커패시턴스를 갖고, 강유전체 물질은 음의 커패시턴스를 가질 수 있다.
일반적으로, 양의 커패시턴스를 갖는 두 개 이상의 커패시터를 직렬 연결하게 되면, 커패시턴스의 총합은 감소하게 된다. 하지만, 음의(negative) 커패시턴스를 갖는 음의 커패시터와 양의(positive) 커패시턴스를 갖는 양의 커패시터를 직렬 연결하게 되면, 커패시턴스의 총합은 증가하게 된다.
상부 전극(240)은 커패시터 유전막(250) 상에 형성될 수 있다. 상부 전극(240)은 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다. 상부 전극(240)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
상부 전극(240)은 제1 커패시터 블록(CB1), 제2 커패시터 블록(CB2), 제1 에지 커패시터 블록(EB1), 제2 에지 커패시터 블록(EB2), 분리 블록(SB)에서 커패시터 유전막(250)의 최상면(250_US)으로부터 기판(100)을 향해 제3 방향(D3)으로 연장할 수 있다.
구체적으로, 제1 커패시터 블록(CB1)에서 상부 전극(240)은 복수의 제1 하부 전극(211)의 사이와 커패시터 유전막(250) 상에서 커패시터 유전막(250)의 최상면(250_US)으로부터 기판(100)을 향해 연장할 수 있다. 제2 커패시터 블록(CB2)에서 상부 전극(240)은 복수의 제2 하부 전극(212)의 사이와 커패시터 유전막(250) 상에서 커패시터 유전막(250)의 최상면(250_US)으로부터 기판(100)을 향해 연장할 수 있다.
제1 에지 커패시터 블록(EB1)에서 상부 전극(240)은 복수의 제1 에지 전극(221)의 사이와 커패시터 유전막(250) 상에서 커패시터 유전막(250)의 최상면(250_US)으로부터 기판(100)을 향해 연장할 수 있다. 제2 에지 커패시터 블록(EB2)에서 상부 전극(240)은 복수의 제2 에지 전극(222)의 사이와 커패시터 유전막(250) 상에서 커패시터 유전막(250)의 최상면(250_US)으로부터 기판(100)을 향해 연장할 수 있다.
분리 블록(SB)에서 상부 전극(240)은 복수의 더미 하부 전극(230)의 사이와 커패시터 유전막(250) 상에서 커패시터 유전막(250)의 최상면(250_US)으로부터 기판(100)을 향해 연장할 수 있다.
몇몇 실시예에 따른 반도체 장치는 식각 정지막(260)을 더 포함할 수 있다. 식각 정지막(260)은 복수의 하부 전극(270)의 사이에서 제1 도전판(110), 제2 도전판(120), 분리 절연막(101) 상에 배치될 수 있다. 식각 정지막(160)은 실리콘 질화막, 실리콘 탄질화막, 실리콘 붕소질화막(SiBN), 실리콘 산질화막, 및 실리콘 산탄화막 중 적어도 하나를 포함할 수 있다.
도 7 내지 도 14는 도 4의 반도체 장치를 제조하는 방법을 설명하기 위한 중간 단계의 도면들이다.
도 7을 참조하면, 기판(100) 상에 제1 도전판(110), 분리 절연막(101), 제2 도전판(120)이 형성된다.
제1 도전판(110), 분리 절연막(101), 제2 도전판(120) 상에, 프리 식각 정지막(260P), 제1 몰드층(ML1), 제2 프리 지지층(320P), 제2 몰드층(ML2), 제1 프리 지지층(310P)이 순차적으로 형성된다.
도 8을 참조하면, 제1 프리 지지층(310P) 상에 제1 마스크 패턴(Mask1)이 형성된다. 제1 마스크 패턴(Mask1)은 제1 마스크홀(MH1)을 포함한다. 제1 마스크홀(MH1)은 분리 절연막(101)과 제1 도전판(110) 및 제2 도전판(120)에 동일한 간격으로 형성된다. 제1 마스크홀(MH1)은 제1 프리 지지층(310P)의 일부를 노출시킨다.
도 9를 참조하면, 제1 마스크홀(MH1)을 따라 패터닝되어, 식각 정지막(260), 제1 몰드층(ML1), 제2 전극 지지대(320), 제2 몰드층(ML2), 제1 전극 지지대(310)가 형성된다. 식각 정지막(260), 제1 몰드층(ML1), 제2 전극 지지대(320), 제2 몰드층(ML2), 제1 전극 지지대(310)의 적층체 사이에 제1 트렌치(T1)가 형성된다.
도 10을 참조하면, 제1 트렌치(T1) 내에 복수의 하부 전극(270)이 형성된다. 복수의 더미 하부 전극(230)이 분리 절연막(101) 상에 형성된다.
도 11을 참조하면, 제1 전극 지지대(130)와 복수의 하부 전극(270) 상에 제2 마스크 패턴(Mask2)이 형성된다.
제2 마스크 패턴(Mask2)은 제2 마스크홀(MH2)을 포함한다. 제2 마스크 패턴(Mask2)은 복수의 하부 전극(270)과 일부 중첩될 수 있다. 제2 마스크홀(MH2)은 제1 전극 지지대(310)의 일부를 노출시킬 수 있다. 제2 마스크홀(MH2)은 상술한 관통 패턴(OP)에 대응될 수 있다.
도 12를 참조하면, 제2 마스크홀(MH2)에 의해 노출된 제1 전극 지지대(310)가 제거된다. 즉, 제2 마스크홀(MH2)과 중첩된 제1 전극 지지대(310)가 제거되어 제2 트렌치(T2)가 형성된다.
또한, 제1 몰드층(ML1)과 제2 몰드층(ML2)이 제거된다. 이에 따라, 복수의 하부 전극(270)과 제1 전극 지지대(310) 및 제2 전극 지지대(320) 사이에 빈 공간이 형성된다. 마찬가지로, 복수의 하부 전극(270)과 제2 전극 지지대(320) 및 식각 정지막(260) 사이에 빈 공간이 형성된다.
도 13을 참조하면, 식각 정지막(260) 상에서 복수의 하부 전극(270)의 프로파일과 제1 전극 지지대(310)의 상면 및 하면, 제2 전극 지지대(320)의 상면 및 하면을 따라 커패시터 유전막(250)이 형성된다. 제2 트렌치(T2)에 커패시터 유전막(250)이 형성되어 제3 트렌치(T3)가 형성된다.
도 14를 참조하면, 커패시터 유전막(250) 상에 상부 전극(240)이 형성된다.
제3 트렌치(T3) 내에 상부 전극(240)이 형성된다. 상부 전극(240)은 도 11의 마스크홀(MH)에 의해 제1 전극 지지대(310)가 제거된 공간에서 기판(100)을 향해 연장할 수 있다.
도 15는 본 발명의 다른 몇몇 실시예에 따른 커패시터 구조체를 설명하기 위한 예시적인 평면도이다. 도 16은 도 15의 A-A를 따라 절단한 예시적인 단면도이다. 설명의 편의를 위해, 도 3 내지 도 6을 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 15를 참조하면, 분리 블록(SB)은 더미 하부 전극(도 3의 230)을 포함하지 않는다. 제1 에지 커패시터 블록(EB1)과 제2 에지 커패시터 블록(EB2)은 관통 패턴(OP)을 포함하지 않는다. 즉, 관통 패턴(OP)은 제1 에지 커패시터 블록(EB1)과 제2 에지 커패시터 블록(EB2)에 형성되지 않는다.
도 16을 참조하면, 분리 블록(SB) 영역에서 분리 절연막(101) 상에 식각 정지막(260), 상부 전극(240), 제1 전극 지지대(310), 제2 전극 지지대(320)가 배치된다.
제1 커패시터 블록(CB1)과 제2 커패시터 블록(CB2)에는 관통 패턴(OP)이 형성된다. 반면, 제1 에지 커패시터 블록(EB1)과 제2 에지 커패시터 블록(EB2)에는 관통 패턴(OP)이 형성되지 않는다.
제1 커패시터 블록(CB1)에서 상부 전극(240)은 복수의 제1 하부 전극(211)의 사이와 커패시터 유전막(250) 상에서 커패시터 유전막(250)의 최상면(250_US)으로부터 기판(100)을 향해 연장할 수 있다. 반면, 제1 에지 커패시터 블록(EB1)에서 상부 전극(240)은 복수의 제1 에지 전극(221)의 사이와 커패시터 유전막(250) 상에서 커패시터 유전막(250)의 최상면(250_US)으로부터 기판(100)을 향해 연장하지 않는다.
제2 커패시터 블록(CB2)에서 상부 전극(240)은 복수의 제2 하부 전극(212)의 사이와 커패시터 유전막(250) 상에서 커패시터 유전막(250)의 최상면(250_US)으로부터 기판(100)을 향해 연장할 수 있다. 반면, 제2 에지 커패시터 블록(EB2)에서 상부 전극(240)은 복수의 제2 에지 전극(222)의 사이와 커패시터 유전막(250) 상에서 커패시터 유전막(250)의 최상면(250_US)으로부터 기판(100)을 향해 연장하지 않는다.
도 17 내지 도 21은 도 15의 반도체 장치를 제조하는 방법을 설명하기 위한 중간 단계의 도면들이다. 설명의 편의를 위해, 도 7 내지 도 14를 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 17을 참조하면, 제1 프리 지지층(310P)이 순차적으로 형성된다. 제3 마스크 패턴(Mask3)이 형성된다. 제3 마스크 패턴(Mask3)은 제3 마스크홀(MH3)을 포함한다. 제3 마스크홀(MH3)은 제1 프리 지지층(310P)의 일부를 노출시킨다. 제3 마스크홀(MH3)은 제1 도전판(110) 및 제2 도전판(120) 상에 형성된다. 제3 마스크홀(MH3)은 분리 절연막(101) 상에는 형성되지 않는다.
도 18을 참조하면, 제3 마스크홀(MH3)을 따라 패터닝되어 식각 정지막(260), 제1 몰드층(ML1), 제2 전극 지지대(320), 제2 몰드층(ML2), 제1 전극 지지대(310)가 형성된다. 식각 정지막(260), 제1 몰드층(ML1), 제2 전극 지지대(320), 제2 몰드층(ML2), 제1 전극 지지대(310)의 적층체 사이에 제4 트렌치(T4)가 형성된다.
제3 마스크홀(MH3)은 분리 절연막(101) 상에는 형성되지 않으므로, 분리 절연막(101) 상에 제4 트렌치(T4)가 형성되지 않는다.
도 19를 참조하면, 제4 트렌치(T4) 내에 복수의 하부 전극(270)이 형성된다. 분리 절연막(101) 상에는 하부 전극이 형성되지 않는다.
도 20을 참조하면, 제1 전극 지지대(130)와 복수의 하부 전극(270) 상에 제4 마스크 패턴(Mask4)이 형성된다. 제4 마스크 패턴(Mask4)은 제4 마스크홀(MH4)을 포함한다.
제4 마스크홀(MH4)은 제1 커패시터 블록(CB1)과 제2 커패시터 블록(CB2) 영역에만 형성된다. 제4 마스크홀(MH4)은 제1 에지 커패시터 블록(EB1), 제2 에지 커패시터 블록(EB2), 분리 블록(SB) 영역에는 형성되지 않는다.
제4 마스크홀(MH4)은 제1 전극 지지대(310)의 일부를 노출시킬 수 있다. 구체적으로, 제1 커패시터 블록(CB1)과 제2 커패시터 블록(CB2) 영역의 제1 전극 지지대(310)의 일부를 노출시킨다.
도 21을 참조하면, 제4 마스크홀(MH4)에 의해 노출된 제1 전극 지지대(310)가 제거된다. 제1 전극 지지대(310)가 제거되어 제5 트렌치(T5)가 형성된다.
제5 트렌치(T5)는 제1 커패시터 블록(CB1)과 제2 커패시터 블록(CB2) 영역에만 형성된다.
또한, 제1 몰드층(ML1)과 제2 몰드층(ML2)이 제거된다. 이에 따라, 복수의 하부 전극(270)과 제1 전극 지지대(310) 및 제2 전극 지지대(320) 사이에 빈 공간이 형성된다. 마찬가지로, 복수의 하부 전극(270)과 제2 전극 지지대(320) 및 식각 정지막(260) 사이에 빈 공간이 형성된다.
이어서, 도 13 및 도 14를 참조하여 설명한 것과 같이, 커패시터 유전막(250)과 상부 전극(240)이 순차적으로 형성된다.
제5 트렌치(T5)는 제1 커패시터 블록(CB1)과 제2 커패시터 블록(CB2) 영역에만 형성되므로, 커패시터 유전막(250)의 최상면으로부터 기판(100)을 향해 연장하는 상부 전극(240) 역시 제1 커패시터 블록(CB1)과 제2 커패시터 블록(CB2) 영역에만 형성된다.
도 22는 본 발명의 또다른 몇몇 실시예에 따른 커패시터 구조체를 설명하기 위한 예시적인 평면도이다. 도 23은 도 22의 A-A를 따라 절단한 예시적인 단면도이다. 설명의 편의를 위해, 도 3 및 도 4와 도 15 및 도 16을 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 22를 참조하면, 분리 블록(SB)은 복수의 더미 하부 전극(230)을 포함할 수 있다. 관통 패턴(OP)은 분리 블록(SB), 제1 에지 커패시터 블록(EB1), 제2 에지 커패시터 블록(EB2)에 형성되지 않는다.
도 23을 참조하면, 분리 블록(SB) 영역에서 분리 절연막(101) 상에 복수의 더미 하부 전극(230)이 배치된다.
제1 커패시터 블록(CB1)과 제2 커패시터 블록(CB2)에는 관통 패턴(OP)이 형성된다. 반면, 분리 블록(SB), 제1 에지 커패시터 블록(EB1), 제2 에지 커패시터 블록(EB2)에는 관통 패턴(OP)이 형성되지 않는다.
제1 커패시터 블록(CB1)에서 상부 전극(240)은 복수의 제1 하부 전극(211)의 사이와 커패시터 유전막(250) 상에서 커패시터 유전막(250)의 최상면(250_US)으로부터 기판(100)을 향해 연장할 수 있다. 제2 커패시터 블록(CB2)에서 상부 전극(240)은 복수의 제2 하부 전극(212)의 사이와 커패시터 유전막(250) 상에서 커패시터 유전막(250)의 최상면(250_US)으로부터 기판(100)을 향해 연장할 수 있다.
반면, 분리 블록(SB)에서 상부 전극(240)은 복수의 더미 전극(230)의 사이와 커패시터 유전막(250) 상에서 커패시터 유전막(250)의 최상면(250_US)으로부터 기판(100)을 향해 연장하지 않는다.
제1 에지 커패시터 블록(EB1)에서 상부 전극(240)은 복수의 제1 에지 전극(221)의 사이와 커패시터 유전막(250) 상에서 커패시터 유전막(250)의 최상면(250_US)으로부터 기판(100)을 향해 연장하지 않는다. 제2 에지 커패시터 블록(EB2)에서 상부 전극(240)은 복수의 제2 에지 전극(222)의 사이와 커패시터 유전막(250) 상에서 커패시터 유전막(250)의 최상면(250_US)으로부터 기판(100)을 향해 연장하지 않는다.
도 24 및 도 25는 도 23의 반도체 장치를 제조하는 방법을 설명하기 위한 중간 단계의 도면들이다. 설명의 편의를 위해 도 7 내지 도 14와 도 17 내지 도 21을 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 24를 참조하면, 도 10과 같이, 복수의 하부 전극(270)이 형성된 상태에서 제5 마스크홀(MH5)을 포함하는 제5 마스크 패턴(Mask5)이 복수의 하부 전극(270)과 제1 전극 지지대(310) 상에 형성된다.
제5 마스크홀(MH5)은 제1 커패시터 블록(CB1)과 제2 커패시터 블록(CB2) 영역에만 형성된다. 제5 마스크홀(MH5)은 제1 에지 커패시터 블록(EB1), 제2 에지 커패시터 블록(EB2), 분리 블록(SB) 영역에는 형성되지 않는다.
도 25를 참조하면, 제5 마스크홀(MH5)에 의해 노출된 제1 전극 지지대(310)가 제거된다. 제1 전극 지지대(310)가 제거되어 제6 트렌치(T6)가 형성된다. 제6 트렌치(T6)는 제1 커패시터 블록(CB1)과 제2 커패시터 블록(CB2) 영역에만 형성된다. 또한, 제1 몰드층(ML1)과 제2 몰드층(ML2)이 제거된다. 이에 따라, 복수의 하부 전극(270)과 제1 전극 지지대(310) 및 제2 전극 지지대(320) 사이에 빈 공간이 형성된다. 마찬가지로, 복수의 하부 전극(270)과 제2 전극 지지대(320) 및 식각 정지막(260) 사이에 빈 공간이 형성된다.
이어서, 도 13 및 도 14를 참조하여 설명한 것과 같이, 커패시터 유전막(250)과 상부 전극(240)이 순차적으로 형성된다.
제6 트렌치(T6)는 제1 커패시터 블록(CB1)과 제2 커패시터 블록(CB2) 영역에만 형성되므로, 커패시터 유전막(250)의 최상면으로부터 기판(100)을 향해 연장하는 상부 전극(240) 역시 제1 커패시터 블록(CB1)과 제2 커패시터 블록(CB2) 영역에만 형성된다.
결과적으로, 분리 블록(SB)의 분리 절연막(101) 상에 복수의 더미 하부 전극(230)이 형성된다. 한편, 도 12와 달리 제6 트렌치(T6)가 분리 블록(SB)에 형성되지 않으므로, 분리 블록(SB)의 복수의 더미 하부 전극(230) 사이에서 커패시터 유전막(250)의 최상면으로부터 기판(100)을 향해 연장하는 상부 전극(240)은 분리 블록(SB)에 형성되지 않는다.
도 26은 본 발명의 또다른 몇몇 실시예에 따른 커패시터 구조체를 설명하기 위한 예시적인 평면도이다. 도 27은 도 26의 B-B를 따라 절단한 예시적인 단면도이다. 설명의 편의를 위해, 도 3 내지 도 6과 도 22 및 도 23을 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 26을 참조하면, 분리 블록(SB)은 복수의 더미 하부 전극(230)을 포함할 수 있다. 분리 블록(SB)은 관통 패턴(OP)을 포함할 수 있다. 제1 에지 커패시터 블록(EB1), 제2 에지 커패시터 블록(EB2)은 관통 패턴(OP)을 포함할 수 있다.
구체적으로, 제1 방향(D1)에서 제1 커패시터 블록(CB1)과 제2 커패시터 블록(CB2)과 중첩하는 제1 에지 커패시터 블록(EB1), 분리 블록(SB) 및 제2 에지 커패시터 블록(EB2)의 일부는 관통 패턴(OP)을 포함할 수 있다.
제1 커패시터 블록(CB1)은 분리 블록(SB)과 마주보는 제1 면(S1)을 포함할 수 있다. 제2 커패시터 블록(CB2)은 분리 블록(SB)과 마주보는 제2 면(S2)을 포함할 수 있다.
제1 면(S1) 및 제2 면(S2) 사이의 제1 에지 커패시터 블록(EB1)의 일부 영역에 관통 패턴(OP)이 형성될 수 있다. 즉, 제1 커패시터 블록(CB1)의 제1 면(S1)과 분리 블록(SB) 사이의 제1 에지 커패시터 블록(EB1)의 일부 영역에 관통 패턴(OP)이 형성될 수 있다.
제1 방향(D1)에서 제1 면(S1) 및 제2 면(S2)과 중첩하는 제1 에지 커패시터 블록(EB1)의 일부 영역에서, 복수의 제1 에지 전극(221)에 걸쳐 관통 패턴(OP)이 형성될 수 있다.
제1 커패시터 블록(CB1)의 제1 면(S1)을 제외한 다른 면을 둘러싸는 제1 에지 커패시터 블록(EB1)의 영역에는 관통 패턴(OP)이 형성되지 않는다. 즉, 제1 커패시터 블록(CB1)을 일부 둘러싸는 'ㄷ'자 형상의 제1 에지 커패시터 블록(EB1)의 영역에는 관통 패턴(OP)이 형성되지 않는다.
제1 면(S1) 및 제2 면(S2) 사이의 제2 에지 커패시터 블록(EB2)의 일부 영역에 관통 패턴(OP)이 형성될 수 있다. 즉, 제2 커패시터 블록(CB2)의 제2 면(S2)과 분리 블록(SB) 사이의 제2 에지 커패시터 블록(EB2)의 일부 영역에 관통 패턴(OP)이 형성될 수 있다.
제1 방향(D1)에서 제1 면(S1) 및 제2 면(S2)과 중첩하는 제2 에지 커패시터 블록(EB2)의 일부 영역에서, 복수의 제2 에지 전극(222)에 걸쳐 관통 패턴(OP)이 형성될 수 있다.
제2 커패시터 블록(CB2)의 제2 면(S2)을 제외한 다른 면을 둘러싸는 제2 에지 커패시터 블록(EB2)의 영역에는 관통 패턴(OP)이 형성되지 않는다. 즉, 제2 커패시터 블록(CB2)을 일부 둘러싸는 좌우 반전된 'ㄷ'자 형상의 제2 에지 커패시터 블록(EB2)의 영역에는 관통 패턴(OP)이 형성되지 않는다.
제1 면(S1) 및 제2 면(S2) 사이의 분리 블록(SB)의 일부 영역에 관통 패턴(OP)이 형성될 수 있다. 제1 방향(D1)에서 제1 면(S1) 및 제2 면(S2)과 중첩하는 분리 블록(SB)의 일부 영역에서, 복수의 더미 하부 전극(230)에 걸쳐 관통 패턴(OP)이 형성될 수 있다.
도 26의 A-A을 따라 절단한 단면은 도 4를 참조하여 설명한 단면과 동일하다.
도 6과 비교하여 도 27을 참조하면, 분리 블록(SB)의 일부에 관통 패턴(OP)이 형성되고 나머지 일부에는 관통 패턴(OP)이 형성되지 않으므로, 분리 절연막(101) 상에서 제1 전극 지지대(310)가 형성되는 영역이 더 크다.
관통 패턴(OP)이 형성되지 않은 분리 블록(SB)의 일부 영역에서 상부 전극(240)이 커패시터 유전막(250)의 최상면으로부터 기판(100)을 향해 연장하지 않는다.
도 28은 본 발명의 다른 몇몇 실시예에 따른 전극 지지대를 설명하기 위한 도면이다. 설명의 편의를 위해 도 3을 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 28을 참조하면, 지지 구조체(300)는 다른 형상의 관통 패턴(OP)을 포함할 수 있다. 관통 패턴(OP)은 3개의 하부 전극에 걸쳐 형성될 수 있다. 다만 실시예는 이에 한정되지 않으며, 관통 패턴(OP)의 형상은 실시예에 따라 다양하게 변형될 수 있다.
도 29는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 30은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 31은 도 29의 D-D 및 E-E를 따라 절단한 단면도이다.
도 29 내지 도 31을 참조하면, 반도체 장치는 기판(100), 복수의 제1 도전 라인(420), 채널층(430), 게이트 전극(440), 게이트 절연층(450), 및 커패시터 구조체(480)를 포함할 수 있다. 도 29 내지 도 31의 반도체 장치는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 메모리 장치일 수 있다. 상기 수직 채널 트랜지스터는, 채널층(430)의 채널 길이가 기판(100)으로부터 수직 방향을 따라 연장되는 구조를 가리킬 수 있다.
도 29 내지 도 31의 커패시터 구조체(480)는 도 1 내지 도 3을 이용하여 설명한 커패시터 구조체(CS)와 동일할 수 있다.
기판(100) 상에는 하부 절연층(412)이 배치될 수 있고, 하부 절연층(412) 상에 복수의 제1 도전 라인(420)이 제1 방향(D1)으로 서로 이격되고 제2 방향(D2)으로 연장될 수 있다. 하부 절연층(412) 상에는 복수의 제1 절연 패턴(422)이 복수의 제1 도전 라인(420) 사이의 공간을 채우도록 배치될 수 있다. 복수의 제1 절연 패턴(422)은 제2 방향(D2)으로 연장될 수 있고, 복수의 제1 절연 패턴(422)의 상면은 복수의 제1 도전 라인(420)의 상면과 동일 레벨에 배치될 수 있다. 복수의 제1 도전 라인(420)은 반도체 장치의 비트 라인으로 기능할 수 있다.
몇몇 실시예에서, 복수의 제1 도전 라인(420)은 도핑된 폴리 실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 복수의 제1 도전 라인(420)은 도핑된 폴리 실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 복수의 제1 도전 라인(420)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 몇몇 실시예에서, 복수의 제1 도전 라인(420)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
채널층(430)은 복수의 제1 도전 라인(420) 상에서 제1 방향(D1) 및 제2 방향(D2)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 채널층(430)은 제1 방향(D1)에 따른 제1 폭과 제3 방향(D3)에 따른 제1 높이를 가질 수 있고, 제1 높이가 제1 폭보다 더 클 수 있다. 예를 들어, 상기 제1 높이는 상기 제1 폭의 약 2 내지 10배일 수 있으나, 이에 한정되는 것은 아니다. 채널층(430)의 바닥부는 제1 소스/드레인 영역(도시 생략)으로 기능하고, 채널층(430)의 상부(upper portion)는 제2 소스/드레인 영역(도시 생략)으로 기능하며, 상기 제1 및 제2 소스/드레인 영역 사이의 상기 채널층(430)의 일부분은 채널 영역(도시 생략)으로 기능할 수 있다.
몇몇 실시예에서, 채널층(430)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 채널층(430)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 몇몇 실시예에서, 채널층(430)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(430)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(430)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 채널층(430)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다. 몇몇 실시예에서, 채널층(430)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
게이트 전극(440)은 채널층(430)의 양 측벽 상에서 제1 방향(D1)으로 연장될 수 있다. 게이트 전극(440)은 채널층(430)의 제1 측벽과 마주보는 제1 서브 게이트 전극(440P1)과, 채널층(430)의 제1 측벽에 반대되는 제2 측벽과 마주보는 제2 서브 게이트 전극(440P2)을 포함할 수 있다. 제1 서브 게이트 전극(440P1)과 제2 서브 게이트 전극(440P2) 사이에 하나의 채널층(430)이 배치됨에 따라 반도체 장치는 듀얼 게이트 트랜지스터 구조를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제2 서브 게이트 전극(440P2)이 생략되고 채널층(430)의 제1 측벽과 마주보는 제1 서브 게이트 전극(440P1)만이 형성되어 싱글 게이트 트랜지스터 구조가 구현될 수도 있다.
게이트 전극(440)은 도핑된 폴리 실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 게이트 전극(440)은 도핑된 폴리 실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연층(450)은 채널층(430)의 측벽을 둘러싸며, 채널층(430)과 게이트 전극(440) 사이에 개재될 수 있다. 예를 들어, 도 29에 도시된 것과 같이, 채널층(430)의 전체 측벽이 게이트 절연층(450)에 의해 둘러싸일 수 있고, 게이트 전극(440)의 측벽 일부분이 게이트 절연층(450)과 접촉할 수 있다. 다른 실시예들에서, 게이트 절연층(450)은 게이트 전극(440)의 연장 방향(즉, 제1 방향(D1))으로 연장되고, 채널층(430)의 측벽들 중 게이트 전극(440)과 마주보는 두 측벽들만이 게이트 절연층(450)과 접촉할 수도 있다.
몇몇 실시예에서, 게이트 절연층(450)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들어, 게이트 절연층(450)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 제1 절연 패턴(422) 상에는 복수의 제2 절연 패턴(432)이 제2 방향(D2)을 따라 연장될 수 있고, 복수의 제2 절연 패턴(432) 중 인접한 2개의 제2 절연 패턴(432) 사이에 채널층(430)이 배치될 수 있다. 또한 인접한 2개의 제2 절연 패턴(432) 사이에서, 2개의 인접한 채널층(430) 사이의 공간에 제1 매립층(434) 및 제2 매립층(436)이 배치될 수 있다. 제1 매립층(434)은 2개의 인접한 채널층(430) 사이의 공간의 바닥부에 배치되고, 제2 매립층(436)은 제1 매립층(434) 상에서 2개의 인접한 채널층(430) 사이의 공간의 나머지를 채우도록 형성될 수 있다. 제2 매립층(436)의 상면은 채널층(430)의 상면과 동일한 레벨에 배치되며, 제2 매립층(436)은 게이트 전극(440)의 상면을 덮을 수 있다. 이와는 달리, 복수의 제2 절연 패턴(432)이 복수의 제1 절연 패턴(422)과 연속적인 물질층으로 형성되거나, 제2 매립층(436)이 제1 매립층(434)과 연속적인 물질층으로 형성될 수도 있다.
채널층(430) 상에는 커패시터 콘택(460)이 배치될 수 있다. 커패시터 콘택(460)은 채널층(430)과 수직 오버랩되도록 배치되고, 제1 방향(D1) 및 제2 방향(D2)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 커패시터 콘택(460)은 도핑된 폴리 실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상부 절연층(462)은 복수의 제2 절연 패턴(432)과 제2 매립층(436) 상에서 커패시터 콘택(460)의 측벽을 둘러쌀 수 있다.
상부 절연층(462) 상에는 식각 정지막(470)이 배치되고, 식각 정지막(470)상에 커패시터 구조체(480)가 배치될 수 있다. 커패시터 구조체(480)는 하부 전극(270), 커패시터 유전막(250) 및 상부 전극(240)을 포함할 수 있다.
하부 전극(270)은 식각 정지막(470)을 관통하여 커패시터 콘택(460)의 상면에 전기적으로 연결될 수 있다. 하부 전극(270)은 제3 방향(D3)으로 연장되는 필라 타입으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 몇몇 실시예에서, 하부 전극(270)은 커패시터 콘택(460)과 수직 오버랩되도록 배치되고, 제1 방향(D1) 및 제2 방향(D2)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 이와는 달리, 커패시터 콘택(460)과 하부 전극(270) 사이에 랜딩 패드(도시 생략)가 더 배치되어 하부 전극(270)은 육각형 형상으로 배열될 수도 있다.
도 32는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 33은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 32 및 도 33을 참조하면, 반도체 장치는 기판(100), 복수의 제1 도전 라인(420A), 채널 구조물(430A), 콘택 게이트 전극(440A), 복수의 제2 도전 라인(442A), 및 커패시터 구조체(480)를 포함할 수 있다. 반도체 장치는 수직 채널 트랜지스터(VCT)를 포함하는 메모리 장치일 수 있다.
기판(100)에는 제1 소자 분리막(412A) 및 제2 소자 분리막(414A)에 의해 복수의 활성 영역(AC)이 정의될 수 있다. 채널 구조물(430A)은 각각의 활성 영역(AC) 내에 배치될 수 있으며, 채널 구조물(430A)은 각각 수직 방향으로 연장되는 제1 활성 필라(430A1) 및 제2 활성 필라(430A2)와, 제1 활성 필라(430A1)의 바닥부와 제2 활성 필라(430A2)의 바닥부에 연결되는 연결부(430L)를 포함할 수 있다. 연결부(430L) 내에 제1 소스/드레인 영역(SD1)이 배치될 수 있고, 제1 및 제2 활성 필라(430A1, 430A2)의 상측에 제2 소스/드레인 영역(SD2)이 배치될 수 있다. 제1 활성 필라(430A1) 및 제2 활성 필라(430A2)는 각각 독립적인 단위 메모리 셀을 구성할 수 있다.
복수의 제1 도전 라인(420A)은 복수의 활성 영역(AC) 각각과 교차하는 방향으로 연장될 수 있고, 예를 들어 제2 방향(D2)으로 연장될 수 있다. 복수의 제1 도전 라인(420A) 중 하나의 제1 도전 라인(420A)은 제1 활성 필라(430A1) 및 제2 활성 필라(430A2) 사이에서 연결부(430L) 상에 배치될 수 있고, 상기 하나의 제1 도전 라인(420A)은 제1 소스/드레인 영역(SD1) 상에 배치될 수 있다. 상기 하나의 제1 도전 라인(420A)에 인접한 다른 하나의 제1 도전 라인(420A)은 두 개의 채널 구조물(430A) 사이에 배치될 수 있다. 복수의 제1 도전 라인(420A) 중 하나의 제1 도전 라인(420A)은, 상기 하나의 제1 도전 라인(420A) 양 측에 배치되는 제1 활성 필라(430A1)와 제2 활성 필라(430A2)가 구성하는 2개의 단위 메모리 셀들에 포함되는 공통 비트 라인으로 기능할 수 있다.
제2 방향(D2)으로 인접한 2개의 채널 구조물(430A) 사이에는 하나의 콘택 게이트 전극(440A)이 배치될 수 있다. 예를 들어, 하나의 채널 구조물(430A)에 포함되는 제1 활성 필라(430A1)와 이에 인접한 채널 구조물(430A)의 제2 활성 필라(430A2) 사이에는 콘택 게이트 전극(440A)이 배치될 수 있고, 하나의 콘택 게이트 전극(440)은 그 양 측벽 상에 배치되는 제1 활성 필라(430A1)와 제2 활성 필라(430A2)에 의해 공유될 수 있다. 콘택 게이트 전극(440A)과 제1 활성 필라(430A1) 사이 및 콘택 게이트 전극(440A)과 제2 활성 필라(430A2) 사이에는 게이트 절연층(450A)이 배치될 수 있다. 복수의 제2 도전 라인(442A)은 콘택 게이트 전극(440A)의 상면 상에서 제1 방향(D1)으로 연장될 수 있다. 복수의 제2 도전 라인(442A)은 반도체 장치의 워드 라인으로 기능할 수 있다.
채널 구조물(430A) 상에는 커패시터 콘택(460A)이 배치될 수 있다. 커패시터 콘택(460A)은 제2 소스/드레인 영역(SD2) 상에 배치될 수 있고, 커패시터 콘택(460A) 상에 커패시터 구조체(480)가 배치될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 101: 분리 절연막
CB1: 제1 커패시터 블록 CB2: 제2 커패시터 블록
EB1: 제1 에지 커패시터 블록 EB2: 제2 에지 커패시터 블록
SB: 분리 블록 OP: 관통 패턴
230: 더미 하부 전극 310: 제1 전극 지지대
320: 제2 전극 지지대 110: 제1 도전판
120: 제2 도전판

Claims (10)

  1. 기판 상의 제1 도전판과, 상기 제1 도전판 상의 복수의 제1 하부 전극을 포함하는 제1 커패시터 블록;
    상기 제1 도전판과 이격되는 제2 도전판과, 상기 제2 도전판 상의 복수의 제2 하부 전극을 포함하는 제2 커패시터 블록;
    상기 제1 도전판과 상기 제2 도전판 사이의 분리 절연막과, 상기 분리 절연막 상의 복수의 더미 하부 전극을 포함하는 분리 블록; 및
    상기 복수의 제1 하부 전극, 상기 복수의 제2 하부 전극 및 상기 복수의 더미 하부 전극을 지지하는 제1 전극 지지대를 포함하는, 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 도전판 상의 복수의 제1 에지 전극을 포함하고, 상기 제1 커패시터 블록을 둘러싸는 제1 에지 커패시터 블록을 더 포함하고,
    상기 제1 전극 지지대는 상기 제1 전극 지지대를 관통하는 제1 관통 패턴을 포함하고,
    상기 제1 관통 패턴은 상기 제1 하부 전극에 걸쳐 형성되고, 상기 제1 에지 전극에 걸쳐 비형성되는, 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 전극 지지대는 상기 제1 전극 지지대를 관통하고, 상기 복수의 제1 하부 전극과 상기 복수의 제2 하부 전극에 걸쳐 형성되는 제1 관통 패턴을 포함하고,
    상기 제1 관통 패턴은, 상기 복수의 더미 하부 전극에 걸쳐 비형성되는, 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 도전판 상의 복수의 제1 에지 전극을 포함하고, 상기 제1 커패시터 블록을 둘러싸는 제1 에지 커패시터 블록; 및
    상기 제2 도전판 상의 복수의 제2 에지 전극을 포함하고, 상기 제2 커패시터 블록을 둘러싸는 제2 에지 커패시터 블록을 더 포함하고,
    상기 제1 전극 지지대는 상기 제1 전극 지지대를 관통하고, 상기 복수의 제1 하부 전극과 상기 복수의 제2 하부 전극에 걸쳐 형성되는 제1 관통 패턴을 포함하고,
    상기 제1 커패시터 블록은 상기 분리 블록과 마주보는 제1 면을 포함하고, 상기 제2 커패시터 블록은 상기 분리 블록과 마주보는 제2 면을 포함하고,
    상기 제1 관통 패턴은,
    상기 제1 면과 상기 제2 면 사이에서 상기 복수의 제1 에지 전극과, 상기 복수의 제2 에지 전극과, 상기 복수의 더미 하부 전극에 걸쳐 형성되고,
    상기 제1 커패시터 블록의 상기 제1 면을 제외한 다른 면을 둘러싸는 상기 제1 에지 커패시터 블록에 위치한 상기 복수의 제1 에지 전극과,
    상기 제2 커패시터 블록의 상기 제2 면을 제외한 다른 면을 둘러싸는 상기 제2 에지 커패시터 블록에 위치한 상기 복수의 제2 에지 전극에 걸쳐 비형성되는, 반도체 장치.
  5. 제 1항에 있어서,
    상기 분리 블록에 가장 인접한 상기 제1 하부 전극 및 상기 더미 하부 전극 사이의 간격과, 상기 분리 블록에 가장 인접한 상기 제2 하부 전극 및 상기 더미 하부 전극 사이의 간격은 동일한, 반도체 장치.
  6. 기판 상의 제1 도전판과, 상기 제1 도전판 상의 복수의 제1 하부 전극을 포함하는 제1 커패시터 블록;
    상기 제1 도전판과 이격되는 제2 도전판과, 상기 제2 도전판 상의 복수의 제2 하부 전극을 포함하는 제2 커패시터 블록;
    상기 제1 도전판 상의 복수의 제1 에지 전극을 포함하고, 상기 제1 커패시터 블록을 둘러싸는 제1 에지 커패시터 블록;
    상기 제2 도전판 상의 복수의 제2 에지 전극을 포함하고, 상기 제2 커패시터 블록을 둘러싸는 제2 에지 커패시터 블록; 및
    상기 복수의 제1 하부 전극, 상기 복수의 제2 하부 전극, 상기 복수의 제1 에지 전극 및 상기 복수의 제2 에지 전극을 지지하는 제1 전극 지지대를 포함하고,
    상기 제1 전극 지지대는 상기 제1 전극 지지대를 관통하는 제1 관통 패턴을 포함하고,
    상기 제1 관통 패턴은 상기 복수의 제1 하부 전극과 상기 복수의 제2 하부 전극에 걸쳐 형성되고, 상기 복수의 제1 에지 전극과 상기 복수의 제2 에지 전극에 걸쳐 비형성되는, 반도체 장치.
  7. 제 6항에 있어서,
    상기 제1 커패시터 블록 및 상기 제2 커패시터 블록 사이에 배치되고, 상기 제1 도전판과 상기 제2 도전판 사이의 분리 절연막과, 상기 분리 절연막 상의 복수의 더미 하부 전극을 포함하는 분리 블록을 더 포함하는, 반도체 장치.
  8. 제 7항에 있어서,
    상기 제1 관통 패턴은 상기 복수의 더미 하부 전극에 걸쳐 비형성되는, 반도체 장치.
  9. 기판 상의 제1 도전판과, 상기 제1 도전판 상의 복수의 제1 하부 전극을 포함하는 제1 커패시터 블록;
    상기 제1 도전판과 이격되는 제2 도전판과, 상기 제2 도전판 상의 복수의 제2 하부 전극을 포함하는 제2 커패시터 블록;
    상기 제1 도전판 상의 복수의 제1 에지 전극을 포함하고, 상기 제1 커패시터 블록을 둘러싸는 제1 에지 커패시터 블록;
    상기 제2 도전판 상의 복수의 제2 에지 전극을 포함하고, 상기 제2 커패시터 블록을 둘러싸는 제2 에지 커패시터 블록;
    상기 제1 도전판과 상기 제2 도전판 사이의 분리 절연막과, 상기 분리 절연막 상의 복수의 더미 하부 전극을 포함하는 분리 블록;
    상기 복수의 제1 하부 전극, 상기 복수의 제2 하부 전극, 상기 복수의 제1 에지 전극, 상기 복수의 제2 에지 전극 및 상기 복수의 더미 하부 전극을 지지하고, 제1 관통 패턴을 포함하는 제1 전극 지지대; 및
    상기 복수의 제1 하부 전극, 상기 복수의 제2 하부 전극, 상기 복수의 제1 에지 전극, 상기 복수의 제2 에지 전극 및 상기 복수의 더미 하부 전극을 지지하고, 상기 제1 관통 패턴과 완전히 중첩되는 제2 관통 패턴을 포함하고, 상기 기판과 상기 제1 전극 지지대 사이에 배치되는 제2 전극 지지대를 포함하고,
    상기 제1 관통 패턴은,
    상기 복수의 제1 하부 전극과 상기 복수의 제2 하부 전극에 걸쳐 형성되고,
    상기 복수의 제1 에지 전극과, 상기 복수의 제2 에지 전극과, 상기 복수의 더미 하부 전극에 걸쳐 비형성되는 반도체 장치.
  10. 제 9항에 있어서,
    상기 제1 도전판, 상기 제2 도전판 및 상기 분리 절연막 상에서 상기 복수의 제1 하부 전극, 상기 복수의 제2 하부 전극, 상기 복수의 제1 에지 전극, 상기 복수의 제2 에지 전극 및 상기 복수의 더미 하부 전극의 사이에 배치되는 식각 정지막;
    상기 식각 정지막 상에서, 상기 복수의 제1 하부 전극, 상기 복수의 제2 하부 전극, 상기 복수의 제1 에지 전극, 상기 복수의 제2 에지 전극 및 상기 복수의 더미 하부 전극의 프로파일과, 상기 제1 전극 지지대의 상면 및 하면과, 상기 제2 전극 지지대의 상면 및 하면을 따라 연장되는 커패시터 유전막; 및
    상기 커패시터 유전막 상의 상부 전극을 더 포함하고,
    상기 상부 전극은,
    상기 제1 커패시터 블록 및 상기 제2 커패시터 블록에서 상기 커패시터 유전막의 최상면으로부터 상기 기판을 향해 연장하고,
    상기 제1 에지 커패시터 블록 및 상기 제2 에지 커패시터 블록에서 상기 커패시터 유전막의 최상면으로부터 상기 기판을 향해 연장하지 않는, 반도체 장치.
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