KR20100121231A - 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지 및 그 제조방법 - Google Patents

회로패턴 들뜸 현상을 억제하는 패키지 온 패키지 및 그 제조방법 Download PDF

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KR20100121231A
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copper post
semiconductor package
substrate
encapsulant
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김경만
강인구
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삼성전자주식회사
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Abstract

회로패턴 들뜸 현상을 억제하는 패키지 온 패키지 및 그 방법에 관해 개시한다. 이를 위해 본 발명은 내부에 복수개의 반도체 칩이 적층된 하부 반도체 패키지와, 상기 하부 반도체 패키지 상부면의 봉지재 일부를 제거하여 마련되고 상기 봉지재보다 높이가 낮은 구리 포스트 형태의 연결부와, 상기 하부 반도체 패키지의 연결부에 솔더볼을 통해 팬-인(Fan-in) 구조로 연결되는 상부 반도체 패키지를 구비하는 것을 특징으로 하는 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지 및 그 제조방법을 제공한다. 따라서 하부 반도체 패키지의 최상부 반도체 칩의 회로패턴이 들뜨는 문제를 해결할 수 있고, 상, 하부 반도체 패키지간 솔더 접합 신뢰도(SJR)를 높일 수 있다.
패키지 온 패키지(POP), 구리 포스트, 솔더 접합 신뢰도, 회로 들뜸.

Description

회로패턴 들뜸 현상을 억제하는 패키지 온 패키지 및 그 제조방법{Package on package preventing circuit pattern lift defect and method for fabricating the same}
본 발명은 진보된 반도체 패키지(Advanced semiconductor package) 및 그 제조방법에 관한 것으로, 더욱 상세하게는 두 개의 반도체 패키지가 상/하 방향에서 연결된 패키지 온 패키지(POP: Package On Package ) 및 그 제조방법에 관한 것이다.
최근 전자 휴대기기의 소형화로 인하여, 반도체 패키지 크기 또한 점차 소형화, 박형화, 경량화되는 추세로 발전하고 있다. 종래에는 전자 휴대기기의 메인 인쇄회로기판에 하나의 기능을 담당하는 반도체 패키지가 각각 탑재되었으나, 최근에는 두 가지 이상 다른 기능을 담당하는 진보된 형태의 반도체 패키지가 탑재되고 있다.
이러한 진보된 형태의 반도체 패키지로 대표적인 것은 SIP(System In Package), MCP(Multi Chip Package) 및 POP(Package On Package)와 같은 통합형 반도체 패키지가 있다. 이러한 통합형 반도체 패키지 중에서 패키지 온 패키지(POP) 는 각각의 반도체 패키지로 조립 및 전기적 검사가 완료된 후에, 두 개의 반도체 패키지를 하나로 통합하는 방식이다. 따라서 단품 반도체 패키지에 대해 전기적 기능을 완전히 검사하여 불량을 제거한 상태로 조립이 이루어지기 때문에 패키지 온 패키지 상태로 조립한 후 발생하는 전기적 불량이 줄어드는 장점이 있고, 서로 다른 기능을 수행하는 단품 반도체 패키지를 하나의 반도체 패키지로 만들 수 있는 장점이 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 패키지의 높이를 낮게 만들면서 솔더 접합 신뢰도를 향상시켜 회로패턴 들뜸 결함을 억제할 수 있는 패키지 온 패키지를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 반도체 패키지의 높이를 낮게 만들면서 솔더 접합 신뢰도를 향상시켜 회로패턴 들뜸 결함을 억제할 수 있는 패키지 온 패키지의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위해 본 발명에 의한 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지는, 내부에 복수개의 반도체 칩이 적층된 하부 반도체 패키지와, 상기 하부 반도체 패키지 상부면의 봉지재 일부를 제거하여 마련되고 상기 봉지재보다 높이가 낮은 구리 포스트 형태의 연결부 및 상기 하부 반도체 패키지의 연결부에 솔더볼을 통해 팬-인(Fan-in) 구조로 연결되는 상부 반도체 패키지를 구 비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 하부 반도체 패키지는, 패키지 제조용 기판(substrate)과, 상기 기판 위에 적층된 복수개의 반도체 칩과, 상기 적층된 최상부 반도체 칩 표면에 형성된 패드 재배치 패턴과, 상기 패드 재배치 패턴의 연결단자 위에 형성된 구리 포스트(Cu Post)와, 상기 반도체 칩과 상기 기판을 연결하는 와이어와, 상기 기판 상부, 반도체 칩, 와이어 및 구리 포스트를 밀봉하는 봉지재 및 상기 기판 하부에 부착된 솔더볼을 구비하는 것이 적합하다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 적층된 복수개의 반도체 칩은, 제1 및 제2 경사를 갖고 상기 기판 위에 적층된 것이 적합하고, 상기 하부 반도체 패키지는, 상기 기판의 다른 영역에 탑재되어 상기 기판과 와이어로 연결되는 수동소자를 더 포함하는 것이 적합하다.
바람직하게는, 상기 연결부의 구리 포스트는, 상기 구리 포스트의 측면 및 상부 표면에 솔더가 도금되거나, 상부 표면에만 솔더가 도금된 것이 적합하고, 가운데 부분이 비어 있는 형태일 수도 있다.
한편, 상기 봉지재의 일부가 제거된 형상은, 상기 구리 포스트의 일부만이 외부로 드러나도록 제거되거나, 혹은 상기 구리 포스트 전체가 외부로 드러나도록 제거된 것일 수 있다.
상기 상부 반도체 패키지의 솔더볼 일부는, 상기 하부 반도체 패키지의 봉지재 높이 아래에서 상기 연결부의 구리 포스트와 연결되는 것이 적합하며, 상기 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지는, 상기 하부 반도체 패키지와 상 기 상부 반도체 패키지 사이를 채우는 언더필(underfill)을 더 구비할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은, 복수개의 반도체 칩이 적층된 구조이고 최상부 반도체 칩에 패드 재배치 패턴이 형성되고 상기 패드 재배치 패턴의 연결단자에는 구리 포스트가 형성된 하부 반도체 패키지를 준비하는 단계와, 상기 하부 반도체 패키지의 봉지재 일부를 제거하여 상기 구리 포스트를 노출시켜 연결부를 형성하는 단계 및 복수개의 반도체 칩이 적층된 상부 반도체 패키지의 솔더볼을 상기 하부 반도체 패키지 연결부의 구리 포스트에 팬-인(fan-in) 방식으로 접합시키는 단계를 구비하는 것을 특징으로 하는 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지의 제조방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 하부 반도체 패키지는, 반도체 패키지용 기판을 준비하는 단계와, 상기 기판 위에 복수개의 반도체 칩을 제1 및 제2 경사로 적층하는 단계와, 최상부에 패드 재배치 패턴과 구리 포스트가 형성된 반도체 칩을 적층하는 단계와, 상기 반도체 칩과 상기 기판을 와이어로 연결하는 단계와, 상기 기판 상부, 반도체 칩, 와이어를 봉지재로 밀봉하는 단계 및 상기 기판 하부에 솔더볼을 부착하는 단계를 구비하여 만들어진 것이 적합하다.
바람직하게는, 상기 하부 반도체 패키지의 봉지재 일부를 제거하여 상기 구리 포스트를 노출시키는 방법은, 상기 구리 포스트가 완전히 노출되도록 제거하거나, 혹은 상기 구리 포스트가 일부 노출되도록 제거하는 것이 적합하다.
한편, 상기 최상부에 패드 재배치 패턴과 구리 포스트가 형성된 반도체 칩은, 상기 구리 포스트 표면에 솔더가 도금된 것을 사용하는 것이 적합하며, 상기 구리 포스트에 솔더가 도금된 형태는, 상기 구리 포스트 측면과 상부면에 솔더가 동시에 도금된 형태이거나, 혹은 상기 구리 포스트 상부면에만 솔더를 도금된 형태인 것이 바람직하다.
또한, 본 발명의 바람직한 실시예에 의하면, 상기 하부 반도체 패키지의 봉지재 일부를 제거하여 구리 포스트를 노출시키는 방법은, 레이저 식각을 이용하여 상기 구리 포스트를 노출시키거나, 혹은 마스크를 사용한 건식 혹은 습식 식각을 이용하여 상기 구리 포스트를 노출시키거나, 혹은 구리 포스트 형성 후, 이형 필름을 구리 포스트에 부착하는 단계와, 이형 필름이 부착된 하부 반도체 패키지를 봉지재로 밀봉하는 단계와, 상기 봉지재의 밀봉이 완료된 후, 상기 이형 필름을 제거하는 단계를 통하여 상기 구리 포스트를 노출시킬 수 있다.
본 발명의 바람직한 실시예에 의하면, 상기 상부 반도체 패키지의 솔더볼이 상기 구리 포스트에 접합되는 위치는, 상기 하부 반도체 패키지의 봉지재 높이보다 낮은 것이 적합하다.
따라서, 상술한 본 발명에 따르면, 첫째, 패키지 온 패키지에서 상부 반도체 패키지와 하부 반도체 패키지가 연결되는 구조가 팬-인(fan-in) 형태이기 때문에 상부 혹은 하부 반도체 패키지의 휘어짐 결함(warpage defect)으로 인하여 상부 및 하부 반도체 패키지의 연결 불량이 발생하는 것을 방지할 수 있다.
둘째, 상부 반도체 패키지의 솔더볼이 하부 반도체 패키지의 봉지재 속에 묻히는 구조이기 때문에 패키지 온 패키지의 전체 높이를 낮출 수 있으며, 상부 반도 체 패키지의 솔더볼 높이가 낮아지는 만큼 솔더볼 사이의 피치를 감소시키는 것이 가능하며, 이로 인하여 패키지 온 패키지 설계 단계에서 솔더볼 배치를 보다 용이하게 할 수 있다.
셋째, 상부 반도체 패키지의 솔더볼이 하부 반도체 패키지의 구리 포스트와 연결되어 봉지재 속으로 묻히는 구조이기 때문에 템퍼에쳐 사이클(temperature cycle) 신뢰도 검사(reliability test)에서 하부 반도체 패키지의 봉지재가 온도변화에 의한 스트레스를 흡수하는 버퍼층 역할을 할 수 있다. 이로 인하여 하부 반도체 패키지의 최상부 반도체 칩에서 온도변화에 의한 스트레스로 인하여 회로패턴이 들뜨는 결함이 발생하는 것을 방지하여 패키지 온 패키지에서 솔더 접합 신뢰도(SJR: Solder Joint Reliability)를 개선할 수 있다.
넷째, 상부 및 하부 반도체 패키지에 대한 전기적 검사를 완료한 후, 양품인 두 개의 개별 반도체 패키지를 연결하기 때문에 상부 및 하부 반도체 패키지를 상하로 연결한 후, 개별 상부 및 하부 반도체 패키지에서 전기적 불량이 발생되는 문제를 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 바람직한 실시예에 의한 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명에 의한 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지(1000)는, 내부에 복수개의 반도체 칩이 적층된 하부 반도체 패키지(100)와, 상기 하부 반도체 패키지(100) 상부면의 봉지재(150) 일부를 제거하여 마련되고 상기 봉지재(150)보다 높이가 낮은 구리 포스트(120) 형태의 연결부(도9의 120) 및 상기 하부 반도체 패키지(100)의 연결부에 솔더볼(360)을 통해 팬-인(Fan-in) 구조로 연결되는 상부 반도체 패키지(300)를 포함한다. 여기서 상기 하부 반도체 패키지(100)와 상부 반도체 패키지(300) 사이(도면의 B 부분)는 선택적으로 에폭시와 같은 언더필(underfill)을 채울 수 있다.
본 발명에 의한 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지(1000)는, 상부 반도체 패키지(300)와 하부 반도체 패키지(100)가 연결되는 구조가 팬-인(fan-in) 형태이다. 따라서 상부 혹은 하부 반도체 패키지(300, 100)의 휘어짐 결함(warpage defect)으로 인하여 상부 및 하부 반도체 패키지(300, 100)의 연결 불량이 발생하는 것을 방지할 수 있다.
여기서 팬-인 구조(fan-in structure)란, 상부 및 하부 반도체 패키지(300, 100)의 연결이 하부 반도체 패키지(100)의 가장자리에서 이루어지지 않고, 반도체 칩이 있는 중앙부에서 연결되는 구조를 말한다. 한편, 상부 및 하부 반도체 패키지(300, 100)의 연결이 하부 반도체 패키지(100)의 가장자리에서 이루어지는 구조를 팬-아웃(fan-out) 구조라 한다 이때, 상부 및 하부 반도체 패키지의 기판에 약 간의 휘어짐 결함(warpage defect)이 발생하면, 상부 반도체 패키지의 솔더볼이 하부 반도체 패키지의 기판에 연결이 정상적으로 이루어지지 않는 치명적인 연결불량이 발생할 수 있다. 따라서 본 발명에 의한 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지(1000)는 팬-인 구조를 갖기 때문에 이러한 연결 불량 문제를 해결할 수 있다.
본 발명의 바람직한 실시예에 의한 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지(1000)는, 하부 반도체 패키지(100)의 최상부 반도체 칩에 패드 재배치 패턴(118)을 형성하고, 상기 패드 재배치 패턴(118)의 연결단자에 구리 포스트(120)가 별도로 형성되는 특징이 있다. 그리고 상부 반도체 패키지(300)의 솔더볼(360)이 하부 반도체 패키지(100)의 봉지재(150)보다 낮은 높이에서 하부 반도체 패키지(100)의 봉지재(150)에 파묻힌 형태로 상기 구리 포스트(120)와 연결된다.
이에 따라, 패키지 온 패키지(1000)의 전체 높이가 낮아져 반도체 패키지를 좀 더 소형화시킬 수 있는 장점이 있으며, 상기 상부 반도체 패키지(300)의 솔더볼(360)의 높이가 낮아지는 정도에 비례하여 솔더볼(360) 사이의 간격을 좁힐 수 있는 것이 가능하게 된다. 이러한 장점으로 인하여 패키지 온 패키지(1000)의 설계 단계에서 솔더볼(360)의 배치를 보다 융통성 있게 할 수 있다.
한편, 대부분의 반도체 패키지는 제조가 완료된 후, 여러 종류의 신뢰도 검사를 통하여 최악의 환경에서도 반도체 패키지의 기능이 정상적으로 작동할 수 있는지 여부를 확인한다. 이러한 신뢰도 검사 중에 온도 변화에 따른 반도체 패키지의 동작상태를 확인하는 템퍼에쳐 사이클(temperature cycle) 검사가 있다. 상기 템퍼에쳐 사이클 검사 방식은 통상적으로 패키지 온 패키지(1000)를 -25℃에서 10분간 놓아둔 후, 다시 이를 125℃의 고온에서 10분간 방치하는 검사를 주기적으로 반복하는 신뢰도 검사를 말하며, -25℃와 125℃를 1회씩 옮겨진 상태를 1 사이클(cycle)로 정의하며, 통상 1000 사이클을 반복한 후, 패키지 온 패키지(1000)의 동작상태를 전기적/물리적인 측면에서 확인하게 된다.
이때, 상부 반도체 패키지(300)의 솔더볼(360)과 하부 반도체 패키지(100)의 최상부 반도체 칩을 구리 포스트(120)를 사용하지 않고 직접 연결하면, 솔더볼(360)과 반도체 칩의 열팽창 계수(CTE)의 차이로 인하여 최상부 반도체 칩에 형성된 회로패턴(미도시)이 들뜨는 현상(lift)이 발생하며, 이 부분에서 누설전류가 발생하거나, 심한 경우 회로 연결이 끊어지는 치명적인 결함이 발생할 수 있다.
하지만, 본 발명에 의한 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지(1000)는, 구리 포스트(120)가 상부 반도체 패키지(300)의 솔더볼(360)과 하부 반도체 패키지(100)의 최상부 반도체 칩 사이의 열팽창 계수(CTE)의 차이를 흡수할 수 있는 버퍼(buffer)의 역할을 수행하기 때문에 열팽창 계수의 차이로 인한 스트레스를 분산시키는 역할을 수행한다. 이와 함께, 상부 반도체 패키지(300)의 솔더볼(360)이 하부 반도체 패키지(100)의 봉지재(150)에 파묻히는 구조이기 때문에 봉지재(150) 역시 열팽창 계수의 차이로 인해 발생하는 열 적 스트레스를 흡수할 수 있는 역할을 수행하여 패키지 온 패키지 구조에서 솔더 접합 신뢰도(SJR)를 개선할 수 있다.
도 2는 본 발명의 바람직한 실시예에 의한 하부 반도체 패키지에서 반도체 칩들을 적층하는 방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 먼저 패키지용 기판(110)을 준비한다. 상기 패키지용 기판(110)은 인쇄회로기판으로 상부면은 반도체 칩(116)이 탑재될 수 있는 칩 접착부가 마련되고, 상기 칩 접착부 가장자리를 따라 본드 핑거(bond finger, 112)가 형성되어 있다. 또한 상기 패키지용 기판(110)의 하부면에는 솔더볼을 부착할 수 있는 솔더볼 패드(114)가 마련되어 있다.
이어서 상기 패키지용 기판(110)의 칩 접착부에 제1 경사를 갖도록 계단형으로 반도체 칩(116)을 탑재한다. 그리고 상기 제1 경사를 갖고 탑재된 반도체 칩(116) 위에 다시 제2 경사를 갖도록 다른 반도체 칩(116)들을 계단형으로 탑재한다. 이때 최상부에 탑재된 반도체 칩(116)은 패드 재배치 패턴(Pad redistribution pattern, 118)이 회로패턴이 형성된 활성 영역 위에 별도로 형성되고, 상기 패드 재배치 패턴(118)의 연결단자에 구리 포스트(120)가 각각 형성되어 있다. 한편, 상기 패키지용 기판(110)의 다른 영역에는 수동소자(140)가 탑재될 수 있다.
상기 제1 경사를 갖고 계단형으로 탑재된 반도체 칩(116)은 제1 와이어(130)로 상기 패키지용 기판(110)의 본드핑거(112)와 연결되고, 상기 제2 경사를 갖고 계단형으로 탑재된 반도체 칩(116)은 제2 와이어(132)를 통하여 상기 패키지용 기판(110)의 본드 핑거(112)와 연결되고, 수동 소자(140) 역시 제3 와이어(134)를 통하여 상기 패키지용 기판(110)의 본드 핑거(112)와 각각 연결된다.
도 3 내지 도 5는 본 발명의 바람직한 실시예에 의한 하부 반도체 패키지에서 최상부 반도체 칩의 형태를 보여주는 평면도들이다.
도 3 내지 도 5를 참조하면, 패키지용 기판의 최상부에 탑재된 반도체 칩(116)에는 별도의 패드 재배치 패턴(118)이 구성되어 있다. 상기 패드 재배치 패턴(118)은, 반도체 칩(116)에 형성된 본드패드(111)를 별도의 연결단자(113)와 전기적으로 서로 연결시키는 회로 패턴이며, 상기 연결단자(113) 위에는 본 발명의 바람직한 실시예에 따라 형성된 구리 포스트(120)가 형성되어 있다.
이때, 상기 반도체 칩(116)에 있는 본드 패드(111)는, 도 3과 같이 반도체 칩(116)의 가장자리를 따라 2 열로 형성된 것(111A)일 수 있으며, 도 4와 같이 반도체 칩(116)의 일측면에 1 열로 형성된 것(111B)일 수 있으며, 도 5와 같이 반도체 칩(116) 중앙부에 2 열로 마련된 것(111C)일 수도 있다.
도 6은 본 발명의 바람직한 실시예에 의한 하부 반도체 패키지에서 최상부 반도체 칩에 형성된 구리 포스트의 형태를 설명하기 위한 평면도이고, 도 7은 구리 포스트의 변형된 형태를 설명하기 위한 평면도이다.
도 6 및 도 7을 참조하면, 최상부 반도체 칩 위에 있는 패드 재배치 패턴의 연결단자 위에 형성된 구리 포스트(도 1의 120)는, 도 6에 도시된 것과 같이 십자형, 다각형, 원형 및 타원형의 다양한 형태로 만들 수 있다. 그리고 이를 변형하여 도 7과 같이 가운데가 비어 있는 형태로 만들 수도 있다. 이때, 도 7과 같이 가운데가 비어 있는 형태로 구리 포스트를 설계할 경우, 솔더볼과 최상부 반도체 칩의 열팽창 계수(CTE)의 차이로 인한 열 적 스트레스를 흡수하기에 더욱 유리하다.
한편, 상기 구리 포스트(120)는 외부 표면에 솔더(도 14의 122A, 도 15의 122B)가 전기 도금방식으로 도금되어 있는 것이 바람직하다. 상기 구리 포스트(120)에 도금된 솔더(도 14의 122A)는, 구리 포스트(120) 측면과 상부면에 모두 도금된 형태이거나, 혹은 상기 구리 포스트(120) 상부면에만 솔더(도 15의 122B)가 도금된 형태인 것이 바람직하며, 필요에 따라 솔더(도 16의 120)를 도금하지 않을 수도 있다.
도 8은 도 2의 본 발명의 바람직한 실시예에 의한 하부 반도체 패키지에 몰딩 공정을 완료한 형태를 보여주는 단면도이다.
도 8을 참조하면, 상기 구리 포스트(120)가 형성되고, 와이어(130, 132, 134)가 연결된 결과물에 대하여 봉지재(150), 예컨대 에폭시 몰드 컴파운드(EMC: Epoxy Mold Compound)를 사용하여 상기 기판(110)의 상면, 반도체 칩(116), 와이어(130,132, 134), 패드 재배치 패턴(118) 및 구리 포스트(120)를 완전히 밀봉한다. 여기서, 상기 봉지재(150)는 상기 구리 포스트(120)를 완전히 덮을 수 있는 두께로 몰딩 공정이 수행되는 것이 적합하다.
도 9는 도 8의 본 발명의 바람직한 실시예에 의한 하부 반도체 패키지에 식각 공정을 통하여 연결부를 형성한 단면도이다.
도 9를 참조하면, 상기 몰딩이 완료된 하부 반도체 패키지(100)에 대해서 상기 구리 포스트(120)가 노출되도록 식각을 진행한다. 이때, 상기 구리 포스트(120)는 상부 반도체 패키지(도 13의 300)의 솔더볼 위치에 서로 대응하도록 형성되어 있는 것이 바람직하다. 상기 식각은 레이저(LASER)를 사용하여 봉지재(150) 일부를 제거하여 상기 구리 포스트(120)를 노출시키는 비아(via)를 형성 할 수 있으며, 그 외에도 레이저 대신에 건식식각 혹은 습식식각 공정을 통해서도 봉지재(150) 일부를 제거하여 상기 구리 포스트(120)를 노출시키는 비아(via)인 연결부(200)를 형성할 수 있다.
이때 상기 구리 포스트(120)에 솔더(도 14 및 도 15의 122A, 122B 참조)가 도금되지 않은 경우, 연결부(200)를 형성한 후, 추가로 솔더를 코팅할 수 있다. 상기 솔더를 코팅하는 형태는 구리 포스트(120)의 상부에만 코팅하거나 혹은 상부 및 측면에 모두 코팅할 수 있다.
도 10 내지는 도 12는 이형 필름을 사용하여 본 발명의 바람직한 실시예에 의한 하부 반도체 패키지에 연결부를 형성한 단면도이다.
도 10 내지 도 12를 참조하면, 도 9에서는 레이저 혹은 건식/습식 식각을 통하여 봉지재(120)를 식각하여 구리 포스트(120)를 노출시키는 비아를 형성하였다. 하지만, 다른 방식으로 형성이 가능하다. 상세히 설명하면, 먼저 봉지재를 사용하여 몰딩 공정을 수행하기 전에 이형 필름(170)을 도 10과 같이 구리 포스트(120)를 감싸도록 형성한다. 그 후, 상기 이형 필름(170)이 봉지재(150) 표면에 노출되도록 봉지재(150)를 사용하여 상기 기판(110) 상부를 도 11과 같이 밀봉한다. 이어서 몰딩이 완료된 후, 상기 봉지재(150) 표면에 노출된 이형 필름(170)을 제거하여 상기 구리 포스트(120)를 노출시키는 연결부(200)를 형성할 수 있다.
도 13은 본 발명의 바람직한 실시예에 의하여 연결부가 형성된 하부 반도체 패키지에 상부 반도체 패키지가 탑재된 형태를 보여주는 단면도이다.
도 13을 참조하면, 상기 연결부가 형성된 하부 반도체 패키지(100) 위에 상 부 반도체 패키지(300)를 탑재한다. 상기 하부 반도체 패키지(100) 위에 상부 반도체 패키지(300)를 탑재하는 방법은, 하부 반도체 패키지(100)의 상부에 형성된 연결부(200)에 상부 반도체 패키지(300)의 솔더볼(360)이 삽입되어 팬-인(fan-in) 구조의 패키지 온 패키지(1000)를 만든다. 이때, 연결부(도면의 A)에서 상기 리플로우(reflow) 공정을 진행하면, 상부 반도체 패키지(300)의 솔더볼(360)은 녹아서 구리 포스트(120)와 연결된다. 이에 대한 상세한 구조는 도 14 내지 도 16을 참조하여 상세히 설명하기로 한다. 상기 상부 반도체 패키지(300)와 하부 반도체 패키지(100)를 연결하는 공정 후, 상기 상부 및 하부 반도체 패키지(300, 100) 사이의 공간(도면의 B)에 에폭시를 사용한 언더필(underfill)을 추가로 채워 넣는 공정을 진행할 수 있다.
도 14 내지 도 16은 본 발명의 바람직한 실시예에 따라 하부 반도체 패키지의 연결부에 상부 반도체 패키지의 솔더볼이 연결되는 형태를 보여주는 단면도들이다.
도 14 내지 도 16을 참조하면, 도 14는 구리 포스트(120)가 완전히 노출되도록 연결부를 형성한 형태이다. 이때, 도금된 솔더(122A)가 하부 반도체 패키지(100)에 있는 구리 포스트(120)의 상부면과 측면에 모두 형성되어 있다. 따라서, 리플로우(reflow) 공정을 통하여 녹은 상부 반도체 패키지(300)의 솔더볼(360)은 솔더(122A)가 도금된 구리 포스트(120)를 중심으로 퍼져서 솔더볼(360)과 구리 포스트(120)의 접합을 형성한다. 이때 상기 구리 포스트(120)의 상부 및 측면에 도금된 솔더(122A)는, 레이저(LASER)를 사용하여 봉지재(150) 일부를 제거하는 연 결부(200) 형성 공정에서 식각저지층(etching stop layer) 역할을 할 수 있다.
도 15의 경우는 솔더(122B)가 구리 포스트(120)의 상부에만 도금된 형태이며, 이때는 연결부를 형성할 때, 구리 포스트(120)를 완전히 노출시키지 않고 일부만 노출되도록 비아(via)를 형성한다. 이에 따라 구리 포스트(120)와 솔더볼(360) 사이에는 봉지재(150)가 잔류하기 때문에 템퍼에쳐 사이클 검사에서 봉지재(150)가 접합되는 물질의 열팽창계수 차이에 의한 열 적 스트레스를 적절히 잘 흡수할 수 있는 구조가 된다.
도 16은, 구리 포스트(120)를 완전히 노출시키지 않도록 연결부(200)를 형성하였으나, 상기 구리 포스트(120)에 별도의 솔더를 형성하지 않은 형태이다. 이때에는 상부 반도체 패키지(300)의 솔더볼(360)이 리플로우 공정을 거치면서 녹아서 상기 구리 포스트(120)에 직접 연결된다. 이 경우에도 구리 포스트(120)와 솔더볼(360) 사이에는 봉지재(150)가 잔류하기 때문에 템퍼에쳐 사이클 검사에서 봉지재(150)가 접합되는 물질의 열팽창계수 차이에 의한 열 적 스트레스를 적절히 잘 흡수할 수 있는 구조가 된다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
도 1은 본 발명의 바람직한 실시예에 의한 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지를 설명하기 위한 단면도이다.
도 2는 본 발명의 바람직한 실시예에 의한 하부 반도체 패키지에서 반도체 칩들을 적층하는 방법을 설명하기 위한 단면도이다.
도 3 내지 도 5는 본 발명의 바람직한 실시예에 의한 하부 반도체 패키지에서 최상부 반도체 칩의 형태를 보여주는 평면도들이다.
도 6은 본 발명의 바람직한 실시예에 의한 하부 반도체 패키지에서 최상부 반도체 칩에 형성된 구리 포스트의 형태를 설명하기 위한 평면도이다.
도 7은 본 발명의 바람직한 실시예에 의한 하부 반도체 패키지에서 최상부 반도체 칩에 형성된 구리 포스트의 변형된 형태를 설명하기 위한 평면도이다.
도 8은 도 2의 본 발명의 바람직한 실시예에 의한 하부 반도체 패키지에 몰딩 공정을 완료한 형태를 보여주는 단면도이다.
도 9는 도 8의 본 발명의 바람직한 실시예에 의한 하부 반도체 패키지에 식각 공정을 통하여 연결부를 형성한 단면도이다.
도 10 내지는 도 12는 이형 필름을 사용하여 본 발명의 바람직한 실시예에 의한 하부 반도체 패키지에 연결부를 형성한 단면도이다.
도 13은 본 발명의 바람직한 실시예에 의하여 연결부가 형성된 하부 반도체 패키지에 상부 반도체 패키지가 탑재된 형태를 보여주는 단면도이다.
도 14 내지 도 16은 본 발명의 바람직한 실시예에 따라 하부 반도체 패키지 의 연결부에 상부 반도체 패키지의 솔더볼이 연결되는 형태를 보여주는 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 하부 반도체 패키지, 110: 기판(substrate),
111: 본드 패드, 112: 본드 핑거(bond finger),
113: 패드 재배치 패턴의 연결단자, 114: 솔더볼 패드,
116: 반도체 칩, 118: 패드 재배치 패턴,
120: 구리 포스트, 122: 솔더,
130: 제1 와이어, 132: 제2 와이어,
134: 제3 와이어, 140: 수동소자,
150: 봉지재, 160: 솔더볼,
170: 이형 필름, 200: 연결부,
300: 상부 반도체 패키지, 310: 기판,
314: 솔더볼 패드, 360: 솔더볼,
1000: 패키지 온 패키지(POP).

Claims (20)

  1. 내부에 복수개의 반도체 칩이 적층된 하부 반도체 패키지;
    상기 하부 반도체 패키지 상부면의 봉지재 일부를 제거하여 마련되고 상기 봉지재보다 높이가 낮은 구리 포스트 형태의 연결부; 및
    상기 하부 반도체 패키지의 연결부에 솔더볼을 통해 팬-인(Fan-in) 구조로 연결되는 상부 반도체 패키지를 구비하는 것을 특징으로 하는 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지.
  2. 제1항에 있어서,
    상기 하부 반도체 패키지는,
    패키지 제조용 기판(substrate);
    상기 기판 위에 적층된 복수개의 반도체 칩;
    상기 적층된 최상부 반도체 칩 표면에 형성된 패드 재배치 패턴;
    상기 패드 재배치 패턴의 연결단자 위에 형성된 구리 포스트(Cu Post);
    상기 반도체 칩과 상기 기판을 연결하는 와이어;
    상기 기판 상부, 반도체 칩, 구리 포스트를 밀봉하는 봉지재; 및
    상기 기판 하부에 부착된 솔더볼을 구비하는 것을 특징으로 하는 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지.
  3. 제2항에 있어서,
    상기 적층된 복수개의 반도체 칩은,
    제1 및 제2 경사를 갖고 상기 기판 위에 적층된 것을 특징으로 하는 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지.
  4. 제2항에 있어서,
    상기 하부 반도체 패키지는,
    상기 기판의 다른 영역에 탑재되어 상기 기판과 와이어로 연결되는 수동소자를 더 포함하는 것을 특징으로 하는 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지.
  5. 제1항에 있어서,
    상기 연결부의 구리 포스트는,
    상기 구리 포스트의 측면 및 상부 표면에 솔더가 도금되거나, 상부 표면에만 솔더가 도금된 것을 특징으로 하는 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지.
  6. 제1항에 있어서,
    상기 연결부의 구리 포스트는,
    가운데 부분이 비어 있는 형태인 것을 특징으로 하는 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지.
  7. 제1항에 있어서,
    상기 봉지재의 일부가 제거된 형상은,
    상기 구리 포스트의 일부만이 외부로 드러나도록 제거된 것을 특징으로 하는 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지.
  8. 제1항에 있어서,
    상기 봉지재의 일부가 제거된 형상은,
    상기 구리 포스트 전체가 외부로 드러나도록 제거된 것을 특징으로 하는 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지.
  9. 제1항에 있어서,
    상기 상부 반도체 패키지의 솔더볼 일부는,
    상기 하부 반도체 패키지의 봉지재 높이 아래에서 상기 연결부의 구리 포스트와 연결되는 것을 특징으로 하는 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지.
  10. 제1항에 있어서,
    상기 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지는,
    상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이를 채우는 언더필(underfill)을 더 구비하는 것을 특징으로 하는 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지.
  11. 복수개의 반도체 칩이 적층된 구조이고 최상부 반도체 칩에 패드 재배치 패턴이 형성되고 상기 패드 재배치 패턴의 연결단자에는 구리 포스트가 형성된 하부 반도체 패키지를 준비하는 단계;
    상기 하부 반도체 패키지의 봉지재 일부를 제거하여 상기 구리 포스트를 노출시켜 연결부를 형성하는 단계; 및
    복수개의 반도체 칩이 적층된 상부 반도체 패키지의 솔더볼을 상기 하부 반도체 패키지 연결부의 구리 포스트에 팬-인(fan-in) 방식으로 접합시키는 단계를 구비하는 것을 특징으로 하는 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지의 제조방법.
  12. 제11항에 있어서,
    상기 하부 반도체 패키지는,
    반도체 패키지용 기판을 준비하는 단계;
    상기 기판 위에 복수개의 반도체 칩을 제1 및 제2 경사로 적층하는 단계;
    최상부에 패드 재배치 패턴과 구리 포스트가 형성된 반도체 칩을 적층하는 단계;
    상기 반도체 칩과 상기 기판을 와이어로 연결하는 단계;
    상기 기판 상부, 반도체 칩, 와이어를 봉지재로 밀봉하는 단계; 및
    상기 기판 하부에 솔더볼을 부착하는 단계를 구비하여 만들어진 것을 특징으로 하는 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지의 제조방법.
  13. 제11항에 있어서,
    상기 하부 반도체 패키지의 봉지재 일부를 제거하여 상기 구리 포스트를 노출시키는 방법은,
    상기 구리 포스트가 완전히 노출되도록 제거하는 것을 특징으로 하는 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지의 제조방법.
  14. 제11항에 있어서,
    상기 하부 반도체 패키지의 봉지재 일부를 제거하여 상기 구리 포스트를 노출시키는 방법은,
    상기 구리 포스트가 일부 노출되도록 제거하는 것을 특징으로 하는 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지의 제조방법.
  15. 제12항에 있어서,
    상기 최상부에 패드 재배치 패턴과 구리 포스트가 형성된 반도체 칩은,
    상기 구리 포스트 표면에 솔더가 도금된 것을 사용하는 것을 특징으로 하는 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지의 제조방법.
  16. 제15항에 있어서,
    상기 구리 포스트에 솔더가 도금된 형태는,
    상기 구리 포스트 측면과 상부면에 솔더가 동시에 도금된 형태이거나, 혹은 상기 구리 포스트 상부면에만 솔더를 도금된 형태인 것을 특징으로 하는 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지의 제조방법.
  17. 제11항에 있어서,
    상기 하부 반도체 패키지의 봉지재 일부를 제거하여 구리 포스트를 노출시키는 방법은,
    레이저 식각을 이용하여 상기 구리 포스트를 노출시키는 것을 특징으로 하는 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지의 제조방법.
  18. 제11항에 있어서,
    상기 하부 반도체 패키지의 봉지재 일부를 제거하여 구리 포스트를 노출시키는 방법은,
    마스크를 사용한 건식 혹은 습식 식각을 이용하여 상기 구리 포스트를 노출시키는 것을 특징으로 하는 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지의 제조방법.
  19. 제11항에 있어서,
    상기 하부 반도체 패키지의 봉지재 일부를 제거하여 구리 포스트를 노출시키는 방법은,
    구리 포스트 형성 후, 이형 필름을 구리 포스트에 부착하는 단계;
    이형 필름이 부착된 하부 반도체 패키지를 봉지재로 밀봉하는 단계; 및
    상기 봉지재의 밀봉이 완료된 후, 상기 이형 필름을 제거하는 단계를 통하여 상기 구리 포스트를 노출시키는 것을 특징으로 하는 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지의 제조방법.
  20. 제11항에 있어서,
    상기 상부 반도체 패키지의 솔더볼이 상기 구리 포스트에 접합되는 위치는, 상기 하부 반도체 패키지의 봉지재 높이보다 낮은 것을 특징으로 하는 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지.
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