KR20080048311A - 반도체 패키지 및 그 제조방법 - Google Patents

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KR20080048311A
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오민호
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Abstract

본 발명은 와이어 본딩을 사용함으로써 재배치 패턴 형성공정의 생략이 가능하고, 상대적으로 간단한 공정을 통하여 그 내부의 구성요소들이 서로 전기적으로 연결된 반도체 패키지를 개시한다. 반도체 패키지는, 제1면의 가장자리를 따라 복수의 콘택 패드(contact pad)가 마련되고 중앙에는 반도체 칩이 들어갈 수 있는 리세스 영역(recess region)을 포함하는 기판, 기판의 제1면에 있는 리세스 영역 내에 탑재되고 표면에는 본드 패드(bond pad)를 포함하는 반도체 칩, 본드 패드와 콘택 패드를 연결하는 복수의 와이어, 반도체 칩과 기판을 덮도록 형성되고, 콘택 패드를 노출하는 복수의 비아들을 포함하는 봉지층, 및 봉지층 상에 배열되고 비아들을 통해 상기 콘택패드와 연결된 복수의 솔더볼들을 포함한다.
반도체 패키지, BGA, WLCSP, 와이어 본딩, 비아

Description

반도체 패키지 및 그 제조방법{Semiconductor package and method of manufacturing the same}
도 1은 종래 기술에 의한 BGA(Ball Grid Array) 패키지를 설명하기 위한 단면도이다.
도 2는 종래 기술에 의한 WLCSP(Wafer Level Chip Scale Package)를 설명하기 위한　 단면도이다.
도 3은 본 발명의 일 실시예에 의한 반도체 패키지를 설명하기 위한 단면도이다.
도 4a 내지 도 4g는 도 3의 반도체 패키지를 제조하는 공정들을 설명하기 위한 단면도이다.
도 5는 본 발명의 다른 실시예에 의한 반도체 패키지를 설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200: 반도체 패키지 102, 202: 기판
104, 204: 리세스 영역 106, 206: 콘택 패드
110, 210: 접착수단 120, 220: 반도체 칩
122, 222: 본드 패드 124, 224: 와이어
130, 230: 봉지층 132, 232: 비아
140, 240: 배선패턴 150, 250: 절연층
155, 255: 솔더볼 패드 160, 260: 솔더볼
208: 방열판
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는, 기판의 리세스 영역 내에 반도체 칩을 포함하는 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 패키지를 만드는 패키징 공정(packaging process)은 반도체 칩에 외부연결단자를 연결해주고, 외부의 충격으로부터 반도체 칩이 보호될 수 있도록 반도체 칩을 밀봉해주는 일련의 공정을 말한다.　
최근 전자산업이 발전함에 따라 반도체 패키지는 소형화, 경량화, 제조비용의 절감에 목표를 두고 다양한 방향으로 발전해가고 있다. 또한 그 응용분야가 디지털 화상기기, MP3 플레이어, 모바일 폰(mobile phone), 대용량 저장수단 등으로 확장됨에 따라 다양한 종류의 반도체 패키지가 등장하고 있다.　 이러한 반도체 패키지 중에서 BGA(Ball Grid Array) 패키지 및 WLCSP(Wafer Level Chip Scale Package)는 가장 일반화 된 반도체 패키지중 하나이다.
도 1은 종래 기술에 의한 BGA(Ball Grid Array) 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 본드 핑거(bond finger)(26)와 솔더볼 패드(36)와 같은 인쇄회로패턴이 형성된 인쇄회로기판(22)에 반도체 칩(24)을 탑재한다.　 그 후 상기 인쇄회로기판(22)에 있는 본드 핑거(26)와 반도체 칩(24)에 있는 본드 패드(28)를 와이어(30)로 연결한다.　 계속해서 상기 반도체 칩(32) 및 와이어(30)를 보호하기 위해 봉지수지(32)를 통한 몰딩 공정(molding process)을 진행한다. 마지막으로 상기 인쇄회로기판(22) 하부에 있는 솔더볼 패드(36)에 솔더볼(34)을 부착하여 전형적인 BGA 패키지(20)를 만든다.
그러나, 상기 BGA 패키지(20)는 몰딩 공정을 반드시 진행해야 하는 번거로움이 있고, 휨 결함(warpage defect)의 발생 때문에 반도체 패키지의 두께를 얇게 만드는데 한계가 있다.　 또한 동일 구조의 BGA 패키지를 상하로 쌓아서 적층형 반도체 패키지를 만들 수 없는 단점이 있다.
도 2는 종래 기술에 의한 WLCSP(Wafer Level Chip Scale Package)를 설명하기 위한 단면도이다.
도 2를 참조하면, 일반적인 WLCSP(40)는 웨이퍼 제조공정에서 표면에 본드 패드(44)와 패시베이션층(passivation layer, 46)층이 형성된 반도체 칩(42) 위에 제1 절연막(48)과 금속재질의 본드 패드 재배치 패턴(50)을 적층한다.　 그 후 제2 절연막(52)을 상기 본드 패드 재배치 패턴(50)이 형성된 반도체 기판 표면에 적층한 후, 포토리소그라피 공정을 진행하여 솔더볼 패드를 노출시킨 후, 솔더볼(54)을 부착시킨 반도체 패키지이다.
이러한 WLCSP(40) 역시 휨 결함의 발생 때문에 반도체 패키지의 두께를 얇게 만드는데 한계가 있으며, 동일 구조의 반도체 패키지를 상하로 쌓아서 적층형 반도체 패키지를 만들 수 없는 단점이 있다.　 또한, 반도체 칩(42)이 외부로 노출되기 때문에 반도체 패키지를 취급하는 과정에서 반도체 칩(42)에 크랙이 발생할 위험이 높다.
현재의 반도체 공정의 가장 어려운 점은 반도체 칩의 제조공정이 고집적화 됨에 따라 반도체 칩 크기는 점차 줄어(shrink)들고 있으나, 솔더볼 사이의 간격은 세계반도체표준협회(JEDEC)의 국제표준이 정하는 바에 의하여 줄어들지 않는다는 것이다.　 이에 따라 반도체 칩의 크기가 줄어드는 경우, 일부의 솔더볼(54)을 반도체 칩 내에 부착되지 못하는 문제가 발생할 수 있다.　 또한, 재배치 패턴을 형성하여 반도체 칩을 솔더볼과 전기적으로 연결하는 경우, 공정의 증가로 인한 비용증가의 단점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 상대적으로 간단한 공정을 통하여 그 내부의 구성요소들이 서로 전기적으로 연결된 반도체 패키지를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 패키지를 제조할 수 있는 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 패키지는, 제1면의 가장자리를 따라 복수의 콘택 패드(contact pad)가 마련되고 중앙에는 반도체 칩이 들어갈 수 있는 리세스 영역(recess region)을 포함하는 기판, 상기 기판의 제1면에 있는 리세스 영역 내에 탑재되고 표면에는 본드 패드(bond pad)를 포함하는 반도체 칩, 상기 본드 패드와 상기 콘택 패드를 연결하는 복수의 와이어, 상기 반도체 칩과 상기 기판을 덮도록 형성되고, 상기 콘택 패드를 노출하는 복수의 비아들을 포함하는 봉지층, 및 상기 봉지층 상에 배열되고, 상기 비아들을 통해 상기 콘택패드와 연결된 복수의 솔더볼들을 포함한다.
상기 반도체 패키지는 상기 봉지층의 상면의 일부와 상기 복수의 비아들의 내벽에 형성되어 상기 콘택 패드와 전기적으로 연결된 배선패턴을 더 포함할 수 있다. 또한, 상기 반도체 패키지는 상기 봉지층과 상기 배선패턴을 덮도록 형성되고, 상기 배선패턴과 연결되는 복수의 솔더볼 패드를 포함하는 절연층을 더 포함할 수 있다.
상기 본드 패드, 상기 콘택 패드 및 상기 솔더볼 패드의 갯수는 모두 동일할 수 있다.
상기 기판의 리세스 영역은 그 표면에 상기 반도체 칩이 부착될 수 있는 접착수단을 더 구비하며, 상기 접착수단은 접착 테이프 또는 열전달물질(thermal interface material, TIM)일 수 있다. 상기 기판은 상기 제1면과 대응하는 제2면에 상기 열전달물질과 인접하여 형성된 방열판(heat spreader)을 더 구비할 수 있다.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 패키지 제조방법은, 리세스 영역과 콘택 패드를 포함하는 기판을 준비하는 단계, 상기 리세스 영역에 본드 패드를 포함하는 반도체 칩을 탑재하는 단계, 상기 본드 패드 와 상기 콘택 패드를 와이어를 이용하여 연결하는 단계, 상기 반도체 칩과 기판 상을 덮는 봉지층을 형성하는 단계, 상기 봉지층을 관통하여 상기 콘택 패드를 노출하는 복수의 비아들을 형성하는 단계, 및 상기 비아들을 통해 상기 콘택패드와 연결되도록 봉지층 상에 복수의 솔더볼을 부착하는 단계를 포함한다.
상기 반도체 패키지 제조방법은 상기 봉지층의 상면의 일부와 상기 복수의 비아들의 내벽에 상기 콘택 패드에 연결되는 배선패턴을 형성하는 단계를 더 포함할 수 있다. 또한, 상기 반도체 패키지 제조방법은 상기 봉지층과 배선패턴을 덮는 절연층 및 상기 절연층에 배선패턴과 연결되는 복수의 솔더볼 패드를 형성하는 단계를 더 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 3은 본 발명의 일 실시예에 의한 반도체 패키지(100)를 설명하기 위한 단면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(100)는, 단층 기판(102)을 기본 프레임(base frame)으로 사용한다. 기판(102)은 실리콘 기판, 유리기판 또는 인쇄회로기판일 수 있다. 또한, 기판(102)은 FR4 및 BT레진(resin)으로 이루어진 절연물질 중에서 선택된 하나를 사용한 인쇄회로기판일 수 있다. 기판(102)의 제1면에는 반도체 칩(120)이 탑재되는 리세스 영역(recess region; 104)이 마련되어 있다. 또한, 기판(102)의 가장자리를 따라 콘택 패드(contact pad, 106)가 형성되어 있다. 리세스 영역(104)의 바닥에는 접착테이프와 같은 접착수단(110)이 부착되어 반도체 칩(120)이 접착될 수 있다. 반도체 칩(120)이 탑재되는 방향은 반도체 칩(120)에서 본드 패드(122)가 형성된 면에 대향하는 면이 리세스 영역(104)의 바닥과 마주하도록 탑재되는 것이 바람직하다.
반도체 칩(120)은 표면에 복수의 본드 패드(122)를 포함한다. 본드 패드(122)는 도시된 바와 같이 반도체 칩(120)의 가장자리에 형성될 수 있으나, 이에 반드시 한정되는 것은 아니다. 다시 말하면, 반도체 칩(120)은 중앙부에 형성된 본드 패드(122)를 포함할 수 있고, 또한 본드 패드(122)와 연결되는 본드 핑거(bond finger)를 그 가장자리에 더 포함할 수 있다.
또한, 반도체 패키지(100)는, 반도체 칩(120)의 본드 패드(122)와 기판(102)의 콘택 패드(106)를 연결하는 와이어(124)를 포함한다. 와이어(124)는 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu) 또는 이들의 합금을 포함할 수 있다.
반도체 칩(120)과 기판(102)의 상부는 봉지층(130)에 의하여 덮인다. 또한, 반도체 칩(120)과 기판(102) 사이의 간극 및 와이어(124)도 봉지층(130)에 의 하여 각각 충진 및 밀봉된다. 봉지층(130)은 엔캡슐런트(encapsulant)로 형성될 수 있다. 또한, 도시되지는 않았으나, 반도체 칩(120) 및 기판(102)의 상면과 봉지층(130)의 하면 사이에 패시베이션층(passivation layer)이 더 형성될 수 있다.
또한, 반도체 패키지(100)는 봉지층(130)을 관통하여 기판 상의 콘택 패드(106)를 노출하는 비아들(132)을 포함한다. 봉지층의 상면의 일부와 비아들(132)의 내벽에는 배선패턴(140)이 형성된다. 도시된 배선패턴(140)은 예시적이며, 예를 들어 배선패턴(140)은 비아들(132)을 충진하도록 형성될 수도 있다. 배선패턴(140)은 콘택 패드(106)와 전기적으로 연결된다. 배선패턴(140)은 금속, 예를 들어 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu) 또는 이들의 합금을 포함할 수 있다.
반도체 패키지(100)는 봉지층(130)과 상기 배선패턴(140)을 덮도록 형성되고, 배선패턴(140)과 연결되는 복수의 솔더볼 패드(155)를 포함하는 절연층(150) 및 솔더볼 패드(155)에 부착된 복수의 솔더볼들(160)을 포함한다. 반도체 칩(120) 상의 본드 패드(122), 기판(102) 상의 콘택 패드(106) 및 절연층(150)에 형성된 솔더볼 패드(155)의 갯수는 모두 동일할 수 있다.
참고로 WLCSP에서 솔더볼이 반도체 칩에 바로 붙어 있는 구조를 팬 인(Fan-in) 구조라 하고, 일부 솔더볼이 반도체 칩 외곽에 있는 기판에 부착된 경우를 팬 아웃(Fan-out) 구조라 한다. 도 3의 반도체 패키지(100)는 솔더볼(160)의 일부가 반도체 칩(120) 외곽에 부착되어 있으므로 팬 아웃 구조를 갖는다. 이에 따라, 반도체 칩의 크기가 줄어들더라도 상기 팬 아웃 구조를 통하여 솔더볼을 부착할 수 있는 장점을 가진다. 또한, 본 발명의 실시예에 의한 반도체 패키지(100)는 기판(102) 내에 반도체 칩(120)을 탑재한 후에, 반도체 칩(120)과 솔더볼(160)을 와이어 본딩, 비아 형성, 및 배선 패턴 형성을 통하여 전기적으로 연결한다. 따라서, 종래의 상대적으로 복잡한 재배치 패턴공정을 수행하지 않는 장점을 갖는다.
도 4a 내지 도 4g는 도 3의 반도체 패키지를 제조하는 공정들을 설명하기 위한 단면도이다.
도 4a를 참조하면, 리세스 영역(104)과 복수의 콘택 패드(106)를 포함하는 기판(102)을 준비한다. 기판(102)은 실리콘 기판, 유리기판 또는 인쇄회로기판일 수 있다. 콘택 패드(106)는 금속, 예를 들어 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu) 또는 이들의 합금을 포함할 수 있다.
도 4b를 참조하면, 리세스 영역(104)에 반도체 칩(120)을 탑재한다. 반도체 칩은 복수의 본드 패드(122)를 포함한다. 본드 패드(122)는 금속, 예를 들어 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu) 또는 이들의 합금을 포함할 수 있다. 리세스 영역(104)은 그 표면에 반도체 칩(120)이 부착될 수 있는 접착수단(110), 예를 들어 접착 테이프를 더 구비한다.
도 4c를 참조하면, 와이어(124)를 이용하여 본드 패드(122)와 콘택 패드(106)를 연결한다. 본드 패드(122)의 수와 콘택 패드(106)의 수는 동일할 수 있으며, 와이어(124)는 본드 패드(122)와 콘택 패드(106)를 일대일로 대응하도록 연결할 수 있다. 와이어(124)는 금속, 예를 들어 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu) 또는 이들의 합금을 포함할 수 있다. 와이어(124)를 연결하는 방법은 본 기술분야의 당업자에 공지되어 있으므로, 이에 대한 설명은 생략하기로 한다.
도 4d를 참조하면, 반도체 칩(120)과 기판(102) 상을 덮는 봉지층(130)을 형성한다. 또한, 반도체 칩(120)과 기판(102) 사이의 간극(104a) 및 와이어(124)도 봉지층(130)에 의하여 각각 충진 및 밀봉된다. 봉지층(130)은 엔캡슐런트로 형성될 수 있다.
도 4e를 참조하면, 상기 봉지층(130)을 관통하여 기판 상의 콘택 패드(106)의 일부 영역을 노출하도록 복수의 비아들(132)을 형성한다. 비아(132)의 형성방법은 본 기술분야의 당업자에 공지되어 있으므로, 이에 대한 설명은 생략하기로 한다.
도 4f를 참조하면, 봉지층(130)의 상면의 일부와 복수의 비아(132)들의 내벽에 배선패턴(140)을 형성한다. 도시된 배선패턴(140)은 예시적이며, 예를 들어 배선패턴(140)은 비아들(132)을 충진하도록 형성될 수도 있다. 배선패턴(140)은 기판 상의 콘택 패드(106)와 전기적으로 연결된다. 배선패턴(140)은 통상적인 패턴형성방법에 의하여 형성될 수 있으며, 이에 대한 설명은 생략하기로 한다.
도 4g를 참조하면, 봉지층(130)과 배선패턴(142)을 덮는 절연층(150)을 형성한다. 절연층(150)에 배선패턴(142)과 연결되는 복수의 솔더볼 패드(155)를 형성한다. 솔더볼 패드(155)의 갯수는 본드 패드(122), 및 콘택 패드(106)의 갯수와 동일할 수 있다. 이어서, 솔더볼 패드(155) 각각에 솔더볼(150)을 부착하여, 반도체 패키지(100)를 완성한다.
도 5는 본 발명의 다른 실시예에 의한 반도체 패키지(200)를 설명하기 위한 단면도이다.
도 5를 참조하면, 반도체 패키지(200)는 제1면의 가장자리를 따라 복수의 콘택 패드(206)가 마련되고 제1면에는 반도체 칩(220)이 탑재되는 리세스 영역(204)을 포함하는 기판(202)을 포함한다. 반도체 패키지(200)는 기판(202)의 리세스 영역(204)내에 탑재되고 표면에는 본드 패드(222)를 포함하는 반도체 칩(220) 및 본드 패드(222)와 상기 콘택 패드(206)를 연결하는 복수의 와이어(224)를 포함한다. 또한, 반도체 패키지(200)는 반도체 칩(220)과 기판(202)을 덮도록 형성되고 콘택 패드(206)를 노출하는 복수의 비아들(232)을 포함하는 봉지층(230) 및 상기 봉지층 상에 배열되고, 상기 비아들을 통해 상기 콘택패드와 연결된 복수의 솔더볼들(260)을 포함한다. 또한, 반도체 패키지(200)는 봉지층(230)의 상면의 일부와 복수의 비아들(232)의 내벽에 형성되어 콘택 패드(206)와 전기적으로 연결되는 배선패턴(240)은. 봉지층(230)과 배선패턴(240)을 덮는 절연층(250), 및 절연층(250) 내에 배선패턴(240)과 연결되는 복수의 솔더볼 패드(255)를 더 포함할 수 있다.
본 실시예의 특징적인 부분은, 도 3의 실시예와는 달리 접착수단(210)으로서 접착테이프 대신에 접착성을 갖는 열전달물질(Thermal Interface Material, TIM)을 포함하는 것이다.　 이 경우 기판(202)은 콘택 패드(206)가 형성된 제1면의 반대면인 제2면에 열전달 특성이 우수한 물질, 예를 들어 구리 및 알루미늄과 같은 금속을 포함하는 물질로 형성된 방열판(208)을 추가로 포함할 수 있다.　 따라서 반도체 칩(220)이 고속으로 동작할 때, 많은 열을 발생하더라도 반도체 칩(220) 바닥 면에서 열전달물질을 포함하는 접착수단(210)으로, 다시 접착수단(210)에서 방열판(208)으로 연결되는 열전달 경로를 확보하여 외부로 열방출이 용이하다. 도 5의 실시예에 의한 반도체 패키지(200)의 제조방법은 전반적인 패키징 공정은 상술한 도 3의 실시예와 유사하기 때문에 중복을 피하여 설명을 생략한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명의 반도체 패키지는 반도체 칩과 솔더볼을 와이어 본딩과 비아형성을 통하여 전기적으로 연결한다. 이에 따라, 특히 WLCSP(Wafer Level Chip Scale Package)에 있어서, 반도체 칩의 크기가 줄어드는 경우의 솔더볼 갯수의 제한을 극복할 수 있다. 또한, 몰딩 공정이나 재배선 패턴 형성과 같은 상대적으로 복잡한 공정을 수행하지 않아도 되므로 공정비용과 불량률을 줄일 수 있다.

Claims (11)

  1. 제1면의 가장자리를 따라 복수의 콘택 패드(contact pad)가 마련되고 중앙에는 반도체 칩이 들어갈 수 있는 리세스 영역(recess region)을 포함하는 기판;
    상기 기판의 제1면에 있는 리세스 영역 내에 탑재되고 표면에는 본드 패드(bond pad)를 포함하는 반도체 칩;
    상기 본드 패드와 상기 콘택 패드를 연결하는 와이어;
    상기 반도체 칩과 상기 기판을 덮도록 형성되고, 상기 콘택 패드를 노출하는 복수의 비아들을 포함하는 봉지층; 및
    상기 봉지층 상에 배열되고, 상기 비아들을 통해 상기 콘택패드와 연결된 복수의 솔더볼들을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서, 상기 봉지층의 상면의 일부와 상기 복수의 비아들의 내벽에 형성되어 상기 콘택 패드와 전기적으로 연결된 배선패턴을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서, 상기 봉지층과 상기 배선패턴을 덮도록 형성되고, 상기 배선패턴과 연결되는 복수의 솔더볼 패드를 포함하는 절연층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서, 상기 본드 패드, 상기 콘택 패드 및 상기 솔더볼 패드의 갯수는 모두 동일한 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서, 상기 리세스 영역은 그 표면에 상기 반도체 칩이 부착될 수 있는 접착수단을 더 구비하는 것을 특징으로 하는 반도체 패키지.
  6. 제5항에 있어서, 상기 접착수단은 접착 테이프인 것을 특징으로 하는 반도체 패키지.
  7. 제5항에 있어서, 상기 접착수단은 열전달물질(thermal interface material, TIM)인 것을 특징으로 하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 기판은 상기 제1면과 대응하는 제2면에 상기 열전달물질과 인접하여 형성된 방열판(heat spreader)을 더 구비하는 것을 특징으로 하는 반도체 패키지.
  9. 리세스 영역과 콘택 패드를 포함하는 기판을 준비하는 단계;
    상기 리세스 영역에 본드 패드를 포함하는 반도체 칩을 탑재하는 단계;
    상기 본드 패드와 상기 콘택 패드를 와이어를 이용하여 연결하는 단계;
    상기 반도체 칩과 기판 상을 덮는 봉지층을 형성하는 단계;
    상기 봉지층을 관통하여 상기 콘택 패드를 노출하는 복수의 비아들을 형성하는 단계;
    상기 비아들을 통해 상기 콘택패드와 연결되도록 봉지층 상에 복수의 솔더볼을 부착하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  10. 제9항에 있어서, 상기 봉지층의 상면의 일부와 상기 복수의 비아들의 내벽에 상기 콘택 패드에 연결되는 배선패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  11. 제9항에 있어서, 상기 봉지층과 배선패턴을 덮는 절연층 및 상기 절연층에 배선패턴과 연결되는 복수의 솔더볼 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
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