KR102296746B1 - 적층형 반도체 패키지 - Google Patents

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Abstract

적층형 반도체 패키지는 제1 패키지 기판 및 상기 제1 패키지 기판 상에 실장되며 일측부를 따라 배열된 제1 칩 패드들을 갖는 제1 반도체 칩을 포함하는 제1 반도체 패키지, 및 상기 제1 반도체 패키지 상에 배치되며, 제2 패키지 기판 및 상기 제2 패키지 기판 상에 실장되고 상기 제2 패키지 기판의 제1 측부의 연장 방향을 따라 나란히 배열되며 일측부를 따라 배열된 제2 칩 패드들을 각각 갖는 제1 서브 반도체 칩과 제2 서브 반도체 칩을 포함하는 제2 반도체 패키지를 포함하고, 상기 제2 패키지 기판은 상기 제2 칩 패드들과 전기적으로 연결되며 상기 제2 칩 패드들과 인접하도록 상기 제1 측부를 따라 배열된 제2 접속 패드들을 가지고, 상기 제1 패키지 기판은 상기 제1 칩 패드들과 전기적으로 연결되며 상기 제2 접속 패드와 대응하도록 상기 제1 패키지 기판의 제1 측부를 따라 배열된 제1 접속 패드들을 갖는다.

Description

적층형 반도체 패키지{STACK SEMICONDUCTOR PACKAGE}
본 발명은 적층형 반도체 패키지에 관한 것으로, 보다 상세하게는, 패키지 상에 패키지가 적층되는 POP(Package On Package) 타입의 적층형 반도체 패키지에 관한 것이다.
모바일 제품과 같은 전자 부품의 고기능화, 고속화 및 소형화로 인해 현재 반도체 실장 기술은 하나의 반도체 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다. 이중에 특히 패키지 위에 패키지를 적층하는 패키지 온 패키지(Package on package, PoP) 장치에서는 하나의 패키지 안에 복수개의 반도체 칩들을 배열하기도 한다.
특히 패키지 온 패키지 장치에서는 제한된 영역 내에서 로직 칩과 메모리 칩 사이의 인터페이스를 위한 배선 연결이 필요하다. 따라서, 배선 자유도(routability)를 향상시켜 배선 연결 및 특성에 최적화된 칩 적층 구조가 요구되고 있다.
본 발명의 일 과제는 배선 자유도 및 인터페이스 특성을 향상시킬 수 있는 적층형 반도체 패키지를 제공하는 데 있다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상기 본 발명의 일 과제를 달성하기 위해 예시적인 실시예들에 따른 적층형 반도체 패키지는 제1 패키지 기판 및 상기 제1 패키지 기판 상에 실장되며 일측부를 따라 배열된 제1 칩 패드들을 갖는 제1 반도체 칩을 포함하는 제1 반도체 패키지, 및 상기 제1 반도체 패키지 상에 배치되며, 제2 패키지 기판 및 상기 제2 패키지 기판 상에 실장되고 상기 제2 패키지 기판의 제1 측부의 연장 방향을 따라 나란히 배열되며 일측부를 따라 배열된 제2 칩 패드들을 각각 갖는 제1 서브 반도체 칩과 제2 서브 반도체 칩을 포함하는 제2 반도체 패키지를 포함하고, 상기 제2 패키지 기판은 상기 제2 칩 패드들과 전기적으로 연결되며 상기 제2 칩 패드들과 인접하도록 상기 제1 측부를 따라 배열된 제2 접속 패드들을 가지고, 상기 제1 패키지 기판은 상기 제1 칩 패드들과 전기적으로 연결되며 상기 제2 접속 패드와 대응하도록 상기 제1 패키지 기판의 제1 측부를 따라 배열된 제1 접속 패드들을 갖는다.
예시적인 실시예들에 있어서, 상기 제1 서브 반도체 칩과 상기 제2 서브 반도체 칩은 서로 전기적으로 연결되어 하나의 메모리 칩을 구성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체 칩은 로직 칩일 수 있다.
예시적인 실시예들에 있어서, 상기 제2 패키지 기판은 상기 제1 서브 반도체 칩의 제2 칩 패드와 상기 제2 서브 반도체 칩의 제2 칩 패드를 서로 전기적으로 연결시키는 적어도 하나의 연결 배선을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 서브 반도체 칩 및 상기 제2 서브 반도체 칩의 상기 제2 칩 패드들은 데이터 메모리 패드 및 커맨드/어드레스 메모리 패드를 포함하고, 상기 제1 반도체 칩의 상기 제1 칩 패드들은 데이터 로직 패드 및 커맨드/어드레스 로직 패드를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 패키지 기판의 상기 제1 접속 패드들은 상기 데이터 로직 패드에 전기적으로 연결된 제1 데이터 접속 패드 및 상기 커맨드/어드레스 로직 패드에 전기적으로 연결된 제1 커맨드/어드레스 접속 패드를 포함하고, 상기 제2 패키지 기판의 상기 제2 접속 패드들은 상기 데이터 메모리 패드와 전기적으로 연결된 제2 데이터 접속 패드 및 상기 커맨드/어드레스 메모리 패드와 전기적으로 연결된 제2 커맨드/어드레스 접속 패드를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 접속 패드들은 상기 제1 패키지 기판의 상부면 상에 배치되고, 상기 제2 접속 패드들은 상기 제1 패키지 기판의 상부면과 대향하는 상기 제2 패키지 기판의 하부면 상에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 적층형 반도체 패키지는 상기 제1 패키지 기판의 상기 제1 접속 패드 및 상기 제2 패키지 기판들의 상기 제2 접속 패드 사이에 배치되어 상기 제1 반도체 칩 및 상기 제1 및 제2 서브 반도체 칩들을 전기적으로 연결시키는 도전성 연결 부재를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 도전성 연결 부재는 솔더 볼을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체 칩은 상기 제1 패키지 기판 상에 플립 칩 본딩 방식으로 실장될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 서브 반도체 칩 및 상기 제2 서브 반도체 칩은 상기 제2 패키지 기판 상에 와이어 본딩 방식으로 실장될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체 칩은 일측부를 따라 배열된 제3 칩 패드들을 가지고, 상기 제2 반도체 패키지는 상기 제2 패키지 기판 상에 실장되고 상기 제2 패키지 기판의 상기 제1 측부와 반대하는 제2 측부를 따라 나란히 배열되며 일측부를 따라 배열된 제4 칩 패드들을 각각 갖는 제3 서브 반도체 칩과 제4 서브 반도체 칩을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 패키지 기판은 상기 제4 칩 패드들과 전기적으로 연결되며 상기 제4 칩 패드들과 인접하도록 상기 제2 측부를 따라 배열된 제4 접속 패드들을 가지고, 상기 제1 패키지 기판은 상기 제3 칩 패드들과 전기적으로 연결되며 상기 제4 접속 패드와 대응하도록 상기 제1 패키지 기판의 상기 제1 측부와 반대하는 제2 측부를 따라 배열된 제3 접속 패드들을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제3 서브 반도체 칩과 상기 제4 서브 반도체 칩은 서로 전기적으로 연결되어 하나의 메모리 칩을 구성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 패키지 기판은 상기 제3 서브 반도체 칩의 제4 칩 패드와 상기 제2 서브 반도체 칩의 제4 칩 패드를 서로 전기적으로 연결시키는 적어도 하나의 연결 배선을 포함할 수 있다.
상기 본 발명의 일 과제를 달성하기 위해 예시적인 실시예들에 따른 적층형 반도체 패키지는 제1 패키지 기판 및 상기 제1 패키지 기판 상에 실장된 로직(logic) 칩을 포함하는 제1 반도체 패키지, 및 상기 제1 반도체 패키지 상에 배치되며 제2 패키지 기판 및 상기 제2 패키지 기판 상에 실장되고 상기 제2 패키지 기판의 제1 측부의 연장 방향을 따라 나란히 배열되며 일측부를 따라 배열된 제1 서브 메모리 칩과 제2 서브 메모리 칩을 포함하는 제2 반도체 패키지를 포함한다. 상기 로직 칩은 상기 제1 패키지 기판의 제1 측부에 인접하도록 일측부를 따라 배열된 제1 칩 패드들을 가지고, 상기 제1 패키지 기판은 상기 제1 칩 패드들과 전기적으로 연결되며 상기 제1 패키지 기판의 상기 제1 측부를 따라 배열된 제1 접속 패드들 갖는다.
예시적인 실시예들에 있어서, 상기 제1 서브 메모리 칩과 상기 제2 서브 메모리 칩은 서로 전기적으로 연결되어 하나의 메모리 칩을 구성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 패키지 기판은 상기 제1 서브 반도체 칩의 제2 칩 패드와 상기 제2 서브 반도체 칩의 제2 칩 패드를 서로 전기적으로 연결시키는 적어도 하나의 연결 배선을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 패키지 기판은 상기 제2 칩 패드들과 전기적으로 연결되며 상기 제1 접속 패드 각각과 대응하도록 상기 제2 패키지 기판의 제1 측부를 따라 배열된 제2 접속 패드들을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 서브 반도체 칩 및 상기 제2 서브 반도체 칩의 상기 제2 칩 패드들은 데이터 메모리 패드 및 커맨드/어드레스 메모리 패드를 포함하고, 상기 제1 반도체 칩의 상기 제1 칩 패드들은 데이터 로직 패드 및 커맨드/어드레스 로직 패드를 포함할 수 있다.
이와 같이 구성된 발명에 따른 적층형 반도체 패키지에 있어서, 상부 패키지 기판과 솔더 볼들을 매개로 하여 접속되는 제1 접속 패드들은 로직 칩과 접속되며 인터페이스부를 구성하는 하부 패키지 기판의 펌프 패드들과 인접하도록 상기 패키지 기판의 일측부를 따라 배열될 수 있다.
따라서, 상기 인터페이스부 및 상기 제1 접속 패드들 사이의 연결 배선 경로들을 짧고 단순화함으로써 배선 연결들이 서로 꼬이는 현상을 방지할 수 있다. 또한, 상기 로직 칩과 상기 메모리 칩 사이의 연결 경로를 최소화함으로써, 고속 동작을 구현할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 적층형 반도체 패키지를 나타내는 사시도이다.
도 2 및 도 3은 도 1의 적층형 반도체 패키지의 분해 사시도들이다.
도 4는 도 1의 적층형 반도체 패키지를 나타내는 단면도이다.
도 5는 도 1의 제1 반도체 패키지의 제1 패키지 기판을 나타내는 평면도이다.
도 6은 도 5의 제1 패키지 기판 상에 실장되는 제1 반도체 칩을 나타내는 저면도이다.
도 7은 도 1의 제2 반도체 패키지의 제2 패키지 기판을 나타내는 평면도이다.
도 8은 도 7의 제2 패키지 기판의 저면도이다.
도 9는 도 7의 제2 패키지 기판 상에 실장된 제2 반도체 칩을 나타내는 평면도이다.
도 10은 예시적인 실시예들에 따른 적층형 반도체 패키지를 나타내는 사시도이다.
도 11 및 도 12는 도 10의 적층형 반도체 패키지의 분해 사시도들이다.
도 13은 도 10의 제1 반도체 패키지의 제1 패키지 기판을 나타내는 평면도이다.
도 14는 도 13의 제1 패키지 기판 상에 실장되는 제1 반도체 칩을 나타내는 저면도이다.
도 15는 도 10의 제2 반도체 패키지의 제2 패키지 기판을 나타내는 평면도이다.
도 16은 도 15의 제2 패키지 기판의 저면도이다.
도 17은 예시적인 실시예들에 따른 적층형 반도체 패키지를 나타내는 사시도이다.
도 18 및 도 19는 도 17의 적층형 반도체 패키지의 분해 사시도들이다.
도 20은 도 17의 적층형 반도체 패키지를 나타내는 단면도이다.
도 21은 도 17의 제1 반도체 패키지의 제1 패키지 기판을 나타내는 평면도이다.
도 22는 도 21의 제1 패키지 기판 상에 실장되는 제1 반도체 칩을 나타내는 저면도이다.
도 23은 도 17의 제2 반도체 패키지의 제2 패키지 기판을 나타내는 평면도이다.
도 24는 도 23의 제2 패키지 기판의 저면도이다.
도 25는 예시적인 실시예들에 따른 적층형 반도체 패키지를 포함하는 메모리 카드를 나타내는 블럭도이다.
도 26은 예시적인 실시예들에 따른 적층형 반도체 패키지를 포함하는 전자 시스템을 나타내는 블럭도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 예시적인 실시예들에 따른 적층형 반도체 패키지를 나타내는 사시도이다. 도 2 및 도 3은 도 1의 적층형 반도체 패키지의 분해 사시도들이다. 도 4는 도 1의 적층형 반도체 패키지를 나타내는 단면도이다. 도 5는 도 1의 제1 반도체 패키지의 제1 패키지 기판을 나타내는 평면도이다. 도 6은 도 5의 제1 패키지 기판 상에 실장되는 제1 반도체 칩을 나타내는 저면도이다. 도 7은 도 1의 제2 반도체 패키지의 제2 패키지 기판을 나타내는 평면도이다. 도 8은 도 7의 제2 패키지 기판의 저면도이다. 도 9는 도 7의 제2 패키지 기판 상에 실장된 제2 반도체 칩을 나타내는 평면도이다.
도 1 내지 도 9를 참조하면, 적층형 반도체 패키지(10)는 제1 반도체 패키지(100) 및 제1 반도체 패키지(100) 상에 적층된 제2 반도체 패키지(200)를 포함할 수 있다. 적층형 반도체 패키지(10)는 하부 반도체 패키지(100) 및 상부 반도체 패키지(200)를 갖는 패키지 온 패키지(Package On Package, POP) 타입의 반도체 적층 패키지 장치일 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 패키지(100)는 제1 패키지 기판(110) 및 제1 패키지 기판(110) 상에 실장된 제1 반도체 칩(150)을 포함할 수 있다. 제1 반도체 칩(150)은 제1 패키지 기판(110)의 상부면(112) 상에 적층될 수 있다. 제1 패키지 기판(110)의 상부면(112)은 칩 실장 영역(S)을 가질 수 있다. 제1 반도체 칩(150)은 칩 실장 영역(S) 내에 배치될 수 있다.
제1 반도체 칩(150)의 활성면(152)이 제1 패키지 기판(110)의 상부면(112)을 향하도록 제1 반도체 칩(150)은 제1 패키지 기판(110) 상에 실장될 수 있다. 예를 들면, 제1 반도체 칩(150)은 플립 칩 방식에 의해 제1 패키지 기판(110) 상에 실장될 수 있다. 제1 반도체 칩(150)은 솔더 범프들(170)들을 매개로하여 제1 패키지 기판(110)과 전기적으로 연결될 수 있다. 언더필 부재(180)는 제1 반도체 칩(150)의 활성면(152)과 제1 패키지 기판(110)의 상부면(112) 사이에 언더필될 수 있다. 이와 다르게, 제1 반도체 칩(150)은 본딩 와이어나 솔더 볼 등의 다양한 신호 전달 부재를 이용하여 제1 패키지 기판(110)에 전기적으로 연결될 수 있다.
제1 반도체 칩(150)은 활성면(152) 상에 복수 개의 제1 칩 패드들(160)을 가질 수 있다. 복수 개의 제1 칩 패드들(160)은 제1 반도체 칩(150)의 활성면(152) 상에서 제1 측부(L1)를 따라 배열될 수 있다. 도면에 도시되지는 않았지만, 제1 반도체 칩(150)의 제1 측부(L1)와 마주하는 제2 측부 또는 인접하는 제3 및 제4 측부들을 따라 칩 패드들이 배열될 수 있다.
제1 패키지 기판(110)의 상부면(112) 상에는 복수 개의 범프 패드들(120) 및 복수 개의 제1 접속 패드들(130)이 형성될 수 있다. 복수 개의 범프 패드들(120)은 제1 칩 패드들(160)에 대응하여 칩 실장 영역(S)의 제1 측부(SP1)를 따라 배열될 수 있다. 따라서, 솔더 범프(170)는 제1 칩 패드(160) 및 범프 패드(120) 사이에 배치되어 이들을 전기적으로 연결시킬 수 있다.
복수 개의 제1 접속 패드들(130)은 범프 패드들(120)과 인접하도록 제1 패키지 기판(110)의 상부면(112) 상에서 제1 측부(LP1)를 따라 배열될 수 있다. 제1 접속 패드들(130)은 제1 패키지 기판(110) 내의 기판 배선들을 통해 범프 패드들(120)과 전기적으로 각각 연결될 수 있다. 따라서, 제1 접속 패드들(130)은 상기 기판 배선들을 통해 제1 반도체 칩(150)의 제1 칩 패드들(160)과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 패키지(200)는 제2 패키지 기판(210) 및 제2 패키지 기판(210) 상에 실장된 제1 서브 반도체 칩(250A) 및 제2 서브 반도체 칩(250B)을 포함할 수 있다. 제1 및 제2 서브 반도체 칩들(250A, 250B)은 제2 패키지 기판(210)의 상부면(212) 상에 적층될 수 있다. 제1 및 제2 서브 반도체 칩들(250A, 250B)은 제2 패키지 기판(210)의 제1 측부(UP1)의 연장 방향을 따라 나란히 배열될 수 있다.
제1 및 제2 서브 반도체 칩들(250A, 250B)은 접착층을 매개로 하여 제2 패키지 기판(210)의 상부면(212) 상에 실장될 수 있다. 제1 서브 반도체 칩(250A)은 활성면 상에 복수 개의 제2 칩 패드들(260)을 가질 수 있다. 복수 개의 제2 칩 패드들(260)은 제1 서브 반도체 칩(250A)의 활성면 상에서 제1 측부(MP1)를 따라 배열될 수 있다. 제1 서브 반도체 칩(250A)과 유사하게, 복수 개의 제2 칩 패드들(260)은 제2 서브 반도체 칩(250B)의 활성면 상에서 제1 측부(MP1)를 따라 배열될 수 있다. 제1 및 제2 서브 반도체 칩들(250A, 250B)은 패드 일방향 반도체 칩일 수 있다. 이와 다르게, 상기 제2 칩 패드들은 상기 서브 반도체 칩의 양측부 또는 4개의 측부들을 따라 배열될 수 있다. 도면에 도시되지는 않았지만, 제1 서브 반도체 칩(250A)의 제1 측부(MP1)와 마주하는 제2 측부 또는 인접하는 제3 및 제4 측부들을 따라 칩 패드들이 추가적으로 배열될 수 있다.
제2 패키지 기판(210)의 상부면(212) 상에는 복수 개의 기판 패드들(220)이 형성될 수 있다. 복수 개의 기판 패드들(220)은 제2 칩 패드들(260)에 인접하도록 제2 패키지 기판(210)의 상부면(212) 상에서 제1 측부(UP1)를 따라 배열될 수 있다. 와이어(270)는 기판 패드(220)로부터 인출되어 제2 칩 패드(260)에 연결될 수 있다. 따라서, 와이어(270)는 제2 칩 패드(260) 및 기판 패드(220)을 전기적으로 연결시키는 신호 전달 매체로서의 역할을 할 수 있다. 이와 다르게, 제1 및 제2 서브 반도체 칩들(250A, 250B)은 솔더 범프나 솔더 볼 등의 다양한 신호 전달 부재를 이용하여 제2 패키지 기판(210)에 전기적으로 연결될 수 있다.
제2 패키지 기판(210)의 하부면(214) 상에는 복수 개의 제2 접속 패드들(230)이 형성될 수 있다. 복수 개의 제2 접속 패드들(230)은 제1 접속 패드들(130) 각각에 대응하도록 제2 패키지 기판(210)의 하부면(214) 상에서 제1 측부(UP1)를 따라 배열될 수 있다. 제2 접속 패드들(230)은 제2 패키지 기판(210) 내의 기판 배선들을 통해 기판 패드들(220)과 전기적으로 각각 연결될 수 있다. 따라서, 제2 접속 패드들(230)은 상기 기판 배선들을 통해 제1 및 제2 서브 반도체 칩들(250A, 250B)의 제2 칩 패드들(260)과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 적층형 반도체 패키지(10)는 제1 반도체 패키지(100) 및 제2 반도체 패키지(200) 사이에 배치되어 이들을 전기적으로 연결시키는 복수 개의 도전성 연결 부재들을 더 포함할 수 있다. 예를 들면, 상기 도전성 연결 부재는 제1 솔더 볼(300)을 포함할 수 있다.
제1 솔더 볼(300)은 제1 접속 패드(130)와 제2 접속 패드(230) 사이에 배치되어 이들을 전기적으로 연결시킬 수 있다. 따라서, 제1 반도체 칩(150)의 제1 칩 패드(160)는 제1 솔더 볼(300)을 통해 제1 및 제2 서브 반도체 칩들(250A, 250B)의 제2 칩 패드(260)에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 적층형 반도체 패키지(10)는 복수 개의 기능을 담당하는 반도체 칩들(예를 들면, 메모리 칩과 로직 칩)을 하나의 패키지로 집적하는 시스템 인 패키지(System In Package, SIP)일 수 있다. 이 경우에 있어서, 제1 반도체 칩(150)은 로직(logic) 칩일 수 있다. 제1 반도체 칩(150)은 다양한 기능을 수행하는 시스템 온 칩(System On Chip, SOC)일 수 있다. 제1 서브 반도체 칩(250A) 및 제2 서브 반도체 칩(250B)은 서로 전기적으로 연결되어 하나의 메모리 칩을 구성할 수 있다. 즉, 제1 및 제2 서브 반도체 칩들(250A, 250B)은 하나의 메모리 칩, 예를 들면, LPDDR4와 같은 메모리 칩이 이등분된 것일 수 있다.
제1 반도체 칩(150)은 제2 반도체 패키지(200)의 제1 및 제2 서브 반도체 칩들(250A, 250B)로 이루어진 상기 메모리 칩과 전기적으로 연결될 수 있다. 도 6에 도시된 바와 같이, 제1 반도체 칩(150)의 제1 측부(L1)를 따라 배열된 제1 칩 패드들(160)은 제2 반도체 패키지(200)의 상기 메모리 칩을 제어하기 위한 하나의 제어 채널을 구성할 수 있다. 제1 칩 패드들(160)은 데이터 로직 패드들 및 커맨드/어드레스 로직 패드들을 포함할 수 있다. 데이터와 관련된 신호는 상기 데이터 로직 패드를 통해 입출력되고, 커맨드/어드레스와 관련된 신호는 상기 커맨드/어드레스 로직 패드를 통해 입출력될 수 있다.
이와 다르게, 제2 반도체 패키지(200)가 2개, 3개, 4개 또는 그 이상의 메모리 칩들을 포함할 때, 제1 반도체 칩(150)은 제1 측부(L1)와 마주하는 제2 측부 또는 인접한 제3 및 제4 측부들을 따라 배열된 칩 패드들을 포함하여 2개, 3개, 4개 또는 그 이상의 제어 채널을 구비할 수 있다.
도 7 및 도 9에 도시된 바와 같이, 제2 칩 패드들(260)은 데이터 메모리 패드들(DQ 패드들) 및 커맨드/어드레스 메모리 패드들(CA 패드들)을 포함할 수 있다. 데이터와 관련된 신호는 상기 데이터 메모리 패드를 통해 입출력되고, 커맨드/어드레스와 관련된 신호는 상기 커맨드/어드레스 메모리 패드를 통해 입출력될 수 있다. 상기 데이터 메모리 패드들은 제1 영역(DR)에 배열되고 상기 커맨드/어드레스 메모리 패드들은 제1 영역(DR)에 인접한 제2 영역(CR)에 배열될 수 있다. 또한, 상기 제2 칩 패드들은 제1 연결 메모리 패드(262) 및 제2 연결 메모리 패드(264)를 포함할 수 있다. 상기 기판 패드들은 제1 연결 기판 패드(222) 및 제2 연결 기판 패드(224)를 포함할 수 있다. 여기서, 상기 제1 및 제2 연결 기판 패드들의 개수는 이에 제한되지는 않는다.
제1 서브 반도체 칩(250A)의 제1 연결 메모리 패드(262)는 제2 패키지 기판(210)의 상부면(212) 상의 제1 연결 기판 패드(222)에 와이어(270)에 의해 전기적으로 연결될 수 있다. 제1 서브 반도체 칩(250A)의 제2 연결 메모리 패드(264)는 제2 패키지 기판(210)의 상부면(212) 상의 제2 연결 기판 패드(224)에 와이어(270)에 의해 전기적으로 연결될 수 있다.
제2 서브 반도체 칩(250B)의 제1 연결 메모리 패드(262)는 제2 패키지 기판(210)의 상부면(212) 상의 제1 연결 기판 패드(222)에 와이어(270)에 의해 전기적으로 연결될 수 있다. 제2 서브 반도체 칩(250B)의 제2 연결 메모리 패드(264)는 제2 패키지 기판(210)의 상부면(212) 상의 제2 연결 기판 패드(224)에 와이어(270)에 의해 전기적으로 연결될 수 있다.
제2 패키지 기판(210)의 상부면(212) 상의 제1 연결 기판 패드들(222)은 제2 패키지 기판(210)의 제1 연결 배선(242)에 의해 서로 연결될 수 있다. 제2 패키지 기판(210)의 상부면(212) 상의 제2 연결 기판 패드들(224)은 제2 패키지 기판(210)의 제2 연결 배선(244)에 의해 서로 연결될 수 있다.
따라서, 제1 서브 반도체 칩(250A)의 제1 연결 메모리 패드(262)는 제1 연결 배선(242)에 의해 제2 서브 반도체 칩(250B)의 제1 연결 메모리 패드(262)에 전기적으로 연결될 수 있다. 제1 서브 반도체 칩(250A)의 제2 연결 메모리 패드(264)는 제2 연결 배선(244)에 의해 제2 서브 반도체 칩(250B)의 제2 연결 메모리 패드(264)에 전기적으로 연결될 수 있다. 예를 들면, 제1 및 제2 연결 메모리 패드들(262, 264)는 ZQ 패드, 리셋(reset) 패드 등을 포함할 수 있다. 상기 ZQ 패드는 상기 CA 핀의 일부로서 상기 제1 및 제2 서브 반도체 칩들 사이에서 임피던스 캘리브레이션을 위해 사용되고, 상기 리셋 패드는 신호를 초기화하기 위하여 사용될 수 있다.
이에 따라, 제1 서브 반도체 칩(250A) 및 제2 서브 반도체 칩(250B)은 제2 패키지 기판(210)에 형성된 상기 연결 배선들(242, 244)에 의해 전기적으로 연결되어 하나의 메모리 칩을 구성할 수 있다.
도 5에 도시된 바와 같이, 제1 패키지 기판(110)의 펌프 패드들(120)은 제1 인터페이스부를 구성할 수 있다. 상기 제1 인터페이스부는 칩 실장 영역(S1)의 제1 측부(SP1)를 따라 배치되는 물리적 단자부(PHY)일 수 있다. 복수 개의 제1 접속 패드들(130)은 범프 패드들(120)과 인접하도록 제1 패키지 기판(110)의 제1 측부(LP1)를 따라 배열될 수 있다. 제1 접속 패드들(130)은 상기 기판 배선들을 통해 상기 제1 인터페이스부에 접속될 수 있다.
제1 패키지 기판(110)의 제1 접속 패드들(130)은 제1 데이터 접속 패드들 및 제1 커맨드/어드레스 접속 패드들을 포함할 수 있다. 상기 제1 데이터 접속 패드는 제1 반도체 칩(150)의 상기 데이터 로직 패드에 전기적으로 연결될 수 있다. 상기 제1 커맨드/어드레스 접속 패드는 제1 반도체 칩(150)의 상기 커맨드/어드레스 로직 패드에 전기적으로 연결될 수 있다. 상기 제1 데이터 접속 패드들은 제1 영역(DR)에 배열되고 상기 제1 커맨드/어드레스 접속 패드들은 제1 영역(DR)에 인접한 제2 영역(CR)에 배열될 수 있다. 제1 영역(DR) 및 제2 영역(CR)은 제1 측부(LP1)를 따라 교대로 배열될 수 있다.
도 8에 도시된 바와 같이, 제2 패키지 기판(210)의 제2 접속 패드들(230)은 제2 데이터 접속 패드들 및 제2 커맨드/어드레스 접속 패드들을 포함할 수 있다. 상기 제2 데이터 접속 패드는 제1 및 제2 서브 반도체 칩들(250A, 250B)의 상기 데이터 메모리 패드에 전기적으로 연결될 수 있다. 상기 제2 커맨드/어드레스 접속 패드는 제1 및 제2 서브 반도체 칩들(250A, 250B)의 상기 커맨드/어드레스 메모리 패드에 전기적으로 연결될 수 있다. 상기 제2 데이터 접속 패드들은 제1 영역(DR)에 배열되고 상기 제2 커맨드/어드레스 접속 패드들은 제1 영역(DR)에 인접한 제2 영역(CR)에 배열될 수 있다. 제1 영역(DR) 및 제2 영역(CR)은 제1 측부(UP1)를 따라 교대로 배열될 수 있다.
제2 패키지 기판(210)의 상부면 상에 제1 및 제2 서브 반도체 칩들(250A, 250B)을 커버하는 몰딩 부재(280)가 형성될 수 있다. 예를 들면, 상기 몰딩 부재는 에폭시 몰딩 컴파운드(EMC)를 이용하여 형성될 수 있다. 제1 패키지 기판(110)의 하부면(114) 상의 외부 접속 패드들(140) 상에는 제2 솔더 볼들(310)이 각각 배치될 수 있다. 적층형 반도체 패키지(10)는 제2 솔더 볼들(310)을 매개로 하여 보드 기판(도시되지 않음) 상에 실장되어 반도체 모듈을 제공할 수 있다.
상술한 바와 같이, 상기 로직 칩과 접속되며 제1 인터페이스부를 구성하는 제1 패키지 기판(110)의 펌프 패드들(120)은 칩 실장 영역(S1)의 제1 측부(SP1)를 따라 배치될 수 있다. 제1 접속 패드들(130)은 펌프 패드들(120)과 인접하도록 제1 패키지 기판(110)의 제1 측부(LP1)를 따라 배열될 수 있다. 따라서, 상기 제1 인터페이스부 및 제1 접속 패드들(130) 사이의 연결 배선 경로들을 짧고 단순화함으로써 배선 연결들이 서로 꼬이는 현상을 방지할 수 있다.
또한, 하나의 메모리 칩을 구성하는 제1 및 제2 서브 반도체 칩들(250A, 250B)과 전기적으로 연결되는 제2 접속 패드들(230)은 제1 접속 패드들(130) 각각에 대응하도록 제2 패키지 기판(210)의 하부면(214) 상에서 제1 측부(UP1)를 따라 배열될 수 있다. 따라서, 상기 로직 칩과 상기 메모리 칩 사이의 연결 경로를 최소화함으로써, 고속 동작을 구현할 수 있다.
도 10은 예시적인 실시예들에 따른 적층형 반도체 패키지를 나타내는 사시도이다. 도 11 및 도 12는 도 10의 적층형 반도체 패키지의 분해 사시도들이다. 도 13은 도 10의 제1 반도체 패키지의 제1 패키지 기판을 나타내는 평면도이다. 도 14는 도 13의 제1 패키지 기판 상에 실장되는 제1 반도체 칩을 나타내는 저면도이다. 도 15는 도 10의 제2 반도체 패키지의 제2 패키지 기판을 나타내는 평면도이다. 도 16은 도 15의 제2 패키지 기판의 저면도이다. 상기 적층형 반도체 패키지는 제2 패키지 기판 상에 적층되는 반도체 칩들의 개수 및 이에 따른 연결 배선들의 배치를 제외하고는 도 1 내지 도 9를 참조로 설명한 적층형 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략하기로 한다.
도 10 내지 도 16을 참조하면, 적층형 반도체 패키지(11)는 복수 개의 기능을 담당하는 반도체 칩들(예를 들면, 메모리 칩과 로직 칩)을 하나의 패키지로 집적하는 시스템 인 패키지(System In Package, SIP)일 수 있다. 적층형 반도체 패키지(11)는 제1 반도체 패키지(100) 및 제1 반도체 패키지(100) 상에 적층된 제2 반도체 패키지(200)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 패키지(200)는 제2 패키지 기판(210) 및 제2 패키지 기판(210) 상에 실장된 제1 서브 반도체 칩(250A), 제2 서브 반도체 칩(250B), 제3 서브 반도체 칩(252A) 및 제4 서브 반도체 칩(252B)을 포함할 수 있다.
도 15에 도시된 바와 같이, 제1 및 제2 서브 반도체 칩들(250A, 250B)은 제2 패키지 기판(210)의 제1 측부(UP1)의 연장 방향을 따라 나란히 배열될 수 있다. 제3및 제4 서브 반도체 칩들(252A, 252B)은 제2 패키지 기판(210)의 제1 측부(UP1)와 반대하는 제2 측부(UP1)의 연장 방향을 따라 나란히 배열될 수 있다. 제1 및 제2 서브 반도체 칩들(250A, 250B)은 제1 측부(UP1)에 인접하게 배열되고, 제3 및 제4 서브 반도체 칩들(252A, 252B)는 제2 측부(UP2)에 인접하게 배열될 수 있다.
제1 서브 반도체 칩(250A) 및 제2 서브 반도체 칩(250B)은 서로 전기적으로 연결되어 하나의 제1 메모리 칩을 구성할 수 있다. 즉, 제1 및 제2 서브 반도체 칩들(250A, 250B)은 하나의 메모리 칩, 예를 들면, LPDDR4와 같은 메모리 칩이 이등분된 것일 수 있다. 제3 서브 반도체 칩(252A) 및 제4 서브 반도체 칩(252B)은 서로 전기적으로 연결되어 하나의 제2 메모리 칩을 구성할 수 있다. 즉, 제3 및 제4 서브 반도체 칩들(252A, 252B)은 하나의 메모리 칩, 예를 들면, LPDDR4와 같은 메모리 칩이 이등분된 것일 수 있다.
제1 서브 반도체 칩(250A)은 활성면 상에 복수 개의 제2 칩 패드들(260a)을 가질 수 있다. 복수 개의 제2 칩 패드들(260a)은 제1 서브 반도체 칩(250A)의 활성면 상에서 제1 측부(MP1)를 따라 배열될 수 있다. 제1 서브 반도체 칩(250A)과 유사하게, 복수 개의 제2 칩 패드들(260a)은 제2 서브 반도체 칩(250B)의 활성면 상에서 제1 측부(MP1)를 따라 배열될 수 있다.
제3 서브 반도체 칩(252A)은 활성면 상에 복수 개의 제2 칩 패드들(260b)을 가질 수 있다. 복수 개의 제2 칩 패드들(260b)은 제3 서브 반도체 칩(252A)의 활성면 상에서 제1 측부(MP1)를 따라 배열될 수 있다. 제3 서브 반도체 칩(252A)과 유사하게, 복수 개의 제2 칩 패드들(260b)은 제4 서브 반도체 칩(252B)의 활성면 상에서 제1 측부(MP1)를 따라 배열될 수 있다.
복수 개의 기판 패드들(220a)은 제1 및 제2 서브 반도체 칩들(250A, 250B)의 제2 칩 패드들(260a)에 인접하도록 제2 패키지 기판(210)의 상부면(212) 상에서 제1 측부(UP1)를 따라 배열될 수 있다. 와이어(270)는 기판 패드(220a)로부터 인출되어 제2 칩 패드(260a)에 연결될 수 있다.
복수 개의 기판 패드들(220b)은 제3 및 제4 서브 반도체 칩들(252A, 252B)의 제2 칩 패드들(260b)에 인접하도록 제2 패키지 기판(210)의 상부면(212) 상에서 제1 측부(UP1)와 반대하는 제2 측부(UP2)를 따라 배열될 수 있다. 와이어(270)는 기판 패드(220b)로부터 인출되어 제2 칩 패드(260b)에 연결될 수 있다.
제1 서브 반도체 칩(250A)의 제1 연결 메모리 패드(262a)는 제2 패키지 기판(210)의 상부면(212) 상의 제1 연결 기판 패드(222a)에 와이어(270)에 의해 전기적으로 연결될 수 있다. 제1 서브 반도체 칩(250A)의 제2 연결 메모리 패드(264a)는 제2 패키지 기판(210)의 상부면(212) 상의 제2 연결 기판 패드(224a)에 와이어(270)에 의해 전기적으로 연결될 수 있다.
제2 서브 반도체 칩(250B)의 제1 연결 메모리 패드(262a)는 제2 패키지 기판(210)의 상부면(212) 상의 제1 연결 기판 패드(222a)에 와이어(270)에 의해 전기적으로 연결될 수 있다. 제2 서브 반도체 칩(250B)의 제2 연결 메모리 패드(264a)는 제2 패키지 기판(210)의 상부면(212) 상의 제2 연결 기판 패드(224a)에 와이어(270)에 의해 전기적으로 연결될 수 있다.
제1 연결 기판 패드들(222a)은 제2 패키지 기판(210)의 제1 연결 배선(242a)에 의해 서로 연결될 수 있다. 제2 연결 기판 패드들(224a)은 제2 패키지 기판(210)의 제2 연결 배선(244a)에 의해 서로 연결될 수 있다. 이에 따라, 제1 서브 반도체 칩(250A) 및 제2 서브 반도체 칩(250B)은 제2 패키지 기판(210)에 형성된 상기 연결 배선들(242a, 244a)에 의해 전기적으로 연결되어 하나의 제1 메모리 칩을 구성할 수 있다.
제3 서브 반도체 칩(252A)의 제1 연결 메모리 패드(262b)는 제2 패키지 기판(210)의 상부면(212) 상의 제1 연결 기판 패드(222b)에 와이어(270)에 의해 전기적으로 연결될 수 있다. 제3 서브 반도체 칩(252A)의 제2 연결 메모리 패드(264b)는 제2 패키지 기판(210)의 상부면(212) 상의 제2 연결 기판 패드(224b)에 와이어(270)에 의해 전기적으로 연결될 수 있다.
제4 서브 반도체 칩(252B)의 제1 연결 메모리 패드(262b)는 제2 패키지 기판(210)의 상부면(212) 상의 제1 연결 기판 패드(222b)에 와이어(270)에 의해 전기적으로 연결될 수 있다. 제4 서브 반도체 칩(252B)의 제2 연결 메모리 패드(264b)는 제2 패키지 기판(210)의 상부면(212) 상의 제2 연결 기판 패드(224b)에 와이어(270)에 의해 전기적으로 연결될 수 있다.
제1 연결 기판 패드들(222b)은 제2 패키지 기판(210)의 제1 연결 배선(242b)에 의해 서로 연결될 수 있다. 제2 연결 기판 패드들(224b)은 제2 패키지 기판(210)의 제2 연결 배선(244b)에 의해 서로 연결될 수 있다. 이에 따라, 제3 서브 반도체 칩(252A) 및 제4 서브 반도체 칩(252B)은 제2 패키지 기판(210)에 형성된 상기 연결 배선들(242b, 244b)에 의해 전기적으로 연결되어 하나의 제2 메모리 칩을 구성할 수 있다.
도 14에 도시된 바와 같이, 제1 반도체 칩(150)은 활성면(152) 상에 복수 개의 제1 칩 패드들(160a, 160b)을 가질 수 있다. 복수 개의 제1 칩 패드들(160a)은 제1 반도체 칩(150)의 활성면(152) 상에서 제1 측부(L1)를 따라 배열될 수 있다. 복수 개의 제1 칩 패드들(160b)은 제1 반도체 칩(150)의 제1 측부(L1)와 마주하는 제2 측부(L2)를 따라 배열될 수 있다. 제1 반도체 칩(150)의 제1 측부(L1)를 따라 배열된 제1 칩 패드들(160a)은 제2 반도체 패키지(200)의 상기 제1 메모리 칩을 제어하기 위한 하나의 제어 채널을 구성할 수 있다. 제1 반도체 칩(150)의 제2 측부(L2)를 따라 배열된 제1 칩 패드들(160b)은 제2 반도체 패키지(200)의 상기 제2 메모리 칩을 제어하기 위한 하나의 제어 채널을 구성할 수 있다.
도 13에 도시된 바와 같이, 제1 패키지 기판(110)의 상부면(112) 상에는 복수 개의 범프 패드들(120a, 120b) 및 복수 개의 제1 접속 패드들(130a, 130b)이 형성될 수 있다.
복수 개의 범프 패드들(120a)은 제1 칩 패드들(160a)에 대응하여 칩 실장 영역(S)의 제1 측부(SP1)를 따라 배열되어 제1 인터페이스부를 구성할 수 있다. 상기 제1 인터페이스부는 칩 실장 영역(S1)의 제1 측부(SP1)를 따라 배치되는 물리적 단자부(PHY)일 수 있다.
복수 개의 범프 패드들(120b)은 제1 칩 패드들(160b)에 대응하여 칩 실장 영역(S)의 제1 측부(SP1)와 반대하는 제2 측부(SP2)를 따라 배열되어 제2 인터페이스부를 구성할 수 있다. 상기 제2 인터페이스부는 칩 실장 영역(S1)의 제2 측부(SP2)를 따라 배치되는 물리적 단자부(PHY)일 수 있다.
복수 개의 제1 접속 패드들(130a)은 상기 제1 인터페이스부와 인접하도록 제1 패키지 기판(110)의 상부면(112) 상에서 제1 측부(LP1)를 따라 배열될 수 있다. 제1 접속 패드들(130a)은 제1 패키지 기판(110) 내의 기판 배선들을 통해 범프 패드들(120a)과 전기적으로 각각 연결될 수 있다. 따라서, 제1 접속 패드들(130a)은 상기 기판 배선들을 통해 제1 반도체 칩(150)의 제1 제어 채널인 제1 칩 패드들(160a)과 전기적으로 연결될 수 있다.
복수 개의 제1 접속 패드들(130b)은 상기 제2 인터페이스부와 인접하도록 제1 패키지 기판(110)의 상부면(112) 상에서 제1 측부(LP1)와 반대하는 제2 측부(LP2)를 따라 배열될 수 있다. 제1 접속 패드들(130b)은 제1 패키지 기판(110) 내의 기판 배선들을 통해 범프 패드들(120b)과 전기적으로 각각 연결될 수 있다. 따라서, 제1 접속 패드들(130b)은 상기 기판 배선들을 통해 제1 반도체 칩(150)의 제2 제어 채널인 제1 칩 패드들(160b)과 전기적으로 연결될 수 있다.
도 16에 도시된 바와 같이, 제2 패키지 기판(210)의 하부면(214) 상에는 복수 개의 제2 접속 패드들(230a, 230b)이 형성될 수 있다.
복수 개의 제2 접속 패드들(230a)은 제1 접속 패드들(130a) 각각에 대응하도록 제2 패키지 기판(210)의 하부면(214) 상에서 제1 측부(UP1)를 따라 배열될 수 있다. 제2 접속 패드들(230a)은 제2 패키지 기판(210) 내의 기판 배선들을 통해 기판 패드들(220a)과 전기적으로 각각 연결될 수 있다. 따라서, 제2 접속 패드들(230a)은 상기 기판 배선들을 통해 제1 및 제2 서브 반도체 칩들(250A, 250B)의 제2 칩 패드들(260a)과 전기적으로 연결될 수 있다.
복수 개의 제2 접속 패드들(230b)은 제1 접속 패드들(130b) 각각에 대응하도록 제2 패키지 기판(210)의 하부면(214) 상에서 제1 측부(UP1)와 반대하는 제2 측부(UP2)를 따라 배열될 수 있다. 제2 접속 패드들(230b)은 제2 패키지 기판(210) 내의 기판 배선들을 통해 기판 패드들(220b)과 전기적으로 각각 연결될 수 있다. 따라서, 제2 접속 패드들(230b)은 상기 기판 배선들을 통해 제3 및 제4 서브 반도체 칩들(252A, 252B)의 제2 칩 패드들(260b)과 전기적으로 연결될 수 있다.
제1 솔더 볼들(300)은 제1 접속 패드들(130a, 130b)과 제2 접속 패드들(230a, 230b) 사이에 각각 배치되어 이들을 전기적으로 연결시킬 수 있다. 따라서, 제1 반도체 칩(150)의 상기 제1 제어 채널인 제1 칩 패드들(160a)은 제1 솔더 볼들(300)을 통해 제1 및 제2 서브 반도체 칩들(250A, 250B)의 제2 칩 패드들(260a)에 전기적으로 각각 연결될 수 있다. 제1 반도체 칩(150)의 상기 제2 제어 채널인 제1 칩 패드들(160b)은 제1 솔더 볼들(300)을 통해 제3 및 제4 서브 반도체 칩들(252A, 252B)의 제2 칩 패드들(260b)에 전기적으로 각각 연결될 수 있다.
상술한 바와 같이, 상기 제1 인터페이스부를 구성하는 제1 패키지 기판(110)의 펌프 패드들(120a)은 칩 실장 영역(S1)의 제1 측부(SP1)를 따라 배치될 수 있다. 제1 접속 패드들(130a)은 펌프 패드들(120a)과 인접하도록 제1 패키지 기판(110)의 제1 측부(LP1)를 따라 배열될 수 있다. 따라서, 상기 제1 인터페이스부 및 제1 접속 패드들(130a) 사이의 연결 배선 경로들을 짧고 단순화함으로써 배선 연결들이 서로 꼬이는 현상을 방지할 수 있다.
또한, 상기 제2 인터페이스부를 구성하는 제1 패키지 기판(110)의 펌프 패드들(120b)은 칩 실장 영역(S1)의 제2 측부(SP2)를 따라 배치될 수 있다. 제1 접속 패드들(130b)은 펌프 패드들(120b)과 인접하도록 제1 패키지 기판(110)의 제2 측부(LP1)를 따라 배열될 수 있다. 따라서, 상기 제2 인터페이스부 및 제1 접속 패드들(130b) 사이의 연결 배선 경로들을 짧고 단순화함으로써 배선 연결들이 서로 꼬이는 현상을 방지할 수 있다.
더욱이, 이등분된 서브 칩들에 연결되는 제2 접속 패드들(230a, 230b)을 제2 패키지 기판(210)의 서로 마주하는 제1 및 제2 측부들(UP1, UP2)에 각각 배치시킴으로써, 패키지가 장축으로 길어지는 것을 방지할 수 있다.
도 17은 예시적인 실시예들에 따른 적층형 반도체 패키지를 나타내는 사시도이다. 도 18 및 도 19는 도 17의 적층형 반도체 패키지의 분해 사시도들이다. 도 20은 도 17의 적층형 반도체 패키지를 나타내는 단면도이다. 도 21은 도 17의 제1 반도체 패키지의 제1 패키지 기판을 나타내는 평면도이다. 도 22는 도 21의 제1 패키지 기판 상에 실장되는 제1 반도체 칩을 나타내는 저면도이다. 도 23은 도 17의 제2 반도체 패키지의 제2 패키지 기판을 나타내는 평면도이다. 도 24는 도 23의 제2 패키지 기판의 저면도이다. 상기 적층형 반도체 패키지는 제2 패키지 기판 상에 적층되는 반도체 칩들의 개수 및 이에 따른 연결 배선들의 배치를 제외하고는 도 10 내지 도 16을 참조로 설명한 적층형 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략하기로 한다.
도 17 내지 도 24를 참조하면, 적층형 반도체 패키지(12)는 복수 개의 기능을 담당하는 반도체 칩들(예를 들면, 메모리 칩과 로직 칩)을 하나의 패키지로 집적하는 시스템 인 패키지(System In Package, SIP)일 수 있다. 적층형 반도체 패키지(11)는 제1 반도체 패키지(100) 및 제1 반도체 패키지(100) 상에 적층된 제2 반도체 패키지(200)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 패키지(200)는 제2 패키지 기판(210) 및 제2 패키지 기판(210) 상에 실장된 제1 서브 반도체 칩(250A), 제2 서브 반도체 칩(250B), 제3 서브 반도체 칩(252A), 제4 서브 반도체 칩(252B), 제5 서브 반도체 칩(254A), 제6 서브 반도체 칩(254B), 제7 서브 반도체 칩(256A) 및 제8 서브 반도체 칩(256B)을 포함할 수 있다.
도 23에 도시된 바와 같이, 제1 및 제2 서브 반도체 칩들(250A, 250B)은 제2 패키지 기판(210)의 제1 측부(UP1)의 연장 방향을 따라 나란히 배열될 수 있다. 제3및 제4 서브 반도체 칩들(252A, 252B)은 제2 패키지 기판(210)의 제1 측부(UP1)와 반대하는 제2 측부(UP1)의 연장 방향을 따라 나란히 배열될 수 있다. 제5및 제6 서브 반도체 칩들(254A, 254B)은 제2 패키지 기판(210)의 제1 측부(UP1)와 인접한 제3 측부(UP3)의 연장 방향을 따라 나란히 배열될 수 있다. 제7및 제8 서브 반도체 칩들(254A, 254B)은 제2 패키지 기판(210)의 제1 측부(UP1)와 인접하고 제3 측부(UP3)와 반대하는 제4 측부(UP4)의 연장 방향을 따라 나란히 배열될 수 있다.
제1 및 제2 서브 반도체 칩들(250A, 250B)은 제1 측부(UP1)에 인접하게 배열되고, 제3 및 제4 서브 반도체 칩들(252A, 252B)는 제2 측부(UP2)에 인접하게 배열되고, 제5 및 제6 서브 반도체 칩들(254A, 254B)는 제3 측부(UP3)에 인접하게 배열되고, 제7 및 제8 서브 반도체 칩들(256A, 256B)는 제4 측부(UP4)에 인접하게 배열될 수 있다.
제1 서브 반도체 칩(250A) 상에 제6 서브 반도체 칩(254B)이 적층될 수 있다. 제1 서브 반도체 칩(250A)와 제6 서브 반도체 칩(254B)은 서로 교차하도록 적층될 수 있다. 제2 서브 반도체 칩(250B) 상에 제8 서브 반도체 칩(256B)이 적층될 수 있다. 제2 서브 반도체 칩(250B)와 제8 서브 반도체 칩(256B)은 서로 교차하도록 적층될 수 있다. 제3 서브 반도체 칩(252A) 상에 제5 서브 반도체 칩(254A)이 적층될 수 있다. 제3 서브 반도체 칩(252A)과 제5 서브 반도체 칩(254A)은 서로 교차하도록 적층될 수 있따. 제 4 서브 반도체 칩(252B) 상에 제7 서브 반도체 칩(256A)이 적층될 수 있다. 제4 서브 반도체 칩(252B)와 제7 서브 반도체 칩(256A)는 서로 교차하도록 적층될 수 있다.
제1 서브 반도체 칩(250A) 및 제2 서브 반도체 칩(250B)은 서로 전기적으로 연결되어 하나의 제1 메모리 칩을 구성할 수 있다. 즉, 제1 및 제2 서브 반도체 칩들(250A, 250B)은 하나의 메모리 칩, 예를 들면, LPDDR4와 같은 메모리 칩이 이등분된 것일 수 있다. 제3 서브 반도체 칩(252A) 및 제4 서브 반도체 칩(252B)은 서로 전기적으로 연결되어 하나의 제2 메모리 칩을 구성할 수 있다. 즉, 제3 및 제4 서브 반도체 칩들(252A, 252B)은 하나의 메모리 칩, 예를 들면, LPDDR4와 같은 메모리 칩이 이등분된 것일 수 있다. 제5 서브 반도체 칩(254A) 및 제6 서브 반도체 칩(254B)은 서로 전기적으로 연결되어 하나의 제3 메모리 칩을 구성할 수 있다. 즉, 제5 및 제6 서브 반도체 칩들(254A, 254B)은 하나의 메모리 칩, 예를 들면, LPDDR4와 같은 메모리 칩이 이등분된 것일 수 있다. 제7 서브 반도체 칩(256A) 및 제8 서브 반도체 칩(256B)은 서로 전기적으로 연결되어 하나의 제4 메모리 칩을 구성할 수 있다. 즉, 제7 및 제8 서브 반도체 칩들(256A, 256B)은 하나의 메모리 칩, 예를 들면, LPDDR4와 같은 메모리 칩이 이등분된 것일 수 있다.
복수 개의 기판 패드들(220a)은 제1 및 제2 서브 반도체 칩들(250A, 250B)의 제2 칩 패드들(260a)에 인접하도록 제2 패키지 기판(210)의 상부면(212) 상에서 제1 측부(UP1)를 따라 배열될 수 있다. 와이어(270)는 기판 패드(220a)로부터 인출되어 제2 칩 패드(260a)에 연결될 수 있다.
복수 개의 기판 패드들(220b)은 제3 및 제4 서브 반도체 칩들(252A, 252B)의 제2 칩 패드들(260b)에 인접하도록 제2 패키지 기판(210)의 상부면(212) 상에서 제1 측부(UP1)와 반대하는 제2 측부(UP2)를 따라 배열될 수 있다. 와이어(270)는 기판 패드(220b)로부터 인출되어 제2 칩 패드(260b)에 연결될 수 있다.
복수 개의 기판 패드들(220c)은 제5 및 제6 서브 반도체 칩들(254A, 254B)의 제2 칩 패드들에 인접하도록 제2 패키지 기판(210)의 상부면(212) 상에서 제1 측부(UP1)와 인접하는 제3 측부(UP3)를 따라 배열될 수 있다. 와이어(270)는 기판 패드(220c)로부터 인출되어 상기 제2 칩 패드에 연결될 수 있다.
복수 개의 기판 패드들(220d)은 제7 및 제8 서브 반도체 칩들(256A, 256B)의 제2 칩 패드들에 인접하도록 제2 패키지 기판(210)의 상부면(212) 상에서 제1 측부(UP1)와 인접하고 제3 측부(UP3)와 반대하는 제4 측부(UP4)를 따라 배열될 수 있다. 와이어(270)는 기판 패드(220d)로부터 인출되어 상기 제2 칩 패드에 연결될 수 있다.
제1 서브 반도체 칩(250A) 및 제2 서브 반도체 칩(250B)은 제2 패키지 기판(210)에 형성된 연결 배선들(242a, 244a)에 의해 전기적으로 연결되어 하나의 제1 메모리 칩을 구성할 수 있다. 제3 서브 반도체 칩(252A) 및 제4 서브 반도체 칩(252B)은 제2 패키지 기판(210)에 형성된 연결 배선들(242b, 244b)에 의해 전기적으로 연결되어 하나의 제2 메모리 칩을 구성할 수 있다. 제5 서브 반도체 칩(254A) 및 제6 서브 반도체 칩(254B)은 제2 패키지 기판(210)에 형성된 연결 배선들(242c, 244c)에 의해 전기적으로 연결되어 하나의 제3 메모리 칩을 구성할 수 있다. 제7 서브 반도체 칩(256A) 및 제8 서브 반도체 칩(256B)은 제2 패키지 기판(210)에 형성된 연결 배선들(242d, 244d)에 의해 전기적으로 연결되어 하나의 제4 메모리 칩을 구성할 수 있다.
도 22에 도시된 바와 같이, 제1 반도체 칩(150)은 활성면(152) 상에 복수 개의 제1 칩 패드들(160a, 160b, 160c, 160d)을 가질 수 있다. 복수 개의 제1 칩 패드들(160a)은 제1 반도체 칩(150)의 활성면(152) 상에서 제1 측부(L1)를 따라 배열될 수 있다. 복수 개의 제1 칩 패드들(160b)은 제1 반도체 칩(150)의 제1 측부(L1)와 마주하는 제2 측부(L2)를 따라 배열될 수 있다. 복수 개의 제1 칩 패드들(160c)은 제1 반도체 칩(150)의 제1 측부(L1)와 인접한 제2 측부(L3)를 따라 배열될 수 있다. 복수 개의 제1 칩 패드들(160d)은 제1 반도체 칩(150)의 제1 측부(L1)와 인접하고 제3 측부(L3)와 마주하는 제4 측부(L4)를 따라 배열될 수 있다.
제1 반도체 칩(150)의 제1 측부(L1)를 따라 배열된 제1 칩 패드들(160a)은 제2 반도체 패키지(200)의 상기 제1 메모리 칩을 제어하기 위한 하나의 제어 채널을 구성할 수 있다. 제1 반도체 칩(150)의 제2 측부(L2)를 따라 배열된 제1 칩 패드들(160b)은 제2 반도체 패키지(200)의 상기 제2 메모리 칩을 제어하기 위한 하나의 제어 채널을 구성할 수 있다. 제1 반도체 칩(150)의 제3 측부(L3)를 따라 배열된 제1 칩 패드들(160c)은 제2 반도체 패키지(200)의 상기 제3 메모리 칩을 제어하기 위한 하나의 제어 채널을 구성할 수 있다. 제1 반도체 칩(150)의 제4 측부(L4)를 따라 배열된 제1 칩 패드들(160d)은 제2 반도체 패키지(200)의 상기 제4 메모리 칩을 제어하기 위한 하나의 제어 채널을 구성할 수 있다.
도 21에 도시된 바와 같이, 제1 패키지 기판(110)의 상부면(112) 상에는 복수 개의 범프 패드들(120a, 120b, 120c, 120d) 및 복수 개의 제1 접속 패드들(130a, 130b, 130c, 130d)이 형성될 수 있다.
복수 개의 범프 패드들(120a)은 제1 칩 패드들(160a)에 대응하여 칩 실장 영역(S)의 제1 측부(SP1)를 따라 배열되어 제1 인터페이스부를 구성할 수 있다. 상기 제1 인터페이스부는 칩 실장 영역(S1)의 제1 측부(SP1)를 따라 배치되는 물리적 단자부(PHY)일 수 있다.
복수 개의 범프 패드들(120b)은 제1 칩 패드들(160b)에 대응하여 칩 실장 영역(S)의 제1 측부(SP1)와 반대하는 제2 측부(SP2)를 따라 배열되어 제2 인터페이스부를 구성할 수 있다. 상기 제2 인터페이스부는 칩 실장 영역(S1)의 제2 측부(SP2)를 따라 배치되는 물리적 단자부(PHY)일 수 있다.
복수 개의 범프 패드들(120c)은 제1 칩 패드들(160c)에 대응하여 칩 실장 영역(S)의 제1 측부(SP1)와 인접한 제3 측부(SP3)를 따라 배열되어 제3 인터페이스부를 구성할 수 있다. 상기 제3 인터페이스부는 칩 실장 영역(S1)의 제3 측부(SP2)를 따라 배치되는 물리적 단자부(PHY)일 수 있다.
복수 개의 범프 패드들(120d)은 제1 칩 패드들(160d)에 대응하여 칩 실장 영역(S)의 제1 측부(SP1)와 인접하고 제3 측부(SP3)와 반대하는 제4 측부(SP4)를 따라 배열되어 제4 인터페이스부를 구성할 수 있다. 상기 제4 인터페이스부는 칩 실장 영역(S1)의 제4 측부(SP2)를 따라 배치되는 물리적 단자부(PHY)일 수 있다.
복수 개의 제1 접속 패드들(130a)은 상기 제1 인터페이스부와 인접하도록 제1 패키지 기판(110)의 상부면(112) 상에서 제1 측부(LP1)를 따라 배열될 수 있다. 제1 접속 패드들(130a)은 제1 패키지 기판(110) 내의 기판 배선들을 통해 범프 패드들(120a)과 전기적으로 각각 연결될 수 있다. 따라서, 제1 접속 패드들(130a)은 상기 기판 배선들을 통해 제1 반도체 칩(150)의 제1 제어 채널인 제1 칩 패드들(160a)과 전기적으로 연결될 수 있다.
복수 개의 제1 접속 패드들(130b)은 상기 제2 인터페이스부와 인접하도록 제1 패키지 기판(110)의 상부면(112) 상에서 제1 측부(LP1)와 반대하는 제2 측부(LP2)를 따라 배열될 수 있다. 제1 접속 패드들(130b)은 제1 패키지 기판(110) 내의 기판 배선들을 통해 범프 패드들(120b)과 전기적으로 각각 연결될 수 있다. 따라서, 제1 접속 패드들(130b)은 상기 기판 배선들을 통해 제1 반도체 칩(150)의 제2 제어 채널인 제1 칩 패드들(160b)과 전기적으로 연결될 수 있다.
복수 개의 제1 접속 패드들(130c)은 상기 제3 인터페이스부와 인접하도록 제1 패키지 기판(110)의 상부면(112) 상에서 제1 측부(LP1)와 인접한 제3 측부(LP3)를 따라 배열될 수 있다. 제1 접속 패드들(130c)은 제1 패키지 기판(110) 내의 기판 배선들을 통해 범프 패드들(120c)과 전기적으로 각각 연결될 수 있다. 따라서, 제1 접속 패드들(130c)은 상기 기판 배선들을 통해 제1 반도체 칩(150)의 제3 제어 채널인 제1 칩 패드들(160c)과 전기적으로 연결될 수 있다.
복수 개의 제1 접속 패드들(130d)은 상기 제4 인터페이스부와 인접하도록 제1 패키지 기판(110)의 상부면(112) 상에서 제1 측부(LP1)와 인접하고 제3 측부(LP3)와 반대하는 제4 측부(LP4)를 따라 배열될 수 있다. 제1 접속 패드들(130d)은 제1 패키지 기판(110) 내의 기판 배선들을 통해 범프 패드들(120d)과 전기적으로 각각 연결될 수 있다. 따라서, 제1 접속 패드들(130d)은 상기 기판 배선들을 통해 제1 반도체 칩(150)의 제4 제어 채널인 제1 칩 패드들(160d)과 전기적으로 연결될 수 있다.
도 24에 도시된 바와 같이, 제2 패키지 기판(210)의 하부면(214) 상에는 복수 개의 제2 접속 패드들(230a, 230b, 230c, 230d)이 형성될 수 있다.
복수 개의 제2 접속 패드들(230a)은 제1 접속 패드들(130a) 각각에 대응하도록 제2 패키지 기판(210)의 하부면(214) 상에서 제1 측부(UP1)를 따라 배열될 수 있다. 제2 접속 패드들(230a)은 제2 패키지 기판(210) 내의 기판 배선들을 통해 기판 패드들(220a)과 전기적으로 각각 연결될 수 있다. 따라서, 제2 접속 패드들(230a)은 상기 기판 배선들을 통해 제1 및 제2 서브 반도체 칩들(250A, 250B)의 제2 칩 패드들(260a)과 전기적으로 연결될 수 있다.
복수 개의 제2 접속 패드들(230b)은 제1 접속 패드들(130b) 각각에 대응하도록 제2 패키지 기판(210)의 하부면(214) 상에서 제1 측부(UP1)와 반대하는 제2 측부(UP2)를 따라 배열될 수 있다. 제2 접속 패드들(230b)은 제2 패키지 기판(210) 내의 기판 배선들을 통해 기판 패드들(220b)과 전기적으로 각각 연결될 수 있다. 따라서, 제2 접속 패드들(230b)은 상기 기판 배선들을 통해 제3 및 제4 서브 반도체 칩들(252A, 252B)의 제2 칩 패드들(260b)과 전기적으로 연결될 수 있다.
복수 개의 제2 접속 패드들(230c)은 제1 접속 패드들(130c) 각각에 대응하도록 제2 패키지 기판(210)의 하부면(214) 상에서 제1 측부(UP1)와 인접하는 제3 측부(UP3)를 따라 배열될 수 있다. 제2 접속 패드들(230c)은 제2 패키지 기판(210) 내의 기판 배선들을 통해 기판 패드들(220c)과 전기적으로 각각 연결될 수 있다. 따라서, 제2 접속 패드들(230c)은 상기 기판 배선들을 통해 제5 및 제6 서브 반도체 칩들(254A, 254B)의 상기 제2 칩 패드들과 전기적으로 연결될 수 있다.
복수 개의 제2 접속 패드들(230d)은 제1 접속 패드들(130d) 각각에 대응하도록 제2 패키지 기판(210)의 하부면(214) 상에서 제1 측부(UP1)와 인접하고 제3 측부(UP3)와 반대하는 제4 측부(UP4)를 따라 배열될 수 있다. 제2 접속 패드들(230d)은 제2 패키지 기판(210) 내의 기판 배선들을 통해 기판 패드들(220d)과 전기적으로 각각 연결될 수 있다. 따라서, 제2 접속 패드들(230d)은 상기 기판 배선들을 통해 제7 및 제8 서브 반도체 칩들(256A, 256B)의 상기 제2 칩 패드들과 전기적으로 연결될 수 있다.
제1 솔더 볼들(300)은 제1 접속 패드들(130a, 130b, 130c, 130d)과 제2 접속 패드들(230a, 230b, 230c, 230d) 사이에 각각 배치되어 이들을 전기적으로 연결시킬 수 있다. 따라서, 제1 반도체 칩(150)의 상기 제1 제어 채널인 제1 칩 패드들(160a)은 제1 솔더 볼들(300)을 통해 제1 및 제2 서브 반도체 칩들(250A, 250B)의 제2 칩 패드들(260a)에 전기적으로 각각 연결될 수 있다. 제1 반도체 칩(150)의 상기 제2 제어 채널인 제1 칩 패드들(160b)은 제1 솔더 볼들(300)을 통해 제3 및 제4 서브 반도체 칩들(252A, 252B)의 제2 칩 패드들(260b)에 전기적으로 각각 연결될 수 있다. 제1 반도체 칩(150)의 상기 제3 제어 채널인 제1 칩 패드들(160c)은 제1 솔더 볼들(300)을 통해 제5 및 제6 서브 반도체 칩들(254A, 254B)의 상기 제2 칩 패드들에 전기적으로 각각 연결될 수 있다. 제1 반도체 칩(150)의 상기 제4 제어 채널인 제1 칩 패드들(160d)은 제1 솔더 볼들(300)을 통해 제7 및 제8 서브 반도체 칩들(256A, 256B)의 상기 제2 칩 패드들에 전기적으로 각각 연결될 수 있다.
상술한 바와 같이, 상기 제1 인터페이스부를 구성하는 제1 패키지 기판(110)의 펌프 패드들(120a)은 칩 실장 영역(S1)의 제1 측부(SP1)를 따라 배치될 수 있다. 제1 접속 패드들(130a)은 펌프 패드들(120a)과 인접하도록 제1 패키지 기판(110)의 제1 측부(LP1)를 따라 배열될 수 있다. 상기 제2 인터페이스부를 구성하는 제1 패키지 기판(110)의 펌프 패드들(120b)은 칩 실장 영역(S1)의 제2 측부(SP2)를 따라 배치될 수 있다. 제1 접속 패드들(130b)은 펌프 패드들(120b)과 인접하도록 제1 패키지 기판(110)의 제2 측부(LP1)를 따라 배열될 수 있다. 상기 제3 인터페이스부를 구성하는 제1 패키지 기판(110)의 펌프 패드들(120c)은 칩 실장 영역(S1)의 제3 측부(SP3)를 따라 배치될 수 있다. 제1 접속 패드들(130c)은 펌프 패드들(120c)과 인접하도록 제1 패키지 기판(110)의 제3 측부(LP3)를 따라 배열될 수 있다. 상기 제4 인터페이스부를 구성하는 제1 패키지 기판(110)의 펌프 패드들(120d)은 칩 실장 영역(S1)의 제4 측부(SP4)를 따라 배치될 수 있다. 제1 접속 패드들(130d)은 펌프 패드들(120d)과 인접하도록 제1 패키지 기판(110)의 제4 측부(LP4)를 따라 배열될 수 있다.
따라서, 상기 제1 내지 제4 인터페이스부들 및 상기 제1 접속 패드들) 사이의 연결 배선 경로들을 짧고 단순화함으로써 배선 연결들이 서로 꼬이는 현상을 방지할 수 있다.
도 25는 예시적인 실시예들에 따른 적층형 반도체 패키지를 포함하는 메모리 카드를 나타내는 블럭도이다.
도 25를 참조하면, 메모리 카드(500) 내에서 제어기(510)와 메모리(520)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(510)에서 명령을 내리면, 메모리(520)는 데이터를 전송할 수 있다.
제어기(5100) 및/또는 메모리(5200)는 예시적인 실시예들 중 어느 하나에 따른 적층형 반도체 패키지를 포함할 수 있다. 메모리(520)는 메모리 어레이(도시되지 않음) 또는 메모리 어레이 뱅크(도시되지 않음)를 포함할 수 있다.
이러한 카드(500)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multimedia card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 26은 예시적인 실시예들에 따른 적층형 반도체 패키지를 포함하는 전자 시스템을 나타내는 블럭도이다.
도 26을 참조하면, 전자 시스템(1000)은 제어기(1100), 입/출력 장치(1200), 메모리(1300) 및 인터페이스(1400)를 포함할 수 있다. 상기 전자 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
여기서, 상기 제어기(1100)는 프로그램을 실행하고, 전자 시스템(1000)을 제어하는 역할을 할 수 있다. 상기 제어기(1100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 또한, 상기 입/출력 장치(8200)는 전자 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다.
또한, 상기 전자 시스템(1000)은 입/출력 장치(1200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 상기 입/출력 장치(1200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 상기 메모리(8300)는 제어기(8100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(1100)에서 처리된 데이터를 저장할 수 있다. 제어기(1100) 및 메모리(1300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 스택 패키지 장치를 포함할 있다. 또한, 상기 인터페이스(1400)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 상기 제어기(1100), 입/출력 장치(1200), 메모리(1300) 및 인터페이스(1400)는 버스(1500)를 통하여 서로 통신할 수 있다.
예를 들어, 이러한 전자시스템(8000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션([0089] navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전제품(household appliances)에 이용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 11, 12: 적층형 반도체 패키지
100: 제1 반도체 패키지 110: 제1 패키지 기판
120: 범프 패드 130: 제1 접속 패드
150: 제1 반도체 칩 170: 솔더 범프
160: 제1 칩 패드 200: 제2 반도체 패키지
210: 제2 패키지 기판 220: 기판 패드
222: 제1 연결 기판 패드 224: 제2 연결 기판 패드
230: 제2 접속 패드 242: 제1 연결 배선
244: 제2 연결 배선
250A, 250B, 252A, 252B, 254A, 254B, 256A, 256B: 서브 반도체 칩
260: 제2 칩 패드 262: 제1 연결 메모리 패드
264: 제2 연결 메모리 패드 270: 와이어
280: 몰딩 부재 300: 제1 솔더 볼
310: 제2 솔더 볼

Claims (10)

  1. 제1 패키지 기판 및 상기 제1 패키지 기판 상에 실장되며 제1 내지 제4 측부들을 따라 배열된 제1 칩 패드들을 갖는 제1 반도체 칩을 포함하는 제1 반도체 패키지; 및
    상기 제1 반도체 패키지 상에 배치되며, 제2 패키지 기판 및 상기 제2 패키지 기판 상에 실장되고 상기 제2 패키지 기판의 제1 측부의 연장 방향을 따라 나란히 배열되며 일측부를 따라 배열된 제2 칩 패드들을 각각 갖는 제1 및 제2 서브 반도체 칩들, 상기 제2 패키지 기판의 상기 제1 측부와 반대하는 제2 측부의 연장 방향을 따라 나란히 배열되며 일측부를 따라 배열된 제2 칩 패드들을 각각 갖는 제3 및 제4 서브 반도체 칩들, 상기 제2 패키지 기판의 상기 제1 측부와 인접한 제3 측부의 연장 방향을 따라 나란히 배열되며 일측부를 따라 배열된 제2 칩 패드들을 각각 갖는 제5 및 제6 서브 반도체 칩들, 및 상기 제2 패키지 기판의 상기 제1 측부와 인접하고 상기 제3 측부와 반대하는 제4 측부의 연장 방향을 따라 나란히 배열되며 일측부를 따라 배열된 제2 칩 패드들을 각각 갖는 제7 및 제8 서브 반도체 칩들을 포함하는 제2 반도체 패키지를 포함하고,
    상기 제2 패키지 기판은 상기 제2 칩 패드들과 전기적으로 연결되며 상기 제2 칩 패드들과 인접하도록 상기 제1 내지 제4 측부들을 따라 배열된 제2 접속 패드들을 가지고,
    상기 제1 패키지 기판은 상기 제1 칩 패드들과 전기적으로 연결되며 상기 제2 접속 패드들과 대응하도록 상기 제1 패키지 기판의 제1 내지 제4 측부들을 따라 배열된 제1 접속 패드들을 갖고,
    상기 제1 서브 반도체 칩 상에 상기 제6 서브 반도체 칩이 서로 교차하도록 적층되되, 상기 제1 서브 반도체 칩의 상기 제2 칩 패드들은 상기 제1 측부와 인접하도록 배열되고 상기 제6 서브 반도체 칩의 상기 제2 칩 패드들은 상기 제3 측부와 인접하도록 배열되고,
    상기 제2 서브 반도체 칩 상에 상기 제8 서브 반도체 칩이 서로 교차하도록 적층되되, 상기 제2 서브 반도체 칩의 상기 제2 칩 패드들은 상기 제1 측부와 인접하도록 배열되고 상기 제8 서브 반도체 칩의 상기 제2 칩 패드들은 상기 제4 측부와 인접하도록 배열되고,
    상기 제3 서브 반도체 칩 상에 상기 제5 서브 반도체 칩이 서로 교차하도록 적층되되, 상기 제3 서브 반도체 칩의 상기 제2 칩 패드들은 상기 제2 측부와 인접하도록 배열되고 상기 제5 서브 반도체 칩의 상기 제2 칩 패드들은 상기 제3 측부와 인접하도록 배열되고,
    상기 제4 서브 반도체 칩 상에 상기 제7 서브 반도체 칩이 서로 교차하도록 적층되되, 상기 제4 서브 반도체 칩의 상기 제2 칩 패드들은 상기 제2 측부와 인접하도록 배열되고 상기 제7 서브 반도체 칩의 상기 제2 칩 패드들은 상기 제4 측부와 인접하도록 배열되고,
    상기 제1 및 제2 서브 반도체 칩들은 서로 전기적으로 연결되어 하나의 제1 메모리 칩을 구성하고, 상기 제3 및 제4 서브 반도체 칩들은 서로 전기적으로 연결되어 하나의 제2 메모리 칩을 구성하고, 상기 제5 및 제6 서브 반도체 칩들은 서로 전기적으로 연결되어 하나의 제3 메모리 칩을 구성하고 상기 제7 및 제8 서브 반도체 칩들은 서로 전기적으로 연결되어 하나의 제4 메모리 칩을 구성하는 적층형 반도체 패키지.
  2. 삭제
  3. 제 1 항에 있어서, 상기 제1 반도체 칩은 로직 칩인 적층형 반도체 패키지.
  4. 제 1 항에 있어서, 상기 제2 패키지 기판은 상기 제1 서브 반도체 칩의 제2 칩 패드와 상기 제2 서브 반도체 칩의 제2 칩 패드를 서로 전기적으로 연결시키는 적어도 하나의 연결 배선을 포함하는 적층형 반도체 패키지.
  5. 제 1 항에 있어서, 상기 제1 서브 반도체 칩 및 상기 제2 서브 반도체 칩의 상기 제2 칩 패드들은 데이터 메모리 패드 및 커맨드/어드레스 메모리 패드를 포함하고,
    상기 제1 반도체 칩의 상기 제1 칩 패드들은 데이터 로직 패드 및 커맨드/어드레스 로직 패드를 포함하는 적층형 반도체 패키지.
  6. 제 5 항에 있어서, 상기 제1 패키지 기판의 상기 제1 접속 패드들은 상기 데이터 로직 패드에 전기적으로 연결된 제1 데이터 접속 패드 및 상기 커맨드/어드레스 로직 패드에 전기적으로 연결된 제1 커맨드/어드레스 접속 패드를 포함하고,
    상기 제2 패키지 기판의 상기 제2 접속 패드들은 상기 데이터 메모리 패드와 전기적으로 연결된 제2 데이터 접속 패드 및 상기 커맨드/어드레스 메모리 패드와 전기적으로 연결된 제2 커맨드/어드레스 접속 패드를 포함하는 적층형 반도체 패키지.
  7. 제 1 항에 있어서, 상기 제1 접속 패드들은 상기 제1 패키지 기판의 상부면 상에 배치되고, 상기 제2 접속 패드들은 상기 제1 패키지 기판의 상부면과 대향하는 상기 제2 패키지 기판의 하부면 상에 배치되는 적층형 반도체 패키지.
  8. 제 1 항에 있어서, 상기 제1 패키지 기판의 상기 제1 접속 패드 및 상기 제2 패키지 기판들의 상기 제2 접속 패드 사이에 배치되어 상기 제1 반도체 칩 및 상기 제1 및 제2 서브 반도체 칩들을 전기적으로 연결시키는 도전성 연결 부재를 더 포함하는 적층형 반도체 패키지.
  9. 삭제
  10. 삭제
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