KR102573307B1 - 반도체 패키지 - Google Patents

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    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
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    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
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    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
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Abstract

본 발명에 따른 적층 반도체 패키지는, 상면 및 하면에 각각 복수의 상면 연결 패드 및 복수의 하면 연결 패드가 배치되고 복수의 신호 배선 및 적어도 하나의 전원 배선을 가지는 패키지 베이스 기판, 및 패키지 베이스 기판 상에 순차적으로 적층되어 복수의 상면 연결 패드와 전기적으로 연결되며 최하단의 제1 반도체 칩 및 차하단의 제2 반도체 칩을 포함하는 복수의 반도체 칩을 포함하며, 복수의 신호 배선은, 제1 반도체 칩의 가장자리 중 제2 반도체 칩과 수직 방향으로 중첩되는 제1 에지와 중첩되는 패키지 베이스 기판의 부분으로부터 이격되어 배치된다.

Description

반도체 패키지{Semiconductor packages}
본 발명은 반도체 패키지에 관한 것으로, 구체적으로는 적층된 복수의 반도체 칩을 포함하는 적층 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화되고 있으며 이에 따라 전자기기의 핵심 부품인 반도체 소자의 고집적화 및 대용량화가 요구되고 있으나, 반도체 소자의 고집적화에 한계가 도달하고 있다. 이에 따라 대용량화를 달성하기 위하여 복수의 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.
또한, 반도체 소자의 대용량화에 대한 요구가 더욱 높아짐에 따라, 반도체 패키지가 포함하는 복수의 반도체 칩을 적층한 적층 반도체 패키지가 개발되고 있다.
본 발명의 기술적 과제는, 복수의 반도체 칩이 적층되는 패키지 베이스 기판에 발생하는 불량을 방지하여, 신뢰성이 향상된 적층 반도체 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 적층 반도체 패키지를 제공한다.
본 발명에 따른 적층 반도체 패키지는, 상면 및 하면에 각각 복수의 상면 연결 패드 및 복수의 하면 연결 패드가 배치되고, 복수의 신호 배선 및 적어도 하나의 전원 배선을 가지는 패키지 베이스 기판; 및 상기 패키지 베이스 기판 상에 순차적으로 적층되어 상기 복수의 상면 연결 패드와 전기적으로 연결되며, 최하단의 제1 반도체 칩 및 차하단의 제2 반도체 칩을 포함하는 복수의 반도체 칩;을 포함하며, 상기 복수의 신호 배선은, 상기 제1 반도체 칩의 가장자리 중, 상기 제2 반도체 칩과 수직 방향으로 중첩되는 제1 에지와 중첩되는 상기 패키지 베이스 기판의 부분으로부터 이격되어 배치된다.
본 발명에 따른 적층 반도체 패키지는, 상면 레이어 및 하면 레이어를 포함하는 복수의 레이어를 가지며, 상기 복수의 레이어 중 적어도 일부개의 레이어에 배치되는 복수의 신호 배선 및 적어도 하나의 전원 배선, 및 상기 하면 레이어에 배치되며 제1 폭을 가지는 볼 랜드를 포함하는 패키지 베이스 기판; 및 상기 패키지 베이스 기판 상에 적층되며, 최하단의 제1 반도체 칩 및 차하단의 제2 반도체 칩을 포함하는 복수의 반도체 칩;을 포함하며, 상기 패키지 베이스 기판은, 상기 제1 반도체 칩의 가장자리 중, 상기 제2 반도체 칩과 수직 방향으로 중첩되는 제1 에지와 중첩되는 상기 패키지 베이스 기판의 부분으로부터 상기 제1 반도체 칩의 하측 부분으로 상기 제1 폭과 같거나 큰 제2 폭까지의 제1 영역, 및 상기 제1 반도체 칩의 하측 부분의 외측으로 상기 제2 폭까지의 제2 영역으로 이루어지는 취약 영역을 가지고, 상기 하면 레이어에서, 상기 복수의 신호 배선은 상기 제2 영역에 배치되지 않는다.
본 발명에 따른 적층 반도체 패키지는, 상면 레이어, 하면 레이어, 및 상기 상면 레이어와 상기 하면 레이어 사이의 플레인 레이어를 포함하는 복수의 레이어를 가지며, 상기 복수의 레이어 중 적어도 일부개의 레이어에 배치되는 복수의 신호 배선 및 적어도 하나의 전원 배선, 및 상기 하면 레이어에 배치되며 제1 폭을 가지는 볼 랜드를 포함하는 패키지 베이스 기판; 및 상기 패키지 베이스 기판 상에 적층되며, 최하단의 제1 반도체 칩 및 차하단의 제2 반도체 칩을 포함하는 복수의 반도체 칩;을 포함하며, 상기 패키지 베이스 기판은, 상기 제1 반도체 칩의 가장자리 중, 상기 제2 반도체 칩과 수직 방향으로 중첩되는 제1 에지와 중첩되는 상기 패키지 베이스 기판의 부분으로부터 양측으로 상기 제1 폭과 같거나 큰 제2 폭까지의 취약 영역을 가지고, 상기 하면 레이어에서, 상기 복수의 신호 배선은 상기 제1 반도체 칩의 가장자리 중 상기 제2 반도체 칩과 수직 방향으로 중첩되는 제1 에지와 중첩되는 상기 패키지 베이스 기판의 부분으로부터 양측으로 상기 제1 폭과 같거나 큰 제2 폭까지의 취약 영역과 이격되어 배치된다.
본 발명에 따른 적층 반도체 패키지는, 최하단의 반도체 칩의 가장자리 중, 상측에 다른 반도체 칩이 중첩되어 적층된 부분에 집중되는 스트레스에 기인하여 신호 배선이 손상되지 않도록 신호 배선을 배치하여, 패키지 베이스 기판에 불량이 발생하는 것을 방지할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시 예에 따른 적층 반도체 패키지를 나타내는 단면도들이고, 도 1c는 요부의 평면 배치도이다.
도 2a 및 도 2b는 각각 본 발명의 일 실시 예에 따른 적층 반도체 패키지를 나타내는 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시 예에 따른 적층 반도체 패키지를 나타내는 단면도, 및 요부의 평면 배치도이다.
도 4a 및 도 4b는 본 발명의 일 실시 예에 따른 적층 반도체 패키지를 나타내는 단면도, 및 요부의 평면 배치도이다.
도 5a 및 도 5b는 각각 본 발명의 일 실시 예에 따른 적층 반도체 패키지를 나타내는 단면도이고, 도 5c는 요부의 평면 배치도이다.
도 6a 및 도 6b는 본 발명의 일 실시 예에 따른 적층 반도체 패키지를 나타내는 단면도, 및 요부의 평면 배치도이다.
도 7a 내지 도 7c는 각각 본 발명의 일 실시 예에 따른 적층 반도체 패키지가 가지는 패키지 베이스 기판의 하면 레이어의 평면 레이아웃이다.
도 8a 내지 도 8c는 각각 본 발명의 일 실시 예에 따른 적층 반도체 패키지가 가지는 패키지 베이스 기판의 중간 레이어 또는 상면 레이어의 평면 레이아웃이다.
도 9a는 본 발명의 일 실시 예에 따른 적층 반도체 패키지가 가지는 패키지 베이스 기판의 플레인 레이어의 평면 레이아웃이고, 도 9b는 패키지 베이스 기판의 중간 레이어 또는 상면 레이어의 평면 레이아웃이다.
도 10a는 본 발명의 일 실시 예에 따른 적층 반도체 패키지를 나타내는 단면도, 및 요부의 평면 배치도이고, 도 10b는 적층 반도체 패키지가 가지는 패키지 베이스 기판의 하면 레이어의 평면 레이아웃이다.
도 1a 및 도 1b는 본 발명의 일 실시 예에 따른 적층 반도체 패키지를 나타내는 단면도들이고, 도 1c는 요부의 평면 배치도이다. 구체적으로 도 1a은 X-Y 면을 따라서 절단한 단면도이고, 도 1b는 Y-Z 면을 따라서 절단한 단면도들이다.
도 1a 내지 도 1c를 함께 참조하면, 적층 반도체 패키지(1)는 패키지 베이스 기판(10), 및 복수의 반도체 칩(100)을 포함한다.
패키지 베이스 기판(10)은 예를 들면, 인쇄회로기판(Printed circuit Board)일 수 있다. 예를 들면, 패키지 베이스 기판(10)은 앙면 인쇄회로기판(double-sided Printed circuit Board)일 수 있다. 패키지 베이스 기판(10)이 양면 인쇄회로기판인 경우, 패키지 베이스 기판(10)의 하면 및 상면에는, 각각 하면 레이어(LB)와 상면 레이어(LT)가 배치될 수 있다. 패키지 베이스 기판(10)은 적어도 하나의 베이스층(12), 상면과 하면에 각각 배치되는 복수의 상면 연결 패드(14a) 및 복수의 하면 연결 패드(14b)를 포함할 수 있다. 일부 실시 예에서, 패키지 베이스 기판(10)은 적층된 복수의 베이스층(12)을 포함할 수 있다.
예를 들면, 패키지 베이스 기판(10)은 멀티 레이어 인쇄회로기판(multi-layer Printed circuit Board)일 수 있다. 패키지 베이스 기판(10)이 멀티 레이어 인쇄회로기판인 경우, 패키지 베이스 기판(10)의 하면 및 상면에는, 각각 하면 레이어(LB)와 상면 레이어(LT)가 배치되고, 패키지 베이스 기판(10)의 내부에는 중간 레이어(LM) 및/또는 플레인 레이어(LP)가 배치될 수 있다. 플레인 레이어(LP)는 중간 레이어(LM)의 한 종류일 수 있으나, 본 명세서에서는 플레인 레이어(LP)와 중간 레이어(LM)를 구분하여 설명하도록 한다.
일부 실시 예에서, 패키지 베이스 기판(10)은 상면 및 하면에 상면 솔더 레지스트층(16a) 및 하면 솔더 레지스트층(16b)이 배치될 수 있다. 복수의 상면 연결 패드(14a) 각각의 적어도 일부분은 상면 솔더 레지스트층(16a)에 의하여 덮이지 않고 패키지 베이스 기판(10)의 상면에 노출될 수 있다. 복수의 하면 연결 패드(14b) 각각의 적어도 일부분은 하면 솔더 레지스트층(16b)에 의하여 덮이지 않고 패키지 베이스 기판(10)의 하면에 노출될 수 있다.
일부 실시 예에서, 복수의 상면 연결 패드(14a) 및 복수의 하면 연결 패드(14b) 각각의 가장자리에 인접하는 일부분은 상면 솔더 레지스트층(16a) 및 하면 솔더 레지스트층(16b)에 의하여 덮이고, 나머지 부분은 덮이지 않고 노출될 수 있다.
복수의 하면 연결 패드(14b) 각각은 제1 폭(W1)을 가질 수 있다. 복수의 하면 연결 패드(14b)에는 복수의 외부 연결 단자(50)가 부착될 수 있다. 복수의 외부 연결 단자(50)는 예를 들면, 솔더볼 또는 범프일 수 있다. 복수의 외부 연결 단자(50)는 적층 반도체 패키지(1)와 전자 장치를 전기적으로 연결할 수 있다. 복수의 하면 연결 패드(14b)에는 복수의 외부 연결 단자(50)가 부착되므로, 하면 연결 패드(14b)는 볼 랜드(ball land)라고도 호칭할 수 있다.
일부 실시 예에서, 패키지 베이스 기판(10)은 상면 솔더 레지스트층(16a) 및 하면 솔더 레지스트층(16b)을 포함하지 않을 수 있다. 일부 실시 예에서, 복수의 상면 연결 패드(14a) 및 복수의 하면 연결 패드(14b)는 적어도 하나의 베이스 기판(12) 내에 매립되어, 복수의 상면 연결 패드(14a) 및 복수의 하면 연결 패드(14b)의 표면과 적어도 하나의 베이스 기판(12)의 상면 및 하면은 동일 평면(co-planar)을 이룰 수 있다.
일부 실시 예에서, 적어도 하나의 베이스층(12)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 적어도 하나의 베이스층(12)은 FR4(Flame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
패키지 베이스 기판(10) 내에는 복수의 상면 연결 패드(14a) 및 복수의 하면 연결 패드(14b)를 연결하도록, 적어도 하나의 베이스층(12) 각각의 사이에 배치되는 내부 배선(도시 생략) 및 적어도 하나의 베이스층(12)을 관통하는 도전 비아(도시 생략)이 배치될 수 있다. 일부 실시 예에서, 패키지 베이스 기판(10)의 상면 및/또는 하면에는 복수의 상면 연결 패드(14a) 및/또는 복수의 하면 연결 패드(14b)과 상기 도전 비아를 연결하는 배선 패턴이 더 배치될 수 있다.
복수의 상면 연결 패드(14a). 복수의 하면 연결 패드(14b), 상기 내부 배선 및/또는 상기 배선 패턴은 예를 들면, ED(electrolytically deposited) 구리 호일(copper foil), RA(rolled-annealed) 구리 호일, 스테인리스 스틸 호일(stainless steel foil), 알루미늄 호일(aluminum foil), 최극박 구리 호일(ultra-thin copper foils), 스퍼터된 구리(sputtered copper), 구리 합금(copper alloys) 등으로 이루어질 수 있다. 상기 도전 비아는 예를 들면, 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다. 상기 배선 패턴은 하면 레이어(LB) 또는 상면 레이어(LT)를 구성할 수 있고, 상기 내부 배선은 중간 레이어(LM) 또는 플레인 레이언(LP)를 구성할 수 있다. 상기 배선 패턴과 상기 내부 배선을 함께 배선 라인이라 호칭할 수 있다. 상기 배선 라인은 신호 배선(도 7a의 SLB, 도 8a의 SL, 도 9b의 SLa) 및 전원 배선(도 7b의 PGB, 도 8b의 PG)을 포함할 수 있다.
복수의 반도체 칩(100)은 패키지 베이스 기판(10) 상에 수직 방향(Z 방향)을 따라서 순차적으로 적층될 수 있다. 복수의 반도체 칩(100)은 수평 방향(예를 들면, -X 방향)을 따라서 대체로 일정한 간격을 가지도록 계단 형상으로 적층될 수 있다.
반도체 칩(100)은 반도체 기판을 포함할 수 있다. 상기 반도체 기판은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 상기 반도체 기판은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 상기 반도체 기판은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 상기 반도체 기판은 BOX 층(buried oxide layer)을 포함할 수 있다. 상기 반도체 기판은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well)을 포함할 수 있다. 상기 반도체 기판은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다. 상기 반도체 기판은 활성면과 상기 활성면에 반대되는 비활성면을 가질 수 있다.
반도체 칩(100)은 상기 활성면에 다양한 종류의 복수의 개별 소자 (individual devices)를 포함하는 반도체 소자가 형성될 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 사이 반도체 기판의 상기 도전 영역에 전기적으로 연결될 수 있다. 상기 반도체 소자는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 상기 반도체 기판의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
반도체 칩(100)은 예를 들면, 메모리 반도체 칩일 수 있다. 상기 메모리 반도체 칩은 예를 들면, 플래시 메모리(Flash Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(ResistiveRandom Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다. 상기 플래시 메모리는, 예를 들면 브이낸드(V-NAND) 플래시 메모리일 수 있다. 일부 실시 예에서, 반도체 칩(100)은 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩일 수 있다.
복수의 반도체 칩(100) 각각은 상기 활성면 상에 배치되는 복수의 칩 패드(110)를 포함할 수 있다. 복수의 반도체 칩(100) 각각은 상기 활성면이 상측, 즉 패키지 베이스 기판(10)에 대한 반대 방향을 향하도록 패키지 베이스 기판(10) 상에 적층될 수 있다. 복수의 칩 패드(110)와 복수의 상면 연결 패드(14a) 사이에는 복수의 본딩 와이어(120)가 부착될 수 있다. 반도체 칩(100)은 복수의 본딩 와이어(120)를 통하여 패키지 베이스 기판(100)과 전기적으로 연결될 수 있다.
일부 실시 예에서, 복수의 본딩 와이어(120)는 최상단의 반도체 칩(100)의 복수의 칩 패드(110)로부터 최하단의 반도체 칩(100)의 복수의 칩 패드(110)까지 복수의 반도체 칩(100) 각각의 복수의 칩 패드(110)와 순차적으로 연결된 후, 복수의 상면 연결 패드(14a)와 연결될 수 있다. 다른 일부 실시 예에서, 복수의 본딩 와이어(120)는 복수의 반도체 칩(100) 각각의 복수의 칩 패드(110)와 복수의 상면 연결 패드(14a) 사이를 각각 연결될 수 있다.
복수의 반도체 칩(100)은 그 하면에 부착된 다이 접착 필름(130)을 사이에 가지며 그 하부의 구조물 상에 부착될 수 있다. 예를 들면, 복수의 반도체 칩(100) 중 최하단의 상부 반도체 칩(100)은 다이 접착 필름(130)을 사이에 가지며 패키지 베이스 기판(10) 상에 부착될 수 있고, 나머지 반도체 칩(100)은 다이 접착 필름(130)을 사이에 가지며, 하측의 다른 반도체 칩(100) 상에 부착될 수 있다.
다이 접착 필름(130)은 예를 들면, 무기질 접착제 또는 고분자 접착제로 이루어질 수 있다. 상기 고분자 접착제는, 예를 들면, 열경화성 수지(Thermosetting Polymer) 또는 열가소성 수지(Thermoplastic Polymer)로 이루어질 수 있다. 상기 열경화성 수지의 경우 모노머(Monomer)가 가열 성형된 후 삼차원 망상 구조(Cross-link Structure)를 가지며 재가열하여도 연화되지 않는다. 이와 달리 상기 열가소성 수지의 경우 가열에 의해서 가소성을 나타내는 수지로서 선형 고분자(Linear Polymer)의 구조를 갖는다. 또한, 상기 고분자 접착제는 이 두 가지 성분을 혼합시켜 만든 하이브리드(Hybrid)형으로 이루어질 수도 있다.
일부 실시 예에서, 패키지 베이스 기판(10) 상, 또는 복수의 반도체 칩(100) 중 최상단의 반도체 칩(100) 상에는 컨트롤러 칩을 더 포함할 수 있다.
상기 컨트롤러 칩 내부에는 제어부가 내장되어 있을 수 있다. 상기 제어부는 복수의 반도체 칩(100)에 저장된 데이터에 대한 액세스를 제어할 수 있다. 즉, 상기 제어부는 외부 호스트의 제어 명령에 따라 복수의 반도체 칩(100), 예컨대 플래시 메모리 등의 쓰기/읽기 동작을 제어할 수 있다. 일부 실시 예에서, 상기 제어부는 주문형 반도체(application specific integrated circuit, ASIC)와 같은 별도의 제어 반도체 칩으로 구성될 수 있다. 상기 제어부는 상기 비휘발성 메모리 반도체 칩을 위하여, 웨어 레벨링(wear leveling), 가비지 콜렉션(Garbage Collection), 불량 블록 관리(bad block management) 및 에러 보정 부호(ECC, Error Correcting Code)를 수행할 수 있다.
패키지 베이스 기판(10) 상에는 패키지 베이스 기판(10)의 상면을 덮고, 복수의 반도체 칩(100) 및 복수의 본딩 와이어(120)를 감싸는 몰드층(300)이 배치될 수 있다. 몰드층(300)은 예를 들면, EMC로 이루어질 수 있다.
복수의 반도체 칩(100)은 최하단의 제1 반도체 칩(100BM)과 제1 반도체 칩(100BM) 상에 적층되는 차하단의 제2 반도체 칩(100BN)을 포함한다. 복수의 반도체 칩(100) 중 평면(X-Y 면) 상에서, 최하단의 제1 반도체 칩(100BM)의 가장자리(edge)는 제1 에지(EDW)와 제2 에지(EDN)로 이루어질 수 있다. 제1 에지(EDW)는, 제1 반도체 칩(100BM)의 가장자리 중 수직 방향(Z 방향)으로 제2 반도체 칩(100BN)과 중첩되는 부분이고, 제2 에지(EDN)은 제1 반도체 칩(100BM)의 가장자리 중 수직 방향(Z 방향)으로 그 상측에 제2 반도체 칩(100BN)과 중첩되지 않는 부분을 의미한다. 즉, 제1 반도체 칩(100BM)의 제1 에지(EDW) 상에는 제2 반도체 칩(100BN)의 가장자리 또는 내측 부분이 배치되고, 제1 반도체 칩(100BM)의 제2 에지(EDW) 상에는 제2 반도체 칩(100BN)의 가장자리 또는 내측 부분이 배치되지 않는다. 도 1c에는 구분이 편의를 위하여, 제1 에지(EDW)는 굵은 실선으로 도시하고, 제2 에지(EDN)은 가는 실선으로 도시하였다.
예를 들면, 제1 반도체 칩(100BM)의 4개의 에지 중에서, 1개의 에지의 전부와 다른 2개의 에지의 일부분이 제1 에지(EDW)이고, 상기 다른 2개의 에지의 나머지 부분과 또 다른 1개의 에지의 전부가 제2 에지(EDN)일 수 있다.
제1 에지(EDW)는 취약 에지(weak edge)라고 호칭하고, 제2 에지(EDN)은 비취약 에지(non-weak edge)라 호칭할 수 있다.
제1 에지(EDW)와 수직 방향(Z 방향)으로 중첩되는 패키지 베이스 기판(10)의 부분으로부터 평면 방향(X-Y 방향)으로 제2 폭(W2)까지의 부분은 취약 영역(WKR)일 수 있다. 즉, 취약 영역(WKR)의 폭은 제2 폭(W2)의 2배일 수 있다. 예를 들면, 제2 폭(W2)은 제1 폭(W1)과 같거나 큰 값을 가질 수 있다. 예를 들면, 제2 폭(W2)은 제1 폭(W1)의 1배 내지 2배일 수 있다. 일부 실시 예에서, 제2 폭(W2)과 제1 폭(W1)은 동일한 값을 가질 수 있다. 다른 일부 실시 예에서, 제2 폭(W2)은 제1 폭(W1)보다 2배의 값을 가질 수 있다. 즉, 취약 영역(WKR)의 폭은 제1 폭(W1)의 2배 내지 4배일 수 있다.
일부 실시 예에서, 패키지 베이스 기판(10)은 취약 영역(WKR)에 배치되는 신호 배선(도 7a의 SLB 또는 도 8a의 SL)을 가지지 않을 수 있다. 다른 일부 실시 예에서, 패키지 베이스 기판(10)은 하면 레이어(LB), 중간 레이어(LM), 상면 레이어(LT) 중 일부 레이어에서는 취약 영역(WKR)에 배치되는 신호 배선(SL)을 가지지 않고, 나머지 레이어에서는 적어도 일부분이 취약 영역(WKR)에 배치되는 신호 배선(도 9b의 SLa)을 가질 수 있다. 적어도 일부분이 취약 영역(WKR)에 배치되는 신호 배선(SLa)을 횡단(across) 신호 배선이라 호칭할 수 있다. 일부 실시 예에서, 패키지 베이스 기판(10)은 취약 영역(WKR)에 배치되는 전원 배선(도 7b의 PGB 또는 도 8b의 PG)을 가질 수 있다.
취약 영역(WKR), 및 신호 배선(SLB, SL, SLa)과 전원 배선(PGB, PG)에 대해서는 도 8a 내지 도 9b를 통하여 자세히 설명하도록 한다. 신호 배선(SLB, SL, SLa)은 복수의 반도체 칩(100)에 데이터 신호의 입/출력, 클럭 신호의 입력, 제어 신호의 입력 등에 사용될 수 있고, 전원 배선(PGB, PG)은 복수의 반도체 칩(100)의 동작을 위한 전력, 또는 그라운드를 제공할 수 있다.
도 2a 및 도 2b는 각각 본 발명의 일 실시 예에 따른 적층 반도체 패키지를 나타내는 단면도이다. 도 2a 내지 도 2c에 대한 설명 중 도 1a 내지 도 1c와 중복되는 내용은 생략될 수 있다.
도 2a를 참조하면, 적층 반도체 패키지(1a)는 패키지 베이스 기판(10), 및 복수의 반도체 칩(100)을 포함한다.
복수의 반도체 칩(100)은 패키지 베이스 기판(10) 상에서 수직 방향(Z 방향)을 따라서 순차적으로 적층될 수 있다. 복수의 반도체 칩(100)은 수평 방향(예를 들면, X 방향과 -X 방향)을 따라서 대체로 일정한 간격을 가지도록 계단 형상으로 적층될 수 있다. 구체적으로, 적층 반도체 패키지(1a)는 패키지 베이스 기판(10) 상에서 복수의 반도체 칩(100) 중 일부개가 -X 방향을 따라서 대체로 일정한 간격을 가지도록 계단 형상으로 적층되다가, 그 상측에서 다른 일부개가 X 방향을 따라서 대체로 일정한 간격을 가지도록 계단 형상으로 적층될 수 있다.
별도로 도시하지는 않았으나, 복수의 반도체 칩(100)은 패키지 베이스 기판(10) 상에서 서로 다른 일부개가 각각 -X 방향과 X 방향을 따라서 대체로 일정한 간격을 가지도록 2번 이상 번갈아서 계단 형상으로 적층될 수 있다.
도 2b를 참조하면, 적층 반도체 패키지(1b)는 패키지 베이스 기판(10), 및 복수의 반도체 칩(100)을 포함한다.
복수의 반도체 칩(100)은 패키지 베이스 기판(10) 상에서 수직 방향(Z 방향)을 따라서 순차적으로 적층될 수 있다. 복수의 반도체 칩(100)은 수평 방향(예를 들면, -X 방향)을 따라서 대체로 일정한 간격을 가지도록 계단 형상으로 적층될 수 있다. 구체적으로, 적층 반도체 패키지(1b)는 패키지 베이스 기판(10) 상에서 복수의 반도체 칩(100) 중 일부개가 -X 방향을 따라서 대체로 일정한 간격을 가지도록 계단 형상으로 적층되다가, 그 상측에서 복수의 반도체 칩(100) 중 다른 일부개가 복수의 반도체 칩(100) 중 상기 일부개 상에서 오버행되도록, 다시 -X 방향을 따라서 대체로 일정한 간격을 가지도록 계단 형상으로 적층될 수 있다.
일부 실시 예에서, 복수의 반도체 칩(100) 중 상기 일부개와 상기 일부개 상에 적층되는 상기 다른 일부개의 중 최하단의 반도체 칩(100)의 사이에는 두꺼운(thick) 다이 접착 필름(132)이 배치될 수 있다. 두꺼운 다이 접착 필름(132)의 두께는 다이 접착 필름(130)의 두께보다 큰 값을 가질 수 있다.
별도로 도시하지는 않았으나, 복수의 반도체 칩(100)은 패키지 베이스 기판(10) 상에서 서로 다른 일부개가 각각 -X 방향을 따라서 대체로 일정한 간격을 가지도록 3번 이상 번갈아서 계단 형상으로 적층될 수 있다.
도 2a 및 도 2b에 각각 보인 적층 반도체 패키지(1a, 1b)의 요부, 즉 적층 반도체 패키지(1a, 1b)의 패키지 베이스 기판(10) 및 복수의 반도체 칩(100) 중 하측 일부개의 평면 배치도는 도 1c와 실질적으로 동일한 바, 별도의 도시는 생략한다.
구체적으로, 도 2a 및 도 2b에 각각 보인 적층 반도체 패키지(1a, 1b)가 가지는 복수의 반도체 칩(100)은 최하단의 제1 반도체 칩(100BM)과 제1 반도체 칩(100BM) 상에 적층되는 차하단의 제2 반도체 칩(100BN)을 포함하며, 복수의 반도체 칩(100) 중 상측 일부개가 적층되는 계단 형상에 변화가 생기는 경우에도, 복수의 반도체 칩(100) 중 최하단의 제1 반도체 칩(100BM)의 제1 에지(EDW)와 제2 에지(EDN)은 제1 반도체 칩(100BM) 상에 제2 반도체 칩(100BN)이 적층되는 형상이 동일한 바, 도 1c에 보인 것과 동일하게, 제1 반도체 칩(100BM)의 4개의 에지 중에서, 1개의 에지의 전부와 다른 2개의 에지의 일부분이 제1 에지(EDW)이고, 상기 다른 2개의 에지의 나머지 부분과 또 다른 1개의 에지의 전부가 제2 에지(EDN)일 수 있다.
따라서, 도 1c에 보인 취약 영역(WKR)은, 복수의 반도체 칩(100) 중 최하단의 제1 반도체 칩(100BM)과 차하단의 제2 반도체 칩(100BN)의 적층 형상에 의하여 결정되며, 그 상측에 적층되는 다른 반도체 칩(100)의 적층 형상은 취약 영역(WKR)의 결정에 영향을 주지 않을 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시 예에 따른 적층 반도체 패키지를 나타내는 단면도, 및 요부의 평면 배치도이다.
도 3a 및 도 3b를 함께 참조하면, 적층 반도체 패키지(1c)는 패키지 베이스 기판(10), 및 복수의 반도체 칩(100)을 포함한다. 복수의 반도체 칩(100)은 패키지 베이스 기판(10) 상에서 수직 방향(Z 방향)을 따라서 순차적으로 적층될 수 있다. 복수의 반도체 칩(100)은 수평 방향(예를 들면, X 방향과 -X 방향)을 따라서 대체로 일정한 간격을 가지도록 교번적으로 쉬프트(shift)되며 적층될 수 있다. 구체적으로, 적층 반도체 패키지(1a)는 패키지 베이스 기판(10) 상에서 -X 방향 및 X 방향을 따라서 교번적으로 대체로 일정한 간격을 가지며 수직 방향(Z 방향)을 따라서 적층될 수 있다.
복수의 반도체 칩(100)은 최하단의 제1 반도체 칩(100BM)과 제1 반도체 칩(100BM) 상에 적층되는 차하단의 제2 반도체 칩(100BN)을 포함한다. 복수의 반도체 칩(100) 중 평면(X-Y 면) 상에서, 최하단의 제1 반도체 칩(100BM)의 가장자리(edge)는 제1 에지(EDW)와 제2 에지(EDN)로 이루어질 수 있다. 제1 에지(EDW)는, 제1 반도체 칩(100BM)의 가장자리 중 수직 방향(Z 방향)으로 제2 반도체 칩(100BN)과 중첩되는 부분이고, 제2 에지(EDN)은 제1 반도체 칩(100BM)의 가장자리 중 수직 방향(Z 방향)으로 그 상측에 제2 반도체 칩(100BN)과 중첩되지 않는 부분을 의미한다. 즉, 제1 반도체 칩(100BM)의 제1 에지(EDW) 상에는 제2 반도체 칩(100BN)의 가장자리 또는 내측 부분이 배치되고, 제1 반도체 칩(100BM)의 제2 에지(EDW) 상에는 제2 반도체 칩(100BN)의 가장자리 또는 내측 부분이 배치되지 않는다.
예를 들면, 제1 반도체 칩(100BM)의 4개의 에지 중에서, 1개의 에지의 전부와 다른 2개의 에지의 일부분이 제1 에지(EDW)이고, 상기 다른 2개의 에지의 나머지 부분과 또 다른 1개의 에지의 전부가 제2 에지(EDN)일 수 있다.
제1 에지(EDW)와 수직 방향(Z 방향)으로 중첩되는 패키지 베이스 기판(10)의 부분으로부터 평면 방향(X-Y 방향)으로 제2 폭(W2)까지의 부분은 취약 영역(WKR)일 수 있다. 예를 들면, 제2 폭(W2)은 제1 폭(W1)과 같거나 큰 값을 가질 수 있다. 일부 실시 예에서, 제2 폭(W2)과 제1 폭(W1)은 동일한 값을 가질 수 있다. 다른 일부 실시 예에서, 제2 폭(W2)은 제1 폭(W1)보다 2배의 값을 가질 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시 예에 따른 적층 반도체 패키지를 나타내는 단면도, 및 요부의 평면 배치도이다.
도 4a 및 도 4b를 함께 참조하면, 적층 반도체 패키지(2)는 패키지 베이스 기판(10), 및 복수의 반도체 칩(100)을 포함한다. 복수의 반도체 칩(100)은 패키지 베이스 기판(10) 상에서 수직 방향(Z 방향)을 따라서 순차적으로 적층될 수 있다. 복수의 반도체 칩(100)은 수평 방향(예를 들면, X-Y 방향)을 따라서 대체로 일정한 간격을 가지도록 계단 형상으로 적층될 수 있다. 구체적으로, 적층 반도체 패키지(2)는 패키지 베이스 기판(10) 상에서 복수의 반도체 칩(100) 각각의 에지에 대하여 사선 방향을 따라서 -X 방향 및 -Y 방향 각각에 대하여 대체로 일정한 간격을 가지도록 계단 형상으로 수직 방향(Z 방향)을 따라서 적층될 수 있다.
복수의 반도체 칩(100)은 최하단의 제1 반도체 칩(100BM)과 제1 반도체 칩(100BM) 상에 적층되는 차하단의 제2 반도체 칩(100BN)을 포함한다. 복수의 반도체 칩(100) 중 평면(X-Y 면) 상에서, 최하단의 제1 반도체 칩(100BM)의 가장자리(edge)는 제1 에지(EDWa)와 제2 에지(EDNa)로 이루어질 수 있다. 제1 에지(EDWa)는, 제1 반도체 칩(100BM)의 가장자리 중 수직 방향(Z 방향)으로 제2 반도체 칩(100BN)과 중첩되는 부분이고, 제2 에지(EDNa)은 제1 반도체 칩(100BM)의 가장자리 중 수직 방향(Z 방향)으로 그 상측에 제2 반도체 칩(100BN)과 중첩되지 않는 부분을 의미한다. 즉, 제1 반도체 칩(100BM)의 제1 에지(EDWa) 상에는 제2 반도체 칩(100BN)의 가장자리 또는 내측 부분이 배치되고, 제1 반도체 칩(100BM)의 제2 에지(EDWa) 상에는 제2 반도체 칩(100BN)의 가장자리 또는 내측 부분이 배치되지 않는다.
예를 들면, 제1 반도체 칩(100BM)의 4개의 에지 중에서, 2개의 에지의 일부분이 제1 에지(EDWa)이고, 상기 2개의 에지의 나머지 부분과 다른 2개의 에지의 전부가 제2 에지(EDNa)일 수 있다.
제1 에지(EDWa)와 수직 방향(Z 방향)으로 중첩되는 패키지 베이스 기판(10)의 부분으로부터 평면 방향(X-Y 방향)으로 제2 폭(W2a)까지의 부분은 취약 영역(WKRa)일 수 있다. 예를 들면, 제2 폭(W2a)은 제1 폭(W1)과 같거나 큰 값을 가질 수 있다. 일부 실시 예에서, 제2 폭(W2a)과 제1 폭(W1)은 동일한 값을 가질 수 있다. 다른 일부 실시 예에서, 제2 폭(W2a)은 제1 폭(W1)보다 2배의 값을 가질 수 있다.
도 5a 및 도 5b는 각각 본 발명의 일 실시 예에 따른 적층 반도체 패키지를 나타내는 단면도이고, 도 5c는 요부의 평면 배치도이다.
도 5a를 함께 참조하면, 적층 반도체 패키지(3)는 패키지 베이스 기판(10), 및 복수의 반도체 칩(100)을 포함한다. 복수의 반도체 칩(100)은 패키지 베이스 기판(10) 상에서 수직 방향(Z 방향)을 따라서 순차적으로 적층될 수 있다. 복수의 반도체 칩(100)은 수직 방향(Z 방향)으로 서로 중첩되도록 적층될 수 있다.
복수의 반도체 칩(100)은 그 하면에 부착된 두꺼운 다이 접착 필름(132)을 사이에 가지며 그 하부의 구조물 상에 부착될 수 있다. 예를 들면, 반도체 칩(100)은 두꺼운 다이 접착 필름(132)을 사이에 가지며, 하측의 다른 반도체 칩(100) 상에 부착될 수 있다. 일부 실시 예에서, 복수의 반도체 칩(100) 중 최하단의 상부 반도체 칩(100)은 다이 접착 필름(130)을 사이에 가지며 패키지 베이스 기판(10) 상에 부착될 수 있다. 두꺼운 다이 접착 필름(132)의 두께는 다이 접착 필름(130)의 두께보다 큰 값을 가질 수 있다.
두꺼운 다이 접착 필름(132)은 하측의 반도체 칩(100)의 복수의 칩 패드(110)를 덮을 수 있다. 복수의 본딩 와이어(120) 중 복수의 칩 패드(110)와 연결되는 측의 일부분은 두꺼운 다이 접착 필름(132) 내에 매립될 수 있다.
도 5b를 참조하면, 적층 반도체 패키지(3a)는 패키지 베이스 기판(10), 및 복수의 반도체 칩(100a)을 포함한다. 복수의 반도체 칩(100a)은 패키지 베이스 기판(10) 상에서 수직 방향(Z 방향)을 따라서 순차적으로 적층될 수 있다. 복수의 반도체 칩(100a)은 수직 방향(Z 방향)으로 서로 중첩되도록 적층될 수 있다.
복수의 반도체 칩(100a) 각각은 활성면에 배치되는 복수의 칩 패드(112), 및 비활성면에 배치되는 복수의 후면 패드(114)를 포함할 수 있다. 복수의 반도체 칩(100a) 각각은 복수의 칩 패드(112)와 복수의 후면 패드(114) 사이를 연결하는 복수의 관통 전극(116)을 포함할 수 있다. 일부 실시 예에서, 복수의 반도체 칩(100a) 중 최상단의 반도체 칩(100TP)은 복수의 후면 패드(114) 및 복수의 관통전극(116)을 포함하지 않을 수 있다.
복수의 반도체 칩(100a) 각각은 상기 활성면이 하측, 즉 패키지 베이스 기판(10)을 향하도록 패키지 베이스 기판(10) 상에 적층될 수 있다. 복수의 반도체 칩(100a) 각각의 복수의 칩 패드(112)에는 복수의 칩 연결 단자(125)가 부착될 수 있다. 복수의 칩 연결 단자(125)는 복수의 칩 패드(110)와 복수의 상면 연결 패드(14a), 및 복수의 칩 패드(112)와 하측의 반도체 칩(100a)의 복수의 후면 패드(114) 사이를 전기적으로 연결할 수 있다.
복수의 반도체 칩(100a) 중 최하단의 제1 반도체 칩(100BMa)과 패키지 베이스 기판(10)의 사이, 및 복수의 반도체 칩(100a) 서로간의 사이에는 복수의 칩 연결 단자(125)를 감싸는 충전층(134)이 배치될 수 있다. 충전층(134)은 예를 들면, 다이 접착 필름(DAF, Die Attach Film), NCF(Non Conductive Film), ACF(Anisotropic Conductive Film), 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP((Non Conductive Paste) 등으로 이루어질 수 있다.
일부 실시 예에서, 충전층(134)은 복수의 반도체 칩(100a)의 가장자리로부터 외측으로 볼록하게 돌출될 수 있다. 다른 일부 실시 예에서, 충전층(134)은 복수의 반도체 칩(100a)의 가장자리로부터 외측으로 돌출되어, 복수의 반도체 칩(100a) 각각의 측면의 적어도 일부분을 덮을 수 있다.
패키지 베이스 기판(10) 상에는 패키지 베이스 기판(10)의 상면을 덮고, 복수의 반도체 칩(100a)을 감싸는 몰드층(300a)이 배치될 수 있다. 일부 실시 예에서, 몰드층(300a)은 최상단의 반도체 칩(100TP)의 상면을 덮지 않고 노출시킬 수 있다. 일부 실시 예에서, 일부 실시 예에서, 최상단의 반도체 칩(100TP)의 상면 상에는 열 방출 부재가 부착될 수 있다. 최상단의 반도체 칩(100TP)의 상면과 상기 열 방출 부재 사이에는 열 전도성 계면 물질층(TIM, Thermal Interface Material)이 배치될 수 있다.
도 5a 내지 도 5c를 함께 참조하면, 적층 반도체 패키지(3)가 가지는 복수의 반도체 칩(100) 또는 적층 반도체 패키지(3a)가 가지는 복수의 반도체 칩(100a)은 최하단의 제1 반도체 칩(100BM, 100BMa)과 제1 반도체 칩(100BM, 100BMa) 상에 적층되는 차하단의 제2 반도체 칩(100BN, 100BNa)을 포함한다. 최하단의 제1 반도체 칩(100BM, 100BMa)의 가장자리를 이루는 4개의 에지(EDWb)는 수직 방향(Z 방향)으로 제2 반도체 칩(100BN, 100BNa)와 모두 중첩될 수 있다. 제1 반도체 칩(100BM, 100BMa)의 에지(EDWb) 상에는 제2 반도체 칩(100BN, 100BNa)의 가장자리 또는 내측 부분이 모두 배치될 수 있다.
제1 반도체 칩(100BM, 100BMa)의 가장자리를 이루는 4개의 에지(EDWb)와 수직 방향(Z 방향)으로 중첩되는 패키지 베이스 기판(10)의 부분으로부터 평면 방향(X-Y 방향)으로 제2 폭(W2b)까지의 부분은 취약 영역(WKRb)일 수 있다. 예를 들면, 제2 폭(W2b)은 제1 폭(W1)과 같거나 큰 값을 가질 수 있다. 일부 실시 예에서, 제2 폭(W2b)과 제1 폭(W1)은 동일한 값을 가질 수 있다. 다른 일부 실시 예에서, 제2 폭(W2b)은 제1 폭(W1)보다 2배의 값을 가질 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시 예에 따른 적층 반도체 패키지를 나타내는 단면도, 및 요부의 평면 배치도이다.
도 6a 및 도 6b를 함께 참조하면, 적층 반도체 패키지(4)는 패키지 베이스 기판(10), 및 복수의 반도체 칩(100b)을 포함한다. 복수의 반도체 칩(100b)은 패키지 베이스 기판(10) 상에서 수직 방향(Z 방향)을 따라서 순차적으로 적층될 수 있다. 복수의 반도체 칩(100b)는 제1 반도체 칩(100BMb) 및 제1 반도체 칩(100BMb) 상에 적층되는 제2 반도체 칩(100BNb)을 포함할 수 있다. 제2 반도체 칩(100BNb)은 제1 반도체 칩(100BMb)보다 폭 및 넓이가 큰 값을 가질 수 있다. 따라서, 제2 반도체 칩(100BNb)은 제1 반도체 칩(100BMb)과 완전히 중첩되고, 제1 반도체 칩(100BMb)의 외측으로 연장되어, 제1 반도체 칩(100BMb)에 대하여 수평 방향(X 방향, 및/또는 Y 방향)으로 오버행될 수 있다. 도 6a에는 복수의 반도체 칩(100b)이 하나의 제1 반도체 칩(100BMb)과 하나의 제2 반도체 칩(100BNb)을 포함하는 것으로 도시하였으나, 이에 한정되지 않으며 복수의 반도체 칩(100b)은 수직 방향(Z 방향)으로 서로 중첩되도록 적층된 복수의 제1 반도체 칩(100BMb)을 포함하거나, 제1 반도체 치(100BMb)상에 수직 방향(Z 방향)으로 서로 중첩되도록 적층되거나, 계단 형상으로 적층된 복수개의 제2 반도체 칩(100BNb)을 포함할 수 있다.
일부 실시 예에서, 제1 반도체 칩(100BMb)은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)일 수 있고, 제2 반도체 칩(100BNb)은 비휘발성 메모리 반도체 칩, 또는 휘발성 메모리 반도체 칩과 같은 메모리 반도체 칩일 수 있다.
다른 일부 실시 예에서, 제1 반도체 칩(100BMb)은 휘발성 메모리 반도체 칩이고, 제2 반도체 칩(100BNb)은 비휘발성 메모리 반도체 칩일 수 있다.
제1 반도체 칩(100BMb)은 활성면이 하측, 즉 패키지 베이스 기판(10)을 향하도록 패키지 베이스 기판(10) 상에 적층될 수 있다. 제1 반도체 칩(100BMb)의 활성면에 배치되는 복수의 제1 칩 패드(110a)에는 복수의 칩 연결 단자(125)가 부착될 수 있다. 복수의 칩 연결 단자(125)는 복수의 제1 칩 패드(110a)와 복수의 상면 연결 패드(14a) 사이를 전기적으로 연결할 수 있다.
제1 반도체 칩(100BMb)과 패키지 베이스 기판(10)의 사이에는 복수의 칩 연결 단자(125)를 감싸는 충전층(134)이 배치될 수 있다.
제2 반도체 칩(100BNb)은 활성면이 상측, 즉 패키지 베이스 기판(10)에 대한 반대 방향을 향하도록 제1 반도체 칩(100BMb) 상에 적층될 수 있다. 제2 반도체 칩(100BNb)은 그 하면에 부착된 다이 접착 필름(130)을 사이에 가지며 제1 반도체 칩(100BMb) 상에 부착될 수 있다.
복수의 본딩 와이어(120)는 제2 반도체 칩(100BNb)의 활성면에 배치되는 복수의 제2 칩 패드(110b)와 복수의 상면 연결 패드(14a) 사이를 전기적으로 연결할 수 있다.
적층 반도체 패키지(4)가 가지는 제1 반도체 칩(100BMb)의 가장자리를 이루는 4개의 에지(EDWc)는 수직 방향(Z 방향)으로 제2 반도체 칩(100BNb)와 모두 중첩될 수 있다. 제1 반도체 칩(100BM)의 에지(EDWc) 상에는 제2 반도체 칩(100BN)의 내측 부분이 모두 배치될 수 있다.
제1 반도체 칩(100BMb)의 가장자리를 이루는 4개의 에지(EDWc)와 수직 방향(Z 방향)으로 중첩되는 패키지 베이스 기판(10)의 부분으로부터 평면 방향(X-Y 방향)으로 제2 폭(W2c)까지의 부분은 취약 영역(WKRc)일 수 있다. 예를 들면, 제2 폭(W2c)은 제1 폭(W1)과 같거나 큰 값을 가질 수 있다. 일부 실시 예에서, 제2 폭(W2c)과 제1 폭(W1)은 동일한 값을 가질 수 있다. 다른 일부 실시 예에서, 제2 폭(W2c)은 제1 폭(W1)보다 2배의 값을 가질 수 있다.
도 7a 내지 도 7c는 각각 본 발명의 일 실시 예에 따른 적층 반도체 패키지가 가지는 패키지 베이스 기판의 하면 레이어의 평면 레이아웃이다. 도 7a 내지 도 7c는 도 1a 내지 도 3b에 보인 반도체 패키지(1, 1a, 1b, 1c)가 가지는 제1 반도체 칩(100BM)을 기준으로 한 패키지 베이스 기판(10)의 하면 레이어(LB)의 평면 레이아웃을 보인다. 다만, 도 4a 내지 도 6b에 보인 반도체 패키지(2, 3, 4)가 가지는 제1 반도체 칩(100BMa, 100BMb)를 기준으로 한 패키지 베이스 기판(10)의 하면 레이어(LB)의 평면 레이아웃에도 동일하게 적용될 수 있으며, 이 경우 제1 에지(EDW)는 제1 에지(EDWa) 또는 에지(EDWb, EDWc)일 수 있고, 제2 에지(EDN)는 제2 에지(EDNa)일 수 있고, 취약 영역(WKR)은 취약 영역(WKRa, WKRb, WKRc)일 수 있고, 제2 폭(W2)은 제2 폭(W2a, W2b, W2c)일 수 있다.
도 7a를 참조하면, 패키지 베이스 기판(10)은 하면 레이어(LB)를 가질 수 있다. 하면 레이어(LB)에는 복수의 하면 연결 패드(14b)가 배치될 수 있다. 복수의 하면 연결 패드(14b) 각각은 제1 폭(W1)을 가질 수 있다. 일부 실시 예에서, 복수의 하면 연결 패드(14b) 각각의 가장자리에 인접하는 일부분은 하면 솔더 레지스트층(16b)에 의하여 덮이고, 나머지 부분은 덮이지 않고 노출될 수 있다. 다른 일부 실시 예에서, 하면 솔더 레지스트층(16b)은 형성되지 않고 생략될 수 있다.
패키지 베이스 기판(10)은 제1 에지(EDW)와 중첩되는 부분을 기준으로 제2 폭(W2)까지의 부분인 취약 영역(WKR)을 가질 수 있다. 패키지 베이스 기판(10)에서, 제1 에지(EDW)와 중첩되는 부분을 취약 영역(WKR)의 중심부라 호칭할 수 있다. 예를 들면, 제2 폭(W2)은 제1 폭(W1)과 같거나 큰 값을 가질 수 있다. 일부 실시 예에서, 제2 폭(W2)과 제1 폭(W1)은 동일한 값을 가질 수 있다. 다른 일부 실시 예에서, 제2 폭(W2)은 제1 폭(W1)보다 2배의 값을 가질 수 있다.
하면 레이어(LB)에는 복수의 하면 연결 패드(14b) 중 적어도 일부개에 연결되는 복수의 신호 배선(SLB)이 배치될 수 있다. 하면 레이어(LB)에서 복수의 신호 배선(SLB)은 취약 영역(WKR)에 배치되지 않고, 취약 영역(WKR)으로부터 이격되어 배치될 수 있다. 적어도 일부분이 취약 영역(WKR)에 걸쳐서 배치되는 하면 연결 패드(14b)에 연결되는 신호 배선(SLB)은 하면 연결 패드(14b)의 가장자리 중, 취약 영역(WKR)의 중심부로부터 먼 부분과 연결될 수 있다.
하면 레이어(LB)에서, 하면 연결 패드(14b)와 연결되는 신호 배선(SLB)은 연결 신호 배선이라 호칭할 수 있다.
패키지 베이스 기판(10)에서 제1 에지(EDW)와 중첩되는 부분, 즉, 상측에 배치되는 제1 반도체 칩(도 1a 내지 도 3b의 100BM)의 가장자리 중 수직 방향(Z 방향)으로 제2 반도체 칩(도 1a 내지 도 3b의 100BN)과 중첩되는 부분에 하측에 위치하는 부분 및 그에 인접하는 부분, 즉 취약 영역(WKR)에는 제1 반도체 칩(100BM) 및 제2 반도체 칩(100BN)에 기인한 스트레스가 집중되어, 취약 영역(WKR)에 배치되는 하면 연결 패드(14b)의 가장자리, 또는 하면 솔더 레지스트(16b)의 의하면 노출되는 하면 연결 패드(14b)의 부분의 가장자리에 손상을 발생시킬 수 있다.
만일, 신호 배선(SLB)이 취약 영역(WKR)에 배치되는 경우, 집중된 스트레스에 의하여 하면 연결 패드(16b)에 발생한 손상이 취약 영역(WKR) 내의 신호 배선(SLB)의 부분으로 전파되어, 신호 배선(SLB)에도 손상을 발생시킬 수 있다. 그러나, 패키지 베이스 기판(10)이 가지는 신호 배선(SLB)은 취약 영역(WKR)으로부터 이격되어 배치되므로, 신호 배선(SLB)에 손상이 발생하는 것을 방지할 수 있다.
적어도 일부분이 취약 영역(WKR)에 걸쳐서 배치되는 하면 연결 패드(14b)는 취약 영역(WKR)에 배치되는 부분에 가해지는 스트레스가, 취약 영역(WKR) 이외의 부분에 배치되는 부분에도 전달될 수 있으나, 하면 연결 패드(14b)에 연결되는 신호 배선(SLB)은 하면 연결 패드(14b)의 가장자리 중, 취약 영역(WKR)의 중심부로부터 먼 부분과 연결되므로, 스트레스에 의하여 신호 배선(SLB)이 손상되는 것을 방지할 수 있다.
도 7b를 참조하면, 패키지 베이스 기판(10)은 하면 레이어(LB)에 전원 배선(PGB)이 배치될 수 있다. 복수의 하면 연결 패드(14b) 중 일부개 각각에는 신호 배선(SLB)이 연결되고, 다른 일부개에는 전원 배선(PGB)이 연결될 수 있다.
하면 레이어(LB)에서 신호 배선(SLB)은 취약 영역(WKR)에 배치되지 않고, 취약 영역(WKR)으로부터 이격되어 배치될 수 있다. 하면 레이어(LB)에서 전원 배선(PGB)의 적어도 일부분은 취약 영역(WKR)에 배치될 수 있다. 예를 들면, 전원 배선(PGB)은 취약 영역(WKR) 내측 및 취약 영역(WKR) 외측에 걸쳐서 배치될 수 있다. 일부 실시 예에서, 정원 배선(PGB)는 취약 영역(WKR)을 통과하도록 배치될 수 있다.
도 7b에는 별도로 도시하지 않았으나, 전원 배선(PGB)은 복수개 일 수 있고, 그 중 적어도 일부개는 신호 배선(SLB)와 유사하게, 취약 영역(WKR)에 배치되지 않고, 취약 영역(WKR)으로부터 이격되어 배치될 수 있다.
하면 레이어(LB)에서, 하면 연결 패드(14b)와 연결되는 전원 배선(PGB)는 연결 전원 배선이라 호칭할 수 있다.
도 7c를 참조하면, 패키지 베이스 기판(10)에서 제2 에지(EDN)와 중첩되는 부분에는 신호 배선(SLB)의 일부분이 배치될 수 있다. 신호 배선(SLB)은 제1 반도체 칩(100BM)의 하측 부분에서 패키지 베이스 기판(10)에서 제2 에지(EDN)와 중첩되는 부분을 통과하여, 제1 반도체 칩(100BM)의 하측 부분의 외측으로 연장될 수 있다.
패키지 베이스 기판(10)에서 제2 에지(EDN)와 중첩되는 부분, 즉, 상측에 배치되는 제1 반도체 칩(도 1a 내지 도 3b의 100BM)의 가장자리 중 수직 방향(Z 방향)으로 제2 반도체 칩(도 1a 내지 도 3b의 100BN)과 중첩되지 않는 부분에 하측에 위치하는 부분에는 상대적으로 스트레스가 집중되지 않으므로, 신호 배선(SLB)이 손상되지 않을 수 있다.
도 8a 내지 도 8c는 각각 본 발명의 일 실시 예에 따른 적층 반도체 패키지가 가지는 패키지 베이스 기판의 중간 레이어 또는 상면 레이어의 평면 레이아웃이다. 도 7a 내지 도 7c는 도 1a 내지 도 3b에 보인 반도체 패키지(1, 1a, 1b, 1c)가 가지는 제1 반도체 칩(100BM)을 기준으로 한 패키지 베이스 기판(10)의 하면 레이어(LB)의 평면 레이아웃을 보인다. 다만, 도 4a 내지 도 6b에 보인 반도체 패키지(2, 3, 4)가 가지는 제1 반도체 칩(100BMa, 100BMb)를 기준으로 한 패키지 베이스 기판(10)의 중간 레이어(LM) 또는 상면 레이어(LT)의 평면 레이아웃에도 동일하게 적용될 수 있으며, 이 경우 제1 에지(EDW)는 제1 에지(EDWa) 또는 에지(EDWb, EDWc)일 수 있고, 제2 에지(EDN)는 제2 에지(EDNa)일 수 있고, 취약 영역(WKR)은 취약 영역(WKRa, WKRb, WKRc)일 수 있고, 제2 폭(W2)은 제2 폭(W2a, W2b, W2c)일 수 있다.
도 8a를 참조하면, 패키지 베이스 기판(10)은 상면 레이어(LT), 또는 상면 레이어(LT)와 중간 레이어(LM)를 가질 수 있다. 패키지 베이스 기판(10)은 제1 에지(EDW)와 중첩되는 부분을 기준으로 제2 폭(W2)까지의 부분인 취약 영역(WKR)을 가질 수 있다. 패키지 베이스 기판(10)에서, 제1 에지(EDW)와 중첩되는 부분을 취약 영역(WKR)의 중심부라 호칭할 수 있다.
상면 레이어(LT), 또는 상면 레이어(LT)와 중간 레이어(LM)는 신호 배선(SL)이 배치될 수 있다. 상면 레이어(LT), 또는 상면 레이어(LT)와 중간 레이어(LM)에서 신호 배선(SL)은 취약 영역(WKR)에 배치되지 않고, 취약 영역(WKR)으로부터 이격되어 배치될 수 있다. 신호 배선(SL)의 양단에는 다른 레이어와의 전기적 연결을 위한 신호 비아(VS)가 배치될 수 있다.
패키지 베이스 기판(10)에서 제1 에지(EDW)와 중첩되는 부분, 즉, 상측에 배치되는 제1 반도체 칩(도 1a 내지 도 3b의 100BM)의 가장자리 중 수직 방향(Z 방향)으로 제2 반도체 칩(도 1a 내지 도 3b의 100BN)과 중첩되는 부분에 하측에 위치하는 부분 및 그에 인접하는 부분, 즉 취약 영역(WKR)에는 제1 반도체 칩(100BM) 및 제2 반도체 칩(100BN)에 기인한 스트레스가 집중되어, 취약 영역(WKR)에는 스트레스에 의한 손상이 발생할 수 있다. 신호 배선(SL)은 취약 영역(WKR)으로부터 이격되어 배치되므로, 스트레스에 의하여 신호 배선(SL)이 손상되는 것을 방지할 수 있다.
. 도 8b를 참조하면, 패키지 베이스 기판(10)은 상면 레이어(LT), 또는 상면 레이어(LT)와 중간 레이어(LM)에 전원 배선(PG)이 배치될 수 있다. 전원 배선(PG)의 양단에는 다른 레이어와의 전기적 연결을 위한 전원 비아(VG)가 배치될 수 있다.
상면 레이어(LT), 또는 상면 레이어(LT)와 중간 레이어(LM)에서 신호 배선(SL)은 취약 영역(WKR)에 배치되지 않고, 취약 영역(WKR)으로부터 이격되어 배치될 수 있다. 상면 레이어(LT), 또는 상면 레이어(LT)와 중간 레이어(LM)에서 전원 배선(PG)의 적어도 일부분은 취약 영역(WKR)에 배치될 수 있다. 예를 들면, 전원 배선(PG)은 취약 영역(WKR) 내측 및 취약 영역(WKR) 외측에 걸쳐서 배치될 수 있다.
도 8b에는 별도로 도시하지 않았으나, 전원 배선(PG)은 복수개 일 수 있고, 그 중 적어도 일부개는 신호 배선(SL)와 유사하게, 취약 영역(WKR)에 배치되지 않고, 취약 영역(WKR)으로부터 이격되어 배치될 수 있다.
도 8c를 참조하면, 패키지 베이스 기판(10)에서 제2 에지(EDN)와 중첩되는 부분에는 신호 배선(SL)의 일부분 배치될 수 있다. 신호 배선(SL)은 제1 반도체 칩(100BM)의 하측 부분에서 패키지 베이스 기판(10)에서 제2 에지(EDN)와 중첩되는 부분을 통과하여, 제1 반도체 칩(100BM)의 하측 부분의 외측으로 연장될 수 있다.
도 9a는 본 발명의 일 실시 예에 따른 적층 반도체 패키지가 가지는 패키지 베이스 기판의 플레인 레이어의 평면 레이아웃이고, 도 9b는 패키지 베이스 기판의 중간 레이어 또는 상면 레이어의 평면 레이아웃이다.
도 9a를 참조하면, 패키지 베이스 기판(10)은 플레인 레이어(LP)를 더 포함한다. 일부 실시 예에서, 플레인 레이어(LP)는 하면 레이어(도 1a의 LB)와 상면 레이어(도 1a의 LT) 사이에 배치될 수 있다. 다른 일부 실시 예에서, 플레인 레이어(LP)는 하면 레이어(LB)와 중간 레이어(도 1a의 LM) 사이에 배치될 수 있다. 또 다른 일부 실시 예에서, 플레인 레이어(LP)는 중간 레이어(LM)와 상면 레이어(LT) 사이에 배치될 수 있다.
플레인 레이어(LP)에는 그라운드 플레인(GP)이 배치될 수 있다. 그라운드 플레인(GP)은 플레인 레이어(LP)에 걸쳐서 대체로 판형 형상을 가질 수 있다. 그라운드 플레인(GP)은 취약 영역(WKR)의 전부, 또는 대부분을 덮을 수 있다. 그라운드 플레인(GP)은, 도 8a 및 도 8b에 보인 신호 비아(VS) 및 전원 비아(VG)가 배치될 수 있는 오픈닝(GPO)을 가질 수 있다. 오프닝(GPO)에 배치되는 신호 비아(VS) 및 전원 비아(VG)은 그라운드 플레인(GP)과 이격될 수 있다.
그라운드 플레인(GP)에는 복수의 반도체 칩(도 1a 내지 도 1c의 100)의 동작을 위한 그라운드가 제공될 수 있다.
별도로 도시하지 않았으나, 패키지 베이스 기판(10)은 복수의 반도체 칩(도 1a 내지 도 1c의 100)의 동작을 위한 전력이 제공되는 전력 플레인이 배치되는 별도의 플레인 레이어(LP)를 더 포함할 수 있으며, 상기 전력 플레인이 배치되는 플레인 레이어(LP)은 그라운드 플레인(GP)이 배치되는 플레인 레이어(LP)와 실질적으로 동일한 형상을 가지므로, 자세한 설명은 생략하도록 한다.
도 9b를 참조하면, 패키지 베이스 기판(10)은 중간 레이어(LM), 또는 중간 레이어(LM)와 상면 레이어(LT)를 포함한다. 패키지 베이스 기판(10)은 중간 레이어(LM) 또는 상면 레이어(LT)의 하측에 도 9a에 보인 플레인 레이어(LP)가 배치될 수 있다. 즉, 도 9b에 보인 중간 레이어(LM) 또는 상면 레이어(LT)와 하면 레이어(도 1a의 LB) 사이에는 도 9a에 보인 플레인 레이어(LP)가 배치될 수 있다.
중간 레이어(LM), 또는 상면 레이어(LT)는 신호 배선(SL, SLa)을 가질 수 있다. 중간 레이어(LM), 또는 상면 레이어(LT)가 가지는 신호 배선(SL, SLa) 중 일부개는 적어도 일부분이 취약 영역(WKR)에 배치되는 횡단 신호 배선(SLa)일 수 있다.
중간 레이어(LM), 또는 상면 레이어(LT)와 하면 레이어(LB) 사이에 플레인 레이어(LP)가 배치되는 경우, 취약 영역(WKR)의 전부, 또는 대부분을 덮는 그라운드 플레인(GP)이 플레인 레이어(LP)를 가지므로, 하면 레이어(LB)의 취약 영역(WKR)에서 손상이 발생한 경우에도, 그라운드 플레인(GP)에 의하여 중간 레이어(LM), 또는 상면 레이어(LT)까지 손상이 전파되지 않을 수 있다. 따라서, 중간 레이어(LM), 또는 상면 레이어(LT)와 하면 레이어(LB) 사이에 플레인 레이어(LP)가 배치되는 경우, 중간 레이어(LM), 또는 상면 레이어(LT)이 가지는 신호 배선(SL, SLa) 중 일부개인 횡단 신호 배선(SLa)의 적어도 일부분이 취약 영역(WKR)에 배치되어도, 손상이 발생하지 않을 수 있다.
도 10a는 본 발명의 일 실시 예에 따른 적층 반도체 패키지를 나타내는 단면도, 및 요부의 평면 배치도이고, 도 10b는 적층 반도체 패키지가 가지는 패키지 베이스 기판의 하면 레이어의 평면 레이아웃이다.
도 10a 및 도 10b를 함께 참조하면, 적층 반도체 패키지(5)는 패키지 베이스 기판(10), 복수의 반도체 칩(100), 패키지 베이스 기판(10)의 하면에 배치되는 복수의 하면 연결 패드(14b), 및 복수의 하면 연결 패드(14b)에 연결되는 복수의 신호 배선(SLB)을 포함할 수 있다.
복수의 하면 연결 패드(14b) 중 일부개는 취약 영역(WKR)에 그 전부가 배치될 수 있다. 복수의 하면 연결 패드(14b) 중 그 전부 또는 일부분이 취약 영역(WKR)에 배치되지 않는 하면 연결 패드(14b)와 연결되는 신호 배선(SLB)은 취약 영역(WKR)에 배치되지 않도록 할 수 있다. 그러나, 복수의 하면 연결 패드(14b) 중 취약 영역(WKR)에 그 전부가 배치되는 하면 연결 패드(14b)와 연결되는 신호 배선(SLBa)의 적어도 일부분은 취약 영역(WKR) 내로 연장되어, 취약 영역(WKR) 내에 배치될 수 있다. 복수의 하면 연결 패드(14b) 중 취약 영역(WKR)에 그 전부가 배치되는 하면 연결 패드(14b)를 영역 내 볼 랜드라 호칭할 수 있다. 복수의 신호 배선(SLB, SLBa) 중 일부분이 취약 영역(WKR)에 배치되는 신호 배선(SLBa)을 연장 신호 배선이라 호칭할 수 있다.
취약 영역(WKR)은 제1 반도체 칩(100BM)의 하측 부분, 즉, 수직 방향(Z 방향)으로 제1 반도체 칩(100BM)과 중첩되는 부분인 제1 영역(WKR1) 및 나머지 부분인 제2 영역(WKR2)으로 이루어질 수 있다.
연장 신호 배선(SLBa)은 취약 영역(WKR) 중 제1 영역(WKR1)에는 배치되고, 제2 영역(WKR2)에는 배치되지 않을 수 있다. 제1 영역(WKR1) 및 제2 영역(WKR2)은 각각 패키지 베이스 기판(10)에서 제1 에지(EDW)와 중첩되는 부분을 기준으로, 제2 폭(W2)을 가질 수 있다.
패키지 베이스 기판(10)의 제1 영역(WKR1) 상에는 제1 반도체 칩(100BM)이 부착되므로, 제1 반도체 칩(100BM)이 부착되지 않은 제2 영역(WKR2)에 비하여 상대적으로 손상의 발생이 적거나, 발생된 손상의 전파가 적게 나타날 수 있다. 따라서, 연장 신호 배선(SLBa)은 제1 영역(WKR1)에는 배치되되, 제2 영역(WKR2)에는 배치되지 않으므로, 손상되는 것이 방지될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 1a, 1b, 1c, 2, 3a, 3b, 4, 5: 적층 반도체 패키지, 10 : 패키지 베이스 기판, 14a : 상면 연결 패드, 14b : 하면 연결 패드/볼 랜드, LB : 하면 레이어, LM : 중간 레이어, LT : 상면 레이어, LP : 플레인 레이어, SL, SLa, SLB : 신호 배선, PG, PGB : 전원 배선, WKR, WKRa, WKRb, WKRc : 취약 영영, 100 : 반도체 칩, 100BM : 제1 반도체 칩, 100BN : 제2 반도체 칩, EDW, EDWa : 제1 에지, EDWb, EDWc, 에지, EDN, EDNa : 제2 에지

Claims (10)

  1. 상면 및 하면에 각각 복수의 상면 연결 패드 및 복수의 하면 연결 패드가 배치되고, 복수의 신호 배선 및 적어도 하나의 전원 배선을 가지는 패키지 베이스 기판; 및
    상기 패키지 베이스 기판 상에 순차적으로 적층되어 상기 복수의 상면 연결 패드와 전기적으로 연결되며, 최하단의 제1 반도체 칩 및 차하단의 제2 반도체 칩을 포함하는 복수의 반도체 칩;을 포함하며,
    상기 복수의 신호 배선은, 상기 제1 반도체 칩의 가장자리 중, 상기 제2 반도체 칩과 수직 방향으로 중첩되는 제1 에지와 중첩되는 상기 패키지 베이스 기판의 부분으로부터 이격되어 배치되고,
    상기 복수의 신호 배선 중 적어도 일부는, 상기 제1 반도체 칩의 가장자리 중 상기 제2 반도체 칩과 수직 방향으로 중첩되지 않는 제2 에지와 중첩되는 상기 패키지 베이스 기판의 부분을 통과하도록 배치되는 적층 반도체 패키지.
  2. 삭제
  3. 제1 항에 있어서,
    상기 복수의 하면 연결 패드 각각은 제1 폭을 가지며,
    상기 복수의 신호 배선은 상기 제1 에지와 중첩되는 상기 패키지 베이스 기판의 부분으로부터, 상기 제1 폭과 같거나 큰 제2 폭이 이격되어 배치되는 것을 특징으로 하는 적층 반도체 패키지.
  4. 제3 항에 있어서,
    상기 제2 폭은, 상기 제1 폭의 1배 내지 2배인 것을 특징으로 하는 적층 반도체 패키지.
  5. 제3 항에 있어서,
    상기 적어도 하나의 전원 배선은, 상기 제1 반도체 칩의 가장자리 중, 상기 제2 반도체 칩과 수직 방향으로 중첩되는 제1 에지와 중첩되는 상기 패키지 베이스 기판의 부분을 통과하도록 배치되는 것을 특징으로 하는 적층 반도체 패키지.
  6. 상면 레이어 및 하면 레이어를 포함하는 복수의 레이어를 가지며, 상기 복수의 레이어 중 적어도 일부개의 레이어에 배치되는 복수의 신호 배선 및 적어도 하나의 전원 배선, 및 상기 하면 레이어에 배치되며 제1 폭을 가지는 볼 랜드를 포함하는 패키지 베이스 기판; 및
    상기 패키지 베이스 기판 상에 적층되며, 최하단의 제1 반도체 칩 및 차하단의 제2 반도체 칩을 포함하는 복수의 반도체 칩;을 포함하며,
    상기 패키지 베이스 기판은, 상기 제1 반도체 칩의 가장자리 중, 상기 제2 반도체 칩과 수직 방향으로 중첩되는 제1 에지와 중첩되는 상기 패키지 베이스 기판의 부분으로부터 상기 제1 반도체 칩의 하측 부분으로 상기 제1 폭과 같거나 큰 제2 폭까지의 제1 영역, 및 상기 제1 반도체 칩의 하측 부분의 외측으로 상기 제2 폭까지의 제2 영역으로 이루어지는 취약 영역을 가지고,
    상기 하면 레이어에서, 상기 복수의 신호 배선은 상기 제2 영역에 배치되지 않는 적층 반도체 패키지.
  7. 제6 항에 있어서,
    상기 복수의 볼 랜드 중 일부개는, 상기 취약 영역에 그 전부가 배치되는 영역 내 볼 랜드이며,
    상기 복수의 신호 배선 중 상기 하면 레이어에서 상기 영역 내 볼 랜드와 연결되는 연장 신호 배선의 일부분은, 상기 취약 영역에 배치되는 것을 특징으로 하는 적층 반도체 패키지.
  8. 제7 항에 있어서,
    상기 연장 신호 배선의 일부분은 상기 제1 영역에 배치되되, 상기 제2 영역에는 배치되지 않는 것을 특징으로 하는 적층 반도체 패키지.
  9. 상면 레이어, 하면 레이어, 및 상기 상면 레이어와 상기 하면 레이어 사이의 플레인 레이어를 포함하는 복수의 레이어를 가지며, 상기 복수의 레이어 중 적어도 일부개의 레이어에 배치되는 복수의 신호 배선 및 적어도 하나의 전원 배선, 및 상기 하면 레이어에 배치되며 제1 폭을 가지는 볼 랜드를 포함하는 패키지 베이스 기판; 및
    상기 패키지 베이스 기판 상에 적층되며, 최하단의 제1 반도체 칩 및 차하단의 제2 반도체 칩을 포함하는 복수의 반도체 칩;을 포함하며,
    상기 패키지 베이스 기판은, 상기 제1 반도체 칩의 가장자리 중, 상기 제2 반도체 칩과 수직 방향으로 중첩되는 제1 에지와 중첩되는 상기 패키지 베이스 기판의 부분으로부터 양측으로 상기 제1 폭과 같거나 큰 제2 폭까지의 취약 영역을 가지고,
    상기 하면 레이어에서, 상기 복수의 신호 배선은 상기 제1 반도체 칩의 가장자리 중 상기 제2 반도체 칩과 수직 방향으로 중첩되는 제1 에지와 중첩되는 상기 패키지 베이스 기판의 부분으로부터 양측으로 상기 제1 폭과 같거나 큰 제2 폭까지의 취약 영역과 이격되어 배치되는 적층 반도체 패키지.
  10. 제9 항에 있어서,
    상기 플레인 레이어는, 상기 취약 영역을 덮는 그라운드 플레인을 포함하며,
    상기 상면 레이어에서, 상기 복수의 신호 배선의 일부분은 상기 취약 영역에 배치되는 것을 특징으로 하는 적층 반도체 패키지.


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