TWI488270B - 半導體封裝件及其製法 - Google Patents

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陳琬婷
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Description

半導體封裝件及其製法
本發明係有關一種半導體封裝件，尤指一種在封裝膠體上可接置半導體元件之半導體封裝件及其製法。
具有縮小晶片封裝面積及縮短訊號傳輸路徑等優點之覆晶技術，目前已經廣泛應用於晶片封裝領域，例如，晶片直接貼附封裝(Direct Chip Attached,DCA)、晶片尺寸構裝(Chip Scale Package,CSP)以及多晶片模組封裝(Multi-Chip Module,MCM)等型態的封裝模組，現在產業界正在廣泛運用覆晶技術而達到縮小晶片封裝面積的目的。
覆晶封裝製程中，熱膨脹係數之差異係導致體積較小的晶片與封裝基板之間可靠度(reliability)下降之主因。如果體積小的晶片與封裝基板之熱膨脹係數差異甚大，晶片外圍的凸塊將無法與封裝基板上對應的接點形成良好的接合，當溫度變化造成體積也發生變化時將使得凸塊自封裝基板上剝離。又，此種晶片與封裝基板之間的熱膨脹係數不匹配(mismatch)的問題，倘若再隨著積體電路之積集度的增加及體積越加縮小，其所產生之熱應力(thermal stress)與翹曲(warpage)的現象也會日漸嚴重，最終將造成信賴性測試失敗。
覆晶技術為了解決上述熱膨脹係數差異之問題，遂發展出以半導體基材作為中介結構的製程，如第1圖所示， 半導體封裝件1增設一矽中介板(Silicon interposer)11於一封裝基板10與一半導體晶片15之間。因為該矽中介板11與該半導體晶片15的材質接近，兩者具有相同或相似的熱膨脹係數，故可有效避免熱膨脹係數不匹配所產生的問題。
習知半導體封裝件1之製法，係形成複數矽穿孔(Through-silicon via,TSV)110在一整片晶圓之後，一方面將線路重佈結構(Redistribution layer,RDL)111依需求形成於晶圓之欲接置半導體晶片15之一側，另一方面，再將導電凸塊12形成於其欲接置封裝基板10之一側。當該晶圓被切割形成複數矽中介板11後，再將每一矽中介板11放至於該封裝基板10上並於該矽中介板11與該封裝基板10之間填充入底膠14，以包覆該些導電凸塊12。之後，該半導體晶片15與該線路重佈結構111藉由複數銲錫凸塊150進行電性連接，再以底膠16填充入該矽中介板11與該半導體晶片15之間，以包覆該些銲錫凸塊150。最後，形成複數銲球13於該封裝基板10底側用以接置電路板。
惟，習知半導體封裝件1之製法中，常常發生凸塊之結合可靠度不佳的問題，原因係該矽中介板11之厚度很薄，如果經過熱回銲製程，銲錫凸塊150接置半導體晶片15或導電凸塊12接置封裝基板10的區域會容易發生該矽中介板11翹曲的現象，造成該矽中介板11表面平坦度不佳之缺陷，當該半導體晶片15置放於表面平坦度不佳之矽 中介板11時，該半導體晶片15與線路重佈結構111之間的銲錫凸塊150或該矽中介板11與封裝基板10之間的導電凸塊12都可能發生斷裂或造成該些凸塊之結合可靠度不如預期。
再者，習知半導體封裝件1之製法中，其整版面製程(即量產)的製程時間過於冗長，原因是單一半導體封裝件1皆須進行兩次填充底膠的過程，分別係於該矽中介板11與該封裝基板10之間以及於該矽中介板11與該半導體晶片15之間。因此，如果每一半導體封裝件1上都需要一一進行兩次填底膠製程，則其會造成整版面製程之效率下降。
又，習知半導體封裝件1之製法中，該底膠14容易發生爬升(creeping)的現象，最終造成該導電凸塊12無法有效電性接觸該線路重佈結構111之墊面，原因係進行封裝之矽中介板11太薄，例如：4mil左右的厚度時，該填充之底膠14會進入該矽中介板11與該封裝基板10之間，而使底膠14藉由擴散方式緩慢爬升至該矽中介板11之線路重佈結構111之墊面上，導致該線路重佈結構111與外接電子元件(如該半導體晶片15)之電性連接發生失效。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種半導體封裝件，係包括：承載件；至少一中介板，係設於該 承載件上，該中介板具有相對之第一側與第二側，且該中介板以其第一側結合該承載件；封裝膠體，係形成於該承載件上，且包覆該中介板，並令該中介板之第二側外露出該封裝膠體；線路重佈結構，係形成於該中介板之第二側及與該第二側同側之封裝膠體上，且電性連接該中介板；以及至少一半導體元件，係設置於該線路重佈結構上且電性連接該線路重佈結構。
本發明復提供一種半導體封裝件之製法，係包括：設置複數中介板於一承載件上，該中介板具有相對之第一側與第二側，該中介板以其第一側結合該承載件；形成封裝膠體於該承載件上，且包覆該中介板，並令該中介板之第二側外露於該封裝膠體；形成線路重佈結構於該封裝膠體與該中介板之第二側上，且電性連接該中介板；設置至少一半導體元件於該線路重佈結構上且電性連接該線路重佈結構；以及進行切割製程，以形成複數半導體封裝件。
前述之半導體封裝件及其製法中，該承載件係為電路板或封裝基板。
前述之半導體封裝件及製法中，該中介板係為含矽材質之板體。
前述之半導體封裝件及其製法中，該中介板係具有連通該第一側與第二側之導電穿孔，以電性連接該線路重佈結構與該承載件，且該中介板之第一側具有線路層，令該導電穿孔藉由該線路層電性連接該承載件。
前述之半導體封裝件及製法中，該中介板之第二側與 該第二側同側封裝膠體之表面齊平。
前述之半導體封裝件中及製法中，該封裝膠體之側面與該承載件之側面齊平。
前述之半導體封裝件中及製法中，該半導體元件具有複數個時，該些半導體元件之間係藉由該線路重佈結構相互電性導通。
另外，前述之半導體封裝件及製法中，復包括膠材，係形成於該線路重佈結構與該半導體元件之間。
由上可知，本發明之半導體封裝件及其製法，係藉由提供一平整大版面該承載件以使中介板接置於其上，並經由模壓製程將中介板包覆於其中，以使該中介板得以平整；另本發明先進行模壓製程以取代習知後填底膠製程，以避免發生習知技術之底膠爬升現象。藉由前述結構及製程，得以避免該中介板發生翹曲及底膠爬升現象，故該線路重佈結構連接半導體元件之導電凸塊不會發生斷裂及電性接觸不良，因而可避免電性傳導不佳之可靠度問題。
再者，該封裝膠體包覆該中介板，使該中介板被保護於該封裝膠體中，俾該中介板不會受外界環境影響而發生碎裂。
又，形成該封裝膠體於該承載件上以固定該中介板，因此於整版面製程中，僅需一次模壓製程即可固定所有中介板，而不需如習知技術之一一針對各堆疊結構進行填底膠製程，故本發明之製法能大幅縮短製程時間。
另外，本發明係形成線路重佈結構於該封裝膠體與該 中介板之第二側上，故相較於習知技術之僅在中介板侷限面積上形成線路重佈結構，本發明能夠提供更多用以設置半導體元件之面積及接點，使設置半導體元件之數量不受該中介板之尺寸限制，以提升使用半導體元件之彈性化。
以下藉由特定的具體實施例依序說明本發明之實施方式，對於熟悉此技藝之人士可以由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2G圖係為本發明之半導體封裝件2之製法的剖面示意圖。
如第2A圖所示，提供一具有複數封裝基板200之承載件20，且該些封裝基板200上各具有一放置區A。於本實施例中，該封裝基板200之結構種類繁多，並無特別限制。
如第2B圖所示，設置複數中介板21於各該放置區A上，且該中介板21係藉由複數如銲球之導電凸塊22電性連接該封裝基板200，又該中介板21具有相對之第一側21a與第二側21b，而該中介板21係以其第一側21a結合該承載件20。
於本實施例中，如第2B’圖所示，該中介板21中係具有連通該第一側21a與第二側21b並電性連接該封裝基板200之複數導電穿孔210。具體地，該中介板21之第一側21a具有至少一介電層211a與形成於該介電層211a上之複數線路層211b，令該些導電穿孔210藉由該線路層211b電性連接該些封裝基板200。
再者，該導電凸塊22係形成於最外層之線路層211b之部分表面上，以電性導通該線路層211b與該封裝基板200。
又，該中介板21係為含矽材質之板體，如半導體晶片、晶圓或玻璃等。
如第2C圖所示，係利用模壓製程於該承載件20上形成封裝膠體24於該承載件20上，且該封裝膠體24包覆該中介板21及該些導電凸塊22。
如第2D圖所示，移除該封裝膠體24之部分材質，以令該中介板21之第二側21b外露於該封裝膠體24。
於本實施例中，該封裝膠體24係以研磨方式來移除局部封裝膠體24，藉以達到該導電穿孔210之端面不被該封裝膠體24所覆蓋之目的，且該中介板21之第二側21b係 齊平該封裝膠體24之表面，以提供一平坦度高之置放表面。又，移除該局部之封裝膠體24之方法也可以採用切割、蝕刻等方式來取代研磨方式。
另外，藉由該封裝膠體24(模壓製程)取代習知後填底膠製程，故本發明之製法不會產生底膠爬升(creeping)之問題。
如第2E圖所示，形成線路重佈結構(Redistribution layer,RDL)23於該封裝膠體24與該中介板21之第二側21b上，且電性連接該中介板21之導電穿孔210。
於本實施例中，該線路重佈結構23係由至少一介電層230與複數線路層231疊構而成。
如第2F圖所示，以覆晶方式設置複數半導體元件25a,25b,25c於該線路重佈結構23上且電性連接該線路重佈結構23，且該半導體元件25a,25b,25c係藉由複數導電凸塊250電性連接該線路重佈結構23；亦或，將半導體元件25a,25b,25c以非作動面接置於該線路重佈結構23上，且以打線方式電性連接該線路重佈結構23。
接著，形成作為底膠之膠材26於該半導體元件25a,25b,25c與該線路重佈結構23之間，以包覆該些導電凸塊250；亦或，於打線方式中，將該半導體元件25a,25b,25c之非作動面以該膠材26形成並接置於該線路重佈結構23上。
於本實施例中，單一封裝基板200上係具有三個該半導體元件25a,25b,25c，且該些半導體元件25a,25b,25c 之間係藉由該線路重佈結構23相互電性導通，亦即同一條線路層231之線路231a連接該些半導體元件25a,25b。於其它實施例中，單一封裝基板200上可僅設置一個半導體元件。
如第2G圖所示，沿該些封裝基板200之邊緣進行切割製程，如第2F圖所示之切割路徑S，以完成複數半導體封裝件2之製作，且該封裝膠體24之側面與該承載件20之側面齊平。
本發明之製法中，藉由形成該封裝膠體24作支撐，使極薄之中介板21不會發生翹曲(warpage)現象，且可保護該中介板21不受外界環境影響而碎裂。
再者，藉由該中介板21之第二側21b齊平該封裝膠體24之表面，使形成於其上之線路重佈結構23之結構體更為平整，以提供一較習知技術更為平坦之置放表面，故當該線路重佈結構23連接該半導體元件25a,25b,25c時，連接用之導電凸塊250不會發生斷裂，因而可避免電性傳導不佳之可靠度問題，因此有效改善該些導電凸塊250之結合可靠度。
又，藉由形成該封裝膠體24於該承載件20與該些中介板21之間的方式，複數半導體封裝件1所用之各中介板21僅需進行一次填膠製程(即形成該封裝膠體24)。因此，於整版面製程(即量產)中，僅需一次模壓製程即可固定所有該中介板21於該承載件20上，而不需如習知技術之一一針對各堆疊結構進行填底膠製程，故本發明之製法能 大幅縮短製程時間。
另外，形成線路重佈結構23於該封裝膠體24與該中介板21之第二側21b上，除了該中介板21上方可設置該半導體元件25a，該封裝膠體24上方亦可設置該半導體元件25b,25c，故能增加單一封裝基板200之設置面積，亦即可彈性選擇該半導體元件25a,25b,25c之數量(一個或多個)與設置位置。
本發明復提供一種半導體封裝件2，其包括：一承載件20、設於該承載件20上之一中介板21、形成於該承載件20上之封裝膠體24、形成於該封裝膠體24與該中介板21上之線路重佈結構23、設置於該線路重佈結構23上之複數半導體元件25a,25b,25c、以及形成於該半導體元件25a,25b,25c與該線路重佈結構23之間的膠材26。
所述之承載件20係為電路板或封裝基板200。
所述之中介板21係具有相對之第一側21a與第二側21b，且該中介板21以其第一側21a結合該承載件20，又該中介板21中係具有連通該第一側21a與第二側21b並電性連接該承載件20之導電穿孔210，且於該第二側21b具有電性連接該導電穿孔210之線路層211b。
所述之封裝膠體24係包覆該中介板21並外露該導電穿孔210，且該封裝膠體24之側面與該承載件20之側面齊平。於其它實施例中，該中介板21之第二側21b與該第二側同側之封裝膠體24之表面齊平。
所述之線路重佈結構23係形成於該封裝膠體24與該 中介板21之第二側21b上，且電性連接該導電穿孔210。
所述之半導體元件25a,25b,25c係設置於該線路重佈結構23上，且電性連接該線路重佈結構23。於本實施例中，該些半導體元件25a,25b,25c之間係藉由該線路重佈結構23相互電性導通。
所述之膠材26係形成於該半導體元件25a,25b,25c與該線路重佈結構23之間。
綜上所述，本發明之半導體封裝件及其製法，主要藉由於該承載件上形成包覆該中介板之封裝膠體，使該中介板不會發生翹曲，而使該線路重佈結構之結構呈現平整，且該線路重佈結構能提供一平坦度高之置放表面，以當置放該半導體元件時，該中介板不會產生翹曲，因而用於連接該線路重佈結構與該半導體元件之導電凸塊不會發生斷裂，進而避免電性傳導不佳之可靠度問題。
再者，於該承載件上進行模壓製程，故於整版面製程中，僅需一次模壓製程即可固定所有該中介板，因而能大幅縮短製程時間。
又，於該中介板之第一側並無進行填底膠製程，故不會產生膠材爬升之問題。
另外，該線路重佈結構形成於該中介板之第二側及該封裝膠體上，故能增加單一封裝基板之設置面積，因而能夠增加半導體元件之設置數量及提升使用半導體元件之彈性化。
上述實施例係用以例示性說明本發明之原理及其功 效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
1、2‧‧‧半導體封裝件
10、200‧‧‧封裝基板
11‧‧‧矽中介板
110‧‧‧矽穿孔
111、23‧‧‧線路重佈結構
12、22、250‧‧‧導電凸塊
13‧‧‧銲球
14、16‧‧‧底膠
15‧‧‧半導體晶片
150‧‧‧銲錫凸塊
20‧‧‧承載件
21‧‧‧中介板
21a‧‧‧第一側
21b‧‧‧第二側
210‧‧‧導電穿孔
211a、230‧‧‧介電層
211b、231‧‧‧線路層
231a‧‧‧線路
24‧‧‧封裝膠體
25a、25b、25c‧‧‧半導體元件
26‧‧‧膠材
A‧‧‧放置區
S‧‧‧切割路徑
第1圖係為習知半導體封裝件之剖視示意圖；以及第2A至2G圖係為本發明之半導體封裝件之製法的上視及剖視示意圖；其中，第2B’圖係為第2B圖之局部放大圖。
2‧‧‧半導體封裝件
20‧‧‧承載件
21‧‧‧中介板
21a‧‧‧第一側
21b‧‧‧第二側
23‧‧‧線路重佈結構
24‧‧‧封裝膠體
25a、25b、25c‧‧‧半導體元件
250‧‧‧導電凸塊
26‧‧‧膠材

Claims (20)

  1. 一種半導體封裝件，係包括：承載件；至少一中介板，係設於該承載件上，該中介板具有相對之第一側與第二側，且該中介板以其第一側結合該承載件；封裝膠體，係形成於該承載件上，且包覆該中介板，並令該中介板之第二側外露出該封裝膠體；線路重佈結構，係形成於該中介板之第二側及與該第二側同側之封裝膠體上，且電性連接該中介板；以及至少一半導體元件，係設置於該線路重佈結構上且電性連接該線路重佈結構。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中，該承載件係為電路板或封裝基板。
  3. 如申請專利範圍第1項所述之半導體封裝件，其中，該中介板係為含矽材質之板體。
  4. 如申請專利範圍第1項所述之半導體封裝件，其中，該中介板復具有連通該第一側與第二側之導電穿孔，以電性連接該線路重佈結構。
  5. 如申請專利範圍第4項所述之半導體封裝件，其中，該導電穿孔復電性連接該承載件。
  6. 如申請專利範圍第5項所述之半導體封裝件，其中，該中介板之第一側具有至少一線路層，令該導電穿孔藉由該線路層電性連接該承載件。
  7. 如申請專利範圍第1項所述之半導體封裝件，其中，該中介板之第二側與該第二側同側之封裝膠體之表面齊平。
  8. 如申請專利範圍第1項所述之半導體封裝件，其中，該封裝膠體之側面與該承載件之側面齊平。
  9. 如申請專利範圍第1項所述之半導體封裝件，其中，該半導體元件具有複數個時，該些半導體元件之間係藉由該線路重佈結構相互電性導通。
  10. 如申請專利範圍第1項所述之半導體封裝件，復包括膠材，係形成於該線路重佈結構與該半導體元件之間。
  11. 一種半導體封裝件之製法，係包括：設置複數中介板於一承載件上，該中介板具有相對之第一側與第二側，該中介板以其第一側結合該承載件；形成封裝膠體於該承載件上，且包覆該中介板，並令該中介板之第二側外露於該封裝膠體；形成線路重佈結構於該封裝膠體與該中介板之第二側上，且電性連接該中介板；設置至少一半導體元件於該線路重佈結構上且電性連接該線路重佈結構；以及進行切割製程，以形成複數半導體封裝件。
  12. 如申請專利範圍第11項所述之半導體封裝件之製法，其中，該承載件係為電路板或封裝基板。
  13. 如申請專利範圍第11項所述之半導體封裝件之製法， 其中，該中介板係為含矽材質之板體。
  14. 如申請專利範圍第11項所述之半導體封裝件之製法，其中，該中介板復具有連通該第一側與第二側之導電穿孔，以電性連接該線路重佈結構。
  15. 如申請專利範圍第14項所述之半導體封裝件之製法，其中，該導電穿孔復電性連接該承載件。
  16. 如申請專利範圍第15項所述之半導體封裝件之製法，其中，該中介板之第一側具有至少一線路層，令該導電穿孔藉由該線路層電性連接該承載件。
  17. 如申請專利範圍第11項所述之半導體封裝件之製法，其中，該中介板之第二側與該第二側同側之封裝膠體之表面齊平。
  18. 如申請專利範圍第11項所述之半導體封裝件之製法，其中，該封裝膠體之側面與該承載件之側面齊平。
  19. 如申請專利範圍第11項所述之半導體封裝件之製法，其中，該半導體元件具有複數個時，該些半導體元件之間係藉由該線路重佈結構相互電性導通。
  20. 如申請專利範圍第11項所述之半導體封裝件之製法，復包括形成膠材於該半導體元件與該線路重佈結構之間。
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