TWI798952B - 電子封裝件及其製法 - Google Patents

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Abstract

一種電子封裝件，係於線路結構上配置電子元件，並以封裝層包覆該電子元件，且於該封裝層內嵌埋有一未接觸該線路結構之架體，以藉由該架體分散熱應力而避免電子封裝件發生翹曲，且有利於在該電子元件之周圍佈設其它電子元件。

Description

電子封裝件及其製法
本發明係有關一種半導體裝置，尤指一種防翹曲之電子封裝件及其製法。
隨著近年來可攜式電子產品的蓬勃發展，各類相關產品逐漸朝向高密度、高性能以及輕、薄、短、小之趨勢發展，其中，應用於該可攜式電子產品之各態樣的半導體封裝結構也因而配合推陳出新，以期能符合輕薄短小與高密度的要求。
圖1係習知半導體封裝件1之剖面示意圖。如圖1所示，該半導體封裝件1係於一封裝基板10上以覆晶方式設置至少一半導體晶片11，並於該封裝基板10上之半導體晶片11周圍設置至少一隔塊(dummy block)12，再於該封裝基板10上形成封裝層14以包覆該半導體晶片11，之後，於該封裝基板10下方形成複數銲球17以接置電路板(圖略)。
前述半導體封裝件1中，由於該半導體晶片11與該封裝層14之熱膨脹係數熱膨脹係數(Coefficient of thermal expansion，簡稱CTE)不匹配(mismatch)，因而容易發生熱應力不均勻之情況，致使熱循環(thermal cycle)時， 造成該封裝層14翹曲，故藉由該隔塊12設於該半導體晶片11周圍以減少翹曲(warpage)程度。
然而，習知半導體封裝件1中，該隔塊12佔據該封裝基板10極多表面區域，致使該區域之表面無法佈設其它電子元件，故若需佈設其它電子元件，則需增加該封裝基板10之尺寸以佈設所需之線路層，因而不僅難以符合微小化之需求，且會增加製作成本。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：線路結構；至少一電子元件，係設於該線路結構上並電性連接該線路結構；封裝層，係形成於該線路結構上以包覆該電子元件，其中，該封裝層係具有相對之第一表面與第二表面及鄰接該第一與第二表面之側面，且該封裝層以其第二表面結合於該線路結構上；以及架體，係嵌埋於該封裝層中，其中，該架體並未接觸該線路結構且未遮蓋該電子元件。
本發明亦提供一種電子封裝件之製法，係包括：於一線路結構上設置架體及至少一電子元件，其中，該架體並未接觸該線路結構且未遮蓋該電子元件；以及形成封裝層於該線路結構上，以令該封裝層包覆該電子元件及該架體，其中，該封裝層係具有相對之第一表面與第二表面及鄰接該第一與第二表面之側面，以令該封裝層以其第二表面結合於該線路結構上。
前述之電子封裝件及其製法中，該電子元件係外露於該封裝層之第一表面。
前述之電子封裝件及其製法中，該架體係外露於該封裝層之側面及/或第一表面。
前述之電子封裝件及其製法中，該架體係齊平該封裝層之側面及/或第一表面。
前述之電子封裝件及其製法中，該架體係為金屬材質或半導體材質。
前述之電子封裝件及其製法中，該架體係為環形，以環繞該電子元件。
前述之電子封裝件及其製法中，該架體係懸空配置於該線路結構上。
前述之電子封裝件及其製法中，該架體係藉由支撐腳架設於該線路結構上。
前述之電子封裝件及其製法中，復包括設置另一電子元件於該線路結構上，以令該架體遮蓋該另一電子元件。
前述之電子封裝件及其製法中，復包括形成於該封裝層上之屏蔽層。
前述之電子封裝件及其製法中，該架體係具有複數開口區，且設置複數該電子元件於該線路結構上，以令各該電子元件外露於各該開口區。
由上可知，本發明之電子封裝件及其製法中，主要藉由該架體分散熱應力，以於熱循環時，可避免該封裝層發生翹曲，且有利於在該電子元件之周圍佈設其它電子元件，故相較於習知技術，本發明之電子封裝件可於其線路結構之表面配置所需之線路，且無需增加該線路結構之尺寸，因而不僅能符合微小化之需求，且能降低製作成本。
1:半導體封裝件
10:封裝基板
11:半導體晶片
12:隔塊
14,24,74:封裝層
17:銲球
2,3,4,4b,4c,5,5b,5c,6,7,7b,8:電子封裝件
2a:支撐結構
20:線路結構
20a:第一側
20b:第二側
21,71,81,82:電子元件
21a:作用面
21b,41b:非作用面
210,710,810:導電凸塊
211:底膠
22:支撐腳
23,33,43,73,83:架體
230,830:開口區
24a:第一表面
24b:第二表面
24c:側面
25,35:被動元件
27:導電元件
33a:環部
330:齒部
43a:表面
66:屏蔽層
820:銲線
A:缺角
D,R:寬度
H1,H2:高度
S,L:切割路徑
圖1係為習知半導體封裝件之剖視示意圖。
圖2A至圖2D係為本發明之電子封裝件之製法之第一實施例的剖面示意圖。
圖3A係為圖2D之上視切面示意圖。
圖3B係為圖3A之另一態樣之示意圖。
圖3C係為圖3B之另一態樣之示意圖。
圖3C-1係為圖3C沿X-X的剖面示意圖。
圖3C-2係為圖3C沿Z-Z的剖面示意圖。
圖4A-1及圖4A-2係為圖3C-1及圖3C-2之另一態樣之示意圖。
圖4B係為圖4A-1之另一態樣之示意圖。
圖4C係為圖4B之另一態樣之示意圖。
圖5A係為本發明之電子封裝件之製法之第二實施例的剖面示意圖。
圖5B及圖5C係為圖5A之其它不同態樣之示意圖。
圖6A係為本發明之電子封裝件之製法之第三實施例的剖面示意圖。
圖6B及圖6C係為圖6A之其它不同態樣之示意圖。
圖7A係為本發明之電子封裝件之製法之第四實施例的剖面示意圖。
圖7B係為圖7A之不同態樣之示意圖。
圖8A-1係為本發明之電子封裝件之製法之第五實施例的剖面示意圖。
圖8A-2係為圖8A-1之上視橫切面示意圖。
圖8B-1係為圖8A-1之另一態樣之剖面示意圖。
圖8B-2係為圖8B-1之上視橫切面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
圖2A至圖2D係為本發明之電子封裝件2之製法之第一實施例的剖面示意圖。
如圖2A所示，提供一線路結構20，其具有相對之第一側20a(如上側)與第二側20b(如下側)，且於該線路結構20之第一側20a上設有至少一支撐結構2a。
於本實施例中，該線路結構20可例如為具有核心層與線路層之封裝基板、無核心層(coreless)形式之封裝基板、具導電矽穿孔(Through-silicon via，簡稱TSV)之矽中介板(Through Silicon interposer，簡稱TSI)或其它板型，其包含至少一絕緣層及至少一結合該絕緣層之線路層，如至少一扇出(fan out)型重佈線路層(redistribution layer，簡稱RDL)。例如，形成該線路層之材質係為銅，而形成該絕緣層之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)等之介電材。應可理解地，該線路結構20亦可為其它承載晶片之板材，如導線架(lead frame)、晶圓(wafer)、或其它具有金屬佈線(routing)之板體等，並不限於上述。
再者，該支撐結構2a係為如銅材之金屬框架或如矽材或玻璃之半導體框架，其具有至少一結合於該線路結構20上之支撐腳22及至少一設於該支撐腳22上之架體23。例如，該支撐腳22係藉由如黏膠之結合材220黏固於該線路結構20之第一側20a上，且該架體23係具有一開口區230，以令該線路結構20之第一側20a外露於該開口區230。
如圖2B所示，設置至少一電子元件21於該線路結構20之第一側20a上，且令該電子元件21外露於該開口區230。
於本實施例中，該電子元件21係為主動元件、被動元件或其組合等，其中，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容及電感。例如，該電子元件21係為半導體晶片，其具有相對之作用面21a與非作用面21b，並使該作用面21a之電極墊(圖略)藉由複數如銲錫材料、金屬柱(pillar)或其它等之導電凸塊210以覆晶方式設於該線路結構20上並電性連接該線路結構20之線路層，再以底膠211包覆該些導電凸塊210；或者，該電子元件21可藉由複數銲線(圖未示)以打線方式電性連接該線路結構20之線路層；亦或，該電子元件21可直接接觸該線路結構20之線路層。因此，可於該線路結構20上接置所需 類型及數量之電子元件，以提升其電性功能，且有關電子元件21電性連接線路結構20之方式繁多，並不限於上述。
再者，該電子元件21係對齊該開口區230配置，以令該架體23環繞於該電子元件21外，使該非作用面21b完全外露於該開口區230。例如，該電子元件21相對於該線路結構20之第一側20a之高度H1係高於該支撐結構2a相對於該線路結構20之第一側20a之高度H2。
如圖2C所示，形成一封裝層24於該線路結構20之第一側20a上，以令該封裝層24包覆該支撐結構2a與該電子元件21，其中，該封裝層24係具有相對之第一表面24a與第二表面24b，以令該電子元件21外露於該封裝層24之第一表面24a，且令該封裝層24以其第二表面24b結合至該線路結構20之第一側20a上。
於本實施例中，該封裝層24係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)。例如，該封裝層24之製程可選擇液態封膠(liquid compound)、噴塗(injection)、壓合(lamination)或模壓(compression molding)等方式形成於該線路結構20之第一側20a上。
再者，可藉由整平製程，如藉由研磨方式移除該封裝層24之部分材質(甚至該電子元件21之非作用面21b之部分材質)，使該封裝層24之第一表面24a齊平該電子元件21之非作用面21b，以令該電子元件21之非作用面21b外露於該封裝層24之第一表面24a。
如圖2D所示，將該支撐腳22作為切割路徑S(如圖2C所示)，以沿其進行切單製程，使該封裝層24定義出鄰接該第一與第二表面24a,24b之側面24c，俾得到本發明之電子封裝件2。
於本實施例中，可形成複數導電元件27於該線路結構20之第二側20b上，使該些導電元件27電性連接該線路結構20之線路層。
再者，該架體23係外露於該封裝層24之側面24c，另該架體23之頂面形狀可為一般環形(如圖3A所示)、具缺角A之環形(如圖3B所示)或具齒邊之環形(如圖3C所示)。例如，具齒邊環形之架體33係具有齒部330及環部33a，其齒部330係外露於該封裝層24之側面24c(如圖3C-1所示)，而其環部33a係嵌埋於該封裝層24中而未外露於該封裝層24之側面24c(如圖3C-2所示)。
或者，如圖4A-1及圖4A-2所示，架體43(例如為齒邊環形之架體)亦可外露於該封裝層24之第一表面24a。可利用整平製程，藉由研磨方式移除該封裝層24之部分材質及該電子元件21之非作用面21b之部分材質(甚至該架體43之部分表面)，使該封裝層24之第一表面24a齊平該電子元件21之非作用面21b與該架體43之表面43a，以令該電子元件21之非作用面21b與該架體43外露於該封裝層24之第一表面24a。應可理解地，如圖4B所示之電子封裝件4b，該電子元件21之非作用面41b亦可埋於該封裝層24之第一表面24a內，而僅外露出架體43之表面43a，故該電子元件21之非作用面41b與該架體23可同時未外露於該封裝層24之第一表面24a，如圖4C所示。
另外，該線路結構20之第一側20a上亦可配置至少一被動元件35，如圖3C-1所示，以令該架體33遮蓋該被動元件35。應可理解地，該線路結構20之第二側20b上亦可依需求配置至少一被動元件25，如圖2D所示。
因此，本發明之製法中，主要藉由該架體23,33,43之設計，以分散熱應力，使熱循環(thermal cycle)時，避免發生翹曲。
再者，該架體23,33,43係懸空於該線路結構20之第一側20a上，因而該架體23,33,43並未佔據該線路結構20之第一側20a之表面區域，以利於在該電子元件21之周圍佈設其它電子元件(如被動元件35)，並使該架體33,43遮蓋該被動元件35，故相較於習知技術，本發明之電子封裝件2,3,4,4b可於其線路結構20 之第一側20a之表面配置所需之線路，且無需增加該線路結構20之第一側20a之尺寸，因而不僅能符合微小化之需求，且能降低製作成本。
圖5A至圖5C係為本發明之電子封裝件5之製法之第二實施例的剖面示意圖。本實施例與第一實施例之差異在於切單製程，故以下不再贅述相同處。
如圖5A所示，沿支撐結構2a之外圍(如圖2C所示之切割路徑L)進行切單製程，以得到本發明之電子封裝件5，且保留支撐結構2a之支撐腳22。
於本實施例中，該支撐結構2a完整埋設於封裝層24中而未外露於該封裝層24。於另一實施例中，如圖5B所示之電子封裝件5b，該支撐結構2a之架體23可外露於該封裝層24之第一表面24a。
應可理解地，該切單製程之切割路徑可依需求設定，如圖5C所示之電子封裝件5c(其保留部分支撐腳22)，並無特別限制。
因此，本發明之製法中，主要藉由該架體23之設計，以分散熱應力，使熱循環(thermal cycle)時，避免發生翹曲。
再者，該架體23係藉由該支撐腳22架設於該線路結構20之第一側20a上，且該支撐腳22之寬度R遠小於習知擋塊12之寬度D(如圖1所示)，使該支撐腳22佔據該線路結構20之表面區域極少，以利於在該電子元件21之周圍佈設其它電子元件(如被動元件35)，並使該架體23遮蓋該被動元件35，故相較於習知技術，本發明之電子封裝件5可於其線路結構20之第一側20a之表面配置所需之線路，且無需增加該線路結構20之第一側20a之尺寸，因而不僅能符合微小化之需求，且能降低製作成本。
圖6A至圖6C係為本發明之電子封裝件6之製法之第三實施例的剖面示意圖。本實施例與上述實施例之差異在於新增屏蔽製程，故以下不再贅述相同處。
如圖6A所示，基於圖3C-1之電子封裝件3，於切單製程後，形成一屏蔽層66於封裝層24之側面24c與第一表面24a，使該屏蔽層66於該封裝層24之側面24c接觸架體33。
如圖6B所示，基於圖4A-2之態樣，該屏蔽層66亦可於該封裝層24之第一表面24a接觸該架體43。或者，如圖6C所示，基於圖5A之態樣，該屏蔽層66亦可未接觸該架體23。
應可理解地，該屏蔽層66可依需求接觸或未接觸該電子元件21，並無特別限制。
因此，本發明之製法中，主要藉由該屏蔽層66之設計，以避免該電子元件21受電磁干擾(Electromagnetic Interference，簡稱EMI)。
圖7A係為本發明之電子封裝件7之製法之第四實施例的剖面示意圖。本實施例與上述實施例之差異在於新增封裝製程，故以下不再贅述相同處。
如圖7A所示，基於圖3C-1之電子封裝件3，於該線路結構20之第二側20b配置另一電子元件71。該電子元件71係為半導體晶片，其可藉由複數如銲錫材料、金屬柱(pillar)或其它等之導電凸塊710以覆晶方式設於該線路結構20上並電性連接該線路結構20之線路層，但有關電子元件71電性連接線路結構20之方式繁多，並無特別限制。
於本實施例中，可於該線路結構20之第二側20b上形成另一封裝層74，以令該封裝層74包覆該電子元件71、導電凸塊710、被動元件25及導電元件27，且該導電元件27係凸伸出該封裝層74。例如，該封裝層74係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)，其可選擇液態封膠(liquid compound)、噴塗(injection)、壓合(lamination)或模壓(compression molding)等方式形 成於該線路結構20之第二側20b上。應可理解地，該第二側20b之封裝層74與該第一側20a之封裝層24可選用相同或相異之材質，並無特別限制。
因此，該線路結構20可選擇性於其至少一側配置有封裝層24,74及該架體33,73即可，如圖7B所示之電子封裝件7b，並無特別限制。
圖8A-1係為本發明之電子封裝件8之製法之第五實施例的剖面示意圖。本實施例與上述實施例之差異在於電子元件之數量，故以下不再贅述相同處。
如圖8A-1及圖8A-2所示，基於圖3A及圖3C-1之電子封裝件3，該架體83係具有複數開口區830，且設置複數電子元件21,81於該線路結構20之第一側20a上，以令各該電子元件21,81外露於各該開口區830。
於本實施例中，該電子元件81係為半導體晶片，其可藉由複數如銲錫材料、金屬柱(pillar)或其它等之導電凸塊810以覆晶方式設於該線路結構20上並電性連接該線路結構20之線路層，但有關電子元件81電性連接線路結構20之方式繁多，如圖8B-1及圖8B-2所示之打線方式(即電子元件82藉由銲線820電性連接該線路結構20之線路層)，並無特別限制。
本發明亦提供一種電子封裝件2,3,4,4b,4c,5,5b,5c,6,7,7b,8，係包括：一線路結構20、至少一電子元件21,71,81,82、一封裝層24,74以及一架體23,33,43,73,83。
所述之電子元件21,71,81,82係設於該線路結構20上並電性連接該線路結構20。
所述之封裝層24,74係形成於該線路結構20上以包覆該電子元件21,71,81,82，其中，該封裝層24係具有相對之第一表面24a與第二表面24b及鄰接該第一與第二表面24a,24b之側面24c，且該封裝層24以其第二表面24b結合於該線路結構20上。
所述之架體23,33,43,73,83係嵌埋於該封裝層24,74中，該架體23,33,43,73,83並未接觸該線路結構20且未遮蓋該電子元件21,71,81,82。
於一實施例中，該電子元件21,81係外露於該封裝層24之第一表面24a。
於一實施例中，該架體23,33,43,83係外露於該封裝層24之側面24c及/或第一表面24a。
於一實施例中，該架體23,33,43,83係齊平該封裝層24之側面24c及/或第一表面24a。
於一實施例中，該架體23,33,43,73,83係為金屬材質或半導體材質。
於一實施例中，該架體23,33,43,73,83係為環形，以環繞該電子元件21,71。
於一實施例中，該架體23,33,43,73,83係懸空配置於該線路結構20上。
於一實施例中，該架體23係藉由支撐腳22架設於該線路結構20上。
於一實施例中，所述之電子封裝件3,4,4b,5,5b,5c,6,7,8復包括設於該線路結構20上之另一電子元件(如被動元件35)，以令該架體23,83遮蓋該另一電子元件。
於一實施例中，所述之電子封裝件6復包括形成於該封裝層24上之屏蔽層66。
綜上所述，本發明之電子封裝件及其製法，係藉由該架體之設計，以分散熱應力而避免發生翹曲，且利於在該電子元件之周圍佈設其它電子元件， 故本發明之電子封裝件可於其線路結構之表面配置所需之線路，且無需增加該線路結構之尺寸，因而不僅能符合微小化之需求，且能降低製作成本。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2:電子封裝件
20:線路結構
20a:第一側
20b:第二側
21:電子元件
23:架體
24:封裝層
24a:第一表面
24b:第二表面
24c:側面
25:被動元件
27:導電元件

Claims (22)

  1. 一種電子封裝件，係包括：線路結構；至少一電子元件，係設於該線路結構上並電性連接該線路結構；封裝層，係形成於該線路結構上以包覆該至少一電子元件，其中，該封裝層係具有相對之第一表面與第二表面及鄰接該第一與第二表面之側面，且該封裝層以其第二表面結合於該線路結構上；以及架體，係嵌埋於該封裝層中，其中，該架體並未接觸該線路結構及未電性連接該線路結構且未遮蓋該至少一電子元件。
  2. 如請求項1所述之電子封裝件，其中，該至少一電子元件係外露於該封裝層之第一表面。
  3. 如請求項1所述之電子封裝件，其中，該架體係外露於該封裝層之側面及/或第一表面。
  4. 如請求項1所述之電子封裝件，其中，該架體係齊平該封裝層之側面及/或第一表面。
  5. 如請求項1所述之電子封裝件，其中，該架體係為金屬材質或半導體材質。
  6. 如請求項1所述之電子封裝件，其中，該架體係為環形，以環繞該至少一電子元件。
  7. 如請求項1所述之電子封裝件，其中，該架體係懸空配置於該線路結構上。
  8. 如請求項1所述之電子封裝件，其中，該架體係藉由支撐腳架設於該線路結構上。
  9. 如請求項1所述之電子封裝件，復包括設於該線路結構上之另一電子元件，以令該架體遮蓋該另一電子元件。
  10. 如請求項1所述之電子封裝件，復包括形成於該封裝層上之屏蔽層。
  11. 如請求項1所述之電子封裝件，其中，該架體具有複數開口區，且該線路結構上設有複數電子元件，以令該複數電子元件分別外露於該複數開口區。
  12. 一種電子封裝件之製法，係包括：於一線路結構上設置架體及至少一電子元件，其中，該架體並未接觸該線路結構及未電性連接該線路結構且未遮蓋該至少一電子元件；以及形成封裝層於該線路結構上，以令該封裝層包覆該至少一電子元件及該架體，其中，該封裝層係具有相對之第一表面與第二表面及鄰接該第一與第二表面之側面，以令該封裝層以其第二表面結合於該線路結構上。
  13. 如請求項12所述之電子封裝件之製法，其中，該至少一電子元件係外露於該封裝層之第一表面。
  14. 如請求項12所述之電子封裝件之製法，其中，該架體係外露於該封裝層之側面及/或第一表面。
  15. 如請求項12所述之電子封裝件之製法，其中，該架體係齊平該封裝層之側面及/或第一表面。
  16. 如請求項12所述之電子封裝件之製法，其中，該架體係為金屬材質或半導體材質。
  17. 如請求項12所述之電子封裝件之製法，其中，該架體係為環形，以環繞該至少一電子元件。
  18. 如請求項12所述之電子封裝件之製法，其中，該架體係懸空配置於該線路結構上。
  19. 如請求項12所述之電子封裝件之製法，其中，該架體係藉由支撐腳架設於該線路結構上。
  20. 如請求項12所述之電子封裝件之製法，復包括設置另一電子元件於該線路結構上，以令該架體遮蓋該另一電子元件。
  21. 如請求項12所述之電子封裝件之製法，復包括於該封裝層上形成屏蔽層。
  22. 如請求項12所述之電子封裝件之製法，其中，該架體具有複數開口區，且該線路結構上設有複數電子元件，以令該複數電子元件分別外露於該複數開口區。
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