KR102084540B1 - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 그 제조방법을 제공한다. 반도체 패키지 제조방법은 복수개의 적층된 하부 반도체칩들을 포함하는 하부 스택을 기판에 실장하는 것; 및 복수개의 적층된 상부 반도체칩들을 포함하는 상부 스택을 상기 하부 스택 상에 실장하는 것을 포함할 수 있다. 본 발명에 따르면, 반도체 패키지가 용이하게 제조될 수 있다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package an And Method Of Fabricating The Same}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 관통비아를 갖는 멀티칩(Multichip) 반도체 패키지에 관한 것이다.
전자산업의 발전에 따라, 경량화, 소형화, 고속화 및 고성능화된 전자 제품이 저렴한 가격으로 제공될 수 있다. 반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 반도체 패키지의 성능 향상을 위한 다양한 연구가 요구되고 있다. 특히, 종래 와이어 본딩으로 구현하던 반도체 패키지에서 고성능이 요구됨에 따라 관통비아(TSV) 기술이 제안되었다.
본 발명이 해결하고자 하는 과제는 복수개의 반도체칩들을 용이하게 적층하는 반도체 패키지의 제조방법을 제공하는 데 에 있다.
본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다. 본 발명의 개념에 따른 반도체 패키지 제조방법은 복수개의 적층된 하부 반도체칩들을 포함하는 하부 스택을 기판에 실장하는 것; 상기 기판 상에 상기 하부 스택의 측면을 둘러싸되, 상기 하부 스택의 상면을 덮지 않는 하부 몰딩막을 형성하는 것; 및 상기 하부 몰딩막을 형성한 후, 복수개의 적층된 상부 반도체칩들을 포함하는 상부 스택을 상기 하부 스택 상에 실장하는 것을 포함할 수 있다. .
실시예에 따르면, 상기 하부 스택을 실장하는 것은 상기 하부 스택의 하면에 제공된 하부 솔더볼을 리플로우하여, 상기 기판 및 상기 하부 스택 사이에 상기 기판과 전기적으로 연결되는 하부 연결부를 형성하는 것을 포함할 수 있다.
실시예에 따르면, 상기 상부 스택을 실장하는 것은 상기 상부 스택의 하면에 제공된 상부 솔더볼을 리플로우시켜, 상기 상부 스택 및 상기 하부 스택 사이에 상부 연결부를 형성하는 것을 포함할 수 있다.
실시예에 따르면, 상기 하부 몰딩막은 상기 기판 및 상기 하부 스택 사이 그리고 상기 각각의 하부 반도체칩들 사이를 채울 수 있다.
실시예에 따르면, 상기 하부 몰딩막, 상기 하부 스택, 및 상기 상부 스택을 덮는 상부 몰딩막을 형성할 수 있다.
실시예에 따르면, 상기 상부 몰딩막은 상기 하부 스택 및 상부 스택 사이, 그리고 각각의 상부 반도체칩들 사이를 채울 수 있다.
실시예에 따르면, 상기 하부 스택을 형성하는 것은 제1 관통비아를 갖는 제1 반도체 칩을 포함하는 제1 반도체 기판을 준비하는 것; 상기 제1 반도체 기판의 제1 반도체칩 상에 제2 관통비아를 갖는 제2 반도체칩을 실장하는 것; 및 상기 제1 반도체 기판을 하나 이상의 상기 하부 스택으로 분리시키되, 상기 하부 스택은 차례로 적층된 상기 제1 반도체칩 및 상기 제2 반도체칩을 포함할 수 있다.
본 발명의 개념에 따른 반도체 패키지는 기판; 상기 기판 상에 차례로 적층된 제1 반도체칩, 제2 반도체칩, 제3 반도체칩, 및 제4 반도체칩; 상기 기판 상에 배치되고, 상기 제1 반도체칩의 측면 및 상기 제2 반도체칩의 측면을 둘러싸되, 상기 제2 반도체칩의 상면보다 낮은 레벨의 최상면을 갖는 하부 몰딩막; 및 상기 하부 몰딩막, 상기 제3 반도체칩, 및 상기 제4 반도체칩을 덮되, 상기 하부 몰딩막과 다른 물질을 포함하는 상부 몰딩막을 포함할 수 있다.
실시예에 따르면, 상기 하부 몰딩막은 상기 기판 및 상기 제1 반도체칩 사이, 그리고 상기 제1 반도체칩 및 상기 제2 반도체칩 사이를 채울 수 있다.
실시예에 따르면, 상기 상부 몰딩막은 상기 제2 반도체칩 및 상기 제3 반도체칩 사이, 그리고, 상기 제3 반도체칩 및 상기 제4 반도체칩 사이를 채울 수 있다.
본 발명의 개념에 따면, 스택들은 복수개의 반도체칩들을 포함하며, 리플로우 공정에 의해 실장될 수 있다. 따라서, 4개 이상의 적층된 반도체칩들을 포함하는 반도체 패키지가 용이하게 제조될 수 있다. 하부 스택이 복수개의 하부 반도체칩들을 포함함에 따라, 하부 몰딩막은 하부 스택의 상면을 덮지 않을 수 있다. 따라서, 상부 스택은 하부 스택 상면에 실장될 수 있다. 하부 몰딩막은 기판 및 하부 스택 사이, 그리고 하부 반도체칩들 사이를 채워, 별도의 언더필막 형성 공정이 생략될 수 있다. 상부 몰딩막은 상부 스택 및 하부 스택 사이, 그리고, 상부 반도체칩들 사이를 채워, 반도체 패키지가 용이하게 제조될 수 있다.
본 발명의 보다 완전한 이해와 도움을 위해, 참조가 아래의 설명에 첨부도면과 함께 주어져 있고 참조번호가 이래에 나타나 있다.
도 1 내지 7은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 8은 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다.
도 9는 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 본 발명의 개념에 따른 반도체 패키지의 제조방법을 설명한다.
도 1 내지 7은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 1을 참조하면, 캐리어 기판(150) 상에 제1 반도체칩(100) 및 제2 반도체칩(120)이 차례로 적층될 수 있다. 제2 반도체칩(120)은 칩-온-웨이퍼(COW) 방식으로 제1 반도체칩(110) 상에 적층될 수 있다. 예를 들어, 하나 또는 그 이상의 제1 반도체칩(110)을 포함하는 제1 반도체 기판(101)이 캐리어 접착층(155)에 의해 캐리어 기판(150) 상에 부착될 수 있다. 제1 반도체 기판(101)은 실리콘과 같은 반도체로 만들어진 웨이퍼 레벨의 반도체 기판일 수 있다. 제1 반도체칩(110)은 제1 집적회로층(111) 및 제1 관통비아들(112)을 포함할 수 있다. 제1 집적회로층(111)이 제1 반도체칩(110)의 하면(110a)에 형성될 수 있다. 제1 집적회로층(111)은 메모리 회로, 로직 회로, 혹은 이들의 조합을 포함할 수 있다. 제1 관통비아들(112)은 제1 반도체칩(110)의 내부를 관통하며, 제1 집적회로층(111)과 전기적으로 연결될 수 있다. 하부 솔더볼들(114)이 제1 반도체칩(110)의 하면(110a) 상에 제공되며, 제1 관통비아들(112)과 전기적으로 연결될 수 있다 제1 상부 패드들(113)이 제1 반도체칩(110)의 상면(110b)에 제공되어, 제1 관통비아들(112)과 전기적으로 연결될 수 있다.
제2 반도체칩(120)이 제1 반도체 기판(101)의 제1 반도체칩(110) 상에 실장되어 칩-온-웨이퍼 구조를 구현할 수 있다. 제2 반도체칩(120)은 그 내부를 관통하는 제2 관통비아들(122)을 가질 수 있다. 제2 집적회로층(121)이 제2 반도체칩(120)의 하면(120a)에 제공될 수 있다. 제2 상부 패드들(123)이 제2 반도체칩(120)의 상면(120b) 상에 제공되어, 제2 관통비아들(122)와 전기적으로 연결될 수 있다. 제2 반도체칩(120)의 하면(120a)에 제공된 솔더들(미도시)이 제1 상부 패드들(113)과 전기적으로 연결되도록 리플로우될 수 있다. 이에 따라, 하부 범프부들(125)이 제1 반도체칩(110) 및 제2 반도체칩(120) 사이에 형성될 수 있다. 리플로우 공정에서, 제1 반도체칩(110) 및 제2 반도체칩(120)에 별도의 압력이 가해지지 않아, 제1 반도체칩(110) 및 제2 반도체칩(120)의 손상이 방지될 수 있다. 제2 반도체칩(120)은 하부 범프부들(125)에 의하여 제1 반도체칩(110)과 전기적으로 연결될 수 있다. 이 때, 제2 반도체칩(120)은 불량한 제1 반도체칩(110) 상에는 실장되지 않을 수 있다.
도 2를 참조하면, 하나 이상의 하부 스택(100)이 제1 반도체 기판(101)으로부터 분리될 수 있다. 하부 스택(100)은 제1 반도체 기판(101)을 다이싱(dicing)하여 제조될 수 있다. 하부 스택(100)은 복수의 적층된 하부 반도체칩들, 예를 들어, 차례로 적층된 제1 반도체칩(110) 및 제2 반도체칩(120)을 포함할 수 있다. 하부 스택(100)의 분리되기 전에, 하부 캐리어 기판(150), 및 캐리어 접착층(155)이 제1 반도체칩(110)으로부터 제거될 수 있다.
도 3은 본 발명의 다른 예에 따라 제조된 하부 스택을 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3을 도 2와 함께 참조하면, 하부 스택(100)은 적층된 복수의 하부 반도체칩들(110, 120)을 포함할 수 있다. 제1 반도체칩(110) 및 제2 반도체칩(120)은 도 1의 예로써 설명한 제1 반도체칩(110) 및 제2 반도체칩(120)과 동일할 수 있다. 접착막(130)이 제1 반도체칩(110) 및 제2 반도체칩(120) 사이에 개재될 수 있다. 접착막(130)은 하부 범프부들(125) 사이에 배치될 수 있다. 일 예로, 접착막(130)은 도 2에 도시된 제1 반도체칩(110) 상의 제1 상부 패드들(113) 사이에 형성될 수 있다. 이후, 제2 반도체칩(120)이 제1 상부 패드들(113) 및 접착막(130) 상에 부착될 수 있다. 다른 예로, 접착막(130)은 제2 반도체칩(120)의 하면(120a)에서, 솔더들(미도시) 사이에 제공될 수 있다. 이후, 접착막(130) 및 솔더들(미도시)을 포함하는 제2 반도체칩(120)이 제1 반도체칩(110) 상에 실장될 수 있다. 제2 반도체칩(120)의 실장공정에서, 하부 범프부들(125)은 접착막(130)에 의해 손상이 방지될 수 있다. 제2 반도체칩(120)은 접착막(130)에 의해 제1 반도체칩(110)과 균일한 간격을 가지도록 배치될 수 있다.
도 4를 참조하면, 복수개의 반도체칩들(110, 120)을 포함하는 하부 스택(100)이 기판(300) 상에 실장될 수 있다. 기판(300)은 인쇄회로기판(PCB)와 같은 패키지 기판일 수 있다. 외부연결단자(311)가 기판(300)의 하면에 제공될 수 있다. 하부 스택(100)은 앞서 도 1 및 2의 예로써 제조된 하부 스택(100)일 수 있다. 하부 스택(100)은 차례로 적층된 제1 반도체칩(110) 및 제2 반도체칩(120)을 포함할 수 있다. 제1 반도체칩(110)의 하면(110a) 상에 형성된 하부 솔더볼들(도 2에서 114)이 기판 패드들(313)과 접촉하도록, 제1 반도체칩(110)이 기판(300) 상에 배치될 수 있다. 제1 반도체칩(110)의 하면(110a) 상에 제공된 하부 솔더볼들(114)이 리플로우되어, 하부 연결부들(115)이 기판(300) 및 제1 반도체칩(110) 사이에 형성될 수 있다. 제1 반도체칩(110)은 하부 연결부들(115)에 의해 기판(300)과 전기적으로 연결될 수 있다. 상기 리플로우 공정에서, 제1 반도체칩(110) 및 기판(300)에 별도의 압력이 가해지지 않을 수 있다. 다른 예로, 하부 스택(100)은 도 3의 예로써 설명한 하부 스택(100)일 수 있다.
도 5를 참조하면, 하부 몰딩막(410)이 하부 스택(100)의 측면을 둘러싸도록 기판(300) 상에 형성될 수 있다. 예를 들어, 하부 몰딩막(410)은 제1 반도체칩(110) 및 제2 반도체칩(120)의 측면을 덮을 수 있다. 하부 몰딩막(410)은 도전성 필러 입자들 및 절연성 고분자 물질(예를 들어, 에폭시 몰딩 컴파운드)를 포함할 수 있다. 하부 몰딩막(410)의 최상면(410b)은 하부 스택(100), 예를 들어, 제2 반도체칩(120)의 상면(120b)과 동일하거나 더 낮은 레벨을 가질 수 있다. 제2 반도체칩(120)의 상면(120b)은 하부 몰딩막(410)에 의해 덮이지 않을 수 있다. 하부 몰딩막(410)은 기판(300) 및 제1 반도체칩(110) 사이, 그리고 제1 반도체칩(110) 및 제2 반도체칩(120) 사이를 채울 수 있다. 하부 몰딩막(410)은 하부 연결부들(115) 사이 및 하부 범프부들(125) 사이에 제공될 수 있다. 이에 따라, 기판(300) 및 제1 반도체칩(110), 그리고, 제1 반도체칩(110) 및 제2 반도체칩(120) 사이에 별도의 언더필막(미도시) 형성 공정이 생략되어, 하부 스택(100)이 용이하게 몰딩될 수 있다. 몰딩되는 하부 스택(100)의 높이가 낮은 경우(예를 들어, 하부 스택(100)이 하나의 하부 반도체칩을 포함하는 경우), 하부 몰딩막(410)은 기판(300) 및 하부 스택(100) 사이를 채울 뿐만 아니라, 하부 스택(100)의 상면을 덮을 수 있다. 본 발명의 하부 스택(100)은 복수개의 반도체칩들(110, 120)을 포함함에 따라, 하부 몰딩막(410)이 하부 스택(100)의 상면(예를 들어, 제2 반도체칩(120)의 상면(120b)) 상으로 넘치지 않는 충분한 높이(H)를 가질 수 있다. 예를 들어, 하부 스택(100)은 대략 100μm이상의 높이(H)를 가질 수 있다. 다른 예로, 도 4의 예와 같은 방법으로 스택들(미도시)이 하부 몰딩막(410)에 의해 둘러싸인 하부 스택(100) 상에 반복하여 실장될 수 있다. 이에 따라, 복수의 적층된 하부 반도체칩들(110, 120)이 용이하게 형성될 수 있다.
도 6을 참조하면, 상부 스택(200)이 하부 스택(100) 상에 실장될 수 있다. 상부 스택(200)은 앞서 도 1 및 도 2의 예로써 제조된 하부 스택(100)과 동일 또는 유사한 방법으로 제조될 수 있다. 예를 들어, 제3 반도체 기판의 각 제3 반도체칩(210) 상에 제4 반도체칩(220)을 실장할 수 있다. 제4 반도체칩(220)의 하면(220a)에 제공된 솔더들(미도시)이 리플로우되어, 제3 반도체칩(210) 및 제4 반도체칩(220) 사이에 상부 범프부들(215)을 형성할 수 있다. 상부 범프부들(225)은 제3 상부 패드들(213)과 전기적으로 연결될 수 있다. 제3 반도체 기판(300)의 다이싱에 의해, 하나 이상의 상부 스택(200)이 제조될 수 있다. 상부 스택(200)은 차례로 적층된 제3 반도체칩(210) 및 제4 반도체칩(220)을 포함할 수 있다. 제3 반도체칩(210)은 제3 집적회로층(211) 및 그 내부를 관통하는 제3 관통비아들(212)을 포함할 수 있다. 제4 반도체칩(220)은 제4 집적회로층(221)을 포함할 수 있다. 다른 예로, 상부 스택(200)은 도 3의 하부 스택(100)과 같이 제3 반도체칩(210) 및 제4 반도체칩(220) 사이에 접착막(미도시)을 더 포함할 수 있다. 또 다른 예로, 제4 반도체칩(220)이 실장된 후, 제3 반도체칩(210) 및 제4 반도체칩(220) 사이에 언더필막(미도시)이 더 형성될 수도 있다.
제3 반도체칩(210)의 하면(210a)에 제공된 하부 솔더볼들(미도시)을 리플로우시켜, 상부 연결부들(215)이 상부 스택(200) 및 하부 스택(100) 사이에 형성될 수 있다. 제3 반도체칩(210)은 상부 연결부들(215)에 의해 제2 반도체칩(120)과 전기적으로 연결될 수 있다. 하부 몰딩막(410)이 하부 스택(100)의 상면, 예를 들어, 제2 반도체칩(120)의 상면(120b)을 덮는 경우, 상부 스택(200)이 제2 반도체칩(120) 상에 실장되기 어려울 수 있다. 본 발명에 따른 하부 몰딩막(410)의 최상면(410b)은 제2 반도체칩(120)의 상면(120b)과 동일하거나 더 낮은 레벨을 가짐에 따라, 상부 스택(200)이 제2 반도체칩(120) 상에 용이하게 실장될 수 있다.
도 7을 참조하면, 상부 몰딩막(420)이 기판(300), 하부 몰딩막(410), 하부 스택(100), 상부 스택(200)을 덮을 수 있다. 상부 몰딩막(420)은 제2 반도체칩(120) 및 제3 반도체칩(210) 사이, 그리고 제3 반도체칩(210) 및 제4 반도체칩(220) 사이를 채울 수 있다. 이에 따라, 제2 반도체칩(120) 및 제3 반도체칩(210) 사이, 그리고 제3 반도체칩(210) 및 제4 반도체칩(220) 사이에 별도의 언더필막들을 형성하는 공정이 생략되어, 반도체 패키지(1)가 용이하게 제조될 수 있다. 상부 몰딩막(420)은 도전성 필러 입자들 및 절연성 고분자 물질(예를 들어, 에폭시 몰딩 컴파운드)를 포함할 수 있다. 상부 몰딩막(420)에 포함된 도전성 필러 입자들의 평균 직경은 하부 몰딩막(410)에 포함된 도전성 필러 입자들이 평균 직경보다 클 수 있다.
<응용예>
도 8은 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다. 도 9는 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 8을 참조하면, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 메모리(1210)는 본 실시예의 반도체 패키지(1)를 포함할 수 있다.
도 9를 참조하면, 정보 처리 시스템(1300)은 본 실시예의 반도체 패키지(1)를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결된 메모리 시스템(1310), 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함할 수 있고, 도 8의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 복수개의 적층된 하부 반도체칩들을 포함하는 하부 스택을 기판에 실장하는 것;
    상기 기판 상에 상기 하부 스택의 측면을 둘러싸되, 상기 하부 스택의 상면을 덮지 않는 하부 몰딩막을 형성하는 것; 및
    상기 하부 몰딩막을 형성한 후, 복수개의 적층된 상부 반도체칩들을 포함하는 상부 스택을 상기 하부 스택 상에 실장하는 것을 포함하고,
    상기 하부 몰딩막은 상기 기판의 상면 및 상기 하부 스택의 하면 사이의 제1 갭 영역 그리고 상기 하부 반도체칩들 사이의 제2 갭 영역을 채우는 반도체 패키지 제조방법.
  2. 제 1항에 있어서,
    상기 하부 스택을 실장하는 것은 상기 하부 스택의 하면에 제공된 하부 솔더볼을 리플로우하여, 상기 기판 및 상기 하부 스택 사이에 상기 기판과 전기적으로 연결되는 하부 연결부를 형성하는 반도체 패키지 제조방법.
  3. 제 1항에 있어서,
    상기 상부 스택을 실장하는 것은 상기 상부 스택의 하면에 제공된 상부 솔더볼을 리플로우시켜, 상기 상부 스택 및 상기 하부 스택 사이에 상부 연결부를 형성하는 반도체 패키지 제조방법.
  4. 삭제
  5. 제 1항에 있어서,
    상기 하부 몰딩막, 상기 하부 스택, 및 상기 상부 스택을 덮는 상부 몰딩막을 형성하는 반도체 패키지 제조방법.
  6. 제 5항에 있어서,
    상기 상부 몰딩막은 상기 하부 스택 및 상기 상부 스택 사이, 그리고 각각의 상부 반도체칩들 사이를 채우고,
    상기 상부 몰딩막은 상기 하부 몰딩막의 측벽, 상기 상부 반도체칩들의 바닥면들, 및 상기 상부 반도체칩들의 측벽들을 덮는 반도체 패키지 제조방법.
  7. 제 1항에 있어서,
    상기 하부 스택을 형성하는 것은:
    제1 관통비아를 갖는 제1 반도체 칩을 포함하는 제1 반도체 기판을 준비하는 것;
    상기 제1 반도체 기판의 제1 반도체칩 상에 제2 관통비아를 갖는 제2 반도체칩을 실장하는 것; 및
    상기 제1 반도체 기판을 하나 이상의 상기 하부 스택으로 분리시키되, 상기 하부 스택은 차례로 적층된 상기 제1 반도체칩 및 상기 제2 반도체칩을 포함하는 반도체 패키지 제조방법.
  8. 기판;
    상기 기판 상에 차례로 적층된 제1 반도체칩, 제2 반도체칩, 제3 반도체칩, 및 제4 반도체칩;
    상기 기판 상에 배치되고, 상기 제1 반도체칩의 측면 및 상기 제2 반도체칩의 측면을 둘러싸되, 상기 제2 반도체칩의 상면보다 낮은 레벨의 최상면을 갖는 하부 몰딩막; 및
    상기 하부 몰딩막, 상기 제3 반도체칩, 및 상기 제4 반도체칩을 덮되, 상기 하부 몰딩막과 다른 물질을 포함하는 상부 몰딩막을 포함하고,
    상기 상부 몰딩막은 상기 제2 반도체칩의 상기 상면과 상기 제3 반도체칩의 하면 사이의 제1 갭 영역 그리고 상기 제3 반도체칩의 상면 및 상기 제4 반도체칩의 하면 사이의 제2 갭 영역을 채우는 반도체 패키지.
  9. 제 8항에 있어서,
    상기 하부 몰딩막은 상기 기판의 상면 및 상기 제1 반도체칩의 하면 사이의 제3 갭 영역, 그리고 상기 제1 반도체칩의 상면 및 상기 제2 반도체칩의 하면 사이의 제4 갭 영역을 채우는 반도체 패키지.
  10. 삭제
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