JP2019161095A - 半導体装置 - Google Patents

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chip group
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下川　一生
Kazuo Shimokawa
一生 下川
内田　雅之
Masayuki Uchida
雅之 内田
啓 東條
Hiroshi Tojo
啓 東條
成俊 田辺
Shigetoshi Tanabe
成俊 田辺
宜司 伊藤
Takashi Ito
宜司 伊藤
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Toshiba Memory Corp
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Abstract

【課題】全体の薄化とワイヤ接合性の向上との両立が可能な半導体装置を提供する。【解決手段】複数の第１半導体チップのそれぞれは、下段の第１半導体チップほど上段の第１半導体チップよりも第１方向に突出した第１端部と、第１端部に設けられ第１金属ワイヤが接合された第１電極パッドとを有する。複数の第２半導体チップのそれぞれは、下段の第２半導体チップほど上段の第２半導体チップよりも第２方向に突出した第２端部と、第２端部に設けられ第２金属ワイヤが接合された第２電極パッドとを有する。第３半導体チップは、第１チップ群の上に重なる第１部分と、第１チップ群および第２チップ群よりも第２方向に突出し、第１部分よりも厚い第２部分と、第２部分に設けられ第３金属ワイヤが接合された第３電極パッドとを有する。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
配線基板と、配線基板上に積層された第１の素子群と、第１の素子群上に積層された第２の素子群とを備えた半導体装置が知られている。第１の素子群の複数のチップは、それぞれのパッド配列辺を同方向に向け、かつ電極パッドが互いに重ならないように階段状に積層されている。第２の素子群の複数のチップは、それぞれのパッド配列辺を同方向に向け、かつ電極パッドが互いに重ならないように、第１の素子群の階段部とは逆方向に向けて階段状に積層されている。このような半導体装置において、第２の素子群の複数のチップのうち、最下段のチップの厚さを他のチップの厚さよりも厚くすることが提案されている。
特開２０１２−１２４４２３号公報 特許第４４９８４０３号公報 特許第５１７８２１３号公報
本発明の実施形態は、全体の薄化とワイヤ接合性の向上との両立が可能な半導体装置を提供する。
本発明の実施形態によれば、半導体装置は、配線基板と、前記配線基板の上に階段状に積層された複数の第１半導体チップを有する第１チップ群と、前記第１チップ群の上に階段状に積層された複数の第２半導体チップを有する第２チップ群と、前記第１チップ群と前記第２チップ群との間に設けられた第３半導体チップと、前記第１チップ群と前記配線基板とを接続する第１金属ワイヤと、前記第２チップ群と前記配線基板とを接続する第２金属ワイヤと、前記第３半導体チップと前記配線基板とを接続する第３金属ワイヤと、を備えている。前記複数の第１半導体チップのそれぞれは、下段の第１半導体チップほど上段の第１半導体チップよりも第１方向に突出した第１端部と、前記第１端部に設けられ、前記第１金属ワイヤが接合された第１電極パッドと、を有する。前記複数の第２半導体チップのそれぞれは、下段の第２半導体チップほど上段の第２半導体チップよりも前記第１方向の反対の第２方向に突出した第２端部と、前記第２端部に設けられ、前記第２金属ワイヤが接合された第２電極パッドと、を有する。前記第３半導体チップは、前記第１チップ群の上に重なる第１部分と、前記第１チップ群および前記第２チップ群よりも前記第２方向に突出し、前記第１部分よりも厚い第２部分と、前記第２部分に設けられ、前記第３金属ワイヤが接合された第３電極パッドと、を有する。
本発明の実施形態に係る半導体装置の模式断面図。 本発明の実施形態に係る半導体装置の一部分の模式拡大断面図。 本発明の実施形態に係る半導体装置の一部分の模式拡大平面図。 本発明の実施形態に係る半導体装置の製造方法を示す模式断面図。 本発明の実施形態に係る半導体装置の製造方法を示す模式断面図。 本発明の実施形態に係る半導体装置の製造方法を示す模式断面図。 本発明の実施形態に係る半導体装置の製造方法を示す模式断面図。 本発明の実施形態に係る半導体装置の製造方法を示す模式断面図。 本発明の実施形態に係る半導体装置の一部分の模式拡大断面図。 比較例の半導体装置の模式断面図。
以下、図面を参照し、本発明の実施形態について説明する。各図において、同じ要素には同じ符号を付して詳細な説明は適宜省略する。なお、図面は模式的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
図１は、本発明の実施形態に係る半導体装置１の模式断面図である。
半導体装置１は、配線基板１００と、配線基板１００の上に積層された複数の半導体チップを含むチップ群１０、２０、３０、４０と、半導体チップと配線基板１００とを接続する金属ワイヤ５と、複数の半導体チップおよび金属ワイヤ５を封止する樹脂部１５０とを有する。
図１に示す例では、４つのチップ群（第１チップ群１０、第２チップ群２０、第３チップ群３０、および第４チップ群４０）が配線基板１００の上に積層されている。
第１チップ群１０は、配線基板１００の上に階段状に積層された複数の半導体チップ１１を有する。第２チップ群２０は、第１チップ群１０の上に階段状に積層された複数の半導体チップ２１を有する。第３チップ群３０は、第２チップ群２０の上に階段状に積層された複数の半導体チップ３１を有する。第４チップ群４０は、第３チップ群３０の上に階段状に積層された複数の半導体チップ４１を有する。
第１チップ群１０の複数の半導体チップ１１のそれぞれは、金属ワイヤ５が接合された端部（図１において右側の端部）を有する。それら複数の半導体チップ１１の複数の端部は、段差を形成して階段状に並んでいる。下段の半導体チップ１１の端部ほど、上段の半導体チップ１１の端部よりも第１方向（図１において右方向）に突出している。
それぞれの半導体チップ１１の端部には電極パッド１３が設けられている。それぞれの電極パッド１３は、他の半導体チップに覆われていない。半導体チップ１１は、４つの辺をもつ四角形状の平面形状をもつ。その半導体チップ１１の１辺に沿って複数の電極パッド１３が配列されている。
金属ワイヤ５は、電極パッド１３に接合されている。金属ワイヤ５は、電極パッド１３と配線基板１００の図示しない配線とを接続し、また電極パッド１３同士を接続している。
第２チップ群２０の複数の半導体チップ２１のそれぞれは、金属ワイヤ５が接合された端部（図１において左側の端部）を有する。それら複数の半導体チップ２１の複数の端部は、段差を形成して階段状に並んでいる。下段の半導体チップ２１の端部ほど、上段の半導体チップ２１の端部よりも、第１方向の反対の第２方向（図１において左方向）に突出している。
それぞれの半導体チップ２１の端部には電極パッド２３が設けられている。それぞれの電極パッド２３は、他の半導体チップに覆われていない。半導体チップ２１は、４つの辺をもつ四角形状の平面形状をもつ。その半導体チップ２１の１辺に沿って複数の電極パッド２３が配列されている。
金属ワイヤ５は、電極パッド２３に接合されている。金属ワイヤ５は、電極パッド２３と配線基板１００の図示しない配線とを接続し、また電極パッド２３同士を接続している。
第３チップ群３０の複数の半導体チップ３１のそれぞれは、金属ワイヤ５が接合された端部（図１において右側の端部）を有する。それら複数の半導体チップ３１の複数の端部は、段差を形成して階段状に並んでいる。下段の半導体チップ３１の端部ほど、上段の半導体チップ３１の端部よりも、第１方向（図１において右方向）に突出している。
それぞれの半導体チップ３１の端部には電極パッド３３が設けられている。それぞれの電極パッド３３は、他の半導体チップに覆われていない。半導体チップ３１は、４つの辺をもつ四角形状の平面形状をもつ。その半導体チップ３１の１辺に沿って複数の電極パッド３３が配列されている。
金属ワイヤ５は、電極パッド３３に接合されている。金属ワイヤ５は、電極パッド３３と配線基板１００の図示しない配線とを接続し、また電極パッド３３同士を接続している。
第４チップ群４０の複数の半導体チップ４１のそれぞれは、金属ワイヤ５が接合された端部（図１において左側の端部）を有する。それら複数の半導体チップ４１の複数の端部は、段差を形成して階段状に並んでいる。下段の半導体チップ４１の端部ほど、上段の半導体チップ４１の端部よりも、第２方向（図１において左方向）に突出している。
それぞれの半導体チップ４１の端部には電極パッド４３が設けられている。それぞれの電極パッド４３は、他の半導体チップに覆われていない。半導体チップ４１は、４つの辺をもつ四角形状の平面形状をもつ。その半導体チップ４１の１辺に沿って複数の電極パッド４３が配列されている。
金属ワイヤ５は、電極パッド４３に接合されている。金属ワイヤ５は、電極パッド４３と配線基板１００の図示しない配線とを接続し、また電極パッド４３同士を接続している。
第１チップ群１０、第２チップ群２０、第３チップ群３０、および第４チップ群４０の半導体チップ１１、２１、３１、４１は、面方向のすべての領域において厚さが実質的に均一である。
第１チップ群１０と第２チップ群２０との間に、半導体チップ５０が設けられている。
図２は、その半導体チップ５０の一部分の模式拡大断面図である。
図３は、半導体チップ５０の一部分の模式拡大平面図である。
半導体チップ５０は、第１部分５１と第２部分５２とを有する。第１部分５１は、第１チップ群１０の上に重なっている。第２部分５２は、第１チップ群１０および第２チップ群２０よりも第２方向（図１、２において左方向）に突出し、第１チップ群１０の上に重ならず、かつ第２チップ群２０の下に重なっていない。
第２部分５２の厚さは、第１部分５１の厚さよりも厚い。また、第２部分５２の厚さは、１つの半導体チップ１１、２１、３１、４１の厚さよりも厚い。半導体チップ５０の第２部分５２の厚さは、第１チップ群１０のトータルの厚さよりも薄く、第２部分５２は配線基板１００に接していない。
第２部分５２に電極パッド５３が設けられている。電極パッド５３は、他の半導体チップに覆われていない。半導体チップ５０は、４つの辺をもつ四角形状の平面形状をもつ。図３に示すように、その半導体チップ５０の１辺に沿って複数の電極パッド５３が配列されている。第２部分５２は、複数の電極パッド５３の配列方向に沿って延びている。
図１に示すように、金属ワイヤ５が、電極パッド５３に接合されている。金属ワイヤ５は、電極パッド５３と配線基板１００の図示しない配線とを接続している。また、電極パッド５３には、他の半導体チップ２１の電極パッド２３に接合された金属ワイヤ５が接合される。
図１に示すように、第２チップ群２０と第３チップ群３０との間に、半導体チップ６０が設けられている。
半導体チップ６０は、第１部分６１と第２部分６２とを有する。第１部分６１は、第２チップ群２０の上に重なっている。第２部分６２は、第２チップ群２０および第３チップ群３０よりも第１方向（図１において右方向）に突出し、第２チップ群２０の上に重ならず、かつ第３チップ群３０の下に重なっていない。
第２部分６２の厚さは、第１部分６１の厚さよりも厚い。また、第２部分６２の厚さは、１つの半導体チップ１１、２１、３１、４１の厚さよりも厚い。半導体チップ６０の第２部分６２の厚さは、第２チップ群２０のトータルの厚さよりも薄い。
第２部分６２に電極パッド６３が設けられている。電極パッド６３は、他の半導体チップに覆われていない。半導体チップ６０は、４つの辺をもつ四角形状の平面形状をもつ。その半導体チップ６０の１辺に沿って複数の電極パッド６３が配列されている。
金属ワイヤ５が、電極パッド６３に接合されている。金属ワイヤ５は、電極パッド６３と配線基板１００の図示しない配線とを接続している。また、電極パッド６３には、他の半導体チップ３１の電極パッド３３に接合された金属ワイヤ５が接合される。
図１に示すように、第３チップ群３０と第４チップ群４０との間に、半導体チップ７０が設けられている。
半導体チップ７０は、第１部分７１と第２部分７２とを有する。第１部分７１は、第３チップ群３０の上に重なっている。第２部分７２は、第３チップ群３０および第４チップ群４０よりも第２方向（図１において左方向）に突出し、第３チップ群３０の上に重ならず、かつ第４チップ群４０の下に重なっていない。
第２部分７２の厚さは、第１部分７１の厚さよりも厚い。また、第２部分７２の厚さは、１つの半導体チップ１１、２１、３１、４１の厚さよりも厚い。半導体チップ７０の第２部分７２の厚さは、第３チップ群３０のトータルの厚さよりも薄い。
第２部分７２に電極パッド７３が設けられている。電極パッド７３は、他の半導体チップに覆われていない。半導体チップ７０は、４つの辺をもつ四角形状の平面形状をもつ。その半導体チップ７０の１辺に沿って複数の電極パッド７３が配列されている。
金属ワイヤ５が、電極パッド７３に接合されている。金属ワイヤ５は、電極パッド７３と配線基板１００の図示しない配線とを接続している。また、電極パッド７３には、他の半導体チップ４１の電極パッド４３に接合された金属ワイヤ５が接合される。
半導体チップ１１同士の間、半導体チップ２１同士の間、半導体チップ３１同士の間、および半導体チップ４１同士の間に、樹脂層３００（一部の樹脂層３００を図２に示す）が設けられている。樹脂層３００は、例えばＤＡＦ（die attach film）である。
樹脂層３００は、第１チップ群１０の最上層の半導体チップ１１と半導体チップ５０との間、半導体チップ５０と第２チップ群２０の最下層の半導体チップ２１との間、第２チップ群２０の最上層の半導体チップ２１と半導体チップ６０との間、半導体チップ６０と第３チップ群３０の最下層の半導体チップ３１との間、第３チップ群３０の最上層の半導体チップ３１と半導体チップ７０との間、および半導体チップ７０と第４チップ群４０の最下層の半導体チップ４１との間にも設けられている。
図２に示すように、半導体チップ５０の第２部分５２における第１チップ群１０に対向する側面５２ａは、第１チップ群１０の最上層の半導体チップ１１の側面１１ａから離間している。第２部分５２の側面５２ａと、第１チップ群１０の最上層の半導体チップ１１の側面１１ａとの間にギャップが形成されている。
第２チップ群２０と第３チップ群３０との間の半導体チップ６０の第２部分６２における第２チップ群２０に対向する側面も、第２チップ群２０の最上層の半導体チップ２１の側面から離間し、第２部分６２の側面と、第２チップ群２０の最上層の半導体チップ２１の側面との間にギャップが形成されている。
第３チップ群３０と第４チップ群４０との間の半導体チップ７０の第２部分７２における第３チップ群３０に対向する側面も、第３チップ群３０の最上層の半導体チップ３１の側面から離間し、第２部分７２の側面と、第３チップ群３０の最上層の半導体チップ３１の側面との間にギャップが形成されている。
図１に示すように、配線基板１００と第１チップ群１０との間に、制御層１１０が設けられている。制御層１１０は、樹脂層１１２と、樹脂層１１２の中に設けられた制御素子１１１と、制御素子１１１と接続された電極パッド１１３とを有する。制御層１１０の電極パッド１１３には金属ワイヤ５が接合され、この金属ワイヤ５は制御素子１１１と配線基板１００との間、および制御素子１１１と半導体チップ１１との間を接続している。制御層１１０は、第４チップ群４０の上に設けてもよい。
配線基板１００上には樹脂部１５０が設けられている。樹脂部１５０は、制御層１１０、半導体チップ１１、２１、３１、４１、５０、６０、７０、および金属ワイヤ５を覆っている。
半導体チップ５０は、図２に示すようにメモリ素子２００を含む。他の半導体チップ１１、２１、３１、４１、６０、７０もメモリ素子を含む。半導体チップ６０、７０のメモリ素子は、第１部分６１、７１に設けられている。
制御層１１０に含まれる制御素子１１１は、メモリ素子２００を制御する。
図１０は、比較例の半導体装置２の模式断面図である。
この比較例の半導体装置２は、第１チップ群１０と第２チップ群２０との間、第２チップ群２０と第３チップ群３０との間、および第３チップ群３０と第４チップ群４０との間の半導体チップ８１の面方向のすべての領域における厚さが実質的に均一である点において、実施形態の半導体装置１と異なる。
複数の半導体チップを階段状に積層することで、それぞれの半導体チップにワイヤボンディングが可能になる。階段状に積層された複数の半導体チップの面方向の専有面積の増大を抑えるために、電極パッドが設けられた階段状に並ぶ端部を、第１チップ群１０と第２チップ群２０との間で逆方向に向け、第２チップ群２０と第３チップ群３０との間で逆方向に向け、さらに第３チップ群３０と第４チップ群４０との間で逆方向に向けている。
このような構成において、チップ群１０、２０、３０、４０の間に設けられた半導体チップ８１の電極パッド８２が設けられた端部は、下のチップ群に対してオーバーハングし、電極パッド８２の下に他の半導体チップの支えがない状態となる。そのような電極パッド８２に対してワイヤボンディングを実施すると、ボンディング時の荷重で半導体チップ８１がたわみ、金属ワイヤ５の接合不良が生じうる。特に、半導体チップ８１の電極パッド８２が設けられた辺の延在方向（図１０において奥行き方向）の端領域は中央領域よりもたわみ易く、その端領域に形成された電極パッド８２に対するワイヤボンディングの不良率が高くなり易い。
材料の剛性は厚さの３乗に比例するので、図１０に示すように、半導体チップ８１を他の半導体チップ１１、２１、３１、４１よりも厚くすることでたわみ量を低減できる。しかし、これは、半導体装置全体（パッケージ）の薄型化を阻害し、製品のトレンドに逆行する。
実施形態によれば、下に他の半導体チップの支えがなく下のチップ群に対してオーバーハングした端部をもつ半導体チップ５０、６０、７０におけるオーバーハングした部分である第２部分５２、６２、７２の厚さを、下のチップ群に積層される第１部分５１、６１、７１の厚さよりも厚くしている。そのため、第２部分５２、６２、７２の剛性を向上させることができ、その第２部分５２、６２、７２に設けられた電極パッド５３、６３、７３に対するワイヤボンディング時における半導体チップ５０、６０、７０の変形（たわみ）を抑制して、ワイヤ接合性を向上させることができる。
厚くした第２部分５２、６２、７２は、チップ群１０、２０、３０、４０の上および下に重ならない部分であり、複数の半導体チップのトータルの積層厚さに影響しない。これに対して、チップ群１０、２０、３０、４０の上および下に重なる部分である第１部分５１、６１、７１の厚さは第２部分５２、６２、７２よりも薄くするため、複数の半導体チップが積層された積層体のトータルの厚さの増大は抑えられ、半導体装置１の薄化を阻害しない。したがって、実施形態によれば、半導体装置の全体の薄化と、ワイヤ接合歩留まりの向上との両立が可能となる。
次に、図４（ａ）〜図８（ｃ）を参照して、本発明の実施形態に係る半導体装置１の製造方法について説明する。
図４（ａ）に示すように、配線基板１００上に制御層１１０をマウントし、その制御層１１０上に第１チップ群１０の複数の半導体チップ１１を階段状に積層する。最下層の半導体チップ１１と、制御層１１０との間には、それら両者の接着を担う樹脂層３００が設けられる。半導体チップ１１同士の間にも、それら両者の接着を担う樹脂層３００が設けられる。
例えば、半導体チップ１１の下面に樹脂層３００を貼り付けた後、半導体チップ１１は樹脂層ご３００と、制御層１１０または他の半導体チップ１１上にマウントされる。
図６（ａ）に示すように、ダイシングテープ５００の表面に樹脂層（例えばＤＡＦ）３００を形成し、その樹脂層３００の上にウェーハＷが貼り付けられ、例えばブレードを用いてウェーハＷに溝８が形成され、ウェーハＷは複数の半導体チップ１１に個片化される。
その後、例えばレーザーを利用して、図６（ｂ）に示すように、溝８の下の樹脂層３００を切断する。そして、樹脂層３００付きの半導体チップ１１は、ダイシングテープ５００から剥離され、図４（ａ）に示す制御層１１０または他の半導体チップ１１上にマウントされる。
図４（ｂ）は、第１チップ群１０の最上層の半導体チップ１１をマウントする工程を示す。第１チップ群１０の最上層の半導体チップ１１には、その上面と下面の両面に樹脂層３００が貼り付けられる。
図７（ａ）に示すように、ダイシングテープ５００上の樹脂層３００に貼り付けられた半導体チップ１１の上面に樹脂層３００をパターニングする。半導体チップ１１の上面に設けられた樹脂層３００には、半導体チップ１１の端部に設けられた電極パッド１３を露出させるように開口が形成される。
その後、例えばレーザーを利用して、図７（ｂ）に示すように、溝８の下の樹脂層３００を切断する。
このように上面および下面に樹脂層３００が設けられた最上層の半導体チップ１１は、ダイシングテープ５００から剥離され、図５（ａ）に示すように、他の半導体チップ１１の上にマウントされる。
図８（ａ）〜（ｃ）は、半導体チップ５０に第１部分５１と第２部分５２を形成する方法を示す模式断面図である。
図８（ａ）に示すように、ウェーハＷのダイシング領域に表面側から溝８を形成する。ウェーハＷの表面側には、メモリ素子２００および電極パッド５３が形成されている。溝８の深さは、ウェーハＷの厚さよりも浅く、かつ個片化される半導体チップ５０の完成時の厚さよりも深く設定される。
次に、図８（ｂ）に示すように、ウェーハＷの裏面を研削してウェーハＷを薄くする。この研削は、表面側から形成した溝８が、裏面側から露出するまで実施される。溝８はウェーハＷの表面および裏面に達し、ウェーハＷは複数の半導体チップ５０に個片化される。
次に、図８（ｃ）に示すように、ウェーハＷの裏面の一部領域をホイール研削して、電極パッド５３が設けられた第２部分５２よりも薄い第１部分５１が形成される。
このような段差加工がされた半導体チップ５０は、図５（ｂ）に示すように、第１チップ群１０の最上層の半導体チップ１１の上にマウントされる。半導体チップ５０の第１部分５１が最上層の半導体チップ１１の上面に設けられた樹脂層３００に接着される。半導体チップ５０の第２部分５２は、第１チップ群１０から第２方向（図５（ｂ）における左方向）にオーバーハングする。
半導体チップ５０の裏面には段差が形成されるので、その裏面に樹脂層３００を貼り付けることができない。しかし、第１チップ群１０の最上層の半導体チップ１１の上面に予め樹脂層３００が貼り付けられているので、この樹脂層３００によって半導体チップ５０と半導体チップ１１とを接着することができる。
半導体チップ５０の第２部分５２の厚さまたは下方への突出量は、第１チップ群１０のトータルの厚さよりも小さく、半導体チップ５０のマウント時、第２部分５２は配線基板１００に当たらない。これは、半導体チップ５０の破損を防ぐ。
また、図２に示すように、半導体チップ５０の第２部分５２における第１チップ群１０に対向する側面５２ａは、半導体チップ１１の側面１１ａから離間しているため、半導体チップ５０のマウント時、第２部分５２は半導体チップ１１に当たらない。これは、半導体チップ５０および半導体チップ１１の破損を防ぐ。
以降同様にして、半導体チップ５０上に第２チップ群２０の複数の半導体チップ２１が積層され、最上層の半導体チップ２１上に半導体チップ６０が積層され、半導体チップ６０上に第３チップ群３０の複数の半導体チップ３１が積層され、最上層の半導体チップ３１上に半導体チップ７０が積層され、半導体チップ７０上に第４チップ群４０の複数の半導体チップ４１が積層される。半導体チップ６０および半導体チップ７０に対しては、半導体チップ５０と同様の段差加工が行われる。
図９は、実施形態の半導体装置の他の例を示す、図２と同様の断面図である。
第１チップ群１０の最上層の半導体チップ１１の上面に貼り付けられた樹脂層３００の厚さ、または半導体チップ５０をマウントするときの荷重を適切に制御することで、半導体チップ５０の第１部分５１と半導体チップ１１との間で挟まれた樹脂層３００を第２部分５２の側面５２ａと半導体チップ１１の側面１１ａとの間のギャップにはみ出させて、そのキャップに樹脂層３００の一部を設けることができる。第２部分５２の側面５２ａが樹脂層３００を介して半導体チップ１１の側面１１ａに支えられ、電極パッド５３に対するワイヤボンディング時の第２部分５２の剛性をより高くすることができる。また、樹脂層３００を、半導体チップ５０の第２部分５２の側面５２ａのすべての領域にはみ出させてもよい。第２部分５２の側面５２ａのすべてが樹脂層３００で覆われることで、剛性がさらに高くなる。
図１に示す例では、４つのチップ群１０、２０、３０、４０と３つの段差加工された半導体チップ５０、６０、７０との組み合わせを例示したが、２つのチップ群と１つの段差加工された半導体チップとの組み合わせ、３つのチップ群と２つの段差加工された半導体チップとの組み合わせ、または５つ以上のチップ群と４つ以上の段差加工された半導体チップとの組み合わせでもよい。
半導体チップ１１の厚さ、半導体チップ２１の厚さ、半導体チップ３１の厚さ、および半導体チップ４１の厚さは、ほぼ同じ厚さである。また、半導体チップ５０の第１部分５１の厚さ、半導体チップ６０の第１部分６１の厚さ、および半導体チップ７０の第１部分７１の厚さは、ほぼ同じ厚さである。
または、半導体チップ１１、２１、３１、４１のうち、上層の半導体チップほど厚くしてもよい。すべての半導体チップを積層した後に、樹脂層（ＤＡＦ）３００を本硬化させる。そのため、半導体チップの積層数が多くなるほど、やわらかい状態の樹脂層３００の層数、すなわち複数の樹脂層３００のトータルの厚さが厚くなり、積層体が不安定になることが起こりうる。そこで、半導体チップ１１、２１、３１、４１のうち、上層の半導体チップほど厚くすることで、複数の半導体チップの安定した積層状態の維持が可能となる。
同様に、半導体チップ５０の第１部分５１、半導体チップ６０の第１部分６１、および半導体チップ７０の第１部分７１のうち、上層の半導体チップの第１部分ほど厚くしてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体装置、５…金属ワイヤ、１０…第１チップ群、１１半導体チップ、１３…電極パッド、２０…第２チップ群、２１…半導体チップ、２３…電極パッド、３０…第３チップ群、３１…半導体チップ、３３…電極パッド、４０…第４チップ群、４１…半導体チップ、４３…電極パッド、５０…半導体チップ、５１…第１部分、５２…第２部分、５３…電極パッド、６０…半導体チップ、６１…第１部分、６２…第２部分、６３…電極パッド、７０…半導体チップ、７１…第１部分、７２…第２部分、７３…電極パッド、１００…配線基板、１５０…樹脂部、２００…メモリ素子、３００…樹脂層、５００…ダイシングテープ

Claims (9)

  1. 配線基板と、
    前記配線基板の上に階段状に積層された複数の第１半導体チップを有する第１チップ群と、
    前記第１チップ群の上に階段状に積層された複数の第２半導体チップを有する第２チップ群と、
    前記第１チップ群と前記第２チップ群との間に設けられた第３半導体チップと、
    前記第１チップ群と前記配線基板とを接続する第１金属ワイヤと、
    前記第２チップ群と前記配線基板とを接続する第２金属ワイヤと、
    前記第３半導体チップと前記配線基板とを接続する第３金属ワイヤと、
    を備え、
    前記複数の第１半導体チップのそれぞれは、下段の第１半導体チップほど上段の第１半導体チップよりも第１方向に突出した第１端部と、前記第１端部に設けられ、前記第１金属ワイヤが接合された第１電極パッドと、を有し、
    前記複数の第２半導体チップのそれぞれは、下段の第２半導体チップほど上段の第２半導体チップよりも前記第１方向の反対の第２方向に突出した第２端部と、前記第２端部に設けられ、前記第２金属ワイヤが接合された第２電極パッドと、を有し、
    前記第３半導体チップは、前記第１チップ群の上に重なる第１部分と、前記第１チップ群および前記第２チップ群よりも前記第２方向に突出し、前記第１部分よりも厚い第２部分と、前記第２部分に設けられ、前記第３金属ワイヤが接合された第３電極パッドと、を有する半導体装置。
  2. 前記第３半導体チップの前記第２部分の厚さは、１つの前記第１半導体チップの厚さ、および１つの前記第２半導体チップの厚さよりも厚い請求項１記載の半導体装置。
  3. 前記第３半導体チップの前記第２部分の厚さは、前記第１チップ群の厚さよりも薄く、前記第２部分は、前記配線基板に接していない請求項１または２に記載の半導体装置。
  4. 前記第３半導体チップの前記第２部分における前記第１チップ群に対向する側面は、前記第１チップ群の最上層の第１半導体チップの側面から離間している請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記複数の第１半導体チップの間、前記複数の第２半導体チップの間、前記第１チップ群の最上層の第１半導体チップと前記第３半導体チップとの間、および前記第２チップ群の最下層の第２半導体チップと前記第３半導体チップとの間に設けられた樹脂層をさらに備えた請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第３半導体チップの前記第２部分における前記第１チップ群に対向する側面は、前記最上層の第１半導体チップの側面から離間し、
    前記第３半導体チップの前記第２部分の前記側面と、前記最上層の前記第１半導体チップの前記側面との間に、前記樹脂層の一部が設けられている請求項５記載の半導体装置。
  7. 前記配線基板上に設けられ、前記第１チップ群、前記第２チップ群、前記第３半導体チップ、前記第１金属ワイヤ、前記第２金属ワイヤ、および前記第３金属ワイヤを覆う樹脂部をさらに備えた請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記第３半導体チップは、前記第１部分に設けられたメモリ素子を含む請求項１〜７のいずれか１つに記載の半導体装置。
  9. 前記第２チップ群の上に階段状に積層された複数の第４半導体チップを有する第３チップ群と、
    前記第２チップ群と前記第３チップ群との間に設けられた第５半導体チップと、
    前記第３チップ群と前記配線基板とを接続する第４金属ワイヤと、
    前記第５半導体チップと前記配線基板とを接続する第５金属ワイヤと、
    をさらに備え、
    前記複数の第４半導体チップのそれぞれは、下段の第４半導体チップほど上段の第４半導体チップよりも前記第１方向に突出した第４端部と、前記第４端部に設けられ、前記第４金属ワイヤが接合された第４電極パッドと、を有し、
    前記第５半導体チップは、前記第２チップ群の上に重なる第３部分と、前記第２チップ群および前記第３チップ群よりも前記第１方向に突出し、前記第３部分よりも厚い第４部分と、前記第４部分に設けられ、前記第５金属ワイヤが接合された第５電極パッドと、を有する請求項１〜８のいずれか１つに記載の半導体装置。
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