KR101239458B1 - 계단식 적층구조를 갖는 반도체 패키지 및 그의 제조방법 - Google Patents

계단식 적층구조를 갖는 반도체 패키지 및 그의 제조방법 Download PDF

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Abstract

본 발명은 계단식 적층구조를 갖는 반도체 패키지 및 그의 제조방법에 관한 것으로, 더욱 구체적으로는 하부기판; 상기 하부기판의 상부에 복수 개의 반도체 다이가 계단형태로 적층되는 제1다이그룹; 상기 제1다이그룹의 상부에 적층되며, 상부 및 하부에 단자부가 형성되는 젠더기판; 상기 젠더기판의 상부에 상기 제1다이그룹의 계단형태의 적층방향과 상이한 방향을 갖도록 복수 개의 반도체 다이가 계단형태로 적층되는 제2다이그룹;을 포함한다.
이러한 구성에 의해, 본 발명의 계단식 적층구조를 갖는 반도체 패키지 및 그의 제조방법은 기판 상에 적층되는 복수 개의 반도체 다이들 중 젠더역할을 하는 젠더 기판을 중간에 형성함으로써, 다수의 반도체 다이들이 상기 기판 상에 연속하여 적층되더라도 적층 안정성을 향상시킬 수 있는 효과가 있다.

Description

계단식 적층구조를 갖는 반도체 패키지 및 그의 제조방법 {Stepped-stacked semiconductor package and method of manufacturing the same}
본 발명은 계단식 적층구조를 갖는 반도체 패키지 및 그의 제조방법에 관한 것으로, 특히 복수 개의 반도체 다이의 적층에 따른 반도체 패키지의 불량율을 감소시키는 계단식 적층구조를 갖는 반도체 패키지 및 그의 제조방법에 관한 것이다.
최근의 반도체 산업 발전 그리고 사용자의 다양한 요구에 따라 전자기기는 더욱 소형화, 경량화, 고용량화 및 다기능화되고 있는 실정이며, 이를 위해 반도체 패키지의 집적도를 향상시키는 것이 요구되고 있다.
이처럼, 반도체 패키지의 집적도를 향상시키기 위해, 복수 개의 반도체 다이가 기판 상에 적층되는 구조에 대한 연구가 진행되고 있다.
하지만, 이러한 복수 개의 반도체 다이에 대한 적층구조를 구현하기 위해서는 고난도의 집적기술이 필요하며, 뿐만 아니라 비용의 증대를 함께 수반하고 있는 것이 현실이다.
특히, 이처럼, 복수 개의 반도체 다이가 기판 상에 차례로 적층되는 구조에서는 상기 기판과 상기 복수 개의 반도체 다이 간 전기적 연결관계 또는 각 반도체 다이의 상호간 전기적 연결관계 등에 있어서, 적층되는 반도체 다이가 늘어날수록 기판과의 정확한 어레이 연결이 되지 않는 문제점이 발생했다. 뿐만 아니라, 상기 기판 상에 복수 개의 반도체 다이가 적층되는 경우, 상기 기판과 각각의 반도체 다이 간의 전기적 연결을 위한 와이어 본딩 작업 시, 적층되는 반도체 다이가 많아질수록 해당하는 본딩패드에 정확한 와이어 본딩작업이 어려워지는 문제점이 발생했다.
상기와 같은 종래 기술의 문제점을 해결하기 위해, 본 발명은 복수 개의 반도체 다이를 기판 상에 적층 시, 적층되는 복수 개의 반도체 다이 중간에 젠더 기판을 형성하도록 함으로써, 반도체 다이의 적층에 따른 반도체 패키지의 불량율을 감소시키는 계단식 적층구조를 갖는 반도체 패키지 및 그의 제조방법을 제공하고자 한다.
위와 같은 과제를 해결하기 위한 본 발명의 한 특징에 따른 계단식 적층구조를 갖는 반도체패키지는 하부기판; 상기 하부기판의 상부에 복수 개의 반도체 다이가 계단형태로 적층되는 제1다이그룹; 상기 제1다이그룹의 상부에 적층되며, 상부 및 하부에 단자부가 형성되는 젠더기판; 상기 젠더기판의 상부에 상기 제1다이그룹의 계단형태의 적층방향과 상이한 방향을 갖도록 복수 개의 반도체 다이가 계단형태로 적층되는 제2다이그룹;을 포함한다.
보다 바람직하게는 상기 제2다이그룹 중 상기 젠더기판과 접촉하는 제1반도체 다이 및 상기 제1다이그룹 중 상기 젠더기판과 접촉하는 제2반도체 다이는 상기 젠더기판을 통해 플립칩본딩될 수 있다.
특히, 상기 단자부는 솔더볼을 더 포함할 수 있다.
위와 같은 과제를 해결하기 위한 본 발명의 다른 특징에 따른 계단식 적층구조를 갖는 반도체 패키지의 제조방법은 하부기판의 상부에 제1다이그룹에 포함되는 복수 개의 반도체 다이를 계단형태로 적층하는 제1적층단계; 상기 제1다이그룹의 상부에 젠더기판을 적층하는 젠더기판적층단계; 상기 젠더기판의 상부에 제2다이그룹 중 제1반도체 다이를 적층하는 제1반도체다이적층단계; 상기 제2다이그룹 중 상기 젠더기판과 접촉하는 제1반도체 다이 및 상기 제1다이그룹 중 상기 젠더기판과 접촉하는 제2반도체 다이를 상기 젠더기판을 통해 플립칩본딩하는 플립칩본딩단계; 상기 제2다이그룹의 제1반도체 다이의 상부에 제2다이그룹에 포함되는 복수 개의 반도체 다이를 적층하는 제2적층단계;를 포함하되, 상기 제2적층단계는 상기 제1다이그룹 내 복수 개의 반도체 다이의 계단형태의 적층방향과 상이한 방향을 갖도록 제2다이그룹에 포함되는 복수 개의 반도체 다이를 계단형태로 적층하는 것을 특징으로 한다.
보다 바람직하게는 상기 제2다이그룹 중 상기 젠더기판과 접촉하는 제1반도체 다이 및 상기 제1다이그룹 중 상기 젠더기판과 접촉하는 제2반도체 다이를 상기 젠더기판의 상부 및 하부에 구비된 단자부를 통해 플립칩본딩하는 플립칩본딩단계를 포함할 수 있다.
특히, 상기 단자부는 솔더볼을 더 포함할 수 있다.
본 발명의 계단식 적층구조를 갖는 반도체 패키지 및 그의 제조방법은 기판의 상부에 복수 개의 반도체 다이를 계단형태로 적층하도록 하여, 반도체 패키지의 내부 집적용량을 증대시킬 수 있는 효과가 있다.
또한, 본 발명의 계단식 적층구조를 갖는 반도체 패키지 및 그의 제조방법은 기판 상에 적층되는 복수 개의 반도체 다이들 사이에 젠더 기판을 중간에 형성함으로써, 복수 개의 반도체 다이들이 상기 기판 상에 연속적으로 적층되더라도 적층 안정성을 향상시킬 수 있는 효과가 있다.
뿐만 아니라, 본 발명의 계단식 적층구조를 갖는 반도체 패키지 및 그의 제조방법은 기판 상에 적층되는 복수 개의 반도체 다이들 사이에 젠더기판을 중간에 형성함에 따라, 상기 기판과 상기 복수 개의 반도체 다이들간에 전기적 연결을 위한 정확한 와이어본딩이 수행될 수 있도록 하여, 반도체 패키지의 불량율을 감소시키는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 계단식 적층구조를 갖는 반도체 패키지의 단면도이다.
도 2는 본 발명의 다른 실시 예에 따른 계단식 적층구조를 갖는 반도체 패키지의 제조방법을 나타낸 순서도이다.
이하, 본 발명을 바람직한 실시 예와 첨부한 도면을 참고로 하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 여기에서 설명하는 실시 예에 한정되는 것은 아니다.
도 1은 본 발명의 일 실시 예에 따른 계단식 적층구조를 갖는 반도체 패키지의 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 계단식 적층구조를 갖는 반도체 패키지(100)는 하부기판(110)의 상부에 적층되는 복수 개의 반도체 다이들(111, 112, 113, 114, 121, 122, 123, 124) 및 상기 복수 개의 반도체 다이들(111, 112, 113, 114, 121, 122, 123, 124) 사이에 형성되는 젠더기판(120)을 포함하며, 상기 젠더기판(120)의 하부에 계단형태로 적층된 제1다이그룹(A: 111, 112, 113, 114)의 적층방향과 상기 젠더기판(120)의 상부에 계단형태로 적층된 제2다이그룹(B: 121, 122, 123, 124)의 적층방향이 상이한 방향인 것을 특징으로 한다.
제1다이그룹(A: 111, 112, 113, 114)은 상기 하부기판(110)의 상부에 계단형태로 적층되는 복수 개의 반도체 다이(111, 112, 113, 114)를 통칭한다. 이 때, 상기 제1다이그룹의 복수 개의 반도체 다이(111, 112, 113, 114)는 기판 상에 적층을 위해, 적층되는 각각의 반도체 다이 사이 마다 접착필름(Adhesive Film)이 형성된다.
또한, 상기 제1다이그룹의 복수 개의 반도체 다이(111, 112, 113, 114)는 계단형태로 상기 하부기판(110)의 상부에 차례로 적층됨에 따라 상부 일면이 외부로 노출되며, 노출된 상기 반도체 다이(111, 112, 113, 114)의 상부 일면에 상기 하부기판(110)과의 전기적 연결을 위한 본딩패드가 형성된다.
젠더기판(120)은 상기 제1다이그룹(A: 111, 112, 113, 114)의 상부에 적층되며, 상부 및 하부에 각각 단자부(120a)가 형성되며, 상기 단자부(120a)는 솔더볼(120b)을 더 구비할 수 있다. 이러한 젠더(Gender)기판(120)은 상기 제1다이그룹(A: 111, 112, 113, 114)과 상기 젠더기판(120)의 상부에 추후 적층되는 제2다이그룹(B: 121, 122, 123, 124)을 상호 전기적으로 연결한다. 특히, 상기 단자부(120a)가 솔더볼(120b)을 구비함에 따라, 상기 단자부(120a)의 솔더볼(120b)을 이용한 플립칩본딩(Flip-chip Bonding)을 통해 상기 제1다이그룹(A: 111, 112, 113, 114)과 상기 제2다이그룹(B: 121, 122, 123, 124)이 상호 전기적으로 연결된다.
제2다이그룹(B: 121, 122, 123, 124)은 상기 제1다이그룹(A: 111, 112, 113, 114) 내 복수 개의 반도체 다이(111, 112, 113, 114)의 계단형태의 적층방향과 상이한 방향을 갖도록 상기 젠더기판(120)의 상부에 계단형태로 적층되는 복수 개의 반도체 다이(121, 122, 123, 124)를 포함한다. 이러한 제2다이그룹(B: 121, 122, 123, 124)은 복수 개의 반도체 다이의 적층을 위해, 상기 제1다이그룹(A: 111, 112, 113, 114)과 마찬가지로, 각각의 반도체 다이(121, 122, 123, 124) 사이 마다 접착필름(Adhesive Film)이 형성된다.
또한, 상기 제2다이그룹(B: 121, 122, 123, 124) 내 복수 개의 반도체 다이(121, 122, 123, 124)는 상기 젠더기판(120)의 상부에 계단형태로 적층됨에 따라, 상기 복수 개의 반도체 다이의 상부 일면이 외부로 노출되고, 노출된 상기 복수 개의 반도체 다이(121, 122, 123, 124)의 상부 일면에 상기 젠더기판(120)과의 전기적 연결을 위한 본딩패드를 구비한다. 이러한 상기 제2다이그룹(B: 121, 122, 123, 124) 내 복수 개의 반도체 다이(121, 122, 123, 124)는 상기 제1다이그룹(A: 111, 112, 113, 114) 내 복수 개의 반도체 다이(111, 112, 113, 114)의 계단형태의 적층방향과 상이한 방향을 갖는 계단형태로 적층되는 것이 바람직하다.
또한, 상기 제2다이그룹(B: 121, 122, 123, 124) 중 상기 젠더기판(120)과 접촉하는 제1반도체 다이(121)를 제외한 다른 복수 개의 반도체 다이(122, 123, 124)의 상부 일면에 구비된 본딩패드와 상기 젠더기판(120)에 형성된 본딩패드 사이에 와이어본딩을 통해, 상호 전기적 연결이 이루어지도록 한다.
이와 달리, 상기 제2다이그룹(B: 121, 122, 123, 124) 중 상기 젠더기판(120)과 접촉하는 제1반도체 다이(121)는 상기 젠더기판(120)의 단자부(120a)에 포함된 솔더볼(120b)을 이용하여 플립칩(Flip-chip)본딩을 통해 제1다이그룹(A: 111, 112, 113, 114) 내 복수 개의 반도체 다이(111, 112, 113, 114) 중 상기 젠더기판(120)과 접촉하는 제2반도체 다이(114)와 전기적으로 상호 연결된다.
이처럼, 하부기판 상에 적층되는 복수 개의 반도체 다이들 사이에 젠더기판을 형성하도록 함으로써, 상기 하부기판 상에 적층되는 반도체 다이의 수가 늘어나더라도 상기 하부기판과 적층되는 반도체 다이들간에 정확한 와이어본딩을 수행할 수 있도록 한다.
이하, 도 2를 참조하여 본 발명의 다른 실시 예에 따른 계단식 적층구조를 갖는 반도체 패키지의 제조방법에 대하여 자세히 살펴보도록 한다.
도 2는 본 발명의 다른 실시 예에 따른 계단식 적층구조를 갖는 반도체 패키지의 제조방법을 나타낸 순서도이다.
도 2a에 도시된 바와 같이, 본 발명의 계단식 적층구조를 갖는 반도체 패키지의 제조방법은 먼저, 반도체 패키지를 형성하고자 하는 하부기판(110)의 상부에 복수 개의 반도체 다이(111, 112, 113, 114)를 계단형태로 적층한다. 여기서, 적층되는 상기 복수 개의 반도체 다이(111, 112, 113, 114)는 이하 '제1다이그룹'이라고 정의한다.
이처럼, 상기 하부기판(110)의 상부에 상기 복수 개의 반도체 다이(111, 112, 113, 114)가 계단형태로 적층됨에 따라, 각각의 반도체 다이(111, 112, 113, 114)의 상부 일면이 외부로 노출되고, 노출된 상기 반도체 다이(111, 112, 113, 114)의 상부 일면에 상기 하부기판(110)과의 전기적 연결을 위한 본딩패드가 각각 형성된다. 이에 따라, 상기 하부기판(110) 및 상기 하부기판(110)의 상부에 적층되는 복수 개의 반도체 다이(111, 112, 113, 114)의 상부 일면에 형성된 본딩패드를 통해 와이어본딩을 수행하고, 이에 따라 상기 하부기판(110)과 상기 복수 개의 반도체 다이(111, 112, 113, 114) 사이에 전기적 연결이 각각 이루어진다.
이어서, 도 2b에 도시된 바와 같이, 상기 제1다이그룹에 해당하는 복수 개의 반도체 다이(111, 112, 113, 114)가 계단형태로 적층된 하부기판(110)의 상부에 젠더기판(120)을 적층한다. 이 때, 상기 젠더기판(120)은 추후 적층되는 제2다이그룹과 상기 제1다이그룹간의 상호 전기적연결을 위한 것으로, 상부 및 하부에 단자부(120a)를 구비하는 바람직하다.
이어서, 상기 젠더기판(120)의 상부 일면에 본딩패드를 형성하고, 상기 젠더기판(120)의 형성된 본딩패드와 상기 하부기판(110)에 형성된 본딩패드간 와이어본딩을 수행한다.
이후, 도 2c에 도시된 바와 같이, 상기 젠더기판(120)의 상부로 제2다이그룹에 해당하는 복수 개의 반도체 다이(121, 122, 123, 124) 중 제1반도체 다이(121)를 먼저 적층한다.
이에 따라, 상기 젠더기판(120)의 하부에 적층되는 제1다이그룹 중 상기 젠더기판(120)과 접촉하는 제2반도체 다이(121)와, 상기 젠더기판(120)의 상부에 적층되는 제2다이그룹 중 상기 젠더기판(120)과 접촉하는 제1반도체 다이(114)에 대하여 상기 젠더기판(120)의 단자부(120a)를 이용하여 플립칩본딩(Flip-chip Bonding)을 수행한다. 그러므로, 상기 제1다이그룹과 상기 제2다이그룹은 상기 젠더기판(120)을 통해 전기적으로 상호 연결되는 것을 알 수 있다.
이후, 도 2d에 도시된 바와 같이, 상기 제2다이그룹의 제1반도체 다이(121)의 상부에 복수 개의 반도체 다이(122, 123, 124)를 계단형태로 적층한다. 이 때, 적층되는 상기 복수 개의 반도체 다이(121, 122, 123, 124)는 이하 '제2다이그룹'이라고 정의하며, 상기 제1다이그룹(A: 111, 112, 113, 114) 내 복수 개의 반도체 다이(111, 112, 113, 114) 의 계단형태의 적층방향과 상이한 방향으로 적층되는 것이 바람직하다.
이러한 제2다이그룹 내 복수 개의 반도체 다이(121, 122, 123, 124)는 앞서 적층한 제1다이그룹의 반도체 다이(111, 112, 113, 114)의 계단형태의 적층방향과 상이한 방향을 갖도록 상기 제2다이그룹 내 제1반도체 다이(121)의 상부에 복수 개의 반도체 다이(122, 123, 124)가 계단형태로 적층됨에 따라, 각각의 반도체 다이(122, 123, 124)의 상부 일면이 외부로 노출되고, 노출된 상기 반도체 다이(122, 123, 124)의 상부 일면에 본딩패드가 각각 형성된다.
상기 젠더기판(120)의 상부 일면에 형성된 본딩패드와, 상기 제2다이그룹 내 복수 개의 반도체 다이(B: 122, 123, 124)의 상부 일면에 형성된 본딩패드를 와이어 본딩을 통해 상호 연결된다.
결국, 상기 젠더기판(120)과, 상기 젠더기판(120)의 상부에 적층되는 제2다이그룹 중 제1반도체 다이(121)를 제외한 복수 개의 반도체 다이(122, 123, 124) 및 상기 하부기판(110)과 상기 제2다이그룹의 복수 개의 반도체 다이(122, 123, 124) 간의 전기적 연결이 각각 이루어진다.
특히, 상기 제1다이그룹의 제2반도체 다이와, 상기 제2다이그룹의 제1반도체 다이는 플립칩본딩이 이루어짐에 따라, 상기 하부기판과의 직접적인 와이어본딩이 수행되지 않는다.
본 발명의 계단식 적층구조를 갖는 반도체 패키지 및 그의 제조방법은 기판의 상부에 복수 개의 반도체 다이를 계단형태로 적층하도록 하여, 반도체 패키지의 내부 집적용량을 증대시킬 수 있는 효과가 있다.
또한, 본 발명의 계단식 적층구조를 갖는 반도체 패키지 및 그의 제조방법은 기판 상에 적층되는 복수 개의 반도체 다이들 사이에 젠더 기판을 중간에 형성함으로써, 복수 개의 반도체 다이들이 상기 기판 상에 연속적으로 적층되더라도 적층 안정성을 향상시킬 수 있는 효과가 있다.
뿐만 아니라, 본 발명의 계단식 적층구조를 갖는 반도체 패키지 및 그의 제조방법은 기판 상에 적층되는 복수 개의 반도체 다이들 사이에 젠더기판을 중간에 형성함에 따라, 상기 기판과 상기 복수 개의 반도체 다이들간에 전기적 연결을 위한 정확한 와이어본딩이 수행될 수 있도록 하여, 반도체 패키지의 불량율을 감소시키는 효과가 있다.
상기에서는 본 발명의 바람직한 실시 예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 본 발명의 기술 사상 범위 내에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 첨부된 특허청구범위에 속하는 것은 당연하다.
110: 기판
111, 112, 113, 114: 제1다이그룹의 반도체 다이
120: 젠더기판
121, 122, 123, 124: 제2다이그룹의 반도체 다이

Claims (6)

  1. 하부기판;
    상기 하부기판의 상부에 복수 개의 반도체 다이가 계단형태로 적층되는 제1다이그룹;
    상기 제1다이그룹의 상부에 적층되며, 상부 및 하부에 단자부가 형성되는 젠더기판;
    상기 젠더기판의 상부에 상기 제1다이그룹의 계단형태의 적층방향과 상이한 방향을 갖도록 복수 개의 반도체 다이가 계단형태로 적층되는 제2다이그룹;을 포함하고,
    상기 제2다이그룹 중 상기 젠더기판과 접촉하는 제1반도체 다이 및 상기 제1다이그룹 중 상기 젠더기판과 접촉하는 제2반도체 다이는 상기 젠더기판을 통해 플립칩본딩되는 것을 특징으로 하는 계단식 적층구조를 갖는 반도체 패키지.
  2. 삭제
  3. 제1항에 있어서,
    상기 단자부는 솔더볼을 더 포함하는 것을 특징으로 하는 계단식 적층구조를 갖는 반도체패키지.
  4. 하부기판의 상부에 제1다이그룹에 포함되는 복수 개의 반도체 다이를 계단형태로 적층하는 제1적층단계;
    상기 제1다이그룹의 상부에 젠더기판을 적층하는 젠더기판적층단계;
    상기 젠더기판의 상부에 제2다이그룹 중 제1반도체 다이를 적층하는 제1반도체다이적층단계;
    상기 제2다이그룹 중 상기 젠더기판과 접촉하는 제1반도체 다이 및 상기 제1다이그룹 중 상기 젠더기판과 접촉하는 제2반도체 다이를 상기 젠더기판을 통해 플립칩본딩하는 플립칩본딩단계;
    상기 제2다이그룹의 제1반도체 다이의 상부에 제2다이그룹에 포함되는 복수 개의 반도체 다이를 적층하는 제2적층단계;
    를 포함하되,
    상기 제2적층단계는
    상기 제1다이그룹 내 복수 개의 반도체 다이의 계단형태의 적층방향과 상이한 방향을 갖도록 제2다이그룹에 포함되는 복수 개의 반도체 다이를 계단형태로 적층하는 것을 특징으로 하는 계단식 적층구조를 갖는 반도체 패키지의 제조방법.
  5. 제4항에 있어서,
    상기 플립칩본딩단계는
    상기 제2다이그룹 중 상기 젠더기판과 접촉하는 제1반도체 다이 및 상기 제1다이그룹 중 상기 젠더기판과 접촉하는 제2반도체 다이를 상기 젠더기판의 상부 및 하부에 구비된 단자부를 통해 플립칩본딩하는 것을 특징으로 하는 계단식 적층구조를 갖는 반도체 패키지의 제조방법.
  6. 제5항에 있어서,
    상기 단자부는 솔더볼을 더 포함하는 것을 특징으로 하는 계단식 적층구조를 갖는 반도체 패키지의 제조방법.
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