KR102091619B1 - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR102091619B1
KR102091619B1 KR1020130115333A KR20130115333A KR102091619B1 KR 102091619 B1 KR102091619 B1 KR 102091619B1 KR 1020130115333 A KR1020130115333 A KR 1020130115333A KR 20130115333 A KR20130115333 A KR 20130115333A KR 102091619 B1 KR102091619 B1 KR 102091619B1
Authority
KR
South Korea
Prior art keywords
package
solder
metal
metal post
present
Prior art date
Application number
KR1020130115333A
Other languages
English (en)
Other versions
KR20150035120A (ko
Inventor
류성욱
김동선
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020130115333A priority Critical patent/KR102091619B1/ko
Priority to EP14184685.7A priority patent/EP2849226B1/en
Priority to TW103131554A priority patent/TWI646639B/zh
Priority to CN201410471924.XA priority patent/CN104465580B/zh
Priority to US14/487,793 priority patent/US9252112B2/en
Priority to JP2014187826A priority patent/JP6419500B2/ja
Publication of KR20150035120A publication Critical patent/KR20150035120A/ko
Application granted granted Critical
Publication of KR102091619B1 publication Critical patent/KR102091619B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 반도체 패키지에 관한 것으로, 소자가 실장된 하부 패키지; 상기 하부 패키지에 접속되며, 솔더부와 금속부로 구성되는 금속 포스트; 소자가 실장되어 상기 금속 포스트에 접속되는 상부 패키지;를 포함하여 구성된다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명의 실시예는 반도체 패키지에 관한 것이다.
반도체 기술의 발전과 함께 사용자의 요구에 따라 전자기기는 더욱 소형화/경량화하고 있으며, 이에 따라 동일 또는 이종의 반도체 칩들을 하나의 단위 패키지로 구현하는 멀티칩 패키징(Multi-Chip Packing) 기술이 사용되고 있다.
이러한 멀티칩 패키징 중 패키지 기판 위에 패키지 기판을 적층하는 스택(stack) 타입을 패키지 온 패키지(Package on Package: PoP)라고 하며, 일반적으로 프로세서 다이가 실장된 하부 패키지와 메모리 다이가 실장된 상부 패키지가 솔더볼 부착(Solder Ball Attach) 방식 등을 통해 상호 접속되는 패키지를 말한다.
종래의 패키지 온 패키지형 반도체 패키지는 솔더볼 인쇄 및 리플로우 공정을 통해 두 개의 패키지를 연결하거나, 먼저 하부 패키지를 몰딩한 후 몰딩 부위에 비아(Via)를 형성하고, 솔더볼을 비아 내 인쇄하여 메모리 다이가 실장된 상부 패키지를 리플로우 공정을 통해 연결하는 방식을 적용하고 있다.
종래 기술에 따른 패키지 온 패키지형 반도체 패키지는 고집적 및 고성능 구현을 위해 Die의 실장 개수를 늘리거나 수동소자를 탑재하기 위한 시도가 이루어 지고 있으며, 이를 구현하기 위해서는 패키지 간의 간격을 넓혀야 한다.
그러나, 종래 기술에 따른 반도체 패키지는 패키지 간의 간격을 넓히기 위하여 솔더 볼(solder ball)의 크기 또는 높이를 크게 하는 경우에는, 솔더 볼에 크랙(crack) 또는 붕괴가 발생하는 문제점이 있었다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로서, 고융점 솔더 재료의 솔더부를 포함하는 금속 포스트를 구성하여, 상부 패키지의 적층 시에 안정적인 공정 수율을 확보하고, 상부 패키지와 하부 패키지 간의 간격을 증가시켜 반도체 칩의 고밀도 적층이 가능하도록 하고자 한다.
본 발명은 신뢰도와 안정성을 향상시킨 반도체 패키지를 제공하고자 한다.
전술한 문제를 해결하기 위한 본 실시예에 따른 반도체 패키지는, 소자가 실장된 하부 패키지; 상기 하부 패키지에 접속되며, 솔더부와 금속부로 구성되는 금속 포스트; 소자가 실장되어 상기 금속 포스트에 접속되는 상부 패키지;를 포함한다.
본 발명의 또 다른 일실시예에 따르면, 상기 솔더부는 Sn과 Cu의 합금 재료 또는 Sn과 Ag의 합금 재료로 구성될 수 있다.
본 발명이 또 다른 일실시예에 따르면, 상기 합금 재료는 230 내지 250 도의 용융점을 가지는 재료로 구성될 수 있다.
본 발명의 또 다른 일실시예에 따르면, 상기 하부 패키지는 기판; 상기 기판 상에 형성되는 제1 시드 패턴부;를 포함하고, 상기 금속 포스트는 상기 제1 시드 패턴부 상에 형성될 수 있다.
본 발명의 또 다른 일실시예에 따르면, 상기 금속부는 상기 솔더부 상에 형성될 수 있다.
본 발명의 또 다른 일실시예에 따르면, 상기 제1 시드 패턴부 상에, 상기 제1 시드 패턴부의 상면의 일부가 노출되도록 형성되는 솔더 레지스트 패턴;을 더 포함하여 구성될 수 있다.
본 발명의 또 다른 일실시예에 따르면, 상기 솔더 레지스트 패턴 상에 형성되는 제2 시드 패턴부;를 더 포함하여 구성될 수 있다.
본 발명의 또 다른 일실시예에 따르면, 상기 솔더부는 상면이 상기 솔더 레지스트보다 돌출될 수 있다.
본 발명의 또 다른 일실시예에 따르면, 상기 솔더부는 상면이 상기 솔더 레지스트와 동일한 평면을 이루도록 구성될 수 있다.
본 발명의 또 다른 일실시예에 따르면, 상기 금속 포스트와 상기 상부 패키지를 접속하는 접합부;를 더 포함하여 구성될 수 있다.
본 발명의 또 다른 일실시예에 따르면, 상기 금속부는 구리(Cu) 재료로 구성될 수 있다.
본 발명의 실시예에 따르면 고융점 솔더 재료의 솔더부를 포함하는 금속 포스트를 구성하여, 상부 패키지의 적층 시에 안정적인 공정 수율을 확보하고, 상부 패키지와 하부 패키지 간의 간격을 증가시켜 반도체 칩의 고밀도 적층이 가능하다.
또한, 본 발명의 실시예에 따르면 신뢰도와 안정성을 향상시킨 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 일실시예에 따른 반도체 패키지의 금속 포스트의 단면도이다.
도 3은 본 발명의 또 다른 일실시예에 따른 반도체 패키지의 금속 포스트의 단면도이다.
도 4 내지 도 12는 본 발명의 일실시예에 따른 반도체 패키지의 금속 포스트의 제조 방법을 설명하기 위한 도면이다.
이하에서는 첨부한 도면을 참조하여 바람직한 본 발명의 일실시예에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지의 단면도이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 패키지는 상부 패키지(400)가 하부 패키지(300) 상에 적층되어 이들이 서로 전기적으로 연결된 패키지 온 패키지(Package On Package: POP) 타입의 패키지로 구성될 수 있다.
반도체 패키지는 하부 패키지(300), 상부 패키지(400) 및 금속 포스트(500)를 포함하여 구성된다.
하부 패키지(300)는 하부 패키지 기판(310) 상에 적어도 하나의 하부 소자(370)가 실장되며, 상부 패키지(400)는 상부 패키지 기판(410) 상에 적어도 하나의 상부 소자(430)가 실장된다. 한편, 상기 소자(340)는 반도체로 구성될 수 있다.
이때, 상기 하부 패키지 기판(310)과 상부 패키지 기판(410) 중에서 적어도 어느 하나는 인쇄회로기판(PCB)으로 구성된다.
일례로서, 하부 패키지(300)는 하부 패키지 기판(310)과, 하부 패키지 기판 상에 실장된 하부 소자(370)를 포함할 수 있다. 하부 소자(370)가 복수개로 구성되는 경우에는 절연 물질층의 개재하에 적층될 수 있다.
하부 패키지 기판(310)의 하면에는 반도체 패키지를 외부 장치와 전기적으로 연결시키는 솔더볼 형태의 외부 단자(350)들이 구비될 수 있다.
유사하게, 상부 패키지(400)는 상부 패키지 기판(410)과, 그리고 상부 패키지 기판(410)의 상면 상에 실장된 상부 소자(430)를 포함할 수 있다. 상기 상부 소자(430)가 복수개로 구성되는 경우에는 절연성 물질막의 개재하에 적층될 수 있다.
상부 소자(430)와 상부 패키지 기판(410)은 복수개의 본딩 와이어(442)를 통해 서로 전기적으로 연결될 수 있다.
금속 포스트(500)는 상기와 같이 구성되는 하부 패키지(300)에 접속된다.
보다 상세하게 설명하면, 상기 하부 패키지(300)의 기판 상에 제1 시드 패턴부(530)가 구성되고, 상기 금속 포스트(500)는 상기 제1 시드 패턴부(530) 상에 형성될 수 있다.
이때, 금속 포스트(500)는 솔더부(510)와 금속부(520)를 포함하여 구성되며, 제1 시드 패턴부(530) 상에는 솔더부(510)가 구성되고, 솔더부(510) 상에는 금속부(520)가 구성된다.
본 발명의 실시예에 따르면 상기 솔더부(510)는 Sn과 Cu의 합금 재료 또는 Sn과 Ag의 합금 재료로 구성되어, 230 내지 250 도의 용융점을 가지는 고융점 솔더 재료로 형성될 수 있으며, 상기 금속부(520)는 구리(Cu) 재료로 구성될 수 있다.
종래에 일반적인 솔더 재료를 사용하는 경우에는, 일반적인 솔더 재료는 210 내지 220 도의 용융점을 가지나, 본 발명의 실시예에서와 같이 솔더부(510)가 230 내지 250 도의 고융점 솔더 재료로 형성되면, 접합 신뢰성이 우수하여 상부 패키지(400)의 적층 시에 안정적인 공정 수율을 확보할 수 있는 효과가 있다.
또한, 솔더부(510)는 도 1에 도시된 바와 같이 상면이 하부 패키지(300)의 솔더 레지스트(540)보다 상부로 돌출되도록 구성될 수 있다.
상기와 같이 구성된 금속 포스트(500)는 접합부(501)에 의해 상기 상부 패키지(400)와 접속되며, 이때 상기 접합부(501)는 솔더 볼로 구성될 수 있다.
본 발명의 실시예에 따르면 고융점 솔더 재료의 솔더부(510)를 포함하는 금속 포스트를 구성하여, 상부 패키지(400)의 적층 시에 안정적인 공정 수율을 확보할 수 있을 뿐만 아니라, 상부 패키지(400)와 하부 패키지(300) 간의 간격을 증가시켜 반도체 칩의 고밀도 적층이 가능하도록 하고, 신뢰도와 안정성을 향상시킨 반도체 패키지를 구성할 수 있다.
도 2는 본 발명의 일실시예에 따른 반도체 패키지의 금속 포스트의 단면도로서, 도 2의 실시예는 금속 포스트의 솔더부(510)가 솔더 레지스트 패턴(540) 보다 상부로 돌출되는 구조이다.
도 2를 참조하여 본 발명의 일실시예에 따른 반도체 패키지의 금속 포스트의 구성을 설명하기로 한다.
도 2에 도시된 바와 같이 기판(310) 상에 제1 시드 패턴부(530)가 구성되고, 제1 시드 패턴부(530)의 주변부 상에는 솔더 레지스트 패턴(540)이 구성된다.
상기 솔더 레지스트 패턴(540)상에는 상기 제1 시드 패턴부(530)와 연결되는 제2 시드 패턴부(535)가 구성된다.
한편, 상기 제2 시드 패턴부(535) 상에는 금속 포스트(500)가 구성된다.
이때, 상기 금속 포스트(500)는 솔더부(510)와 금속부(520)를 포함하여 구성되며, 상기 솔더부(510)가 상기 솔더 레지스트 패턴(540) 보다 상부로 돌출되어 구성된다.
상기 솔더부(510)는 Sn과 Cu의 합금 재료 또는 Sn과 Ag의 합금 재료의 230 내지 250 도의 용융점을 가지는 고융점 솔더 재료로 구성될 수 있으며, 상기 금속부(520)는 구리(Cu) 재료로 구성될 수 있다.
도 3은 본 발명의 또 다른 일실시예에 따른 반도체 패키지의 금속 포스트의 단면도로서, 도 3의 실시예는 금속 포스트의 솔더부(510)가 솔더 레지스트 패턴(540)와 동일한 평면의 높이로 구성되는 구조이다.
도 3을 참조하여 본 발명의 또 다른 일실시예에 따른 반도체 패키지의 금속 포스트의 구성을 설명하기로 한다.
도 3에 도시된 바와 같이 기판(310) 상에 제1 시드 패턴부(530)가 구성되고, 제1 시드 패턴부(530)의 주변부 상에는 솔더 레지스트 패턴(540)이 구성된다.
상기 솔더 레지스트 패턴(540)상에는 상기 제1 시드 패턴부(530)와 연결되는 제2 시드 패턴부(535)가 구성되며, 이때 상기 제2 시드 패턴부(535)는 상기 솔더 레지스트 패턴(540)의 상부면을 제외한 측면에 구성된다.
금속 포스트(500)는 상기 제2 시드 패턴부(535) 상에 형성되며, 이때 상기 금속 포스트(500)는 솔더부(510)와 금속부(520)를 포함하여 구성되어, 상기 솔더부(510)가 상기 솔더 레지스트 패턴(540)과 동일한 평면의 높이로 구성된다.
상기 솔더부(510)는 Sn과 Cu의 합금 재료 또는 Sn과 Ag의 합금 재료의 230 내지 250 도의 용융점을 가지는 고융점 솔더 재료로 구성될 수 있으며, 상기 금속부(520)는 구리(Cu) 재료로 구성될 수 있다.
도 4 내지 도 12는 본 발명의 일실시예에 따른 반도체 패키지의 금속 포스트의 제조 방법을 설명하기 위한 도면으로서, 도 2의 일실시예에 따른 반도체 패키지의 금속 포스트의 제조 방법을 설명하기 위한 도면이다.
도 4에 도시된 바와 같이, 기판(310) 상에 제1 시드 패턴부(530)를 형성하고, 상기 형성된 제1 시드 패턴부(530) 상에 솔더 레지스트층(541)을 형성한다.
이후에는 상기 제1 시드 패턴부(530) 상에 형성된 솔더 레지스트층(541)을 패터닝하여 도 5에 도시된 바와 같이 솔더 레지스트 패턴(540)을 형성한다.
상기와 같이 형성된 솔더 레지스트 패턴(540) 상에는 도 6에 도시된 바와 같이 제2 시드 패턴부(535)를 형성한다.
이후, 도 7에 도시된 바와 같이 제2 시드 패턴부(535) 상에 포토 레지스트(610)을 형성하고, 포토 레지스트층(610)을 라미네이트, 노광 및 현상하여 도 8에 도시된 바와 같이 포토 레지스트 패턴(611)을 형성한다.
한편, 상기 포토 레지스트층(610) 및 포토 레지스트 패턴(611)은 DFR(Dry Film PhotoResist)로 형성할 수 있다.
이후에는 도 9에 도시된 바와 같이 상기 포토 레지스트 패턴(611) 사이의 제2 시드 패턴부(535) 상에 고융점 솔더 재료를 이용해 솔더부(510)를 형성한다.
이때, 본 발명의 일실시예에 따르면 상기 솔더부(510)는 Sn과 Cu의 합금 재료 또는 Sn과 Ag의 합금 재료의 230 내지 250 도의 용융점을 가지는 고융점 솔더 재료로 구성될 수 있다.
이후에는 도 10에 도시된 바와 같이 상기 솔더부(510) 상에 금속 재료를 이용한 도금을 실시하여 금속부(520)를 형성한다. 이때, 상기 금속부(520)는 구리(Cu) 재료로 구성될 수 있다.
이후, 상기 포토 레지스트 패턴(611)을 제거하여 도 11에서와 같이 솔더 레지스트층(541) 상에 제2 시드 패턴부(535)를 노출시키고, 상기 노출되는 제2 시드 패턴부(535)를 제거하여, 도 12에 도시된 바와 같이 금속 포스트(500)를 완성한다.
본 발명의 실시예에 따르면 상기와 같이 구성된 금속 포스트(500)를 통해 상부 패키지와 하부 패키지 간의 간격을 증가시켜 반도체 칩의 고밀도 적층이 가능하도록 할 뿐만 아니라, 신뢰도와 안정성을 향상시킨 반도체 패키지를 제공할 수 있다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
300: 하부 패키지
310: 하부 패키지 기판
350: 외부 단자
370: 하부 소자
400: 상부 패키지
410: 상부 패키지 기판
430: 상부 소자
442: 본딩 와이어
500: 금속 포스트
501: 접합부
510: 솔더부
520: 금속부

Claims (11)

  1. 기판, 상기 기판 위에 배치된 제 1 패턴부, 및 상기 기판 위에 배치되고 상기 제 1 패턴부의 상면을 노출하는 개구부를 갖는 솔더 레지스트 패턴을 포함하며, 제 1 소자가 실장된 하부 패키지;
    상기 제 1 패턴부 위에 배치되는 제 2 패턴부;
    상기 제 2 패턴부를 통해 상기 하부 패키지에 접속되는 금속 포스트; 및
    제 2 소자가 실장되며, 상기 금속 포스트에 접속되는 상부 패키지;를 포함하고,
    상기 제 2 패턴부는,
    상기 제 1 패턴부의 상면의 적어도 일부를 노출하며, 상기 제 1 패턴부의 상면, 상기 개구부의 내벽 및 상기 솔더 레지스트 패턴의 상면 위에 배치되며,
    상기 금속 포스트는,
    상기 개구부를 통해 노출된 상기 제 1 패턴부 위에 배치되고, 제1 금속 재료를 포함하는 솔더부와,
    상기 솔더부 위에 배치되고, 제2 금속 재료를 포함하는 금속부를 포함하고,
    상기 솔더부는,
    상기 개구부 내에 배치되는 제 1 부분과,
    상기 제 1 부분 위에 배치되고, 상기 솔더 레지스트 패턴 위로 돌출된 제 2 부분을 포함하며,
    상기 제 1 부분의 측면은, 상기 제 2 패턴부와 직접 접촉하고,
    상기 제 1 부분의 하면은, 상기 제 1 패턴부와 직접 접촉하는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 솔더부는,
    Sn과 Cu의 합금 재료 또는 Sn과 Ag의 합금 재료로 구성되는 반도체 패키지.
  3. 청구항 2에 있어서,
    상기 합금 재료는,
    230 내지 250 도의 용융점을 가지는 재료인 반도체 패키지.
    패키지.
  4. 청구항 1에 있어서,
    상기 금속 포스트와 상기 상부 패키지를 접속하는 접합부;를 더 포함하는 반도체 패키지.
  5. 청구항 1에 있어서,
    상기 금속부는,
    구리(Cu) 재료로 구성되는 반도체 패키지.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
KR1020130115333A 2013-09-16 2013-09-27 반도체 패키지 KR102091619B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020130115333A KR102091619B1 (ko) 2013-09-27 2013-09-27 반도체 패키지
EP14184685.7A EP2849226B1 (en) 2013-09-16 2014-09-12 Semiconductor package
TW103131554A TWI646639B (zh) 2013-09-16 2014-09-12 半導體封裝
CN201410471924.XA CN104465580B (zh) 2013-09-16 2014-09-16 半导体封装
US14/487,793 US9252112B2 (en) 2013-09-16 2014-09-16 Semiconductor package
JP2014187826A JP6419500B2 (ja) 2013-09-16 2014-09-16 半導体パッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130115333A KR102091619B1 (ko) 2013-09-27 2013-09-27 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20150035120A KR20150035120A (ko) 2015-04-06
KR102091619B1 true KR102091619B1 (ko) 2020-03-23

Family

ID=53030177

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130115333A KR102091619B1 (ko) 2013-09-16 2013-09-27 반도체 패키지

Country Status (1)

Country Link
KR (1) KR102091619B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020121692A1 (en) 2001-03-05 2002-09-05 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
US20100283140A1 (en) 2009-05-08 2010-11-11 Samsung Electronics Co., Ltd. Package on package to prevent circuit pattern lift defect and method of fabricating the same
US20120013000A1 (en) 2010-07-19 2012-01-19 Tessera Research Llc Stackable molded microelectronic packages

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020121692A1 (en) 2001-03-05 2002-09-05 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
US20100283140A1 (en) 2009-05-08 2010-11-11 Samsung Electronics Co., Ltd. Package on package to prevent circuit pattern lift defect and method of fabricating the same
US20120013000A1 (en) 2010-07-19 2012-01-19 Tessera Research Llc Stackable molded microelectronic packages

Also Published As

Publication number Publication date
KR20150035120A (ko) 2015-04-06

Similar Documents

Publication Publication Date Title
KR102198629B1 (ko) 예비 형성된 비아를 갖는 매립 패키징
JP5598787B2 (ja) 積層型半導体装置の製造方法
KR100800478B1 (ko) 적층형 반도체 패키지 및 그의 제조방법
US10032705B2 (en) Semiconductor package and manufacturing method thereof
US10861826B2 (en) Substrate assembly semiconductor package including the same and method of manufacturing the semiconductor package
US20170040304A1 (en) Electronic package and fabrication method thereof
JP2006351565A (ja) 積層型半導体パッケージ
US20210013152A1 (en) Semiconductor package
US9252112B2 (en) Semiconductor package
KR101653563B1 (ko) 적층형 반도체 패키지 및 이의 제조 방법
KR20220045128A (ko) 반도체 패키지
US20180138149A1 (en) Package-on-package structure and manufacturing method thereof
TWI602274B (zh) 半導體封裝
KR102091619B1 (ko) 반도체 패키지
KR102109042B1 (ko) 반도체 패키지
KR102093927B1 (ko) 반도체 패키지
KR102472045B1 (ko) 반도체 패키지
KR102026227B1 (ko) 패키지 온 패키지형 반도체 패키지 및 그 제조방법
KR102029804B1 (ko) 패키지 온 패키지형 반도체 패키지 및 그 제조 방법
KR101617023B1 (ko) 금속 포스트를 구비하는 인쇄회로기판 및 이의 제조 방법
KR20140076089A (ko) 반도체 기판 및 그 제조 방법, 그리고 반도체 패키지
KR20140077360A (ko) 패키지 온 패키지형 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant