JPWO2014207811A1 - パワー半導体素子の駆動回路 - Google Patents

Abstract

パワー半導体素子１のゲート端子−エミッタ端子間への充電指令である電圧指令ＶＧＥｒｅｆを生成する電圧指令生成部２、電圧指令ＶＧＥｒｅｆとパワー半導体素子１のゲート端子−エミッタ端子間電圧との偏差電圧Ｖｅｒｒを算出する減算器３、偏差電圧Ｖｅｒｒが入力され、パワー半導体素子１のゲート端子に流すゲート電流を決めるゲート電流指令電圧ＶＩＧｒｅｆを算出するゲート電流制御器４と、ゲート電流指令電圧ＶＩＧｒｅｆを制限するゲート電流指令制限器１９および、ゲート電流指令制限器１９の出力である実ゲート電流指令電圧ＶＩＧｏｕｔが入力され、パワー半導体素子１のゲート端子にゲート電流を供給するゲート電流供給器を備える。

Description

本発明は、パワー半導体素子の駆動回路に関する。

直流を交流に変換するインバータ装置、交流を直流に変換する電力変換装置などには、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）といったパワー半導体素子が用いられている。このようなパワー半導体素子では、ＩＧＢＴではコレクタ端子からエミッタ端子、ＭＯＳＦＥＴではドレイン端子からソース端子に流れる電流を、ゲート端子−エミッタ端子間（以降「ＧＥ間」と称する）あるいはゲート端子−ソース端子間（以降「ＧＳ間」と称する）において、電荷を充電もしくは放電することによりゲート端子−エミッタ端子間電圧（以降「ＶＧＥ電圧」と称する）あるいはゲート端子−ソース端子間電圧（以降「ＶＧＳ電圧」と称する）を変化させることにより制御を行う。

上記のようなパワー半導体素子におけるＶＧＥ電圧およびＶＧＳ電圧の制御を行うための駆動回路、すなわちパワー半導体素子の駆動回路は、一般的に制御回路から送られるパルス信号であるターンオン信号、ターンオフ信号に基づいて動作を行う。駆動回路にターンオン信号が送られた場合、駆動回路は、駆動対象であるＩＧＢＴのＧＥ間あるいはＭＯＳＦＥＴのＧＳ間に電荷を充電するように動作し、ＶＧＥ電圧あるいはＶＧＳ電圧を上昇させる。一方、駆動回路にターンオフ信号が送られた場合、駆動回路は、ＩＧＢＴのＧＥ間あるいはＭＯＳＦＥＴのＧＳ間から電荷を放電するように動作し、ＶＧＥ電圧あるいはＶＧＳ電圧を低下させる。

パワー半導体素子の駆動回路としては、下記非特許文献１に記載されるような、定電圧駆動回路がある。定電圧駆動回路は、制御回路から駆動回路に対してターンオン信号が送られた場合、ゲート抵抗を介して正電源とＩＧＢＴもしくはＭＯＳＦＥＴのゲート端子との間を電気的に接続し、ＧＥ間やＧＳ間に電荷を充電し、ＶＧＥ電圧やＶＧＳ電圧を上昇させ、ＩＧＢＴやＭＯＳＦＥＴをターンオンさせる。また、制御回路から駆動回路に対してターンオフ信号が送られた場合、定電圧駆動回路は、ゲート抵抗を介して負電源（あるいはグランド０Ｖ）とゲート端子との間を電気的に接続し、ＧＥ間やＧＳ間に充電された電荷を放電し、ＶＧＥ電圧やＶＧＳ電圧を低下させる。

また、特許文献１には、ゲート端子に一定の電流を供給するための定電流駆動回路を設け、定電流駆動回路の出力端子に接続されたパワー半導体素子のＧＥ間に充電されたＶＧＥ電圧と所定の電圧値とを比較し、ＶＧＥ電圧が設定電圧値より高くなったら、定電流駆動回路の電流を減少させる技術が開示されている。

特許文献１に示された技術によれば、ターンオン時のばらつきを抑制できるとともに、必要なときのみ電流を増加させるため、パワー半導体素子の低損失化および駆動回路の省電力化が図れると示されている。

国際公開第２００９／０４４６０２号

日本インター株式会社 ＩＧＢＴアプリケーションノート Ｒｅｖ．１．０１（第２０−２２頁）

ところで、一口にＶＧＥ電圧と言っても、パワー半導体素子のターンオン時にコレクタ電流が流れ始めるＶＧＥ電圧（以降「しきい値電圧ＶＧＥｔｈ」と称する）と、ミラー期間に入るＶＧＥ電圧（以降「ミラー期間電圧ＶＧＥｏｎ」と称する）とがある。非特許文献１に示された定電圧駆動回路の場合、ゲート抵抗の抵抗値により、スイッチング損失および伝導ノイズや放射ノイズといったＥＭＩノイズ（以降「ＥＭＩ」と総称する）が決定される。

たとえば、ゲート抵抗を小さくすると、ゲート端子に流れる電流が大きくなるため、ＶＧＥ電圧の充電時間は短くなり、スイッチング損失は小さくなる。しかしながら、パワー半導体素子のコレクタ電流の電流変化率ｄｉ／ｄｔが大きくなるため、ＥＭＩノイズが大きくなる。

これに対し、ゲート抵抗を大きくすると、ゲート端子に流れる電流は小さくなるため、ＶＧＥ電圧の充電時間は長くなり、スイッチング損失は大きくなる一方で、パワー半導体素子のコレクタ電流の電流変化率ｄｉ／ｄｔは小さくなるため、ＥＭＩノイズを低減することができる。すなわち、定電圧駆動回路を用いた場合、スイッチング損失とＥＭＩノイズとはトレードオフの関係となる。

特許文献１に示された技術によれば、前述のようにゲート端子に流す電流は一定であるため、ｄｉ／ｄｔを大きくすることなく、ＶＧＥ電圧の充電時間を短縮することができる。さらにＶＧＥ電圧が所定の電圧を越えたら、定電流駆動回路の電流値を減少させる制御を行っているため、駆動回路の省電力化も図れると示されている。

しかしながら、一般的に、ＶＧＥ電圧は、スイッチング電源等にて生成された電源に基づいた値になっており、スイッチング電源のばらつき等で、ＶＧＥ電圧が前述の所定の電圧まで到達しなかった場合には、定電流駆動回路の電流値を減少させることができないという課題が認められる。

また、所定の電圧との比較結果に基づいたシーケンスを構成するため、制御も複雑になるという課題も残る。

本発明は、上記に鑑みてなされたものであって、ターンオン時のパワー半導体素子のスイッチング損失の低減と、ＥＭＩノイズの低減との両立を図ることができるパワー半導体素子の駆動回路を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、パワー半導体素子のゲート端子−エミッタ端子間への充電指令である電圧指令を生成する電圧指令生成部と、電圧指令と、前記パワー半導体素子のゲート端子−エミッタ端子間電圧との偏差電圧を算出する偏差算出部と、前記偏差電圧が入力され、前記パワー半導体素子のゲート端子に流すゲート電流を決めるゲート電流指令電圧を算出するゲート電流制御器と、前記ゲート電流指令電圧を制限するゲート電流指令制限器と、前記ゲート電流指令制限器の出力である実ゲート電流指令電圧が入力され、前記パワー半導体素子のゲート端子にゲート電流を供給するゲート電流供給器と、を備えたことを特徴とする。

この発明によれば、ターンオン時のパワー半導体素子のスイッチング損失の低減およびＥＭＩノイズの低減の両立が図れ、また、電源等の外部要因やパワー半導体素子そのもののばらつきに対してもロバストで、駆動回路そのものの省電力化も図れる、という効果を奏する。

図１は、本実施の形態にかかるパワー半導体素子の駆動回路の構成例を示すブロック図である。 図２は、パワー半導体素子の駆動回路が制御する一例としてのモータ駆動用電力変換装置の構成を示す図である。 図３Ａは、電圧指令生成部の内部構成例を示すブロック図である。 図３Ｂは、正電源ＶＣＣＰおよび負電源ＶＣＣＮの接続構成例を示す図である。 図４は、ゲート電流供給器の構成例を示すブロック図である。 図５Ａは、ゲート電流供給器の入出力特性の一例を示す図である。 図５Ｂは、ゲート電流供給器の周波数特性（ゲインおよび位相）の一例を示す図である。 図６は、パワー半導体素子にＩＧＢＴを用いて定電圧駆動回路で構成した場合の一例を示す図である。 図７は、図６に示す定電圧駆動回路の動作特性を示す図である。 図８は、本実施の形態にかかる駆動回路におけるゲート電流指令制限器の有無に応じた動作を比較して示すタイムチャートである。 図９は、本実施の形態にかかるパワー半導体素子の駆動回路のより詳細な構成例を示す図である。 図１０は、本実施の形態にかかるパワー半導体素子の駆動回路の変形例を示す図である。

以下に添付図面を参照し、本発明の実施の形態に係るパワー半導体素子の駆動回路について説明する。なお、以下に示す実施の形態により本発明が限定されるものではない。

図１は、この発明の実施の形態にかかるパワー半導体素子の駆動回路の構成例を示すブロック図である。本実施の形態にかかるパワー半導体素子の駆動回路は、図１に示すように、パワー半導体素子としてのＩＧＢＴ１、ＩＧＢＴ１のゲート端子−エミッタ端子間を充電する際の指令値である電圧指令ＶＧＥｒｅｆを生成する電圧指令生成部２、電圧指令ＶＧＥｒｅｆと、ＩＧＢＴ１のゲート端子−エミッタ端子間電圧（以降「電圧値ＶＧＥ」もしくは「ＶＧＥ電圧」と称する）との偏差（以降「偏差電圧Ｖｅｒｒ」と称する）を生成して出力する偏差電圧生成部もしくは偏差算出部としての減算器３、偏差電圧Ｖｅｒｒを入力し、ＩＧＢＴ１のゲート端子に流すゲート電流を決める指令電圧（以降「ゲート電流指令電圧ＶＩＧｒｅｆ」と称する）を算出するゲート電流制御器４、ゲート電流指令電圧ＶＩＧｒｅｆを制限するゲート電流指令制限器１９および、ゲート電流指令制限器１９の出力である実ゲート電流指令電圧ＶＩＧｏｕｔを入力し、ＩＧＢＴ１のゲート端子にゲート電流ＩＧを供給するゲート電流供給器５を有して構成される。

本発明のパワー半導体素子の駆動回路は、例えば図２に示すモータ駆動用電力変換装置など、各種電力変換器に用いることができる。図２に示す例では、ダイオード２２ａ〜２２ｆがそれぞれ逆並列に接続された電力用半導体素子（ＩＧＢＴ）１ａ〜１ｆによって三相のインバータ回路が構成されている。電力用半導体素子１ａ〜１ｆのそれぞれを、本発明のパワー半導体素子の駆動回路２０ａ〜２０ｆがスイッチング制御することにより、平滑コンデンサ２３に蓄積された電力が、負荷の一例としてのモータ２４に供給され、モータ２４の駆動制御が行われる。

図１に示すパワー半導体素子の駆動回路全体の動作について説明する。電圧指令生成部２より出力される電圧指令ＶＧＥｒｅｆは減算器３のプラス端子に入力される。ＩＧＢＴ１のゲート端子−エミッタ端子間の電圧である電圧値ＶＧＥは減算器３のマイナス端子にそれぞれ入力される。すなわち、電圧値ＶＧＥは、ゲート電流制御器４の入力側にフィードバックされる。

減算器３は、電圧指令ＶＧＥｒｅｆおよび電圧値ＶＧＥを用いて偏差電圧Ｖｅｒｒを生成し、ゲート電流制御器４に出力する。ゲート電流制御器４は、減算器３の出力である偏差電圧Ｖｅｒｒが小さくなるようにするゲート電流指令電圧ＶＩＧｒｅｆを生成し、ゲート電流指令制限器１９に出力する。ゲート電流指令制限器１９は、ゲート電流指令電圧ＶＩＧｒｅｆを制限するための機能を備える。すなわち、ゲート電流指令制限器１９は、ゲート電流制御器４の出力であるゲート電流指令電圧ＶＩＧｒｅｆの出力を制限した実ゲート電流指令電圧ＶＩＧｏｕｔをゲート電流供給器５に出力する。ゲート電流供給器５は、実ゲート電流指令電圧ＶＩＧｏｕｔに基づいてＩＧＢＴ１のゲート端子に供給するゲート電流ＩＧを生成する。ゲート電流供給器５によって生成されたゲート電流ＩＧにより、ＩＧＢＴ１のゲート端子−エミッタ端子間に電荷が充電され、電圧値ＶＧＥが上昇する。以上の動作により、ＩＧＢＴ１がターンオンする。

電圧指令生成部２の動作について説明する。図３Ａは、電圧指令生成部の内部構成例を示すブロック図であり、図３Ｂでは、正電源ＶＣＣＰおよび負電源ＶＣＣＮの接続構成例を示す図である。

電圧指令生成部２は、ＩＧＢＴ１の動作信号を出力する制御回路８の駆動信号に基づいて動作を行う。正電源ＶＣＣＰ、負電源ＶＣＣＮ（あるいはグランド（ＧＮＤ）０Ｖ）、ＮＰＮトランジスタ６およびＰＮＰトランジスタ７を有して構成される。ＮＰＮトランジスタ６およびＰＮＰトランジスタ７の各ベース端子同士は接続され、ＮＰＮトランジスタ６およびＰＮＰトランジスタ７の各エミッタ端子同士は接続される。また、正電源ＶＣＣＰとＮＰＮトランジスタ６のコレクタ端子が接続され、負電源ＶＣＣＮとＰＮＰトランジスタ７のコレクタ端子が接続される。ＩＧＢＴ１を駆動するための制御信号ＣＳが制御回路８から出力され、ＮＰＮトランジスタ６およびＰＮＰトランジスタ７の各ベース端子同士の接続端に入力される。ＮＰＮトランジスタ６およびＰＮＰトランジスタ７の各エミッタ端子に出力される電圧値が電圧指令ＶＧＥｒｅｆとして使用される。なお、図３Ｂでは負電源ＶＣＣＮが負電位となる場合を一例として示しているが、負電源ＶＣＣＮがグランド（ＧＮＤ）電位、すなわち零電位であってもよい。

制御回路８から出力される制御信号ＣＳがＩＧＢＴ１をオンさせるための信号、すなわちターンオン信号である場合、ＮＰＮトランジスタ６がオンし、ＰＮＰトランジスタ７はオフする。これにより、ＮＰＮトランジスタ６およびＰＮＰトランジスタ７のエミッタ端子には正電源ＶＣＣＰの電圧（電位）が印加され、この電圧が電圧指令ＶＧＥｒｅｆとなる。一方、制御回路８から出力される制御信号ＣＳがＩＧＢＴ１をオフさせるための信号、すなわちターンオフ信号が出力される場合、ＮＰＮトランジスタ６がオフし、ＰＮＰトランジスタ７がオンする。これにより、ＮＰＮトランジスタ６とＰＮＰトランジスタ７のエミッタ端子には負電源ＶＣＣＮの電圧（電位）が印加され、この電圧が電圧指令ＶＧＥｒｅｆとなる。

ゲート電流制御器４について説明する。ゲート電流制御器４は、図１に示すパワー半導体素子の駆動回路の応答性を決定する部分であり、比例制御器（Ｐ制御器）にて構成する。ゲート電流制御器４をＰ制御器で構成する場合、ゲート電流制御器４の伝達関数ＧＩ（ｓ）は、比例ゲインをＫｐとすると、式（１）で表すことができる。

ＧＩ（ｓ）＝Ｋｐ ……（１）

式（１）より、ゲート電流制御器４の応答性は決定され、入力された信号を、比例ゲインＫｐに基づいてゲート電流指令電圧ＶＩＧｒｅｆとして算出し出力する。

ゲート電流指令制限器１９について説明する。ゲート電流指令制限器１９は、ゲート電流指令電圧ＶＩＧｒｅｆを制限する機能を備える。出力上限値をＶＩＧｒｅｆｍａｘ、出力下限値をＶＩＧｒｅｆｍｉｎとすると、ゲート電流指令制限器１９の出力である実ゲート電流指令電圧ＶＩＧｏｕｔは、式（２）で表すことができる。

ＶＩＧｒｅｆｍｉｎ≦ＶＩＧｏｕｔ≦ＶＩＧｒｅｆｍａｘ ……（２）

ゲート電流供給器５について説明する。図４は、ゲート電流供給器５の構成例を示すブロック図である。ゲート電流供給器５は、実ゲート電流指令電圧ＶＩＧｏｕｔに基づいて、ＩＧＢＴ１のゲート端子にゲート電流ＩＧを供給する機能を有する構成として、図４に示すように、ＰＮＰトランジスタ９，１０を具備するカレントミラー回路、Ｎチャンネル型ＭＯＳＦＥＴ１１、抵抗１２，１４およびオペアンプ１３を備えて構成される。

オペアンプ１３のプラス端子には、前述の実ゲート電流指令電圧ＶＩＧｏｕｔが入力される。オペアンプ１３の出力端子は、抵抗１４を介してＮチャンネル型ＭＯＳＦＥＴ１１のゲート端子に接続される。Ｎチャンネル型ＭＯＳＦＥＴ１１のソース端子は抵抗１２を介してＧＮＤ電位（０Ｖ）とされ、抵抗１２におけＧＮＤ電位側ではない端がオペアンプ１３のマイナス端子に接続される。

ＰＮＰトランジスタ９，１０によって構成されるカレントミラー回路について説明する。ＰＮＰトランジスタ９，１０のエミッタ端子はＶＣＣＰと接続される、ＰＮＰトランジスタ９のベース端子はＰＮＰトランジスタ１０のベース端子と接続されるとともに、ＰＮＰトランジスタ９のコレクタ端子と接続される。ＰＮＰトランジスタ９のコレクタ端子はＮチャンネル型ＭＯＳＦＥＴ１１のドレイン端子と接続され、ＰＮＰトランジスタ１０のコレクタ端子はＩＧＢＴ１のゲート端子に接続される。

ゲート電流供給器５は、オペアンプ１３のプラス端子に入力される実ゲート電流指令ＩＧｒｅｆに基づいて、ＰＮＰトランジスタ９に流す電流Ｉ１を決定している。前述のようにＰＮＰトランジスタ９，１０はカレントミラー回路を構成しており、ＰＮＰトランジスタ９に流れる電流Ｉ１とＰＮＰトランジスタ１０に流れる電流Ｉ２は同じ値になる。ＰＮＰトランジスタ１０のコレクタ端子は、ＩＧＢＴ１のゲート端子に接続されており、ゲート端子に流れるゲート電流ＩＧは、ＰＮＰトランジスタ１０に流れる電流Ｉ２となる。

ゲート電流供給器５に入力される実ゲート電流指令電圧ＶＩＧｏｕｔは、ゲート電流制御器４の出力であり電圧値である。これに対し、ゲート電流供給器５の出力であるゲート電流ＩＧは電流値である。つまり、ゲート電流供給器５は、電圧−電流変換器の役割を果たしていて、実ゲート電流指令電圧ＶＩＧｏｕｔという電圧値が入力され、ＩＧＢＴ１のゲート端子にゲート電流ＩＧを出力している。

図５Ａは、ゲート電流供給器５の入出力特性（静特性）の一例を示す図（グラフ）であり、縦軸にゲート電流ＩＧ、横軸に実ゲート電流指令電圧ＶＩＧｏｕｔをとっている。入出力変換ゲインをＫ２（Ｋ２は正の実数とする）とするとき、図５Ａに示す例では、実ゲート電流指令電圧ＶＩＧｏｕｔとゲート電流ＩＧとの間に、式（３）の関係が成立する。

ＩＧ＝Ｋ２×ＶＩＧｏｕｔ ……（３）

図５Ｂは、ゲート電流供給器５の周波数特性（ゲインおよび位相）の一例を示す図（グラフ）である。

なお、電圧−電流変換器としての機能を果たすゲート電流供給器５は、ここで示した構成および特性に限らず、他の構成で実現してもよい。

ここで、ＩＧＢＴ、ＭＯＳＦＥＴといったパワー半導体素子のターンオン時の動作特性について説明する。図６は、パワー半導体素子にＩＧＢＴを用いて定電圧駆動回路で構成した場合の一例を示す図である。図７は、図６に示す定電圧駆動回路の動作特性を示す図であり、ＩＧＢＴターンオン時のゲート端子−エミッタ端子間電圧ＶＧＥ、ゲート電流ＩＧ、コレクタ電流ＩＣおよびコレクタ端子−エミッタ端子間電圧ＶＣＥのタイムチャートを示している。

図６について説明する。図６に示す定電圧駆動回路は、ＮＰＮトランジスタ１５、ＰＮＰトランジスタ１６およびゲート抵抗１７を有して構成される。ＮＰＮトランジスタ１５およびＰＮＰトランジスタ１６の各ベース端子同士は接続され、その接続端は制御回路８の出力と接続される。ＮＰＮトランジスタ１５のコレクタ端子は正電源ＶＣＣＰに接続され、ＰＮＰトランジスタ１６のコレクタ端子は負電源ＶＣＣＮ（あるいはグランド０Ｖ）に接続される。ＮＰＮトランジスタ１５およびＰＮＰトランジスタ１６の各エミッタ端子同士は接続され、その接続端はゲート抵抗１７を介してＩＧＢＴ１のゲート端子に接続される。なお、制御回路８はＩＧＢＴ１の駆動信号を生成出力する機能を備えている。

制御回路８からターンオン信号が出力されると、ＮＰＮトランジスタ１５がオンし、ＰＮＰトランジスタ１６がオフする。ＮＰＮトランジスタ１５がオンしたため、ゲート抵抗１７を介してＩＧＢＴ１のゲート端子に正電源ＶＣＣＰからの電流が流れ、ゲート端子−エミッタ端子間に電荷が充電される。一方、制御回路８からターンオフ信号が出力されると、ＮＰＮトランジスタ１５がオフし、ＰＮＰトランジスタがオンする。ＰＮＰトランジスタがオンしたため、ゲート抵抗１７を介して負電源ＶＣＣＮに対し電流が流れ、ゲート端子−エミッタ端子間の電荷が放電される。

図７について説明する。前述のように制御回路８からターンオン信号が出力されると、ＮＰＮトランジスタ１５がオンし、ゲート抵抗１７を介してＩＧＢＴ１のゲート端子に電流が流れる。

タイムチャートのｔ０〜ｔ１区間について説明する。時刻ｔ０はＧＥ間への電荷の充電を開始した時刻、時刻ｔ１はＩＧＢＴ１のコレクタ電流ＩＣが流れ始める時刻である。ゲート電流のピーク値は正電源ＶＣＣＰをゲート抵抗１７で割った値である。ゲート抵抗１７の抵抗値をＲＧとすると、ターンオン動作開始時刻ｔ０のゲート電流ピーク値ＩＧｐｅａｋは式（４）で表すことができる。

ＩＧｐｅａｋ＝ＶＣＣＰ／ＲＧ ……（４）

急峻なゲート電流ＩＧが流れることにより、ゲート端子−エミッタ端子間電圧ＶＧＥも上昇する。時刻ｔ１にてゲート端子−エミッタ端子間電圧ＶＧＥが、しきい値電圧ＶＧＥｔｈに到達すると、コレクタ電流ＩＣが急峻に流れ始め、コレクタ端子−エミッタ端子間電圧ＶＣＥが下降しはじめる。

タイムチャートのｔ１〜ｔ２区間について説明する。時刻ｔ２はＩＧＢＴ１がミラー効果が生じる期間（以降「ミラー期間」と称する）に入る時刻である。時刻ｔ１以降、ゲート電流ＩＧが低下していき、ゲート端子−エミッタ端子間電圧ＶＧＥの上昇も緩やかになる。時刻ｔ２に到達すると、ミラー期間が始まる。

タイムチャートのｔ２〜ｔ３区間について説明する。時刻ｔ３はＩＧＢＴ１がミラー期間を終える時刻である。この時刻ｔ２〜ｔ３の間、ミラー効果によりゲート端子−エミッタ端子間電圧ＶＧＥは一定となる。このミラー期間は、ゲート端子−コレクタ端子間容量の充電が終わるまで続き、ゲート電流ＩＧも一定となる。ミラー期間中、コレクタ端子−エミッタ端子間電圧ＶＣＥは下降していくのに対し、コレクタ電流ＩＣは一定である。なお、ｔ２〜ｔ３区間に流れるゲート電流ＩＧは式（５）で表すことができる。

ＩＧ＝（ＶＣＣＰ−ＶＧＥｏｎ）／ＲＧ ……（５）

タイムチャートのｔ３〜ｔ４区間について説明する。時刻ｔ４はゲート端子−エミッタ端子間電圧ＶＧＥが正電源ＶＣＣＰまで充電し終わった時間である。ミラー期間が終わった時刻ｔ３以降、再度ゲート端子−エミッタ端子間電圧ＶＧＥが上昇し始め、ゲート電流ＩＧは減少し、時刻ｔ４にてゲート端子−エミッタ端子間電圧ＶＧＥは正電源ＶＣＣＰに到達する。

前述のように、パワー半導体素子を定電圧駆動回路で駆動する場合、スイッチング損失の低減には、ゲート端子−エミッタ端子間電圧ＶＧＥの充電を速く終えることが必要となる。そのためには、ゲート抵抗の抵抗値を小さくし、ゲート電流を大きくすればよかった。しかしながら、ゲート電流を大きくすると、急峻なコレクタ電流ＩＣが流れ、発生ノイズが悪化する。これは、ゲート端子−エミッタ端子間電圧ＶＧＥの充電開始時の上昇が大きいと、コレクタ電流ＩＣの時間変化率（以降「ｄｉ／ｄｔ」と表記）が大きくなり、発生ノイズが大きくなるためである。

一方、ミラー期間中は、前述のように、コレクタ端子−エミッタ端子間電圧ＶＣＥが減少していくとともに、ゲート端子−エミッタ端子間電圧ＶＧＥは一定であり、コレクタ電流ＩＣのｄｉ／ｄｔは小さい。ミラー期間が長ければ、コレクタ端子−エミッタ端子間電圧ＶＣＥの減少が緩やかである。ミラー期間を短くすると、コレクタ端子−エミッタ端子間電圧ＶＣＥの減少がはやくなる。このことは、ミラー期間を短くすることでスイッチング損失を小さくすることができることを示している。

以上から、ターンオン時のスイッチング損失低減および発生ノイズ低減には、以下に示す制御機能を有するパワー半導体素子の駆動回路が必要となる。

（１）ゲート端子−エミッタ端子間電圧ＶＧＥがしきい値電圧ＶＧＥｔｈまでは充電速度を落とす。つまり、ゲート端子に供給するゲート電流を抑制する。
（２）ゲート端子−エミッタ端子間電圧ＶＧＥが一定となるミラー期間を短縮する。つまり、ミラー期間に入ったらゲート電流を増加する。

本実施の形態にかかるパワー半導体素子の駆動回路は、ＶＧＥ電圧と、ＧＥ間に印加する電圧指令ＶＧＥｒｅｆとによる偏差電圧Ｖｅｒｒに基づいて、ＩＧＢＴ１のゲート端子に供給するゲート電流ＩＧを算出している。

図８（ａ）に、ゲート電流制御器４を比例制御とし、ゲート電流指令制限器１９がない場合の各部波形として、制御信号ＣＳ、電圧指令ＶＧＥｒｅｆ、偏差電圧Ｖｅｒｒ、ゲート電流ＩＧ、ＶＧＥ電圧、コレクタ電流ＩＣおよびコレクタ端子−エミッタ端子間電圧ＶＣＥを示している。

タイムチャートｔ０〜ｔ１について説明する。時刻ｔ０において、制御信号ＣＳが“Ｈ”になり、電圧指令生成部２にターンオン信号が入力される。これにより、電圧指令ＶＧＥｒｅｆがステップ的にＶＣＣＰまで変化する。このとき、ＶＧＥ電圧は０であるため、偏差電圧ＶｅｒｒはＶＣＣＰまで到達する。偏差電圧Ｖｅｒｒは、ゲート電流制御器４に入力され、ゲート電流指令電圧ＶＩＧｒｅｆを算出する。このときのゲート電流指令電圧ＶＩＧｒｅｆは、式（１）から以下のように表すことができる。

ＶＩＧｒｅｆ＝Ｋｐ×Ｖｅｒｒ ……（６）

式（６）からもわかるように、ゲート電流指令電圧ＶＩＧｒｅｆは、偏差電圧ＶｅｒｒにゲインＫｐを乗算したものになる。ゲート電流指令電圧ＶＩＧｒｅｆは、ゲート電流供給器５に入力され、ゲート電流ＩＧをＩＧＢＴ１のゲート端子に供給する。

時刻ｔ１までの間、ＶＧＥ電圧が増加するにつれて、偏差電圧Ｖｅｒｒが低減し、それに伴い、ゲート電流ＩＧが低減している。時刻ｔ１にてゲート端子−エミッタ端子間電圧ＶＧＥが、しきい値電圧ＶＧＥｔｈに到達すると、コレクタ電流ＩＣが急峻に流れ始め、コレクタ端子−エミッタ端子間電圧ＶＣＥが下降しはじめる。

タイムチャートのｔ１〜ｔ２区間について説明する。時刻ｔ２はＩＧＢＴ１がミラー効果に入る時刻である。時刻ｔ１以降、ゲート電流ＩＧが低下していき、ゲート端子−エミッタ端子間電圧ＶＧＥの上昇も緩やかになる。時刻ｔ２に到達すると、ミラー効果が始まる。ＶＧＥ電圧の上昇が緩やかになるため、偏差電圧Ｖｅｒｒの下降も緩やかになる。

タイムチャートのｔ２〜ｔ３区間について説明する。時刻ｔ３はＩＧＢＴ１がミラー効果を終える時刻である。時刻ｔ２〜ｔ３の間、ミラー効果によりゲート端子−エミッタ端子間電圧ＶＧＥは一定となる。ＶＧＥ電圧が一定であるため、偏差電圧Ｖｅｒｒも一定となり、偏差電圧Ｖｅｒｒに基づいて、ゲート電流ＩＧも一定になる。すなわち、ミラー期間と呼ぶが終わるまで、ゲート電流ＩＧも一定となる。ミラー期間中、コレクタ端子−エミッタ端子電圧は下降していく。

タイムチャートのｔ３〜ｔ４区間について説明する。時刻ｔ４はゲート端子−エミッタ端子間電圧ＶＧＥが電圧指令ＶＧＥｒｅｆ、すなわちＶＣＣＰまで充電し終わった時刻である。ミラー期間が終わった時刻ｔ３以降、再度ゲート端子−エミッタ端子間電圧ＶＧＥが上昇し始める。そのため、偏差電圧Ｖｅｒｒは減少するため、ゲート電流ＩＧは減少し、時刻ｔ４にてゲート端子−エミッタ端子間電圧ＶＧＥはＶＣＣＰに到達する。

ところで、図７と図８（ａ）との比較から明らかなように、ゲート電流ＩＧ、ＶＧＥ電圧、コレクタ電流ＩＣ、コレクタ端子−エミッタ端子間電圧ＶＣＥは同様の波形になる。

図６に示す定電圧駆動回路のゲート抵抗１７が、図１に示すゲート電流制御器４の比例ゲインにあたる。具体的に説明すると、ゲート抵抗１７の抵抗値を下げることがゲート電流制御器４の比例ゲインを上げることと等価になり、ゲート抵抗１７の抵抗値を上げることがゲート電流制御器４の比例ゲインを下げることと等価になる。

すなわち、本実施の形態にかかるパワー半導体素子の駆動回路は、内部にゲート電流制御器４と、ゲート電流供給器５とを含み、電圧指令ＶＧＥｒｅｆと、フィードバックしたＶＧＥ電圧との偏差電圧Ｖｅｒｒが小さくなるように、ゲート電流ＩＧを制御し、ＶＧＥ電圧の制御を行っている。この際、ゲート電流制御器４の比例ゲインを大きくすれば、ゲート電流ＩＧを大きくすることができるため、ＶＧＥ電圧の充電時間を短縮することができ、ターンオン時のスイッチング損失を小さくすることが可能となる。

その一方で、ゲート電流制御器４の比例ゲインを大きくすることは、ゲート抵抗を小さくすることと等価であり、ＥＭＩノイズを悪化させることになる。そこで、本実施の形態にかかるパワー半導体素子の駆動回路は、ゲート電流制御器４の比例ゲインを大きくしても、ゲート電流ＩＧの最大値を制限するため、図１に示すようにゲート電流指令制限器１９を付加している。

図８（ｂ）は、ゲート電流指令制限器１９を付加し、ゲート電流制御器４の比例ゲインを大きくした場合の波形を示す図である。図８（ａ）と同様に、制御信号ＣＳ、電圧指令ＶＧＥｒｅｆ、偏差電圧Ｖｅｒｒ、ゲート電流制御ＩＧ、ＶＧＥ電圧、コレクタ電流ＩＣおよび、コレクタ端子−エミッタ端子間電圧ＶＣＥを示している。

タイムチャートｔ０〜ｔ１の区間について説明する。時刻ｔ０において、制御信号ＣＳが“Ｈ”になり、電圧指令生成部２にターンオン信号が入力される。これにより、指令電圧ＶＧＥｒｅｆがステップ的にＶＣＣＰまで変化する。このとき、ＶＧＥ電圧は０であるため、偏差電圧ＶｅｒｒはＶＣＣＰまで到達する。偏差電圧Ｖｅｒｒは、ゲート電流制御器４に入力され、ゲート電流指令電圧ＶＩＧｒｅｆを算出する。その一方で、ゲート電流指令電圧ＶＩＧｒｅｆは、ゲート電流指令制限器１９によって実ゲート電流指令電圧ＶＩＧｏｕｔに制限され、ゲート電流供給器５からゲート電流ＩＧが供給される。時刻ｔ０〜ｔ１の間、ゲート電流指令制限器１９によってゲート電流ＩＧは制限される。ゲート電流ＩＧは一定に制限されることにより、ＶＧＥ電圧は急峻には充電されず、一定の傾きで充電される。

タイムチャートｔ１〜ｔ２の区間について説明する。時刻ｔ１において、ＶＧＥ電圧がＶＧＥｔｈに到達し、ＩＧＢＴ１のコレクタ電流ＩＣが流れ始め、ＩＧＢＴ１のコレクタ端子−エミッタ端子間電圧ＶＣＥが低下し始める。この期間の間も、ゲート電流ＩＧは一定に制限され、ＶＧＥ電圧は時刻ｔ０〜ｔ１期間と同様に、一定の傾きで充電される。そして、時刻ｔ２において、ＶＧＥ電圧がＶＧＥｏｎに到達し、ミラー期間に入る。

タイムチャートｔ２〜ｔ３の区間について説明する。時刻ｔ２ではミラー期間に入るため、ＶＧＥ電圧は一定である。このミラー期間においても、ゲート電流指令制限器１９によってゲート電流ＩＧは一定に制限される。このとき、ＩＧＢＴ１のコレクタ端子−エミッタ端子間電圧ＶＣＥは徐々に低減していく。時刻ｔ３では、ミラー期間が終了する。

タイムチャートｔ３〜ｔ４の区間について説明する。時刻ｔ３からＶＧＥ電圧の上昇が再開される。これに伴い、偏差電圧Ｖｅｒｒが低減され、偏差電圧Ｖｅｒｒに基づいて生成されるゲート電流ＩＧも低減される。時刻ｔ４においては、ＶＧＥ電圧が電圧指令ＶＧＥｒｅｆの出力値であるＶＣＣＰに到達し、偏差電圧Ｖｅｒｒおよびゲート電流ＩＧは０になる。

図８（ａ）と図８（ｂ）とを比較すると、時刻ｔ０〜ｔ１、すなわちターンオン信号が入力されてから、ＶＧＥ電圧がＩＧＢＴ１のコレクタ電流ＩＣが流れ始めるＶＧＥ電圧であるＶＧＥｔｈに到達するまでの期間において、ゲート電流指令制限器１９を付加しない図８（ａ）の方が、ＶＧＥｔｈに到達する時間がはやい。時刻ｔ１〜ｔ２、すなわちＶＧＥ電圧がＶＧＥｔｈからＶＧＥｏｎに到達し、ミラー期間に入るまでの期間においても、ゲート電流指令制限器１９を付加しない図８（ａ）の方が、ＶＧＥｏｎに到達する時間がはやい。以上より、ゲート電流指令制限器１９を付加しない場合、ゲート電流指令制限器１９を付加した場合よりも、コレクタ電流ＩＣの電流変化率ｄｉ／ｄｔが大きくなり、ＥＭＩノイズが大きくなる。

これに対し、ゲート電流指令制限器１９を付加した図８（ｂ）の場合、ゲート電流ＩＧの最大値を制限しているため、ＶＧＥ電圧の充電時間が緩やかになり、図８（ａ）と比較して、コレクタ電流ＩＣの電流変化率ｄｉ／ｄｔを小さくすることができ、ＥＭＩノイズを低減することができる。

また、時刻ｔ２〜ｔ３、すなわちミラー期間においては、ゲート電流指令制限器１９を付加した図８（ｂ）の方が、ミラー期間を短縮することができている。これは、ゲート電流制御器４の比例ゲインを大きくすることで、ゲート電流ＩＧを図８（ａ）よりも多く流すことができているためである。

また、時刻ｔ３〜ｔ４、すなわちＶＧＥ電圧が電圧指令ＶＧＥｒｅｆであるＶＣＣＰに到達するまでの期間においては、図８（ａ）、図８（ｂ）ともに偏差電圧Ｖｅｒｒに基づいたゲート電流ＩＧを流すことになるが、図８（ｂ）では、ゲート電流制御器４の比例ゲインを大きく設定しているため、図８（ａ）よりも偏差電圧Ｖｅｒｒが生じる期間を短くすることができている。

以上の説明により、本実施の形態にかかるパワー半導体素子の駆動回路において、ゲート電流指令制限器１９を付加し、ゲート電流制御器４の比例ゲインを大きく設定した場合、以下の効果を奏する。

・ターンオン信号が入力されてからＶＧＥ電圧がＶＧＥｔｈに到達する、すなわちＩＧＢＴ１がミラー期間に入るまでの期間において、コレクタ電流ＩＣの電流変化率ｄｉ／ｄｔを抑制することができるためＥＭＩノイズの悪化を防ぐことが可能となる。
・ミラー期間以降のＶＧＥ電圧の充電電圧を短縮することができる。このため、ＩＧＢＴ１のコレクタ端子−エミッタ端子間電圧ＶＣＥを素早く低減することができるため、スイッチング損失にあたるＰｍ＝ＩＣ×ＶＣＥを低減することが可能となる。
・偏差電圧Ｖｅｒｒと、ゲート電流指令制限器１９に基づいてゲート電流ＩＧを生成しているため、偏差電圧Ｖｅｒｒが大きい間は、ゲート電流指令制限器１９の出力最大値に基づいたゲート電流で制限され、偏差電圧Ｖｅｒｒが、ゲート電流指令制限器１９の出力最大値より小さくなったら、偏差電圧Ｖｅｒｒに基づいたゲート電流ＩＧが供給される。これにより、ゲート電流ＩＧは必要なときだけ供給されるようになるため、駆動回路そのものも省電力化を図ることが可能となる。

また、前述のように図８（ａ）は、定電圧駆動回路と等価な動作（図７参照）をしている。このため、本実施の形態にかかるパワー半導体素子の駆動回路は、非特許文献１で開示されるような定電圧駆動回路よりも優れた動作をしていると言える。

また、図１に示すパワー半導体素子の駆動回路は、ゲート電流指令制限器１９およびゲート電流制御器４を以下のように設定することで、ターンオン時のＥＭＩノイズとスイッチング損失低減の両立を図ることができる。

・ゲート電流指令制限器１９の出力最大値、すなわちＩＧＢＴ１のゲート端子に供給するゲート電流ＩＧを、コレクタ電流ＩＣの電流変化率ｄｉ／ｄｔがＥＭＩノイズを悪化させないレベルに設定する。もしくは、ゲート電流指令制限器１９によりゲート電流ＩＧを制限し、ＥＭＩノイズを抑制するレベルに設定する。
・ゲート電流制御器４の出力であるゲート電流指令電圧が、ゲート電流指令制限器１９により設定された制限値を超えるように比例ゲインを設定する。

上記のようにゲート電流指令制限器１９およびゲート電流制御器４を設定することで、ターンオン指令入力時からミラー期間終了までの間は、一定のゲート電流ＩＧを供給し、ミラー期間終了後は、偏差電圧Ｖｅｒｒに基づいたゲート電流ＩＧを供給するようにすることができ、ターンオン時のＥＭＩノイズおよびスイッチング損失低減の両立を図るとともに、駆動回路そのものの省電力化も図ることができる。

また、本実施の形態にかかるパワー半導体素子の駆動回路は、ＶＧＥ電圧をフィードバックし、電圧指令ＶＧＥｒｅｆとの偏差電圧Ｖｅｒｒを算出し、偏差電圧Ｖｅｒｒを小さくするようにゲート電流ＩＧを制御するフィードバック制御系を構成しているため、様々なばらつきにも強いロバストな駆動回路となる。以下、ばらつきについて補足する。

ばらつきに関する要因の１つとして、まず、外部要因について説明する。一般的にパワー半導体素子の駆動回路は、外部の電源回路から供給される電源電圧を電力源として動作をしている。ここで、図２に示す正電源ＶＣＣＰは、外部の電源回路から供給される正電源ＶＣＣＰが、電源回路のばらつきにより所定の電圧よりもΔＶ１だけ大きかった場合を想定する。このとき、定電圧駆動回路においては、ゲート電流ＩＧのピーク電流ＩＧｐｅａｋは、ターンオン動作開始時の式（４）から以下のように表すことができる。

ＩＧｐｅａｋ＝（ＶＣＣＰ＋ΔＶ１）／ＲＧ ……（７）

式（７）のようになる場合、ＶＧＥ電圧がＶＧＥｔｈおよびＶＧＥｏｎまで到達する時間がはやくなるため、コレクタ電流ＩＣの電流変化率ｄｉ／ｄｔが想定よりも大きくなり、ＥＭＩノイズが悪化する。

一方、本実施の形態にかかるパワー半導体素子の駆動回路の場合、ゲート電流指令制限器１９により、ゲート電流ＩＧを制限するため、ＶＧＥ電圧がＶＧＥｔｈおよびＶＧＥｏｎまで到達する時間を一定にすることができる。このため、コレクタ電流ＩＣの電流変化率ｄｉ／ｄｔが大きくなることはなく、ＥＭＩノイズが悪化することを防ぐことができる。

また、ばらつきに関する他の要因として、ＩＧＢＴ１のようなパワー半導体素子そのもののばらつきについて説明する。ＩＧＢＴやＭＯＳＦＥＴのようなパワー半導体素子は、周囲温度や素子そのもののばらつきにより、ＶＧＥｔｈ、ＶＧＥｏｎが変動する。たとえば、ＶＧＥｏｎがΔＶ２だけ大きくなった場合、定電圧駆動回路においては、ミラー期間に流れるゲート電流ＩＧは、式（５）から以下のようになる。

ＩＧ＝（ＶＣＣＰ−（ＶＧＥｏｎ＋ΔＶ２））／ＲＧ……（８）

式（８）から、ＶＧＥｏｎがばらつくことで、ミラー期間に流れるゲート電流ＩＧにばらつきが発生する。このゲート電流ＩＧのばらつきにより、ミラー期間にばらつきが発生する。図７および図８（ａ）からも分かるように、ミラー期間において、ＩＧＢＴ１のコレクタ端子−エミッタ端子間電圧ＶＣＥが低減される。ミラー期間にばらつきが発生すると、コレクタ端子−エミッタ端子間電圧ＶＣＥが低減するまでの時間がばらつくため、このミラー期間中の損失Ｐｍ＝ＩＣ×ＶＣＥもばらつくことになる。

一方、本実施の形態にかかるパワー半導体素子の駆動回路の場合、前述のようにミラー期間終了後までは、一定のゲート電流ＩＧを供給することができるため、ミラー期間のばらつきを抑制することができ、その結果、ミラー期間中の損失Ｐｍのばらつきを抑制することができる。

図９は、本実施の形態にかかるパワー半導体素子の駆動回路のより詳細な構成例を示す図である。図１との比較から分かるように、たとえばゲート電流制御器４は非反転増幅器を用いることができ、また、ゲート電流指令制限器１９は、たとえばツェナーダイオード１８のカソードを出力ラインに接続し、ツェナーダイオード１８のアノードをグランド電位に接続することで実現できる。

図１０は、本実施の形態にかかるパワー半導体素子の駆動回路の変形例を示す図である。図１０に示すように、ゲート電流制御器４を省略して構成してもよい。この構成の場合、偏差電圧生成部としての減算器３は、電圧指令ＶＧＥｒｅｆと、ＶＧＥ電圧との間の偏差電圧Ｖｅｒｒを算出し、この偏差電圧Ｖｅｒｒを増幅して出力する。ゲート電流指令制限器１９は、偏差電圧生成部としての減算器３からの出力である偏差電圧Ｖｅｒｒをパワー半導体素子のゲート端子に流すゲート電流を決めるゲート電流指令電圧ＶＩＧｒｅｆとして認識し、このゲート電流指令電圧ＶＩＧｒｅｆの値を制限した実ゲート電流指令電圧ＶＩＧｏｕｔを生成することになる。

つぎに、パワー半導体素子の素材について説明する。パワー半導体素子としては、珪素（Ｓｉ）を素材とするものが一般的である。一方、本実施の形態にかかる技術は、珪素を素材として形成されたパワー半導体素子に限定されるものではない。この珪素に代え、近年注目されている炭化珪素（ＳｉＣ）を素材とするパワー半導体素子に適用することも無論可能である。

ここで、炭化珪素（ＳｉＣ）を用いたスイッチング素子は、珪素（Ｓｉ）を用いたＩＧＢＴと比較して高速スイッチングを図れるという特徴を有しているため、キャリア周波数を高めることが可能である。しかし、上述のようにスイッチング速度を速くすると、ＥＭＩノイズが悪化するという問題に加えて、キャリア周波数を高めることによるＥＭＩノイズの増大も問題となる。このため、ＥＭＩノイズ増大の問題に対する手当をすることなく、単純にキャリア周波数を高める制御を行うことは難しい。

上述したように、本実施の形態に係る技術によれば、コレクタ電流ＩＣの電流変化率ｄｉ／ｄｔを抑制することができるため、キャリア周波数を高める際に問題となるＥＭＩノイズの悪化を抑制することが可能となる。

なお、炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）よりもバンドギャップが大きいという特性を捉えて、ワイドバンドギャップ半導体と称される半導体の一例である。この炭化珪素以外にも、例えば窒化ガリウム系材料または、ダイヤモンドを用いて形成される半導体もワイドバンドギャップ半導体に属しており、それらの特性も炭化珪素に類似した点が多い。したがって、炭化珪素以外の他のワイドバンドギャップ半導体を用いる構成も、本発明の要旨を成すものである。

また、このようなワイドバンドギャップ半導体によって形成されたパワー半導体素子は、耐電圧性が高く、許容電流密度も高いため、パワー半導体素子の小型化が可能であり、これら小型化されたパワー半導体素子を用いることにより、このパワー半導体素子を組み込んだ半導体モジュールの小型化が可能となる。

また、ワイドバンドギャップ半導体によって形成されたパワー半導体素子は、耐熱性も高いため、放熱器や冷却器の小型化が可能となる。

なお、以上の実施の形態に示した構成は、本発明の構成の一例であり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能であることは言うまでもない。

以上のように、本発明は、ターンオン時のパワー半導体素子のスイッチング損失低減およびＥＭＩノイズ低減の両立を図ることができるパワー半導体素子の駆動回路として有用である。

１ パワー半導体素子、２ 電圧指令生成部、３ 減算器、４ ゲート電流制御器、５ ゲート電流供給器、６，１５ ＮＰＮトランジスタ、７，９，１０，１６ ＰＮＰトランジスタ、８ 制御回路、１１ Ｎチャンネル型ＭＯＳＦＥＴ、１２，１４ 抵抗、１３ オペアンプ、１７ ゲート抵抗、１８ ツェナーダイオード、１９ ゲート電流指令制限器、ＣＳ 制御信号、ＩＧ ゲート電流、ＶＧＥｒｅｆ 電圧指令、Ｖｅｒｒ 偏差電圧、ＶＩＧｒｅｆ ゲート電流指令電圧、ＶＩＧｏｕｔ 実ゲート電流指令電圧。

Claims (3)

1. パワー半導体素子のゲート端子−エミッタ端子間への充電指令である電圧指令を生成する電圧指令生成部と、
   電圧指令と、前記パワー半導体素子のゲート端子−エミッタ端子間電圧との偏差電圧を算出する偏差算出部と、
   前記偏差電圧が入力され、前記パワー半導体素子のゲート端子に流すゲート電流を決めるゲート電流指令電圧を算出するゲート電流制御器と、
   前記ゲート電流指令電圧を制限するゲート電流指令制限器と、
   前記ゲート電流指令制限器の出力である実ゲート電流指令電圧が入力され、前記パワー半導体素子のゲート端子にゲート電流を供給するゲート電流供給器と、
   を備えたことを特徴とするパワー半導体素子の駆動回路。
2. 前記ゲート電流制御器を比例制御器で構成することを特徴とする請求項１に記載のパワー半導体素子の駆動回路。
3. パワー半導体素子のゲート端子−エミッタ端子間を充電する際の指令値である電圧指令を生成する電圧指令生成部と、
   電圧指令と、前記パワー半導体素子のゲート端子−エミッタ端子間電圧との偏差電圧を算出し、当該偏差電圧を増幅して出力する偏差電圧生成部と、
   前記偏差電圧生成部からの偏差電圧を前記パワー半導体素子のゲート端子に流すゲート電流を決めるゲート電流指令電圧として認識し、当該ゲート電流指令電圧の値を制限した実ゲート電流指令電圧を生成するゲート電流指令制限器と、
   前記実ゲート電流指令電圧が入力され、前記パワー半導体素子のゲート端子にゲート電流を供給するゲート電流供給器と、
   を備えたことを特徴とするパワー半導体素子の駆動回路。

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