WO2023119411A1 - パワー半導体素子の駆動制御回路および電力回路 - Google Patents
パワー半導体素子の駆動制御回路および電力回路 Download PDFInfo
- Publication number
- WO2023119411A1 WO2023119411A1 PCT/JP2021/047290 JP2021047290W WO2023119411A1 WO 2023119411 A1 WO2023119411 A1 WO 2023119411A1 JP 2021047290 W JP2021047290 W JP 2021047290W WO 2023119411 A1 WO2023119411 A1 WO 2023119411A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- current
- drive control
- power semiconductor
- control circuit
- voltage
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 123
- 230000015654 memory Effects 0.000 claims abstract description 46
- 238000001514 detection method Methods 0.000 claims abstract description 13
- 230000004044 response Effects 0.000 claims abstract description 5
- 230000000630 rising effect Effects 0.000 claims description 9
- 238000006243 chemical reaction Methods 0.000 claims description 6
- 229910044991 metal oxide Inorganic materials 0.000 claims description 5
- 150000004706 metal oxides Chemical class 0.000 claims description 5
- 238000004364 calculation method Methods 0.000 claims description 2
- 230000002401 inhibitory effect Effects 0.000 claims 1
- 230000005764 inhibitory process Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 29
- 239000000872 buffer Substances 0.000 description 18
- 238000003708 edge detection Methods 0.000 description 16
- 230000008859 change Effects 0.000 description 11
- 238000004422 calculation algorithm Methods 0.000 description 10
- 230000004048 modification Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- 238000004088 simulation Methods 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 4
- 230000004069 differentiation Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
Definitions
- the present disclosure relates to drive control circuits and power circuits that drive and control power semiconductor devices.
- a gate drive circuit described in Patent Document 1 (International Publication No. 2015/122483) includes a gate resistor connected to a gate of a switching device and a gate diode connected in parallel to the gate resistor.
- Many conventional gate drive circuits use gate resistors and diodes in this way to adjust the gate current during switching.
- Patent Document 2 Japanese Patent Application Laid-Open No. 2017-229151 aims to provide a driving device that drives a power semiconductor element while reflecting variations in the manufacturing process and the external environment.
- the driving device of this document includes a trigger detection circuit and a current switching circuit.
- the trigger detection circuit monitors the voltage across the terminals or the current across the terminals during the switching period of the power semiconductor element, and detects that the voltage across the terminals or the current across the terminals reaches a predetermined reference value.
- the current switching circuit uses the detection result of the trigger detection circuit as a trigger to switch a register to be selected from a plurality of registers that store current values, thereby transitioning the drive current of the variable current driver circuit.
- the current switching circuit is configured by a state machine.
- the power semiconductor device drive control circuit described in Patent Document 3 also takes into consideration the characteristic variation of the power semiconductor device, as in the case of Patent Document 2.
- the drive control circuit of this document includes a state machine control circuit and a current drive circuit that drives the IGBT based on the drive current information stored in the base data memory.
- the state machine control circuit reads drive current information for startup stored in the basic data memory multiple times within a fixed period to drive the current drive circuit.
- the drive current information for fall stored in the base data memory is read multiple times within a predetermined period to drive the current drive circuit.
- the drive current of the gate drive circuit can be controlled according to the current value or drive current information stored in the register or memory. Therefore, although it is possible to deal with variations in the characteristics of the power semiconductor element to some extent, it is not possible to perform control that deviates from the previously assumed drive current value or drive current information. That is, the configurations of the drive control circuits in these documents cannot cope with situations not intended by the designer at the time of design.
- the present disclosure has been made in consideration of the above problems.
- One of the objects of the present disclosure is to provide a drive control circuit for a power semiconductor device, which can control the power semiconductor device more appropriately than before in response to variations in characteristics of the power semiconductor device and changes in the characteristics over time. is.
- the mirror period determination circuit determines whether or not it is the mirror period based on the detected value of the voltage of the control electrode of the power semiconductor element, and stores the determination result in the flag register.
- the variable gate driver applies a voltage to the control electrode of the power semiconductor element with a current driving force corresponding to the current command value stored in the output port register.
- the controller sequentially executes a plurality of instructions stored in at least one program memory in response to externally supplied gating signals for turning on and turning off the power semiconductor devices.
- the plurality of instructions include conditional instructions for changing the current command value to be stored in the output port register according to the result of the mirror period determination stored in the flag register.
- the current drivability of the variable gate driver can be changed according to the plurality of instructions stored in the program memory and the determination result as to whether or not it is the mirror period. Therefore, the power semiconductor element can be controlled more appropriately than in the conventional art in accordance with variations in characteristics of the power semiconductor element and changes in characteristics with time.
- FIG. 1 is a block diagram showing the configuration of a drive control circuit 100 according to Embodiment 1;
- FIG. FIG. 4 is a diagram showing examples of instructions in tabular form;
- 2 is a circuit diagram showing an example of a mirror period determination circuit 190 in FIG. 1;
- FIG. 2 is a block diagram showing a configuration example of buffers 180 to 182 in FIG. 1;
- FIG. 2 is a diagram conceptually showing voltage waveforms or current waveforms of each part of the drive control circuit 100 of FIG. 1.
- FIG. 4 is a flow chart showing an example of a control algorithm at turn-on;
- FIG. 7 is a diagram showing an example in which the control algorithm described with reference to FIG.
- FIG. 6 is written in a program
- 4 is a flow chart showing an example of a control algorithm at turn-off
- FIG. 9 is a diagram showing an example in which the control algorithm described in FIG. 8 is written in a program
- FIG. 10 is a diagram showing simulation results of an IGBT double-pulse test by a drive control circuit of a comparative example
- It is a figure which shows the simulation result of the double pulse test of IGBT by the drive control circuit of this embodiment.
- 2 is a block diagram showing a configuration of a drive control circuit 300 as a modified example of the drive control circuit 100 of FIG. 1
- FIG. 4 is a circuit diagram showing the configuration of a half bridge 400
- FIG. 14 is a block diagram showing a detailed configuration of drive control circuits 500A and 500B of FIG. 13;
- FIG. 10 is a block diagram showing the configuration of a drive control circuit 600 according to Embodiment 3;
- FIG. 10 is a diagram showing the configuration of drive control circuits 700A and 700B according to a fourth embodiment;
- FIG. 13 is a block diagram showing the configuration of a drive control circuit 800 according to a fifth embodiment;
- FIG. 1 is a block diagram showing the configuration of drive control circuit 100 according to the first embodiment.
- drive control circuit 100 drives and controls power semiconductor element 50 .
- an IGBT Insulated Gate Bipolar Transistor
- power semiconductor element 50 may be a bipolar transistor or an FET (Field-Effect Transistor).
- a freewheeling diode 51 is connected in the reverse bias direction between the main electrode E on the low potential side and the main electrode C on the high potential side of the power semiconductor element 50 .
- a diode is provided between the main electrode C on the low potential side and the control electrode G so that the direction from the main electrode C to the control electrode G is the forward direction. 53 are connected.
- the main electrode C on the low potential side is connected to a ground 52 that provides a reference potential.
- the main electrode C on the high potential side may be called the collector
- the main electrode E on the low potential side may be called the emitter
- the control electrode G may be called the gate.
- a main current flowing between the main electrode C and the main electrode E may be called a collector current ICE
- a voltage between the main electrode C and the main electrode E may be called a collector voltage VCE.
- a current flowing into or out of the control electrode G is called a gate current
- a voltage between the control electrode G and the main electrode E on the low potential side is sometimes called a gate voltage VGE.
- the drive control circuit 100 includes a controller 101 , a variable gate driver 170 , a mirror period determination circuit 190 and a current estimation circuit 191 . Further, the controller 101 comprises a counter 150 , program memories 130 and 131 , an edge trigger circuit 160 , a register file 140 , an instruction decoder 120 and an ALU (Arithmetic Logic Unit) 110 .
- ALU Arimetic Logic Unit
- the edge trigger circuit 160 detects the rising edge and falling edge of the gate signal GS input from the outside and outputs an edge detection pulse (also called a trigger pulse).
- the gate signal GS is assumed to be positive logic. Therefore, when the gate signal GS is at a high level (H level), the gate signal GS is active and the power semiconductor element 50 is on. When the gate signal GS is at low level (L level), the gate signal GS is inactive and the power semiconductor element 50 is off.
- the edge trigger circuit 160 is composed of, for example, two D-FFs (flip-flops), an inverter, and an AND circuit.
- the gate signal GS is input to the clock input of the first D-FF.
- An inverted gate signal GS is input to the clock input of the second D-FF via an inverter.
- An edge detection pulse corresponding to the rising edge of the gate signal GS can be generated by ANDing the output signal of the first D-FF and the inverted output signal of the second D-FF. Further, by calculating the AND of the inverted output signal of the first D-FF and the output signal of the second D-FF, an edge detection pulse corresponding to the falling edge of the gate signal GS can be generated.
- the power supply voltage is input to the D terminals of the first and second D-FFs.
- the program memory 130 stores a plurality of instructions (also referred to as first instructions) to be executed when the power semiconductor device 50 is turned on.
- the program memory 131 stores a plurality of instructions (also called second instructions) to be executed when the power semiconductor device 50 is turned off.
- FIG. 2 is a diagram showing examples of commands in tabular form.
- an instruction includes an instruction code and operands.
- Operands include the register name to be read or written, an immediate value, and the like.
- "LOAD_IM” in “LOAD_IM (register, immediate)” is the instruction code
- "register” and “immediate” are the operands. Details of the function of each instruction in FIG. 2 will be described later.
- the counter 150 counts up the count value by 1 based on the external clock.
- the counter 150 outputs an address ADDR corresponding to the count value to the program memory 130 for turn-on, and reads the instruction (ROM_DATA in FIG. 1) stored at the address ADDR from the program memory 130 .
- Counter 150 outputs the instruction code and immediate value included in the instruction read from program memory 130 as data B to instruction decoder 120 .
- the counter 150 outputs the name of the register to be read or written included in the instruction read from the program memory 130 as data A to the register file 140 .
- a value read from the designated register is output as data C from the register file 140 to the instruction decoder 120 .
- Data D is the value of the register (CUR) 146, the value of the flag register (MRR) 145, etc., and is output from the register file 140 to the instruction decoder 120.
- the operation of the counter 150 when the edge trigger circuit 160 detects the falling edge of the gate signal GS is also substantially the same as above. However, in this case, the program memory 131 for turn-off is accessed by the counter 150 .
- the instruction decoder 120 By interpreting the instruction code (data B) together with the value (data D) of the flag register (MRR) 145, the instruction decoder 120 outputs the ENABLE signal of the arithmetic circuit to be executed as data E to the ALU 110. Further, the instruction decoder 120 outputs the register values and immediate values required for the operation as data F to the ALU 110 .
- the ALU 110 performs an operation using the register value and/or immediate value received as data F based on the ENABLE signal received from the instruction decoder 120 as data E. Operations such as addition, subtraction, and logical operations are supported. ALU 110 may also be configured to perform other operations such as multiplication and division. The ALU 110 outputs the operation result as data G to the register file 140 .
- the register file 140 comprises multiple registers for storing various values.
- the register file 140 includes a program counter (PC) 141, a general-purpose register (R0) 142, a general-purpose register (R1) 143, a register (CUR) 146, a flag register (MRR) 145, an output port and a register (PORTOUT) 144 .
- PC program counter
- R0 general-purpose register
- R1 general-purpose register
- CUR register
- MRR flag register
- PORTOUT register
- the program counter (PC) 141 is basically the same value as the counter 150 described above.
- a register (CUR) 146 (also called a first register) stores the current value estimated by the current estimation circuit 191 .
- a flag register (MRR) 145 stores a flag value representing the determination result of the mirror period determination circuit 190 .
- the output port register (PORTOUT) 144 stores current command values to be output to the variable gate driver 170 .
- the register file 140 receives the register name required for instruction execution as data A, and receives the operation result of the ALU 110 as data G.
- Register file 140 stores data G in general-purpose register 142 or general-purpose register 143 or the like. Further, the register file 140 outputs the values of the registers required for instruction execution to the instruction decoder 120 as data C, and outputs the values of the register (CUR) 146 and the flag register (MRR) 145 to the instruction decoder 120 as data D. do.
- the mirror period determination circuit 190 monitors the voltage value of the control electrode G of the power semiconductor element 50 and determines whether or not it is the mirror period based on the voltage value of the control electrode G. Mirror period determination circuit 190 outputs a signal of H level to flag register (MRR) 145 and current estimation circuit 191 when it determines that it is the mirror period.
- MRR flag register
- FIG. 3 is a circuit diagram showing an example of the mirror period determination circuit 190 of FIG.
- mirror period determination circuit 190 includes differentiation circuit 210 , integration circuit 220 , comparators 230 and 231 , threshold voltage generation circuits 250 and 251 , and edge detection circuit 240 .
- the differentiating circuit 210 includes a series-connected capacitor 211 and a resistor 212, and has one end to which the gate voltage VGE is input.
- Integration circuit 220 is provided after differentiation circuit 210 and includes a capacitor 221 and a resistor 222 .
- Capacitor 221 is connected between input node 223 of integrator circuit 220 and ground 52 .
- Resistor 222 is connected between input node 223 and output node 224 of integrator circuit 220 .
- the integrating circuit 220 is provided to dull the differentiated signal output from the differentiating circuit 210 .
- the threshold voltage generation circuit 250 generates a negative threshold voltage Vng.
- a threshold voltage generation circuit 251 generates a positive threshold voltage Vps.
- Comparator 231 detects the mirror period at turn-on by comparing the output signal of integration circuit 220 with positive threshold voltage Vps.
- Comparator 230 detects the mirror period at turn-off by comparing the output signal of integration circuit 220 with the negative threshold voltage Vng.
- the edge detection circuit 240 detects edges of the output signals of the comparators 230 and 231 . Specifically, when turned on, the output signal of the comparator 231 changes in order of L level, H level, L level, H level, and L level. Therefore, the edge detection circuit 240 switches the output of the edge detection circuit 240 to H level at the first falling edge, and switches the output of the edge detection circuit 240 to L level at the next rising edge. Also, when turned off, the output signal of comparator 230 changes in the order of H level, L level, H level, L level, and H level. Therefore, the edge detection circuit 240 switches the output of the edge detection circuit 240 to H level at the first rising edge, and switches the output of the edge detection circuit 240 to L level at the next falling edge. Therefore, the period during which the mirror period determination circuit 190 outputs an H level signal corresponds to the mirror period.
- the flag stored in the flag register (MRR) 145 is set to "1" while the mirror period determination circuit 190 determines that it is the mirror period. Therefore, when the instruction decoded by the instruction decoder 120 is an instruction with the condition that it is in the mirror period, when the flag stored in the flag register (MRR) 145 is set to "1", Load, store, jump instructions, etc. are executed. With this function, even if the timing of the start and end of the mirror period changes, the current driving power from the gate driver to the power semiconductor element 50 can be reliably changed during the mirror period. As a result, power semiconductor device 50 can be operated to suppress switching losses and surges. In the following description, the current driving force is also simply referred to as the driving force.
- the current estimation circuit 191 receives the flag value representing the mirror period from the mirror period determination circuit 190 and also receives the voltage of the control electrode G at that time (that is, the gate voltage). Based on these, the current estimation circuit 191 estimates the main current (that is, collector current) flowing between the main electrodes and stores the estimation result in the register (CUR) 146 . Since the gate voltage during the mirror period is proportional to the collector current, the collector current can be estimated based on the gate voltage. In order to estimate the collector current, a table showing the relationship between the gate voltage and the collector current may be prepared in advance and referred to, or the collector current may be calculated from the gate current using a linear approximation formula. good. As the collector current estimation method in the current estimation circuit 191, a method different from the above may be used.
- variable gate driver 170 is connected to the output port register (PORTOUT) 144 of the register file 140, and applies a voltage to the control electrode G of the power semiconductor element 50 with a current driving force corresponding to the current command value stored in the output port register 144. is applied. As shown in FIG. 1, variable gate driver 170 includes level shifter 171 and buffers 180 , 181 , and 182 .
- the level shifter 171 receives, for example, a 3-bit digital signal from the output port register 144 as a current command value. Level shifter 171 level-shifts this digital signal representing a voltage value of 5 V/0 V or 3.3 V/0 V, for example, to a digital signal representing a voltage value of 15 V/0 V, and outputs the digital signal to buffers 180 , 181 and 182 .
- Buffers 180 , 181 , 182 receive the level-shifted 3-bit digital signal, generate an analog voltage corresponding to this digital signal, and apply it to the control electrode G of the power semiconductor element 50 .
- the amount of current driven by the buffer 180 is used as a reference, and the amount of drive current for the buffer 181 is twice the reference value, and the amount of drive current for the buffer 182 is four times the reference value. , 182 are constructed. By increasing the number of buffer stages, the amount of drive current can be controlled more finely.
- FIG. 4 is a block diagram showing a configuration example of the buffers 180-182 in FIG. 1 and 4, buffer 180 is a PMOS (P-channel metal oxide semiconductor) connected between power node 57 for drive control circuit 100 and control electrode G of power semiconductor element 50. ) transistor 180A and an NMOS (N-channel Metal Oxide Semiconductor) transistor 180B connected between the control electrode G and the ground 52 . Similarly, buffer 181 includes a PMOS transistor 181 A connected between power supply node 57 and control electrode G, and an NMOS transistor 181 B connected between control electrode G and ground 52 . Buffer 182 includes a PMOS transistor 182 A connected between power supply node 57 and control electrode G, and an NMOS transistor 182 B connected between control electrode G and ground 52 .
- PMOS transistors 180A, 181A and 182A are connected in parallel between power supply node 57 and control electrode G.
- FIG. The NMOS transistors 180B, 181B, 182B are connected in parallel between the control electrode G and the ground 52.
- the gate width of each of PMOS transistor 181A and NMOS transistor 181B is twice the gate width of each of PMOS transistor 180A and NMOS transistor 180B. is. Also, the gate width of each of PMOS transistor 182A and NMOS transistor 182B is, for example, four times the gate width of each of PMOS transistor 180A and NMOS transistor 180B.
- the controller 101 when turned on, the controller 101 turns on at least one of the upper arm PMOS transistors 180A, 181A, 182A and turns on the lower arm NMOS transistors 180B, 181B, 182B according to the amount of drive current. Both are turned off. As a result, a current flows from the power supply node 57 to the control electrode G of the power semiconductor element 50, and charges flow into the control electrode G. As shown in FIG. At turn-off, the controller 101 turns on at least one of the lower arm NMOS transistors 180B, 181B, 182B and turns off the upper arm PMOS transistors 180A, 181A, 182A according to the drive current amount. As a result, a current flows from the control electrode G of the power semiconductor element 50 to the ground 52, and charges flow out from the control electrode G.
- At least one of the lower-arm NMOS transistors 180B, 181B, 182B is turned on according to the amount of drive current during a part of the turn-on period, and the upper-arm PMOS transistors 180A, 181A, 182B are turned on. 182A may be turned off. As a result, current can flow from the control electrode G of the power semiconductor element 50 to the ground 52 during a part of the time period when the power semiconductor element 50 is turned on, and electric charges can be extracted from the control electrode G.
- At least one of the PMOS transistors 180A, 181A, and 182A in the upper arm is turned on according to the amount of drive current during a part of the time period during turn-off, and the NMOS transistor in the lower arm is turned on. All of 180B, 181B, and 182B may be turned off. As a result, a current can flow from the power supply node 57 to the control electrode G of the power semiconductor element 50 to inject charge into the control electrode G during a part of the time period during turn-off.
- variable gate driver 170 in FIG. 4 not only the current driving power (that is, the amount of drive current) of the variable gate driver 170 but also the direction of the drive current (that is, the gate current) can be varied. can.
- FIG. 5 is a diagram conceptually showing voltage waveforms or current waveforms of each part of the drive control circuit 100 of FIG. In FIG. 5, from top to bottom, each waveform of gate voltage VGE, collector current ICE, collector voltage VCE, and differential of gate voltage, signal waveform indicating mirror period, MOS (Metal Oxide Semiconductor) transistor (MOS-Tr) inside IGBT ) and an example of gate current intensity control are shown.
- MOS Metal Oxide Semiconductor
- the waveform of the gate voltage VGE at turn-on includes a period A from time t1 to time t2 in which the positive slope of the first stage occurs, a period B from time t2 to time t3 in which the slope is 0, and 2 There are three sections from time t3 to time t4 in which the positive slope of the first step occurs and the period C. In period C, the gate voltage reaches its maximum value.
- the waveform of the gate voltage VGE at the time of turn-off has a period D from time t5 to time t6 in which the first negative slope occurs, and a period E from time t6 to time t7 in which the slope is zero. and a period F from time t7 to time t8 in which the negative slope of the second stage occurs.
- period F the gate voltage returns to 0 voltage.
- the collector current ICE increases in period A and overshoots at the beginning of period B. Thereafter, during the remainder of period B, period C, from time t4 to time t5, period D, and period E, the collector current ICE is constant. During period F, the collector current ICE decreases to zero.
- the collector voltage VCE is constant during period A, but decreases during period B to a voltage close to the ground voltage. A small amount of voltage may remain until the beginning of period C. Thereafter, during the remainder of period C, from time t4 to time t5, and period D, the collector voltage VCE remains constant at approximately ground voltage. The collector voltage VCE increases in period E and returns to the same voltage value as in period A in period F. FIG.
- the differentiation of the gate voltage VGE takes a positive value when the gate voltage VGE increases and takes a negative value when the gate voltage VGE decreases. That is, the differential of the gate voltage VGE has a positive value in periods A and C, a negative value in periods D and E, and 0 in other periods.
- the mirror period can be determined based on the time differential information of the gate voltage VGE detected by the mirror period determination circuit 190 in FIG. Specifically, the mirror period determination circuit 190 detects a fall of the differential of the gate voltage VGE from positive to 0, outputs an H level signal, and detects a rise of the differential of the gate voltage VGE from 0 to positive. output an L level signal. Further, the mirror period determination circuit 190 detects the rising of the differential of the gate voltage VGE from negative to 0, outputs an H level signal, detects the falling of the differential of the gate voltage VGE from 0 to negative, Outputs an L level signal.
- the IGBT as the power semiconductor element 50 has a structure in which an NMOS transistor and a PNP bipolar transistor are combined.
- the period for strongly turning on the MOS transistor inside the IGBT is shown as the ON period of the MOS transistor.
- the gate current during turn-on can be divided into three periods A, B, and C and controlled, and the gate current during turn-off can be divided into three periods D, E, and F. can.
- the gate current may be controlled by further dividing each period.
- FIG. 5 shows an example in which the intensity of the gate current is increased in the periods A, C, D, and F, and the intensity of the gate current is decreased in the mirror periods of the periods B and E.
- FIG. 6 is a flow chart showing an example of a control algorithm at turn-on.
- FIG. 6 shows an example of a gate current intensity command value (referred to as a current command value) output from the output port register (PORTOUT) 144 of the controller 101 to the variable gate driver 170 .
- a current command value referred to as a current command value
- the current command value stored in output port register (PORTOUT) 144 is output to variable gate driver 170 .
- the current drivability of the variable gate driver 170 is represented by values from 0 to 7 assuming 3 bits.
- a driving force of 0 indicates a state in which no current flows, and a driving force of 7 indicates a state in which the maximum current flows.
- the current value output from the variable gate driver 170 to the control electrode G of the power semiconductor element 50 changes in proportion to the numerical value representing the driving force.
- the control policy is to rapidly raise the voltage of the control electrode G (gate voltage) by applying the maximum current to the control electrode G of the power semiconductor element 50 .
- the controller 101 assigns the maximum driving force 7 to the output port register (PORTOUT) 144 over 5 clocks.
- the driving force 7 is output for 5 clocks from the output port register (PORTOUT) 144 to the variable gate driver 170 .
- the control policy is to temporarily reduce the gate current to the minimum and then return it to the original value.
- the controller 101 substitutes the driving force 1 representing the minimum current in the output port register (PORTOUT) 144 . This reduces the output current of the variable gate driver 170 to the minimum current.
- the controller 101 determines whether or not it is the mirror period based on the detection result of the mirror period determination circuit 190. If it is the mirror period (YES in step S103), the controller 101 assigns the driving force 3 to the variable gate driver 170. FIG. If it is not the mirror period (NO in step S103), the value of the driving force stored in the output port register (PORTOUT) 144 remains 1.
- step S105 the controller 101 substitutes the driving force 7 representing the maximum current to the output port register (PORTOUT) 144 over 5 clocks.
- the driving force 7 is output for 5 clocks from the output port register (PORTOUT) 144 to the variable gate driver 170 .
- step C the control policy is to return the gate current to the maximum value if the mirror period has ended.
- step S 106 the controller 101 substitutes the driving force 3 into the output port register (PORTOUT) 144 .
- the driving force 3 is output from the output port register (PORTOUT) 144 to the variable gate driver 170 .
- step S107 the controller 101 determines whether or not the mirror period has ended. (Step S108). Therefore, if the mirror period has not ended (YES in step S107), the value representing the driving force stored in the output port register (PORTOUT) 144 remains 3. If it is not during the mirror period, the step of substituting the maximum driving force 7 in the output port register (PORTOUT) 144 is executed three times in total (steps S107 to S112). After that, the controller 101 fixes the value stored in the output port register (PORTOUT) 144 to the maximum driving force of 7 (step S113).
- a register represents any of the registers contained in register file 140 of FIG. Assume that the immediate value has a width of 32 bits.
- the LOAD_IM instruction in FIG. 2 assigns an immediate value to a register.
- the output port register (PORTOUT) 144 As a register, the driving power of the variable gate driver 170 can be changed.
- the MOV instruction performs register-to-register assignments.
- the LOAD_MR instruction assigns an immediate value to the specified register if it is a mirror period. If it is not the mirror period, no immediate value is assigned to the register. If the output port register (PORTOUT) 144 is specified as a register, the driving force of the variable gate driver 170 changes to the immediate value substituted in the output port register (PORTOUT) 144 in the mirror period.
- the LOAD_NMR instruction substitutes an immediate value into the specified register if it is not in the mirror period. If it is the mirror period, no immediate value is assigned to the register. If the output port register (PORTOUT) 144 is specified as a register, the driving force of the variable gate driver 170 changes to the immediate value substituted in the output port register (PORTOUT) 144 when it is not in the mirror period.
- the JUMP instruction assigns an immediate value to the program counter (PC) 141 of the register file 140. As a result, the next instruction to be executed is changed to the address specified by the immediate value in the program memory.
- a variation of the JUMP instruction compares two register values, or a register value and an immediate value, and determines if they are equal or unequal, if one is less than or greater than the other.
- a JUMP instruction may sometimes be provided to jump to a specified address. Also, a JUMP command may be provided to jump to a specified address during the mirror period or during the non-mirror period.
- the ADD_IM instruction adds the value stored in the register and the immediate value, and stores the addition result in the register.
- the ADD_MR instruction adds the value stored in the register and the immediate value during the mirror period, and stores the addition result in the register. No add operation is performed when it is not in the mirror period.
- the ADD_NMR instruction adds the value stored in the register and the immediate value when it is not in the mirror period, and stores the addition result in the register. No add operation is performed during the mirror period.
- the SUB_IM instruction subtracts the immediate value from the value stored in the register and stores the subtraction result in the register.
- the SUB_MR instruction subtracts the immediate value from the value stored in the register and stores the subtraction result in the register during the mirror period. No subtraction is performed when it is not in the mirror period.
- the SUB_NMR instruction subtracts the immediate value from the value stored in the register when it is not in the mirror period, and stores the subtraction result in the register. No subtraction is performed during the mirror period.
- the controller 101 may be configured to be able to execute multiplication, division, and shift instructions in addition to addition and subtraction as operations.
- the driving force is calculated according to the length of the mirror period, the collector voltage value, the collector current value, etc., and the calculation result is sent to the output port register (PORTOUT) 144. can be stored. As a result, the driving force of the variable gate driver 170 can be changed.
- FIG. 7 is a diagram showing an example in which the control algorithm described with reference to FIG. 6 is written as a program. From the left in FIG. 7, the address of the program memory 130, the instruction code, the registers required to execute the instruction, and the operands such as immediate values are shown.
- period A in FIG. 7 the value 7 representing the maximum output is assigned to the output port register (PORTOUT) 144 by the LOAD_IM instruction from address 0 to address 4. Thereby, the voltage of the control electrode G of the power semiconductor element 50 is rapidly raised.
- a value of 1 representing the minimum output is assigned to the output port register (PORTOUT) 144 by the LOAD_IM instruction at address 5 in period B.
- the current output from the variable gate driver 170 to the control electrode G of the power semiconductor element 50 is reduced to the minimum value, so that the collector current surge of the power semiconductor element 50 can be suppressed.
- the value of the output port register (PORTOUT) 144 is maintained at the minimum value of 1 if the mirror period is not entered, and if the mirror period is entered, the output port register (PORTOUT) 144 is substituted with 3; Thereby, the gate current value can be adjusted in accordance with the change in the start time of the mirror period.
- the value of the output port register (PORTOUT) 144 is maintained at 3 if the mirror period remains, and the control electrode G of the power semiconductor element 50 is charged with a medium current. be.
- the output port register (PORTOUT) 144 is assigned a value of 7, corresponding to maximum current.
- the control electrode G of the power semiconductor element 50 is rapidly charged.
- the same instruction as at address 13 is repeated at addresses 14 and 15 as well. Thereby, the gate current value can be adjusted in accordance with the change in the end point of the mirror period.
- the LOAD_IM instruction at address 16 assigns the value 7 corresponding to the maximum current to the output port register (PORTOUT) 144 .
- the LOAD_IM instruction at address 16 is repeated by the JUMP instruction at address 17. As a result, the output from the output port register (PORTOUT) 144 to the variable gate driver 170 is fixed at the maximum output.
- gate current control when the power semiconductor device 50 is turned off will be described.
- the direction of gate current at turn-off is opposite to the direction of gate current at turn-on.
- the control policy at turn-off is similar to the control policy at turn-on, but is not exactly the same. Since the freewheeling diode 51 connected in anti-parallel with the power semiconductor element 50 cannot be controlled by the gate voltage, the same effect cannot be obtained even if the gate current control at the time of turn-off is exactly the same as that at the time of turn-on. be.
- FIG. 8 is a flow chart showing an example of a control algorithm at turn-off.
- the control policy is to rapidly lower the voltage (gate voltage) of control electrode G by maximizing the current drawn from control electrode G of power semiconductor element 50.
- the controller 101 assigns the maximum driving force 7 to the output port register (PORTOUT) 144 over 5 clocks. As a result, the driving force 7 is output for 5 clocks from the output port register (PORTOUT) 144 to the variable gate driver 170 .
- the control policy is to suppress the voltage change of the control electrode G by minimizing the current drawn from the control electrode G of the power semiconductor element 50 .
- the controller 101 substitutes a minimum driving force of 1 in the output port register (PORTOUT) 144 over seven clocks.
- the driving force 1 is output from the output port register (PORTOUT) 144 to the variable gate driver 170 for 7 clocks.
- the control policy is to gradually lower the voltage of the control electrode G of the power semiconductor element 50 . Therefore, the timing of returning the driving power of the variable gate driver 170 to the maximum value of 7 is delayed.
- step S203 the controller 101 substitutes the driving force 3 into the output port register (PORTOUT) 144.
- PORTOUT the output port register
- step S204 the controller 101 determines whether it is in the mirror period or not, and if it is in the mirror period (YES in step S204), it substitutes the maximum driving force 7 in the output port register (PORTOUT) 144 (step S205). If the mirror period has ended, the current drive force of 3 is maintained.
- step S206 the controller 101 determines whether it is the mirror period or not, and if it is the mirror period (YES in step S206), it substitutes the driving force 3 into the output port register (PORTOUT) 144 (step S206). S207). If the mirror period has ended (NO in step S206), the current driving force of 3 or 7 is maintained.
- step S208 the controller 101 determines whether or not it is the mirror period. (step S209). If the mirror period has not ended (YES in step S208), the current driving force of 3 is maintained. After that, the controller 101 fixes the value stored in the output port register (PORTOUT) 144 to the maximum driving force of 7 (step S210).
- FIG. 9 is a diagram showing an example in which the control algorithm described in FIG. 8 is written as a program. From left to right in FIG. 9, the address of the program memory 131, the instruction code, the registers required to execute the instruction, and the operands such as immediate values are shown.
- a value of 1 representing the minimum output is assigned to the output port register (PORTOUT) 144 by the LOAD_IM instruction from address 5 to address 11 in period E. Thereby, the voltage change of the control electrode G of the power semiconductor element 50 is suppressed.
- a LOAD_IM instruction at address 12 in period F assigns a value of 3, representing a medium current value, to the output port register (PORTOUT) 144 .
- the LOAD_MR_IR instruction at address 13 assigns the value 7 representing the maximum current to the output port register (PORTOUT) 144 if the mirror period remains.
- the value of the output port register (PORTOUT) 144 remains at the value 3, representing a moderate current value.
- the LOAD_MR_IR instruction at address 14 assigns a value of 3, representing a medium current value, to the output port register (PORTOUT) 144 if the mirror period remains.
- the value of the output port register (PORTOUT) 144 remains at 3 or 7 when the mirror period has expired.
- the LOAD_NMR_IM instruction at address 15 assigns a value of 7 representing the maximum current to the output port register (PORTOUT) 144 when the mirror period has expired. Remaining in the mirror period, the value of the output port register (PORTOUT) 144 remains at the value 3 representing a moderate current value.
- the LOAD_IM instruction at address 16 assigns the value 7 corresponding to the maximum current to the output port register (PORTOUT) 144 .
- the LOAD_IM instruction at address 16 is repeated by the JUMP instruction at address 17. As a result, the output from the output port register (PORTOUT) 144 to the variable gate driver 170 is fixed at the maximum output.
- FIG. 10 is a diagram showing simulation results of an IGBT double pulse test by a drive control circuit of a comparative example.
- a gate resistance of 20 ⁇ is provided and the drive power of the gate driver is not changed.
- a SPICE model was used to simulate the IGBT.
- FIG. 10 shows waveforms of the gate signal, loss ( ⁇ J), collector current IC (A), collector voltage VC (V), and gate voltage (V) in order from the top. Losses can be calculated by multiplying the collector current and the collector voltage. Integrating the loss at the time of 20 ⁇ s and the loss at the time of 60 ⁇ s was 636 ⁇ J.
- FIG. 11 is a diagram showing simulation results of an IGBT double pulse test by the drive control circuit of this embodiment.
- no gate resistor is provided.
- a SPICE model was used to simulate the IGBT.
- the timing pulse for setting the output of the mirror period determination circuit 190 to L level, the timing pulse for setting the output of the mirror period determination circuit 190 to H level, the gate signal, the loss ( ⁇ J), the collector current IC ( A), collector voltage VC (V), and gate voltage (V) waveforms are shown. Losses can be calculated by multiplying the collector current and the collector voltage. Integrating the loss at the time of 20 ⁇ s and the loss at the time of 60 ⁇ s was 359 ⁇ J. Therefore, it was confirmed that the drive control circuit 100 of the present embodiment could operate so as to reduce the loss compared to the case of the comparative example without providing a gate resistor.
- FIG. 12 is a block diagram showing the configuration of a drive control circuit 300 as a modification of the drive control circuit 100 of FIG.
- the drive control circuit 300 of FIG. 12 differs from the drive control circuit 100 of FIG. 1 in that it has a program memory 330 that shares the program memory 130 and the program memory 131 of FIG.
- Program memory 330 stores both a program used to control power semiconductor element 50 when it is turned on and a program used to control power semiconductor element 50 when it is turned off.
- a program for turn-on control is stored from address 0 of the program memory 330
- a program for turn-off control is stored from address 128 of the program memory 330.
- an address incremented by 1 from 0 is executed according to the external clock
- an address incremented by 1 from 128 is executed according to the external clock.
- the plurality of instructions described above include conditional instructions that execute processing or change the content of processing according to the state of the power semiconductor device 50 .
- This makes it possible to adjust the value of the gate drive current or change the direction of the current according to changes in the collector voltage and/or the collector current of the power semiconductor device 50 .
- the control electrode G is charged at a high speed before the start of the mirror period, the driving force is reduced immediately before the mirror period starts, or the direction of the current is changed to extract the charge from the control electrode G, and then , the control of charging the control electrode G at high speed again in the mirror period can be realized.
- the power semiconductor element 50 can be flexibly controlled according to the state of the power semiconductor element 50 instead of hard-coded control of the power semiconductor element 50 according to the passage of a predetermined time. As a result, surge can be suppressed and switching loss can be reduced.
- the drive control circuits 100 and 300 of the present embodiment can cope with deterioration of the power semiconductor element 50 over time, deterioration of wires in the power module, or deterioration of the cooling mechanism of the power module. If such deterioration causes a change in collector voltage and/or collector current, or a change in the timing of the start and end of the mirror period, the program can be rewritten according to the change. is. As a result, the driving force of the variable gate driver 170 can be adjusted to alleviate the influence of deterioration. In rewriting the program, instructions can be freely added, changed, or deleted, so situations that were not anticipated at the time of design can also be handled.
- Embodiment 2 describes a case where a half-bridge circuit is configured as a power circuit by connecting two power semiconductor elements in series.
- half bridge 400 is a circuit diagram showing the configuration of the half bridge 400.
- half bridge 400 includes power semiconductor elements 50A and 50B, freewheeling diodes 51A and 51B, diodes 53A and 53B, and drive control circuits 500A and 500B.
- the power semiconductor elements 50B and 50A are connected in series between the power supply 56 and the ground 52 in this order.
- the power semiconductor element 50A is also referred to as the lower arm or low side power semiconductor element 50A
- the power semiconductor element 50B is also referred to as the upper arm or high side power semiconductor element 50B.
- Freewheeling diodes 51A and 51B are connected in anti-parallel with power semiconductor elements 50A and 50B, respectively.
- the diode 53A is connected between the main electrode C and the control electrode G on the low potential side of the power semiconductor element 50A so that the direction from the main electrode C to the control electrode G is the forward direction.
- the diode 53B is connected between the main electrode C and the control electrode G on the low potential side of the power semiconductor element 50B so that the direction from the main electrode C to the control electrode G is the forward direction.
- Drive control circuit 500A is provided corresponding to power semiconductor element 50A, and controls power semiconductor element 50A corresponding to power semiconductor element 50A based on input gate signal GSA and detected values of collector voltage and/or collector current of power semiconductor element 50A. Control switching.
- the drive control circuit 500B is provided corresponding to the power semiconductor element 50B, and based on the input gate signal GSB and the detected value of the collector voltage and/or the collector current of the power semiconductor element 50B, the corresponding power semiconductor element 500B It controls the switching of element 50B.
- drive control circuits 500A and 500B are collectively referred to as drive control circuit 500.
- the above gate signal GSA and gate signal GSB are mutually inverted signals, and are provided with a dead time during which both become L level. This prevents an arm short circuit in which the power semiconductor element 50B of the upper arm and the power semiconductor element 50A of the lower arm are turned on at the same time. However, it is possible that an arm short-circuit may occur due to signal delay or the like. Therefore, each of the drive control circuits 500A and 500B transmits the control timing of the corresponding power semiconductor element as an asynchronous signal 461 to the other drive control circuit. Each of the drive control circuits 500A and 500B starts the turn-on operation of the corresponding power semiconductor element after the turn-off operation of the other party is completed based on the received control timing of the other party.
- FIG. 14 is a block diagram showing the detailed configuration of drive control circuits 500A and 500B in FIG.
- edge trigger circuit 560 of each of drive control circuits 500A and 500B is configured to communicate an asynchronous signal 461 with edge trigger circuits 560 of other drive control circuits. This is different from the edge trigger circuit 160 in FIG.
- an edge detection pulse representing a rising edge and a falling edge output from the edge trigger circuit 560 to the counter 150, or a plurality of clock pulses starting from the edge detection pulse are used as the asynchronous signal 461.
- the edge trigger circuit 560 is configured using D-FFs, by inputting a signal obtained by inverting the asynchronous signal 461 to the enable terminal of the D-FFs, Generation of the edge detection pulse can be suppressed while receiving the asynchronous signal 461 from the edge trigger circuit 560 of the side drive control circuit 500 . That is, the asynchronous signal 461 is a suppression signal that suppresses the generation of the edge detection pulse.
- each of the drive control circuits 500A and 500B may be provided with a program memory in which the program memories 130 and 131 are shared.
- Embodiment 2 the case where the drive control circuit of Embodiment 1 is applied to a half bridge has been described. With the configuration described above, it is possible to provide the drive control circuits 500A and 500B capable of suppressing surges and switching loss while preventing arm short-circuiting.
- Embodiment 3 describes a modification of the current estimation circuit 191 in FIG.
- the current estimation circuit 691 of the modification estimates the collector current ICE by detecting the sense current output from the sense electrode S of the power semiconductor element 50 .
- the sense electrode S is obtained by separating a part of the main electrode (emitter) E on the low potential side of the power semiconductor element 50 .
- a sense current in which the collector current ICE is reduced according to the ratio of the area of the sense electrode S and the area of the emitter E can be detected.
- FIG. 15 is a block diagram showing the configuration of the drive control circuit 600 according to the third embodiment.
- the configuration of the current estimation circuit 691 is different from the configuration of the current estimation circuit 191 of the drive control circuit 100 of FIG.
- the current estimation circuit 691 detects the sense current flowing out from the sense electrode S of the power semiconductor element 50 and stores the detected sense current value in the register (CUR) 146 of the register file 140 .
- the controller 101 can estimate the collector current ICE based on the detected value of the sense current.
- the current estimation circuit 691 converts the sense current into a voltage and AD (Analog-to-Digital) converts the converted voltage.
- the current estimation circuit 691 includes an operational amplifier 692 and a resistor 693 that form a current-voltage conversion circuit, and an analog/digital converter (ADC) 694 .
- the non-inverting input terminal of operational amplifier 692 is connected to ground 52, and resistor 693 is connected between the inverting input terminal of operational amplifier 692 and the output terminal.
- a sense current is input to the inverting input terminal of the operational amplifier 692 , and the output voltage of the operational amplifier 692 is AD-converted by the ADC 694 . If the resistance value of resistor 693 is R, the output voltage of operational amplifier 692 is equal to R times the sense current.
- the drive control circuit 600 since the potential of the sense electrode S is close to the ground potential, the linearity of current-voltage conversion achieved by the operational amplifier 692 and the resistor 693 is high. As a result, the detection accuracy of the collector current ICE can be improved, so that the power semiconductor element 50 can be controlled with higher accuracy than the drive control circuit 100 of the first embodiment.
- a current sense IC may be placed directly between the emitter electrode and the ground 52 without using the power semiconductor element with the sense electrode. good too.
- the value of collector current ICE detected by the current sense IC is stored in register (CUR) 146 of register file 140 .
- FIG. 15 Other points in FIG. 15 are the same as in FIG. 1, so the same or corresponding parts are denoted by the same reference numerals and the description thereof will not be repeated.
- a program memory may be provided in which the program memories 130 and 131 are shared.
- Embodiment 4 a modification in which a drive control circuit 700A used at turn-on and a drive control circuit 700B used at turn-off are separately provided as circuits for driving and controlling the power semiconductor element 50 will be described. .
- FIG. 16 is a diagram showing the configuration of drive control circuits 700A and 700B according to the fourth embodiment. 16, each of drive control circuits 700A and 700B has a configuration similar to that of drive control circuit 100 shown in FIG. 1, but differs from drive control circuit 100 in the following points.
- the controller 701A of the drive control circuit 700A for turn-on includes the program memory 130 for turn-on, but does not include the program memory 131 for turn-off.
- the variable gate driver 770A of the drive control circuit 700A for turn-on has a function of supplying current from the power supply node 57 to the control electrode G of the power semiconductor element 50, but does not have a function of extracting current from the control electrode G. .
- the turn-on variable gate driver 770A includes a level shifter 771A and buffer PMOS transistors 180A, 181A, and 182A.
- PMOS transistors 180A, 181A and 182A are connected in parallel between power supply node 57 and control electrode G of power semiconductor element 50 .
- Level shifter 171 outputs gate voltages for driving MOS transistors 180A, 181A and 182A based on the digital signal received from output port register (PORTOUT) 144 .
- the gate width of PMOS transistor 181A is, for example, twice the gate width of PMOS transistor 180A in order to differentiate the drive current amounts of PMOS transistors 180A, 181A, and 182A.
- the gate width of PMOS transistor 182A is, for example, four times the gate width of PMOS transistor 180A.
- the controller 701B of the drive control circuit 700B for turn-off includes the program memory 131 for turn-off, but does not include the program memory 130 for turn-on. Furthermore, the variable gate driver 770B of the drive control circuit 700B for turn-off has a function of extracting current from the control electrode G to the ground 52, but does not have a function of supplying current to the control electrode G of the power semiconductor element 50. FIG.
- the turn-off variable gate driver 770B includes a level shifter 771B and buffer NMOS transistors 180B, 181B, and 182B.
- the NMOS transistors 180B, 181B, 182B are connected in parallel with each other between the control electrode G of the power semiconductor element 50 and the ground 52 .
- Level shifter 171 outputs gate voltages for driving MOS transistors 180B, 181B and 182B based on the digital signal received from output port register (PORTOUT) 144 .
- the gate width of NMOS transistor 181B is, for example, twice the gate width of NMOS transistor 180B in order to differentiate the drive current amounts of NMOS transistors 180B, 181B, and 182B.
- the gate width of NMOS transistor 182B is, for example, four times the gate width of NMOS transistor 180B.
- the gate signal GSA supplied to the controller 701A of the turn-on drive control circuit 700A and the gate signal GSB supplied to the controller 701B of the turn-off drive control circuit 700B may be a common gate signal GS.
- edge trigger circuit 160 of controller 701A detects rising edges of common gate signal GS
- edge trigger circuit 160 (not shown) of controller 701B detects falling edges of common gate signal GS. do.
- different gate signals GSA and GSB may be supplied to the controllers 701A and 701B, respectively.
- drive control circuits 700A and 700B of FIG. 16 are the same as those of drive control circuit 100 of FIG. do not have. Even with the configuration of the drive control circuits 700A and 700B described above, as in the case of the first embodiment, it is possible to suppress the occurrence of switching loss and surge at the time of turn-on and turn-off. Note that the current estimation circuit 691 having the configuration described with reference to FIG. 15 of the third embodiment can be combined with this embodiment.
- Embodiment 5 a case of monitoring the voltage (collector voltage) of the main electrode C on the high potential side of the power semiconductor element 50 will be described for more accurate control.
- FIG. 17 is a block diagram showing the configuration of the drive control circuit 800 according to the fifth embodiment.
- Drive control circuit 800 shown in FIG. 17 is different from drive control circuit 100 shown in FIG. 1 in that it further includes a collector voltage detection circuit 892 for detecting the collector voltage.
- the register file 840 provided in the controller 801 of the drive control circuit 800 of FIG. in addition to the register file 140 provided in the controller 101 of the drive control circuit 100 of FIG.
- the collector voltage detection circuit 892 includes resistors 893 and 894 as voltage dividing circuits for dividing the collector voltage, and an analog/digital converter (ADC) 895 .
- Resistors 893 and 894 are connected in series between collector C of power semiconductor element 50 and ground 52 .
- the ADC 895 AD-converts the voltage (divided voltage) of the connection node of the resistors 893 and 894 .
- a digital value of the divided voltage obtained by AD conversion is stored in a register (VCE) 847 .
- Collector voltage detection circuit 892 and register (VCE) 847 described in the fifth embodiment can be combined with any of the first to fourth embodiments.
- the controller 801 can control the power semiconductor element 50 based on the detected value of the collector voltage of the power semiconductor element 50 . Therefore, according to the drive control circuit 800 of the fifth embodiment, it is possible to control the power semiconductor element 50 with higher precision.
Landscapes
- Power Conversion In General (AREA)
Abstract
駆動制御回路(100)において、ミラー期間判定回路(190)は、パワー半導体素子(50)の制御電極の電圧の検出値に基づいてミラー期間であるか否かを判定し、判定結果をフラグレジスタ(145)に格納する。可変ゲートドライバ(170)は、出力ポートレジスタ(144)に格納された電流指令値に応じた電流駆動力で、パワー半導体素子(50)の制御電極に電圧を印加する。コントローラ(101)は、パワー半導体素子(50)を外部から供給されたゲート信号(GS)に応答して、少なくとも1つのプログラムメモリ(130,131)に格納された複数の命令を順に実行する。複数の命令は、フラグレジスタ(145)に格納されているミラー期間であるか否かの判定結果に応じて、出力ポートレジスタ(144)に格納すべき電流指令値を変更する条件付命令を含む。
Description
本開示は、パワー半導体素子を駆動し制御する駆動制御回路および電力回路に関する。
特許文献1(国際公開第2015/122483号)に記載のゲート駆動回路は、スイッチングデバイスのゲートに接続されるゲート抵抗と、ゲート抵抗に並列接続されるゲートダイオードとを備える。従来のゲート駆動回路は、このようにゲート抵抗とダイオードとを用いてスイッチング時のゲート電流を調整するものが多い。
特許文献2(特開2017-229151号公報)は、製造プロセスや外部環境のばらつきを反映しつつ、パワー半導体素子を駆動する駆動装置を提供することを目的とする。具体的に、この文献の駆動装置は、トリガ検出回路と電流切り替え回路とを備える。トリガ検出回路は、パワー半導体素子のスイッチング期間にその端子間電圧または端子間電流を監視し、端子間電圧または端子間電流が所定の基準値に到達したことを検出する。電流切り替え回路は、スイッチング期間中に、トリガ検出回路の検出結果をトリガとして、電流値を保存する複数のレジスタの中から選択すべきレジスタを切り替えることにより、可変電流ドライバ回路の駆動電流を遷移させる。具体的に、電流切り替え回路はステートマシンによって構成される。
特許文献3(特開2018-093684号公報)に記載のパワー半導体素子の駆動制御回路も、特許文献2の場合と同様に、パワー半導体素子の特性ばらつきを考慮したものである。具体的に、この文献の駆動制御回路は、ステートマシン制御回路と、基底データメモリに格納されている駆動電流情報に基づいてIGBTを駆動する電流駆動回路とを備える。ステートマシン制御回路は、PWM信号の立ち上がり時、基底データメモリに格納されている立上げ用の駆動電流情報を定期間内に複数回読み出して電流駆動回路を駆動し、PWM信号の立下り時、基底データメモリに格納されている立下げ用の駆動電流情報を所定期間内に複数回読み出して電流駆動回路を駆動する。
特許文献1のような周知のゲート駆動回路の回路構成では、抵抗値が固定されたゲート抵抗を用いているために、パワー半導体素子の特性ばらつきに応じて駆動回路の駆動電流を制御できない。
特許文献2,3の駆動制御回路の構成では、レジスタまたはメモリに格納される電流値または駆動電流情報に従ってゲート駆動回路の駆動電流を制御できる。よって、パワー半導体素子の特性ばらつきにはある程度対処できるが、予め想定された駆動電流値または駆動電流情報から外れた制御はできない。すなわち、これらの文献の駆動制御回路の構成では、設計時に設計者が意図しない状況には対応できない。
本開示は、上記の問題点を考慮してなされたものである。本開示の目的の1つは、パワー半導体素子の特性ばらつき及び特性の経時変化に応じて従来よりも適切にパワー半導体素子を制御することが可能な、パワー半導体素子の駆動制御回路を提供することである。
一実施形態において、パワー半導体素子を駆動し制御する駆動制御回路は、ミラー期間判定回路と、可変ゲートドライバと、コントローラとを備える。ミラー期間判定回路は、パワー半導体素子の制御電極の電圧の検出値に基づいてミラー期間であるか否かを判定し、判定結果をフラグレジスタに格納する。可変ゲートドライバは、出力ポートレジスタに格納された電流指令値に応じた電流駆動力で、パワー半導体素子の制御電極に電圧を印加する。コントローラは、パワー半導体素子をターンオンおよびターンオフさせるために外部から供給されたゲート信号に応答して、少なくとも1つのプログラムメモリに格納された複数の命令を順に実行する。複数の命令は、フラグレジスタに格納されているミラー期間であるか否かの判定結果に応じて、出力ポートレジスタに格納すべき電流指令値を変更する条件付命令を含む。
上記の実施形態によれば、プログラムメモリに格納された複数の命令とミラー期間であるか否かの判定結果とに従って、可変ゲートドライバの電流駆動力を変更できる。よって、パワー半導体素子の特性ばらつき及び特性の経時変化に応じて従来よりも適切にパワー半導体素子を制御できる。
以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。
実施の形態1.
[駆動制御回路の構成]
図1は、実施の形態1による駆動制御回路100の構成を示すブロック図である。図1を参照して、駆動制御回路100は、パワー半導体素子50を駆動制御する。図1の場合、パワー半導体素子50としてIGBT(Insulated Gate Bipolar Transistor)が示されているが、これに限定されない。たとえば、パワー半導体素子50は、バイポーラトランジスタであってもよいし、FET(Field-Effect Transistor)であってもよい。
[駆動制御回路の構成]
図1は、実施の形態1による駆動制御回路100の構成を示すブロック図である。図1を参照して、駆動制御回路100は、パワー半導体素子50を駆動制御する。図1の場合、パワー半導体素子50としてIGBT(Insulated Gate Bipolar Transistor)が示されているが、これに限定されない。たとえば、パワー半導体素子50は、バイポーラトランジスタであってもよいし、FET(Field-Effect Transistor)であってもよい。
図1に示すように、パワー半導体素子50の低電位側の主電極Eと高電位側の主電極Cとの間に逆バイアス方向に還流ダイオード51が接続される。また、制御電極Gが負電位となるのを防止するために、低電位側の主電極Cと制御電極Gとの間に、主電極Cから制御電極Gの方向が順方向となるようにダイオード53が接続される。低電位側の主電極Cは、基準電位を与えるグランド52に接続される。
以下の説明では、高電位側の主電極Cをコレクタと称し、低電位側の主電極Eをエミッタと称し、制御電極Gをゲートと称する場合がある。また、主電極Cと主電極Eとの間を流れる主電流をコレクタ電流ICEと称し、主電極Cと主電極Eとの間の電圧をコレクタ電圧VCEと称する場合がある。制御電極Gに流入または制御電極Gから流出する電流をゲート電流と称し、制御電極Gと低電位側の主電極Eとの間の電圧をゲート電圧VGEと称する場合がある。
駆動制御回路100は、コントローラ101と、可変ゲートドライバ170と、ミラー期間判定回路190と、電流推定回路191とを備える。さらに、コントローラ101は、カウンタ150と、プログラムメモリ130,131と、エッジトリガ回路160と、レジスタファイル140と、命令デコーダ120と、ALU(Arithmetic Logic Unit:算術論理演算装置)110とを備える。
エッジトリガ回路160には、外部より入力されたゲート信号GSの立ち上がりエッジおよび立ち下がりエッジを検出し、エッジ検出パルス(トリガパルスとも称する)を出力する。本実施形態では、ゲート信号GSは正論理であるとする。したがって、ゲート信号GSがハイレベル(Hレベル)のとき、ゲート信号GSは活性状態であり、パワー半導体素子50はオン状態である。ゲート信号GSがロウレベル(Lレベル)のとき、ゲート信号GSは非活性状態であり、パワー半導体素子50はオフ状態である。
エッジトリガ回路160は、たとえば、2個のD-FF(フリップフロップ)と、インバータと、論理積回路によって構成される。具体的に第1のD-FFのクロック入力にゲート信号GSが入力される。第2のD-FFのクロック入力にインバータを介して反転したゲート信号GSが入力される。第1のD-FFの出力信号と、第2のD-FFの反転出力信号との論理積を演算することによって、ゲート信号GSの立ち上がりエッジに対応するエッジ検出パルスを生成できる。また、第1のD-FFの反転出力信号と第2のD-FFの出力信号との論理積を演算することによって、ゲート信号GSの立ち下がりエッジに対応するエッジ検出パルスを生成できる。上記において、第1および第2のD-FFのD端子には電源電圧が入力される。
プログラムメモリ130は、パワー半導体素子50のターンオン時に実行されるべき複数の命令(第1命令とも称する)を格納する。プログラムメモリ131は、パワー半導体素子50のターンオフ時に実行されるべき複数の命令(第2命令とも称する)を格納する。
図2は、命令の例を表形式で示す図である。図2に示すように、命令は、命令コードとオペランドとを含む。オペランドは、読み出し対象または書き込み対象のレジスタ名、および即値などを含む。たとえば、「LOAD_IM(レジスタ、即値)」の「LOAD_IM」が命令コードであり、「レジスタ」および「即値」がオペランドである。図2の各命令の機能の詳細については後述する。
図1に戻って、カウンタ150は、エッジトリガ回路160によってゲート信号GSの立ち上がりエッジが検出されると、外部クロックに基づいてカウント値を1ずつカウントアップする。カウンタ150は、カウント値に応じた番地ADDRをターンオン用のプログラムメモリ130に出力し、当該番地ADDRに記憶された命令(図1のROM_DATA)をプログラムメモリ130から読み出す。カウンタ150は、プログラムメモリ130から読み出した命令に含まれる命令コードおよび即値を、データBとして命令デコーダ120に出力する。さらに、カウンタ150は、プログラムメモリ130から読み出した命令に含まれる読み出し対象または書き込み対象のレジスタ名を、データAとしてレジスタファイル140に出力する。指定されたレジスタから読み出された値は、データCとしてレジスタファイル140から命令デコーダ120に出力される。また、データDは、レジスタ(CUR)146の値、およびフラグレジスタ(MRR)145の値などであり、レジスタファイル140から命令デコーダ120に出力される。
エッジトリガ回路160によってゲート信号GSの立ち下がりエッジが検出された場合のカウンタ150動作も上記とほぼ同様である。ただし、この場合には、ターンオフ用のプログラムメモリ131がカウンタ150によってアクセスされる。
命令デコーダ120は、命令コード(データB)をフラグレジスタ(MRR)145の値(データD)と併せて解釈することにより、実行すべき演算回路のENABLE信号をデータEとしてALU110に出力する。さらに、命令デコーダ120は、演算に必要なレジスタの値および即値をデータFとしてALU110に出力する。
ALU110は、データEとして命令デコーダ120から受信したENABLE信号に基づいて、データFとして受信したレジスタの値および/または即値を利用して演算を実行する。演算として、たとえば、加算、減算、および論理演算がサポートされる。ALU110は、さらに、乗算および除算などの他の演算が実行可能に構成されていてもよい。ALU110は、演算結果をデータGとしてレジスタファイル140に出力する。
レジスタファイル140は、各種の値を記憶するための複数のレジスタを備える。具体的に、レジスタファイル140は、プログラムカウンタ(PC)141と、汎用レジスタ(R0)142と、汎用レジスタ(R1)143と、レジスタ(CUR)146と、フラグレジスタ(MRR)145と、出力ポートレジスタ(PORTOUT)144とを含む。
プログラムカウンタ(PC)141は、前述のカウンタ150と基本的に同値である。レジスタ(CUR)146(第1レジスタとも称する)は、電流推定回路191によって推定された電流値を格納する。フラグレジスタ(MRR)145は、ミラー期間判定回路190の判定結果を表すフラグ値を格納する。出力ポートレジスタ(PORTOUT)144は、可変ゲートドライバ170への出力する電流指令値を格納する。
既に説明したように、レジスタファイル140は、命令実行に必要なレジスタ名をデータAとして受け取り、ALU110の演算結果をデータGとして受け取る。レジスタファイル140は、データGを汎用レジスタ142または汎用レジスタ143などに格納する。また、レジスタファイル140は、命令実行に必要なレジスタの値をデータCとして命令デコーダ120に出力し、レジスタ(CUR)146およびフラグレジスタ(MRR)145の値などをデータDとして命令デコーダ120に出力する。
ミラー期間判定回路190は、パワー半導体素子50の制御電極Gの電圧値を監視し、制御電極Gの電圧値に基づいてミラー期間であるか否かを判定する。ミラー期間判定回路190は、ミラー期間と判定した場合にHレベルの信号を、フラグレジスタ(MRR)145および電流推定回路191に出力する。
図3は、図1のミラー期間判定回路190の一例を示す回路図である。図3を参照して、ミラー期間判定回路190は、微分回路210と、積分回路220と、比較器230,231と、閾値電圧生成回路250,251と、エッジ検出回路240とを備える。
微分回路210は、直列接続されたキャパシタ211と抵抗器212とを含み、一端にゲート電圧VGEが入力される。積分回路220は、微分回路210の後段に設けられ、キャパシタ221と抵抗器222とを含む。キャパシタ221は、積分回路220の入力ノード223とグランド52との間に接続される。抵抗器222は、積分回路220の入力ノード223と出力ノード224との間に接続される。積分回路220は、微分回路210から出力された微分信号を鈍らせるために設けられている。
閾値電圧生成回路250は、負の閾値電圧Vngを生成する。閾値電圧生成回路251は、正の閾値電圧Vpsを生成する。比較器231は、積分回路220の出力信号と正の閾値電圧Vpsとを比較することにより、ターンオン時のミラー期間を検出する。比較器230は、積分回路220の出力信号と負の閾値電圧Vngを比較することにより、ターンオフ時のミラー期間を検出する。
エッジ検出回路240は、比較器230,231の出力信号のエッジを検出する。具体的に、ターンオン時に比較器231の出力信号は、Lレベル、Hレベル、Lレベル、Hレベル、Lレベルの順に変化する。したがって、エッジ検出回路240は、最初の立ち下がりエッジでエッジ検出回路240の出力をHレベルに切り替え、次の立ち上がりエッジでエッジ検出回路240の出力をLレベルに切り替える。また、ターンオフ時に比較器230の出力信号は、Hレベル、Lレベル、Hレベル、Lレベル、Hレベルの順に変化する。したがって、エッジ検出回路240は、最初の立ち上がりエッジでエッジ検出回路240の出力をHレベルに切り替え、次の立ち下がりエッジでエッジ検出回路240の出力をLレベルに切り替える。よって、ミラー期間判定回路190がHレベルの信号を出力する期間がミラー期間に対応する。
図1に戻って、ミラー期間判定回路190によってミラー期間と判定されている間、フラグレジスタ(MRR)145に格納されているフラグには“1”が立つ。したがって、命令デコーダ120でデコードされた命令が、ミラー期間であるという条件付の命令である場合には、フラグレジスタ(MRR)145に格納されているフラグに“1”が立っている場合に、ロード、ストア、ジャンプ命令などが実行される。この機能により、ミラー期間の開始および終了のタイミングが変化したとしても、ミラー期間の間に確実にゲートドライバからパワー半導体素子50への電流駆動力を変化させることができる。結果として、スイッチング損失およびサージを抑圧するようにパワー半導体素子50を動作させることができる。以下の説明では、電流駆動力を単に駆動力とも称する。
電流推定回路191は、ミラー期間判定回路190からミラー期間を表すフラグ値を受け取るとともに、そのときの制御電極Gの電圧(すなわち、ゲート電圧)を受け取る。電流推定回路191は、これらに基づいて主電極間を流れる主電流(すなわち、コレクタ電流)を推定し、推定結果をレジスタ(CUR)146に格納する。ミラー期間中のゲート電圧はコレクタ電流に比例するため、ゲート電圧に基づいてコレクタ電流を推定できる。コレクタ電流の推定するために、ゲート電圧とコレクタ電流との関係を示すテーブルを予め作成してこのテーブルを参照してもよいし、線形近似式を用いてゲート電流からコレクタ電流を計算してもよい。なお、電流推定回路191におけるコレクタ電流推定方式として上記と異なる方式を用いてもよい。
可変ゲートドライバ170は、レジスタファイル140の出力ポートレジスタ(PORTOUT)144と接続され、出力ポートレジスタ144に格納された電流指令値に応じた電流駆動力で、パワー半導体素子50の制御電極Gに電圧を印加する。図1に示すように、可変ゲートドライバ170は、レベルシフタ171と、バッファ180,181,182とを備える。
レベルシフタ171は、出力ポートレジスタ144から電流指令値として、たとえば3bitのデジタル信号を受け取る。レベルシフタ171は、たとえば5V/0Vもしくは3.3V/0Vの電圧値を表すこのデジタル信号を、15V/0Vの電圧値を表すデジタル信号にレベルシフトして、バッファ180,181,182へ出力する。
バッファ180,181,182は、レベルシフトされた3bitのデジタル信号を受け取り、このデジタル信号に応じたアナログ電圧を生成してパワー半導体素子50の制御電極Gに印加する。ここで、バッファ180によって駆動される電流量を基準にして、バッファ181の駆動電流量が基準値の2倍、バッファ182の駆動電流量が基準値の4倍になるように、バッファ180,181,182が構成される。バッファの段数を増やすことにより、より細かく駆動電流量を制御できる。
図4は、図1のバッファ180~182の構成例を示すブロック図である。図1および図4を参照して、バッファ180は、駆動制御回路100用の電源ノード(node)57とパワー半導体素子50の制御電極Gとの間に接続されたPMOS(P-channel Metal Oxide Semiconductor)トランジスタ180Aと、制御電極Gとグランド52との間に接続されたNMOS(N-channel Metal Oxide Semiconductor)トランジスタ180Bとを含む。同様に、バッファ181は、電源ノード57と制御電極Gとの間に接続されたPMOSトランジスタ181Aと、制御電極Gとグランド52との間に接続されたNMOSトランジスタ181Bとを含む。バッファ182は、電源ノード57と制御電極Gとの間に接続されたPMOSトランジスタ182Aと、制御電極Gとグランド52との間に接続されたNMOSトランジスタ182Bとを含む。上記の接続関係によれば、PMOSトランジスタ180A,181A,182Aは、電源ノード57と制御電極Gとの間に互いに並列に接続される。NMOSトランジスタ180B,181B,182Bは、制御電極Gとグランド52との間に互いに並列に接続される。
バッファの電流駆動力(すなわち、駆動電流量)に差をつけるために、たとえば、PMOSトランジスタ181AおよびNMOSトランジスタ181Bの各々のゲート幅は、PMOSトランジスタ180AおよびNMOSトランジスタ180Bの各々のゲート幅の2倍である。また、PMOSトランジスタ182AおよびNMOSトランジスタ182Bの各々のゲート幅は、たとえば、PMOSトランジスタ180AおよびNMOSトランジスタ180Bの各々のゲート幅の4倍である。
一実施態様において、コントローラ101は、ターンオン時に、駆動電流量に応じて上アームのPMOSトランジスタ180A,181A,182Aのうちの少なくとも1つをオン状態にし、下アームのNMOSトランジスタ180B,181B,182Bをいずれもオフ状態にする。これにより、電源ノード57からパワー半導体素子50の制御電極Gに電流が流れて、制御電極Gに電荷が流入する。コントローラ101は、ターンオフ時に、駆動電流量に応じて下アームのNMOSトランジスタ180B,181B,182Bの少なくとも1つをオン状態にし、上アームのPMOSトランジスタ180A,181A,182Aをオフ状態にする。これにより、パワー半導体素子50の制御電極Gからグランド52に電流が流れて、制御電極Gから電荷が流出する。
上記の変形例として、ターンオン時の一部の時間帯において、駆動電流量に応じて下アームのNMOSトランジスタ180B,181B,182Bの少なくとも1つをオン状態にし、上アームのPMOSトランジスタ180A,181A,182Aをオフ状態にしてもよい。これにより、ターンオン時の一部の時間帯において、パワー半導体素子50の制御電極Gからグランド52に電流を流して、制御電極Gから電荷を引き抜くことができる。
また、上記の変形例として、ターンオフ時の一部の時間帯において、駆動電流量に応じて上アームのPMOSトランジスタ180A,181A,182Aのうちの少なくとも1つをオン状態にし、下アームのNMOSトランジスタ180B,181B,182Bをいずれもオフ状態にしてもよい。これにより、ターンオフ時の一部の時間帯において、電源ノード57からパワー半導体素子50の制御電極Gに電流を流して、制御電極Gに電荷を注入することができる。
上記のように、図4の可変ゲートドライバ170の構成によれば、可変ゲートドライバ170の電流駆動力(すなわち、駆動電流量)だけでなく、駆動電流(すなわち、ゲート電流)の方向も可変にできる。
[駆動制御回路の動作]
次に、図1の駆動制御回路100の代表的な動作について説明する。
次に、図1の駆動制御回路100の代表的な動作について説明する。
図5は、図1の駆動制御回路100の各部の電圧波形または電流波形を概念的に示す図である。図5では、上から順に、ゲート電圧VGE、コレクタ電流ICE、コレクタ電圧VCE、およびゲート電圧の微分の各波形、ミラー期間を示す信号波形、IGBT内部のMOS(Metal Oxide Semiconductor)トランジスタ(MOS-Tr)のオン期間、ならびにゲート電流の強度制御の一例が示されている。
ターンオン時のゲート電圧VGEの波形には、1段目の正の傾きが生じている時刻t1から時刻t2までの期間Aと、傾きが0である時刻t2から時刻t3までの期間Bと、2段目の正の傾きが生じている時刻t3から時刻t4までの期間Cとの3区間が存在する。期間Cにおいて、ゲート電圧は最大値に達する。ゲート電圧VGEが平坦となる期間、すなわち、期間Bがミラー期間に相当する。同様に、ターンオフ時のゲート電圧VGEの波形には、1段目の負の傾きが生じている時刻t5から時刻t6までの期間Dと、傾きが0である時刻t6から時刻t7までの期間Eと、2段目の負の傾きが生じている時刻t7から時刻t8までの期間Fとの3区間が存在する。期間Fにおいて、ゲート電圧は0電圧に戻る。ゲート電圧VGEが平坦となる期間、すなわち、期間Eがミラー期間に相当する。
コレクタ電流ICEは、期間Aで増加し、期間Bの最初にオーバシュートする。その後、期間Bの残り、期間C、時刻t4から時刻t5まで、期間D、および期間Eにおいて、コレクタ電流ICEは一定である。期間Fにおいてコレクタ電流ICEは0まで減少する。
コレクタ電圧VCEは、期間Aで一定であるが、期間Bでグランド電圧に近い電圧にまで減少する。期間Cの初めのほうまで少し電圧が残る場合もある。その後、期間Cの残り、時刻t4から時刻t5まで、および期間Dにおいて、コレクタ電圧VCEは、ほぼグランド電圧であって一定である。コレクタ電圧VCEは、期間Eで増加し、期間Fで期間Aの電圧値と同じ電圧値に戻る。
ゲート電圧VGEの微分は、ゲート電圧VGEが増加するときに正の値になり、ゲート電圧VGEが減少するときに負の値となる。すなわち、ゲート電圧VGEの微分は、期間AとCで正の値となり、期間DとEで負の値となり、その他の期間で0になる。
ミラー期間は、図1のミラー期間判定回路190によって検出されたゲート電圧VGEの時間微分情報に基づいて判断できる。具体的に、ミラー期間判定回路190は、ゲート電圧VGEの微分の正から0へ立ち下がりを検出してHレベルの信号を出力し、ゲート電圧VGEの微分の0から正への立ち上がりを検出して、Lレベル信号を出力する。さらに、ミラー期間判定回路190は、ゲート電圧VGEの微分の負から0へ立ち上がりを検出してHレベルの信号を出力し、ゲート電圧VGEの微分の0から負への立ち下がりを検出して、Lレベル信号を出力する。
なお、パワー半導体素子50としてのIGBTは、NMOSトランジスタとPNPバイポーラトランジスタとを組み合わせた構造を有している。図5では、IGBT内部のMOSトランジスタを強力にオンさせるための期間を、MOSトランジスタのオン期間として示している。
上記のようにミラー期間を検出することにより、ターンオン時のゲート電流を3つの期間A,B,Cに分けて制御でき、ターンオフ時のゲート電流を3つの期間D,E,Fに分けて制御できる。駆動制御回路100に設けられたクロックに基づいて、各期間をさらに細かく分けてゲート電流を制御してもよい。図5では、期間A,C,D,Fにおいてゲート電流の強度を強め、期間B,Eのミラー期間においてゲート電流の強度を弱める例が示されている。
[フローチャートおよびプログラム例(ターンオン時)]
以下、駆動制御回路100によるパワー半導体素子50の制御アルゴリズムの一例を示すフローチャートおよびプログラムについて説明する。
以下、駆動制御回路100によるパワー半導体素子50の制御アルゴリズムの一例を示すフローチャートおよびプログラムについて説明する。
図6は、ターンオン時における制御アルゴリズムの一例を示すフローチャートである。図6では、コントローラ101の出力ポートレジスタ(PORTOUT)144から可変ゲートドライバ170に出力されるゲート電流強度の指令値(電流指令値と称する)の例が示されている。前述のように、出力ポートレジスタ(PORTOUT)144の格納されている電流指令値が可変ゲートドライバ170に出力される。可変ゲートドライバ170の電流駆動力は、3ビットを想定して0から7の値で表現されている。駆動力0は電流が流れていない状態であり、駆動力7は最大電流が流れている状態を示している。駆動力を表す数値に比例して可変ゲートドライバ170からパワー半導体素子50の制御電極Gに出力される電流値は変化する。
図5の期間Aでは、パワー半導体素子50の制御電極Gに最大電流を与えることにより、制御電極Gの電圧(ゲート電圧)を急速に立ち上げることを制御方針とする。具体的に、ステップS101において、コントローラ101は、5クロックにわたって出力ポートレジスタ(PORTOUT)144に最大駆動力7を代入する。これにより、出力ポートレジスタ(PORTOUT)144から可変ゲートドライバ170に駆動力7が5クロック分出力される。
期間Bでは、コレクタ電流のサージを抑えるために、一旦ゲート電流を最小まで下げ、その後、元の値に戻すことを制御方針とする。具体的に、ステップS102において、コントローラ101は、出力ポートレジスタ(PORTOUT)144に最小電流を表す駆動力1を代入する。これにより、可変ゲートドライバ170の出力電流が最小電流まで低下する。
次のステップS103において、コントローラ101は、ミラー期間判定回路190の検出結果に基づいてミラー期間であるか否かを判定する。ミラー期間であれば(ステップS103でYES)、コントローラ101は可変ゲートドライバ170に駆動力3を代入する。ミラー期間でなければ(ステップS103でNO)、出力ポートレジスタ(PORTOUT)144に格納されている駆動力の値は1のまま維持される。
その後、ステップS105において、コントローラ101は、5クロックにわたって出力ポートレジスタ(PORTOUT)144に最大電流を表す駆動力7を代入する。これにより、出力ポートレジスタ(PORTOUT)144から可変ゲートドライバ170に駆動力7が5クロック分出力される。
期間Cでは、ミラー期間が終わっていたらゲート電流を最大値まで戻すことを制御方針とする。まず、ステップS106において、コントローラ101は、出力ポートレジスタ(PORTOUT)144に駆動力3を代入する。これにより、出力ポートレジスタ(PORTOUT)144から可変ゲートドライバ170に駆動力3が出力される。
次に、コントローラ101は、ステップS107でミラー期間であるか否かを判定し、ミラー期間で終わっていれば(ステップS107でNO)、出力ポートレジスタ(PORTOUT)144に最大駆動力7を代入する(ステップS108)。したがって、ミラー期間が終わっていなければ(ステップS107でYES)、出力ポートレジスタ(PORTOUT)144に格納されている駆動力の表す値は、3のまま維持される。上記のミラー期間でなければ、出力ポートレジスタ(PORTOUT)144に最大駆動力7を代入するというステップは、全部で3回実行される(ステップS107~S112)。その後、コントローラ101は、出力ポートレジスタ(PORTOUT)144に格納される値を最大駆動力7で固定する(ステップS113)。
次に、上記の代表的な制御アルゴリズムをプログラムでどのように実現するかについて説明する。まず、図2に戻って、プログラムで利用する命令について説明する。図2において、レジスタは、図1のレジスタファイル140に含まれるレジスタのいずれかを表す。即値は、32bit幅であるとする。
図2のLOAD_IM命令は、レジスタに即値を代入する。レジスタとして、出力ポートレジスタ(PORTOUT)144を指定すると、可変ゲートドライバ170の駆動力を変化させることができる。
MOV命令はレジスタとレジスタとの間での代入を実行する。
LOAD_MR命令は、ミラー期間である場合に、指定されたレジスタに即値を代入する。ミラー期間でない場合には、当該レジスタに即値は代入されない。レジスタとして、出力ポートレジスタ(PORTOUT)144を指定すると、ミラー期間の場合に、可変ゲートドライバ170の駆動力が、出力ポートレジスタ(PORTOUT)144に代入された即値に変化する。
LOAD_MR命令は、ミラー期間である場合に、指定されたレジスタに即値を代入する。ミラー期間でない場合には、当該レジスタに即値は代入されない。レジスタとして、出力ポートレジスタ(PORTOUT)144を指定すると、ミラー期間の場合に、可変ゲートドライバ170の駆動力が、出力ポートレジスタ(PORTOUT)144に代入された即値に変化する。
LOAD_NMR命令は、ミラー期間でない場合に、指定されたレジスタに即値を代入する。ミラー期間である場合には、当該レジスタに即値は代入されない。レジスタとして、出力ポートレジスタ(PORTOUT)144を指定すると、ミラー期間でない場合に、可変ゲートドライバ170の駆動力が、出力ポートレジスタ(PORTOUT)144に代入された即値に変化する。
JUMP命令は、レジスタファイル140のプログラムカウンタ(PC)141に即値を代入する。これにより、次の実行する命令をプログラムメモリの即値で指定される番地に変化させる。JUMP命令の変形例として、2つのレジスタの値を比較したり、レジスタの値と即値とを比較したりした上で、それらの値が等しいとき又は等しくないとき、一方が他方より小さいとき又は大きいときに指定の番地へ飛ぶJUMP命令を設けてもよい。また、ミラー期間であれば又はミラー期間でなければ、指定の番地へ飛ぶJUMP命令を設けてもよい。
ADD_IM命令は、レジスタの格納値と即値との加算を行い、加算結果をレジスタに格納する。
ADD_MR命令は、ミラー期間であるときに、レジスタの格納値と即値との加算を行い、加算結果をレジスタに格納する。ミラー期間ではないときには加算演算は実行されない。
ADD_NMR命令は、ミラー期間でないときに、レジスタの格納値と即値との加算を行い、加算結果をレジスタに格納する。ミラー期間のときには加算演算は実行されない。
SUB_IM命令は、レジスタの格納値から即値を減算し、減算結果をレジスタに格納する。
SUB_MR命令は、ミラー期間であるときに、レジスタの格納値から即値を減算し、減算結果をレジスタに格納する。ミラー期間でないときには減算は実行されない。
SUB_NMR命令は、ミラー期間でないときに、レジスタの格納値から即値を減算し、減算結果をレジスタに格納する。ミラー期間のときには減算は実行されない。
コントローラ101は、演算として加算および減算以外に、乗算、除算、シフト命令を実行可能に構成されていてもよい。上記のような命令セットが設けられていることによって、ミラー期間の長さ、コレクタ電圧値、またはコレクタ電流値などに応じて、駆動力を演算し、演算結果を出力ポートレジスタ(PORTOUT)144に格納できる。この結果、可変ゲートドライバ170の駆動力を変化させることができる。
図7は、図6を参照して説明した制御アルゴリズムをプログラムで記載した例を示す図である。図7の左から、プログラムメモリ130の番地、命令コード、その命令を実行するために必要なレジスタ、即値などのオペランドが示されている。
図7の期間Aでは、番地0から番地4までのLOAD_IM命令によって、出力ポートレジスタ(PORTOUT)144へ最大出力を表す値7が代入される。これにより、パワー半導体素子50の制御電極Gの電圧が急速に立ち上げられる。
期間Bの番地5のLOAD_IM命令によって、出力ポートレジスタ(PORTOUT)144に最小出力を表す値1が代入される。これにより、可変ゲートドライバ170からパワー半導体素子50の制御電極Gへ出力される電流が最小値まで低下するので、パワー半導体素子50のコレクタ電流のサージを抑制できる。
次に、期間Bの番地6のLOAD_MR_IM命令によって、ミラー期間に入っていなければ出力ポートレジスタ(PORTOUT)144の値は最小値1のままに維持され、ミラー期間に入っていれば、出力ポートレジスタ(PORTOUT)144に3が代入される。これにより、ミラー期間の開始時点の変化に応じてゲート電流値を調整できる。
その次に、期間Bの番地7から番地11までのLOAD_IM命令によって、出力ポートレジスタ(PORTOUT)144に7が代入される。これによって、可変ゲートドライバ170からパワー半導体素子50の制御電極Gへ最大電流が5クロック分出力される。
次に、期間Cの番地12のLOAD_IM命令によって、出力ポートレジスタ(PORTOUT)144へ3が代入される。
その次に、番地13のLOAD_NMR_IM命令によって、ミラー期間のままであれば出力ポートレジスタ(PORTOUT)144の値が3のまま維持され、パワー半導体素子50の制御電極Gが中程度の電流で充電される。ミラー期間が終了していると、出力ポートレジスタ(PORTOUT)144には、最大電流に対応する値7が代入される。これにより、パワー半導体素子50の制御電極Gが急速に充電される。番地13と同じ命令は、番地14および番地15においても繰り返される。これにより、ミラー期間の終了時点の変化に応じてゲート電流値を調整できる。
その次に、番地16のLOAD_IM命令によって、出力ポートレジスタ(PORTOUT)144に最大電流に対応する値7が代入される。さらに、番地17のJUMP命令によって番地16のLOAD_IM命令が繰り返される。これにより、出力ポートレジスタ(PORTOUT)144から可変ゲートドライバ170への出力が最大出力に固定される。
上記のように、期間Bおよび期間Cに盛り込まれているLOAD_MR_IM命令およびLOAD_NMR_IM命令のおかげで、コレクタ電圧およびコレクタ電流の波形が変わっても、ほぼ同じゲート電流制御を実現できる。
[フローチャートおよびプログラム例(ターンオフ時)]
次に、パワー半導体素子50のターンオフ時におけるゲート電流制御について説明する。ターンオフ時のゲート電流の方向はターンオン時のゲート電流の方向と逆になる。また、ターンオフ時の制御方針はターンオン時の制御方針に類似しているが、全く同じではない。パワー半導体素子50と逆並列に接続される還流ダイオード51はゲート電圧によって制御できないので、ターンオフ時の場合のゲート電流制御をターンオン時の場合と全く同じにしても同様の効果が得られないからである。
次に、パワー半導体素子50のターンオフ時におけるゲート電流制御について説明する。ターンオフ時のゲート電流の方向はターンオン時のゲート電流の方向と逆になる。また、ターンオフ時の制御方針はターンオン時の制御方針に類似しているが、全く同じではない。パワー半導体素子50と逆並列に接続される還流ダイオード51はゲート電圧によって制御できないので、ターンオフ時の場合のゲート電流制御をターンオン時の場合と全く同じにしても同様の効果が得られないからである。
図8は、ターンオフ時における制御アルゴリズムの一例を示すフローチャートである。図8を参照して、期間Dでは、パワー半導体素子50の制御電極Gから引き出される電流を最大にすることにより、制御電極Gの電圧(ゲート電圧)を急速に立ち下げることを制御方針とする。具体的に、ステップS201において、コントローラ101は、5クロックにわたって出力ポートレジスタ(PORTOUT)144に最大駆動力7を代入する。これにより、出力ポートレジスタ(PORTOUT)144から可変ゲートドライバ170に駆動力7が5クロック分出力される。
期間Eでは、パワー半導体素子50の制御電極Gから引き出される電流を最小にすることによって、制御電極Gの電圧変化を抑制することを制御方針とする。具体的に、ステップS202において、コントローラ101は、7クロックにわたって出力ポートレジスタ(PORTOUT)144に最小駆動力1を代入する。これにより、出力ポートレジスタ(PORTOUT)144から可変ゲートドライバ170に駆動力1が7クロック分出力される。
期間Fでは、パワー半導体素子50の制御電極Gの電圧を徐々に立ち下げることを制御方針とする。したがって、可変ゲートドライバ170の駆動力を最大値である7に戻すタイミングを遅らせる。
具体的に、まず、ステップS203において、コントローラ101は、出力ポートレジスタ(PORTOUT)144に駆動力3を代入する。
次のステップS204において、コントローラ101は、ミラー期間であるか否かを判定し、ミラー期間であれば(ステップS204でYES)、出力ポートレジスタ(PORTOUT)144に最大駆動力7を代入する(ステップS205)。ミラー期間が終わっていれば、現在の駆動力3が維持される。
その次のステップS206において、コントローラ101は、ミラー期間であるか否かを判定し、ミラー期間であれば(ステップS206でYES)、出力ポートレジスタ(PORTOUT)144に駆動力3を代入する(ステップS207)。ミラー期間が終わっていれば(ステップS206でNO)、現在の駆動力である3または7が維持される。
その次のステップS208において、コントローラ101は、ミラー期間であるか否かを判定し、ミラー期間が終わっていれば(ステップS208でNO)、出力ポートレジスタ(PORTOUT)144に最大駆動力7を代入する(ステップS209)。ミラー期間が終わっていなければ(ステップS208でYES)、現在の駆動力である3が維持される。その後、コントローラ101は、出力ポートレジスタ(PORTOUT)144に格納される値を最大駆動力7で固定する(ステップS210)。
図9は、図8で説明した制御アルゴリズムをプログラムで記載した例を示す図である。図9の左から、プログラムメモリ131の番地、命令コード、その命令を実行するために必要なレジスタ、即値などのオペランドが示されている。
図9の期間Dでは、番地0から番地4までのLOAD_IM命令によって、出力ポートレジスタ(PORTOUT)144へ最大出力を表す値7が代入される。これにより、パワー半導体素子50の制御電極Gの電圧が急速に立ち下げられる。
期間Eの番地5から番地11のLOAD_IM命令によって、出力ポートレジスタ(PORTOUT)144へ最小出力を表す値1が代入される。これにより、パワー半導体素子50の制御電極Gの電圧変化が抑制される。
期間Fの番地12のLOAD_IM命令によって、出力ポートレジスタ(PORTOUT)144へ中程度の電流値を表す値3が代入される。
その次に、番地13のLOAD_MR_IR命令によって、ミラー期間のままであれば出力ポートレジスタ(PORTOUT)144へ最大電流を表す値7が代入される。ミラー期間が終了していると、出力ポートレジスタ(PORTOUT)144の値は、中程度の電流値を表す値3のまま維持される。
その次に、番地14のLOAD_MR_IR命令によって、ミラー期間のままであれば出力ポートレジスタ(PORTOUT)144へ中程度の電流値を表す値3が代入される。ミラー期間が終了していると、出力ポートレジスタ(PORTOUT)144の値は、3または7のまま維持される。
その次に、番地15のLOAD_NMR_IM命令によって、ミラー期間が終了していると、出力ポートレジスタ(PORTOUT)144へ最大電流を表す値7が代入される。ミラー期間のままであれば、出力ポートレジスタ(PORTOUT)144の値は、中程度の電流値を表す値3のまま維持される。
その次に、番地16のLOAD_IM命令によって、出力ポートレジスタ(PORTOUT)144に最大電流に対応する値7が代入される。さらに、番地17のJUMP命令によって番地16のLOAD_IM命令が繰り返される。これにより、出力ポートレジスタ(PORTOUT)144から可変ゲートドライバ170への出力が最大出力に固定される。
[シミュレーション結果]
本実施形態の駆動制御回路100の効果を確認するために、パワー素子のダブルパルス試験を模擬する回路シミュレーションを実施し、そのときの損失を計算した。
本実施形態の駆動制御回路100の効果を確認するために、パワー素子のダブルパルス試験を模擬する回路シミュレーションを実施し、そのときの損失を計算した。
図10は、比較例の駆動制御回路によるIGBTのダブルパルス試験のシミュレーション結果を示す図である。比較例の駆動制御回路では、20Ωのゲート抵抗が設けられ、ゲートドライバの駆動力は変化させない。IGBTの模擬にはSPICEモデルを用いた。
図10では、上から順に、ゲート信号、損失(μJ)、コレクタ電流IC(A)、コレクタ電圧VC(V)、ゲート電圧(V)の各波形が示されている。損失は、コレクタ電流とコレクタ電圧とを乗算することにより計算できる。時間が20μ秒のときの損失と、時間が60μ秒のときの損失とを積分すると636μJであった。
図11は、本実施形態の駆動制御回路によるIGBTのダブルパルス試験のシミュレーション結果を示す図である。本実施形態の場合、ゲート抵抗は設けられていない。IGBTの模擬にはSPICEモデルを用いた。
図11では、上から順に、ミラー期間判定回路190の出力をLレベルにするタイミングパルス、ミラー期間判定回路190の出力をHレベルにするタイミングパルス、ゲート信号、損失(μJ)、コレクタ電流IC(A)、コレクタ電圧VC(V)、ゲート電圧(V)の各波形が示されている。損失は、コレクタ電流とコレクタ電圧とを乗算することにより計算できる。時間が20μ秒のときの損失と、時間が60μ秒のときの損失とを積分すると359μJであった。したがって、本実施形態の駆動制御回路100では、ゲート抵抗を設けなくても、比較例の場合に比べて損失を低減させるように動作できていることが確認できた。
[実施の形態1の変形例]
図12は、図1の駆動制御回路100の変形例としての駆動制御回路300の構成を示すブロック図である。
図12は、図1の駆動制御回路100の変形例としての駆動制御回路300の構成を示すブロック図である。
図12の駆動制御回路300は、図1のプログラムメモリ130およびプログラムメモリ131を共有化したプログラムメモリ330を有する点で、図1の駆動制御回路100と異なる。プログラムメモリ330には、パワー半導体素子50のターンオン時の制御に用いられるプログラムと、パワー半導体素子50のターンオフ時の制御に用いられるプログラムとの両方が格納される。
たとえば、ターンオン時の制御のためのプログラムがプログラムメモリ330の0番地から格納され、ターンオフ時の制御のためのプログラムがプログラムメモリ330の128番地から格納される。この場合、ターンオン時には、外部クロックに応じて0番地から1ずつ加算された番地が実行され、ターンオフ時には、外部クロックに応じて128番地から1ずつ加算された番地が実行される。ターンオフ時にプログラムが開始される番地を2のべき乗の値にしておくことによって、回路規模を小さくできる。
図12のその他の点は図1の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
[実施の形態1の効果]
以上のように本実施の形態の駆動制御回路100,300では、プログラムメモリ130,131,330に格納された複数の命令を順に実行することにより、パワー半導体素子50のターンオン時およびターンオフ時に可変ゲートドライバ170の駆動力を調整し、電流の方向を変化させることができる。プログラムメモリ130,131,330の内容は、駆動制御回路100、300をIC(Integrated Circuit)として製造した後に、任意に書き換えることができる。さらに、パワーモジュールの組み立て後にプログラムを書き込めるようにプログラムメモリの端子をパワーモジュールの筐体に設けておくことにより、後工程でのゲート抵抗の調整も不要になる。
以上のように本実施の形態の駆動制御回路100,300では、プログラムメモリ130,131,330に格納された複数の命令を順に実行することにより、パワー半導体素子50のターンオン時およびターンオフ時に可変ゲートドライバ170の駆動力を調整し、電流の方向を変化させることができる。プログラムメモリ130,131,330の内容は、駆動制御回路100、300をIC(Integrated Circuit)として製造した後に、任意に書き換えることができる。さらに、パワーモジュールの組み立て後にプログラムを書き込めるようにプログラムメモリの端子をパワーモジュールの筐体に設けておくことにより、後工程でのゲート抵抗の調整も不要になる。
また、上記の複数の命令は、パワー半導体素子50の状態に応じて処理を実行したり又は処理内容を変更したりする条件付き命令を含む。これにより、パワー半導体素子50のコレクタ電圧および/またはコレクタ電流の値の変化に応じて、ゲート駆動電流の値を調整したり、電流の方向を変化させたりできる。たとえば、ターンオン時の制御において、ミラー期間の開始前に制御電極Gを高速に充電し、ミラー期間に入る直前に駆動力を下げ、または電流の方向を変えて制御電極Gから電荷を引き抜き、その後、ミラー期間に入ると再び高速に制御電極Gを充電するといった制御が実現できる。ミラー期間の終了時においても同様に一時的に駆動力を下げ、または電流の方向を変えて制御電極Gから電荷を引き抜き、その後、再び高速に制御電極Gを充電するといった制御が実現できる。したがって、予め定められた時間経過に従った決め打ち的なパワー半導体素子50の制御ではなく、パワー半導体素子50の状態に応じて柔軟にパワー半導体素子50を制御できる。この結果、サージを抑制し、スイッチング損失を低減できる。
さらに、本実施の形態の駆動制御回路100,300は、パワー半導体素子50の経時劣化、パワーモジュール内のワイヤの劣化、またはパワーモジュールの冷却機構の劣化が生じた場合にも対処可能である。そのような劣化によってコレクタ電圧および/またはコレクタ電流に変化が生じたり、ミラー期間の開始および終了のタイミングに変化が生じたりしたりすれば、その変化に応じた内容にプログラムを書き換えることができるからである。この結果、可変ゲートドライバ170の駆動力を調整して劣化の影響を緩和できる。また、プログラムの書き換えでは、命令の追加、変更、削除などが自由にできるので、設計時に想定していなかった事態にも対処できる。
実施の形態2.
実施の形態2では、2個のパワー半導体素子を直列に接続することにより、電力回路としてハーフブリッジ回路を構成した場合について説明する。
実施の形態2では、2個のパワー半導体素子を直列に接続することにより、電力回路としてハーフブリッジ回路を構成した場合について説明する。
図13は、ハーフブリッジ400の構成を示す回路図である。図13に示すように、ハーフブリッジ400は、パワー半導体素子50A,50Bと、還流ダイオード51A,51Bと、ダイオード53A,53Bと、駆動制御回路500A,500Bとを含む。
パワー半導体素子50Bおよび50Aは、電源56とグランド52との間にこの順で直列に接続される。パワー半導体素子50Aを下アームまたはロウサイドのパワー半導体素子50Aとも称し、パワー半導体素子50Bを上アームまたはハイサイドのパワー半導体素子50Bとも称する。還流ダイオード51A,51Bは、パワー半導体素子50A,50Bとそれぞれ逆並列に接続される。ダイオード53Aは、パワー半導体素子50Aの低電位側の主電極Cと制御電極Gとの間に、主電極Cから制御電極Gの方向が順方向となるように接続される。同様に、ダイオード53Bは、パワー半導体素子50Bの低電位側の主電極Cと制御電極Gとの間に、主電極Cから制御電極Gの方向が順方向となるように接続される。
駆動制御回路500Aは、パワー半導体素子50Aに対応して設けられ、入力されたゲート信号GSAならびにパワー半導体素子50Aのコレクタ電圧および/またはコレクタ電流の検出値に基づいて、対応するパワー半導体素子50Aのスイッチングを制御する。同様に、駆動制御回路500Bは、パワー半導体素子50Bに対応して設けられ、入力されるゲート信号GSBならびにパワー半導体素子50Bのコレクタ電圧および/またはコレクタ電流の検出値に基づいて、対応するパワー半導体素子50Bのスイッチングを制御する。なお、以下の説明において、駆動制御回路500A,500Bを総称して駆動制御回路500と記載する。
上記のゲート信号GSAおよびゲート信号GSBは、互いに反転させた信号であるとともに、両方ともLレベルになるデッドタイムが設けられている。これにより、上アームのパワー半導体素子50Bと下アームのパワー半導体素子50Aとが同時にオン状態になるアーム短絡が発生しないようにしている。しかしながら、信号遅延などのせいでアーム短絡が発生する可能性はあり得る。そこで、駆動制御回路500A,500Bの各々は、対応するパワー半導体素子の制御タイミングを非同期信号461として相手方の駆動制御回路に送信する。駆動制御回路500A,500Bの各々は、受信した相手方の制御タイミングに基づいて相手方のターンオフ動作が完了した後に、対応するパワー半導体素子のターンオン動作を開始させる。
図14は、図13の駆動制御回路500A,500Bの詳細な構成を示すブロック図である。図14を参照して、駆動制御回路500A,500Bの各々のエッジトリガ回路560は、他の駆動制御回路のエッジトリガ回路560との間で非同期信号461の通信を行うように構成されている点で、図1のエッジトリガ回路160と異なる。
たとえば、エッジトリガ回路560からカウンタ150に出力される立ち上がりエッジおよび立ち下がりエッジを表すエッジ検出パルス、またはエッジ検出パルスを起点とする複数クロック分のパルスが、非同期信号461として用いられる。図1を参照して説明したように、エッジトリガ回路560がD-FFを利用して構成される場合、非同期信号461を反転させた信号をD-FFのイネーブル端子に入力することによって、相手側の駆動制御回路500のエッジトリガ回路560から非同期信号461を受けている間、エッジ検出パルスの生成を抑止できる。すなわち、非同期信号461は、エッジ検出パルスの生成を抑止する抑止信号である。
図14のその他の点は図1の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。なお、図12を参照して説明したように、駆動制御回路500A,500Bの各々において、プログラムメモリ130,131を共通化したプログラムメモリを設けてもよい。
上記のとおり実施の形態2では、実施の形態1の駆動制御回路をハーフブリッジに適用した場合について説明した。上記で説明した構成によってアーム短絡の発生を防止しながら、サージとスイッチング損失とを抑制可能な駆動制御回路500A,500Bを提供できる。
実施の形態3.
実施の形態3では、図1の電流推定回路191の変形例について説明する。変形例の電流推定回路691は、パワー半導体素子50のセンス電極Sから出力されたセンス電流を検出することにより、コレクタ電流ICEを推定する。ここで、センス電極Sは、パワー半導体素子50の低電位側の主電極(エミッタ)Eの一部を分離したものである。これにより、センス電極Sの面積とエミッタEの面積との比に応じてコレクタ電流ICEが縮小されたセンス電流を検出できる。以下、図面を参照して詳細に説明する。
実施の形態3では、図1の電流推定回路191の変形例について説明する。変形例の電流推定回路691は、パワー半導体素子50のセンス電極Sから出力されたセンス電流を検出することにより、コレクタ電流ICEを推定する。ここで、センス電極Sは、パワー半導体素子50の低電位側の主電極(エミッタ)Eの一部を分離したものである。これにより、センス電極Sの面積とエミッタEの面積との比に応じてコレクタ電流ICEが縮小されたセンス電流を検出できる。以下、図面を参照して詳細に説明する。
図15は、実施の形態3による駆動制御回路600の構成を示すブロック図である。図15の駆動制御回路600では、電流推定回路691の構成が図1の駆動制御回路100の電流推定回路191の構成と異なる。
電流推定回路691は、パワー半導体素子50のセンス電極Sから流出するセンス電流を検出し、検出したセンス電流の値をレジスタファイル140のレジスタ(CUR)146に格納する。コントローラ101は、センス電流の検出値に基づいてコレクタ電流ICEを推定できる。
より詳細には、電流推定回路691は、センス電流を電圧に変換し、変換された電圧をAD(Analog-to-Digital)変換する。図15に示すように、電流推定回路691は、電流-電圧変換回路を構成するオペアンプ692および抵抗器693と、アナログ・デジタル変換器(ADC)694とを含む。オペアンプ692の非反転入力端子はグランド52に接続され、オペアンプ692の反転入力端子と出力端子との間に抵抗器693が接続される。オペアンプ692の反転入力端子にセンス電流が入力され、オペアンプ692の出力電圧がADC694によってAD変換される。抵抗器693の抵抗値をRとすると、オペアンプ692の出力電圧はセンス電流のR倍に等しい。
上記の駆動制御回路600の構成によれば、センス電極Sの電位はグランド電位に近いので、オペアンプ692と抵抗器693とによって実現される電流-電圧変換の線形性は高い。結果として、コレクタ電流ICEの検出精度を高めることができるので、実施の形態1の駆動制御回路100の場合よりも高精度のパワー半導体素子50の制御が実現できる。
なお、パワー半導体素子50を流れる電流が数十A程度の場合であれば、センス電極付のパワー半導体素子を用いずに、エミッタ電極とグランド52との間に直接に電流センスICを配置してもよい。この場合、電流センスICによって検出されたコレクタ電流ICEの値が、レジスタファイル140のレジスタ(CUR)146に格納される。
図15のその他の点は図1の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。なお、図12を参照して説明したように、駆動制御回路600において、プログラムメモリ130,131を共通化したプログラムメモリを設けてもよい。
実施の形態4.
実施の形態4では、パワー半導体素子50を駆動制御するための回路として、ターンオン時に使用される駆動制御回路700Aと、ターンオフ時に使用される駆動制御回路700Bとが別個に設けられる変形例について説明する。
実施の形態4では、パワー半導体素子50を駆動制御するための回路として、ターンオン時に使用される駆動制御回路700Aと、ターンオフ時に使用される駆動制御回路700Bとが別個に設けられる変形例について説明する。
図16は、実施の形態4による駆動制御回路700A,700Bの構成を示す図である。図16を参照して、駆動制御回路700A,700Bの各々は、図1に示す駆動制御回路100に類似の構成を有しているが、以下の点で駆動制御回路100と異なる。
具体的に、ターンオン用の駆動制御回路700Aのコントローラ701Aは、ターンオン用のプログラムメモリ130を含むが、ターンオフ用のプログラムメモリ131を含まない。さらに、ターンオン用の駆動制御回路700Aの可変ゲートドライバ770Aは、電源ノード57からパワー半導体素子50の制御電極Gに電流を流し込む機能を有するが、制御電極Gから電流を引き抜く機能を有していない。
より詳細には、ターンオン用の可変ゲートドライバ770Aは、レベルシフタ771Aとバッファ用のPMOSトランジスタ180A,181A,182Aとを含む。PMOSトランジスタ180A,181A,182Aは、互いに並列に電源ノード57とパワー半導体素子50の制御電極Gとの間に接続される。レベルシフタ171は、出力ポートレジスタ(PORTOUT)144から受け取ったデジタル信号に基づいて、MOSトランジスタ180A,181A,182Aを駆動するためのゲート電圧を出力する。PMOSトランジスタ180A,181A,182Aの駆動電流量に差をつけるために、PMOSトランジスタ181Aのゲート幅は、たとえば、PMOSトランジスタ180Aのゲート幅の2倍である。また、PMOSトランジスタ182Aのゲート幅は、たとえば、PMOSトランジスタ180Aのゲート幅の4倍である。バッファ用のPMOSトランジスタの個数を増やすことにより、より細かく駆動電流量を制御できる。
一方、ターンオフ用の駆動制御回路700Bのコントローラ701Bは、ターンオフ用のプログラムメモリ131を含むが、ターンオン用のプログラムメモリ130を含まない。さらに、ターンオフ用の駆動制御回路700Bの可変ゲートドライバ770Bは、制御電極Gからグランド52に電流を引き抜く機能を有するが、パワー半導体素子50の制御電極Gに電流を流し込む機能を有していない。
より詳細には、ターンオフ用の可変ゲートドライバ770Bは、レベルシフタ771Bとバッファ用のNMOSトランジスタ180B,181B,182Bとを含む。NMOSトランジスタ180B,181B,182Bは、互いに並列にパワー半導体素子50の制御電極Gとグランド52との間に接続される。レベルシフタ171は、出力ポートレジスタ(PORTOUT)144から受け取ったデジタル信号に基づいて、MOSトランジスタ180B,181B,182Bを駆動するためのゲート電圧を出力する。NMOSトランジスタ180B,181B,182Bの駆動電流量に差をつけるために、NMOSトランジスタ181Bのゲート幅は、たとえば、NMOSトランジスタ180Bのゲート幅の2倍である。また、NMOSトランジスタ182Bのゲート幅は、たとえば、NMOSトランジスタ180Bのゲート幅の4倍である。バッファ用のNMOSトランジスタの個数を増やすことにより、より細かく駆動電流量を制御できる。
ターンオン用の駆動制御回路700Aのコントローラ701Aに供給されるゲート信号GSAと、ターンオフ用の駆動制御回路700Bのコントローラ701Bに供給されるゲート信号GSBとは、共通のゲート信号GSであってもよい。この場合、たとえば、コントローラ701Aのエッジトリガ回路160は、共通のゲート信号GSの立ち上がりエッジを検出し、コントローラ701Bのエッジトリガ回路160(不図示)は、共通のゲート信号GSの立ち下がりエッジを検出する。上記と異なり、互いに異なるゲート信号GSAとゲート信号GSBとがそれぞれコントローラ701A,701Bに供給されてもよい。
図16の駆動制御回路700A,700Bの各々のその他の構成は、図1の駆動制御回路100の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。上記の駆動制御回路700A,700Bの構成であっても、実施の形態1の場合と同様に、ターンオン時およびターンオフ時のスイッチング損失およびサージの発生を抑制できる。なお、実施の形態3の図15で説明した構成の電流推定回路691を本実施形態に組み合わせることができる。
実施の形態5.
実施の形態5では、より高精度の制御のために、パワー半導体素子50の高電位側の主電極Cの電圧(コレクタ電圧)をモニタする場合について説明する。
実施の形態5では、より高精度の制御のために、パワー半導体素子50の高電位側の主電極Cの電圧(コレクタ電圧)をモニタする場合について説明する。
図17は、実施の形態5による駆動制御回路800の構成を示すブロック図である。図17に示す駆動制御回路800は、コレクタ電圧を検出するコレクタ電圧検出回路892をさらに備える点で、図1に示す駆動制御回路100と異なる。さらに、図17の駆動制御回路800のコントローラ801に設けられたレジスタファイル840は、コレクタ電圧検出回路892によって検出されたコレクタ電圧の値を格納するためのレジスタ(VCE)847(第2レジスタとも称する)をさらに備える点で、図1の駆動制御回路100のコントローラ101に設けられたレジスタファイル140と異なる。
より詳細には、コレクタ電圧検出回路892は、コレクタ電圧を分圧するための分圧回路としての抵抗器893,894と、アナログ・デジタル変換器(ADC)895とを含む。抵抗器893,894は、パワー半導体素子50のコレクタCとグランド52との間に直列に接続される。ADC895は、抵抗器893および抵抗器894の接続ノードの電圧(分圧電圧)をAD変換する。AD変換によって得られた分圧電圧のデジタル値は、レジスタ(VCE)847に格納される。
図17のその他の点は図1の駆動制御回路100と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。なお、実施の形態5で説明したコレクタ電圧検出回路892およびレジスタ(VCE)847は、実施の形態1~4のいずれとも組み合わせることができる。
上記の実施形態の駆動制御回路800によれば、コントローラ801は、パワー半導体素子50のコレクタ電圧の検出値に基づいたパワー半導体素子50の制御が可能になる。したがって、実施の形態5の駆動制御回路800によれば、より高精度のパワー半導体素子50の制御が可能になる。
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この出願の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
50 パワー半導体素子、51 還流ダイオード、52 グランド、53 ダイオード、56 電源、57 電源ノード、100,300,500,600,700,800 駆動制御回路、101,701,801 コントローラ、120 命令デコーダ、130,131,330 プログラムメモリ、140,840 レジスタファイル、142,143 汎用レジスタ、144 出力ポートレジスタ、150 カウンタ、160,560 エッジトリガ回路、170,770 可変ゲートドライバ、171,771 レベルシフタ、180,181,182 バッファ、180A,181A,182A PMOSトランジスタ、180B,181B,182B NMOSトランジスタ、190 ミラー期間判定回路、191,691 電流推定回路、210 微分回路、211,221 キャパシタ、212,222,693,893,894 抵抗器、220 積分回路、223 入力ノード、224 出力ノード、230,231 比較器、240 エッジ検出回路、250,251 閾値電圧生成回路、400 ハーフブリッジ、461 非同期信号、692 オペアンプ、694,895 ADC、892 コレクタ電圧検出回路、C コレクタ(主電極)、E エミッタ(主電極)、G ゲート(制御電極)、GS,GSA,GSB ゲート信号、IC,ICE コレクタ電流、S センス電極、VC,VCE コレクタ電圧、VGE ゲート電圧、Vng,Vps 閾値電圧。
Claims (12)
- パワー半導体素子を駆動し制御する駆動制御回路であって、
前記パワー半導体素子の制御電極の電圧の検出値に基づいてミラー期間であるか否かを判定し、判定結果をフラグレジスタに格納するミラー期間判定回路と、
出力ポートレジスタに格納された電流指令値に応じた電流駆動力で、前記パワー半導体素子の前記制御電極に電圧を印加する可変ゲートドライバと、
前記パワー半導体素子をターンオンおよびターンオフさせるために外部から供給されたゲート信号に応答して、少なくとも1つのプログラムメモリに格納された複数の命令を順に実行するコントローラとを備え、
前記複数の命令は、前記フラグレジスタに格納されているミラー期間であるか否かの判定結果に応じて、前記出力ポートレジスタに格納すべき前記電流指令値を変更する条件付命令を含む、駆動制御回路。 - 前記複数の命令は、
前記パワー半導体素子のターンオン時に実行される複数の第1命令と、
前記パワー半導体素子のターンオフ時に実行される複数の第2命令を含み、
前記複数の第1命令は、前記フラグレジスタに格納された情報に基づいて、ミラー期間の開始前に実行される命令、ミラー期間中に実行される命令、およびミラー期間の終了後に実行される命令を含み、
前記複数の第2命令は、前記フラグレジスタに格納された情報に基づいて、ミラー期間の開始前に実行される命令、ミラー期間中に実行される命令、およびミラー期間の終了後に実行される命令を含む、請求項1に記載の駆動制御回路。 - 前記少なくとも1つのプログラムメモリは、
前記複数の第1命令を格納する第1のプログラムメモリと、
前記複数の第2命令を格納する第2のプログラムメモリとを含む、請求項2に記載の駆動制御回路。 - 前記少なくとも1つのプログラムメモリは、単一のプログラムメモリであり、
前記複数の第1命令と前記複数の第2命令とは、前記単一のプログラムメモリの異なる番地に格納されている、請求項2に記載の駆動制御回路。 - 前記駆動制御回路は、前記パワー半導体素子の主電極間を流れる主電流を推定し、推定した前記主電流の値を第1レジスタに格納する電流推定回路をさらに備え、
前記少なくとも1つのプログラムメモリに格納された前記複数の命令は、前記第1レジスタに格納された前記主電流の値を用いて前記電流指令値を演算する命令、および前記電流指令値の演算結果を前記出力ポートレジスタに格納する命令を含む、請求項1~4のいずれか1項に記載の駆動制御回路。 - 前記電流推定回路は、前記ミラー期間における前記制御電極の電圧に基づいて前記主電流の値を推定する、請求項5に記載の駆動制御回路。
- 前記パワー半導体素子は、前記主電流の一部を流すためのセンス電極を有し、
前記電流推定回路は、
前記センス電極を流れる電流を電圧に変換する電流電圧変換回路と、
前記電流電圧変換回路によって変換された電圧をデジタル値に変換するアナログ・デジタル変換器とを含む、請求項5に記載の駆動制御回路。 - 前記可変ゲートドライバは、
前記駆動制御回路の電源ノードと前記パワー半導体素子の前記制御電極との間に、互いに並列に接続された複数のPMOS(P-channel Metal Oxide Semiconductor)トランジスタと、
前記駆動制御回路のグランドと前記パワー半導体素子の前記制御電極との間に、互いに並列に接続された複数のNMOS(N-channel Metal Oxide Semiconductor)トランジスタとを含み、
前記複数のPMOSトランジスタのそれぞれの電流駆動力は互いに異なり、
前記複数のNMOSトランジスタのそれぞれの電流駆動力は互いに異なる、請求項1~7のいずれか1項に記載の駆動制御回路。 - 前記駆動制御回路は、前記パワー半導体素子の高電位側の主電極と低電位側の主電極との間の主電極間の電圧を検出し、検出した前記主電極間の電圧の値を第2レジスタに格納する電圧検出回路をさらに備え、
前記少なくとも1つのプログラムメモリに格納された前記複数の命令は、前記第2レジスタに格納された前記主電極間の電圧の値を用いて前記電流指令値を演算する命令、および前記電流指令値の演算結果を前記出力ポートレジスタに格納する命令を含む、請求項1~8のいずれか1項に記載の駆動制御回路。 - 前記電圧検出回路は、
前記主電極間の電圧を分圧することにより、分圧電圧を生成する分圧回路と、
前記分圧電圧をデジタル値に変換するアナログ・デジタル変換回路とを含む、請求項9に記載の駆動制御回路。 - 前記コントローラは、
前記ゲート信号の立ち上がりエッジおよび立ち下がりエッジを検出することにより、トリガパルスを生成するエッジトリガ回路と、
前記トリガパルスに応答して前記少なくとも1つのプログラムメモリから前記複数の命令の読み出しを開始するカウンタとを含み、
前記エッジトリガ回路は、前記トリガパルスの生成を抑止する抑止信号を外部から受けているとき前記トリガパルスを生成しない、請求項1~10のいずれか1項に記載の駆動制御回路。 - 互いに直列に接続されることによりハーフブリッジを構成する第1のパワー半導体素子および第2のパワー半導体素子と、
各々が請求項11に記載の駆動制御回路に対応し、前記第1のパワー半導体素子および前記第2のパワー半導体素子をそれぞれ駆動し制御する第1の駆動制御回路および第2の駆動制御回路とを備え、
前記第1の駆動制御回路の前記エッジトリガ回路は、前記抑止信号を前記第2の駆動制御回路から受け、
前記第2の駆動制御回路の前記エッジトリガ回路は、前記抑止信号を前記第1の駆動制御回路から受ける、電力回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2021/047290 WO2023119411A1 (ja) | 2021-12-21 | 2021-12-21 | パワー半導体素子の駆動制御回路および電力回路 |
JP2023568814A JPWO2023119411A1 (ja) | 2021-12-21 | 2021-12-21 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2021/047290 WO2023119411A1 (ja) | 2021-12-21 | 2021-12-21 | パワー半導体素子の駆動制御回路および電力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2023119411A1 true WO2023119411A1 (ja) | 2023-06-29 |
Family
ID=86901622
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2021/047290 WO2023119411A1 (ja) | 2021-12-21 | 2021-12-21 | パワー半導体素子の駆動制御回路および電力回路 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPWO2023119411A1 (ja) |
WO (1) | WO2023119411A1 (ja) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014207811A1 (ja) * | 2013-06-24 | 2014-12-31 | 三菱電機株式会社 | パワー半導体素子の駆動回路 |
US20150372678A1 (en) * | 2014-06-18 | 2015-12-24 | Texas Instruments Incorporated | Adaptive blanking timer for short circuit detection |
US20180013416A1 (en) * | 2016-07-11 | 2018-01-11 | Nxp Usa, Inc. | Igbt gate current slope measure to estimate miller plateau |
US20180234088A1 (en) * | 2017-02-16 | 2018-08-16 | Texas Instruments Incorporated | Gate driver including gate sense circuit |
WO2019207847A1 (ja) * | 2018-04-27 | 2019-10-31 | 三菱電機株式会社 | 電力用半導体素子の駆動装置 |
WO2021157221A1 (ja) * | 2020-02-03 | 2021-08-12 | 日立Astemo株式会社 | 半導体素子駆動装置および電力変換装置 |
-
2021
- 2021-12-21 WO PCT/JP2021/047290 patent/WO2023119411A1/ja active Application Filing
- 2021-12-21 JP JP2023568814A patent/JPWO2023119411A1/ja active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014207811A1 (ja) * | 2013-06-24 | 2014-12-31 | 三菱電機株式会社 | パワー半導体素子の駆動回路 |
US20150372678A1 (en) * | 2014-06-18 | 2015-12-24 | Texas Instruments Incorporated | Adaptive blanking timer for short circuit detection |
US20180013416A1 (en) * | 2016-07-11 | 2018-01-11 | Nxp Usa, Inc. | Igbt gate current slope measure to estimate miller plateau |
US20180234088A1 (en) * | 2017-02-16 | 2018-08-16 | Texas Instruments Incorporated | Gate driver including gate sense circuit |
WO2019207847A1 (ja) * | 2018-04-27 | 2019-10-31 | 三菱電機株式会社 | 電力用半導体素子の駆動装置 |
WO2021157221A1 (ja) * | 2020-02-03 | 2021-08-12 | 日立Astemo株式会社 | 半導体素子駆動装置および電力変換装置 |
Also Published As
Publication number | Publication date |
---|---|
JPWO2023119411A1 (ja) | 2023-06-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6482665B2 (ja) | 電力用半導体素子の駆動制御回路 | |
JP5119894B2 (ja) | ドライバ回路 | |
JP7064118B2 (ja) | ステッパーモータ誤差低減 | |
TW201108587A (en) | Comparator type DC-DC converter using synchronous rectification method | |
CN105897075B (zh) | 电机驱动方法、电机驱动装置以及硬盘装置 | |
CN115967383A (zh) | 栅极驱动装置 | |
WO2005015383A1 (en) | Switched charge multiplier-divider | |
WO2005043732A1 (en) | Multiplier-divider circuit for a pfc controller | |
US6703848B2 (en) | Digitally controlled adaptive driver for sensing capacitive load | |
JP6303060B1 (ja) | ゲート駆動回路 | |
JP2008134604A (ja) | ランプドライバ付きの高電圧ゲート駆動ic | |
JP2009095206A (ja) | インバータ制御回路とその制御方法 | |
JP5348115B2 (ja) | 負荷駆動装置 | |
WO2023119411A1 (ja) | パワー半導体素子の駆動制御回路および電力回路 | |
JP4147965B2 (ja) | Mosトランジスタによりpwm電圧制御する単相負荷の過電流検出回路 | |
EP2748624A1 (en) | Gradient amplifier with compensation for dead time and forward voltage | |
JP7251335B2 (ja) | ゲート駆動装置、スイッチング装置、および、ゲート駆動方法 | |
JP2015006120A (ja) | スイッチング電源装置 | |
JP2005110366A (ja) | ドライブ回路 | |
JP7068636B2 (ja) | 電力変換装置 | |
JP2017532945A (ja) | 電圧コンバータのためのアダプティブコントローラ | |
JP7388009B2 (ja) | スイッチの駆動回路 | |
CN111654216B (zh) | 步进马达的控制装置、步进马达的控制方法以及步进马达驱动控制*** | |
JP4599225B2 (ja) | スイッチング回路 | |
US9184744B2 (en) | Gate signal generation with adaptive signal profiles |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 21968848 Country of ref document: EP Kind code of ref document: A1 |
|
WWE | Wipo information: entry into national phase |
Ref document number: 2023568814 Country of ref document: JP |