JP7268507B2 - ゲート駆動装置及び電力変換装置 - Google Patents
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Description
本発明は、ゲート駆動装置及び電力変換装置に関する。
従来、サージ電圧の抑制とスイッチング損失の低減のため、スイッチング素子に流れるドレイン電流又はコレクタ電流（以下、主電流ともいう）に応じて適切なタイミングでスイッチング速度を変化させるアクティブゲート駆動方式が知られている。例えば特許文献１には、ターンオフの指令のタイミングからサージ電圧発生のタイミングまでのサージ期間を記憶し、今回のターンオフ時において、前回記憶したターンオフ時におけるサージ期間に基づいて、スイッチング素子の実効ゲート抵抗値の変更タイミングを決定するゲート駆動回路が開示されている。
特許文献１の記載によれば、サージ期間では、実効ゲート抵抗値を小さくすることでスイッチング速度が速くなるので、スイッチング損失を減少させ、サージ期間の経過後では、実効ゲート抵抗値を大きくすることで、サージ電圧を低下させることができる。また、特許文献１の記載によれば、前回のターンオフ時における情報を利用して、今回のターンオフ時における実効ゲート抵抗値を変更するため、フィードバック制御に要する時間に余裕ができる。
ところで、直流電源から供給される電源電圧（高電源電位部と低電源電位部との間の電源電圧）には、直流電源の入力電圧の変動等の何らかの理由によって、或る程度の変動が発生する。そのため、高電源電位部と低電源電位部との間に接続されるスイッチング素子のゲートを駆動するゲート駆動装置では、最大の電源電圧で最大の主電流が流れている時にターンオフしても、オフサージ電圧がスイッチング素子の耐圧を超過しないように設計することが求められる。
したがって、例えば図１に示すように、電源電圧Ｖｄが最小値Ｅｄ（ｍｉｎ）に低下している状況では、ゲート抵抗値が大きくなるゲート駆動条件に切り替えなくても、オフサージ電圧はスイッチング素子の耐圧（素子耐圧）を超過しないと考えられる。
しかしながら、オフサージ電圧の抑制のために毎回のターンオフ時にゲート抵抗値を大きくする従来の技術では、主電流の時間変化率ｄＩ／ｄｔが、図２に示すように、毎回のターンオフ時に常に緩やかになる。そのため、電源電圧Ｖｄが最大値に対して低下している状況では、ゲート駆動条件を切り替えない図１のような場合に比べてターンオフ時のスイッチング損失が増加する。その結果、例えば、電力変換効率の低下やスイッチング素子を冷却する冷却体の大型化を招くおそれがある。
そこで、本開示は、電源電圧が変動しても、オフサージ電圧の抑制とスイッチング損失の低減を両立可能なゲート駆動装置及び電力変換装置を提供する。
本開示は、
高電源電位部と低電源電位部との間に接続されるスイッチング素子のオンオフを指令する入力信号に応じて、前記スイッチング素子のゲートを駆動する駆動回路と、
前記スイッチング素子に発生するオフサージを検出するオフサージ検出回路と、
前記入力信号がオフ指令に切り替わってから前記オフサージが前記オフサージ検出回路により検出されるまでの時間幅を記憶する時間記憶回路と、
前記高電源電位部と前記低電源電位部との間の電源電圧の検出値に応じて、前記スイッチング素子のゲート駆動条件を切り替えるか否かを判定する切替判定回路と、
前記切替判定回路の判定結果に応じて、今回のターンオフ時において、前記時間記憶回路に記憶された前回のターンオフ時における前記時間幅の経過以後に、前記ゲート駆動条件を変更する駆動条件変更回路とを備える、ゲート駆動装置を提供する。
高電源電位部と低電源電位部との間に接続されるスイッチング素子のオンオフを指令する入力信号に応じて、前記スイッチング素子のゲートを駆動する駆動回路と、
前記スイッチング素子に発生するオフサージを検出するオフサージ検出回路と、
前記入力信号がオフ指令に切り替わってから前記オフサージが前記オフサージ検出回路により検出されるまでの時間幅を記憶する時間記憶回路と、
前記高電源電位部と前記低電源電位部との間の電源電圧の検出値に応じて、前記スイッチング素子のゲート駆動条件を切り替えるか否かを判定する切替判定回路と、
前記切替判定回路の判定結果に応じて、今回のターンオフ時において、前記時間記憶回路に記憶された前回のターンオフ時における前記時間幅の経過以後に、前記ゲート駆動条件を変更する駆動条件変更回路とを備える、ゲート駆動装置を提供する。
また、本開示は、
高電源電位部と低電源電位部との間に接続されるスイッチング素子と、
前記スイッチング素子のオンオフを指令する入力信号に応じて、前記スイッチング素子のゲートを駆動する駆動回路と、
前記スイッチング素子に発生するオフサージを検出するオフサージ検出回路と、
前記入力信号がオフ指令に切り替わってから前記オフサージが前記オフサージ検出回路により検出されるまでの時間幅を記憶する時間記憶回路と、
前記高電源電位部と前記低電源電位部との間の電源電圧を検出する電源電圧検出回路と、
前記電源電圧検出回路により検出された前記電源電圧に応じて、前記スイッチング素子のゲート駆動条件を切り替えるか否かを判定する切替判定回路と、
前記切替判定回路の判定結果に応じて、今回のターンオフ時において、前記時間記憶回路に記憶された前回のターンオフ時における前記時間幅の経過以後に、前記ゲート駆動条件を変更する駆動条件変更回路とを備える、電力変換装置を提供する。
高電源電位部と低電源電位部との間に接続されるスイッチング素子と、
前記スイッチング素子のオンオフを指令する入力信号に応じて、前記スイッチング素子のゲートを駆動する駆動回路と、
前記スイッチング素子に発生するオフサージを検出するオフサージ検出回路と、
前記入力信号がオフ指令に切り替わってから前記オフサージが前記オフサージ検出回路により検出されるまでの時間幅を記憶する時間記憶回路と、
前記高電源電位部と前記低電源電位部との間の電源電圧を検出する電源電圧検出回路と、
前記電源電圧検出回路により検出された前記電源電圧に応じて、前記スイッチング素子のゲート駆動条件を切り替えるか否かを判定する切替判定回路と、
前記切替判定回路の判定結果に応じて、今回のターンオフ時において、前記時間記憶回路に記憶された前回のターンオフ時における前記時間幅の経過以後に、前記ゲート駆動条件を変更する駆動条件変更回路とを備える、電力変換装置を提供する。
本開示の技術によれば、電源電圧が変動しても、オフサージ電圧の抑制とスイッチング損失の低減を両立可能なゲート駆動装置及び電力変換装置を提供できる。
以下、本開示に係る実施形態を図面を参照して説明する。
図３は、電力変換装置の構成例を示す図である。図３に示す電力変換装置１００は、ハイサイドのスイッチング素子Ｑ１とローサイドのスイッチング素子Ｑ２を利用して、直流の入力電力を所望の直流又は交流の出力電力に変換する装置である。スイッチング素子Ｑ１とスイッチング素子Ｑ２との間の接続点には、不図示の負荷が接続される。電力変換装置１００は、高電源電位部３１、低電源電位部３２、コンデンサ３０、スイッチング素子Ｑ１，Ｑ２、電源電圧検出回路４０及びゲート駆動装置１１，１２を備える。
高電源電位部３１及び低電源電位部３２は、不図示の直流電源に接続され、直流電源からの直流電力が供給される導電性部位である。直流電源の具体例として、整流回路、コンバータ、レギュレータなどがある。低電源電位部３２は、電位が高電源電位部３１よりも低い部位である。高電源電位部３１と低電源電位部３２との間に、直流の電源電圧Ｅｄが生じる。
コンデンサ３０は、電源電圧Ｅｄを平滑化する容量素子であり、その具体例として、電解コンデンサなどがある。コンデンサ３０は、高電源電位部３１に接続される一端と、低電源電位部３２に接続される他端とを有する。
スイッチング素子Ｑ１，Ｑ２は、それぞれ、電圧駆動型の半導体素子であり、制御電極（ゲート）と、第１の主電極（コレクタ又はドレイン）と、第２の主電極（エミッタ又はソース）とを有する。スイッチング素子Ｑ１，Ｑ２の具体例として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などが挙げられる。図３は、スイッチング素子Ｑ１，Ｑ２が、ゲートＧとドレインＤとソースＳとを有するＮチャネル型のＭＯＳＦＥＴの場合を例示する。
スイッチング素子Ｑ１，Ｑ２は、Ｓｉ（シリコン）などの半導体でもよいが、ＳｉＣ（炭化ケイ素）やＧａＮ（窒化ガリウム）やＧａ２Ｏ３（酸化ガリウム）やダイヤモンドなどのワイドバンドギャップデバイスでもよい。バンドギャップデバイスをスイッチング素子Ｑ１，Ｑ２に適用することにより、スイッチング素子Ｑ１，Ｑ２の損失低減の効果が高まる。
スイッチング素子Ｑ１，Ｑ２は、互いに直列に接続されている。スイッチング素子Ｑ１は、高電源電位部３１と低電源電位部３２との間に接続され、スイッチング素子Ｑ２を介して低電源電位部３２に接続されている。スイッチング素子Ｑ２は、高電源電位部３１と低電源電位部３２との間に接続され、スイッチング素子Ｑ１を介して高電源電位部３１に接続されている。スイッチング素子Ｑ１は、ゲート駆動装置１１に接続されるゲートＧと、高電源電位部３１に接続されるドレインＤと、スイッチング素子Ｑ２のドレインＤに接続されるソースＳとを有する。スイッチング素子Ｑ２は、ゲート駆動装置１２に接続されるゲートＧと、低電源電位部３２に接続されるソースＳと、スイッチング素子Ｑ１のソースＳに接続されるドレインＤとを有する。スイッチング素子Ｑ１，Ｑ２は、それぞれ、ダイオードがドレインＤとソースＳとの間に逆並列に接続されている。
電源電圧検出回路４０は、高電源電位部３１と低電源電位部３２との間の電源電圧Ｅｄを検出し、電源電圧Ｅｄの検出値Ｅｄｄをゲート駆動装置１１，１２のそれぞれに対して出力する。
電源電圧検出回路４０は、例えば、抵抗４１，４２による分圧回路と、分圧回路により分圧された電圧が入力される絶縁アンプ４３，４４とを有する。分圧回路は、電源電圧Ｅｄを抵抗４１，４２により分圧し、分圧して得られる電圧を絶縁アンプ４３，４４のそれぞれに対して供給する。絶縁アンプ４３，４４は、それぞれ、分圧回路から供給される電圧信号を増幅し、当該電圧信号の電圧値に対応する信号を電源電圧Ｅｄの検出値Ｅｄｄとして出力する。絶縁アンプ４３は、低電源電位部３２基準の電源電圧Ｅｄを、スイッチング素子Ｑ１のソースＳ基準の検出値Ｅｄｄに変換し、絶縁アンプ４４は、低電源電位部３２基準の電源電圧Ｅｄを、スイッチング素子Ｑ２のソースＳ基準の検出値Ｅｄｄに変換する。絶縁アンプ４３，４４は、それぞれ、その入出力間が絶縁されているので、コモンモードノイズを低減できる。
ゲート駆動装置１１は、スイッチング素子Ｑ１のゲートに正又は負の電圧を供給し、スイッチング素子Ｑ１のゲートをオン及びオフする駆動回路である。ゲート駆動装置１２は、スイッチング素子Ｑ２のゲートに正又は負の電圧を供給し、スイッチング素子Ｑ２のゲートをオン及びオフする駆動回路である。ハイサイドのゲート駆動装置１１は、スイッチング素子Ｑ１のターンオフ中にスイッチング素子Ｑ１のスイッチング速度を調整するアクティブゲート駆動方式で、スイッチング素子Ｑ１のゲートを駆動する。ローサイドのゲート駆動装置１２は、スイッチング素子Ｑ２のターンオフ中にスイッチング素子Ｑ２のスイッチング速度を調整するアクティブゲート駆動方式で、スイッチング素子Ｑ２のゲートを駆動する。
ゲート駆動装置１１，１２は、互いに同じ構成を有する。次に、図４を参照して、ゲート駆動装置１１，１２の各構成例について説明する。
図４は、ゲート駆動装置の構成例を示す図である。図４に示すゲート駆動装置１０は、スイッチング素子Ｑのゲートをオン及びオフする駆動回路である。スイッチング素子Ｑは、上述のスイッチング素子Ｑ１又はＱ２に対応する。ゲート駆動装置１０は、駆動回路５０、オフサージ検出回路９０、時間記憶回路７０、切替判定回路８０及び駆動条件変更回路６０を備える。
駆動回路５０は、ゲート駆動装置１０の外部からの入力信号に応じて、スイッチング素子Ｑのゲートを駆動する回路部である。入力信号は、スイッチング素子Ｑのスイッチング（オンオフ）を指令する信号であり、例えばパルス幅変調された信号（ＰＷＭ信号）である。入力信号がＰＷＭ信号の場合、入力信号がアクティブレベル（例えば、ハイレベル）の場合、スイッチング素子Ｑのオン指令を表し、入力信号が非アクティブレベル（例えば、ローレベル）の場合、スイッチング素子Ｑのオフ指令を表す。駆動回路５０は、スイッチング素子ＱのソースＳに接続される基準電位部Ｍをグランド基準として動作する。
オフサージ検出回路９０は、スイッチング素子Ｑのターンオフ時にスイッチング素子ＱのドレインＤとソースＳと間に発生するオフサージを検出する。スイッチング素子ＱのドレインＤとソースＳと間に、電源電圧Ｅｄよりも高く発生した電圧を、オフサージ電圧という。
オフサージ検出回路９０は、例えば、スイッチング素子ＱのドレインＤとソースＳと間の電圧ＶＤＳを観測し、設定電圧値Ｖａを超える電圧ＶＤＳが検知された場合、スイッチング素子Ｑのターンオフに伴うオフサージが発生したと検出する。設定電圧値Ｖａは、電源電圧Ｅｄの電圧値よりも大きく、設計的に発生し得るオフサージ電圧の最大値（ピーク値Ｖｐ）よりも低い値に予め設定される。オフサージ電圧のピーク値Ｖｐは、例えば、電源電圧Ｅｄの最大値Ｅｄ（ｍａｘ）で流れる最大の主電流（ドレイン電流Ｉｄ）でスイッチング素子Ｑをターンオフしたときに発生する電圧ＶＤＳの電圧値である。オフサージ検出回路９０は、電圧ＶＤＳが設定電圧値Ｖａを超えたか否かを検知することによって、オフサージ電圧がピーク値Ｖｐに至る手前の中途段階でオフサージの発生を検出できる。
オフサージ検出回路９０は、例えば、電圧ＶＤＳを抵抗９２，９３により分圧し、分圧して得られる電圧値に基づいて、電圧ＶＤＳが設定電圧値Ｖａを超えたか否かを判定する電圧値検出回路９１を有する。
なお、オフサージ検出回路９０は、電圧ＶＤＳが設定電圧値Ｖａを超えたことを検知する方式とは別の方式によって、オフサージを検出してもよい。例えば、オフサージ検出回路９０は、ドレイン電流Ｉｄの時間変化率ｄＩ／ｄｔの所定の変化を検知することによって、オフサージを検出してもよい。
オフサージ検出回路９０は、オフサージの発生を検出した場合、オフサージの発生を検出したことを表す検出信号を時間記憶回路７０に出力する。
時間記憶回路７０は、入力信号がオフ指令に切り替わってからオフサージがオフサージ検出回路９０により検出されるまでの時間幅Δｔを記憶する。時間記憶回路７０は、例えば、入力信号がオン指令からオフ指令に切り替わるエッジタイミングから、オフサージ検出回路９０から供給される検出信号が入力されるタイミングまでの時間幅Δｔをカウンタ又はフィルタにより記憶する。時間記憶回路７０は、ターンオフのたびに（すなわち、入力信号がオフ指令に切り替わるたびに）、時間幅Δｔを更新する。
切替判定回路８０は、電源電圧Ｅｄの検出値Ｅｄｄに応じて、スイッチング素子Ｑのゲート駆動条件を切り替えるか否かを判定する。例えば、切替判定回路８０は、検出値Ｅｄｄが所定の判定値Ｅｄ（ｒｅｆ）と同じ又は判定値Ｅｄ（ｒｅｆ）よりも大きい場合、ゲート駆動条件を切り替えると判定し、検出値Ｅｄｄが判定値Ｅｄ（ｒｅｆ）よりも小さい場合、ゲート駆動条件を切り替えないと判定する。判定値Ｅｄ（ｒｅｆ）は、電源電圧Ｅｄが取り得る変動幅の最大値Ｅｄ（ｍａｘ）と最小値Ｅｄ（ｍｉｎ）との間の電圧値（＝Ｅｄ（ｍａｘ）－α）に設定される。αは、非負の値である。
切替判定回路８０は、スイッチング素子Ｑのゲート駆動条件の切り替え有無の判定結果に応じて、スイッチング素子Ｑのゲート駆動条件を駆動条件変更回路６０に中途タイミングｔｍで変更させるタイミング信号Δｔｗを出力する。中途タイミングｔｍは、スイッチング素子Ｑのスイッチング速度がターンオフ中に変化するようにスイッチング素子Ｑのゲート駆動条件をターンオフ中に変更する条件変更タイミングである。中途タイミングｔｍは、オフサージがピークに至る前のタイミングである。
駆動条件変更回路６０は、切替判定回路８０の判定結果に応じて、今回のターンオフ時において、時間記憶回路７０に記憶された前回のターンオフ時における時間幅Δｔの経過以後の中途タイミングｔｍに、ゲート駆動条件を変更する。
駆動条件変更回路６０は、切替判定回路８０から出力されるタイミング信号Δｔｗに応じて、切替判定回路８０により決定された中途タイミングｔｍでスイッチング素子Ｑのゲート駆動条件を変更する。図４には、ゲート駆動条件として、条件内容が相違する駆動条件ａ１，ａ２が例示されているが、条件内容が相違する３つ以上の駆動条件の設定があってもよい。
駆動条件変更回路６０は、タイミング信号Δｔｗに応じて、駆動条件ａ１，ａ２のうちいずれか一方を選択する。駆動条件変更回路６０は、例えば、切替判定回路８０からタイミング信号Δｔｗが出力されていない期間に駆動条件ａ１を選択し、切替判定回路８０からタイミング信号Δｔｗが出力されている期間に駆動条件ａ２を選択する。
駆動条件変更回路６０は、今回のターンオフ時において、時間記憶回路７０に記憶された前回のターンオフ時における時間幅Δｔの経過以後の中途タイミングｔｍに、ゲート駆動条件を、スイッチング素子Ｑのターンオフ速度が遅くなる条件に変更する。
駆動条件変更回路６０は、例えば、抵抗値の異なる２つのゲート抵抗と、各ゲート抵抗をスイッチング素子Ｑのゲートに接続するか否かを切り替えるスイッチ回路とを有する。スイッチング素子Ｑのゲートに接続されるゲート抵抗の抵抗値は、駆動条件ａ１が選択されている場合、駆動条件ａ２が選択されている場合に比べて、小さい。
したがって、駆動回路５０によるスイッチング素子Ｑのターンオフ中に、ゲート抵抗の抵抗値が小さくなる駆動条件ａ１が選択されることによって、スイッチング素子Ｑのスイッチング速度（ターンオフ速度）が速くなる。よって、ターンオフ時のスイッチング損失を低減できる。一方、駆動回路５０によるスイッチング素子Ｑのターンオフ中に、ゲート抵抗の抵抗値が大きくなる駆動条件ａ２が選択されることによって、スイッチング素子Ｑのスイッチング速度（ターンオフ速度）が遅くなる。よって、スイッチング素子Ｑに流れるドレイン電流の時間変化率（ｄＩ／ｄｔ）が減少し、オフサージ電圧を抑制できる。
また、駆動条件変更回路６０は、電流値の異なる２つのゲート電流源と、各ゲート電流源をスイッチング素子Ｑのゲートに接続するか否かを切り替えるスイッチ回路とを有する構成でもよい。スイッチング素子Ｑのゲートに接続されるゲート電流源の電流値は、駆動条件ａ１が選択されている場合、駆動条件ａ２が選択されている場合に比べて、大きい。あるいは、駆動条件変更回路６０は、電圧値の異なる２つのゲート電圧源と、各ゲート電圧源をスイッチング素子Ｑのゲートに接続するか否かを切り替えるスイッチ回路とを有する構成でもよい。スイッチング素子Ｑのゲートに接続されるゲート電圧源の電圧値は、駆動条件ａ１が選択されている場合、駆動条件ａ２が選択されている場合に比べて、大きい。
したがって、駆動回路５０によるスイッチング素子Ｑのターンオフ中に、ゲート電流の電流値が大きくなる駆動条件ａ１が選択されることによって、スイッチング素子Ｑのスイッチング速度（ターンオフ速度）が速くなる。よって、駆動回路５０によるスイッチング素子Ｑのターンオフ中に、ゲート電流源の電流値又はゲート電圧源の電圧値が大きくなる駆動条件ａ１が選択されることで、ターンオフ時のスイッチング損失を低減できる。一方、駆動回路５０によるスイッチング素子Ｑのターンオフ中に、ゲート電流の電流値が小さくなる駆動条件ａ２が選択されることによって、スイッチング素子Ｑのスイッチング速度（ターンオフ速度）が遅くなる。よって、駆動回路５０によるスイッチング素子Ｑのターンオフ中に、ゲート電流源の電流値又はゲート電圧源の電圧値が小さくなる駆動条件ａ２が選択されることで、スイッチング素子Ｑに流れるドレイン電流の時間変化率（ｄＩ／ｄｔ）が減少し、オフサージ電圧を抑制できる。
また、切替判定回路８０は、電源電圧Ｅｄの検出値Ｅｄｄに応じて、スイッチング素子Ｑのゲート駆動条件を切り替えるか否かを判定する。駆動条件変更回路６０は、切替判定回路８０の判定結果に応じて、今回のターンオフ時において、時間記憶回路７０に記憶された前回のターンオフ時における時間幅Δｔの経過以後の中途タイミングｔｍに、ゲート駆動条件を変更する。これにより、電源電圧Ｅｄの大きさに応じてゲート駆動条件の変更有無を切り替えられるので、電源電圧Ｅｄが変動しても、オフサージ電圧の抑制とスイッチング損失の低減を両立できる。
例えば、電源電圧Ｅｄの低下によってスイッチング素子Ｑに発生するオフサージ電圧が比較的低くなる状況で、スイッチング素子Ｑのターンオフ速度が遅くなるゲート駆動条件に切り替わることを禁止できる。これにより、電源電圧Ｅｄの低下によりオフサージ電圧が低下した状況において、ターンオフ時のドレイン電流の時間変化率ｄＩ／ｄｔが緩やかになることによるターンオフ損失の増加を抑制できる。
次に、図４，５，６を参照して、電源電圧Ｅｄの大小によるゲート駆動装置１０の動作の違いについて説明する。
図５は、電源電圧Ｅｄの検出値Ｅｄｄが判定値Ｅｄ（ｒｅｆ）以上のとき（より具体的には、電源電圧Ｅｄが最大値Ｅｄ（ｍａｘ）のとき）のゲート駆動装置１０の動作例を示すタイミングチャートである。
駆動回路５０は、スイッチング素子Ｑをスイッチングさせる入力信号に従って、スイッチング素子Ｑの制御端子（ゲート）に対して、制御信号（ゲート駆動信号）を駆動条件変更回路６０を介して供給する。この例では、ハイレベルの入力信号は、スイッチング素子Ｑのオン指令を表し、ローレベルの入力信号は、スイッチング素子Ｑのオフ指令を表す。
入力信号がオフ指令からオン指令に変化した場合、スイッチング素子Ｑは、その制御端子に入力される制御信号に従って、ターンオンを開始する（ｔ１時点）。スイッチング素子Ｑのドレイン－ソース間の電圧ＶＤＳが減少しつつ、ドレイン電流Ｉｄが増加し始める。
その後、入力信号がオン指令からオフ指令に変化した場合、スイッチング素子Ｑは、その制御端子に入力される制御信号に従って、ターンオフを開始する（ｔ２時点）。入力信号がオフ指令に変化すると同時に、時間記憶回路７０は、時間幅Δｔの測定を開始する。時間記憶回路７０は、例えば、入力信号がオン指令になってから、予め設定されたカウント開始値を起点にカウントし、時間幅Δｔを数値化もしくは電圧値化する。
スイッチング素子Ｑのターンオフが開始し、オフサージがオフサージ検出回路９０により検出されると、オフサージ検出回路９０は、オフサージが検出されたことを表す検出信号を時間記憶回路７０に出力する。
時間記憶回路７０は、オフサージ検出回路９０から供給される検出信号が入力されると同時に、カウントを停止し、ｎ回目のターンオフ時の時間幅Δｔの測定値Δｔ１を記憶し、測定値Δｔ１を表す信号を切替判定回路８０に出力する。時間記憶回路７０は、スイッチング素子Ｑがターンオフするたびに、そのターンオフ時における時間幅Δｔを記憶し、時間幅Δｔの測定値を表す信号を切替判定回路８０に出力する。
切替判定回路８０は、電源電圧Ｅｄの現在の検出値Ｅｄｄが判定値Ｅｄ（ｒｅｆ）よりも大きいので、ゲート駆動条件を切り替えると判定する。切替判定回路８０は、入力信号がオン指令からオフ指令に変化した時点ｔ２から時間幅Δｔの測定値Δｔ０経過した時点ｔ３で、タイミング信号Δｔｗを出力する。測定値Δｔ０は、時間記憶回路７０により得られる（ｎ－１）回目のターンオフ時における時間幅Δｔの測定値に相当する。タイミングｔ３は、上述の中途タイミングｔｍに相当する。なお、ｔ２は、入力信号がオン指令からオフ指令に変化したタイミングでもよいが、入力信号がオン指令からオフ指令に変化することに伴って駆動回路５０がスイッチング素子Ｑをターンオフを開始させるタイミングでもよい。
つまり、ターンオフ動作を開始したｔ２時点からｔ３時点までは、ゲート駆動条件は駆動条件ａ１のまま、ドレイン－ソース間の電圧ＶＤＳが増加を開始する。駆動条件ａ１は駆動条件ａ２よりもターンオフ速度を速くする条件なので、ターンオフ中の前半期間でのスイッチング速度が高速化し、スイッチング損失が低減する。
そして、スイッチング素子Ｑのミラー期間が終了すると、ドレイン電流Ｉｄが急激に減少し始める際にドレイン電流Ｉｄの時間変化率に応じたサージ電圧が発生する。しかしながら、タイミングｔ３でタイミング信号Δｔｗの出力が開始すると、ゲート駆動条件が駆動条件ａ１から駆動条件ａ２に切り替わるので、ターンオフ中の後半期間でのスイッチング速度が低速化し、オフサージ電圧を抑制することができる（円ｂ参照）。例えば、駆動条件変更回路６０は、スイッチング素子Ｑのゲートに接続されるゲート抵抗の抵抗値をｔ３時点で大きく、又は、スイッチング素子Ｑのゲートに流れるゲート電流の電流値をｔ３時点で小さくする。
駆動条件変更回路６０は、ゲート駆動条件をターンオフ速度が遅くなる駆動条件ａ２にタイミングｔ３で変更してから所定の時間経過したタイミングｔ４で、変更前の元の駆動条件ａ１に戻す。タイミングｔ４は、入力信号が次のオン指令に切り替わるタイミングｔ５前のタイミングである。
（ｎ＋１）回目のスイッチングにおけるタイミングｔ５～ｔ８は、上述のｎ回目のスイッチングにおけるタイミングｔ１～ｔ４に対応する。つまり、切替判定回路８０は、入力信号がオン指令からオフ指令に変化した時点ｔ６から時間幅Δｔの測定値Δｔ１経過した時点ｔ７で、タイミング信号Δｔｗを出力する。測定値Δｔ１は、時間記憶回路７０により得られるｎ回目のターンオフ時における時間幅Δｔの測定値に相当する。タイミングｔ７は、上述の中途タイミングｔｍに相当する。なお、ｔ６は、入力信号がオン指令からオフ指令に変化したタイミングでもよいが、入力信号がオン指令からオフ指令に変化することに伴って駆動回路５０がスイッチング素子Ｑをターンオフを開始させるタイミングでもよい。
一方、図６は、電源電圧Ｅｄの検出値Ｅｄｄが判定値Ｅｄ（ｒｅｆ）未満のとき（より具体的には、電源電圧Ｅｄが最小値Ｅｄ（ｍｉｎ）のとき）のゲート駆動装置１０の動作例を示すタイミングチャートである。
この場合、切替判定回路８０は、電源電圧Ｅｄの現在の検出値Ｅｄｄが判定値Ｅｄ（ｒｅｆ）よりも小さいので、ゲート駆動条件を切り替えないと判定する。切替判定回路８０は、タイミングｔ３で、タイミング信号Δｔｗを出力しない。よって、ターンオフ中のゲート駆動条件は、駆動条件ａ２に切り替わらずに、駆動条件ａ１で維持される。したがって、スイッチング速度の低速化によるターンオフ損失の増加を防止できる（円ｃ参照）。また、スイッチング速度の低速化によるオフサージ電圧の抑制が積極的には行われなくても（円ｄ参照）、電源電圧Ｅｄの低下によってスイッチング素子Ｑに発生するオフサージ電圧はあまり高くならないので、オフサージ電圧はスイッチング素子Ｑの耐圧を超過しない。
つまり、電源電圧Ｅｄの低下によってスイッチング素子Ｑに発生するオフサージ電圧が比較的低くなる状況で、スイッチング素子Ｑのターンオフ速度が遅くなるゲート駆動条件に切り替わることを禁止できる。これにより、電源電圧Ｅｄの低下によりオフサージ電圧が低下した状況において、ターンオフ時のドレイン電流の時間変化率ｄＩ／ｄｔが緩やかになることによるターンオフ損失の増加を抑制できる。このように、本開示の技術によれば、電源電圧Ｅｄが変動しても、オフサージ電圧の抑制とスイッチング損失の低減との両立が可能となる。
ここで、オフサージ電圧の大きさは、スイッチング素子Ｑの温度に応じて変化するので、切替判定回路８０は、スイッチング素子Ｑの温度（スイッチング素子Ｑの周辺温度を含んでよい）に応じて、判定値Ｅｄ（ｒｅｆ）を変更してもよい。これにより、スイッチング素子Ｑの温度に応じてゲート駆動条件の変更有無を切り替えられるので、スイッチング素子Ｑの温度が変動しても、オフサージ電圧の抑制とスイッチング損失の低減との両立を維持できる。判定値Ｅｄ（ｒｅｆ）が「Ｅｄ（ｍａｘ）－α」で定義されている場合、切替判定回路８０は、αの変更によって、判定値Ｅｄ（ｒｅｆ）を変更する。
例えば図４に示すように、ゲート駆動装置１０は、スイッチング素子Ｑの温度を検出する温度検出回路２０を備える。温度検出回路２０は、スイッチング素子Ｑの近傍に設けられたダイオードに定電流を流し、そのダイオードの順方向電圧を測定することによって、スイッチング素子Ｑの温度を検出する。温度検出回路２０は、別の検出方式で、スイッチング素子Ｑの温度を検出してもよい。切替判定回路８０は、温度検出回路２０により検出された温度に応じて、判定値Ｅｄ（ｒｅｆ）を変更する。
スイッチング素子Ｑは、スイッチング素子Ｑの温度が高くなるほどオフサージ電圧の大きさが低くなる特性を有する。この特性を踏まえ、切替判定回路８０は、スイッチング素子Ｑの温度が高い場合、スイッチング素子Ｑの温度が低い場合に比べて、判定値Ｅｄ（ｒｅｆ）を高くしてもよい。これにより、例えば、スイッチング素子Ｑの温度上昇によってスイッチング素子Ｑに発生するオフサージ電圧が比較的低くなる状況で、スイッチング素子Ｑのターンオフ速度が遅くなるゲート駆動条件に切り替わることを禁止できる。これにより、スイッチング素子Ｑの温度上昇によりオフサージ電圧が低下した状況において、ターンオフ時のドレイン電流の時間変化率ｄＩ／ｄｔが緩やかになることによるターンオフ損失の増加を抑制できる。判定値Ｅｄ（ｒｅｆ）が「Ｅｄ（ｍａｘ）－α」で定義されている場合、切替判定回路８０は、αを小さくすることによって、判定値Ｅｄ（ｒｅｆ）を高くできる。
以上、ゲート駆動装置及び電力変換装置を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。
例えば、少なくとも一つのゲート駆動装置を備える電力変換装置は、直流を直流に変換するＤＣ－ＤＣコンバータに限られない。その具体例として、直流を交流に変換するインバータ、入力電圧を昇圧して出力する昇圧コンバータ、入力電圧を降圧して出力する降圧コンバータ、入力電圧を昇圧又は降圧して出力する昇降圧コンバータなどがある。
１０，１１，１２ ゲート駆動装置
２０ 温度検出回路
３０ コンデンサ
３１ 高電源電位部
３２ 低電源電位部
４０ 電源電圧検出回路
５０ 駆動回路
６０ 駆動条件変更回路
７０ 時間記憶回路
８０ 切替判定回路
９０ オフサージ検出回路
１００ 電力変換装置
２０ 温度検出回路
３０ コンデンサ
３１ 高電源電位部
３２ 低電源電位部
４０ 電源電圧検出回路
５０ 駆動回路
６０ 駆動条件変更回路
７０ 時間記憶回路
８０ 切替判定回路
９０ オフサージ検出回路
１００ 電力変換装置
Claims (12)
- 高電源電位部と低電源電位部との間に接続されるスイッチング素子のオンオフを指令する入力信号に応じて、前記スイッチング素子のゲートを駆動する駆動回路と、
前記スイッチング素子に発生するオフサージを検出するオフサージ検出回路と、
前記入力信号がオフ指令に切り替わってから前記オフサージが前記オフサージ検出回路により検出されるまでの時間幅を記憶する時間記憶回路と、
前記高電源電位部と前記低電源電位部との間の電源電圧の検出値に応じて、前記スイッチング素子のゲート駆動条件を切り替えるか否かを判定する切替判定回路と、
前記切替判定回路の判定結果に応じて、今回のターンオフ時において、前記時間記憶回路に記憶された前回のターンオフ時における前記時間幅の経過以後に、前記ゲート駆動条件を変更する駆動条件変更回路とを備える、ゲート駆動装置。 - 前記切り替え判定回路は、前記電源電圧の検出値が判定値よりも大きい場合、前記ゲート駆動条件を切り替えると判定し、前記電源電圧の検出値が前記判定値よりも小さい場合、前記ゲート駆動条件を切り替えないと判定する、請求項１に記載のゲート駆動装置。
- 前記切替判定回路は、前記スイッチング素子の温度に応じて、前記判定値を変更する、請求項２に記載のゲート駆動装置。
- 前記切替判定回路は、前記温度が高い場合、前記温度が低い場合に比べて、前記判定値を高くする、請求項３に記載のゲート駆動装置。
- 前記駆動条件変更回路は、今回のターンオフ時において、前記時間記憶回路に記憶された前回のターンオフ時における前記時間幅の経過以後に、前記ゲート駆動条件を、前記スイッチング素子のターンオフ速度が遅くなる条件に変更する、請求項１から４のいずれか一項に記載のゲート駆動装置。
- 前記駆動条件変更回路は、前記スイッチング素子のゲートに接続されるゲート抵抗の抵抗値を大きくすることによって、前記ターンオフ速度を遅くする、請求項５に記載のゲート駆動装置。
- 前記駆動条件変更回路は、前記スイッチング素子のゲートに流れるゲート電流の電流値を小さくすることによって、前記ターンオフ速度を遅くする、請求項５に記載のゲート駆動装置。
- 前記駆動条件変更回路は、前記ゲート駆動条件を、前記ターンオフ速度が遅くなる条件に変更してから所定の時間経過時に変更前の元の駆動条件に戻す、請求項５から７のいずれか一項に記載のゲート駆動装置。
- 前記駆動条件変更回路は、前記オフサージがピークに至る前の中途タイミングで、前記ゲート駆動条件を変更する、請求項１から８のいずれか一項に記載のゲート駆動装置。
- 高電源電位部と低電源電位部との間に接続されるスイッチング素子と、
前記スイッチング素子のオンオフを指令する入力信号に応じて、前記スイッチング素子のゲートを駆動する駆動回路と、
前記スイッチング素子に発生するオフサージを検出するオフサージ検出回路と、
前記入力信号がオフ指令に切り替わってから前記オフサージが前記オフサージ検出回路により検出されるまでの時間幅を記憶する時間記憶回路と、
前記高電源電位部と前記低電源電位部との間の電源電圧を検出する電源電圧検出回路と、
前記電源電圧検出回路により検出された前記電源電圧に応じて、前記スイッチング素子のゲート駆動条件を切り替えるか否かを判定する切替判定回路と、
前記切替判定回路の判定結果に応じて、今回のターンオフ時において、前記時間記憶回路に記憶された前回のターンオフ時における前記時間幅の経過以後に、前記ゲート駆動条件を変更する駆動条件変更回路とを備える、電力変換装置。 - 前記電源電圧検出回路は、
前記電源電圧を分圧する分圧回路と、
前記分圧回路により分圧された電圧が入力され、前記電源電圧の検出値を出力する絶縁アンプとを有する、請求項１０に記載の電力変換装置。 - 前記スイッチング素子は、ワイドバンドギャップデバイスである、請求項１０または１１に記載の電力変換装置。
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