JP2018098849A - パワーモジュール - Google Patents

Abstract

【課題】スイッチング損失とサージ電圧の初期のばらつきを少なくし、更に、過電流状態でのパワー半導体素子のオフ時に発生するサージ電圧を低減する。【解決手段】パワーＭＯＳ４３は、定電流回路２０及びスイッチ４１から供給される制御駆動電流Ｉ４１が、ゲートの入力容量に注入されてターンオンし、入力容量の蓄積電荷が放電され、スイッチ４２及び定電流回路３０−１を介して、制御駆動電流Ｉ４２が放出されてターンオフする。パワーＭＯＳ４３のオフ時に、過電流状態になった場合には、サージ電圧抑制回路５０により、その過電流状態が検出されて制御駆動電流Ｉ４２が減少し、この減少した制御駆動電流Ｉ４３が放出されてターンオフする。【選択図】図１

Description

本発明は、パワー素子等が１つのパッケージに収容されたパワーモジュールに関するものである。

パワーモジュールを構成するパワー半導体素子としては、例えば、パワーＭＯＳＦＥＴ（以下単に「パワーＭＯＳ」という。）、絶縁制御型バイポーラ・トランジスタ（以下「ＩＧＢＴ」という。）、窒化ガリウム（ＧａＮ）パワーデバイス、炭化珪素（ＳｉＣ）パワーデバイス等のパワートランジスタが知られている。

特許文献１には、ＩＧＢＴを用い、交流モータ等の誘導性負荷を駆動制御する半導体装置において、誘導性負荷に流れる電流を正確に検出することができる電流検出機能付き半導体装置の技術が記載されている。
特許文献２には、絶縁ゲート型スイッチング素子として例えばＩＧＢＴを用いたパワーモジュールとしての駆動回路において、消費電流を低減するために、カレントミラーを用いた定電流源、切替回路、及び電流モード選択回路を有する駆動回路の技術が記載されている。

特許文献３には、入力される直流電圧を、１次側のパワーＭＯＳであるＭＯＳＦＥＴと絶縁トランスとによって交流電圧に変換した後、２次側の同期整流用ＭＯＳＦＥＴ及び還流用ＭＯＳＦＥＴにより直流電圧に変換して出力する絶縁型直流／直流（ＤＣ／ＤＣ）コンバータが記載されている。このＤＣ／ＤＣコンバータでは、動作停止の際に、２次側の同期整流用ＭＯＳＦＥＴ及び還流用ＭＯＳＦＥＴに生じる過電圧を防止するために、動作が停止されると、コントローラにより、その同期整流用ＭＯＳＦＥＴ及び還流用ＭＯＳＦＥＴをソフトストップ動作によって停止している。

図８は、従来のＮチャネル型パワーＭＯＳの概略を示す等価回路図である。
Ｎチャネル型パワーＭＯＳ１は、ゲートＧ、ドレインＤ、及びソースＳの３つの電極を有している。Ｎチャネル型パワーＭＯＳ１のドレイン・ソースには、例えば、負荷回路６側の負荷抵抗Ｒｌと電源電圧Ｖｄｄを出力する電源Ｅと、が直列に接続されている。このＮチャネル型パワーＭＯＳ１では、ゲートＧに印加されるゲート電圧Ｖｇが上昇して閾値電圧Ｖｔｈを超えると、ドレイン・ソース間がターンオンし、ゲート電圧Ｖｇが低下して閾値電圧Ｖｔｈを下回ると、ドレイン・ソース間がターンオフする。

ゲートＧ、ドレインＤ及びソースＳには、寄生容量や寄生インダクタンス等が存在している。例えば、ゲート・ドレイン間には寄生容量Ｃｇｄが、ゲート・ソース間には寄生容量Ｃｇｓが、及び、ドレイン・ソース間には寄生容量Ｃｄｓが、それぞれ存在している。又、ドレインＤ側には寄生インダクタンスＬｄが、ソースＳ側には寄生インダクタンスＬｓがそれぞれ存在している。

スイッチング特性に大きく影響するのは、ゲート・ドレイン間の寄生容量Ｃｇｄである。ゲート・ドレイン間の寄生容量Ｃｇｄは、ドレイン・ソース間電圧Ｖｄｓがゲート・ソース間電圧Ｖｇｓ以下になると、例えば、約１０倍に急激に上昇する。パワーＭＯＳ１の各容量には、次式（１）のような関係式が成り立つ。
入力容量Ｃｉｓｓ≒Ｃｇｄ＋Ｃｇｓ
帰還容量Ｃｒｓｓ≒Ｃｇｄ
出力容量Ｃｏｓｓ≒Ｃｇｄ＋Ｃｄｓ・・・・（１）

パワーＭＯＳ１は、電圧制御型素子であるため、オン状態又はオフ状態を保持する時は駆動電流を必要としないが、スイッチング動作を行う時は、そのたびに入力容量Ｃｉｓｓに対して充放電電流が流れる。

図９は、図８の負荷抵抗Ｒｌに対するパワーＭＯＳ１のスイッチング動作波形図である。

図８のパワーＭＯＳ１では、ドレイン・ソース間電圧Ｖｄｓが高（以下「Ｈ」という。）レベルから低（以下「Ｌ」という。）レベルに立ち下がると（即ち、ドレイン電流ＩｄがＬレベルからＨレベルに立ち上がると）、ターンオンし、ドレイン・ソース間電圧ＶｄｓがＬレベルからＨレベルに立ち上がると（即ち、ドレイン電流ＩｄがＨレベルからＬレベルに立ち下がると）、ターンオフする。

ここで、ターンオン時間ｔｒは、ドレイン・ソース間電圧Ｖｄｓの立ち下がり波形において、立ち下がり開始から９０％の時刻と、立ち下がり終了前の１０％の時刻と、の間の時間である。更に、ターンオフ時間ｔｆは、ドレイン・ソース間電圧Ｖｄｓの立ち上がり波形において、立ち上がり開始から１０％の時刻と、立ち上がり終了前の９０％の時刻と、の間の時間である。

ドレイン・ソース間電圧Ｖｄｓの立ち下がりとドレイン電流Ｉｄの立ち上がりとの交差箇所のハッチング領域と、ドレイン・ソース間電圧Ｖｄｓの立ち上がりとドレイン電流Ｉｄの立ち下がりとの交差箇所のハッチング領域と、はオン／オフの切り替え時に発生するスイッチング損失Ｓｌｏｓｓ（＝Ｖｄｓ×Ｉｄ）である。ドレイン・ソース間電圧Ｖｄｓの立ち上がり時には、寄生インダクタンスＬｄ，Ｌｓの影響により、過電圧のサージ電圧Ｖｄｓｇ［＝（Ｌｄ＋Ｌｓ）×ｄｉ／ｄｔ、但し、ｄｉ／ｄｔはスイッチング時間］が発生することがある。

図１０は、図８のパワーＭＯＳ１の電気的・熱的特性（ケース温度Ｔｃ＝２５℃）の一例を示すデータシートである。ケース温度Ｔｃとは、パワーＭＯＳ１を収容するパッケージであるケースの温度である。

図１０において、ドレイン・ソース間オン抵抗Ｒｏｎは、ドレイン電流Ｉｄ＝２５Ａ、及びゲート・ソース間電圧Ｖｇｓ＝１０Ｖの場合、規格値として標準値ＴＹＰ＝６．９ｍΩ、最大値ＭＡＸ＝８．７ｍΩである。ゲート閾値電圧Ｖｔｈは、ドレイン電流Ｉｄ＝１ｍＡ、及びドレイン・ソース間電圧Ｖｄｓ＝１０Ｖの場合、規格値として最小値ＭＩＮ＝２．０Ｖ、標準値ＴＹＰ＝３．０Ｖ、最大値ＭＡＸ＝４．０Ｖである。

ドレイン・ソース間電圧Ｖｄｓ＝２５Ｖ、ゲート・ソース間電圧Ｖｇｓ＝０Ｖ、及び動作周波数ｆ＝１ＭＨｚの場合、入力容量Ｃｉｓｓは、規格値として標準値ＴＹＰ＝５８８０ｐＦであり、帰還容量Ｃｒｓｓは、規格値として標準値ＴＹＰ＝２５０ｐＦであり、更に、出力容量Ｃｏｓｓは、規格値として標準値ＴＹＰ＝５３０ｐＦである。

又、ドレイン電流Ｉｄ＝２５Ａ、負荷抵抗Ｒｌ＝２Ω、電源電圧Ｖｄｄ＝５０Ｖ、ゲート抵抗Ｒｇ＝０Ω、（＋）側ゲート・ソース間電圧Ｖｇｓ（＋）＝１０Ｖ、及び（−）側ゲート・ソース間電圧Ｖｇｓ（−）＝０Ｖの場合、ターンオン時間ｔｒは、規格値として標準値ＴＹＰ＝２８ｎｓであり、ターンオフ時間ｔｆは、規格値として標準値ＴＹＰ＝４９ｎｓである。

特開２００３−２９９３６３号公報 国際公開ＷＯ２０１２−１５３４５９号公報 特開２０１５−４３６５２号公報

従来のパワーＭＯＳ１等のパワー半導体素子を用いたパワーモジュールでは、次の（Ａ）、（Ｂ）のような課題があった。

（Ａ） パワーＭＯＳ１の電気的・熱的特性を示す図１０のデータシートにおいて、ターンオン時間ｔｒ及びターンオフ時間ｔｆの規格値として標準値ＴＹＰのみが規定されている場合（例えば、ターンオン時間ｔｒの標準値ＴＹＰが２８ｎｓ、ターンオフ時間ｔｆの標準値ＴＹＰが４９ｎｓ）、装置設計上の最大値ＭＡＸ／最小値ＭＩＮの規格値が無いため、パワーモジュールの最悪（ワースト）設計ができない。つまり、図９のスイッチング動作波形において、スイッチング損失Ｓｌｏｓｓ（＝Ｖｄｓ×Ｉｄ）とサージ電圧Ｖｄｓｇ［＝（Ｌｄ＋Ｌｓ）×ｄｉ／ｄｔ］のワースト値が分からない。

仮に、ターンオン時間ｔｒ／ターンオフ時間ｔｆの最大値ＭＡＸ／最小値ＭＩＮが規格化できたとしても、パワーＭＯＳ１の製造ばらつきのため、一般的には、標準値ＴＹＰ（例えば、ｔｒ＝２８ｎｓ、ｔｆ＝４９ｎｓ）に対し、最大値ＭＡＸ／最小値ＭＩＮが−５０％／＋１００％の範囲となる。パワーモジュールの設計において、その値をそのまま使用すると、スイッチング損失Ｓｌｏｓｓのワースト値が標準値ＴＹＰの２倍となり、放熱設計も２倍を想定しなければならない。又、ターンオン時間ｔｒ／ターンオフ時間ｔｆの最小値ＭＩＮについては、寄生インダクタンスＬｄ，Ｌｓによって発生するサージ電圧Ｖｄｓｇが標準値ＴＹＰに対して２倍となるため、パワーＭＯＳ１の電圧定格オーバや電磁妨害ノイズ（Electro-Magnetic Interference noise；ＥＭＩノイズ）の悪化が懸念される。

（Ｂ） パワーＭＯＳ１が通常よりも大きな過電流状態の電流でオフした場合、そのパワーＭＯＳオフ時の短いスイッチング時間（ｄｉ／ｄｔ）によって、大きなサージ電圧Ｖｄｓｇが発生し、場合によってはパワーＭＯＳ１の耐圧を超えてしまうという課題がある。しかしながら、このような課題について、特許文献３には開示も示唆もされていない。

本発明のパワーモジュールは、パワー半導体素子、第１定電流回路、第１スイッチ、第２定電流回路、第２スイッチ、及びサージ電圧抑制回路を備えている。

ここで、前記パワー半導体素子は、第１電極と、第２電極と、制御電圧が印加されると前記第１電極及び前記第２電極間をオン／オフ動作する制御電極と、を有し、前記制御電極に生じる寄生容量からなる入力容量に第１制御駆動電流が注入されとターンオンし、前記入力容量の蓄積電荷が放電されて第２制御駆動電流が放出されるとターンオフするスイッチング素子である。前記第１定電流回路は、入力される第１基準電圧に対応した一定の前記第１制御駆動電流を流す回路である。前記第１スイッチは、駆動信号によりオン／オフ動作し、オン状態の時に前記第１制御駆動電流を前記入力容量へ注入するスイッチである。

前記第２定電流回路は、入力される第２基準電圧に対応した一定の前記第２制御駆動電流を流す回路である。前記第２スイッチは、前記駆動信号により、前記第１スイッチがオン状態の時にオフ状態になり、前記第１スイッチがオフ状態の時にオン状態になって、前記第２制御駆動電流を接地側へ放出するスイッチである。更に、前記サージ電圧抑制回路は、前記パワー半導体素子の前記第１電極及び前記第２電極間を流れる導通電流の過電流状態を検出し、この過電流検出結果に基づいて前記第２基準電圧及び前記第２制御駆動電流を変化させて、前記パワー半導体素子のターンオフ時に生じるサージ電圧を抑制する回路である。

前記サージ電圧抑制回路は、例えば、前記導通電流の過電流状態を検出して前記過電流検出結果を出力する過電流検出回路と、前記過電流検出結果に基づき、前記第２基準電圧を調整して前記第２制御駆動電流を変化させる電圧調整回路と、を有している。

又、前記サージ電圧抑制回路は、例えば、前記第２基準電圧よりも小さな第３基準電圧を入力し、前記第３基準電圧に対応して、前記第２制御駆動電流よりも小さな一定の第３制御駆動電流を、前記入力容量から前記第２スイッチを通して前記接地側へ放出させる第３定電流回路と、前記導通電流の過電流状態を検出すると、前記過電流検出結果を出力する過電流検出回路と、前記過電流検出結果を入力すると、前記第２定電流回路に代えて前記第３定電流回路を選択して動作させる選択手段と、を有している。

例えば、前記パワーモジュールは、更に、前記第１基準電圧、前記第２基準電圧、及び前記第３基準電圧を供給する基準電圧供給回路を備えている。
前記基準電圧供給回路は、例えば、前記第１基準電圧、前記第２基準電圧、及び前記第３基準電圧をそれぞれ出力する基準電源により構成されている。

又、前記基準電圧供給回路は、例えば、電源電圧を分圧して前記第１基準電圧、前記第２基準電圧、及び前記第３基準電圧をそれぞれ出力する分圧抵抗により構成されている。

前記第１定電流回路は、例えば、第１駆動電流に比例した前記第１制御駆動電流を流す１段又は複数段の第１カレントミラー回路と、前記第１駆動電流を検出してこれに対応する第１駆動電圧を生成し、前記第１駆動電圧を前記第１基準電圧に追従させて前記第１駆動電流を変化させる第１誤差増幅回路と、を有している。前記第２定電流回路は、例えば、第２駆動電流に比例した前記第２制御駆動電流を流す１段又は複数段の第２カレントミラー回路と、前記第２駆動電流を検出してこれに対応する第２駆動電圧を生成し、前記第２駆動電圧を前記第２基準電圧に追従させて前記第２駆動電流を変化させる第２誤差増幅回路と、を有している。更に、前記第３定電流回路は、例えば、第３駆動電流に比例した前記第３制御駆動電流を流す１段又は複数段の第３カレントミラー回路と、前記第３駆動電流を検出してこれに対応する第３駆動電圧を生成し、前記第３駆動電圧を前記第３基準電圧に追従させて前記第３駆動電流を変化させる第３誤差増幅回路と、を有している。

前記パワーモジュールは、例えば、パッケージに収容されている。

本発明のパワーモジュールによれば、次の（ａ）〜（ｃ）のような効果がある。

（ａ） 第１定電流回路及び第２定電流回路を有しているので、パワー半導体素子のばらつきに応じて第１基準電圧及び／又は第２基準電圧を調整することにより、ターンオン時間及び／又はターンオフ時間の最大値及び／又は最小値のばらつきを改善できる。これにより、スイッチング損失とサージ電圧のばらつきの少ないパワーモジュールを実現できる。

（ｂ） サージ電圧抑制回路を有しているので、パワー半導体素子の導通電流が過電流状態になった時に、第２制御駆動電流が変化し、そのパワー半導体素子のターンオフ時に生じるサージ電圧が抑制される。これにより、過電流状態でのパワー半導体素子のオフ時に発生するサージ電圧が低減されたパワーモジュールを実現できる。

（ｃ） 第１定電流回路、第２定電流回路及び第３定電流回路を、例えば、カレントミラー回路及び誤差増幅回路で構成した場合、カレントミラー回路を多段にすることで、電流増幅率の増加と特性の安定性を実現できる。

本発明の実施例１におけるパワーモジュールを示す概略の構成図 本発明の実施例２におけるパワーモジュールを示す概略の構成図 図２中の第１定電流回路の構成例を示す回路図 図２中の第２、第３定電流回路の構成例を示す回路図 図２中の第１、第２スイッチの構成例を示す回路図 図２のパワーモジュールの動作を示す電圧・電流波形図 図４における短絡故障ターンオフの詳細を示す電圧・電流波形図 本発明の実施例３における基準電圧供給回路の構成例を示す回路図 本発明の実施例４におけるパワー半導体素子としてのＩＧＢＴの概略を示す等価回路図 従来のＮチャネル型パワーＭＯＳの概略を示す等価回路図 図８の負荷抵抗Ｒｌに対するパワーＭＯＳ１のスイッチング動作波形図 図８のパワーＭＯＳ１の電気的・熱的特性（ケース温度Ｔｃ＝２５℃）の一例を示すデータシート

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１の構成）
図１は、本発明の実施例１におけるパワーモジュールを示す概略の構成図である。
パワーモジュール１０の入力側には、ゲートドライブ用電源５５が接続され、そのパワーモジュール１０の出力側に、負荷回路６０が接続されている。

パワーモジュール１０は、パワー半導体素子等を収容するパッケージ１０ａを有している。パッケージ１０ａは、高耐熱性・高絶縁性の樹脂やセラミックス等により形成されている。このパッケージ１０ａには、直流の電源電圧ＶＤＤを入力する（＋）側電源端子１１ａ、接地側の（−）側電源端子１１ｂ、駆動信号（例えば、ゲートパルス）Ｐｇを入力する制御端子１２、（＋）側出力端子１３ａ、及び接地側の（−）側出力端子１３ｂが設けられている。

パッケージ１０ａ内には、第１定電流回路２０と、第２定電流回路３０―１と、基準電圧供給回路としてのターンオン時間（ｔｒ）調整用の第１基準電源２３、ターンオフ時間（ｔｆ１）調整用の第２基準電源３３−１と、第１、第２スイッチ４１，４２と、パワー半導体素子（例えば、Ｎチャネル型パワーＭＯＳ）４３と、サージ電圧抑制回路５０と、が収容されている。

第１定電流回路２０、第１、第２スイッチ４１，４２、及び第２定電流回路３０―１は、（＋）側電源端子１１ａと（−）側電源端子１１ｂとの間に直列に接続されている。第１スイッチ４１と第２スイッチ４２との接続点には、パワーＭＯＳ４３の制御電極としてのゲートが接続されている。パワーＭＯＳ４３の第１電極としてのドレインは、（＋）側出力端子１３ａに接続され、パワーＭＯＳ４３の第２電極としてのソースが（−）側出力端子１３ｂに接続されている。

第１定電流回路２０は、ターンオン時間（ｔｒ）調整用の第１基準電源２３から入力される第１基準電圧Ｖｔｒに対応した一定の第１制御駆動電流Ｉ４１を第１スイッチ４１側へ流す回路である。第２定電流回路３０―１は、ターンオフ時間（ｔｆ１）調整用の第２基準電源３３−１から入力される第２基準電圧Ｖｔｆ１に対応した一定の第２制御駆動電流Ｉ４２又は第３制御駆動電流Ｉ４３（＜Ｉ４２）を接地側へ流す回路である。

第１スイッチ４１は、制御端子１２から入力されるゲートパルスＰｇによりオン／オフ動作し（例えば、ゲートパルスＰｇのＬレベルによりオン状態、Ｈレベルによりオフ状態になり）、オン状態の時に、第１定電流回路２０からの第１制御駆動電流Ｉ４１をパワーＭＯＳ４３のゲートを通してその寄生容量からなる入力容量Ｃｉｓｓへ注入するものである。第２スイッチ４２は、制御端子１２から入力されるゲートパルスＰｇにより、第１スイッチ４１がオン状態の時にオフ状態（例えば、ゲートパルスＰｇのＬレベルによりオフ状態）になり、第１スイッチ４１がオフ状態の時にオン状態（例えば、ゲートパルスＰｇのＨレベルによりオン状態）になって、パワーＭＯＳ４３のゲートからの第２制御駆動電流Ｉ４２又は第３制御駆動電流Ｉ４３を第２定電流回路３０―１側へ放出するものである。

パワーＭＯＳ４３は、ゲートに生じる入力容量Ｃｉｓｓに第１制御駆動電流Ｉ４１が注入され、その入力容量Ｃｉｓｓに掛かる制御電圧としてのゲート電圧Ｖｇが上昇して閾値電圧Ｖｔｈを超えるとターンオンし、その入力容量Ｃｉｓｓの蓄積電荷が放電されて第２制御駆動電流Ｉ４２又は第３制御駆動電流Ｉ４３が放出され、その入力容量Ｃｉｓｓに掛かるゲート電圧Ｖｇが低下して閾値電圧Ｖｔｈを下回るとターンオフするスイッチング素子である。

パワーＭＯＳ４３のドレイン側及び第２基準電源３３−１側には、サージ電圧抑制回路５０が接続されている。サージ電圧抑制回路５０は、パワーＭＯＳ４３のドレイン・ソース間を流れる導通電流（例えば、ドレイン電流Ｉｄ）の過電流状態を検出し、この過電流検出結果に基づいて第２基準電圧Ｖｔｆ１及び第２制御駆動電流Ｉ４２を変化させて、パワーＭＯＳ４３のターンオフ時に生じるサージ電圧を抑制する回路である。

サージ電圧抑制回路５０は、例えば、（＋）側出力端子１３ａとパワーＭＯＳ４３のドレイン側との間に接続された過電流検出回路５１と、この過電流検出回路５１と第２基準電源３３−１側との間に接続された電圧調整回路５２と、を有している。過電流検出回路５１は、パワーＭＯＳ４３におけるドレイン電流Ｉｄの過電流状態を検出して過電流検出結果としての過電流検出信号Ｓ５１を電圧調整回路５２へ出力する回路である。電圧調整回路５２は、過電流検出信号Ｓ５１に基づき、第２基準電源３３−１の第２基準電圧Ｖｔｆ１を調整して、第２制御駆動電流Ｉ４２を第３制御駆動電流Ｉ４３（＜Ｉ４２）へ変化させる回路である。

（＋）側電源端子１１ａと（−）側電源端子１１ｂとの間には、電源電圧ＶＤＤを印加するためのゲートドライブ用電源５０が接続されている。更に、（＋）側出力端子１３ａ及び（−）側出力端子１３ｂには、負荷回路６０が接続されている。負荷回路６０は、例えば、負荷抵抗６１及び直流の駆動電源６２等を有し、これらが（＋）側出力端子１３ａと（−）側出力端子１３ｂとの間に直列に接続されている。

（実施例１の動作）
パワーＭＯＳ４３のドレイン電流Ｉｄが過電流状態ではない通常状態の場合、サージ電圧抑制回路５０内の過電流検出回路５１から過電流検出信号Ｓ５１が出力されないので、そのサージ電圧抑制回路５０が動作しない。制御端子１２に印加されるゲートパルスＰｇがＬレベルの場合、第１スイッチ４１がオンする共に、第２スイッチ４２がオフする。第１定電流回路２０は、ターンオン時間（ｔｒ）調整用の第１基準電源２３から供給された第１基準電圧Ｖｔｒに基づき、一定の第１制御駆動電流Ｉ４１を流すように動作する。この第１制御駆動電流Ｉ４１は、第１スイッチ４１を通してパワーＭＯＳ４３のゲートへ流れる。

第１制御駆動電流Ｉ４１がパワーＭＯＳ４３のゲートに流れると、その第１制御駆動電流Ｉ４１がパワーＭＯＳ４３の入力容量Ｃｉｓｓに注入され、そのパワーＭＯＳ４３のゲート電圧Ｖｇが上昇する。ゲート電圧Ｖｇが上昇してパワーＭＯＳ４３の閾値電圧Ｖｔｈを超えると、このパワーＭＯＳ４３が、所定のターンオン時間ｔｒをおいてターンオンする。パワーＭＯＳ４３がターンオンすると、負荷回路６０内の駆動電源６２→負荷抵抗６１→パワーＭＯＳ４３、へ駆動電流が流れて負荷回路６０が動作する。

制御端子１２に印加されるゲートパルスＰｇがＨレベルになると、第１スイッチ４１がオフする共に第２スイッチ４２がオンする。すると、パワーＭＯＳ４３の入力容量Ｃｉｓｓに蓄積された電荷が、第２スイッチ４２を通して第２定電流回路３０−１へ流れる。第２定電流回路３０−１は、ターンオフ時間（ｔｆ１）調整用の第２基準電源３３−１から供給された第２基準電圧Ｖｔｆ１に基づき、一定の第２制御駆動電流Ｉ４２を流すように動作する。そのため、第２制御駆動電流Ｉ４２が、（−）側電源端子１１ｂへ放電される。

パワーＭＯＳ４３の入力容量Ｃｉｓｓに蓄積された電荷が放電され、ゲート電圧Ｖｇが低下して閾値電圧Ｖｔｈを下回ると、このパワーＭＯＳ４３が、所定のターンオフ時間ｔｆをおいてターンオフする。パワーＭＯＳ４３がターンオフすると、負荷回路６０内の駆動電流が遮断されて動作が停止する。

ここで、パワーＭＯＳ４３のばらつきについて説明する。
パワーＭＯＳ４３のばらつきにより、パワーモジュール１０毎に、スイッチング損失Ｓｌｏｓｓとサージ電圧Ｖｄｓｇがばらつく。そこで、第１基準電圧Ｖｔｒによって第１制御駆動電流Ｉ４１を調整し、パワーＭＯＳ４３のターンオン時間ｔｒ（つまり、ドレイン・ソース間電圧Ｖｄｓの立ち下がり時間）が大きい場合には、小さくし、そのターンオン時間ｔｒが小さい場合には、大きくする。又、第２基準電圧Ｖｔｆ１によって第２制御駆動電流Ｉ４２を調整し、パワーＭＯＳ４３のターンオフ時間ｔｆ（つまり、ドレイン・ソース間電圧Ｖｄｓの立ち上がり時間）が大きい場合には、小さくし、そのターンオン時間ｔｆが小さい場合には、大きくする。このように、パワーモジュール１０毎に最適な第１制御駆動電流Ｉ４１及び／又は第２制御駆動電流Ｉ４２を設定することにより、スイッチング損失Ｓｌｏｓｓとサージ電圧Ｖｄｓｇのばらつきを少なくすることが可能になる。

次に、パワーＭＯＳ４３のドレイン電流Ｉｄが過電流状態の時の動作を説明する。
例えば、パワーＭＯＳ４３の短絡故障時において、パワーＭＯＳ４３が通常よりも大きな電流（過電流状態）でターンオフした場合、ターンオフ時のスイッチング時間によって大きなサージ電圧Ｖｄｓｇが発生し、場合によってはパワーＭＯＳ４３の耐圧を超えてしまう場合がある。このような従来の課題を解決するために、本実施例１では、以下のように動作する。

パワーＭＯＳ４３のドレイン電流Ｉｄが過電流状態になった場合、これがサージ電圧抑制回路５０内の過電流検出回路５１によって検出され、この過電流検出回路５１から過電流検出信号Ｓ５１が出力される。すると、電圧調整回路５２により、第２基準電源３３−１から供給される第２基準電圧Ｖｔｆ１が低下し、第２定電流回路３０−１が、第２制御駆動電流Ｉ４２よりも小さな第３制御駆動電流Ｉ４３を流すように動作する。

ゲートパルスＰｇのＨレベルにより、第１スイッチ４１がオフすると共に第２スイッチ４２がオンし、パワーＭＯＳ４３の入力容量Ｃｉｓｓに蓄積された電荷が接地側へ放電される場合、その蓄積電荷が、第２スイッチ４２及び第２定電流回路３０−１を通して（−）側電源端子１１ｂへ流れる。この際、第２定電流回路３０−１により、通常の第２制御駆動電流Ｉ４２よりも小さな第３制御駆動電流Ｉ４３が、（−）側電源端子１１ｂへ流れる。そのため、パワーＭＯＳ４３のターンオフ時におけるドレイン電流Ｉｄの立ち下がり時間が緩やかになり、更に、電圧変化も緩やかになるので、サージ電圧Ｖｄｓｇが低減される。

（実施例１の効果）
本実施例１のパワーモジュール１０によれば、次の（１）、（２）のような効果がある。

（１） 第１定電流回路２０及び第２定電流回路３０−１を有しているので、パワーＭＯＳ４３のばらつきに応じて第１基準電圧Ｖｔｒ及び／又は第２基準電圧Ｖｔｆ１が調整され、ターンオン時間ｔｒ及び／又はターンオフ時間ｔｆの最大値ＭＡＸ及び／又は最小値ＭＩＮにおける初期のばらつきが改善される。これにより、スイッチング損失Ｓｌｏｓｓとサージ電圧Ｖｄｓｇのばらつきの少ないパワーモジュール１０を実現できる。

（２） サージ電圧抑制回路５０を有しているので、パワーＭＯＳ４３のドレイン電流Ｉｄが過電流状態になった時に、パワーＭＯＳ４３のゲートから、第２制御駆動電流Ｉ４２よりも小さな第３制御駆動電流Ｉ４３が放出され、そのパワーＭＯＳ４３のターンオフ時に生じるサージ電圧Ｖｄｓｇが抑制される。これにより、過電流状態でのパワーＭＯＳ４３のオフ時に発生するサージ電圧Ｖｄｓｇが低減されたパワーモジュール１０を実現できる。

（実施例２の構成）
図２は、本発明の実施例２におけるパワーモジュールを示す概略の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。

本実施例２のパワーモジュール１０Ａでは、実施例１と同様のパッケージ１０ａを有している。パッケージ１０ａ内には、実施例１と同様の第１定電流回路２０、第２定電流回路３０―１、基準電圧供給回路としてのターンオン時間（ｔｒ）調整用の第１基準電源２３とターンオフ時間（ｔｆ１）調整用の第２基準電源３３−１、第１、第２スイッチ４１，４２、及びパワーＭＯＳ４３と、実施例１とは構成の異なるサージ電圧抑制回路５０Ａと、が収容されている。

サージ電圧抑制回路５０Ａは、パワーＭＯＳ４３のドレイン側と第２定電流回路３０−１の出力側との間に接続され、実施例１と同様の過電流検出回路５１と、実施例１とは構成の異なる選択回路５３、第３定電流回路３０−２、基準電圧供給回路としてのターンオフ時間（ｔｆ２）調整用の第３基準電源３３−２、及び第１、第２スイッチ素子３４−１，３４−２と、を有している。

第１スイッチ素子３４−１は、第２定電流回路３０−１の出力側と（−）側電源端子１１ｂとの間に接続されている。第３定電流回路３０−２及び第２スイッチ素子３４−２は、直列に接続され、この直列回路が、第２定電流回路３０−１及び第１スイッチ素子３４−１に対して並列に接続されている。第３定電流回路３０―２は、ターンオフ時間（ｔｆ２）調整用の第３基準電源３３−２から入力される第３基準電圧Ｖｔｆ２（＜第２基準電圧Ｖｔｆ１）に対応した一定の第３制御駆動電流Ｉ４３（＜第２制御駆動電流Ｉ４２）を、第２スイッチ素子３４−２を介して接地側へ流す回路である。第１、第２スイッチ素子３４−１，３４−２は、例えば、スイッチング用トランジスタ等で構成されている。

（＋）側出力端子１３ａとパワーＭＯＳ４３のドレイン側との間には、過電流検出回路５１が接続され、更に、その過電流検出回路５１の出力側に、選択回路５３が接続されている。選択回路５３は、過電流検出回路５１から出力される過電流検出信号Ｓ５１に基づき、第１スイッチ素子３４−１又は第２スイッチ素子３４−２を選択し、第１スイッチ素子３４−１を遮断させる（つまり、オフする）と共に、第２スイッチ素子３４−２を導通させる（つまり、オンする）ための回路である。即ち、選択回路５３は、パワーＭＯＳ４３のドレイン・ソース間に流れるドレイン電流Ｉｄが通常電流状態の時には、第１スイッチ素子３４−１をオンすると共に、第２スイッチ素子３４−２をオフし、パワーＭＯＳ４３のドレイン・ソース間に流れるドレイン電流Ｉｄが過電流状態の時には、第１スイッチ素子３４−１をオフすると共に、第２スイッチ素子３４−２をオンする機能を有している。

このような選択回路５３及び第１、第２スイッチ素子３４−１，３４−２により、選択手段が構成されている。その他の構成は、実施例１と同様である。

図３Ａは、図２中の第１定電流回路２０の構成例を示す回路図である。
第１定電流回路２０は、１段の第１カレントミラー回路２１と第１誤差増幅回路２２とによって構成されている。第１カレントミラー回路２１は、入力側に流れる第１駆動電流Ｉ２１ａに比例した第１制御駆動電流Ｉ４１を出力側に流す回路である。第１誤差増幅回路２２は、第１カレントミラー回路２１の入力側に流れる第１駆動電流Ｉ２１ａを検出してこれに対応する第１駆動電圧Ｖ２２ｂを生成し、この第１駆動電圧Ｖ２２ｂを、ターンオン時間（ｔｒ）調整用の第１基準電源２３から入力される第１基準電圧Ｖｔｒに追従させて、第１カレントミラー回路２１の入力側に流れる第１駆動電流Ｉ２１ａを変化させる回路である。

第１カレントミラー回路２１は、トランジスタサイズが１：ｘ（例えば、１：１００）の一対のトランジスタ（例えば、Ｐチャネル型ＭＯＳＦＥＴ、以下「ＰＭＯＳ」という。）２１ａ，２１ｂにより構成されている。一対のＰＭＯＳ２１ａ，２１ｂは、ゲートが共通に接続され、それらのソースが（＋）側電源端子１１ａに対して並列に接続されている。ＰＭＯＳ２１ａのドレインは、ＰＭＯＳ２１ａ，２１ｂのゲートに接続されている。

第１誤差増幅回路２２は、第１駆動電流Ｉ２１ａの電流値を変化させるトランジスタ（例えば、Ｎチャネル型ＭＯＳＦＥＴ、以下「ＮＭＯＳ」という。）２２ａと、第１駆動電流Ｉ２１ａを検出してこれに対応する第１駆動電圧Ｖ２２ｂを生成する抵抗２２ｂと、演算増幅器（以下「オペアンプ」という。）２２ｃと、により構成されている。ＰＭＯＳ２１ａのドレイン及びＰＭＯＳ２１ａ，２１ｂのゲートと接地側との間には、ＮＭＯＳ２２ａのドレイン・ソースと抵抗２２ｂとが直列に接続されている。ＮＭＯＳ２２ａのソースは、オペアンプ２２ｃの（−）側入力端子に接続され、そのＮＭＯＳ２２ａのゲートがオペアンプ２２ｃの出力端子に接続されている。オペアンプ２２ｃは、（＋）側入力端子が第１基準電源２３に接続され、（−）側入力端子に入力される第１駆動電圧Ｖ２２ｂを、（＋）側入力端子に入力される第１基準電圧Ｖｔｒに追従させて、ＮＭＯＳ２２ａに流れる第１駆動電流Ｉ２１ａを変化させる機能を有している。

図３Ｂは、図２中の第２、第３定電流回路３０―１，３０−２の構成例を示す回路図である。
図２中の第３定電流回路３０−２は、第２定電流回路３０−１と同様の構成である。

第２定電流回路３０―１は、２段の第２カレントミラー回路３１と第２誤差増幅回路３２とによって構成されている。第２カレントミラー回路３１は、入力側に流れる第２駆動電流Ｉ３１ａに比例した第２制御駆動電流Ｉ４２（第３定電流回路３０−２の場合は、入力側に流れる第２駆動電流Ｉ３１ａに比例した第３制御駆動電流Ｉ４３）を出力側に流す回路である。第２誤差増幅回路３２は、第２カレントミラー回路３１の入力側に流れる第２駆動電流Ｉ３１ａを検出してこれに対応する第２駆動電圧Ｖ３２ｂを生成し、この第２駆動電圧Ｖ３２ｂを、第２基準電源３３−１から入力される第２基準電圧Ｖｔｆ１（第３定電流回路３０−２の場合は、第３基準電源３３−２から入力される第３基準電圧Ｖｔｆ２）に追従させて、第２カレントミラー回路３１の入力側に流れる第２駆動電流Ｉ３１ａを変化させる回路である。

第２カレントミラー回路３１は、トランジスタサイズが１：１の一対の前段側のトランジスタ（例えば、ＰＭＯＳ）３１ａ，３１ｂと、トランジスタサイズが１：ｘ（例えば、１：１００）の一対の後段側のトランジスタ（例えば、ＮＭＯＳ）３１ｃ，３１ｄと、により構成されている。

前段側のＰＭＯＳ３１ａ，３１ｂは、ゲートが共通に接続され、それらのソースが電源電圧ＶＤＤ側端子に対して並列に接続されている。ＰＭＯＳ３１ａのドレインは、ＰＭＯＳ３１ａ，３１ｂのゲートに接続されている。後段側のＮＭＯＳ３１ｃ，３１ｄは、ゲートが共通に接続され、そのゲートがＰＭＯＳ３１ｂのドレイン及びＮＭＯＳ３１ｃのドレインに接続されている。ＮＭＯＳ３１ｄのドレインは、第２スイッチ４２側端子に接続されている。更に、ＮＭＯＳ３１ｃ，３１ｄのソースは、第１スイッチ素子３４−１側端子（第３定電流回路３０−２の場合は、第２スイッチ素子３４−２側端子）に対して並列に接続されている。

第２誤差増幅回路３２は、第２駆動電流Ｉ３１ａの電流値を変化させるトランジスタ（例えば、ＮＭＯＳ）３２ａと、第２駆動電流Ｉ３１ａを検出してこれに対応する第２駆動電圧Ｖ３２ｂを生成する抵抗３２ｂと、オペアンプ３２ｃと、により構成されている。ＰＭＯＳ３１ａのドレイン及びＰＭＯＳ３１ａ，３１ｂのゲートと第１スイッチ素子３４−１側端子（第３定電流回路３０−２の場合は、第２スイッチ素子３４−２側端子）との間には、ＮＭＯＳ３２ａのドレイン・ソースと抵抗３２ｂとが直列に接続されている。ＮＭＯＳ３２ａのソースは、オペアンプ３２ｃの（−）側入力端子に接続され、そのＮＭＯＳ３２ａのゲートがオペアンプ３２ｃの出力端子に接続されている。オペアンプ３２ｃは、（＋）側入力端子が第２基準電源３３−１（第３定電流回路３０−２の場合は、第３基準電源３３−２）に接続され、（−）側入力端子に入力される第２駆動電圧Ｖ３２ｂを、（＋）側入力端子に入力される第２基準電圧Ｖｔｆ１（第３定電流回路３０−２の場合は、第３基準電圧Ｖｔｆ２）に追従させて、ＮＭＯＳ３２ａに流れる第２駆動電流Ｉ３１ａを変化させる機能を有している。

図３Ｃは、図２中の第１、第２スイッチ４１，４２の構成例を示す回路図である。
第１スイッチ４１及び第２スイッチ４２は、相補的にオン／オフ動作する相補型トランジスタ（例えば、直列に接続されたＰＭＯＳ４１ａ及びＮＭＯＳ４２ａからなるＣＭＯＳトランジスタ）により構成されている。制御端子１２は、バッファ１４を介して、ＰＭＯＳ４１ａ及びＮＭＯＳ４２ａのゲートに共通に接続されている。ＰＭＯＳ４１ａのドレイン及びＮＭＯＳ４２ａのドレインは、相互に接続され、この接続点が、パワーＭＯＳ４３のゲートに接続されている。

（パワーＭＯＳ４３のドレイン電流Ｉｄが通常状態の時の動作）
図４は、図２のパワーモジュール１０Ａの動作を示す電圧・電流波形図である。
図４の横軸は時間ｔ、縦軸はパワーＭＯＳ４３におけるソース・ドレイン間電圧Ｖｄｓ波形の電圧値、及びそのパワーＭＯＳ４３におけるドレイン電流Ｉｄ波形の電流値である。

パワーＭＯＳ４３の電気的・熱的特性には、素子によってはばらつきがあるため、例えば、ターンオン時間ｔｒの最低値ｔｒ＿ｍｉｎは５０ｎｓ、最大値ｔｒ＿ｍａｘは２００ｎｓ、及び標準値ｔｒ＿ｔｙｐは１００ｎｓである。同様に、ターンオフ時間ｔｆの最低値ｔｆ＿ｍｉｎは５０ｎｓ、最大値ｔｆ＿ｍａｘは２００ｎｓ、及び標準値ｔｆ＿ｔｙｐは１００ｎｓである。ドレイン・ソース間電圧Ｖｄｓの立ち下がりとドレイン電流Ｉｄの立ち上がりとの交差箇所のハッチング領域と、ドレイン・ソース間電圧Ｖｄｓの立ち上がりとドレイン電流Ｉｄの立ち下がりとの交差箇所のハッチング領域と、はオン／オフの切り替え時に発生するスイッチング損失Ｓｌｏｓｓ（＝Ｖｄｓ×Ｉｄ）である。ドレイン・ソース間電圧Ｖｄｓの立ち上がり時には、寄生インダクタンスＬｄ，Ｌｓの影響により、過電圧のサージ電圧Ｖｄｓｇ［＝（Ｌｄ＋Ｌｓ）×ｄｉ／ｄｔ］が発生することがある。

例えば、パワーＭＯＳ４３の規格値において、ターンオン時間ｔｒ及びターンオフ時間ｔｆが標準値ｔｒ＿ｔｙｐ（＝５０ｎｓ），ｔｆ＿ｔｙｐ（＝５０ｎｓ）の場合には、以下のように動作する。

パワーＭＯＳ４３のドレイン電流Ｉｄが過電流状態ではない通常状態の場合、過電流検出回路５１から過電流検出信号Ｓ５１が出力されないので、選択回路５３の出力信号により、第１スイッチ素子３４−１がオンし、第２スイッチ素子３４−２がオフする。

制御端子１２に印加されるゲートパルスＰｇがＬレベルの場合、これが図３Ｃ中のバッファ１４で駆動されてＰＭＯＳ４１ａ及びＮＭＯＳ４２ａのゲートに供給される。すると、ＰＭＯＳ４１ａがオンする共に、ＮＭＯＳ４２ａがオフする。

図３Ａの第１定電流回路２０中のオペアンプ２２ｃは、ターンオン時間（ｔｒ）調整用の第１基準電源２３から供給された第１基準電圧Ｖｔｒと、抵抗２２ｂで検出された第１駆動電圧Ｖ２２ｂと、の誤差を求め、この誤差が減少するように（つまり、第１駆動電圧Ｖ２２ｂが第１基準電圧Ｖｔｒに追従するように）、ＮＭＯＳ２２ａをゲート制御して、（＋）側電源端子１１ａ→ＰＭＯＳ２１ａ→ＮＭＯＳ２２ａ→抵抗２２ｂ→接地側、へ流れる第１駆動電流Ｉ２１ａを変化させる。変化した第１駆動電流Ｉ２１ａは、一対のＰＭＯＳ２１ａ，２１ｂからなる第１カレントミラー回路２１により、例えば、１００倍に増幅され、この増幅された第１制御駆動電流Ｉ４１が、（＋）側電源端子１１ａ→ＰＭＯＳ２１ｂのソース・ドレイン→図３Ｃ中のＰＭＯＳ４１ａのソース・ドレイン→パワーＭＯＳ４３のゲート、へ流れる。

第１制御駆動電流Ｉ４１がパワーＭＯＳ４３のゲートに流れると、その第１制御駆動電流Ｉ４１がパワーＭＯＳ４３の入力容量Ｃｉｓｓに注入され、そのパワーＭＯＳ４３のゲート電圧Ｖｇが上昇する。ゲート電圧Ｖｇが上昇してパワーＭＯＳ４３の閾値電圧Ｖｔｈを超えると、このパワーＭＯＳ４３が、所定のターンオン時間（標準値のターンオン時間ｔｒ＿ｔｙｐ＝１００ｎｓ）をおいてターンオンする。パワーＭＯＳ４３がターンオンすると、負荷回路６０内の駆動電源６２→負荷抵抗６１→パワーＭＯＳ４３、へ駆動電流が流れて負荷回路６０が動作する。

制御端子１２に印加されるゲートパルスＰｇがＨレベルになると、これが図３Ｃ中のバッファ１４で駆動されて、ＰＭＯＳ４１ａがオフする共にＮＭＯＳ４２ａがオンする。

図３Ｂの第２定電流回路３０−１中のオペアンプ３２ｃは、ターンオフ時間（ｔｆ１）調整用の第２基準電源３３−１から供給された第２基準電圧Ｖｔｆ１と、抵抗３２ｂで検出された第２駆動電圧Ｖ３２ｂと、の誤差を求め、この誤差が減少するように（つまり、第２駆動電圧Ｖ３２ｂが第２基準電圧Ｖｔｆ１に追従するように）、ＮＭＯＳ３２ａをゲート制御して、電源電圧ＶＤＤ端子→ＰＭＯＳ３１ａ→ＮＭＯＳ３２ａ→抵抗３２ｂ→第１スイッチ素子３４−１→（−）側電源端子１１ｂ、へ流れる第２駆動電流Ｉ３１ａを変化させる。

変化した第２駆動電流Ｉ３１ａは、第２カレントミラー回路３１における前段のＰＭＯＳ３１ａ，３１ｂ対によって１：１に変換された後、後段のＮＭＯＳ３１ｃ，３１ｄ対により、例えば、１００倍に増幅され、この増幅された第２制御駆動電流Ｉ４２が、パワーＭＯＳ４３のゲート→図３Ｃ中のＮＭＯＳ４２ａのドレイン・ソース→図３Ｂの第２定電流回路３０−１中のＮＭＯＳ３１ｄのドレイン・ソース→第１スイッチ素子３４−１→（−）側電源端子１１ｂ、へ流れてパワーＭＯＳ４３の入力容量Ｃｉｓｓに蓄積された電荷が、（−）側電源端子１１ｂへ放電される。

パワーＭＯＳ４３の入力容量Ｃｉｓｓに蓄積された電荷が放電され、ゲート電圧Ｖｇが低下して閾値電圧Ｖｔｈを下回ると、このパワーＭＯＳ４３が、所定のターンオフ時間（標準値のターンオフ時間ｔｆ＿ｔｙｐ＝１００ｎｓ）をおいてターンオフする。パワーＭＯＳ４３がターンオフすると、負荷回路６０内の駆動電流が遮断されて動作が停止する。

次に、パワーＭＯＳ４３のばらつきについて説明する。
パワーＭＯＳ４３のばらつきにより、パワーモジュール１０Ａ毎に、スイッチング損失Ｓｌｏｓｓ（＝Ｖｄｓ×Ｉｄ）とサージ電圧Ｖｄｓｇ［＝（Ｌｄ＋Ｌｓ）×ｄｉ／ｄｔ）］がばらつく。そこで、第１基準電圧Ｖｔｒによって第１制御駆動電流Ｉ４１を調整し、図４に示すように、パワーＭＯＳ４３のターンオン時間ｔｒ（つまり、ドレイン・ソース間電圧Ｖｄｓの立ち下がり時間）が大きい場合には、小さくし、そのターンオン時間ｔｒが小さい場合には、大きくする。又、第２基準電圧Ｖｔｆ１によって第２制御駆動電流Ｉ４２を調整し、パワーＭＯＳ４３のターンオフ時間ｔｆ（つまり、ドレイン・ソース間電圧Ｖｄｓの立ち上がり時間）が大きい場合には、小さくし、そのターンオン時間ｔｆが小さい場合には、大きくする。

このように、パワーモジュール１０Ａ毎に最適な第１制御駆動電流Ｉ４１及び／又は第２制御駆動電流Ｉ４２を設定することにより、スイッチング損失Ｓｌｏｓｓとサージ電圧Ｖｄｓｇのばらつきを少なくすることが可能になる。

（パワーＭＯＳ４３のドレイン電流Ｉｄが過電流状態の時の動作）
図５は、図４における短絡故障ターンオフの詳細を示す電圧・電流波形図である。

図５の横軸は時間ｔ、縦軸は電圧値及び電流値である。この電圧・電流波形図において、例えば、１目盛（ｄｉｖ）の時間ｔは２００ｎｓ、１目盛（ｄｉｖ）の電圧は１００Ｖ／ｄｉｖ、１目盛（ｄｉｖ）の電流は２０Ａ／ｄｉｖである。波形測定条件として、パワーＭＯＳ４３のドレイン・ソース間電圧Ｖｄｓは４００Ｖ、パワーＭＯＳ温度（Ｔｇ）は１２５℃である。

パワーＭＯＳ４３の短絡故障時におけるターンオフの際に、サージ電圧Ｖｄｓｇが大きく立ち上がり（例えば、１００Ｖ以下）、ドレイン電流Ｉｄが急激に立ち下がってオフしている（例えば、２μｓ以内）。ＶｄｓＳＦは、本実施例２のサージ電圧抑制作用により低減されたオーバーシュートのサージ電圧（例えば、３０〜５０Ｖ程度）、ＩｄＳＦは、本実施例２のサージ電圧抑制作用により緩やかに立ち下がってオフするドレイン電流である。

例えば、パワーＭＯＳ４３の短絡故障時において、パワーＭＯＳ４３が通常よりも大きな電流（過電流状態）でターンオフした場合、ターンオフ時のスイッチング時間（ｄｉ／ｄｔ）によって大きなサージ電圧Ｖｄｓｇが発生し、場合によってはパワーＭＯＳ４３の耐圧を超えてしまう場合がある。このような従来の課題を解決するために、本実施例２では、以下のように動作する。

パワーＭＯＳ４３のドレイン電流Ｉｄが過電流状態になった場合、これが過電流検出回路５１によって検出され、この過電流検出回路５１から過電流検出信号Ｓ５１が出力される。すると、選択回路５３により、第１スイッチ素子３４−１がオフ状態に切り替えられる共に、第２スイッチ素子３４−２がオン状態に切り替えられる。

ゲートパルスＰｇのＨレベルにより、図３Ｃ中のＮＭＯＳ４２ａがオンし、パワーＭＯＳ４３の入力容量Ｃｉｓｓに蓄積された電荷が接地側へ放電される場合、その蓄積電荷が、第３定電流回路３０−２及び第２スイッチ素子３４−２を通して（−）側電源端子１１ｂへ流れる。この際、第３定電流回路３０−２では、ターンオフ時間（ｔｆ２）調整用の第３基準電源３３−２から供給される第３基準電圧Ｖｔｆ２（＜第２基準電圧Ｖｔｆ１）により、通常の第２制御駆動電流Ｉ４２よりも小さな第３制御駆動電流Ｉ４３を、パワーＭＯＳ４３の入力容量Ｃｉｓｓ→ＮＭＯＳ４２ａ→第３定電流回路３０−２→第２スイッチ素子３４−２→（−）側電源端子１１ｂ、へ流す。

そのため、パワーＭＯＳ４３のターンオフ時におけるドレイン電流Ｉｄの立ち下がり時間（ｄｉ／ｄｔ）が緩やかになり（電流波形ＩｄＳＦ）、更に、電圧変化（ｄｖ／ｄｔ）も緩やかになるので、サージ電圧Ｖｄｓｇが波形ＶｄｓＳＦのように低減される。

（実施例２の効果）
本実施例２のパワーモジュール１０Ａによれば、次の（ｉ）〜（ｉｉｉ）のような効果がある。

（ｉ） 第１定電流回路２０及び第２定電流回路３０−１を有しているので、実施例１と同様に、パワーＭＯＳ４３のばらつきに応じて第１基準電圧Ｖｔｒ及び／又は第２基準電圧Ｖｔｆ１が調整され、ターンオン時間ｔｒ及び／又はターンオフ時間ｔｆの最大値ＭＡＸ及び／又は最小値ＭＩＮにおける初期のばらつきが改善される。これにより、スイッチング損失Ｓｌｏｓｓとサージ電圧Ｖｄｓｇのばらつきの少ないパワーモジュール１０Ａを実現できる。

（ｉｉ） サージ電圧抑制回路５０Ａを有しているので、パワーＭＯＳ４３のドレイン電流Ｉｄが過電流状態になった時に、パワーＭＯＳ４３のゲートから、第２制御駆動電流Ｉ４２よりも小さな第３制御駆動電流Ｉ４３が放出され、そのパワーＭＯＳ４３のターンオフ時に生じるサージ電圧Ｖｄｓｇが抑制される。これにより、過電流状態でのパワーＭＯＳ４３のオフ時に発生するサージ電圧Ｖｄｓｇが低減されたパワーモジュール１０Ａを実現できる。

（ｉｉｉ） 第１、第２、第３定電流回路２０，３０−１，３０−２を、例えば、カレントミラー回路２１，３１及び誤差増幅回路２２，３２でそれぞれ構成した場合、それらのカレントミラー回路２１，３１を多段にすることで、電流増幅率の増加と特性の安定性を実現できる。

（構成・動作）
図６（ａ）、（ｂ）は、本発明の実施例３における基準電圧供給回路の構成例を示す回路図である。

実施例２では、基準電圧供給回路が、ターンオン時間（ｔｒ）調整用の第１基準電源２３、及びターンオフ時間（ｔｆ１，ｔｆ２）調整用の第２、第３基準電源３３−１，３３−２で構成されている。

これに対して、本実施例３の図６（ａ）に示す基準電圧供給回路２３Ｂでは、２つの分圧用の固定抵抗２３ａと可変抵抗２３ｂとにより構成されている。２つの分圧用の固定抵抗２３ａと可変抵抗２３ｂとは、電源電圧ＶＤＤ端子と接地側との間に直列に接続され、その固定抵抗２３ａ及び可変抵抗２３ｂの接続点から、第１基準電圧Ｖｔｒが出力される。可変抵抗２３ｂの抵抗値を変えることにより、第１基準電圧Ｖｔｒの調整が可能である。

同様に、本実施例３の図６（ｂ）に示す基準電圧供給回路３３−１Ｂ，３３−２Ｂでは、２つの分圧用の固定抵抗３３ａと可変抵抗３３ｂとによってそれぞれ構成されている。２つの分圧用の固定抵抗３３ａと可変抵抗３３ｂとは、電源電圧ＶＤＤ端子と接地側との間に直列に接続され、その固定抵抗３３ａ及び可変抵抗３３ｂの接続点から、第２、第３基準電圧Ｖｔｆ１，Ｖｔｆ２がそれぞれ出力される。可変抵抗３３ｂの抵抗値を変えることにより、第２、第３基準電圧Ｖｔｆ１，Ｖｔｆ２の調整が可能である。

（効果）
本実施例３によれば、分圧用抵抗２３ａ，２３ｂ，３３ａ，３３ｂによって第１、第２、第３基準電圧Ｖｔｒ，Ｖｔｆ１，Ｖｔｆ２を生成するようにしたので、パワーモジュール１０Ａの外付け回路を簡単にできる。

図７は、本発明の実施例４におけるパワー半導体素子としてのＩＧＢＴの概略を示す等価回路図である。

本実施例４のＩＧＢＴ５６は、エミッタＥ、コレクタＣ、及びゲートＧの３つの電極を有し、実施例１〜３のパワーＭＯＳ４３と略同様の作用効果を奏するものである。

なお、パワー半導体素子としては、窒化ガリウム（ＧａＮ）パワーデバイス、炭化珪素（ＳｉＣ）パワーデバイス等の他のパワートランジスタを使用しても良い。

（実施例１〜４の他の変形例）
本発明は、上記実施例１〜４に限定されず、その他の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｄ）のようなものがある。

（ａ） 図２のパワーモジュール１０Ａでは、通常状態時の放電電流を設定するための第２基準電圧Ｖｔｆ１と、過電流状態時の放電電流を設定するための第３基準電圧Ｖｔｆ２と、は個別に設定する構成になっているが、これに限定されない。例えば、第２基準電圧Ｖｔｆ１／第３基準電圧Ｖｔｆ２の比を、予め決めた値とすることも可能である。この場合は、第２基準電圧Ｖｔｆ１又は第３基準電圧Ｖｔｆ２の一方を決めると、他方の電圧は自動的に決まる。又、第２定電流回路３０−１と第３定電流回路３０−２とを、実施例１のように、１つの共通の定電流回路にて構成しても良い。

（ｂ） 第１、第２、第３定電流回路２０，３０−１，３０−２は、第１、第２カレントミラー回路２１，３１及び第１、第２誤差増幅回路２２，３２以外の他の回路で構成しても良い。

（ｃ） 第１、第２スイッチ４１，４２は、ＰＭＯＳ４１ａ及びＮＭＯＳ４２ａからなるＣＭＯＳトランジスタ以外の他の半導体素子を用いて構成しても良い。

（ｄ） 過電流検出回路５１は、パワーＭＯＳ４３のソース側と（−）側出力端子１３ｂとの間に抵抗を用いて構成しても良く、或いは、カレントトランスを用いて構成しても良い。又、パワーＭＯＳ４３を電流センス機能付きＭＯＳとして回路を構成しても良い。

１０，１０Ａ パワーモジュール
１０ａ パッケージ
２０，３０−１，３０−２ 第１、第２、第３定電流回路
２１，３１ 第１、第２カレントミラー回路
２２，３２ 第１、第２誤差増幅回路
２３，３３−１，３３−２ 第１、第２、第３基準電源
２３Ｂ，３３−１Ｂ，３３−２Ｂ 基準電圧供給回路
２３ａ，３３ａ 分圧用固定抵抗
２３ｂ，３３ｂ 分圧用可変抵抗
３４−１，３４−２ 第１、第２スイッチ素子
４１，４２ 第１、第２スイッチ
４１ａ ＰＭＯＳ
４２ａ ＮＭＯＳ
４３ パワーＭＯＳ
５０，５０Ａ サージ電圧抑制回路
５１ 過電流検出回路
５２ 電圧調整回路
５３ 選択回路
６０ 負荷回路

Claims (11)

1. 第１電極と、第２電極と、制御電圧が印加されると前記第１電極及び前記第２電極間をオン／オフ動作する制御電極と、を有し、前記制御電極に生じる寄生容量からなる入力容量に第１制御駆動電流が注入されとターンオンし、前記入力容量の蓄積電荷が放電されて第２制御駆動電流が放出されるとターンオフするパワー半導体素子と、
   入力される第１基準電圧に対応した一定の前記第１制御駆動電流を流す第１定電流回路と、
   駆動信号によりオン／オフ動作し、オン状態の時に前記第１制御駆動電流を前記入力容量へ注入する第１スイッチと、
   入力される第２基準電圧に対応した一定の前記第２制御駆動電流を流す第２定電流回路と、
   前記駆動信号により、前記第１スイッチがオン状態の時にオフ状態になり、前記第１スイッチがオフ状態の時にオン状態になって、前記第２制御駆動電流を接地側へ放出する第２スイッチと、
   前記パワー半導体素子の前記第１電極及び前記第２電極間を流れる導通電流の過電流状態を検出し、この過電流検出結果に基づいて前記第２基準電圧及び前記第２制御駆動電流を変化させて、前記パワー半導体素子のターンオフ時に生じるサージ電圧を抑制するサージ電圧抑制回路と、
   を備えることを特徴とするパワーモジュール。
2. 前記サージ電圧抑制回路は、
   前記導通電流の過電流状態を検出して前記過電流検出結果を出力する過電流検出回路と、
   前記過電流検出結果に基づき、前記第２基準電圧を調整して前記第２制御駆動電流を変化させる電圧調整回路と、
   を有することを特徴とする請求項１記載のパワーモジュール。
3. 前記サージ電圧抑制回路は、
   前記第２基準電圧よりも小さな第３基準電圧を入力し、前記第３基準電圧に対応して、前記第２制御駆動電流よりも小さな一定の第３制御駆動電流を、前記入力容量から前記第２スイッチを通して前記接地側へ放出させる第３定電流回路と、
   前記導通電流の過電流状態を検出すると、前記過電流検出結果を出力する過電流検出回路と、
   前記過電流検出結果を入力すると、前記第２定電流回路に代えて前記第３定電流回路を選択して動作させる選択手段と、
   を有することを特徴とする請求項１記載のパワーモジュール。
4. 請求項３記載のパワーモジュールは、更に、
   前記第１基準電圧、前記第２基準電圧、及び前記第３基準電圧を供給する基準電圧供給回路を備えることを特徴とするパワーモジュール。
5. 前記基準電圧供給回路は、
   前記第１基準電圧、前記第２基準電圧、及び前記第３基準電圧をそれぞれ出力する基準電源により構成されている、
   ことを特徴とする請求項４記載のパワーモジュール。
6. 前記基準電圧供給回路は、
   電源電圧を分圧して前記第１基準電圧、前記第２基準電圧、及び前記第３基準電圧をそれぞれ出力する分圧抵抗により構成されている、
   ことを特徴とする請求項４記載のパワーモジュール。
7. 前記第１定電流回路は、
   第１駆動電流に比例した前記第１制御駆動電流を流す１段又は複数段の第１カレントミラー回路と、
   前記第１駆動電流を検出してこれに対応する第１駆動電圧を生成し、前記第１駆動電圧を前記第１基準電圧に追従させて前記第１駆動電流を変化させる第１誤差増幅回路と、
   を有し、
   前記第２定電流回路は、
   第２駆動電流に比例した前記第２制御駆動電流を流す１段又は複数段の第２カレントミラー回路と、
   前記第２駆動電流を検出してこれに対応する第２駆動電圧を生成し、前記第２駆動電圧を前記第２基準電圧に追従させて前記第２駆動電流を変化させる第２誤差増幅回路と、
   を有し、
   前記第３定電流回路は、
   第３駆動電流に比例した前記第３制御駆動電流を流す１段又は複数段の第３カレントミラー回路と、
   前記第３駆動電流を検出してこれに対応する第３駆動電圧を生成し、前記第３駆動電圧を前記第３基準電圧に追従させて前記第３駆動電流を変化させる第３誤差増幅回路と、
   を有する、
   ことを特徴とする請求項３〜６のいずれか１項記載のパワーモジュール。
8. 前記選択手段は、
   前記第２定電流回路の出力電流を導通／遮断する第１スイッチ素子と、
   前記第３定電流回路の出力電流を導通／遮断する第２スイッチ素子と、
   前記過電流検出結果に基づき、前記第１スイッチ素子又は前記第２スイッチ素子を選択し、前記第１スイッチ素子を遮断させると共に、前記第２スイッチ素子を導通させる選択回路と、
   を有することを特徴とする請求項３〜７のいずれか１項記載のパワーモジュール。
9. 前記第１スイッチ及び前記第２スイッチは、
   前記駆動信号により相補的にオン／オフ動作する相補型トランジスタにより構成されていることを特徴とする請求項１〜８のいずれか１項記載のパワーモジュール。
10. 前記パワー半導体素子は、
    パワーＭＯＳＦＥＴ、ＩＧＢＴ、ＧａＮパワーデバイス、又は、ＳｉＣパワーデバイスを含むパワートランジスタであることを特徴とする請求項１〜９のいずれか１項記載のパワーモジュール。
11. 請求項１〜１０のいずれか１項記載のパワーモジュールは、
    パッケージに収容されていることを特徴とするパワーモジュール。

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