WO2014207811A1 - パワー半導体素子の駆動回路 - Google Patents

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良知 林
正啓 小澤
利貴 田中
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三菱電機株式会社
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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a drive circuit for a power semiconductor element.
  • IGBTs insulated gate bipolar transistors
  • MOSFETs insulated gate field effect transistors
  • IGBTs insulated gate bipolar transistors
  • MOSFETs insulated gate field effect transistors
  • the current flowing from the collector terminal to the emitter terminal in the IGBT, and from the drain terminal to the source terminal in the MOSFET is the current between the gate terminal and the emitter terminal (hereinafter referred to as “GE”) or between the gate terminal and the source terminal.
  • GE gate terminal and the emitter terminal
  • between GS by charging or discharging a charge, a voltage between the gate terminal and the emitter terminal (hereinafter referred to as “VGE voltage”) or a voltage between the gate terminal and the source terminal (hereinafter referred to as “VGS voltage”). Control is performed.
  • VGE voltage a voltage between the gate terminal and the emitter terminal
  • VGS voltage a voltage between the gate terminal and the source terminal
  • the drive circuit for controlling the VGE voltage and the VGS voltage in the power semiconductor element as described above is generally based on a turn-on signal and a turn-off signal that are pulse signals sent from the control circuit. Perform the operation.
  • a turn-on signal is sent to the drive circuit
  • the drive circuit operates so as to charge charges between the GEs of the IGBTs to be driven or between the GSs of the MOSFETs, and increases the VGE voltage or the VGS voltage.
  • a turn-off signal is sent to the drive circuit, the drive circuit operates to discharge charges from between the GEs of the IGBT or between the GSs of the MOSFETs, and lowers the VGE voltage or the VGS voltage.
  • Non-Patent Document 1 As a drive circuit for a power semiconductor element, there is a constant voltage drive circuit as described in Non-Patent Document 1 below.
  • the constant voltage drive circuit electrically connects the positive power supply and the gate terminal of the IGBT or MOSFET through the gate resistor, and connects between the GE and the GS. The electric charge is charged in the meantime, the VGE voltage and the VGS voltage are increased, and the IGBT and the MOSFET are turned on.
  • the constant voltage drive circuit electrically connects the negative power supply (or ground 0 V) and the gate terminal via the gate resistor, and GE The electric charge charged between the GS and GS is discharged, and the VGE voltage and the VGS voltage are lowered.
  • Patent Document 1 a constant current driving circuit for supplying a constant current to the gate terminal is provided, and the VGE voltage charged between the GEs of the power semiconductor elements connected to the output terminal of the constant current driving circuit is A technique for comparing a predetermined voltage value and reducing the current of the constant current drive circuit when the VGE voltage becomes higher than a set voltage value is disclosed.
  • Patent Document 1 it is possible to suppress the variation at the turn-on time and increase the current only when necessary, so that it is possible to reduce the loss of the power semiconductor element and to reduce the power consumption of the drive circuit. ing.
  • EMI noise (hereinafter collectively referred to as “EMI”) such as switching loss and conduction noise or radiation noise is determined by the resistance value of the gate resistance.
  • the VGE voltage is a value based on a power supply generated by a switching power supply or the like, and when the VGE voltage does not reach the predetermined voltage due to variations in the switching power supply or the like.
  • the current value of the constant current drive circuit cannot be reduced.
  • the present invention has been made in view of the above, and provides a drive circuit for a power semiconductor element that can achieve both reduction in switching loss of the power semiconductor element at turn-on and reduction in EMI noise. With the goal.
  • the present invention provides a voltage command generation unit that generates a voltage command that is a charge command between the gate terminal and the emitter terminal of the power semiconductor element, the voltage command, A deviation calculating unit that calculates a deviation voltage between the gate terminal and the emitter terminal of the power semiconductor element, and a gate current command voltage that determines a gate current that flows to the gate terminal of the power semiconductor element when the deviation voltage is input.
  • a gate current supply device for supplying.
  • the switching loss of the power semiconductor element at the time of turn-on and the reduction of the EMI noise can be achieved at the same time, and the driving circuit is robust against external factors such as a power supply and variations in the power semiconductor element itself. There is an effect that power saving can be achieved.
  • FIG. 1 is a block diagram showing a configuration example of a drive circuit for a power semiconductor element according to the present embodiment.
  • FIG. 2 is a diagram illustrating a configuration of a power conversion apparatus for driving a motor as an example controlled by a drive circuit for a power semiconductor element.
  • FIG. 3A is a block diagram illustrating an example of an internal configuration of the voltage command generation unit.
  • FIG. 3B is a diagram illustrating a connection configuration example of the positive power supply VCCP and the negative power supply VCCN.
  • FIG. 4 is a block diagram illustrating a configuration example of the gate current supplier.
  • FIG. 5A is a diagram illustrating an example of input / output characteristics of the gate current supplier.
  • FIG. 5B is a diagram illustrating an example of frequency characteristics (gain and phase) of the gate current supplier.
  • FIG. 6 is a diagram illustrating an example of a case where a power semiconductor element is configured with a constant voltage drive circuit using IGBTs.
  • FIG. 7 is a diagram showing operating characteristics of the constant voltage driving circuit shown in FIG.
  • FIG. 8 is a time chart for comparing operations according to the presence or absence of the gate current command limiter in the drive circuit according to the present embodiment.
  • FIG. 9 is a diagram showing a more detailed configuration example of the power semiconductor element drive circuit according to the present embodiment.
  • FIG. 10 is a diagram showing a modification of the drive circuit for the power semiconductor element according to the present embodiment.
  • FIG. 1 is a block diagram showing a configuration example of a drive circuit for a power semiconductor element according to an embodiment of the present invention.
  • the drive circuit for the power semiconductor element according to the present embodiment generates a voltage command VGEref which is a command value for charging between the gate terminal and the emitter terminal of the IGBT 1 and IGBT 1 as the power semiconductor element.
  • a deviation (hereinafter referred to as “deviation voltage Verr”) between the voltage command generation unit 2, the voltage command VGEref and the voltage between the gate terminal and the emitter terminal of the IGBT 1 (hereinafter referred to as “voltage value VGE” or “VGE voltage”).
  • the deviation voltage generator or deviation calculator 3 that generates and outputs the deviation voltage Verr is input, and a command voltage that determines the gate current that flows to the gate terminal of the IGBT 1 (hereinafter referred to as “gate current command voltage VIGref”).
  • Gate current controller 4 for calculating the gate current command voltage VIGref for limiting the gate current command voltage VIGref 19 and receives the actual gate current command voltage VIGout which is the output of the gate current command limiter 19, and a gate current supply device 5 for supplying a gate current IG to the gate terminal of the IGBT 1.
  • the power semiconductor element drive circuit of the present invention can be used in various power converters such as a motor drive power converter shown in FIG.
  • a three-phase inverter circuit is constituted by power semiconductor elements (IGBTs) 1a to 1f to which diodes 22a to 22f are connected in antiparallel.
  • IGBTs power semiconductor elements
  • Each of the power semiconductor elements 1a to 1f is subjected to switching control by the power semiconductor element drive circuits 20a to 20f of the present invention, so that the electric power stored in the smoothing capacitor 23 is supplied to a motor 24 as an example of a load.
  • the drive control of the motor 24 is performed.
  • the operation of the entire power semiconductor element drive circuit shown in FIG. 1 will be described.
  • the voltage command VGEref output from the voltage command generator 2 is input to the plus terminal of the subtractor 3.
  • a voltage value VGE that is a voltage between the gate terminal and the emitter terminal of the IGBT 1 is input to the minus terminal of the subtractor 3. That is, the voltage value VGE is fed back to the input side of the gate current controller 4.
  • the subtractor 3 generates a deviation voltage Verr using the voltage command VGEref and the voltage value VGE and outputs the deviation voltage Verr to the gate current controller 4.
  • the gate current controller 4 generates a gate current command voltage VIGref that causes the deviation voltage Verr, which is the output of the subtractor 3, to decrease, and outputs the gate current command voltage VIGref to the gate current command limiter 19.
  • the gate current command limiter 19 has a function for limiting the gate current command voltage VIGref. That is, the gate current command limiter 19 outputs to the gate current supplier 5 the actual gate current command voltage VIGout in which the output of the gate current command voltage VIGref that is the output of the gate current controller 4 is limited.
  • the gate current supplier 5 generates a gate current IG to be supplied to the gate terminal of the IGBT 1 based on the actual gate current command voltage VIGout. Charge is charged between the gate terminal and the emitter terminal of the IGBT 1 by the gate current IG generated by the gate current supplier 5, and the voltage value VGE increases. With the above operation, the IGBT 1 is turned on.
  • FIG. 3A is a block diagram illustrating an internal configuration example of the voltage command generation unit
  • FIG. 3B is a diagram illustrating a connection configuration example of the positive power supply VCCP and the negative power supply VCCN.
  • the voltage command generator 2 operates based on the drive signal of the control circuit 8 that outputs the operation signal of the IGBT 1.
  • a positive power supply VCCP, a negative power supply VCCN (or ground (GND) 0 V), an NPN transistor 6 and a PNP transistor 7 are included.
  • the base terminals of NPN transistor 6 and PNP transistor 7 are connected to each other, and the emitter terminals of NPN transistor 6 and PNP transistor 7 are connected to each other.
  • the positive power supply VCCP and the collector terminal of the NPN transistor 6 are connected, and the negative power supply VCCN and the collector terminal of the PNP transistor 7 are connected.
  • a control signal CS for driving the IGBT 1 is output from the control circuit 8 and input to a connection end between the base terminals of the NPN transistor 6 and the PNP transistor 7.
  • the voltage value output to each emitter terminal of the NPN transistor 6 and the PNP transistor 7 is used as the voltage command VGEref.
  • 3B shows an example in which the negative power supply VCCN has a negative potential, the negative power supply VCCN may be a ground (GND) potential, that is, a zero potential.
  • the control signal CS output from the control circuit 8 is a signal for turning on the IGBT 1, that is, a turn-on signal
  • the NPN transistor 6 is turned on and the PNP transistor 7 is turned off.
  • the voltage (potential) of the positive power supply VCCP is applied to the emitter terminals of the NPN transistor 6 and the PNP transistor 7, and this voltage becomes the voltage command VGEref.
  • the control signal CS output from the control circuit 8 outputs a signal for turning off the IGBT 1, that is, a turn-off signal
  • the NPN transistor 6 is turned off and the PNP transistor 7 is turned on.
  • the voltage (potential) of the negative power supply VCCN is applied to the emitter terminals of the NPN transistor 6 and the PNP transistor 7, and this voltage becomes the voltage command VGEref.
  • the gate current controller 4 will be described.
  • the gate current controller 4 is a part that determines the responsiveness of the drive circuit for the power semiconductor element shown in FIG. 1, and is configured by a proportional controller (P controller).
  • P controller proportional controller
  • the transfer function GI (s) of the gate current controller 4 can be expressed by Expression (1), where the proportional gain is Kp.
  • the responsiveness of the gate current controller 4 is determined, and the input signal is calculated and output as the gate current command voltage VIGref based on the proportional gain Kp.
  • the gate current command limiter 19 will be described.
  • the gate current command limiter 19 has a function of limiting the gate current command voltage VIGref. Assuming that the output upper limit value is VIGrefmax and the output lower limit value is VIGrefmin, the actual gate current command voltage VIGout that is the output of the gate current command limiter 19 can be expressed by Expression (2).
  • FIG. 4 is a block diagram illustrating a configuration example of the gate current supplier 5.
  • the gate current supplier 5 has a function of supplying a gate current IG to the gate terminal of the IGBT 1 based on the actual gate current command voltage VIGout.
  • a mirror circuit, an N-channel MOSFET 11, resistors 12 and 14, and an operational amplifier 13 are provided.
  • the above-described actual gate current command voltage VIGout is input to the plus terminal of the operational amplifier 13.
  • the output terminal of the operational amplifier 13 is connected to the gate terminal of the N-channel MOSFET 11 via the resistor 14.
  • the source terminal of the N-channel MOSFET 11 is set to the GND potential (0 V) through the resistor 12, and the end of the resistor 12 that is not on the GND potential side is connected to the negative terminal of the operational amplifier 13.
  • a current mirror circuit composed of PNP transistors 9 and 10 will be described.
  • the emitter terminals of the PNP transistors 9 and 10 are connected to the VCCP.
  • the base terminal of the PNP transistor 9 is connected to the base terminal of the PNP transistor 10 and to the collector terminal of the PNP transistor 9.
  • the collector terminal of the PNP transistor 9 is connected to the drain terminal of the N-channel MOSFET 11, and the collector terminal of the PNP transistor 10 is connected to the gate terminal of the IGBT 1.
  • the gate current supplier 5 determines the current I1 that flows through the PNP transistor 9 based on the actual gate current command IGref input to the plus terminal of the operational amplifier 13. As described above, the PNP transistors 9 and 10 constitute a current mirror circuit, and the current I1 flowing through the PNP transistor 9 and the current I2 flowing through the PNP transistor 10 have the same value.
  • the collector terminal of the PNP transistor 10 is connected to the gate terminal of the IGBT 1, and the gate current IG flowing through the gate terminal becomes the current I 2 flowing through the PNP transistor 10.
  • the actual gate current command voltage VIGout input to the gate current supplier 5 is an output of the gate current controller 4 and is a voltage value.
  • the gate current IG that is the output of the gate current supplier 5 is a current value. That is, the gate current supply 5 plays the role of a voltage-current converter, receives a voltage value of the actual gate current command voltage VIGout, and outputs the gate current IG to the gate terminal of the IGBT 1.
  • FIG. 5A is a diagram (graph) showing an example of input / output characteristics (static characteristics) of the gate current supplier 5, where the vertical axis represents the gate current IG and the horizontal axis represents the actual gate current command voltage VIGout.
  • the input / output conversion gain is K2 (K2 is a positive real number)
  • the relationship of Expression (3) is established between the actual gate current command voltage VIGout and the gate current IG. .
  • FIG. 5B is a diagram (graph) showing an example of frequency characteristics (gain and phase) of the gate current supplier 5.
  • gate current supply 5 that functions as a voltage-current converter is not limited to the configuration and characteristics shown here, and may be realized by other configurations.
  • FIG. 6 is a diagram illustrating an example of a case where a power semiconductor element is configured with a constant voltage drive circuit using IGBTs.
  • FIG. 7 is a diagram showing the operating characteristics of the constant voltage drive circuit shown in FIG. 6.
  • the time chart is shown.
  • the constant voltage drive circuit shown in FIG. 6 includes an NPN transistor 15, a PNP transistor 16, and a gate resistor 17.
  • the base terminals of the NPN transistor 15 and the PNP transistor 16 are connected to each other, and the connection end is connected to the output of the control circuit 8.
  • the collector terminal of the NPN transistor 15 is connected to the positive power supply VCCP, and the collector terminal of the PNP transistor 16 is connected to the negative power supply VCCN (or ground 0 V).
  • the emitter terminals of the NPN transistor 15 and the PNP transistor 16 are connected to each other, and the connection end is connected to the gate terminal of the IGBT 1 through the gate resistor 17.
  • the control circuit 8 has a function of generating and outputting a drive signal for the IGBT 1.
  • the NPN transistor 15 When a turn-on signal is output from the control circuit 8, the NPN transistor 15 is turned on and the PNP transistor 16 is turned off. Since the NPN transistor 15 is turned on, the current from the positive power supply VCCP flows through the gate resistor 17 to the gate terminal of the IGBT 1 and charges are charged between the gate terminal and the emitter terminal. On the other hand, when a turn-off signal is output from the control circuit 8, the NPN transistor 15 is turned off and the PNP transistor is turned on. Since the PNP transistor is turned on, a current flows to the negative power supply VCCN through the gate resistor 17, and the charge between the gate terminal and the emitter terminal is discharged.
  • the NPN transistor 15 When the turn-on signal is output from the control circuit 8 as described above, the NPN transistor 15 is turned on, and a current flows through the gate resistor 17 to the gate terminal of the IGBT 1.
  • Time t0 is the time when charging of electric charges between the GEs is started
  • time t1 is the time when the collector current IC of the IGBT 1 starts to flow.
  • the peak value of the gate current is a value obtained by dividing the positive power supply VCCP by the gate resistance 17.
  • the gate current peak value IGpeak at the turn-on operation start time t0 can be expressed by Expression (4).
  • the gate terminal-emitter terminal voltage VGE As the steep gate current IG flows, the gate terminal-emitter terminal voltage VGE also increases. When the gate terminal-emitter terminal voltage VGE reaches the threshold voltage VGEth at time t1, the collector current IC begins to flow steeply, and the collector terminal-emitter terminal voltage VCE begins to decrease.
  • Time t2 is the time when the IGBT 1 enters a period in which the mirror effect occurs (hereinafter referred to as “mirror period”). After time t1, the gate current IG decreases and the gate terminal-emitter terminal voltage VGE rises gradually. When time t2 is reached, the mirror period begins.
  • Time t3 is the time when the IGBT 1 finishes the mirror period.
  • the gate terminal-emitter terminal voltage VGE becomes constant due to the Miller effect.
  • This mirror period continues until the gate terminal-collector terminal capacitance is completely charged, and the gate current IG is also constant.
  • the collector terminal-emitter terminal voltage VCE decreases while the collector current IC is constant. Note that the gate current IG flowing in the interval from t2 to t3 can be expressed by Expression (5).
  • Time t4 is the time when the gate terminal-emitter terminal voltage VGE is completely charged to the positive power supply VCCP. After time t3 when the mirror period ends, the gate terminal-emitter terminal voltage VGE starts to increase again, the gate current IG decreases, and at time t4, the gate terminal-emitter terminal voltage VGE reaches the positive power supply VCCP.
  • the gate resistance should be increased by reducing the resistance value of the gate resistance.
  • a steep collector current IC flows and the generated noise deteriorates. This is because if the rise at the start of charging of the voltage VGE between the gate terminal and the emitter terminal is large, the time change rate of the collector current IC (hereinafter referred to as “di / dt”) increases and the generated noise increases. .
  • the collector terminal-emitter terminal voltage VCE decreases, the gate terminal-emitter terminal voltage VGE is constant, and the collector current IC has a small di / dt. If the mirror period is long, the collector terminal-emitter terminal voltage VCE decreases slowly. When the mirror period is shortened, the voltage VCE between the collector terminal and the emitter terminal is reduced rapidly. This indicates that switching loss can be reduced by shortening the mirror period.
  • the charging speed is reduced until the gate terminal-emitter terminal voltage VGE reaches the threshold voltage VGEth. That is, the gate current supplied to the gate terminal is suppressed.
  • the mirror period during which the gate terminal-emitter terminal voltage VGE is constant is shortened. That is, the gate current is increased when the mirror period starts.
  • the drive circuit for the power semiconductor element calculates the gate current IG supplied to the gate terminal of the IGBT 1 based on the deviation voltage Verr based on the VGE voltage and the voltage command VGEref applied between the GEs. .
  • FIG. 8 (a) shows the control signal CS, voltage command VGEref, deviation voltage Verr, gate current IG, VGE voltage as waveforms of each part when the gate current controller 4 is proportionally controlled and the gate current command limiter 19 is not provided.
  • the collector current IC and the collector terminal-emitter terminal voltage VCE are shown.
  • the time charts t0 to t1 will be described.
  • the control signal CS becomes “H”, and a turn-on signal is input to the voltage command generator 2.
  • the voltage command VGEref changes step by step to VCCP.
  • the deviation voltage Verr reaches VCCP.
  • the deviation voltage Verr is input to the gate current controller 4 to calculate the gate current command voltage VIGref.
  • the gate current command voltage VIGref at this time can be expressed as follows from Equation (1).
  • VIGref Kp ⁇ Verr (6)
  • the gate current command voltage VIGref is obtained by multiplying the deviation voltage Verr by the gain Kp.
  • the gate current command voltage VIGref is input to the gate current supplier 5 and supplies the gate current IG to the gate terminal of the IGBT 1.
  • the deviation voltage Verr decreases as the VGE voltage increases, and the gate current IG decreases accordingly.
  • the collector current IC begins to flow steeply, and the collector terminal-emitter terminal voltage VCE begins to decrease.
  • Time t2 is the time when IGBT1 enters the mirror effect. After time t1, the gate current IG decreases and the gate terminal-emitter terminal voltage VGE rises gradually. When the time t2 is reached, the mirror effect starts. Since the rise of the VGE voltage becomes gentle, the fall of the deviation voltage Verr also becomes gentle.
  • Time t3 is the time when the IGBT 1 finishes the mirror effect.
  • the gate terminal-emitter terminal voltage VGE becomes constant due to the Miller effect. Since the VGE voltage is constant, the deviation voltage Verr is also constant, and the gate current IG is also constant based on the deviation voltage Verr. That is, the gate current IG is constant until the end of the mirror period. During the mirror period, the collector terminal-emitter terminal voltage decreases.
  • Time t4 is the time when the voltage VGE between the gate terminal and the emitter terminal is completely charged to the voltage command VGEref, that is, VCCP.
  • VGEref the voltage command
  • the voltage VGE between the gate terminal and the emitter terminal starts to rise again. Therefore, the deviation voltage Verr decreases, so the gate current IG decreases, and the voltage VGE between the gate terminal and the emitter terminal reaches VCCP at time t4.
  • the gate current IG, the VGE voltage, the collector current IC, and the collector terminal-emitter terminal voltage VCE have the same waveform.
  • the gate resistor 17 of the constant voltage drive circuit shown in FIG. 6 corresponds to the proportional gain of the gate current controller 4 shown in FIG. More specifically, lowering the resistance value of the gate resistor 17 is equivalent to increasing the proportional gain of the gate current controller 4, and increasing the resistance value of the gate resistor 17 is proportional gain of the gate current controller 4. Equivalent to lowering.
  • the drive circuit for the power semiconductor element includes the gate current controller 4 and the gate current supplier 5 inside, and the deviation voltage Verr between the voltage command VGEref and the fed back VGE voltage is small.
  • the gate current IG is controlled to control the VGE voltage.
  • the proportional gain of the gate current controller 4 is increased, the gate current IG can be increased, so that the VGE voltage charging time can be shortened and the switching loss at turn-on can be reduced. It becomes.
  • the drive circuit for the power semiconductor element limits the maximum value of the gate current IG even when the proportional gain of the gate current controller 4 is increased.
  • a limiter 19 is added.
  • FIG. 8B is a diagram showing a waveform when the gate current command limiter 19 is added and the proportional gain of the gate current controller 4 is increased.
  • the control signal CS, the voltage command VGEref, the deviation voltage Verr, the gate current control IG, the VGE voltage, the collector current IC, and the collector terminal-emitter terminal voltage VCE are shown.
  • the time chart t0 to t1 will be described.
  • the control signal CS becomes “H”, and a turn-on signal is input to the voltage command generator 2.
  • the command voltage VGEref changes stepwise to VCCP.
  • the deviation voltage Verr reaches VCCP.
  • the deviation voltage Verr is input to the gate current controller 4 to calculate the gate current command voltage VIGref.
  • the gate current command voltage VIGref is limited to the actual gate current command voltage VIGout by the gate current command limiter 19, and the gate current IG is supplied from the gate current supplier 5.
  • the gate current command limiter 19 limits the gate current IG. By limiting the gate current IG to a constant value, the VGE voltage is not charged steeply but is charged with a constant slope.
  • the VGE voltage reaches VGEth
  • the collector current IC of the IGBT 1 starts to flow
  • the collector terminal-emitter terminal voltage VCE of the IGBT 1 starts to decrease.
  • the gate current IG is limited to a constant value
  • the VGE voltage is charged with a constant slope as in the time period from t0 to t1.
  • the VGE voltage reaches VGEon and enters a mirror period.
  • the section of the time charts t2 to t3 will be described. Since the mirror period starts at time t2, the VGE voltage is constant. Even during this mirror period, the gate current IG is limited to a constant value by the gate current command limiter 19. At this time, the voltage VCE between the collector terminal and the emitter terminal of the IGBT 1 gradually decreases. At time t3, the mirror period ends.
  • the time chart t3 to t4 will be described.
  • the increase in the VGE voltage is resumed from time t3. Accordingly, the deviation voltage Verr is reduced, and the gate current IG generated based on the deviation voltage Verr is also reduced.
  • the VGE voltage reaches VCCP, which is the output value of the voltage command VGEref, and the deviation voltage Verr and the gate current IG become zero.
  • the mirror period can be shortened in FIG. 8B with the gate current command limiter 19 added. This is because the gate current IG can flow more than in FIG. 8A by increasing the proportional gain of the gate current controller 4.
  • the gate current IG based on the deviation voltage Verr is flowed in both FIG. 8 (a) and FIG. 8 (b).
  • FIG. 8B since the proportional gain of the gate current controller 4 is set large, the period in which the deviation voltage Verr is generated can be shortened compared to FIG. 8A.
  • the gate current IG is generated based on the deviation voltage Verr and the gate current command limiter 19, the gate current is limited by the gate current based on the maximum output value of the gate current command limiter 19 while the deviation voltage Verr is large.
  • the gate current IG based on the deviation voltage Verr is supplied.
  • FIG. 8A performs an operation equivalent to that of the constant voltage drive circuit (see FIG. 7). For this reason, it can be said that the drive circuit of the power semiconductor element according to the present embodiment operates superior to the constant voltage drive circuit disclosed in Non-Patent Document 1.
  • the power semiconductor element drive circuit shown in FIG. 1 sets both the gate current command limiter 19 and the gate current controller 4 as follows, thereby achieving both EMI noise at the time of turn-on and switching loss reduction. Can do.
  • the maximum output value of the gate current command limiter 19, that is, the gate current IG supplied to the gate terminal of the IGBT 1, is set to a level at which the current change rate di / dt of the collector current IC does not deteriorate the EMI noise.
  • the gate current command limiter 19 limits the gate current IG and sets the level to suppress EMI noise.
  • the proportional gain is set so that the gate current command voltage that is the output of the gate current controller 4 exceeds the limit value set by the gate current command limiter 19.
  • a constant gate current IG is supplied from the time of turn-on command input to the end of the mirror period, and after the end of the mirror period, so that both EMI noise and switching loss can be reduced at the time of turn-on, and power saving of the drive circuit itself can be achieved.
  • the power semiconductor element drive circuit feeds back the VGE voltage, calculates the deviation voltage Verr from the voltage command VGEref, and controls the gate current IG so as to reduce the deviation voltage Verr. Since the system is configured, the driving circuit is robust against various variations. In the following, supplementary explanation will be given for the variation.
  • a drive circuit for a power semiconductor element operates using a power supply voltage supplied from an external power supply circuit as a power source.
  • the positive power supply VCCP shown in FIG. 2 assumes a case where the positive power supply VCCP supplied from the external power supply circuit is larger than the predetermined voltage by ⁇ V1 due to variations in the power supply circuit.
  • the peak current IGpeak of the gate current IG can be expressed as follows from the equation (4) at the start of the turn-on operation.
  • Equation (7) since the time for the VGE voltage to reach VGEth and VGEon becomes short, the current change rate di / dt of the collector current IC becomes larger than expected, and the EMI noise deteriorates.
  • the gate current command limiter 19 limits the gate current IG, so that the time for the VGE voltage to reach VGEth and VGEon can be made constant. . For this reason, the current change rate di / dt of the collector current IC does not increase, and the EMI noise can be prevented from deteriorating.
  • VGEth and VGEon vary due to variations in ambient temperature and the elements themselves.
  • VGEon increases by ⁇ V2
  • the gate current IG flowing during the mirror period is as follows from the equation (5).
  • the constant gate current IG can be supplied until after the end of the mirror period as described above, so that variation in the mirror period can be suppressed. As a result, variations in loss Pm during the mirror period can be suppressed.
  • FIG. 9 is a diagram showing a more detailed configuration example of the drive circuit for the power semiconductor element according to the present embodiment.
  • the gate current controller 4 can use a non-inverting amplifier, and the gate current command limiter 19 connects, for example, the cathode of the Zener diode 18 to the output line. This can be realized by connecting the anode of the diode 18 to the ground potential.
  • FIG. 10 is a diagram showing a modification of the drive circuit for the power semiconductor element according to the present embodiment.
  • the gate current controller 4 may be omitted.
  • the subtractor 3 as the deviation voltage generation unit calculates a deviation voltage Verr between the voltage command VGEref and the VGE voltage, amplifies the deviation voltage Verr, and outputs it.
  • the gate current command limiter 19 recognizes the deviation voltage Verr, which is an output from the subtractor 3 serving as a deviation voltage generator, as a gate current command voltage VIGref that determines the gate current that flows to the gate terminal of the power semiconductor element.
  • the actual gate current command voltage VIGout in which the value of the command voltage VIGref is limited is generated.
  • the material of the power semiconductor element will be described.
  • the power semiconductor element one using silicon (Si) as a material is common.
  • the technique according to the present embodiment is not limited to a power semiconductor element formed using silicon as a material.
  • it can be applied to a power semiconductor element made of silicon carbide (SiC), which has been attracting attention in recent years, instead of silicon.
  • the switching element using silicon carbide (SiC) has a feature that high-speed switching can be achieved as compared with an IGBT using silicon (Si), the carrier frequency can be increased.
  • SiC silicon carbide
  • the increase of the EMI noise due to the increase of the carrier frequency becomes a problem. For this reason, it is difficult to simply perform control to increase the carrier frequency without paying for the problem of increased EMI noise.
  • the current change rate di / dt of the collector current IC can be suppressed, so that the deterioration of EMI noise that becomes a problem when the carrier frequency is increased is suppressed. It becomes possible.
  • silicon carbide is an example of a semiconductor referred to as a wide band gap semiconductor, capturing the characteristic that the band gap is larger than that of silicon (Si).
  • SiC silicon carbide
  • a semiconductor formed using a gallium nitride-based material or diamond belongs to a wide band gap semiconductor, and their characteristics are also similar to silicon carbide. Therefore, a configuration using a wide band gap semiconductor other than silicon carbide also forms the gist of the present invention.
  • the power semiconductor element formed by such a wide band gap semiconductor has high voltage resistance and high allowable current density
  • the power semiconductor element can be miniaturized, and these miniaturized power semiconductor elements By using this, it is possible to reduce the size of a semiconductor module incorporating this power semiconductor element.
  • the power semiconductor element formed of the wide band gap semiconductor has high heat resistance, it is possible to reduce the size of the radiator and the cooler.
  • the configuration shown in the above embodiment is an example of the configuration of the present invention, and can be combined with another known technique, and a part thereof is omitted without departing from the gist of the present invention. Needless to say, it is possible to change the configuration.
  • the present invention is useful as a power semiconductor element drive circuit capable of achieving both reduction of switching loss and EMI noise of the power semiconductor element at turn-on.

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Abstract

　パワー半導体素子１のゲート端子－エミッタ端子間への充電指令である電圧指令ＶＧＥｒｅｆを生成する電圧指令生成部２、電圧指令ＶＧＥｒｅｆとパワー半導体素子１のゲート端子－エミッタ端子間電圧との偏差電圧Ｖｅｒｒを算出する減算器３、偏差電圧Ｖｅｒｒが入力され、パワー半導体素子１のゲート端子に流すゲート電流を決めるゲート電流指令電圧ＶＩＧｒｅｆを算出するゲート電流制御器４と、ゲート電流指令電圧ＶＩＧｒｅｆを制限するゲート電流指令制限器１９および、ゲート電流指令制限器１９の出力である実ゲート電流指令電圧ＶＩＧｏｕｔが入力され、パワー半導体素子１のゲート端子にゲート電流を供給するゲート電流供給器を備える。

Description

パワー半導体素子の駆動回路
　本発明は、パワー半導体素子の駆動回路に関する。
　直流を交流に変換するインバータ装置、交流を直流に変換する電力変換装置などには、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）といったパワー半導体素子が用いられている。このようなパワー半導体素子では、ＩＧＢＴではコレクタ端子からエミッタ端子、ＭＯＳＦＥＴではドレイン端子からソース端子に流れる電流を、ゲート端子－エミッタ端子間（以降「ＧＥ間」と称する）あるいはゲート端子－ソース端子間（以降「ＧＳ間」と称する）において、電荷を充電もしくは放電することによりゲート端子－エミッタ端子間電圧（以降「ＶＧＥ電圧」と称する）あるいはゲート端子－ソース端子間電圧（以降「ＶＧＳ電圧」と称する）を変化させることにより制御を行う。
　上記のようなパワー半導体素子におけるＶＧＥ電圧およびＶＧＳ電圧の制御を行うための駆動回路、すなわちパワー半導体素子の駆動回路は、一般的に制御回路から送られるパルス信号であるターンオン信号、ターンオフ信号に基づいて動作を行う。駆動回路にターンオン信号が送られた場合、駆動回路は、駆動対象であるＩＧＢＴのＧＥ間あるいはＭＯＳＦＥＴのＧＳ間に電荷を充電するように動作し、ＶＧＥ電圧あるいはＶＧＳ電圧を上昇させる。一方、駆動回路にターンオフ信号が送られた場合、駆動回路は、ＩＧＢＴのＧＥ間あるいはＭＯＳＦＥＴのＧＳ間から電荷を放電するように動作し、ＶＧＥ電圧あるいはＶＧＳ電圧を低下させる。
　パワー半導体素子の駆動回路としては、下記非特許文献１に記載されるような、定電圧駆動回路がある。定電圧駆動回路は、制御回路から駆動回路に対してターンオン信号が送られた場合、ゲート抵抗を介して正電源とＩＧＢＴもしくはＭＯＳＦＥＴのゲート端子との間を電気的に接続し、ＧＥ間やＧＳ間に電荷を充電し、ＶＧＥ電圧やＶＧＳ電圧を上昇させ、ＩＧＢＴやＭＯＳＦＥＴをターンオンさせる。また、制御回路から駆動回路に対してターンオフ信号が送られた場合、定電圧駆動回路は、ゲート抵抗を介して負電源（あるいはグランド０Ｖ）とゲート端子との間を電気的に接続し、ＧＥ間やＧＳ間に充電された電荷を放電し、ＶＧＥ電圧やＶＧＳ電圧を低下させる。
　また、特許文献１には、ゲート端子に一定の電流を供給するための定電流駆動回路を設け、定電流駆動回路の出力端子に接続されたパワー半導体素子のＧＥ間に充電されたＶＧＥ電圧と所定の電圧値とを比較し、ＶＧＥ電圧が設定電圧値より高くなったら、定電流駆動回路の電流を減少させる技術が開示されている。
　特許文献１に示された技術によれば、ターンオン時のばらつきを抑制できるとともに、必要なときのみ電流を増加させるため、パワー半導体素子の低損失化および駆動回路の省電力化が図れると示されている。
国際公開第２００９／０４４６０２号
日本インター株式会社　ＩＧＢＴアプリケーションノート　Ｒｅｖ．１．０１（第２０－２２頁）
　ところで、一口にＶＧＥ電圧と言っても、パワー半導体素子のターンオン時にコレクタ電流が流れ始めるＶＧＥ電圧（以降「しきい値電圧ＶＧＥｔｈ」と称する）と、ミラー期間に入るＶＧＥ電圧（以降「ミラー期間電圧ＶＧＥｏｎ」と称する）とがある。非特許文献１に示された定電圧駆動回路の場合、ゲート抵抗の抵抗値により、スイッチング損失および伝導ノイズや放射ノイズといったＥＭＩノイズ（以降「ＥＭＩ」と総称する）が決定される。
　たとえば、ゲート抵抗を小さくすると、ゲート端子に流れる電流が大きくなるため、ＶＧＥ電圧の充電時間は短くなり、スイッチング損失は小さくなる。しかしながら、パワー半導体素子のコレクタ電流の電流変化率ｄｉ／ｄｔが大きくなるため、ＥＭＩノイズが大きくなる。
　これに対し、ゲート抵抗を大きくすると、ゲート端子に流れる電流は小さくなるため、ＶＧＥ電圧の充電時間は長くなり、スイッチング損失は大きくなる一方で、パワー半導体素子のコレクタ電流の電流変化率ｄｉ／ｄｔは小さくなるため、ＥＭＩノイズを低減することができる。すなわち、定電圧駆動回路を用いた場合、スイッチング損失とＥＭＩノイズとはトレードオフの関係となる。
　特許文献１に示された技術によれば、前述のようにゲート端子に流す電流は一定であるため、ｄｉ／ｄｔを大きくすることなく、ＶＧＥ電圧の充電時間を短縮することができる。さらにＶＧＥ電圧が所定の電圧を越えたら、定電流駆動回路の電流値を減少させる制御を行っているため、駆動回路の省電力化も図れると示されている。
　しかしながら、一般的に、ＶＧＥ電圧は、スイッチング電源等にて生成された電源に基づいた値になっており、スイッチング電源のばらつき等で、ＶＧＥ電圧が前述の所定の電圧まで到達しなかった場合には、定電流駆動回路の電流値を減少させることができないという課題が認められる。
　また、所定の電圧との比較結果に基づいたシーケンスを構成するため、制御も複雑になるという課題も残る。
　本発明は、上記に鑑みてなされたものであって、ターンオン時のパワー半導体素子のスイッチング損失の低減と、ＥＭＩノイズの低減との両立を図ることができるパワー半導体素子の駆動回路を提供することを目的とする。
　上述した課題を解決し、目的を達成するために、本発明は、パワー半導体素子のゲート端子－エミッタ端子間への充電指令である電圧指令を生成する電圧指令生成部と、電圧指令と、前記パワー半導体素子のゲート端子－エミッタ端子間電圧との偏差電圧を算出する偏差算出部と、前記偏差電圧が入力され、前記パワー半導体素子のゲート端子に流すゲート電流を決めるゲート電流指令電圧を算出するゲート電流制御器と、前記ゲート電流指令電圧を制限するゲート電流指令制限器と、前記ゲート電流指令制限器の出力である実ゲート電流指令電圧が入力され、前記パワー半導体素子のゲート端子にゲート電流を供給するゲート電流供給器と、を備えたことを特徴とする。
　この発明によれば、ターンオン時のパワー半導体素子のスイッチング損失の低減およびＥＭＩノイズの低減の両立が図れ、また、電源等の外部要因やパワー半導体素子そのもののばらつきに対してもロバストで、駆動回路そのものの省電力化も図れる、という効果を奏する。
図１は、本実施の形態にかかるパワー半導体素子の駆動回路の構成例を示すブロック図である。 図２は、パワー半導体素子の駆動回路が制御する一例としてのモータ駆動用電力変換装置の構成を示す図である。 図３Ａは、電圧指令生成部の内部構成例を示すブロック図である。 図３Ｂは、正電源ＶＣＣＰおよび負電源ＶＣＣＮの接続構成例を示す図である。 図４は、ゲート電流供給器の構成例を示すブロック図である。 図５Ａは、ゲート電流供給器の入出力特性の一例を示す図である。 図５Ｂは、ゲート電流供給器の周波数特性（ゲインおよび位相）の一例を示す図である。 図６は、パワー半導体素子にＩＧＢＴを用いて定電圧駆動回路で構成した場合の一例を示す図である。 図７は、図６に示す定電圧駆動回路の動作特性を示す図である。 図８は、本実施の形態にかかる駆動回路におけるゲート電流指令制限器の有無に応じた動作を比較して示すタイムチャートである。 図９は、本実施の形態にかかるパワー半導体素子の駆動回路のより詳細な構成例を示す図である。 図１０は、本実施の形態にかかるパワー半導体素子の駆動回路の変形例を示す図である。
　以下に添付図面を参照し、本発明の実施の形態に係るパワー半導体素子の駆動回路について説明する。なお、以下に示す実施の形態により本発明が限定されるものではない。
　図１は、この発明の実施の形態にかかるパワー半導体素子の駆動回路の構成例を示すブロック図である。本実施の形態にかかるパワー半導体素子の駆動回路は、図１に示すように、パワー半導体素子としてのＩＧＢＴ１、ＩＧＢＴ１のゲート端子－エミッタ端子間を充電する際の指令値である電圧指令ＶＧＥｒｅｆを生成する電圧指令生成部２、電圧指令ＶＧＥｒｅｆと、ＩＧＢＴ１のゲート端子－エミッタ端子間電圧（以降「電圧値ＶＧＥ」もしくは「ＶＧＥ電圧」と称する）との偏差（以降「偏差電圧Ｖｅｒｒ」と称する）を生成して出力する偏差電圧生成部もしくは偏差算出部としての減算器３、偏差電圧Ｖｅｒｒを入力し、ＩＧＢＴ１のゲート端子に流すゲート電流を決める指令電圧（以降「ゲート電流指令電圧ＶＩＧｒｅｆ」と称する）を算出するゲート電流制御器４、ゲート電流指令電圧ＶＩＧｒｅｆを制限するゲート電流指令制限器１９および、ゲート電流指令制限器１９の出力である実ゲート電流指令電圧ＶＩＧｏｕｔを入力し、ＩＧＢＴ１のゲート端子にゲート電流ＩＧを供給するゲート電流供給器５を有して構成される。
　本発明のパワー半導体素子の駆動回路は、例えば図２に示すモータ駆動用電力変換装置など、各種電力変換器に用いることができる。図２に示す例では、ダイオード２２ａ～２２ｆがそれぞれ逆並列に接続された電力用半導体素子（ＩＧＢＴ）１ａ～１ｆによって三相のインバータ回路が構成されている。電力用半導体素子１ａ～１ｆのそれぞれを、本発明のパワー半導体素子の駆動回路２０ａ～２０ｆがスイッチング制御することにより、平滑コンデンサ２３に蓄積された電力が、負荷の一例としてのモータ２４に供給され、モータ２４の駆動制御が行われる。
　図１に示すパワー半導体素子の駆動回路全体の動作について説明する。電圧指令生成部２より出力される電圧指令ＶＧＥｒｅｆは減算器３のプラス端子に入力される。ＩＧＢＴ１のゲート端子－エミッタ端子間の電圧である電圧値ＶＧＥは減算器３のマイナス端子にそれぞれ入力される。すなわち、電圧値ＶＧＥは、ゲート電流制御器４の入力側にフィードバックされる。
　減算器３は、電圧指令ＶＧＥｒｅｆおよび電圧値ＶＧＥを用いて偏差電圧Ｖｅｒｒを生成し、ゲート電流制御器４に出力する。ゲート電流制御器４は、減算器３の出力である偏差電圧Ｖｅｒｒが小さくなるようにするゲート電流指令電圧ＶＩＧｒｅｆを生成し、ゲート電流指令制限器１９に出力する。ゲート電流指令制限器１９は、ゲート電流指令電圧ＶＩＧｒｅｆを制限するための機能を備える。すなわち、ゲート電流指令制限器１９は、ゲート電流制御器４の出力であるゲート電流指令電圧ＶＩＧｒｅｆの出力を制限した実ゲート電流指令電圧ＶＩＧｏｕｔをゲート電流供給器５に出力する。ゲート電流供給器５は、実ゲート電流指令電圧ＶＩＧｏｕｔに基づいてＩＧＢＴ１のゲート端子に供給するゲート電流ＩＧを生成する。ゲート電流供給器５によって生成されたゲート電流ＩＧにより、ＩＧＢＴ１のゲート端子－エミッタ端子間に電荷が充電され、電圧値ＶＧＥが上昇する。以上の動作により、ＩＧＢＴ１がターンオンする。
　電圧指令生成部２の動作について説明する。図３Ａは、電圧指令生成部の内部構成例を示すブロック図であり、図３Ｂでは、正電源ＶＣＣＰおよび負電源ＶＣＣＮの接続構成例を示す図である。
　電圧指令生成部２は、ＩＧＢＴ１の動作信号を出力する制御回路８の駆動信号に基づいて動作を行う。正電源ＶＣＣＰ、負電源ＶＣＣＮ（あるいはグランド（ＧＮＤ）０Ｖ）、ＮＰＮトランジスタ６およびＰＮＰトランジスタ７を有して構成される。ＮＰＮトランジスタ６およびＰＮＰトランジスタ７の各ベース端子同士は接続され、ＮＰＮトランジスタ６およびＰＮＰトランジスタ７の各エミッタ端子同士は接続される。また、正電源ＶＣＣＰとＮＰＮトランジスタ６のコレクタ端子が接続され、負電源ＶＣＣＮとＰＮＰトランジスタ７のコレクタ端子が接続される。ＩＧＢＴ１を駆動するための制御信号ＣＳが制御回路８から出力され、ＮＰＮトランジスタ６およびＰＮＰトランジスタ７の各ベース端子同士の接続端に入力される。ＮＰＮトランジスタ６およびＰＮＰトランジスタ７の各エミッタ端子に出力される電圧値が電圧指令ＶＧＥｒｅｆとして使用される。なお、図３Ｂでは負電源ＶＣＣＮが負電位となる場合を一例として示しているが、負電源ＶＣＣＮがグランド（ＧＮＤ）電位、すなわち零電位であってもよい。
　制御回路８から出力される制御信号ＣＳがＩＧＢＴ１をオンさせるための信号、すなわちターンオン信号である場合、ＮＰＮトランジスタ６がオンし、ＰＮＰトランジスタ７はオフする。これにより、ＮＰＮトランジスタ６およびＰＮＰトランジスタ７のエミッタ端子には正電源ＶＣＣＰの電圧（電位）が印加され、この電圧が電圧指令ＶＧＥｒｅｆとなる。一方、制御回路８から出力される制御信号ＣＳがＩＧＢＴ１をオフさせるための信号、すなわちターンオフ信号が出力される場合、ＮＰＮトランジスタ６がオフし、ＰＮＰトランジスタ７がオンする。これにより、ＮＰＮトランジスタ６とＰＮＰトランジスタ７のエミッタ端子には負電源ＶＣＣＮの電圧（電位）が印加され、この電圧が電圧指令ＶＧＥｒｅｆとなる。
　ゲート電流制御器４について説明する。ゲート電流制御器４は、図１に示すパワー半導体素子の駆動回路の応答性を決定する部分であり、比例制御器（Ｐ制御器）にて構成する。ゲート電流制御器４をＰ制御器で構成する場合、ゲート電流制御器４の伝達関数ＧＩ（ｓ）は、比例ゲインをＫｐとすると、式（１）で表すことができる。
　ＧＩ（ｓ）＝Ｋｐ　　　……（１）
　式（１）より、ゲート電流制御器４の応答性は決定され、入力された信号を、比例ゲインＫｐに基づいてゲート電流指令電圧ＶＩＧｒｅｆとして算出し出力する。
　ゲート電流指令制限器１９について説明する。ゲート電流指令制限器１９は、ゲート電流指令電圧ＶＩＧｒｅｆを制限する機能を備える。出力上限値をＶＩＧｒｅｆｍａｘ、出力下限値をＶＩＧｒｅｆｍｉｎとすると、ゲート電流指令制限器１９の出力である実ゲート電流指令電圧ＶＩＧｏｕｔは、式（２）で表すことができる。
　ＶＩＧｒｅｆｍｉｎ≦ＶＩＧｏｕｔ≦ＶＩＧｒｅｆｍａｘ　　……（２）
　ゲート電流供給器５について説明する。図４は、ゲート電流供給器５の構成例を示すブロック図である。ゲート電流供給器５は、実ゲート電流指令電圧ＶＩＧｏｕｔに基づいて、ＩＧＢＴ１のゲート端子にゲート電流ＩＧを供給する機能を有する構成として、図４に示すように、ＰＮＰトランジスタ９，１０を具備するカレントミラー回路、Ｎチャンネル型ＭＯＳＦＥＴ１１、抵抗１２，１４およびオペアンプ１３を備えて構成される。
　オペアンプ１３のプラス端子には、前述の実ゲート電流指令電圧ＶＩＧｏｕｔが入力される。オペアンプ１３の出力端子は、抵抗１４を介してＮチャンネル型ＭＯＳＦＥＴ１１のゲート端子に接続される。Ｎチャンネル型ＭＯＳＦＥＴ１１のソース端子は抵抗１２を介してＧＮＤ電位（０Ｖ）とされ、抵抗１２におけＧＮＤ電位側ではない端がオペアンプ１３のマイナス端子に接続される。
　ＰＮＰトランジスタ９，１０によって構成されるカレントミラー回路について説明する。ＰＮＰトランジスタ９，１０のエミッタ端子はＶＣＣＰと接続される、ＰＮＰトランジスタ９のベース端子はＰＮＰトランジスタ１０のベース端子と接続されるとともに、ＰＮＰトランジスタ９のコレクタ端子と接続される。ＰＮＰトランジスタ９のコレクタ端子はＮチャンネル型ＭＯＳＦＥＴ１１のドレイン端子と接続され、ＰＮＰトランジスタ１０のコレクタ端子はＩＧＢＴ１のゲート端子に接続される。
　ゲート電流供給器５は、オペアンプ１３のプラス端子に入力される実ゲート電流指令ＩＧｒｅｆに基づいて、ＰＮＰトランジスタ９に流す電流Ｉ１を決定している。前述のようにＰＮＰトランジスタ９，１０はカレントミラー回路を構成しており、ＰＮＰトランジスタ９に流れる電流Ｉ１とＰＮＰトランジスタ１０に流れる電流Ｉ２は同じ値になる。ＰＮＰトランジスタ１０のコレクタ端子は、ＩＧＢＴ１のゲート端子に接続されており、ゲート端子に流れるゲート電流ＩＧは、ＰＮＰトランジスタ１０に流れる電流Ｉ２となる。
　ゲート電流供給器５に入力される実ゲート電流指令電圧ＶＩＧｏｕｔは、ゲート電流制御器４の出力であり電圧値である。これに対し、ゲート電流供給器５の出力であるゲート電流ＩＧは電流値である。つまり、ゲート電流供給器５は、電圧－電流変換器の役割を果たしていて、実ゲート電流指令電圧ＶＩＧｏｕｔという電圧値が入力され、ＩＧＢＴ１のゲート端子にゲート電流ＩＧを出力している。
　図５Ａは、ゲート電流供給器５の入出力特性（静特性）の一例を示す図（グラフ）であり、縦軸にゲート電流ＩＧ、横軸に実ゲート電流指令電圧ＶＩＧｏｕｔをとっている。入出力変換ゲインをＫ２（Ｋ２は正の実数とする）とするとき、図５Ａに示す例では、実ゲート電流指令電圧ＶＩＧｏｕｔとゲート電流ＩＧとの間に、式（３）の関係が成立する。
　ＩＧ＝Ｋ２×ＶＩＧｏｕｔ　　　……（３）
　図５Ｂは、ゲート電流供給器５の周波数特性（ゲインおよび位相）の一例を示す図（グラフ）である。
　なお、電圧－電流変換器としての機能を果たすゲート電流供給器５は、ここで示した構成および特性に限らず、他の構成で実現してもよい。
　ここで、ＩＧＢＴ、ＭＯＳＦＥＴといったパワー半導体素子のターンオン時の動作特性について説明する。図６は、パワー半導体素子にＩＧＢＴを用いて定電圧駆動回路で構成した場合の一例を示す図である。図７は、図６に示す定電圧駆動回路の動作特性を示す図であり、ＩＧＢＴターンオン時のゲート端子－エミッタ端子間電圧ＶＧＥ、ゲート電流ＩＧ、コレクタ電流ＩＣおよびコレクタ端子－エミッタ端子間電圧ＶＣＥのタイムチャートを示している。
　図６について説明する。図６に示す定電圧駆動回路は、ＮＰＮトランジスタ１５、ＰＮＰトランジスタ１６およびゲート抵抗１７を有して構成される。ＮＰＮトランジスタ１５およびＰＮＰトランジスタ１６の各ベース端子同士は接続され、その接続端は制御回路８の出力と接続される。ＮＰＮトランジスタ１５のコレクタ端子は正電源ＶＣＣＰに接続され、ＰＮＰトランジスタ１６のコレクタ端子は負電源ＶＣＣＮ（あるいはグランド０Ｖ）に接続される。ＮＰＮトランジスタ１５およびＰＮＰトランジスタ１６の各エミッタ端子同士は接続され、その接続端はゲート抵抗１７を介してＩＧＢＴ１のゲート端子に接続される。なお、制御回路８はＩＧＢＴ１の駆動信号を生成出力する機能を備えている。
　制御回路８からターンオン信号が出力されると、ＮＰＮトランジスタ１５がオンし、ＰＮＰトランジスタ１６がオフする。ＮＰＮトランジスタ１５がオンしたため、ゲート抵抗１７を介してＩＧＢＴ１のゲート端子に正電源ＶＣＣＰからの電流が流れ、ゲート端子－エミッタ端子間に電荷が充電される。一方、制御回路８からターンオフ信号が出力されると、ＮＰＮトランジスタ１５がオフし、ＰＮＰトランジスタがオンする。ＰＮＰトランジスタがオンしたため、ゲート抵抗１７を介して負電源ＶＣＣＮに対し電流が流れ、ゲート端子－エミッタ端子間の電荷が放電される。
　図７について説明する。前述のように制御回路８からターンオン信号が出力されると、ＮＰＮトランジスタ１５がオンし、ゲート抵抗１７を介してＩＧＢＴ１のゲート端子に電流が流れる。
　タイムチャートのｔ０～ｔ１区間について説明する。時刻ｔ０はＧＥ間への電荷の充電を開始した時刻、時刻ｔ１はＩＧＢＴ１のコレクタ電流ＩＣが流れ始める時刻である。ゲート電流のピーク値は正電源ＶＣＣＰをゲート抵抗１７で割った値である。ゲート抵抗１７の抵抗値をＲＧとすると、ターンオン動作開始時刻ｔ０のゲート電流ピーク値ＩＧｐｅａｋは式（４）で表すことができる。
　ＩＧｐｅａｋ＝ＶＣＣＰ／ＲＧ　　　……（４）
　急峻なゲート電流ＩＧが流れることにより、ゲート端子－エミッタ端子間電圧ＶＧＥも上昇する。時刻ｔ１にてゲート端子－エミッタ端子間電圧ＶＧＥが、しきい値電圧ＶＧＥｔｈに到達すると、コレクタ電流ＩＣが急峻に流れ始め、コレクタ端子－エミッタ端子間電圧ＶＣＥが下降しはじめる。
　タイムチャートのｔ１～ｔ２区間について説明する。時刻ｔ２はＩＧＢＴ１がミラー効果が生じる期間（以降「ミラー期間」と称する）に入る時刻である。時刻ｔ１以降、ゲート電流ＩＧが低下していき、ゲート端子－エミッタ端子間電圧ＶＧＥの上昇も緩やかになる。時刻ｔ２に到達すると、ミラー期間が始まる。
　タイムチャートのｔ２～ｔ３区間について説明する。時刻ｔ３はＩＧＢＴ１がミラー期間を終える時刻である。この時刻ｔ２～ｔ３の間、ミラー効果によりゲート端子－エミッタ端子間電圧ＶＧＥは一定となる。このミラー期間は、ゲート端子－コレクタ端子間容量の充電が終わるまで続き、ゲート電流ＩＧも一定となる。ミラー期間中、コレクタ端子－エミッタ端子間電圧ＶＣＥは下降していくのに対し、コレクタ電流ＩＣは一定である。なお、ｔ２～ｔ３区間に流れるゲート電流ＩＧは式（５）で表すことができる。
　ＩＧ＝（ＶＣＣＰ－ＶＧＥｏｎ）／ＲＧ　　……（５）
　タイムチャートのｔ３～ｔ４区間について説明する。時刻ｔ４はゲート端子－エミッタ端子間電圧ＶＧＥが正電源ＶＣＣＰまで充電し終わった時間である。ミラー期間が終わった時刻ｔ３以降、再度ゲート端子－エミッタ端子間電圧ＶＧＥが上昇し始め、ゲート電流ＩＧは減少し、時刻ｔ４にてゲート端子－エミッタ端子間電圧ＶＧＥは正電源ＶＣＣＰに到達する。
　前述のように、パワー半導体素子を定電圧駆動回路で駆動する場合、スイッチング損失の低減には、ゲート端子－エミッタ端子間電圧ＶＧＥの充電を速く終えることが必要となる。そのためには、ゲート抵抗の抵抗値を小さくし、ゲート電流を大きくすればよかった。しかしながら、ゲート電流を大きくすると、急峻なコレクタ電流ＩＣが流れ、発生ノイズが悪化する。これは、ゲート端子－エミッタ端子間電圧ＶＧＥの充電開始時の上昇が大きいと、コレクタ電流ＩＣの時間変化率（以降「ｄｉ／ｄｔ」と表記）が大きくなり、発生ノイズが大きくなるためである。
　一方、ミラー期間中は、前述のように、コレクタ端子－エミッタ端子間電圧ＶＣＥが減少していくとともに、ゲート端子－エミッタ端子間電圧ＶＧＥは一定であり、コレクタ電流ＩＣのｄｉ／ｄｔは小さい。ミラー期間が長ければ、コレクタ端子－エミッタ端子間電圧ＶＣＥの減少が緩やかである。ミラー期間を短くすると、コレクタ端子－エミッタ端子間電圧ＶＣＥの減少がはやくなる。このことは、ミラー期間を短くすることでスイッチング損失を小さくすることができることを示している。
　以上から、ターンオン時のスイッチング損失低減および発生ノイズ低減には、以下に示す制御機能を有するパワー半導体素子の駆動回路が必要となる。
　（１）ゲート端子－エミッタ端子間電圧ＶＧＥがしきい値電圧ＶＧＥｔｈまでは充電速度を落とす。つまり、ゲート端子に供給するゲート電流を抑制する。
　（２）ゲート端子－エミッタ端子間電圧ＶＧＥが一定となるミラー期間を短縮する。つまり、ミラー期間に入ったらゲート電流を増加する。
　本実施の形態にかかるパワー半導体素子の駆動回路は、ＶＧＥ電圧と、ＧＥ間に印加する電圧指令ＶＧＥｒｅｆとによる偏差電圧Ｖｅｒｒに基づいて、ＩＧＢＴ１のゲート端子に供給するゲート電流ＩＧを算出している。
　図８（ａ）に、ゲート電流制御器４を比例制御とし、ゲート電流指令制限器１９がない場合の各部波形として、制御信号ＣＳ、電圧指令ＶＧＥｒｅｆ、偏差電圧Ｖｅｒｒ、ゲート電流ＩＧ、ＶＧＥ電圧、コレクタ電流ＩＣおよびコレクタ端子－エミッタ端子間電圧ＶＣＥを示している。
　タイムチャートｔ０～ｔ１について説明する。時刻ｔ０において、制御信号ＣＳが“Ｈ”になり、電圧指令生成部２にターンオン信号が入力される。これにより、電圧指令ＶＧＥｒｅｆがステップ的にＶＣＣＰまで変化する。このとき、ＶＧＥ電圧は０であるため、偏差電圧ＶｅｒｒはＶＣＣＰまで到達する。偏差電圧Ｖｅｒｒは、ゲート電流制御器４に入力され、ゲート電流指令電圧ＶＩＧｒｅｆを算出する。このときのゲート電流指令電圧ＶＩＧｒｅｆは、式（１）から以下のように表すことができる。
　ＶＩＧｒｅｆ＝Ｋｐ×Ｖｅｒｒ　　　……（６）
　式（６）からもわかるように、ゲート電流指令電圧ＶＩＧｒｅｆは、偏差電圧ＶｅｒｒにゲインＫｐを乗算したものになる。ゲート電流指令電圧ＶＩＧｒｅｆは、ゲート電流供給器５に入力され、ゲート電流ＩＧをＩＧＢＴ１のゲート端子に供給する。
　時刻ｔ１までの間、ＶＧＥ電圧が増加するにつれて、偏差電圧Ｖｅｒｒが低減し、それに伴い、ゲート電流ＩＧが低減している。時刻ｔ１にてゲート端子－エミッタ端子間電圧ＶＧＥが、しきい値電圧ＶＧＥｔｈに到達すると、コレクタ電流ＩＣが急峻に流れ始め、コレクタ端子－エミッタ端子間電圧ＶＣＥが下降しはじめる。
　タイムチャートのｔ１～ｔ２区間について説明する。時刻ｔ２はＩＧＢＴ１がミラー効果に入る時刻である。時刻ｔ１以降、ゲート電流ＩＧが低下していき、ゲート端子－エミッタ端子間電圧ＶＧＥの上昇も緩やかになる。時刻ｔ２に到達すると、ミラー効果が始まる。ＶＧＥ電圧の上昇が緩やかになるため、偏差電圧Ｖｅｒｒの下降も緩やかになる。
　タイムチャートのｔ２～ｔ３区間について説明する。時刻ｔ３はＩＧＢＴ１がミラー効果を終える時刻である。時刻ｔ２～ｔ３の間、ミラー効果によりゲート端子－エミッタ端子間電圧ＶＧＥは一定となる。ＶＧＥ電圧が一定であるため、偏差電圧Ｖｅｒｒも一定となり、偏差電圧Ｖｅｒｒに基づいて、ゲート電流ＩＧも一定になる。すなわち、ミラー期間と呼ぶが終わるまで、ゲート電流ＩＧも一定となる。ミラー期間中、コレクタ端子－エミッタ端子電圧は下降していく。
　タイムチャートのｔ３～ｔ４区間について説明する。時刻ｔ４はゲート端子－エミッタ端子間電圧ＶＧＥが電圧指令ＶＧＥｒｅｆ、すなわちＶＣＣＰまで充電し終わった時刻である。ミラー期間が終わった時刻ｔ３以降、再度ゲート端子－エミッタ端子間電圧ＶＧＥが上昇し始める。そのため、偏差電圧Ｖｅｒｒは減少するため、ゲート電流ＩＧは減少し、時刻ｔ４にてゲート端子－エミッタ端子間電圧ＶＧＥはＶＣＣＰに到達する。
　ところで、図７と図８（ａ）との比較から明らかなように、ゲート電流ＩＧ、ＶＧＥ電圧、コレクタ電流ＩＣ、コレクタ端子－エミッタ端子間電圧ＶＣＥは同様の波形になる。
　図６に示す定電圧駆動回路のゲート抵抗１７が、図１に示すゲート電流制御器４の比例ゲインにあたる。具体的に説明すると、ゲート抵抗１７の抵抗値を下げることがゲート電流制御器４の比例ゲインを上げることと等価になり、ゲート抵抗１７の抵抗値を上げることがゲート電流制御器４の比例ゲインを下げることと等価になる。
　すなわち、本実施の形態にかかるパワー半導体素子の駆動回路は、内部にゲート電流制御器４と、ゲート電流供給器５とを含み、電圧指令ＶＧＥｒｅｆと、フィードバックしたＶＧＥ電圧との偏差電圧Ｖｅｒｒが小さくなるように、ゲート電流ＩＧを制御し、ＶＧＥ電圧の制御を行っている。この際、ゲート電流制御器４の比例ゲインを大きくすれば、ゲート電流ＩＧを大きくすることができるため、ＶＧＥ電圧の充電時間を短縮することができ、ターンオン時のスイッチング損失を小さくすることが可能となる。
　その一方で、ゲート電流制御器４の比例ゲインを大きくすることは、ゲート抵抗を小さくすることと等価であり、ＥＭＩノイズを悪化させることになる。そこで、本実施の形態にかかるパワー半導体素子の駆動回路は、ゲート電流制御器４の比例ゲインを大きくしても、ゲート電流ＩＧの最大値を制限するため、図１に示すようにゲート電流指令制限器１９を付加している。
　図８（ｂ）は、ゲート電流指令制限器１９を付加し、ゲート電流制御器４の比例ゲインを大きくした場合の波形を示す図である。図８（ａ）と同様に、制御信号ＣＳ、電圧指令ＶＧＥｒｅｆ、偏差電圧Ｖｅｒｒ、ゲート電流制御ＩＧ、ＶＧＥ電圧、コレクタ電流ＩＣおよび、コレクタ端子－エミッタ端子間電圧ＶＣＥを示している。
　タイムチャートｔ０～ｔ１の区間について説明する。時刻ｔ０において、制御信号ＣＳが“Ｈ”になり、電圧指令生成部２にターンオン信号が入力される。これにより、指令電圧ＶＧＥｒｅｆがステップ的にＶＣＣＰまで変化する。このとき、ＶＧＥ電圧は０であるため、偏差電圧ＶｅｒｒはＶＣＣＰまで到達する。偏差電圧Ｖｅｒｒは、ゲート電流制御器４に入力され、ゲート電流指令電圧ＶＩＧｒｅｆを算出する。その一方で、ゲート電流指令電圧ＶＩＧｒｅｆは、ゲート電流指令制限器１９によって実ゲート電流指令電圧ＶＩＧｏｕｔに制限され、ゲート電流供給器５からゲート電流ＩＧが供給される。時刻ｔ０～ｔ１の間、ゲート電流指令制限器１９によってゲート電流ＩＧは制限される。ゲート電流ＩＧは一定に制限されることにより、ＶＧＥ電圧は急峻には充電されず、一定の傾きで充電される。
　タイムチャートｔ１～ｔ２の区間について説明する。時刻ｔ１において、ＶＧＥ電圧がＶＧＥｔｈに到達し、ＩＧＢＴ１のコレクタ電流ＩＣが流れ始め、ＩＧＢＴ１のコレクタ端子－エミッタ端子間電圧ＶＣＥが低下し始める。この期間の間も、ゲート電流ＩＧは一定に制限され、ＶＧＥ電圧は時刻ｔ０～ｔ１期間と同様に、一定の傾きで充電される。そして、時刻ｔ２において、ＶＧＥ電圧がＶＧＥｏｎに到達し、ミラー期間に入る。
　タイムチャートｔ２～ｔ３の区間について説明する。時刻ｔ２ではミラー期間に入るため、ＶＧＥ電圧は一定である。このミラー期間においても、ゲート電流指令制限器１９によってゲート電流ＩＧは一定に制限される。このとき、ＩＧＢＴ１のコレクタ端子－エミッタ端子間電圧ＶＣＥは徐々に低減していく。時刻ｔ３では、ミラー期間が終了する。
　タイムチャートｔ３～ｔ４の区間について説明する。時刻ｔ３からＶＧＥ電圧の上昇が再開される。これに伴い、偏差電圧Ｖｅｒｒが低減され、偏差電圧Ｖｅｒｒに基づいて生成されるゲート電流ＩＧも低減される。時刻ｔ４においては、ＶＧＥ電圧が電圧指令ＶＧＥｒｅｆの出力値であるＶＣＣＰに到達し、偏差電圧Ｖｅｒｒおよびゲート電流ＩＧは０になる。
　図８（ａ）と図８（ｂ）とを比較すると、時刻ｔ０～ｔ１、すなわちターンオン信号が入力されてから、ＶＧＥ電圧がＩＧＢＴ１のコレクタ電流ＩＣが流れ始めるＶＧＥ電圧であるＶＧＥｔｈに到達するまでの期間において、ゲート電流指令制限器１９を付加しない図８（ａ）の方が、ＶＧＥｔｈに到達する時間がはやい。時刻ｔ１～ｔ２、すなわちＶＧＥ電圧がＶＧＥｔｈからＶＧＥｏｎに到達し、ミラー期間に入るまでの期間においても、ゲート電流指令制限器１９を付加しない図８（ａ）の方が、ＶＧＥｏｎに到達する時間がはやい。以上より、ゲート電流指令制限器１９を付加しない場合、ゲート電流指令制限器１９を付加した場合よりも、コレクタ電流ＩＣの電流変化率ｄｉ／ｄｔが大きくなり、ＥＭＩノイズが大きくなる。
　これに対し、ゲート電流指令制限器１９を付加した図８（ｂ）の場合、ゲート電流ＩＧの最大値を制限しているため、ＶＧＥ電圧の充電時間が緩やかになり、図８（ａ）と比較して、コレクタ電流ＩＣの電流変化率ｄｉ／ｄｔを小さくすることができ、ＥＭＩノイズを低減することができる。
　また、時刻ｔ２～ｔ３、すなわちミラー期間においては、ゲート電流指令制限器１９を付加した図８（ｂ）の方が、ミラー期間を短縮することができている。これは、ゲート電流制御器４の比例ゲインを大きくすることで、ゲート電流ＩＧを図８（ａ）よりも多く流すことができているためである。
　また、時刻ｔ３～ｔ４、すなわちＶＧＥ電圧が電圧指令ＶＧＥｒｅｆであるＶＣＣＰに到達するまでの期間においては、図８（ａ）、図８（ｂ）ともに偏差電圧Ｖｅｒｒに基づいたゲート電流ＩＧを流すことになるが、図８（ｂ）では、ゲート電流制御器４の比例ゲインを大きく設定しているため、図８（ａ）よりも偏差電圧Ｖｅｒｒが生じる期間を短くすることができている。
　以上の説明により、本実施の形態にかかるパワー半導体素子の駆動回路において、ゲート電流指令制限器１９を付加し、ゲート電流制御器４の比例ゲインを大きく設定した場合、以下の効果を奏する。
　・ターンオン信号が入力されてからＶＧＥ電圧がＶＧＥｔｈに到達する、すなわちＩＧＢＴ１がミラー期間に入るまでの期間において、コレクタ電流ＩＣの電流変化率ｄｉ／ｄｔを抑制することができるためＥＭＩノイズの悪化を防ぐことが可能となる。
　・ミラー期間以降のＶＧＥ電圧の充電電圧を短縮することができる。このため、ＩＧＢＴ１のコレクタ端子－エミッタ端子間電圧ＶＣＥを素早く低減することができるため、スイッチング損失にあたるＰｍ＝ＩＣ×ＶＣＥを低減することが可能となる。
　・偏差電圧Ｖｅｒｒと、ゲート電流指令制限器１９に基づいてゲート電流ＩＧを生成しているため、偏差電圧Ｖｅｒｒが大きい間は、ゲート電流指令制限器１９の出力最大値に基づいたゲート電流で制限され、偏差電圧Ｖｅｒｒが、ゲート電流指令制限器１９の出力最大値より小さくなったら、偏差電圧Ｖｅｒｒに基づいたゲート電流ＩＧが供給される。これにより、ゲート電流ＩＧは必要なときだけ供給されるようになるため、駆動回路そのものも省電力化を図ることが可能となる。
　また、前述のように図８（ａ）は、定電圧駆動回路と等価な動作（図７参照）をしている。このため、本実施の形態にかかるパワー半導体素子の駆動回路は、非特許文献１で開示されるような定電圧駆動回路よりも優れた動作をしていると言える。
　また、図１に示すパワー半導体素子の駆動回路は、ゲート電流指令制限器１９およびゲート電流制御器４を以下のように設定することで、ターンオン時のＥＭＩノイズとスイッチング損失低減の両立を図ることができる。
　・ゲート電流指令制限器１９の出力最大値、すなわちＩＧＢＴ１のゲート端子に供給するゲート電流ＩＧを、コレクタ電流ＩＣの電流変化率ｄｉ／ｄｔがＥＭＩノイズを悪化させないレベルに設定する。もしくは、ゲート電流指令制限器１９によりゲート電流ＩＧを制限し、ＥＭＩノイズを抑制するレベルに設定する。
　・ゲート電流制御器４の出力であるゲート電流指令電圧が、ゲート電流指令制限器１９により設定された制限値を超えるように比例ゲインを設定する。
　上記のようにゲート電流指令制限器１９およびゲート電流制御器４を設定することで、ターンオン指令入力時からミラー期間終了までの間は、一定のゲート電流ＩＧを供給し、ミラー期間終了後は、偏差電圧Ｖｅｒｒに基づいたゲート電流ＩＧを供給するようにすることができ、ターンオン時のＥＭＩノイズおよびスイッチング損失低減の両立を図るとともに、駆動回路そのものの省電力化も図ることができる。
　また、本実施の形態にかかるパワー半導体素子の駆動回路は、ＶＧＥ電圧をフィードバックし、電圧指令ＶＧＥｒｅｆとの偏差電圧Ｖｅｒｒを算出し、偏差電圧Ｖｅｒｒを小さくするようにゲート電流ＩＧを制御するフィードバック制御系を構成しているため、様々なばらつきにも強いロバストな駆動回路となる。以下、ばらつきについて補足する。
　ばらつきに関する要因の１つとして、まず、外部要因について説明する。一般的にパワー半導体素子の駆動回路は、外部の電源回路から供給される電源電圧を電力源として動作をしている。ここで、図２に示す正電源ＶＣＣＰは、外部の電源回路から供給される正電源ＶＣＣＰが、電源回路のばらつきにより所定の電圧よりもΔＶ１だけ大きかった場合を想定する。このとき、定電圧駆動回路においては、ゲート電流ＩＧのピーク電流ＩＧｐｅａｋは、ターンオン動作開始時の式（４）から以下のように表すことができる。
　ＩＧｐｅａｋ＝（ＶＣＣＰ＋ΔＶ１）／ＲＧ　　　……（７）
　式（７）のようになる場合、ＶＧＥ電圧がＶＧＥｔｈおよびＶＧＥｏｎまで到達する時間がはやくなるため、コレクタ電流ＩＣの電流変化率ｄｉ／ｄｔが想定よりも大きくなり、ＥＭＩノイズが悪化する。
　一方、本実施の形態にかかるパワー半導体素子の駆動回路の場合、ゲート電流指令制限器１９により、ゲート電流ＩＧを制限するため、ＶＧＥ電圧がＶＧＥｔｈおよびＶＧＥｏｎまで到達する時間を一定にすることができる。このため、コレクタ電流ＩＣの電流変化率ｄｉ／ｄｔが大きくなることはなく、ＥＭＩノイズが悪化することを防ぐことができる。
　また、ばらつきに関する他の要因として、ＩＧＢＴ１のようなパワー半導体素子そのもののばらつきについて説明する。ＩＧＢＴやＭＯＳＦＥＴのようなパワー半導体素子は、周囲温度や素子そのもののばらつきにより、ＶＧＥｔｈ、ＶＧＥｏｎが変動する。たとえば、ＶＧＥｏｎがΔＶ２だけ大きくなった場合、定電圧駆動回路においては、ミラー期間に流れるゲート電流ＩＧは、式（５）から以下のようになる。
　ＩＧ＝（ＶＣＣＰ－（ＶＧＥｏｎ＋ΔＶ２））／ＲＧ……（８）
　式（８）から、ＶＧＥｏｎがばらつくことで、ミラー期間に流れるゲート電流ＩＧにばらつきが発生する。このゲート電流ＩＧのばらつきにより、ミラー期間にばらつきが発生する。図７および図８（ａ）からも分かるように、ミラー期間において、ＩＧＢＴ１のコレクタ端子－エミッタ端子間電圧ＶＣＥが低減される。ミラー期間にばらつきが発生すると、コレクタ端子－エミッタ端子間電圧ＶＣＥが低減するまでの時間がばらつくため、このミラー期間中の損失Ｐｍ＝ＩＣ×ＶＣＥもばらつくことになる。
　一方、本実施の形態にかかるパワー半導体素子の駆動回路の場合、前述のようにミラー期間終了後までは、一定のゲート電流ＩＧを供給することができるため、ミラー期間のばらつきを抑制することができ、その結果、ミラー期間中の損失Ｐｍのばらつきを抑制することができる。
　図９は、本実施の形態にかかるパワー半導体素子の駆動回路のより詳細な構成例を示す図である。図１との比較から分かるように、たとえばゲート電流制御器４は非反転増幅器を用いることができ、また、ゲート電流指令制限器１９は、たとえばツェナーダイオード１８のカソードを出力ラインに接続し、ツェナーダイオード１８のアノードをグランド電位に接続することで実現できる。
　図１０は、本実施の形態にかかるパワー半導体素子の駆動回路の変形例を示す図である。図１０に示すように、ゲート電流制御器４を省略して構成してもよい。この構成の場合、偏差電圧生成部としての減算器３は、電圧指令ＶＧＥｒｅｆと、ＶＧＥ電圧との間の偏差電圧Ｖｅｒｒを算出し、この偏差電圧Ｖｅｒｒを増幅して出力する。ゲート電流指令制限器１９は、偏差電圧生成部としての減算器３からの出力である偏差電圧Ｖｅｒｒをパワー半導体素子のゲート端子に流すゲート電流を決めるゲート電流指令電圧ＶＩＧｒｅｆとして認識し、このゲート電流指令電圧ＶＩＧｒｅｆの値を制限した実ゲート電流指令電圧ＶＩＧｏｕｔを生成することになる。
　つぎに、パワー半導体素子の素材について説明する。パワー半導体素子としては、珪素（Ｓｉ）を素材とするものが一般的である。一方、本実施の形態にかかる技術は、珪素を素材として形成されたパワー半導体素子に限定されるものではない。この珪素に代え、近年注目されている炭化珪素（ＳｉＣ）を素材とするパワー半導体素子に適用することも無論可能である。
　ここで、炭化珪素（ＳｉＣ）を用いたスイッチング素子は、珪素（Ｓｉ）を用いたＩＧＢＴと比較して高速スイッチングを図れるという特徴を有しているため、キャリア周波数を高めることが可能である。しかし、上述のようにスイッチング速度を速くすると、ＥＭＩノイズが悪化するという問題に加えて、キャリア周波数を高めることによるＥＭＩノイズの増大も問題となる。このため、ＥＭＩノイズ増大の問題に対する手当をすることなく、単純にキャリア周波数を高める制御を行うことは難しい。
　上述したように、本実施の形態に係る技術によれば、コレクタ電流ＩＣの電流変化率ｄｉ／ｄｔを抑制することができるため、キャリア周波数を高める際に問題となるＥＭＩノイズの悪化を抑制することが可能となる。
　なお、炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）よりもバンドギャップが大きいという特性を捉えて、ワイドバンドギャップ半導体と称される半導体の一例である。この炭化珪素以外にも、例えば窒化ガリウム系材料または、ダイヤモンドを用いて形成される半導体もワイドバンドギャップ半導体に属しており、それらの特性も炭化珪素に類似した点が多い。したがって、炭化珪素以外の他のワイドバンドギャップ半導体を用いる構成も、本発明の要旨を成すものである。
　また、このようなワイドバンドギャップ半導体によって形成されたパワー半導体素子は、耐電圧性が高く、許容電流密度も高いため、パワー半導体素子の小型化が可能であり、これら小型化されたパワー半導体素子を用いることにより、このパワー半導体素子を組み込んだ半導体モジュールの小型化が可能となる。
　また、ワイドバンドギャップ半導体によって形成されたパワー半導体素子は、耐熱性も高いため、放熱器や冷却器の小型化が可能となる。
　なお、以上の実施の形態に示した構成は、本発明の構成の一例であり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能であることは言うまでもない。
　以上のように、本発明は、ターンオン時のパワー半導体素子のスイッチング損失低減およびＥＭＩノイズ低減の両立を図ることができるパワー半導体素子の駆動回路として有用である。
　１　パワー半導体素子、２　電圧指令生成部、３　減算器、４　ゲート電流制御器、５　ゲート電流供給器、６，１５　ＮＰＮトランジスタ、７，９，１０，１６　ＰＮＰトランジスタ、８　制御回路、１１　Ｎチャンネル型ＭＯＳＦＥＴ、１２，１４　抵抗、１３　オペアンプ、１７　ゲート抵抗、１８　ツェナーダイオード、１９　ゲート電流指令制限器、ＣＳ　制御信号、ＩＧ　ゲート電流、ＶＧＥｒｅｆ　電圧指令、Ｖｅｒｒ　偏差電圧、ＶＩＧｒｅｆ　ゲート電流指令電圧、ＶＩＧｏｕｔ　実ゲート電流指令電圧。

Claims (3)

  1. 　パワー半導体素子のゲート端子－エミッタ端子間への充電指令である電圧指令を生成する電圧指令生成部と、
    　電圧指令と、前記パワー半導体素子のゲート端子－エミッタ端子間電圧との偏差電圧を算出する偏差算出部と、
    　前記偏差電圧が入力され、前記パワー半導体素子のゲート端子に流すゲート電流を決めるゲート電流指令電圧を算出するゲート電流制御器と、
    　前記ゲート電流指令電圧を制限するゲート電流指令制限器と、
    　前記ゲート電流指令制限器の出力である実ゲート電流指令電圧が入力され、前記パワー半導体素子のゲート端子にゲート電流を供給するゲート電流供給器と、
    　を備えたことを特徴とするパワー半導体素子の駆動回路。
  2. 　前記ゲート電流制御器を比例制御器で構成することを特徴とする請求項１に記載のパワー半導体素子の駆動回路。
  3. 　パワー半導体素子のゲート端子－エミッタ端子間を充電する際の指令値である電圧指令を生成する電圧指令生成部と、
    　電圧指令と、前記パワー半導体素子のゲート端子－エミッタ端子間電圧との偏差電圧を算出し、当該偏差電圧を増幅して出力する偏差電圧生成部と、
    　前記偏差電圧生成部からの偏差電圧を前記パワー半導体素子のゲート端子に流すゲート電流を決めるゲート電流指令電圧として認識し、当該ゲート電流指令電圧の値を制限した実ゲート電流指令電圧を生成するゲート電流指令制限器と、
    　前記実ゲート電流指令電圧が入力され、前記パワー半導体素子のゲート端子にゲート電流を供給するゲート電流供給器と、
    　を備えたことを特徴とするパワー半導体素子の駆動回路。
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