JPS61110459A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS61110459A JPS61110459A JP59232083A JP23208384A JPS61110459A JP S61110459 A JPS61110459 A JP S61110459A JP 59232083 A JP59232083 A JP 59232083A JP 23208384 A JP23208384 A JP 23208384A JP S61110459 A JPS61110459 A JP S61110459A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
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- H01L2924/0001—Technical content checked by a classifier
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに係シ、特にメモリセルのピッチ
内に複数本のワード線またはビット線を通すメモリセル
アレイ構成を有した半導体メモリに関する。
内に複数本のワード線またはビット線を通すメモリセル
アレイ構成を有した半導体メモリに関する。
半導体メモリにおけるメモリセルアレイ構成には大別し
て、オープンビット線構成と折り返しビット線構成があ
る。オープンビット線構成を採る半導体メモリの一例を
第８図に、また第８図に示されたメモリセルアレイの具
体的な構成例を第９図に示す。第８図において、１はメ
モリセルアレイ、２はセンスアンプ、３はコラムデコー
タ、４はロウデコーダである。また、センスアンプ２内
の斜線領域２′はセンスアンプ１回路分の実効面積を表
わしている。さらに、センスアンプ１回路に接続する１
対のビット線はＢＬ、ＢＬで示す。
て、オープンビット線構成と折り返しビット線構成があ
る。オープンビット線構成を採る半導体メモリの一例を
第８図に、また第８図に示されたメモリセルアレイの具
体的な構成例を第９図に示す。第８図において、１はメ
モリセルアレイ、２はセンスアンプ、３はコラムデコー
タ、４はロウデコーダである。また、センスアンプ２内
の斜線領域２′はセンスアンプ１回路分の実効面積を表
わしている。さらに、センスアンプ１回路に接続する１
対のビット線はＢＬ、ＢＬで示す。
第９図は２セル１コンタクトの構成例を示しており、左
下シの斜線のハツチングが施されたセルトランジスタの
ゲート部６′にはさまれてセルトランジスタのドレイン
に接続されるコンタクト５を配置したものである。また
、本図は設計ルールの単位寸法をＦに採９、メモリセル
６の容量形成用電極となるセルプレート１５とワード線
が同一材料となる一層ゲートプロセス技術を用いた例で
示しである。本図において、コンタクト、配線、セルプ
レート等の幅２間隔は上記し九Ｆで規定されるが、拡散
層の間隔は拡散層分離領域を形成する際のプロセス上の
制約から３Ｆに設定される。従って以上の設計ルールを
もとに、ワード線方向のセルピッチ！、ビット線方向の
セルピッチｙを算出すると、ｘ＝７１．ｙ＝６Ｆとなり
、拡散層１４の最小間隔でこれらの値が規定される。
下シの斜線のハツチングが施されたセルトランジスタの
ゲート部６′にはさまれてセルトランジスタのドレイン
に接続されるコンタクト５を配置したものである。また
、本図は設計ルールの単位寸法をＦに採９、メモリセル
６の容量形成用電極となるセルプレート１５とワード線
が同一材料となる一層ゲートプロセス技術を用いた例で
示しである。本図において、コンタクト、配線、セルプ
レート等の幅２間隔は上記し九Ｆで規定されるが、拡散
層の間隔は拡散層分離領域を形成する際のプロセス上の
制約から３Ｆに設定される。従って以上の設計ルールを
もとに、ワード線方向のセルピッチ！、ビット線方向の
セルピッチｙを算出すると、ｘ＝７１．ｙ＝６Ｆとなり
、拡散層１４の最小間隔でこれらの値が規定される。
このように第８図、第９図で示したようなオープンビッ
ト線構成は、メモリセルアレイの高密度化に適している
。しかし、ワード線、ビット線間の容量カップリングに
よって生じる雑音がセンスアンプに誤動作を生じさせる
という欠点を有する。
ト線構成は、メモリセルアレイの高密度化に適している
。しかし、ワード線、ビット線間の容量カップリングに
よって生じる雑音がセンスアンプに誤動作を生じさせる
という欠点を有する。
一方、折シ返しビット線構成は、上記雑音が実効的にセ
ンスアンプの動作に影響を及ぼさない構成として、従来
多く用いられている。折シ返しビット線構成を採る半導
体メモリの一例を第１０図に、また第１０図に示された
従来のメモリセルアレイの具体的な構成例を第１１図に
示す。本構成では、任意のワード線に接続するメモリセ
ルは１本お１きのビット線と接続する。そのため、図中
の任意のメモリセル６に着目した時、ワード線方向のセ
ルピッチＸ内に２本のワード線ＷＬＩ及びＷＬ２が通る
。
ンスアンプの動作に影響を及ぼさない構成として、従来
多く用いられている。折シ返しビット線構成を採る半導
体メモリの一例を第１０図に、また第１０図に示された
従来のメモリセルアレイの具体的な構成例を第１１図に
示す。本構成では、任意のワード線に接続するメモリセ
ルは１本お１きのビット線と接続する。そのため、図中
の任意のメモリセル６に着目した時、ワード線方向のセ
ルピッチＸ内に２本のワード線ＷＬＩ及びＷＬ２が通る
。
この例ではＷＬＩがセルトランジスタのゲート部６′を
形成するワード線であり、ＷＬ２が通過ワード線となっ
ている。第１１図において、ワード線ＷＬＩ及びＷＬ２
とセルグレート１５の間隔は前記した寸法Ｆで規定され
る。従って第９図で用いたと同様な設計ルールのもとで
、ワード線方向のセルピッチＸ。
形成するワード線であり、ＷＬ２が通過ワード線となっ
ている。第１１図において、ワード線ＷＬＩ及びＷＬ２
とセルグレート１５の間隔は前記した寸法Ｆで規定され
る。従って第９図で用いたと同様な設計ルールのもとで
、ワード線方向のセルピッチＸ。
ビット線方向のセルピッチｙを算出すると、Ｘ＝９Ｆ
、 ７＝ａＦ’となり、第９図で示した構成に比べてワ
ード線方向のセルピッチＸが増大する。その結果、折シ
返しビット線構成には、メモリセルアレイの高密度が達
成できないという欠点がある。
、 ７＝ａＦ’となり、第９図で示した構成に比べてワ
ード線方向のセルピッチＸが増大する。その結果、折シ
返しビット線構成には、メモリセルアレイの高密度が達
成できないという欠点がある。
第四図及び第１３図はセンスアンプのピッチがビット線
方向のセルピッチｙｔたその２倍の２ｙに収まらない場
合に採られる折り返しビット線構成を示したものである
。第ｎ図では、センスアンプ２をメモリセルアレイ１０
両端に割シ振って配置させ、かつセル情報の読出しまた
は書込みの制御機能を有したマルチプレクサ１３を該メ
モリセルアレイ１の両端にそれぞれのビット線対ＢＬ、
ＢＬに対応して配置させている。また第１３図では、切
替スイッチ７を該メモリセルアレイ１の両端に設けてい
ずれかのビット線対ＢＬ、ＢＬを選択して接続するとと
もに、該メモリセルアレイ１の片側に配置したマルチプ
レクサ１３のみを介してセル情報の読出し及び書込みが
行える構成となっている。第ｎ図及び第１３図に示した
これらの折り返しビット線構成を採ることにより、ビッ
ト線方向のセルピッチｙの４倍がセンスアンプのピッチ
として使用できる。
方向のセルピッチｙｔたその２倍の２ｙに収まらない場
合に採られる折り返しビット線構成を示したものである
。第ｎ図では、センスアンプ２をメモリセルアレイ１０
両端に割シ振って配置させ、かつセル情報の読出しまた
は書込みの制御機能を有したマルチプレクサ１３を該メ
モリセルアレイ１の両端にそれぞれのビット線対ＢＬ、
ＢＬに対応して配置させている。また第１３図では、切
替スイッチ７を該メモリセルアレイ１の両端に設けてい
ずれかのビット線対ＢＬ、ＢＬを選択して接続するとと
もに、該メモリセルアレイ１の片側に配置したマルチプ
レクサ１３のみを介してセル情報の読出し及び書込みが
行える構成となっている。第ｎ図及び第１３図に示した
これらの折り返しビット線構成を採ることにより、ビッ
ト線方向のセルピッチｙの４倍がセンスアンプのピッチ
として使用できる。
しかし、第１０図及び第１１図で説明したと同様に、こ
れらの折り返しビット線構成においてもワード線方向の
セルピッチＸがメモリセルアレイの高密度化を阻害する
原因となっていた。
れらの折り返しビット線構成においてもワード線方向の
セルピッチＸがメモリセルアレイの高密度化を阻害する
原因となっていた。
また上記第９図、第１１図のいずれの場合でも、拡散層
１４の最小間隔は３Ｆであってこれ以上縮少することは
できず、従ってビット線方向のセルピッチｙがメモリセ
ルアレイ１の高密度化を阻害する原因になっていた。
１４の最小間隔は３Ｆであってこれ以上縮少することは
できず、従ってビット線方向のセルピッチｙがメモリセ
ルアレイ１の高密度化を阻害する原因になっていた。
このように従来メモリセルアレイにおいては、ワード線
方向またはビット線方向のセルピッチが大きく、そのた
めメモリセルの高密度化が妨げられていた。
方向またはビット線方向のセルピッチが大きく、そのた
めメモリセルの高密度化が妨げられていた。
本発明の半導体メモリにおいてはこのような従来技術の
問題点を解決するため、メモリセルアレイをビット線ま
たはワード線と直角な方向に分割して複数のサブアレイ
を形成し、分割されたサブアレイ内にそのサブアレイ内
ではセルトランジスタとの接続を行わないビット線また
はワード線を他のサブアレイのビット線またはワード線
相互の接続を行うために通過させるようにしている。
問題点を解決するため、メモリセルアレイをビット線ま
たはワード線と直角な方向に分割して複数のサブアレイ
を形成し、分割されたサブアレイ内にそのサブアレイ内
ではセルトランジスタとの接続を行わないビット線また
はワード線を他のサブアレイのビット線またはワード線
相互の接続を行うために通過させるようにしている。
本発明の半導体メモリによれば、半導体メモリにおいて
、ワード線方向またはビット線方向のセルピッチが縮小
され、メモリセルが高密度化される。
、ワード線方向またはビット線方向のセルピッチが縮小
され、メモリセルが高密度化される。
第１図は本発明のメモリセルアレイ構成の一実施例であ
る。ワード線、ビット線、コンタクトの配置は第８図に
準する。本実施例は第８図に示したメモリセルアレイ１
をビット線と直角な方向に例えばＬで示す分割個所で複
数のサブアレイに分割し、分割された該サブアレイ内に
該サブアレイ内のセルトランジスタとの接続を行わない
他のサブアレイに属するビット線を通過させることを特
徴としており、図中のビット線対ＢＬ、ＢＬがセンスア
ンプ１回路と接続する折シ返しビット線構成である。本
発明によると、第８図で示したオーブンビット線構成と
同様に、拡散層１４の間隔を最小間隔の３Ｆとすること
ができる。そのため、ワード線方向のセルピッチＸが７
Ｆとなシ、メモリセルアレイの高密度化が可能となる。
る。ワード線、ビット線、コンタクトの配置は第８図に
準する。本実施例は第８図に示したメモリセルアレイ１
をビット線と直角な方向に例えばＬで示す分割個所で複
数のサブアレイに分割し、分割された該サブアレイ内に
該サブアレイ内のセルトランジスタとの接続を行わない
他のサブアレイに属するビット線を通過させることを特
徴としており、図中のビット線対ＢＬ、ＢＬがセンスア
ンプ１回路と接続する折シ返しビット線構成である。本
発明によると、第８図で示したオーブンビット線構成と
同様に、拡散層１４の間隔を最小間隔の３Ｆとすること
ができる。そのため、ワード線方向のセルピッチＸが７
Ｆとなシ、メモリセルアレイの高密度化が可能となる。
例えば記憶容量ＩＭｂ（１メガビツト）のメモリを想定
し、メモリセルアレイとして１０２４個Ｘ １０２４個
のアレイ構成で、設計ルールの寸法Ｆを１μｍに設定し
た場合を考える。この時、第１図に示した本発明の構成
では、第１１図に示した従来の構成に比べてワード線方
向のセルピッチＸが２Ｆ少ないため、セルアレイ全体と
して１０２４Ｘ２Ｆ＝１０２４Ｘ２／ｊｔｎｖ ２ｍｍ
短くなる。一方、ビット線方向のセルピッチｙに関して
は拡散層１４の最小間隔３Ｆ内にビット線を通過させる
ことが可能なため、７＝６Ｆを保持し得る。
し、メモリセルアレイとして１０２４個Ｘ １０２４個
のアレイ構成で、設計ルールの寸法Ｆを１μｍに設定し
た場合を考える。この時、第１図に示した本発明の構成
では、第１１図に示した従来の構成に比べてワード線方
向のセルピッチＸが２Ｆ少ないため、セルアレイ全体と
して１０２４Ｘ２Ｆ＝１０２４Ｘ２／ｊｔｎｖ ２ｍｍ
短くなる。一方、ビット線方向のセルピッチｙに関して
は拡散層１４の最小間隔３Ｆ内にビット線を通過させる
ことが可能なため、７＝６Ｆを保持し得る。
また拡散層１４の最小間隔が３Ｆ以下となシ、隣接ビッ
ト線とコンタクト５間の長さでビット線方向のセルピッ
チｙが規定される状況下においては、多層配線技術を用
いる゛ことによって当該規定を緩和させることができる
。第２図は拡散層１４の最小間隔がＦとなった場合の具
体例を示したもので、配線材料として１層目アルミニウ
ム人１１，２層目アルミニウムＡ！２．モリブデンＭｏ
＋ポリシリコンＰｏ／ｙ−８ｉの４種を用いて、セルト
ランジスタに係るビット線Ａｊｌと別種の配線材料によ
って形成された通過ビット線Ａｔｚ４−メモリセルアレ
イ１の分割個所りでコンタクト１６〜１９を介して接続
している。なおここに例示した４種の配線材料の場合は
、ＭｏとＰｏＪｙ−８ｉを最下層に、ＡＪＩとＡＪ２を
順次積層する。ビット線となるＡｊｌは多層配線のプロ
セス工程上、Ａｊ２を介してのみＭＯまたはＰＯＩＹ−
８ｌと接続する。またビット線となるＡＪ２に関しても
同様で、Ａｊｌを介してのみＭＯまたはＰｏ１ｙ−８４
と接続する。
ト線とコンタクト５間の長さでビット線方向のセルピッ
チｙが規定される状況下においては、多層配線技術を用
いる゛ことによって当該規定を緩和させることができる
。第２図は拡散層１４の最小間隔がＦとなった場合の具
体例を示したもので、配線材料として１層目アルミニウ
ム人１１，２層目アルミニウムＡ！２．モリブデンＭｏ
＋ポリシリコンＰｏ／ｙ−８ｉの４種を用いて、セルト
ランジスタに係るビット線Ａｊｌと別種の配線材料によ
って形成された通過ビット線Ａｔｚ４−メモリセルアレ
イ１の分割個所りでコンタクト１６〜１９を介して接続
している。なおここに例示した４種の配線材料の場合は
、ＭｏとＰｏＪｙ−８ｉを最下層に、ＡＪＩとＡＪ２を
順次積層する。ビット線となるＡｊｌは多層配線のプロ
セス工程上、Ａｊ２を介してのみＭＯまたはＰＯＩＹ−
８ｌと接続する。またビット線となるＡＪ２に関しても
同様で、Ａｊｌを介してのみＭＯまたはＰｏ１ｙ−８４
と接続する。
なお、本発明は前記第ν図または第１３図で示した折シ
返しビット線構成に対しても適用できる。
返しビット線構成に対しても適用できる。
第３図は本発明の他の実施例における部分詳細図を示し
たものである。第３図において、メモリセルアレイ１内
では複数個のメモリセル対応に局部ワード線８及び８′
（第３図に右下９のハツチングで表示）を設け、複数本
の該局部ワード線８または８′から成るサブアレイ９及
び９′を組合せて単位セルアレイ１０を構成する。本発
明は、該サブアレイ９（ｔたは９′）内で局部ワード線
８（または８′）と接続するワード線１１（第３図にド
ツトのハツチングで表示）が、異った別のサブアレイ９
′（または９）内では局部ワード線８′（または８）と
接続せずに通過することを特徴としている。この場合、
馴ワード線ｎは局部ワード線８及び８′とは別種の配線
材料によシ形成され、局部ワード線８゜８′とセルプレ
ートとが同じ層に、通過ワード線１１がその上層に積層
されることによって、ワード線方向の高密度化が図られ
ている。該ワード線１１は第８図、第１０図及び第１図
で示したワードＩＮＫ対応して全サブアレイに互って設
けられており、第３図ではコンタクトＵを介して局部ワ
ードｌｉｔたは８′と接続する。
たものである。第３図において、メモリセルアレイ１内
では複数個のメモリセル対応に局部ワード線８及び８′
（第３図に右下９のハツチングで表示）を設け、複数本
の該局部ワード線８または８′から成るサブアレイ９及
び９′を組合せて単位セルアレイ１０を構成する。本発
明は、該サブアレイ９（ｔたは９′）内で局部ワード線
８（または８′）と接続するワード線１１（第３図にド
ツトのハツチングで表示）が、異った別のサブアレイ９
′（または９）内では局部ワード線８′（または８）と
接続せずに通過することを特徴としている。この場合、
馴ワード線ｎは局部ワード線８及び８′とは別種の配線
材料によシ形成され、局部ワード線８゜８′とセルプレ
ートとが同じ層に、通過ワード線１１がその上層に積層
されることによって、ワード線方向の高密度化が図られ
ている。該ワード線１１は第８図、第１０図及び第１図
で示したワードＩＮＫ対応して全サブアレイに互って設
けられており、第３図ではコンタクトＵを介して局部ワ
ードｌｉｔたは８′と接続する。
なお、本発明は該サブアレイ９における局部ワード線８
と異った別のサブアレイ９′における局部ワード線８′
の位置関係には依存しない。従って本発明は、第３図で
示したようなサブアレイ９及び９′間で局部ワード線８
及び８′をハーフピッチずらす配置には限定されない。
と異った別のサブアレイ９′における局部ワード線８′
の位置関係には依存しない。従って本発明は、第３図で
示したようなサブアレイ９及び９′間で局部ワード線８
及び８′をハーフピッチずらす配置には限定されない。
以上述べてきた本実施例によると、第１図で示した本発
明の実施例と同様に、ワード線方向のセルピッチＸ、ビ
ット線方向のセルピッチｙをＸ＝７Ｆ、ｙ＝５ｐとする
ことができ、メモリセルアレイの高密度化が可能となる
。
明の実施例と同様に、ワード線方向のセルピッチＸ、ビ
ット線方向のセルピッチｙをＸ＝７Ｆ、ｙ＝５ｐとする
ことができ、メモリセルアレイの高密度化が可能となる
。
第４図は、第３図に示した実施例を用いて、センスアン
プ１回路に対してサブアレイ９に属するビット線とサブ
アレイ９′に属するビット線を接続した折り返しビット
線構成の一部を示したものである。
プ１回路に対してサブアレイ９に属するビット線とサブ
アレイ９′に属するビット線を接続した折り返しビット
線構成の一部を示したものである。
本図において、サブアレイ９及び９′を合せて単位セル
アレイ１０が構成されること等は第３図に準じている。
アレイ１０が構成されること等は第３図に準じている。
ただし、第４図では局部ワード線８または８′の１本当
シにビット線４本を接続した例を示したが、本発明では
このビット線本数は任意にとることができる。
シにビット線４本を接続した例を示したが、本発明では
このビット線本数は任意にとることができる。
また複数個の単位セルアレイ１０を用いてメモリセルア
レイ１全体を構成するには第５図に示すいずれの方法を
用いてもよい。りまシ、第５図（＆）に示すように単位
セルアレイ１０の一辺ＡｔたはＢをもとに折り返す形で
構成する方法、または第５図（ｂ）に示すように単位セ
ルアレイ１０をそのままワード線に沿ってシフトして構
成する方法である。特に前者の方法によれば、折シ返さ
れた単位セルアレイｌＯの間で第３図または第４図に示
された局部ワード線８または８′同志が互いに接続され
るため、サブアレイ９または９′内の前記コンタク）１
２の総数を半減させることができる。
レイ１全体を構成するには第５図に示すいずれの方法を
用いてもよい。りまシ、第５図（＆）に示すように単位
セルアレイ１０の一辺ＡｔたはＢをもとに折り返す形で
構成する方法、または第５図（ｂ）に示すように単位セ
ルアレイ１０をそのままワード線に沿ってシフトして構
成する方法である。特に前者の方法によれば、折シ返さ
れた単位セルアレイｌＯの間で第３図または第４図に示
された局部ワード線８または８′同志が互いに接続され
るため、サブアレイ９または９′内の前記コンタク）１
２の総数を半減させることができる。
まえ本実施例では第４図から明らかなように、ビット線
方向のセルピッチｙの２倍がセンスアンプのピッチとし
て利用できるため、センスアンプの回路設計及びレイア
ウト設計が容易となる。さらに第６図で示すように、セ
ンスアンプ２及びマルチプレクサ１３をメモリセルアレ
イｌの両端に配置させる構成を採ると、ビット線方向の
セルピッチｙの４倍がセンスアンプのピッチとして利用
できる。また第７図で示すように、センスアンプ２をメ
モリセルアレイ１の両端に割り振り、かつ切替スイッチ
７′を該メモリセルアレイ１の両端に設けた構成を採る
と、セル情報の読出し及び１込みを該メモリセルアレイ
１の片側のみに配置したマルチプレクサ１３を介して行
なうことができ、センスアンプのピッチもビット線方向
のセルピッチｙの４倍が利用できるようになる。
方向のセルピッチｙの２倍がセンスアンプのピッチとし
て利用できるため、センスアンプの回路設計及びレイア
ウト設計が容易となる。さらに第６図で示すように、セ
ンスアンプ２及びマルチプレクサ１３をメモリセルアレ
イｌの両端に配置させる構成を採ると、ビット線方向の
セルピッチｙの４倍がセンスアンプのピッチとして利用
できる。また第７図で示すように、センスアンプ２をメ
モリセルアレイ１の両端に割り振り、かつ切替スイッチ
７′を該メモリセルアレイ１の両端に設けた構成を採る
と、セル情報の読出し及び１込みを該メモリセルアレイ
１の片側のみに配置したマルチプレクサ１３を介して行
なうことができ、センスアンプのピッチもビット線方向
のセルピッチｙの４倍が利用できるようになる。
なお、以上の説明はすべて２セル１コンタクトのメモリ
セル構成を例に挙げたが、本発明は該構成に制限されな
い。従って本発明は１セル１コンタクト等のメモリセル
構成に対しても適用できる。
セル構成を例に挙げたが、本発明は該構成に制限されな
い。従って本発明は１セル１コンタクト等のメモリセル
構成に対しても適用できる。
また本発明は使用プロセス技術に関しても一層ゲートプ
ロセス技術に限定されることなく、他のプロセス技術、
例えば二層ゲートプロセス技術等に対しても適用できる
。
ロセス技術に限定されることなく、他のプロセス技術、
例えば二層ゲートプロセス技術等に対しても適用できる
。
以上説明したように本発明によれば、メそリセルアレイ
をビット線もしくはワード線と直角な方向に分割し、分
割されたサブアレイ内にセルトランジスタとの接続を行
わない他のサブアレイに属するビット線もしくはワード
線が通過する折り返しビット線構成を得ることができる
ため、高密度大容量化が可能な半導体メモリが実現でき
る。
をビット線もしくはワード線と直角な方向に分割し、分
割されたサブアレイ内にセルトランジスタとの接続を行
わない他のサブアレイに属するビット線もしくはワード
線が通過する折り返しビット線構成を得ることができる
ため、高密度大容量化が可能な半導体メモリが実現でき
る。
第１図は本発明の一実施例を示す図、第２図は第１図に
示した本発明の一実施例に多層配線技術を用いた場合の
他の実施例を示す図、第３図は本発明の他の実施例にお
ける部分詳細図、第４図は第３図に示した実施例を用い
た折り返しビット線構成を採る半導体メモリの概要を示
す図、第５図は第４図における単位セルアレイを複数個
用いてメモリセルアレイ全体を構成する方法を示す図、
第６図は第４図におけるセンスアンプをメモリセルアレ
イの両端に割り振シ、かつマルチプレクサをメモリセル
アレイの両端に設けた本発明の別の実施例を示す図、第
７図は第４図におけるセンスアンプをメモリセルアレイ
の両端に割り振り、かつ切替スイッチをメモリセルアレ
イの両端に設けた本発明のさらに別の実施例を示す図、
第８図はオープンビット線構成を採る半導体メモリの概
要を示す図、第９図は第８図におけるメモリセルアレイ
の詳細を示す図、第１０図は折り返しビット線構成を採
る半導体メモリの概要を示す図、第１１図は第１０図に
おける従来のメモリセルアレイの詳細を示す図、第球図
は第１Ｏ図におけるセンスアンプを、メモリセルアレイ
の両端に割り振り、かつマルチプレクサをメモリセルア
レイの両端に設けた折り返しビット線構成を採る半導体
メモリの概要を示す図、第１３図は第１０図におけるセ
ンスアンプをメモリセルアレイの両端に割υ振り、かつ
切替スイッチをメモリセルアレイの両端に設けた折シ返
しビット線構成を採る半導体メモリの概要を示す図でお
る。 １・・・メモリセルアレイ、２・・・センスアンプ、２
′・・・センスアンプ１回路分の実効面積、３・・・コ
ラムデコーダ、４・・・ロウデコーダ、５・・・コンタ
クト、６・・・１ピット分のメモリセル、６′・・・セ
ルトランジスタのゲート部、７．７’・・・切替スイッ
チ、８．８’・・・局部ワード線、９．９’・・・サブ
アレイ、 １０・・・単位セルアレイ、１１・・・ワー
ド線、じ・・・コンタクト、１３・・・マルチプレクサ
、１４・・・拡散層、１５・・・セルプレート、１６
、１７ 、１８ 、１９・・・コンタクト、 Ｘ・・・
ワード線方向のセルピッチ、ｙ・・・ビット線方向のセ
ルピッチ、ＢＬ 、 ＢＬ・・・ビット線、Ｆ・・・設
計ルールの単位寸法。
示した本発明の一実施例に多層配線技術を用いた場合の
他の実施例を示す図、第３図は本発明の他の実施例にお
ける部分詳細図、第４図は第３図に示した実施例を用い
た折り返しビット線構成を採る半導体メモリの概要を示
す図、第５図は第４図における単位セルアレイを複数個
用いてメモリセルアレイ全体を構成する方法を示す図、
第６図は第４図におけるセンスアンプをメモリセルアレ
イの両端に割り振シ、かつマルチプレクサをメモリセル
アレイの両端に設けた本発明の別の実施例を示す図、第
７図は第４図におけるセンスアンプをメモリセルアレイ
の両端に割り振り、かつ切替スイッチをメモリセルアレ
イの両端に設けた本発明のさらに別の実施例を示す図、
第８図はオープンビット線構成を採る半導体メモリの概
要を示す図、第９図は第８図におけるメモリセルアレイ
の詳細を示す図、第１０図は折り返しビット線構成を採
る半導体メモリの概要を示す図、第１１図は第１０図に
おける従来のメモリセルアレイの詳細を示す図、第球図
は第１Ｏ図におけるセンスアンプを、メモリセルアレイ
の両端に割り振り、かつマルチプレクサをメモリセルア
レイの両端に設けた折り返しビット線構成を採る半導体
メモリの概要を示す図、第１３図は第１０図におけるセ
ンスアンプをメモリセルアレイの両端に割υ振り、かつ
切替スイッチをメモリセルアレイの両端に設けた折シ返
しビット線構成を採る半導体メモリの概要を示す図でお
る。 １・・・メモリセルアレイ、２・・・センスアンプ、２
′・・・センスアンプ１回路分の実効面積、３・・・コ
ラムデコーダ、４・・・ロウデコーダ、５・・・コンタ
クト、６・・・１ピット分のメモリセル、６′・・・セ
ルトランジスタのゲート部、７．７’・・・切替スイッ
チ、８．８’・・・局部ワード線、９．９’・・・サブ
アレイ、 １０・・・単位セルアレイ、１１・・・ワー
ド線、じ・・・コンタクト、１３・・・マルチプレクサ
、１４・・・拡散層、１５・・・セルプレート、１６
、１７ 、１８ 、１９・・・コンタクト、 Ｘ・・・
ワード線方向のセルピッチ、ｙ・・・ビット線方向のセ
ルピッチ、ＢＬ 、 ＢＬ・・・ビット線、Ｆ・・・設
計ルールの単位寸法。
Claims (9)
- （１）メモリセルアレイをビット線と直角の方向に複数
のサブアレイに分割するとともに、各ビット線対におい
て順次隣接するサブアレイごとに異なる側のビット線に
のみセルトランジスタを配置してなることを特徴とする
半導体メモリ。 - （２）前記サブアレイ内におけるセルトランジスタを配
置されたビット線とセルトランジスタを配置されないビ
ット線とが一対としてそれぞれ１回路のセンスアンプに
接続されることを特徴とする特許請求の範囲第１項記載
の半導体メモリ。 - （３）前記各センスアンプがメモリセルアレイの両側に
割り振つて配置され切替スイッチを介して複数のビット
線対がそれぞれ１回路のセンスアンプに接続されること
を特徴とする特許請求の範囲第２項記載の半導体メモリ
。 - （４）メモリセルアレイをビット線と直角の方向に複数
のサブアレイに分割するとともに、各ビット線対におい
て順次隣接するサブアレイごとに異なる側のビット線に
のみセルトランジスタを配置するとともに、各ビット線
対を構成するビット線が順次隣接するサブアレイごとに
別種の配線材料によつて構成されていることを特徴とす
る半導体メモリ。 - （５）前記サブアレイ内におけるセルトランジスタを配
置されたビット線とセルトランジスタを配置されないビ
ット線とが一対としてそれぞれ１回路のセンスアンプに
接続されることを特徴とする特許請求の範囲第４項記載
の半導体メモリ。 - （６）前記各センスアンプがメモリセルアレイの両側に
割り振つて配置され切替スイッチを介して複数のビット
線対がそれぞれ１回路のセンスアンプに接続されること
を特徴とする特許請求の範囲第５項記載の半導体メモリ
。 - （７）メモリセルアレイをワード線と直角の方向に複数
のサブアレイに分割して分割された互いに異なるサブア
レイに属するビット線によつてビツト線対を形成すると
ともに、分割されたサブアレイ内においてセルトランジ
スタに接続される局部ワード線を他のサブアレイ内では
そのサブアレイ内のセルトランジスタに接続しない通過
ワード線に重層して別種の配線材料によつて構成したこ
とを特徴とする半導体メモリ。 - （８）前記各ビット線対がそれぞれ１回路のセンスアン
プに接続されることを特徴とする特許請求の範囲第７項
記載の半導体メモリ。 - （９）前記各センスアンプがメモリセルアレイの両側に
割り振つて配置され切替スイッチを介して複数のビット
線対がそれぞれ１回路のセンスアンプに接続されること
を特徴とする特許請求の範囲第８項記載の半導体メモリ
。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59232083A JPS61110459A (ja) | 1984-11-02 | 1984-11-02 | 半導体メモリ |
| US06/789,846 US4694428A (en) | 1984-11-02 | 1985-10-21 | Semiconductor memory |
| DE19853538530 DE3538530A1 (de) | 1984-11-02 | 1985-10-30 | Halbleiterspeicher |
| GB08526977A GB2166592B (en) | 1984-11-02 | 1985-11-01 | Semiconductor memory array |
| KR1019850008167A KR900004631B1 (ko) | 1984-11-02 | 1985-11-02 | 반도체 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59232083A JPS61110459A (ja) | 1984-11-02 | 1984-11-02 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61110459A true JPS61110459A (ja) | 1986-05-28 |
| JPH0377668B2 JPH0377668B2 (ja) | 1991-12-11 |
Family
ID=16933726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59232083A Granted JPS61110459A (ja) | 1984-11-02 | 1984-11-02 | 半導体メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4694428A (ja) |
| JP (1) | JPS61110459A (ja) |
| KR (1) | KR900004631B1 (ja) |
| DE (1) | DE3538530A1 (ja) |
| GB (1) | GB2166592B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254461A (ja) * | 1985-09-03 | 1987-03-10 | Toshiba Corp | 半導体記憶装置 |
| US4833518A (en) * | 1986-09-09 | 1989-05-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having improved interconnection structure of memory cell array |
| JPH0423357A (ja) * | 1990-05-14 | 1992-01-27 | Sharp Corp | 半導体メモリ |
| US6356484B2 (en) | 1991-04-18 | 2002-03-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| JP2006108691A (ja) * | 2004-10-08 | 2006-04-20 | Samsung Electronics Co Ltd | 半導体記憶素子及びその製造方法 |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4980860A (en) * | 1986-06-27 | 1990-12-25 | Texas Instruments Incorporated | Cross-coupled complementary bit lines for a semiconductor memory with pull-up circuitry |
| JP2511415B2 (ja) * | 1986-06-27 | 1996-06-26 | 沖電気工業株式会社 | 半導体装置 |
| JPH0775116B2 (ja) * | 1988-12-20 | 1995-08-09 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH02246099A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 大規模半導体集積回路装置とその欠陥救済法 |
| JPH07114077B2 (ja) * | 1989-06-01 | 1995-12-06 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| JP2564695B2 (ja) * | 1990-09-14 | 1996-12-18 | 富士通株式会社 | 半導体記憶装置 |
| KR930008310B1 (ko) * | 1991-02-05 | 1993-08-27 | 삼성전자 주식회사 | 반도체 메모리장치의 워드라인드라이버단 배치방법 |
| JP3150747B2 (ja) * | 1992-02-24 | 2001-03-26 | 株式会社リコー | 半導体メモリ装置とその製造方法 |
| US5303196A (en) * | 1992-05-22 | 1994-04-12 | International Business Machines Corporation | Open bit line memory devices and operational method |
| JPH0827715B2 (ja) * | 1993-03-03 | 1996-03-21 | 日本電気株式会社 | 記憶装置 |
| KR100253012B1 (ko) * | 1993-08-26 | 2000-04-15 | 사와무라 시코 | 반도체 메모리 장치 |
| EP0643418B1 (en) * | 1993-09-10 | 1998-12-02 | STMicroelectronics S.r.l. | Process for the manufacture of a Zener Diode for flash-EEPROM devices |
| JPH0798979A (ja) * | 1993-09-29 | 1995-04-11 | Toshiba Corp | 半導体記憶装置 |
| JPH07230696A (ja) * | 1993-12-21 | 1995-08-29 | Toshiba Corp | 半導体記憶装置 |
| US5506816A (en) * | 1994-09-06 | 1996-04-09 | Nvx Corporation | Memory cell array having compact word line arrangement |
| KR0140097B1 (ko) * | 1994-11-30 | 1998-07-15 | 김광호 | 읽기변환쓰기기능을 가지는 메모리 모듈 |
| US5606529A (en) * | 1994-12-20 | 1997-02-25 | Hitachi, Ltd. | Semiconductor disk storage |
| US5546349A (en) * | 1995-03-13 | 1996-08-13 | Kabushiki Kaisha Toshiba | Exchangeable hierarchical data line structure |
| US5636158A (en) * | 1995-03-13 | 1997-06-03 | Kabushiki Kaisha Toshiba | Irregular pitch layout for a semiconductor memory device |
| US5600603A (en) * | 1995-08-22 | 1997-02-04 | Intel Corporation | Common centroid differential sensing scheme |
| KR970051170A (ko) * | 1995-12-29 | 1997-07-29 | 김주용 | 메모리 셀 어레이 및 그를 이용한 프로그램 방법 |
| US6381166B1 (en) * | 1998-09-28 | 2002-04-30 | Texas Instruments Incorporated | Semiconductor memory device having variable pitch array |
| US7184290B1 (en) * | 2000-06-28 | 2007-02-27 | Marvell International Ltd. | Logic process DRAM |
| TW449885B (en) | 2000-07-13 | 2001-08-11 | Nanya Technology Corp | Arrangement of DRAM cells with vertical transistors and deep trench capacitors |
| KR100886353B1 (ko) * | 2007-04-02 | 2009-03-03 | 삼성전자주식회사 | 이중 패터닝 기술을 사용한 반도체 메모리 장치 및 그레이아웃 방법 |
| US8064255B2 (en) * | 2007-12-31 | 2011-11-22 | Cypress Semiconductor Corporation | Architecture of a nvDRAM array and its sense regime |
| US8059458B2 (en) * | 2007-12-31 | 2011-11-15 | Cypress Semiconductor Corporation | 3T high density nvDRAM cell |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5534394A (en) * | 1979-09-03 | 1980-03-10 | Hitachi Ltd | Semiconductor memory |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57198592A (en) * | 1981-05-29 | 1982-12-06 | Hitachi Ltd | Semiconductor memory device |
| JPS58111183A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | ダイナミツクｒａｍ集積回路装置 |
| JPS59161061A (ja) * | 1983-02-10 | 1984-09-11 | Fujitsu Ltd | 半導体記憶装置 |
-
1984
- 1984-11-02 JP JP59232083A patent/JPS61110459A/ja active Granted
-
1985
- 1985-10-21 US US06/789,846 patent/US4694428A/en not_active Expired - Lifetime
- 1985-10-30 DE DE19853538530 patent/DE3538530A1/de active Granted
- 1985-11-01 GB GB08526977A patent/GB2166592B/en not_active Expired
- 1985-11-02 KR KR1019850008167A patent/KR900004631B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5534394A (en) * | 1979-09-03 | 1980-03-10 | Hitachi Ltd | Semiconductor memory |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254461A (ja) * | 1985-09-03 | 1987-03-10 | Toshiba Corp | 半導体記憶装置 |
| JPH0424868B2 (ja) * | 1985-09-03 | 1992-04-28 | Toshiba Kk | |
| US4833518A (en) * | 1986-09-09 | 1989-05-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having improved interconnection structure of memory cell array |
| JPH0423357A (ja) * | 1990-05-14 | 1992-01-27 | Sharp Corp | 半導体メモリ |
| US6356484B2 (en) | 1991-04-18 | 2002-03-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| JP2006108691A (ja) * | 2004-10-08 | 2006-04-20 | Samsung Electronics Co Ltd | 半導体記憶素子及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900004631B1 (ko) | 1990-06-30 |
| JPH0377668B2 (ja) | 1991-12-11 |
| GB8526977D0 (en) | 1985-12-04 |
| DE3538530A1 (de) | 1986-05-07 |
| GB2166592B (en) | 1988-01-06 |
| KR860004406A (ko) | 1986-06-20 |
| US4694428A (en) | 1987-09-15 |
| DE3538530C2 (ja) | 1988-01-21 |
| GB2166592A (en) | 1986-05-08 |
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